JP5651763B2 - Display device - Google Patents

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JP5651763B2
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本発明は、同一の絶縁体上に画素部および画素部に信号を伝送するための駆動回路を有する表示装置に関する。 The present invention relates to a display device including a driver circuit for transmitting signals to the pixel portion and the pixel portion same insulator. 特に、電極間に液晶材料を挟んだ液晶表示装置、または電極間に発光性材料を挟んだ自発光表示装置に関する。 In particular, a liquid crystal display device sandwiching a liquid crystal material between the electrodes, or a light-emitting property is interposed material between the electrodes about the self-luminous display device. 電極間に発光性材料を挟んだ素子(以下、 Element sandwiching a light emitting material between electrodes (hereinafter,
発光素子という)を有する装置(以下、発光装置という)に関する。 Apparatus (hereinafter having a) of light emitting elements, that the light-emitting device) related. また、本発明は電極間に液晶材料を挟んだ素子(以下、液晶素子という)を有する装置(以下、液晶表示装置という)に用いることも可能である。 The present invention also elements which sandwich a liquid crystal material between the electrodes (hereinafter, referred to as a liquid crystal device) device having a (hereinafter, referred to as a liquid crystal display device) can be used to. なお、本明細書では液晶表示装置及び自発光表示装置をまとめて表示装置と呼ぶ。 In the present specification, referred to as a display device are collectively a liquid crystal display device and a self-luminous display device.

近年、薄膜トランジスタ(以下、TFTと記す)で画素部を形成したアクティブマトリクス型表示装置の開発が進んでいる。 Recently, thin film transistors (hereinafter, referred to as a TFT) has been developed an active matrix display device in which a pixel portion is. アクティブマトリクス型表示装置の代表例は液晶表示装置であり、各画素に液晶層に印加する電圧を制御するためにスイッチング素子としてTFTが設けられている。 Representative examples of an active matrix display device is a liquid crystal display device, TFT as a switching element for controlling a voltage applied to the liquid crystal layer is provided in each pixel. また、EL(Electro Luminescence)材料を用いた自発光表示装置は、画素部に設けられた各画素の各々にTFTを設け、TFTによりEL素子に流れる電流量を制御して各画素の発光輝度を制御する。 Further, EL (Electro Luminescence) self light emitting display device using the material, the TFT provided in each of the pixels in the pixel portion, a by controlling the amount of current flowing through the EL element by TFT emission luminance of each pixel Control. このようなアクティブマトリクス型表示装置の特徴は、画素数が増えても各画素に均一に電圧を供給できるので高精細な画像を得る場合に適している。 This feature of such an active matrix display device is suitable for the case of obtaining a high-definition image because it uniformly supplying a voltage to each pixel be increased number of pixels.

また、アクティブマトリクス型表示装置の利点は、画素部に信号を伝送する駆動回路として、シフトレジスタ、ラッチもしくはバッファといった回路を同一の絶縁体上にTFT Further, the advantages of an active matrix display device, a driving circuit for transmitting signals to the pixel unit, TFT shift register, a circuit such as a latch or buffer same insulator
で形成することが可能な点である。 In terms capable of be in form. これにより外部回路との接点数が非常に少なく、かつ、高精細な画像表示が可能な表示装置を実現することが可能となっている。 Thus a very small number of contact points with the external circuit, and it is possible to realize a display device capable of high-definition image display.

ここでアクティブマトリクス型自発光表示装置の画素の等価回路図を図10(A)に示す。 Here it shows an equivalent circuit diagram of a pixel of an active matrix type self-luminous display device in FIG. 10 (A). 図10(A)において、1001はソース配線、1002はゲート配線、1003はスイッチング素子として機能するTFT(以下、スイッチングTFTという)、1004 In FIG. 10 (A), 1001 is a source wiring, 1002 denotes a gate wiring, 1003 denotes a TFT functioning as a switching element (hereinafter, referred to as switching TFT), 1004
はスイッチングTFT1003のドレインに電気的に接続されたコンデンサである。 Is a capacitor electrically connected to the drain of the switching TFT 1003.

また、スイッチングTFT1003のドレインには電流制御TFT1005のゲート電極が電気的に接続されている。 Further, the drain of the switching TFT1003 gate electrode of the current control TFT1005 are electrically connected. 電流制御TFT1005のソースは電流供給線1006に電気的に接続され、ドレインはEL素子1007に電気的に接続される。 The source of the current control TFT1005 is electrically connected to a current supply line 1006, the drain is electrically connected to the EL element 1007. 即ち、電流制御TFT1005はEL素子1007に流れる電流を制御する素子として機能することになる。 That is, the current control TFT1005 will function as an element for controlling the current flowing through the EL element 1007.

このように画素内に二つのTFTを有し、それぞれ異なる役割を持ってEL素子の発光輝度を制御することができる。 Thus has two TFT in a pixel, it is possible to control the emission luminance of EL elements have different roles, respectively. その結果、発光期間がほぼ1フレーム期間行われ、高精細な画素部となっても発光輝度を抑えたまま画像を表示することが可能となる。 As a result, the light emission period is performed approximately one frame period, even if a high-definition pixel portion makes it possible to display an image while suppressing the light emission luminance. さらに、アクティブマトリクス型の利点は、画素部に信号を伝送する駆動回路として、シフトレジスタやサンプリング回路を同一の基板上にTFTで形成することが可能な点である。 A further advantage of the active matrix type, as a drive circuit for transmitting signals to the pixel portion, a point which can be be formed by TFT in the shift register and the sampling circuit of the same substrate. これにより非常にコンパクトな自発光表示装置を作製することが可能となっている。 Thereby it becomes very possible to produce a compact self-luminous display device.

また、図10(B)は液晶表示装置の画素の等価回路図であり、ソース配線1011、 Further, FIG. 10 (B) is an equivalent circuit diagram of a pixel of a liquid crystal display device, the source wire 1011,
ゲート配線1012、スイッチングTFT1013、保持容量1015、容量線1014 Gate wiring 1012, the switching TFT1013, storage capacitor 1015, the capacitor line 1014
、液晶層1016である。 , A liquid crystal layer 1016.

代用的な液晶表示装置は画素内に一つのTFT、またはマルチゲート構造のTFTが設けられている。 Surrogate liquid crystal display device is one of a TFT or a multi-gate structure TFT, is provided in the pixel. 液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。 Since the liquid crystal is driven with alternating current, a method called frame inversion drive is employed in many cases. TFTはスイッチング素子としての機能を果たし、液晶層に印加する電圧を保持するために、リーク電流が小さいことが要求されている。 TFT plays a function as a switching element, in order to hold the voltage applied to the liquid crystal layer, it is required that the leakage current is small. TFTがオン状態のときにソース配線から画素に転送される電荷は、フィールド期間の間保持される。 Charges TFT is transferred to the pixel from the source line to the on state is maintained during the field period. 液晶の抵抗は高くなくてはならない。 Resistance of the liquid crystal must be high. TFTに要求される特性は、走査期間中に画素容量(液晶そのもの)を充電し得る十分大きなオン電流、フィールド期間中にわたって電荷を保持し得る十分小さなオフ電流、十分小さなゲート・ドレイン間寄生容量などである。 Characteristics required for the TFT is sufficiently large on-current during the scan period may charge the pixel capacitance (liquid crystal itself), sufficiently small off-current can hold a charge for in-field period, a sufficiently small gate-drain parasitic capacitance, etc. it is. 保持容量は、 Retention capacity,
画素容量が小さいため、保持の動作が不十分であるためこれを補い、寄生容量の影響を防ぐために設ける。 Since the pixel capacitance is small, compensate for this for the operation of the holding is insufficient, provided in order to prevent the influence of the parasitic capacitance.

一方、駆動回路のバッファ回路は高い駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要があった。 On the other hand, the buffer circuit of the driver circuit for a high driving voltage is applied, a high voltage was required to be enhanced breakdown voltage so as not to break even applied. また電流駆動能力を高めるために、オン電流値(TFTがオン動作時に流れるドレイン電流)を十分確保する必要がある。 In order to increase the current driving capability, it is necessary to sufficiently secure the ON current value (the drain current flowing TFT is when on operation).

しかしながら、アクティブマトリクス型表示装置はTFTの製造工程が複雑であると、 However, the active matrix display device is complicated manufacturing process of the TFT,
製造コストが高くなるという問題を抱えていた。 I had a problem that the production cost is high. また、複数のTFTを同時に形成するため、製造工程が複雑になると歩留まりを確保することが難しい。 Further, in order to form a plurality of TFT at the same time, it is difficult to ensure the yield when manufacturing process becomes complicated. 特に駆動回路に動作不良があると画素一列が動作しないといった線状欠陥を引き起こすこともある。 In particular one row of pixels if there is a malfunction in the drive circuit also cause linear defects such does not operate.

本発明は、アクティブマトリクス型表示装置の製造コストを低減することを課題とし、 The present invention is an object to reduce the manufacturing cost of the active matrix display device,
安価な表示装置を提供することを課題とする。 It is an object of the present invention to provide an inexpensive display device. また、本発明の表示装置を表示部に用いた安価な電子装置を提供することを目的とする。 Another object is to provide an inexpensive electronic device using the display unit to display device of the present invention.

本発明は、アクティブマトリクス型表示装置の製造コストを低減するために画素部に用いるTFTを全て一導電型TFT(ここではpチャネル型TFTもしくはnチャネル型T The present invention, p-channel type TFT or n-channel type T is a TFT used in the pixel portion in order to reduce the manufacturing cost of the active matrix display device in all one conductivity type TFT (here
FTのいずれか一方を指す)とし、さらに駆動回路もすべて画素部と同じ導電型のTFT And it refers to one of the FT), further driving circuit also all of the same conductivity type as the pixel section TFT
で形成することを特徴とする。 Characterized by in formation. これにより製造工程を大幅に削減し製造コストを低減することが可能となる。 It is possible thereby greatly reducing the manufacturing process to reduce the manufacturing cost.

特に重要な点は、一導電型のTFTだけで駆動回路を形成する点にある。 Particularly important point lies in forming the driver circuit only TFT of one conductivity type. 即ち、一般的な駆動回路はnチャネル型TFTとpチャネル型TFTとを相補的に組み合わせたCMO That is, common drive circuit is a combination of an n-channel TFT and a p-channel type TFT complementary CMO
S回路を基本に設計されるが、本発明ではpチャネル型TFTもしくはnチャネル型TF It is designed to S circuits to the base, in the present invention p-channel type TFT or n-channel type TF
Tのみを組み合わせて駆動回路を形成する。 A combination of T only forming the driver circuit.

このような構成とすることで、TFTの製造工程において、導電型を制御する不純物をドーピングするときに用いるマスク数を1枚減らすことができる。 With such a configuration, in the manufacturing process of the TFT, it is possible to reduce one of the number of masks used when doping the impurity for controlling the conductivity type. その結果、製造工程の短縮と、製造コストの削減が可能となる。 As a result, the shortening of the manufacturing process, it is possible to reduce the manufacturing cost.

以上のように、本発明の構成は、画素部及び駆動回路が同一の絶縁体上に形成された表示装置において、前記画素部及び前記駆動回路の全てのTFTはpチャネル型で形成され、前記画素部のpチャネル型TFTはオフセットゲート構造を有していることを特徴としている。 As described above, the configuration of the present invention is a display device having a pixel portion and a driving circuit formed on the same insulator, all TFT of the pixel portion and the driving circuit are p-channel type, the p-channel type TFT of the pixel portion is characterized by having an offset gate structure.

また、他の発明は、画素部及び駆動回路が同一の絶縁体上に形成された表示装置において、前記画素部及び前記駆動回路の全てのTFTはpチャネル型で形成され、前記画素部のpチャネル型TFTは、ゲート電極の外側にLDD領域を有し、前記駆動回路のpチャネル型TFTは、ゲート電極と重なるLDD領域を有していることを特徴としている。 Further, another invention is a display device having a pixel portion and a driving circuit formed on the same insulator, all TFT of the pixel portion and the driving circuit are p-channel type, p of the pixel portion channel TFT has an LDD region outside the gate electrode, p-channel TFT of the driver circuit is characterized by having an LDD region overlapping the gate electrode.

また、他の発明は、画素部及び駆動回路が同一の絶縁体上に形成された表示装置において、前記画素部及び前記駆動回路の全てのTFTはpチャネル型で形成され、前記画素部のソース配線とゲート電極は第1の絶縁膜上に形成され、かつ、該ゲート電極と接続するゲート配線は、第2の絶膜を介して前記ソース配線と交差していることを特徴としている。 Further, another invention is a display device having a pixel portion and a driving circuit formed on the same insulator, all TFT of the pixel portion and the driving circuit are p-channel type, the source of the pixel portion wiring and a gate electrode is formed on the first insulating film, and a gate wiring connected to the gate electrode is characterized in that intersects with the source line via a second insulation film.

前記駆動回路は、EEMOS回路もしくはEDMOS回路を含み、或いは、前記駆動回路は複数のNAND回路からなるデコーダを含むことを特徴としている。 The driving circuit includes a EEMOS circuit or EDMOS circuit, or, the driving circuit is characterized in that it comprises a decoder including a plurality of NAND circuits.

また、本発明の表示装置の作製方法は、絶縁体上に駆動回路のTFTを形成するための第1の半導体膜と、画素部のTFTを形成するための第2の半導体膜を形成する第1の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれの上層に、第1の導電膜と該第1の導電膜の内側の第2の導電膜とから成るゲート電極を形成する第2の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重なる第1のp Further, a method for manufacturing a display device of the present invention, the forming a second semiconductor film for forming the first semiconductor film for forming a TFT of a driving circuit on an insulator, the TFT of the pixel portion a first step, each of the upper layer of the first semiconductor film and the second semiconductor film, a gate electrode and a second conductive film of the inside of the first conductive film and the first conductive film a second step of forming, on each of the said first semiconductor layer a second semiconductor layer, a first p overlapping the first conductive film
型半導体領域を形成する第3の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重ならない第2のp型半導体領域を形成する第4の工程と、 A third step of forming a semiconductor region, each of the said first semiconductor layer a second semiconductor layer, a fourth that forms the second p-type semiconductor region which does not overlap with the first conductive film and of the process,
前記第1の導電膜が前記第1のp型半導体領域と重なる部分をエッチングにより除去する第5の工程とを有することを特徴としている。 It is characterized by having a fifth step of removing a portion where the first conductive film overlaps the first p-type semiconductor region by etching.

また、本発明の表示装置の作製方法の他の一例は、絶縁体上に駆動回路のTFTを形成するための第1の半導体膜と、画素部のTFTを形成するための第2の半導体膜を形成する第1の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれの上層に、第1の導電膜と該第1の導電膜の内側の第2の導電膜とから成るゲート電極を形成する第2の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重なる第1のp型半導体領域を形成する第3の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重ならない第2のp型半導体領域を形成する第4 Another example of a method for manufacturing a display device of the present invention, the second semiconductor film for forming the first semiconductor film for forming a TFT of a driving circuit on an insulator, the TFT of the pixel portion from a first step of forming a each of the upper layer of the first semiconductor film and the second semiconductor film, and the second conductive film inside of the first conductive film and the first conductive film a second step of forming a gate electrode composed, respectively of the said first semiconductor layer a second semiconductor layer, the third to form the first p-type semiconductor region overlapping with the first conductive film step and each of the said first semiconductor layer a second semiconductor layer, a fourth that forms the second p-type semiconductor region which does not overlap with the first conductive film
の工程と、前記第2の半導体膜上の前記第1の導電膜が前記第1のp型半導体領域と重なる部分をエッチングにより除去してオフセット領域を形成する第5の工程とを有することを特徴としている。 Steps and, further comprising a fifth step of forming the second of said first offset region by removing the conductive film by etching a portion overlapping with the first p-type semiconductor region on a semiconductor film It is characterized.

また、本発明の表示装置の作製方法の他の一例は、絶縁体上に駆動回路のTFTを形成するための第1の半導体膜と、画素部のTFTを形成するための第2の半導体膜を形成する第1の工程と、前記第1の半導体膜と前記第2の半導体膜の上に第1の絶縁膜を形成する第2の工程と、前記第1の絶縁膜の上に、前記第1の半導体膜と前記第2の半導体膜に対応して、第1の導電膜と該第1の導電膜の内側の第2の導電膜とから成るゲート電極と、ソース配線を形成する第3の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重なる第1のp型半導体領域を形成する第4の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重ならない第2 Another example of a method for manufacturing a display device of the present invention, the second semiconductor film for forming the first semiconductor film for forming a TFT of a driving circuit on an insulator, the TFT of the pixel portion a first step of forming a second step of forming a first insulating film on the first semiconductor film and the second semiconductor film, over the first insulating film, the in response to the first semiconductor film second semiconductor film, a gate electrode and a second conductive film of the inside of the first conductive film and the first conductive film, first to form a source wiring a third step, each of the said first semiconductor layer a second semiconductor layer, a fourth step of forming a first p-type semiconductor region overlapping with the first conductive film, the first each of the semiconductor film and the second semiconductor film, the does not overlap with the first conductive film 2
のp型半導体領域を形成する第5の工程と、前記第1の導電膜が前記第1のp型半導体領域と重なる部分をエッチングにより除去する第6の工程と、前記ゲート電極及び前記ソース配線の上に、第2の絶縁膜を形成する第7の工程と、前記第2の絶縁膜上にゲート配線を形成する第8の工程とを有することを特徴としている。 p-type and a fifth step of forming a semiconductor region, a sixth step of the first conductive film is removed by etching the portion overlapping with the first p-type semiconductor region, the gate electrode and the source wiring over, it is characterized by having a seventh step of forming a second insulating film, and an eighth step of forming a gate wiring on said second insulating film.

以上のように、本発明によれば、反射型の表示装置を4枚のフォトマスクで実現することが可能となり、アクティブマトリクス型表示装置の製造コストを低減することを可能とする。 As described above, according to the present invention, it is possible to realize a reflective display device with four photomasks, makes it possible to reduce the manufacturing cost of the active matrix display device.

ゲート側駆動回路の構成を示す図。 Diagram showing a configuration of a gate side driver circuit. デコーダ入力信号のタイミングチャートを示す図。 It shows a timing chart of decoder input signals. ソース側駆動回路の構成を示す図。 Diagram showing a configuration of a source-side driver circuit. EEMOS回路及びEDMOS回路の構成を示す図。 Diagram showing a configuration of a EEMOS circuit and EDMOS circuit. シフトレジスタの構成を示す図。 It shows a configuration of a shift register. PTFTにより形成される自発光装置の画素部の構造を説明する断面図。 Sectional view illustrating a structure of a pixel portion of the self-luminous device formed by PTFT. PTFTにより形成される自発光装置の画素部の構造を説明する上面図。 Top view illustrating the structure of a pixel portion of the self-luminous device formed by PTFT. PTFTにより形成される自発光装置の画素部の構造を説明する断面図。 Sectional view illustrating a structure of a pixel portion of the self-luminous device formed by PTFT. E型PTFT及びD型PTFTの作製工程を説明する断面図。 Cross-sectional views illustrating a manufacturing process of the E-type PTFT and D-type PTFT. 画素部の等価回路図。 Equivalent circuit diagram of the pixel portion. PTFTにより形成される液晶表示装置の画素部の構造を説明する断面図。 Sectional view illustrating a structure of a pixel portion of a liquid crystal display device formed by PTFT. PTFTにより形成される液晶表示装置の画素部の構造を説明する上面図。 Top view illustrating the structure of a pixel portion of a liquid crystal display device formed by PTFT. PTFTにより形成される液晶表示装置の画素部の構造を説明する断面図。 Sectional view illustrating a structure of a pixel portion of a liquid crystal display device formed by PTFT. オフセットゲート構造の詳細を説明する図。 Diagram for explaining the details of the offset gate structure. PTFTにより形成される液晶表示装置の画素部の構造を説明する断面図。 Sectional view illustrating a structure of a pixel portion of a liquid crystal display device formed by PTFT. PTFTにより形成される透過型の液晶表示装置の画素部の構造を説明する断面図。 Sectional view illustrating a structure of a pixel portion of the transmission type liquid crystal display device formed by the PTFT. PTFTにより形成される透過型の液晶表示装置の構造を説明する断面図。 Sectional view illustrating a structure of a transmission type liquid crystal display device formed by the PTFT. 液晶表示装置の主要構成要素の組み立て図。 Assembly view of the major components of a liquid crystal display device. 端子部の構造を説明する図。 Diagram for explaining the structure of the terminal portion. 電子装置の構成を説明するブロック図。 Block diagram illustrating the configuration of an electronic device. 結晶質半導体膜の作製方法を説明する図。 Illustrate a method for manufacturing a crystalline semiconductor film. 電子装置の一例を説明する図。 Diagram illustrating an example of an electronic device. 電子装置の一例を説明する図。 Diagram illustrating an example of an electronic device. PTFTのゲート電圧(VG)対ドレイン電流(ID)の特性を示すグラフ。 Graph showing the characteristics of the gate voltage (VG) versus drain current (ID) of the PTFT.

ここで本発明で用いる駆動回路について図1、図2を用いて説明する。 1 the drive circuit used here in the present invention will be described with reference to FIG. 図1はゲート側駆動回路の例であるが、本発明では一般的なシフトレジスタの代わりに図1に示すようなpチャネル型TFTを用いたデコーダを用いる。 Figure 1 is an example of a gate side driver circuit, in the present invention using a general decoder using p-channel type TFT as shown in FIG. 1 in place of the shift register.

図1において、100がゲート側駆動回路のデコーダ、101がゲート側駆動回路のバッファ部である。 In Figure 1, 100 is a gate side driving circuit of the decoder, 101 is a buffer portion of the gate side driver circuit. なお、バッファ部とは複数のバッファ(緩衝増幅器)が集積化された部分を指す。 Note that the buffer section refers to a section in which a plurality of buffers (buffer amplifiers) are integrated. また、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。 Further, the buffer refers to a circuit for driving without affecting the subsequent upstream.

ゲート側のデコーダ100において、102はデコーダ100の入力信号線(以下、選択線という)であり、ここではA1、A1バー(A1の極性が反転した信号)、A2、A In the decoder 100 on the gate side, 102 denotes an input signal line of the decoder 100 (hereinafter, referred to as select line), and (signal polarity of A1 is reversed) A1, A1 bar here, A2, A
2バー(A2の極性が反転した信号)、…An、Anバー(Anの極性が反転した信号) 2 (a signal polarity of the A2 has been inverted) bar, ... An, An bar (a signal polarity of An has been inverted)
を示している。 The shows. 即ち、2n本の選択線が並んでいると考えれば良い。 That may be considered a 2n present selection lines are arranged.

選択線の本数はゲート側駆動回路から出力されるゲート配線が何列あるかによってその数が決まる。 The number of selection lines the number is determined by whether the gate wirings outputted from the gate side driver circuit is many columns. 例えばVGA表示の画素部をもつ場合はゲート配線が480本となるため、 For example, since the gate wiring is 480 when having the pixel portion of the VGA display,
9bit分(n=9に相当する)で合計18本の選択線が必要となる。 Total of 18 selection lines are required in 9bit minute (corresponding to n = 9). 選択線102は図2 Select line 102 is 2
のタイミングチャートに示す信号を伝送する。 Transmitting the signals shown in the timing chart. 図2に示すように、A1の周波数を1とすると、A2の周波数は2 -1倍、A3の周波数は2 -2倍、Anの周波数は2 -(n-1)倍となる。 As shown in FIG. 2, when 1 the frequency of the A1, the frequency of A2 2 -1 times the frequency of A3 is 2 -2 times, frequency of An is 2 - a (n-1).

また、103aは第1段のNAND回路(NANDセルともいう)、103bは第2段のNAND回路、103cは第n段のNANDである。 Also, 103a is (also referred to as a NAND cell) NAND circuit of the first stage, 103b are NAND circuit of the second stage, 103c is a NAND of the n stages. NAND回路はゲート配線の本数分が必要であり、ここではn個が必要となる。 NAND circuits are required number fraction of the gate wiring, it is n needed here. 即ち、本発明ではデコーダ100が複数のN That is, the decoder 100 in the present invention is a plurality N
AND回路からなる。 An AND circuit.

また、NAND回路103a〜103cは、pチャネル型TFT104〜109が組み合わされてNAND回路を形成している。 Further, NAND circuit 103a~103c is, p-channel type TFT104~109 form a NAND circuit are combined. なお、実際には2n個のTFTがNAND回路1 Actually, NAND circuit is 2n number of TFT 1
03に用いられている。 It has been used in 03. また、pチャネル型TFT104〜109の各々のゲートは選択線102(A1、A1バー、A2、A2バー…An、Anバー)のいずれかに接続されている。 Further, each of the gate of the p-channel type TFT104~109 selection lines 102 (A1, A1 bar, A2, A2 bar ... An, An bar) is connected to one of.

このとき、NAND回路103aにおいて、A1、A2…An(これらを正の選択線と呼ぶ)のいずれかに接続されたゲートを有するpチャネル型TFT104〜106は、互いに並列に接続されており、共通のソースとして正電源線(V DH )110に接続され、共通のドレインとして出力線111に接続されている。 At this time, in the NAND circuit 103a, p-channel type TFT104~106 with A1, A2 ... An gate connected to one of (These are referred to as positive selection lines) are connected in parallel with each other, the common as the source is connected to a positive power supply line (V DH) 110, it is connected to the output line 111 as a common drain. また、A1バー、A2バー…Anバー(これらを負の選択線と呼ぶ)のいずれかに接続されたゲートを有するpチャネル型T Furthermore, A1 bar, p-channel type having a gate connected to one of A2 bar ... An bar (these referred to as negative selection lines) T
FT107〜109は、互いに直列に接続されており、回路端に位置するpチャネル型T FT107~109 are connected in series with each other, p-channel type located on a circuit terminal T
FT109のソースが負電源線(V DL )112に接続され、もう一方の回路端に位置するpチャネル型TFT107のドレインが出力線111に接続されている。 FT109 source connected to a negative power source line (V DL) 112, the drain of the p-channel type TFT107 located on the other circuit ends is connected to the output line 111.

以上のように、本発明においてNAND回路は直列に接続されたn個の一導電型TFT As described above, NAND circuit in the present invention is the n conductivity type TFT connected in series
(ここではpチャネル型TFT)および並列に接続されたn個の一導電型TFT(ここではpチャネル型TFT)を含む。 (Here p-channel type TFT) including and parallel-connected n-number of one conductivity type TFT (p-channel type TFT in this case). 但し、n個のNAND回路103a〜103cにおいて、 However, in the n-number of NAND circuit 103a~103c,
pチャネル型TFTと選択線との組み合わせはすべて異なる。 The combination of the selection line and the p-channel type TFT is all different. 即ち、出力線111は必ず1本しか選択されないようになっており、選択線102には出力線111が端から順番に選択されていくような信号が入力される。 That is, only the output line 111 without fail one being adapted to not selected, the selection line 102 signals that will be selected in order from the end output line 111 is input.

次に、バッファ101はNAND回路103a〜103cの各々に対応して複数のバッファ113a〜113cにより形成されている。 Then, the buffer 101 is formed of a plurality of buffers 113a~113c corresponding to each of the NAND circuits 103a to 103c. 但しバッファ113a〜113cはいずれも同一構造で良い。 However it may be any buffer 113a~113c is the same structure.

また、バッファ113a〜113cは一導電型TFTとしてpチャネル型TFT114〜 The buffer 113a~113c the p-channel type as one conductivity type TFT TFT114~
116を用いて形成される。 It is formed using 116. デコーダからの出力線111はpチャネル型TFT114( The output line 111 from the decoder p-channel type TFT 114 (
第1の一導電型TFT)のゲートとして入力される。 It is input as a gate of a first one conductivity type TFT). pチャネル型TFT114は接地電源線(GND)117をソースとし、ゲート配線118をドレインとする。 p-channel type TFT114 is sourced from the ground power supply line (GND) 117, a gate wiring 118 and the drain. また、pチャネル型TFT115(第2の一導電型TFT)は接地電源線117をゲートとし、正電源線(V DH )119をソースとし、ゲート配線118をドレインとして常時オン状態となっている。 Further, p-channel type TFT 115 (second one conductivity type TFT) is a gate to ground power supply line 117, the positive power source line (V DH) 119 as its source, which is regularly on the gate wiring 118 as a drain.

即ち、本発明において、バッファ113a〜113cは第1の一導電型TFT(pチャネル型TFT114)および第1の一導電型TFTに直列に接続され、且つ、第1の一導電型TFTのドレインをゲートとする第2の一導電型TFT(pチャネル型TFT115) That is, in the present invention, the buffer 113a~113c are connected in series to the first one conductivity type TFT (p-channel type TFT 114) and the first one conductivity type TFT, and the drain of the first conductivity type TFT the second one conductivity type TFT having a gate (p-channel type TFT 115)
を含む。 including.

また、pチャネル型TFT116(第3の一導電型TFT)はリセット信号線(Reset Further, p-channel type TFT 116 (third one conductivity type TFT) is a reset signal line (Reset
)をゲートとし、正電源線119をソースとし、ゲート配線118をドレインとする。 ) And the gate and the positive power supply line 119 as a source, the gate wiring 118 and the drain. なお、接地電源線117は負電源線(但し画素のスイッチング素子として用いるpチャネル型TFTがオン状態になるような電圧を与える電源線)としても構わない。 Incidentally, it may be as a ground power source line 117 is a negative power supply line (where power lines p-channel type TFT used as a switching element of a pixel gives a voltage that turned on).

このとき、pチャネル型TFT115のチャネル幅(W1とする)とpチャネル型TF At this time, (the W1) channel width of the p-channel type TFT115 and p-channel type TF
T114のチャネル幅(W2とする)との間にはW1<W2の関係がある。 A relationship of W1 <W2 between the T114 channel width (and W2). なお、チャネル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。 Note that the channel width is the length of the channel formation region in the direction perpendicular to the channel length.

バッファ113aの動作は次の通りである。 The operation of the buffer 113a is as follows. まず出力線111に正電圧が加えられているとき、pチャネル型TFT114はオフ状態(チャネルが形成されていない状態)となる。 When first that a positive voltage is applied to the output line 111, p-channel type TFT114 is turned off (a state where no channel is formed). 一方でpチャネル型TFT115は常にオン状態(チャネルが形成されている状態) Meanwhile the p-channel type TFT115 In always on state (channel is formed)
であるため、ゲート配線118には正電源線119の電圧が加えられる。 Because it is, the gate line 118 the voltage of the positive power source line 119 is applied.

ところが、出力線111に負電圧が加えられた場合、pチャネル型TFT114がオン状態となる。 However, when a negative voltage is applied to the output line 111, p-channel type TFT114 is turned on. このとき、pチャネル型TFT114のチャネル幅がpチャネル型TFT1 In this case, the channel width of the p-channel type TFT114 is p-channel type TFT1
15のチャネル幅よりも大きいため、ゲート配線118の電位はpチャネル型TFT11 Larger than the channel width of 15, the potential of the gate wiring 118 is p-channel type TFT11
4側の出力に引っ張られ、結果的に接地電源線117の電圧がゲート配線118に加えられる。 It pulled four side output, resulting in the voltage of the ground power source line 117 is applied to the gate line 118.

従って、ゲート配線118は、出力線111に負電圧が加えられるときは負電圧(画素のスイッチング素子として用いるpチャネル型TFTがオン状態になるような電圧)を出力し、出力線111に正電圧が加えられているときは常に正電圧(画素のスイッチング素子として用いるpチャネル型TFTがオフ状態になるような電圧)を出力する。 Accordingly, the gate wiring 118 outputs the (p-channel type TFT is a voltage that turns on the use as a switching element of a pixel) negative voltage when a negative voltage is applied to the output line 111, a positive voltage to the output line 111 and it outputs the (p-channel type TFT is a voltage that turns off to be used as pixel switching elements) is always a positive voltage when is added.

なお、pチャネル型TFT116は負電圧が加えられたゲート配線118を強制的に正電圧に引き上げるリセットスイッチとして用いられる。 Incidentally, p-channel type TFT116 is used as a reset switch to raise forced to a positive voltage of the gate line 118 a negative voltage is applied. 即ち、ゲート配線118の選択期間が終了したら。 In other words, when the selection period of the gate wiring 118 is completed. リセット信号を入力してゲート配線118に正電圧を加える。 By inputting a reset signal applying a positive voltage to the gate line 118. 但しpチャネル型TFT116は省略することもできる。 Where p-channel type TFT116 may be omitted.

以上のような動作のゲート側駆動回路によりゲート配線が順番に選択されることになる。 Gate wirings are sequentially selected by the gate side driving circuit of the above described operation. 次に、ソース側駆動回路の構成を図3に示す。 Next, the configuration of the source-side driver circuit in FIG. 図3に示すソース側駆動回路はデコーダ301、ラッチ302およびバッファ303を含む。 The source side driving circuit shown in FIG. 3 includes a decoder 301, a latch 302 and a buffer 303. なお、デコーダ301およびバッファ303の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。 Since configuration of the decoder 301 and the buffer 303 are the same as the gate-side driver circuit, and description thereof is omitted here.

図3に示すソース側駆動回路の場合、ラッチ302は第1段目のラッチ304および第2段目のラッチ305からなる。 If the source-side driver circuit shown in FIG. 3, the latch 302 is composed of a first stage latch 304 and the second stage latch 305. また、第1段目のラッチ304および第2段目のラッチ305は、各々m個のpチャネル型TFT306a〜306cで形成される複数の単位ユニット307を有する。 The first stage latch 304 and the second stage latch 305 has a plurality of basic units 307, each being formed by the m p-channel type TFT306a~306c. デコーダ301からの出力線308は単位ユニット307を形成するm個のpチャネル型TFT306a〜306cのゲートに入力される。 The output line 308 from the decoder 301 is input to the gate of the m p-channel type TFT306a~306c to form a basic unit 307. なお、mは任意の整数である。 Incidentally, m is an arbitrary integer.

例えば、VGA表示の場合、ソース配線の本数は640本である。 For example, in the case of VGA display, the number of source lines is 640. m=1の場合はNA m = 1 of the case NA
ND回路も640個必要となり、選択線は20本(10bit分に相当する)必要となる。 ND circuit also becomes 640 required, select lines (corresponding to 10bit min) 20 present is required.
しかし、m=8とすると必要なNAND回路は80個となり、必要な選択線は14本(7 However, NAND circuits required When m = 8 becomes 80, the necessary selection lines is 14 present (7
bit分に相当する)となる。 Corresponding to the bit in minutes) to become. 即ち、ソース配線の本数をM本とすると、必要なNAND回路は(M/m)個となる。 That is, when the number of source wirings is M present, NAND circuits required becomes (M / m) pieces.

そして、pチャネル型TFT306a〜306cのソースは各々ビデオ信号線(V1、V The source of the p-channel type TFT306a~306c each video signal line (V1, V
2…Vk)309に接続される。 It is connected to the 2 ... Vk) 309. 即ち、出力線308に負電圧が加えられると一斉にpチャネル型TFT306a〜306cがオン状態となり、各々に対応するビデオ信号が取り込まれる。 Ie, p-channel type TFT306a~306c is turned on, a video signal corresponding to each captured simultaneously when a negative voltage is applied to the output line 308. また、こうして取り込まれたビデオ信号は、pチャネル型TFT306a〜30 The thus captured video signal, p-channel type TFT306a~30
6cの各々に接続されたコンデンサ310a〜310cに保持される。 It is held in the capacitor connected 310a~310c to each 6c.

また、第2段目のラッチ305も複数の単位ユニット307bを有し、単位ユニット3 The second stage latch 305 also has a plurality of basic units 307b, Unit Unit 3
07bはm個のpチャネル型TFT311a〜311cで形成される。 07b are formed in the m p-channel type TFT311a~311c. pチャネル型TFT p-channel type TFT
311a〜311cのゲートはすべてラッチ信号線312に接続され、ラッチ信号線312 The gate of 311a~311c are all connected to the latch signal line 312, a latch signal line 312
に負電圧が加えられると一斉にpチャネル型TFT311a〜311cがオン状態となる。 p-channel type TFT311a~311c is turned on simultaneously when a negative voltage is applied to.

その結果、コンデンサ310a〜310cに保持されていた信号が、pチャネル型TFT As a result, the signal is held in the capacitor 310a, p-channel type TFT
311a〜311cの各々に接続されたコンデンサ313a〜313cに保持されると同時にバッファ303へと出力される。 By holding the capacitor connected 313a~313c to each 311a~311c is output to the buffer 303 at the same time. そして、図1で説明したようにバッファを介してソース配線314に出力される。 Then, it is outputted to the source line 314 via a buffer as described in FIG. 以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。 Source wirings are sequentially selected by the source side driver circuit having the above operations.

以上のように、pチャネル型TFTのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてpチャネル型TFTで形成することが可能となる。 As described above, it is possible that all the pixel portion and the driver circuit by forming the gate side driver circuit and the source-side driver circuit only p-channel type TFT is formed of a p-channel TFT. 従って、アクティブマトリクス型表示装置を作製する上でTFT工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。 Therefore, it is possible to greatly improve the yield and throughput of the TFT steps in manufacturing an active matrix display device, it is possible to reduce the manufacturing cost.

なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのICチップとする場合にも本発明は実施できる。 Also the present invention when either one of the source-side driver circuit or the gate side driver circuit and an external IC chip can be performed.

また、PMOS回路において、エンハンスメント型TFTで形成するEEMOS回路と、 Further, the PMOS circuit, and EEMOS circuit forming an enhancement type TFT, and
エンハンスメント型とデプレッション型とを組み合わせて形成するEDMOS回路がある。 There is EDMOS circuit formed by combining an enhancement type and depletion type.

ここでEEMOS回路の例を図4(A)に、EDMOS回路の例を図4(B)に示す。 Here is an example of EEMOS circuit in FIG. 4 (A), showing an example of the EDMOS circuit is shown in Figure 4 (B).
図4(A)において、401、402はどちらもエンハンスメント型のpチャネル型TF 4 in (A), 401 and 402 are both enhancement type p-channel type TF
T(以下、E型PTFTという)である。 T (hereinafter referred to as E-type PTFT) is. また、図4(B)において、403はE型PT Further, in FIG. 4 (B), 403 is an E-type PT
FT、404はデプレッション型のpチャネル型TFT(以下、D型PTFTという)である。 FT, 404 is a depletion type p-channel type TFT (hereinafter, referred to as D-type PTFT).

なお、図4(A)、(B)において、V DHは正の電圧が印加される電源線(正電源線) Incidentally, FIG. 4 (A), the in (B), V DH is a power supply line to which a positive voltage is applied (positive power supply line)
であり、V DLは負の電圧が印加される電源線(負電源線)である。 , And the the V DL is a power supply line to which a negative voltage is applied (a negative power supply line). 負電源線は接地電位の電源線(接地電源線)としても良い。 The negative power supply line may be a power supply line of a ground potential (a ground power supply line).

さらに、図4(A)に示したEEMOS回路もしくは図4(B)に示したEDMOS回路を用いてシフトレジスタを作製した例を図5に示す。 Furthermore, Figure 5 shows the example of manufacturing a shift register using the EDMOS circuit shown in EEMOS circuit or FIG 4 (B) shown in FIG. 4 (A). 図5において、500、501はフリップフロップ回路である。 5, 500 and 501 is a flip-flop circuit. また、502、503はE型PTFTであり、E型PTF In addition, 502 and 503 is an E-type PTFT, E type PTF
T502のゲートにはクロック信号(CL)が入力され、E型PTFT503のゲートには極性の反転したクロック信号(CLバー)が入力される。 The gate of T502 is the input clock signal (CL) is, to the gate of the E-type PTFT503 polarity inverted clock signal (CL bar) is inputted. また、504で示される記号はインバータ回路であり、図5(B)に示すように、図4(A)に示したEEMOS回路もしくは図4(B)に示したEDMOS回路が用いられる。 Further, the symbols represented by 504 is an inverter circuit, as shown in FIG. 5 (B), EDMOS circuit shown in EEMOS circuit or FIG 4 (B) shown in FIG. 4 (A) is used.

以上のように、全てのTFTをpチャネル型TFTとすることによりnチャネル型TF As described above, n-channel type TF by all TFT and p-channel type TFT
Tを形成する工程が削減されるため、アクティブマトリクス型表示装置の製造工程を簡略化することができる。 For forming a T is reduced, it is possible to simplify the manufacturing process of an active matrix display device. また、それに伴って製造工程の歩留まりが向上し、アクティブマトリクス型表示装置の製造コストを下げることができる。 Further, improved yield of the manufacturing process is accordingly, it is possible to reduce the manufacturing cost of the active matrix display device.

本発明では駆動回路をすべてpチャネル型TFTで形成することを特徴としているが、 In the present invention it is characterized by the formation in all driving circuit p-channel type TFT, and
画素部もすべてpチャネル型TFTで形成する。 Also all the pixel unit is formed of a p-channel TFT. そこで、本実施例では図1および図3に示した駆動回路により伝送される信号により画像を表示するための画素部の構造の一例について説明する。 Therefore, in this embodiment an example of a structure of a pixel portion for displaying an image is described by a signal transmitted by the driver circuit shown in FIG. 1 and FIG.

ここで本発明のアクティブマトリクス型自発光表示装置の画素構造を図6および図7に示す。 Here a pixel structure of an active matrix type self-luminous display apparatus of the present invention shown in FIGS. 図6は一画素の断面図を示しており、図7はその画素の上面図を示している。 Figure 6 shows a cross-sectional view of one pixel, FIG. 7 shows a top view of the pixel. なお、図6は図7をA−A'で切断した断面図を表し、各図面において同一の箇所には同一の符号を付してある。 Incidentally, FIG. 6 represents a cross-sectional view of the FIG. 7 A-A ', it is denoted by the same reference numerals places in the drawings.

図6において、601は可視光に対して透明な基板、602a及び602bはベースコート層である。 6, 601 is a substrate transparent to visible light, 602a and 602b are base coat layer. 可視光に対して透明な基板601としてはガラス基板、石英基板、結晶化ガラス基板もしくはプラスチック基板(プラスチックフィルムも含む)を用いることができる。 The transparent substrate 601 to visible light may be a glass substrate, a quartz substrate, a crystallized glass substrate or a plastic substrate (including a plastic film). ベースコート層は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜(SiO xyで表される)などで形成する。 Base coat layer, a silicon oxide film, a silicon nitride film is formed in such a silicon oxynitride film (represented by SiO x N y). その厚さは50〜200nmで形成する。 Its thickness is formed by 50 to 200 nm. 例えば、602aをプラズマCVD法でSiH 4とNH 3とN 2 Oから作製される酸化窒化珪素膜を50nm、6 For example, 50 nm silicon oxynitride film made from SiH 4, NH 3 and N 2 O by plasma CVD method 602a, 6
02bをSiH 4とN 2 Oから作製される酸化窒化珪素膜を100nm積層させた2層構造や、或いは、窒化珪素膜とTEOS(Tetraethyl Ortho Silicate)を用いて作製される酸化珪素膜を積層させた2層構造とする。 2-layer structure and in which a silicon oxynitride film made from SiH 4 and N 2 O is 100nm laminated 02b, or by laminating a silicon oxide film formed by using a silicon film and a TEOS nitride (Tetraethyl Ortho Silicate) It was a two-layer structure.

尚、本発明の好適な実施例において、TFTは絶縁体の上に形成する。 Incidentally, in the preferred embodiment of the present invention, TFT is formed on an insulator. 絶縁体は絶縁膜(代表的には珪素を含む絶縁膜)の場合もあるし、絶縁材料からなる基板(代表的には石英基板)の場合もある。 Insulator to sometimes insulating film (typically an insulating film containing silicon), in some cases the substrate (typically a quartz substrate in) made of an insulating material. 従って、絶縁体の上とは、絶縁膜の上もしくは絶縁材料からなる基板の上ということを意味している。 Therefore, the top of the insulator, which means that on a substrate made from above or the insulating material of the insulating film.

この珪素を含む絶縁膜602bの上にはスイッチング用TFT651および電流制御用TFT652がpチャネル型TFTで形成されている。 On the insulating film 602b containing silicon is switching TFT651 and current control TFT652 is formed of a p-channel TFT.

スイッチング用TFT651は、半導体膜603にp型半導体からなる領域(以下、p Switching TFT651, the area of ​​p-type semiconductor in the semiconductor film 603 (hereinafter, p
型半導体領域という)605〜607および真性または実質的に真性な半導体からなる領域(以下、チャネル形成領域という)608、609を含む半導体領域を有している。 -Type semiconductor region hereinafter) 605 to 607 and an intrinsic or substantially region composed of intrinsic semiconductor (hereinafter, has a semiconductor region including a channel formation that region) 608, 609. また、電流制御用TFT652は半導体膜604にp型半導体領域610、611およびチャネル形成領域612を含む半導体領域を有している。 Further, the current control TFT652 has a semiconductor region containing a p-type semiconductor regions 610 and 611 and a channel forming region 612 in the semiconductor film 604.

尚、p型半導体領域605もしくは607はスイッチング用TFT651のソース領域もしくはドレイン領域となる。 Incidentally, p-type semiconductor region 605 or 607 becomes a source region or a drain region of the switching TFT 651. また、p型半導体領域611は電流制御用TFT652のソース領域となり、p型半導体領域610は同TFTのドレイン領域となる。 Further, p-type semiconductor region 611 becomes a source region of the current control 652, p-type semiconductor region 610 is the drain region of the TFT.

半導体膜603、604は、ゲート絶縁膜613に覆われ、その上には電源線614、 Semiconductor films 603 and 604 are covered with the gate insulating film 613, the power supply line 614 thereon,
619、ソース配線615、ゲート電極616、p型半導体領域607に接続しているゲート電極617が形成されている。 619, source wiring 615, a gate electrode 617 connected to the gate electrode 616, p-type semiconductor region 607 is formed. これらは同一の材料で同時に形成される。 It is simultaneously formed of the same material. これらの配線や電極の材料としては、タンタル(Ta)、タングステン(W)、モリブデン(Mo) As a material of the wiring and the electrode, tantalum (Ta), tungsten (W), molybdenum (Mo)
、ニオブ(Nb)、チタン(Ti)もしくはこれら金属の窒化物を用いれば良い。 , Niobium (Nb), it may be used titanium (Ti) or nitrides of these metals. また、 Also,
これら金属を組み合わせた合金を用いても良いし、これら金属のシリサイドを用いても良い。 It may be used a combination of these metal alloys may be used silicides of these metals.

図6において、620は窒化酸化珪素膜もしくは窒化珪素膜からなるパッシベーション膜であり、その上には層間絶縁膜621が設けられている。 6, 620 is a passivation film made of a silicon nitride oxide film or a silicon nitride film, an interlayer insulating film 621 is provided thereon. 層間絶縁膜620としては、 As the interlayer insulation film 620,
珪素を含む絶縁膜もしくは有機樹脂膜を用いる。 An insulating film or organic resin film containing silicon. 有機樹脂膜としては、ポリイミド、ポリアミド、アクリル樹脂もしくはBCB(ベンゾシクロブテン)を用いれば良い。 The organic resin film, polyimide, polyamide, may be used an acrylic resin or BCB (benzocyclobutene).

パッシベーション膜620及び層間絶縁膜621にコンタクトホールが形成され、ソース配線615と半導体膜603のp型半導体領域605を接続する接続配線、ゲート電極616と接続するゲート配線618、p型半導体領域607とゲート電極617を接続する接続配線623、電源線619とp型半導体領域611と接続する接続配線625、画素電極626とp型半導体領域610とを接続する接続配線624が形成されている。 Contact holes are formed in the passivation film 620 and the interlayer insulating film 621, connection wirings for connecting the p-type semiconductor region 605 of the source wiring 615 and the semiconductor film 603, the gate wiring 618, p-type semiconductor region 607 to be connected to the gate electrode 616 connection wiring 623 for connecting the gate electrode 617, the power supply line 619 and the p-type semiconductor region 611 and the connection wiring 625 to be connected, the connection wiring 624 for connecting the pixel electrode 626 and the p-type semiconductor region 610 is formed. これらの配線は、アルミニウム(Al)を主成分とする材料で形成する。 These lines form a aluminum (Al) material as a main component.

図7の上面図で示すように、このような構造とすることにより、半導体膜603のチャネル形成領域608、609をゲート配線618で覆い遮光することができる。 As shown in the top view of FIG. 7, by adopting such a structure, it is possible to cover shielding a channel formation region 608 and 609 of the semiconductor film 603 with the gate wiring 618. また、半導体膜603のp型半導体領域605〜607も遮光される構造とすることが望ましい。 It is also desirable to have a structure in which p-type semiconductor regions 605 to 607 of the semiconductor film 603 is shielded.
さらに、画素電極626の端部は、ソース配線615、電源線619とオーバーラップさせて形成することができるので、画素電極を大きくとり、開口率を向上させることが可能となる。 Further, the end portion of the pixel electrode 626, a source wiring 615, the power supply line 619 and is overlapped can be formed by taking a large pixel electrode, it is possible to improve the aperture ratio. また、ソース配線615、電源線619に遮光膜としての機能を持たせることができる。 Further, it is possible to provide a function as a light shielding film source wiring 615, the power supply line 619.

ここで図7においてB−B'で切断した断面図を図8(A)に示す。 Here it is shown in FIG. 8 (A) a cross-sectional view taken along the B-B 'in FIG. 図8(A)はゲート配線618とゲート電極616のコンタクト部を説明する図であり、ゲート絶縁膜61 Figure 8 (A) is a diagram for explaining the contact portion of the gate wiring 618 and the gate electrode 616, the gate insulating film 61
3上に形成されたゲート電極616は、半導体膜603の外側の領域でゲート配線618 Gate electrode 616 formed on the 3, the gate wiring outside the region of the semiconductor film 603 618
と電気的な接続が形成されている。 Electrical connection is formed with.

また、図7においてC−C'で切断した断面図を図8(B)に示す。 Also, it is shown in FIG. 8 (B) a sectional view taken along the C-C 'in FIG. 図8(B)は容量を形成する領域の断面構造を説明する図であり、ベースコート層602b上に形成された半導体膜604を一方の電極とし、ゲート絶縁膜613を誘電体、ゲート電極617を他方の電極として容量を形成している。 Figure 8 (B) is a view for explaining the sectional structure of the region for forming the capacitor, the semiconductor film 604 formed on the base coat layer 602b as one electrode, a dielectric gate insulating film 613, the gate electrode 617 forming a capacitance as the other electrode.

このような画素の等価回路図は図10(A)であり、半導体膜603で形成されるTF Equivalent circuit diagram of the pixel is a diagram 10 (A), TF is formed by the semiconductor film 603
Tがスイッチング用、半導体膜604で形成されるTFTが電流制御用として機能する。 T is switching, is TFT formed in the semiconductor film 604 functions as a current-controlled.

次に、図6(B)に示すように、画素電極626の端部および凹部(コンタクトホールに起因する窪み)を隠すように樹脂からなる絶縁体650、651を形成する。 Next, an insulating material 650 and 651 made of resin so as to hide as shown in FIG. 6 (B), the ends and recesses of the pixel electrode 626 (recess caused by the contact hole). これは樹脂からなる絶縁膜を形成した後、画素電極に合わせて所定のパターンで形成すれば良い。 After this forming an insulating film made of a resin may be formed in a predetermined pattern in accordance with the pixel electrode.
このとき、画素電極626の表面から絶縁体650の頂上まで高さを300nm以下(好ましくは200nm以下)とすることが望ましい。 At this time, the height 300nm or less from the surface of the pixel electrode 626 to the top of the insulator 650 (preferably 200nm or less) is preferably set to. なお、この絶縁体650、651は省略することも可能である。 Incidentally, the insulator 650 and 651 is also possible to omit.

絶縁体650、651は画素電極626の端部を隠し、端部における電界集中の影響を避ける目的で形成する。 Insulator 650 and 651 hides the ends of the pixel electrode 626 is formed in order to avoid the influence of the electric field concentration at the end. これによりEL層の劣化を抑制することができる。 Thus it is possible to suppress deterioration of the EL layer. また、絶縁体650、651はコンタクトホールに起因して形成される画素電極の凹部を埋め込む目的で形成する。 Further, the insulator 650 and 651 is formed for the purpose of embedding the recesses of the pixel electrodes which are formed due to the contact hole. これにより後に形成されるEL層の被覆不良を防止し、画素電極と後に形成される陰極の短絡を防止することができる。 This coverage defect of the EL layer is formed to prevent later makes it possible to prevent short-circuiting of the cathode to be formed later and the pixel electrode.

次に、70nm厚のEL層652及び300nm厚の陰極653を蒸着法により形成する。 Next, formed by evaporation of 70nm thickness of the EL layer 652 and 300nm thickness of the cathode 653. 本実施例ではEL層652として20nm厚の銅フタロシアニン(正孔注入層)及び50nm厚のAlq 3 (発光層)を積層した構造を用いる。 The 20nm thick copper phthalocyanine (hole injection layer) as the EL layer 652 and 50nm thick Alq 3 used (light emitting layer) were laminated structure in this embodiment. 勿論、発光層に正孔注入層、 Of course, the hole injection layer to the light-emitting layer,
正孔輸送層、電子輸送層もしくは電子注入を組み合わせた公知の他の構造を用いても良い。 A hole transport layer, may be used other known structure combining an electron transport layer or electron injection.

本実施例では、まず全ての画素電極を覆うように銅フタロシアニンを形成し、その後、 In this embodiment, copper phthalocyanine was formed to initially cover all the pixel electrodes, then,
赤色、緑色及び青色に対応する画素ごとに各々赤色の発光層、緑色の発光層及び青色の発光層を形成する。 Red, green, and each red light emitting layer for each pixel corresponding to blue, to form a green light-emitting layer and a blue light-emitting layer. 形成する領域の区別は蒸着時にシャドーマスクを用いて行えば良い。 Distinction formation region may be performed using a shadow mask during deposition. このようにすることでカラー表示が可能となる。 In this way it color display is made possible by that.

なお、緑色の発光層を形成する時は、発光層の母体材料としてAlq 3 (トリス−8− Incidentally, when forming a green light emitting layer, Alq 3 (tris-8 as a host material of the light-emitting layer
キノリノラトアルミニウム錯体)を用い、キナクリドンもしくはクマリン6をドーパントとして添加する。 Using quinolinolato aluminum complex) is added quinacridone or coumarin 6 as a dopant. また、赤色の発光層を形成する時は、発光層の母体材料としてAlq 3 Further, when forming the red light emitting layer, Alq 3 as a host material of the light-emitting layer
を用い、DCJT、DCM1もしくはDCM2をドーパントとして添加する。 Used, adding DCJT, DCM1 or DCM2 as a dopant. また、青色の発光層を形成する時は、発光層の母体材料としてBAlq 3 (2−メチル−8−キノリノールとフェノール誘導体の混合配位子を持つ5配位の錯体)を用い、ペリレンをドーパントとして添加する。 Also, when forming a blue luminescent layer, using BAlq 3 (5-coordinate complex having a mixed ligand of 2-methyl-8-quinolinol and phenol derivative) as a host material of the light-emitting layer, a dopant of perylene It added as.

勿論、本願発明では上記有機材料に限定する必要はなく、公知の低分子系有機EL材料、高分子系有機EL材料もしくは無機EL材料を用いることが可能である。 Of course, not necessarily limited to the above organic materials in the present invention, known low molecular weight organic EL material, it is possible to use a polymer-based organic EL material or inorganic EL material. また、これらの材料を組み合わせて用いることも可能である。 It is also possible to use a combination of these materials. なお、高分子系有機EL材料を用いる場合は塗布法を用いることもできる。 In the case of using the polymer organic EL material can be used a coating method.

以上のようにして、画素電極(陽極)836、EL層839及び陰極840からなるE As described above, the pixel electrode (anode) 836, EL layer 839 and E consisting of cathode 840
L素子が形成される。 L element is formed. また、陰極653上にはAlなどで補助電極654を形成しても良い。 It is also possible to form the auxiliary electrode 654 or the like Al is on the cathode 653.

こうして、アクティブマトリクス型自発光装置が完成する。 In this way, an active matrix type self-luminous device is completed. EL層および陰極の形成は公知の技術を用いても良い。 Formation of the EL layer and the cathode may be used known techniques. 以上の画素構造とすることで、アクティブマトリクス型自発光装置の製造工程を大幅に低減することが可能となり、安価なアクティブマトリクス型自発光装置を生産することが可能となる。 By adopting the above pixel structure, it is possible to greatly reduce the manufacturing steps of the active matrix type self-luminous device, it is possible to produce an inexpensive active-matrix type self-luminous device. また、それを表示部に用いた電子装置を安価なものとすることができる。 Further, it is possible to an electronic device using the same to the display unit and inexpensive.

本実施例は、同一の絶縁体上にE型PTFTとD型PTFTを作製する工程を図9を用いて説明する。 This embodiment will be described with reference to FIG. 9 steps of manufacturing the E-type PTFT and D-type PTFT on the same insulator.

まず、図9(A)に示すように、ガラス基板901上に、ベースコート膜(絶縁体)を形成する。 First, as shown in FIG. 9 (A), on a glass substrate 901, to form a base coat film (insulator). 本実施例ではガラス基板901側から50nmの厚さで第1の窒化酸化珪素膜902a、200nmの厚さで第2の窒化酸化珪素膜902bを順次積層してベースコート膜とする。 A first silicon nitride oxide film 902a, a second sequentially laminated to the base coat film a silicon nitride oxide film 902b with a thickness of 200nm in thickness of 50nm from the glass substrate 901 side in this embodiment. また、第1の窒化酸化珪素膜902aの方が第2の窒化酸化珪素膜902b Further, towards the first silicon nitride oxide film 902a and the second silicon nitride oxide film 902b
に比べて窒素の含有量を多くし、ガラス基板901からのアルカリ金属の拡散を抑制している。 And increasing the content of nitrogen in comparison to, it suppresses the diffusion of alkali metals from the glass substrate 901.

次に、ベースコート膜上に非晶質半導体膜903をプラズマCVD法により40nmの厚さに形成する。 Next, an amorphous semiconductor film 903 over the basecoat film to a thickness of 40nm by a plasma CVD method. 非晶質半導体膜としては、珪素、シリコンゲルマニウムなどの材料を用いる。 The amorphous semiconductor film, silicon, a material such as silicon germanium is used. そして、非晶質半導体膜903にレーザー光を照射することにより結晶化させ、多結晶半導体膜(ポリシリコン膜)を形成する。 The crystallized by irradiating a laser beam to the amorphous semiconductor film 903, a polycrystalline semiconductor film (polysilicon film). また、結晶化方法はレーザー結晶化法に限定する必要はなく、公知の他の結晶化法を用いることもできる。 Further, the crystallization method is not limited to the laser crystallization method, it may be used other known crystallization method.

次に、図9(B)に示すように、多結晶半導体膜を第1のフォトマスクを用い、光露光プロセスを経て、所定の形状にエッチングし、個々に孤立した半導体膜904、905を形成する。 Next, as shown in FIG. 9 (B), the polycrystalline semiconductor film using the first photomask, through the optical exposure process, and etched into a predetermined shape, forming a semiconductor film 904 and 905 were isolated individually to. なお、904、905で示される半導体膜は、完成時にTFTのチャネル形成領域やソースまたはドレイン領域を形成する。 The semiconductor film represented by 904 and 905, to form a channel forming region, a source or drain region of the TFT upon completion.

D型PTFTを形成するために、あらかじめアクセプタを半導体膜にドーピングする工程を行う。 To form the D-type PTFT, a step of doping the advance acceptor semiconductor film. まず、酸化珪素膜からなるマスク絶縁膜906を形成する。 First, a mask insulating film 906 made of silicon oxide film. これは、イオンドーピング法またはイオン注入法を用いてドーピングするアクセプタの濃度を制御するために設ける。 This is provided in order to control the concentration of the acceptor doping by an ion doping method or an ion implantation method. 注入するアクセプタの濃度は1×10 16 〜1×10 18 /cm 3とする。 The concentration of the acceptor to be injected is set to 1 × 10 16 ~1 × 10 18 / cm 3. このドーピングはD型PTFTのチャネル形成領域に対して行うものである。 This doping is performed to the channel formation region of the D-type PTFT. 図9(C)では、 In FIG. 9 (C), the
半導体膜905の全面にドーピングを行い、E型PTFTを形成する半導体膜904はレジストによるマスク907で被覆してアクセプタがドーピングされないようにしている。 Perform doping to the entire surface of the semiconductor film 905, the semiconductor film 904 to form the E-type PTFT acceptor coated with a mask 907 of a resist is prevented doped.
この工程は、D型PTFTを形成する場合に適用する。 This process applies in the case of forming a D-type PTFT.

図9(D)では、ゲート絶縁膜909をプラズマCVD法により80nmの厚さに形成する。 In FIG. 9 (D), the forming the gate insulating film 909 with a thickness of 80nm by a plasma CVD method. ゲート絶縁膜909は、酸化珪素、酸化窒化珪素膜などで形成する。 The gate insulating film 909, silicon oxide, is formed in such a silicon oxynitride film. そして、窒化タンタルまたは窒化チタンで形成する第1の導電膜910を20〜40nm、好ましくは30nmの厚さに形成すする。 Then, the first conductive film 910 is formed of tantalum nitride or titanium nitride 20 to 40 nm, preferably sip a thickness of 30 nm. その上に第2の導電膜911を形成する。 Thereon to form the second conductive film 911. 第2の導電膜としては、Ta、W、Mo、Nb、Tiもしくはこれら金属の窒化物を用い、300〜40 As the second conductive film, Ta, W, Mo, Nb, and Ti or a nitride of these metals used, 300-40
0nmの厚さに形成する。 It is formed to a thickness of 0nm.

図9(E)に示すように、第2のフォトマスクを用い、光露光プロセスによりレジストマスク912を形成し、導電膜をエッチングしてゲート電極913、914を形成する。 As shown in FIG. 9 (E), using a second photomask, the resist mask 912 is formed by a light exposure process, the conductive film is etched to form the gate electrode 913 and 914.
この工程は、ドーピング工程との組合せで、半導体膜にp型半導体領域によるLDD領域とソース及びドレイン領域とを自己整合的に形成することができる。 This process, in combination with doping step, the LDD region and the source and drain regions by p-type semiconductor region may be formed in a self-aligning manner in the semiconductor film. 最初に行う第1のエッチング処理では、その好適な手法としてICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用いる。 In the first for the first etching treatment carried out, the preferred technique as ICP (Inductively Coupled Plasma: inductive coupled plasma) etching method is used. エッチング用ガスにCF 4とCl 2を混合し、0. Mixture of CF 4 and Cl 2 as etching gas, 0.
5〜2Pa、好ましくは1Paの圧力でコイル型の電極に500WのRF(13.56M 5~2Pa, preferably RF of 500W to a coiled electrode at a pressure of 1Pa (13.56M
Hz)電力を投入してプラズマを生成して行う。 Hz) and power of 150 performed to generate plasma. 基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。 Also supplied RF (13.56 MHz) power of 100W to the substrate side (sample stage) to substantially apply a negative self-bias voltage. C
4とCl 2を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。 F 4 and Cl 2 the mixture was tungsten film in the case were, even when the tantalum film and a titanium nitride film, can be respectively etched at comparable rates.

上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。 In the above etching conditions, it is possible to the end portion a tapered shape and the shape of the mask made of a resist, due to the effect of the bias voltage applied to the substrate side. テーパー部の角度は15〜4 The angle of the tapered portion 15-4
5°となるようにする。 A 5 ° so. また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。 Further, in order to perform etching without any residue on the gate insulating film, the etching time is prolonged by a rate of about 10 to 20%. W膜に対する酸化窒化珪素膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化珪素膜が露出した面は20〜50nm程度エッチングされる。 The selectivity of a silicon oxynitride film to the W film is 2 to 4 (typically 3), the overetching treatment, the surface silicon oxynitride film is exposed is etched about 20 to 50 nm.

さらに、第2のエッチング処理を行う。 Further, a second etching process is performed. エッチングはICPエッチング法を用い、エッチングガスにCF 4とCl 2とO 2を混合して、1Paの圧力でコイル型の電極に500W Etching using ICP etching method, a mixture of CF 4, Cl 2 and O 2 as etching gas, 500 W to a coiled electrode at a pressure of 1Pa
のRF電力(13.56MHz)を供給してプラズマを生成する。 By supplying RF power (13.56 MHz) to generate a plasma. 基板側(試料ステージ) The substrate side (sample stage)
には50WのRF(13.56MHz)電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。 To put the RF (13.56 MHz) power of 50 W, applying a low self bias voltage as compared with the first etching process. このような条件によりタングステン膜を異方性エッチングし、第1の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。 Such conditions a tungsten film is anisotropically etched by a, so as to leave the first tantalum nitride film or a titanium film is a conductive layer. こうして、図9(E)に示すように、第2の導電層913b、914bの外側にその端部が位置する第1の導電層913a、914aとからゲート電極913、914を形成する。 Thus, as shown in FIG. 9 (E), the first conductive layer 913a where the second conductive layer 913b, whose ends outside of 914b positioned to form the gate electrode 913 from the 914a.

次いで、イオンドーピング法により第2の導電層913b、914bをマスクとして半導体膜904、905に第1のp型半導体領域915、916を形成する。 Next, a first p-type semiconductor regions 915 and 916 in the semiconductor film 904 and 905 the second conductive layer 913b, the 914b as masks by an ion doping method. ドーピングは、第1の導電層913a、914aとゲート絶縁膜909を通過させることが可能な程度に加速電圧を印加して行い、1×10 17 〜5×10 19 /cm 3のアクセプタをドーピングする。 Doping a first conductive layer 913a, performed by applying an accelerating voltage to the extent that can pass the 914a and the gate insulating film 909 is doped with an acceptor of 1 × 10 17 ~5 × 10 19 / cm 3 . アクセプタとしては、代表的にはボロンであり、その他に周期表の13族に属する元素を添加すれば良い。 The acceptor typically is boron, it may be added an element belonging to group 13 of the other in the periodic table. イオンドーピング法においては、B 26またはBF 3などをソースガスとして用いる。 In ion doping method, using such B 2 H 6 or BF 3 as a source gas.

さらに、イオンドーピング法により第1の導電層913a、914aと第2の導電層9 Further, the first conductive layer 913a by an ion doping method, 914a and the second conductive layer 9
13b、914bをマスクとして、第1のp型半導体領域の外側に第2のp型半導体領域917、918を形成する。 13b, the mask 914b, forming a second p-type semiconductor regions 917 and 918 outside the first p-type semiconductor region. 第2のp型半導体領域はソースまたはドレイン領域とするものであり、1×10 20 〜1×10 21 /cm 3のアクセプタをドーピングする。 The second p-type semiconductor region is for the source or drain region is doped with an acceptor of 1 × 10 20 ~1 × 10 21 / cm 3.

また、半導体膜がゲート電極の第2の導電層913b、914bと重なる領域にはチャネル形成領域919、920が形成される。 The second conductive layer 913b of the semiconductor film is a gate electrode, in a region overlapping with the 914b channel formation region 919 and 920 is formed. チャネル形成領域920には第1のp型半導体領域916よりも低濃度でアクセプタが添加されている。 The channel forming region 920 is acceptor is added at a lower concentration than the first p-type semiconductor region 916.

次に、加熱処理を行ってp型半導体領域のアクセプタの活性化を行う。 Then, to activate the acceptor p-type semiconductor region subjected to heat treatment. この活性化はファーネスアニール、レーザーアニールもしくはランプアニールにより行うか、又はそれらを組み合わせて行えば良い。 This activation furnace annealing, or performed by laser annealing or lamp annealing, or may be performed in combination. 本実施例では500℃4時間の加熱処理を窒素雰囲気で行う。 In the present embodiment performs the heat treatment of 500 ° C. 4 hours in a nitrogen atmosphere. このとき、窒素雰囲気中の酸素は極力低減しておくことが望ましい。 At this time, oxygen in the nitrogen atmosphere it is desirable to minimized.

活性化が終了したら、図9(F)に示すように、パッシベーション膜921として窒化酸化珪素膜を200nmの厚さに形成し、その後、半導体層の水素化処理を行う。 After activation is completed, as shown in FIG. 9 (F), a silicon nitride oxide film is formed to have a thickness of 200nm as a passivation film 921, then, carry out the hydrogenation process of the semiconductor layer. 水素化処理は公知の水素アニール技術もしくはプラズマ水素化技術を用いれば良い。 Hydrotreating may be a known hydrogen annealing technique or the plasma hydrogenation technique. さらに、樹脂からなる層間絶縁膜922を800nmの厚さに形成する。 Further, an interlayer insulating film 922 made of resin to a thickness of 800 nm. 樹脂としては、ポリイミド、ポリアミド、アクリル樹脂、エポキシ樹脂もしくはBCB(ベンゾシクロブテン)を用いれば良い。 As the resin, polyimide, polyamide, acrylic resin, may be used an epoxy resin or BCB (benzocyclobutene). また、無機の絶縁膜を用いても構わない。 Further, it may be used an inorganic insulating film.

次に、第3のフォトマスクを用い、層間絶縁膜922にコンタクトホールを形成する。 Then, using the third photomask to form a contact hole in the interlayer insulating film 922.
そして、第4のフォトマスクを用い、配線923〜926を形成する。 Then, using a fourth photomask to form a wiring 923 to 926. 本実施例では配線923〜926として、TiとAlの積層体を形成する。 As the wiring 923 to 926 in the present embodiment, to form a laminate of Ti and Al. p型半導体領域とのコンタクトは耐熱性を高めるためにTiで形成する。 Contact with the p-type semiconductor region is formed by Ti in order to enhance the heat resistance.

こうして、E型PTFT930とD型PTFT931が完成する。 Thus, E-type PTFT930 and D-type PTFT931 is completed. E型PTFTのみを形成する場合には4枚のフォトマスクで完成させることが可能であり、E型PTFTとD When forming only an E-type PTFT is possible to complete in four photomasks, E type PTFT and D
型PTFTとを同一基板上に形成するには5枚のフォトマスクで完成させることができる。 To form a mold PTFT on the same substrate can be completed with five photomasks.

いずれのTFTにもゲート電極とオーバーラップするLDDが形成され、ホットキャリア効果などに起因する劣化を防ぐことができる。 Are LDD that overlaps a gate electrode in any of the TFT is formed, it is possible to prevent deterioration caused by such a hot carrier effect. このようなE型PTFTまたはD型PT Such E-type PTFT or D-type PT
FTにより、PMOS回路を基本とした各種回路を形成することができる。 The FT, it is possible to form various circuits which is based the PMOS circuit. 例えば、実施の形態において説明したように、図4で説明したEEMOS回路やEDMOS回路を形成することができる。 For example, as described in the embodiment, it is possible to form the EEMOS circuit or EDMOS circuit described in FIG.

実施例2で示すE型PTFTまたはD型PTFTを用いて、反射型の表示装置の一例を示す。 Using an E-type PTFT or D-type PTFT shown in Example 2, an example of a reflective display device. その画素構造の一例を図12に示し、断面構造を図11に示す。 It shows an example of the pixel structure in FIG. 12 shows a cross-sectional structure in FIG. 11.
図12におけるA−A'断面図を図11に示している。 Is shown in Figure 11 A-A 'sectional view in FIG. 12.

図11において、駆動回路444のE型PTFT440及びD型PTFT441は実施例2と同様な工程により作製され、その差異は、第2のp型半導体領域を形成するドーピング工程の後に、第1の導電膜を選択的にエッチングして図11で示す構造を形成している。 In Figure 11, E-type PTFT440 and D-type PTFT441 driving circuit 444 is prepared by the same manner as in Example 2 step, the difference is, after the doping step for forming a second p-type semiconductor region, a first conductive film is selectively etched to form the structure shown in Figure 11. エッチングは、Cl 2とSF 6の混合ガスを用いて行う。 Etching is performed using a mixed gas of Cl 2 and SF 6.

即ち、半導体膜403にはチャネル形成領域424、ゲート電極410とオーバーラップしない第1のp型半導体領域425(LDD領域)、ソースまたはドレイン領域を形成する第2のp型半導体領域426が形成されている。 That is, the channel formation region 424, a first p-type semiconductor region 425 which is not overlapped with the gate electrode 410 (LDD region), the second p-type semiconductor region 426 which forms a source or drain region is formed in the semiconductor film 403 ing. また、半導体膜404には、アクセプタがドーピングされているチャネル形成領域427、ゲート電極411とオーバーラップしない第1のp型半導体領域428(LDD領域)、ソースまたはドレイン領域を形成する第2のp型半導体領域429が形成されている。 Further, the semiconductor film 404, a channel formation region 427 acceptor is doped, the first p-type semiconductor region 428 which is not overlapped with the gate electrode 411 (LDD region), a second p forming the source or drain region type semiconductor region 429 is formed. その他、基板401上に、ベースコート膜402a、402b、半導体膜403、404、ゲート電極407、ゲート電極4 Other, on the substrate 401, the base coat film 402a, 402b, the semiconductor film 403 and 404, the gate electrode 407, the gate electrode 4
10、411、パッシベーション膜414、層間絶縁膜415、配線417〜420が形成されている。 10,411, a passivation film 414, interlayer insulating film 415, wirings 417 to 420 are formed. 層間絶縁膜の下の配線408はゲート電極と同じ層に形成され、配線41 Wiring 408 under the interlayer insulating film is formed on the same layer as the gate electrode, the wiring 41
6と共に駆動回路における配線を形成している。 Forming a wiring in the driver circuit with 6.

一方、画素部445の画素TFT442はE型PTFTで形成され、画素電極に印加する電圧を制御するスイッチング素子として設けられている。 On the other hand, the pixel TFT442 the pixel portion 445 is formed by E-type PTFT, are provided as a switching element for controlling a voltage applied to the pixel electrode. 画素TFT442及び保持容量443は、駆動回路444のTFTと同じ工程により形成される。 Pixel TFT442 and the storage capacitor 443 is formed by the same process as TFT of the driver circuit 444. 画素TFT442は、半導体膜405にチャネル形成領域430、ゲート電極412とオーバーラップしない第1のp型半導体領域431(LDD領域)、ソースまたはドレイン領域を形成する第2 Pixel TFT442, a channel formation region 430 in the semiconductor film 405, the first p-type semiconductor region 431 which is not overlapped with the gate electrode 412 (LDD region), the second to form a source or drain region
のp型半導体領域432〜434、ゲート電極412、ソース配線409、接続配線42 Of p-type semiconductor regions 432 to 434, gate electrode 412, source wiring 409, the connection wiring 42
1、画素電極422などが形成されている。 1, such as a pixel electrode 422 is formed. このように、ゲート電極とオーバーラップしない第1のp型半導体領域431(LDD領域)を設けることによりオフ電流を低減させている。 Thus, thereby reducing the off current by providing a first p-type semiconductor region 431 which is not the gate electrode overlap (LDD region).

第1の導電膜を選択的にエッチングしてゲート電極とオーバーラップしない第1のp型半導体領域を形成する工程において、エッチング条件の調節によりオフセット領域を形成することができる。 In the step of forming the first p-type semiconductor region that does not overlap with the gate electrode by selectively etching the first conductive film, it is possible to form an offset region by adjusting the etching conditions. 図14はこの状態を説明する図であり、第1の導電膜と第2の導電膜から成るゲート電極1403の端部を共に後退させ、ゲート電極1403の端部(または、チャネル形成領域1306)と第1のp型半導体領域1405の端部との間にアクセプタが添加されていないオフセット領域1407を形成することができる。 Figure 14 is a diagram for explaining this state, the end portion of the first conductive film and both to retract the end portion of the gate electrode 1403 formed of the second conductive film, the gate electrode 1403 (or, a channel formation region 1306) it can be formed when the offset region 1407 acceptor is not added between the end of the first p-type semiconductor region 1405. オフセット領域1407は10〜1000nm程度の範囲で調節できる。 Offset region 1407 can be adjusted in the range of about 10 to 1000 nm. オフセット領域により、PTF By the offset area, PTF
Tのオフ電流値を低減することが可能であり、特に、画素TFTにおいてこの領域を設けると良い。 It is possible to reduce the off current value T, then in particular, may be provided to this region in the pixel TFT.

保持容量443は実質的に真性な半導体領域432とp型半導体領域433を有する半導体膜406と、ゲート絶縁膜407と同じ層で形成される誘電体と、容量電極413、 Storage capacitor 443 and the semiconductor film 406 having a substantially intrinsic semiconductor region 432 and the p-type semiconductor region 433, and a dielectric formed by the same layer as the gate insulating film 407, the capacitor electrode 413,
容量配線423から形成されている。 It is formed from a capacitor wiring 423.

図12は画素の構造を示す上面図であり、保持容量は半導体膜406上のゲート絶縁膜と同じ層で形成される絶縁膜を誘電体として、半導体膜406と、容量電極413とで形成している。 Figure 12 is a top view showing a structure of the pixel storage capacitor is an insulating film formed in the same layer as the gate insulating film on the semiconductor film 406 as a dielectric, a semiconductor film 406, is formed with the capacitor electrode 413 ing. なお、容量電極413は、容量配線423と接続されている。 Incidentally, the capacitor electrode 413 is connected to the capacitor wiring 423. 容量配線は、 Capacity wiring,
画素電極422、接続電極421、ゲート配線424と同じ絶縁膜上に同時に形成される。 Pixel electrodes 422, connection electrodes 421, are formed simultaneously on the same insulating film on the gate wiring 424. 画素電極はソース配線409と、その端部がオーバーラップするように形成されている。 The pixel electrode and the source wiring 409, the end portion is formed so as to overlap. このような構造とすることにより、画素電極を大きくとり、開口率を向上させることが可能となる。 With such a structure, it made large pixel electrode, it is possible to improve the aperture ratio. また、ソース配線409に遮光膜としての機能を持たせることができる。 Further, it is possible to provide a function as a light shielding film on the source wiring 409. このような画素電極の配置は、特に反射型の液晶表示装置において開口率を向上させる効果を発揮させることができる。 The arrangement of such pixel electrode can be particularly effective to improve the aperture ratio in the reflection type liquid crystal display device.

ところで、画素に設ける保持容量の大きさは、用いる液晶材料と画素TFTのオフ電流値により決めることができる。 Incidentally, the size of a storage capacitor provided in a pixel may be determined by off-current value of the liquid crystal material and the pixel TFT used. 図10(B)の等価回路においても示される保持容量C S FIG storage capacitor is also shown in the equivalent circuit of 10 (B) C S
と液晶容量C LCの比は、ネマチック液晶を用いる場合には、C S /C LC =2.7〜4.5 The ratio of the liquid crystal capacitance C LC, when using nematic liquid crystal, C S / C LC = 2.7~4.5
となり、反強誘電性液晶(AFLC)においては、C S /C LC =7.5となっている。 Next, in the antiferroelectric liquid crystal (AFLC), and has a C S / C LC = 7.5.

図24はチャネル長6.8μm、チャネル幅4μmのシングルドレイン、マルチゲート構造のPTFTのゲート電圧(VG)対ドレイン電流(ID)の特性を示している。 Figure 24 shows the characteristics of the channel length 6.8 [mu] m, single drain channel width 4 [mu] m, the gate voltage (VG) of the PTFT of multi-gate structure to drain current (ID). オフ電流値をドレイン電圧(VD)=14V、ゲート電圧(VG)=4.5Vの値に着目すると、その時のオフ電流値(I off )はチャネル幅で規格化すると0.4pA/μmが得られる。 The off current value drain voltage (VD) = 14V, paying attention to the value of the gate voltage (VG) = 4.5V, the off current value at that time (I off) When is normalized by the channel width 0.4 pA / [mu] m is obtained It is. この値は実用上十分使い得る値である。 This value is a value that can use practically sufficient.

以上の数値より、オフ電流値と保持容量の関係を次式によって定義する。 From the above numbers, defining the relationship between the storage capacitor and the off current value by the following equation.

従って、ネマチック液晶の場合には0.08〜0.1pA/μmであり、AFLCの場合には、0.05〜0.07pA/μm程度である。 Therefore, in the case of the nematic liquid crystal is 0.08~0.1pA / μm, in the case of AFLC is about 0.05~0.07pA / μm.

図11示す駆動回路444のE型PTFT440または、D型PTFTを用いて図1及び図3で示す駆動回路を形成することができる。 E-type of FIG. 11 shows a driving circuit 444 PTFT 440 or may form a driving circuit shown in FIGS. 1 and 3 by using a D-type PTFT. また、画素部445の等価回路は図10 Further, the equivalent circuit of a pixel portion 445 10
(B)と同様である。 The same as (B). こうしてアクティブマトリクス型液晶表示装置を形成するための一方の基板(本明細書においては、素子基板と呼ぶ)を形成することができる。 Thus (herein referred to as an element substrate) one substrate for forming an active matrix liquid crystal display device can be formed.

図11で示す素子基板において、PTFTの劣化を考慮して、駆動回路のPTFTのL In the element substrate shown in FIG. 11, in consideration of the deterioration of the PTFT, L the PTFT of the driving circuit
DD構造を変更した一例を図13を用いて説明する。 An example of changing the DD structure is described with reference to FIG. 13. 図13で示す素子基板において、画素部445の画素TFT442と保持容量443の構成は、実施例3と同様であるので、 In the element substrate shown in FIG. 13, the configuration of the storage capacitor 443 and pixel TFT442 the pixel portion 445 are the same as those of Example 3,
ここでは説明を省略する。 The description thereof is omitted here.

図13において、駆動回路544にE型PTFT540とD型PTFT541とが形成されている。 13, the E-type PTFT540 and D-type PTFT541 is formed in the driver circuit 544. これらのTFTは、実施例2において図6と同様な工程により作製することができる。 These TFT can be fabricated by the same steps as FIG. 6 in the second embodiment. E型PTFT540には、半導体膜503にはチャネル形成領域524、ゲート電極510とオーバーラップする第1のp型半導体領域525(LDD)、ソースまたはドレイン領域を形成する第2のp型半導体領域526が形成されている。 The E-type PTFT540, first p-type semiconductor region 525 overlaps the channel forming region 524, a gate electrode 510 on the semiconductor film 503 (LDD), a second p-type semiconductor region 526 which forms a source or drain region There has been formed. また、D型P In addition, D-type P
TFT541の半導体膜504には、アクセプタがドーピングされているチャネル形成領域527、ゲート電極511とオーバーラップする第1のp型半導体領域528(LDD The semiconductor film 504 of the TFT541, a channel formation region 527 acceptor is doped, the first p-type semiconductor region 528 overlapping the gate electrode 511 (LDD
)、ソースまたはドレイン領域を形成する第2のp型半導体領域529が形成されている。 ), A second p-type semiconductor region 529 which forms a source or drain region is formed.

駆動回路544と画素部455とでLDD構造を変えるには、ドーピング工程の後で光露光プロセスを追加して行う。 To change the LDD structure in the drive circuit 544 and the pixel unit 455, performed by adding the light exposure process after the doping step. 駆動回路544を覆うレジストマスクを形成し、画素部4 Forming a resist mask covering the driving circuit 544, a pixel portion 4
55の画素TFT442の第1の導電膜を選択的にエッチングすることにより図13のような構成を実現することができる。 It is possible to realize a configuration as shown in FIG. 13 by selectively etching the first conductive film 55 of the pixel TFT 442. 駆動回路544の各TFTにゲート電極とオーバーラップするLDD領域を形成することにより、ホットキャリア効果などに起因するTFTの劣化を防止することができる。 By forming an LDD region overlapping the gate electrode in each TFT of the driver circuit 544, it is possible to prevent the deterioration of TFT caused by such a hot carrier effect. 特に、バッファ回路やレベルシフタ回路などに好適に用いることができる。 In particular, it can suitably used for a buffer circuit and a level shifter circuit.

アクティブマトリクス型液晶表示装置の用途として、テレビ受像器などを考慮すると、 As application of the active matrix type liquid crystal display device, when considering the television receiver,
画面サイズの大型化と高精細化が要求される。 Large size and high resolution of the screen size is required. しかし、画面の大型化および高精細化により走査線(ゲート配線)の数が増えその長さも増大するので、ゲート配線及びソース配線の低抵抗化がより必要となる。 However, since the increased number increases its length of the scanning lines by size and high definition of the screen (gate wiring), the resistance of the gate wiring and the source wiring is more necessary. すなわち走査線が増えるに従って液晶への充電時間が短くなり、ゲート配線の時定数(抵抗×容量)を小さくして高速で応答させる必要がある。 That charging time for the liquid crystal according to the scanning lines increases becomes short, it is necessary to respond at high speed to reduce the constant (resistance × capacitance) when the gate wiring. 例えば、ゲート配線を形成する材料の比抵抗が100μΩcmの場合には画面サイズが6インチクラスがほぼ限界となるが、3μΩcmの場合には27インチクラス相当まで表示が可能とされている。 For example, although the resistivity of the material forming the gate wiring is substantially limit 6 inches class screen size is the case of 100Myuomegacm, in the case of 3μΩcm is possible to display to 27-inch class corresponds.

抵抗率から考慮して、選択される配線材料はAlやCuがある。 In view of resistivity, interconnection material chosen is Al or Cu. 図15は、図11または図13で示す画素部と同様な構成において、ソース配線をAlなどを用いて作製した一例を示す。 15, in the same structure as the pixel portion shown in FIG. 11 or FIG. 13 shows an example of manufacturing a source wiring by using a Al. 画素部745において、画素TFT442は実施例3または実施例4と同様な構成となっている。 In the pixel portion 745, pixels TFT442 has a similar configuration as Example 3 or Example 4. ソース配線709はゲート絶縁膜707上に形成され、接続配線42 A source wiring 709 is formed on the gate insulating film 707, connection wirings 42
1とコンタクトを形成している。 To form a 1 and the contact. このソース配線709はAlまたはCuを主成分とする材料で形成し、その抵抗率は10μΩcm以下、好ましくは3μΩcm以下とする。 The source wiring 709 is formed of a material mainly containing Al or Cu, its resistivity 10μΩcm less, preferably less 3Myuomegacm. このような材料は、耐熱性に問題があるので、活性化の工程の後にソース配線709を形成することが好ましい。 Such materials, there is a problem in heat resistance, it is preferable to form the source wiring 709 after the activation step.

また、保持容量443において容量電極710を同様にAlまたはCuを主成分とする材料で形成することができる。 Further, it can be formed of a material mainly consisting of similarly Al or Cu the capacitor electrode 710 in the storage capacitor 443. 容量電極710を後から形成することにより、保持容量4 By forming later the capacitor electrode 710, storage capacitor 4
43のもう一方の電極である半導体膜406をp型半導体領域733で形成することができる。 43 of the semiconductor film 406 which is the other electrode may be formed of a p-type semiconductor region 733.

ゲート配線はAlを主成分とする材料で形成されるので、ソース配線と共に低抵抗化を実現することが可能となり、図15に示す画素構造は、配線遅延の問題を解決し、画面の大型化に対応することができる。 Since the gate wiring are formed of a material mainly consisting of Al, it is possible to realize a low resistance with the source line, the pixel structure shown in FIG. 15 solves the problem of wiring delay, increase in size of the screen it is possible to respond to. 本実施例の構成は、実施例1、3、4、6と組み合わせてアクティブマトリクス型表示装置を形成することができる。 Structure of this embodiment, it is possible to form the active matrix display device in combination with the examples 1, 3, 4, 6.

実施例3または実施例4において、透過型の液晶表示装置を形成するには画素電極を透明導電膜で形成すれば良い。 In the third or fourth embodiment, in order to form a transmission type liquid crystal display device may be a pixel electrode of a transparent conductive film. 図16はその一例を示し、層間絶縁膜415上に酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、ガリウムを添加した酸化亜鉛などから選ばれる透明導電膜材料を用いて画素電極701を形成する。 Figure 16 shows an example thereof, indium tin oxide on the interlayer insulating film 415 (ITO), zinc oxide (ZnO), to form a pixel electrode 701 of a transparent conductive film material selected from zinc oxide to which gallium is added . 画素TFTのソースまたはドレイン領域とのコンタクトは、透明電極701で行っても良いし、図16に示すように、接続電極702を使って形成しても良い。 Contact with the source or drain region of the pixel TFT may be performed with a transparent electrode 701, as shown in FIG. 16, it may be formed with a connection electrode 702.

尚、このような本実施例の構成は、実施例3、4、5と組み合わせてアクティブマトリクス型表示装置を形成することができる。 The configuration of such embodiment can form an active matrix type display device in combination with the examples 3, 4, 5.

本実施例では実施例3乃至6のいずれかの構成で作製した素子基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。 In this embodiment the element substrate manufactured in any of the configuration of Embodiment 3-6, a process of manufacturing an active matrix liquid crystal display device. 図17は素子基板と対向基板710 Figure 17 is an element substrate and a counter substrate 710
とをシール材715で貼り合わせた状態を示している。 It shows the bonding state by a sealing material 715 at the door. 素子基板上には柱状のスペーサ7 Columnar spacers 7 on the element substrate
13を形成する。 13 to form a. 画素部においては画素電極上のコンタクト部に合わせて形成すると良い。 It may be formed in accordance with the contact portion on the pixel electrode in the pixel portion. スペーサは用いる液晶材料にも依存するが、3〜10μmの高さとする。 Spacers also dependent on the liquid crystal material used, but the height of 3 to 10 [mu] m. コンタクト部では、コンタクトホールに対応した凹部が形成されるので、この部分に合わせてスペーサを形成することにより液晶の配向の乱れを防ぐことができる。 In the contact portion, because the concave portion corresponding to the contact hole is formed, it is possible to prevent disorder of the orientation of the liquid crystal by forming a spacer to fit the part. その後、配向膜714を形成しラビング処理を行う。 Thereafter, the formation rubbed orientation film 714. 対向基板710には透明導電膜711、配向膜712を形成する。 The counter substrate 710 transparent conductive film 711, to form the alignment film 712. その後、素子基板と対向基板とを貼り合わせ液晶を注入し、液晶層716を形成する。 Thereafter, liquid crystal is injected bonding the element substrate and the counter substrate to form a liquid crystal layer 716.

図18は素子基板と対向基板とを貼り合わせて組み立てる様子を模式的に示す。 Figure 18 illustrates how the assembled by bonding the element substrate and the counter substrate schematically. 素子基板750は、画素部753、走査線側駆動回路752、信号線側駆動回路751、外部入力端子754、外部入力端子から各回路の入力部までを接続する配線759などが形成されている。 Element substrate 750 includes a pixel portion 753, the scanning line driver circuit 752, the signal line driver circuit 751, an external input terminal 754, such as wires 759 for connecting up the input portion of each circuit from the external input terminals are formed. 対向基板755にはアクティブマトリクス基板750の画素部及び駆動回路が形成されている領域に対応して対向電極756が形成されている。 The counter substrate 755 counter electrode 756 is formed corresponds to a region where the pixel portion and a driver circuit of an active matrix substrate 750 is formed. このような素子基板7 Such a device substrate 7
50と対向基板755とはシール材757を介して貼り合わせ、液晶を注入してシール材757の内側に液晶層758を設ける。 50 and bonded through the sealing member 757 and the counter substrate 755 is provided with a liquid crystal layer 758 by injecting liquid crystal inside the sealing material 757. さらに、素子基板750の外部入力端子754にはFPC(フレキシブルプリント配線板:Flexible Printed Circuit)760を貼り付ける。 Further, the external input terminal 754 of the element substrate 750 FPC (flexible printed circuit board: Flexible Printed Circuit) 760 to paste. FPC760の接着強度を高めるために補強板759を設けても良い。 To increase the bonding strength of FPC760 it may be provided a reinforcing plate 759.

FPCを貼り付ける外部入力端子754の断面図を図19に示す。 The cross-sectional view of the external input terminal 754 to paste the FPC shown in FIG. 19. 基板750のベースコート膜761上に、第1の導電膜と第2の導電膜とから形成されるゲート電極と同じ層を使って端子762が形成される。 On the base coat film 761 of the substrate 750, terminal 762 is formed using the same layer as the gate electrode formed from the first conductive film and the second conductive film. この上層にはパッシベーション膜763と層間絶縁膜764が形成されている。 The passivation film 763 and the interlayer insulating film 764 is formed on the upper layer. 電極762上には開口部が形成され、好ましくは透明導電膜材料で形成する電極765が形成され一体となって端子を形成する。 On the electrode 762 is an opening is formed, preferably to form a terminal together is formed electrode 765 be formed of a transparent conductive film material. 端子の幅は100〜1 The width of the terminal 100 to 1
000μm、そのピッチは50〜200μm程度で形成される。 000Myuemu, the pitch is formed in about 50 to 200 [mu] m.

以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子装置の表示装置として用いることができる。 Above active matrix type is fabricated as a liquid crystal display device can be used as a display device for various electronic devices.

実施例1乃至7で示す表示装置を用いた電子装置の一例を図20を用いて説明する。 An example of an electronic apparatus using the display device described in Example 1 to 7 will be described with reference to FIG. 20. 図20の表示装置は、基板上に形成されたTFTによって画素820から成る画素部821 Display of Figure 20, a pixel portion 821 comprising pixels 820 by the formed TFT on a substrate
、画素部の駆動に用いるデータ信号側駆動回路815、ゲート信号側駆動回路814が形成されている。 The data signal side driver circuit 815 used to drive the pixel portion, a gate signal side driving circuit 814 are formed. データ信号側駆動回路815はデジタル駆動の例を示しているが、シフトレジスタ816、ラッチ回路817、818、バッファ回路819から成っている。 Although the data signal side driving circuit 815 is an example of digital driving, a shift register 816, latch circuit 817 and 818, are made of the buffer circuit 819. また、ゲート信号側駆動回路814であり、シフトレジスタ、バッファ等(いずれも図示せず)を有している。 Also, a gate signal side driver circuit 814 has a shift register, a buffer, etc. (all not shown).

図20で示すシステムブロック図は、PDAなどの携帯型情報端末の形態を示すものである。 System block diagram shown in FIG. 20 shows an embodiment of a portable information terminal such as a PDA. 表示装置には画素部821、ゲート信号側駆動回路814、データ信号側駆動回路815が形成されている。 Pixel 821 in the display device, the gate signal side driving circuit 814, a data signal side driving circuit 815 are formed.

この表示装置に接続する外部回路の構成は、安定化電源と高速高精度のオペアンプからなる電源回路801、USB端子などを備えた外部インターフェイスポート802、CP Configuration of the external circuit connected to the display device, the external interface port 802 and the like power supply circuit 801, USB terminal consisting of an operational amplifier of the stabilized power supply and a high-speed, high-precision, CP
U803、入力手段として用いるペン入力タブレット810及び検出回路811、クロック信号発振器812、コントロール回路813などから成っている。 U803, a pen input tablet 810 and the detection circuit 811 is used as an input means, clock signal oscillator 812, a control circuit 813.

CPU803は映像信号処理回路804やペン入力タブレット810からの信号を入力するタブレットインターフェイス805などが内蔵されている。 CPU803 is a tablet interface 805 for inputting a signal from the video signal processing circuit 804 or a pen input tablet 810 is built. また、VRAM806、 In addition, VRAM806,
DRAM807、フラッシュメモリ808及びメモリーカード809が接続されている。 DRAM807, flash memory 808 and the memory card 809 is connected.
CPU803で処理された情報は、映像信号(データ信号)として映像信号処理回路80 Information is processed by the CPU 803, the video signal processing circuit 80 as a video signal (data signal)
4からコントロール回路813に出力する。 4 and outputs it to the control circuit 813 from.
コントロール回路813は、映像信号とクロックを、データ信号側駆動回路815とゲート信号側駆動回路814のそれぞれのタイミング仕様に変換する機能を持っている。 Control circuit 813 has a function of converting the video signal and the clock, each of the timing specifications of the data signal side driving circuit 815 and the gate signal side driving circuit 814.

具体的には、映像信号を表示装置の各画素に対応したデータに振り分ける機能と、外部から入力される水平同期信号及び垂直同期信号を、駆動回路のスタート信号及び内蔵電源回路の交流化のタイミング制御信号に変換する機能を持っている。 Specifically, the function of distributing the data corresponding to each pixel of the display device a video signal, a horizontal synchronizing signal and a vertical synchronizing signal is inputted from the outside, the timing of alternating the start signal and the internal power supply circuit of the driver circuit it has the function of converting the control signal.

PDAなどの携帯型情報端末はACコンセントに接続しなくても、充電型のバッテリーを電源として屋外や電車の中などでも長時間使用できることが望まれている。 Portable information terminals such as a PDA without being connected to an AC outlet, it has been desirable to be able to be used for a long period of time, such as inside of the outdoors and trains the charging type of battery as a power source. また、このような電子装置は持ち運び易さを重点において、軽量化と小型化が同時に要求されている。 Moreover, such an electronic device in emphasis on portability ease, weight and size reduction are required simultaneously. 電子装置の重量の大半を占めるバッテリーは容量を大きくすると重量増加してしまう。 Battery occupying the majority of the weight of the electronic device ends up weight increase when increasing the capacity.
従って、このような電子装置の消費電力を低減するために、バックライトの点灯時間を制御したり、スタンバイモードを設定したりといった、ソフトウエア面からの対策も施す必要がある。 Therefore, in order to reduce the power consumption of such an electronic device, and controls the lighting time of the backlight, such as to set the standby mode, it is necessary to apply also measures from the software side.

例えば、CPU803に対して一定時間ペン入力タブレット810からの入力信号がタブレットインターフェイス805に入らない場合、スタンバイモードとなり、図20において点線で囲んだ部分の動作を同期させて停止させる。 For example, if the input signal from a certain time the pen input tablet 810 against the CPU803 from entering the tablet interface 805, in the standby mode, in synchronization stops the operation of a portion surrounded by a dotted line in FIG. 20. または、各画素にメモリーを備えておき、静止画像の表示モードに切り替えるなどの処置をとる。 Or, previously provided with a memory for each pixel, taking measures such switching to the display mode of the still image. こうして電子装置の消費電力を低減させる。 Thus reducing the power consumption of the electronic device.

また、静止画像を表示するにはCPU803の映像信号処理回路804、VRAM80 The video signal processing circuit 804 in order to display a still image CPU 803, VRAM80
6のなどの機能を停止させ、消費電力の低減を図ることができる。 Features such as 6 is stopped, it is possible to reduce power consumption. 図20では動作をおこなう部分を点線で表示してある。 The part for performing operation in FIG. 20 are displayed by a dotted line. また、コントーロラ813はICチップを用い、COG In addition, Kontorora 813 using an IC chip, COG
法で素子基板に装着してもよいし、表示装置内部に一体形成してもよい。 May be attached to the element substrate by law, it may be integrally formed within the display device.

実施例1〜8において、PTFTを形成する基板に有機樹脂材料を用いることができる。 In Examples 1-8, it can be formed using an organic resin material to a substrate to form a PTFT. 有機樹脂材料としては、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルサルフォン、ポリカーボネート、ポリイミド、アラミドなどを採用することができる。 As the organic resin material, it is possible to employ polyethylene terephthalate, polyethylene naphthalate, polyether sulfone, polycarbonate, polyimide, aramid and the like. ガラス材料と比較して有機樹脂材料は比重が小さいので、有機樹脂基板を用いた表示装置は電子装置の軽量化に貢献することができる。 Since the organic resin material as compared to a glass material having low specific gravity, a display device using an organic resin substrate can contribute to weight reduction of the electronic device. 例えば、5インチクラスの表示装置を搭載することを考えると、ガラス基板を用いるとその重量が60g程度になるのに対し、有機樹脂基板を用いた表示装置では10g以下を達成することができる。 For example, given that mounting the display device 5 inch class, the use of glass substrates while its weight is about 60 g, it is possible to achieve the following 10g denotes a display device using an organic resin substrate.

しかし、有機樹脂材料は耐熱性が悪いので、多結晶珪素膜を形成や、アクセプタを活性化するためにはレーザーアニール法を積極的に適用する。 However, organic resin materials are so poor heat resistance, the polycrystalline silicon film and actively to employ the laser annealing method to activate the acceptor. レーザーアニール法は、波長4 Laser annealing method, wavelength 4
00nm以下のエキシマレーザーや、YAGまたはYVO 4レーザーの第2高調波(波長532nm)〜第4高調波(波長266nm)を光源として用いて行う。 00nm or less excimer laser is performed using the second harmonic of YAG or YVO 4 laser (wavelength 532 nm) ~ fourth harmonic (wavelength 266 nm) as the light source. これらのレーザー光は光学系にて線状またはスポッ状に集光し、そのエネルギー密度を100〜700m These laser light condensed into a linear shape or a spot shape by an optical system, 100~700M its energy density
J/cm 2として照射し、上記のように集光したレーザービームを基板の所定の領域に渡って走査させ処理を行う。 Irradiated as J / cm 2, performing the processing by scanning a laser beam focused as described above over a predetermined area of the substrate. こうすることにより、基板を殆ど加熱することなくアニール処理を行うことができる。 By doing so, it is possible to perform the annealing treatment without heating the substrate almost.

また、有機樹脂材料は耐摩耗性に劣るので、表面をDLC膜で被覆しておくと良い。 Further, since the organic resin material is inferior in wear resistance, it is advisable to coat the surface with a DLC film. 表面の硬度が増し、いわゆるひっかき傷などが出来にくく、いつまでも美しい表示画面を得ることができる。 Increased hardness of the surface, it is difficult, such as is possible so-called scratch, it is possible to obtain a beautiful display screen forever. このように、実施例1〜8の構成に有機樹脂基板を適用することで、携帯型情報端末などの電子装置においてきわめて優れた効果を発揮することができる。 Thus, by applying the organic resin substrate to the structure of Examples 1-8, it can exhibit an extremely excellent effect in an electronic device such as a portable information terminal.

実施例1〜6においてPTFTを形成するために用いる半導体膜の作製方法の他の一例を図21を用いて説明する。 Another example of a method for manufacturing a semiconductor film used to form the PTFT in Examples 1 to 6 will be described with reference to FIG. 21.

図21で説明する半導体膜の作製方法は、非晶珪素膜の全面に珪素の結晶化を助長する元素を添加して結晶化を行う方法である。 The method for manufacturing a semiconductor film described in FIG. 21 is a method of crystallizing by adding an element which promotes crystallization of silicon on the entire surface of the amorphous silicon film. まず、図21(A)において、基板2101はコーニング社の#1773ガラス基板に代表されるガラス基板を用いる。 First, in FIG. 21 (A), the substrate 2101, a glass substrate is used represented by Corning # 1773 glass substrate. 基板2101の表面には、ベースコート膜2102としてプラズマCVD法でSiH 4とN 2 Oを用い酸化窒化珪素膜を100nmの厚さに形成する。 On the surface of the substrate 2101, a silicon oxynitride film is formed using SiH 4 and N 2 O as a base coat film 2102 by a plasma CVD method to a thickness of 100 nm. ベースコート膜2102はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設ける。 Basecoat film 2102 provided for the alkali metal contained in the glass substrate does not diffuse into the semiconductor film to be formed on the upper layer.

珪素を主成分とする非晶質半導体膜2103はプラズマCVD法により作製し、SiH Amorphous semiconductor film 2103 mainly composed of silicon is prepared by a plasma CVD method, SiH
4を反応室に導入し、間欠放電またはパルス放電により分解して基板2101に堆積させる。 4 was introduced into the reaction chamber, decomposed deposit on the substrate 2101 by the intermittent discharge or pulse discharge. その条件は、27MHzの高周波電力を変調し、繰り返し周波数5kHz、デューティー比20%の間欠放電により54nmの厚さに堆積する。 The conditions, modulate the 27MHz high frequency power, repetition frequency 5 kHz, the intermittent discharge of the duty ratio 20% is deposited to a thickness of 54 nm. 珪素を主成分とする非晶質半導体膜2103の酸素、窒素、炭素などの不純物を極力低減するために、SiH 4は純度99.9999%以上のものを用いる。 Oxygen of the amorphous semiconductor film 2103 mainly composed of silicon, nitrogen, in order to minimized the impurities such as carbon, SiH 4 is used as at least a purity of 99.9999%. また、プラズマCVD装置の仕様としては、反応室の容積13Lの反応室に対し、一段目に排気速度300L/秒の複合分子ポンプ、二段目に排気速度40m 3 /hrのドライポンプを設け、排気系側から有機物の蒸気が逆拡散してくるのを防ぐと共に、反応室の到達真空度を高め、非晶質半導体膜の形成時に不純物元素が膜中に取り込まれることを極力防いでいる。 As the specification of the plasma CVD apparatus, to the reaction chamber volume 13L of the reaction chamber, pumping speed 300L / sec composite molecular pump of the first stage, the dry pump of pumping speed 40 m 3 / hr to the second stage is provided, while preventing the exhaust system side of the vapor of the organic matter coming despreads enhances ultimate vacuum of the reaction chamber, an impurity element is prevented as much as possible to be incorporated into the film during formation of the amorphous semiconductor film.

ここでは、パルス放電によるプラズマCVD法の一例を示したが、勿論、連続放電によるプラズマCVD法で非晶質半導体膜を形成しても良い。 Here, an example of a plasma CVD method by pulse discharge, of course, may be an amorphous semiconductor film by the plasma CVD method by continuous discharge.

そして図7(B)で示すように、重量換算で10ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層2104を形成する。 Then, as shown in FIG. 7 (B), the by coating with a spinner nickel acetate solution containing 10ppm of nickel by weight to form a nickel-containing layer 2104. この場合、当該溶液の馴染みをよくするために、珪素を主成分とする非晶質半導体膜2103の表面処理として、オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。 In this case, in order to improve the conformability of the solution, as a surface treatment of the amorphous semiconductor film 2103 mainly composed of silicon, a very thin oxide film is formed by an aqueous solution containing ozone, peroxide and the oxide film and the hydrofluoric acid after forming the etching to clean the surface with a mixture of hydrogen peroxide water, previously formed a very thin oxide film was treated again ozone-containing aqueous solution. 珪素の表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。 Since the original surface of the silicon hydrophobic, it is possible to uniformly apply the nickel acetate solution by forming such an oxide film.

次に、500℃にて1時間の加熱処理を行い、珪素を主成分とする非晶質半導体膜中の水素を放出させる。 Next, the 1 hour heat treatment at 500 ° C., to release hydrogen in the amorphous semiconductor film containing silicon as its main component. そして、580℃にて4時間に加熱処理を行い結晶化を行う。 Then, the crystallization heat treatment is performed for 4 hours at 580 ° C.. こうして、図21(C)に示す結晶質半導体膜2105が形成される。 Thus, the crystalline semiconductor film 2105 shown in FIG. 21 (C) is formed.

さらに結晶化率(膜の全体積における結晶成分の割合)を高め、結晶粒内に残される欠陥を補修するために、結晶質半導体膜2105に対してレーザー光2106を照射するレーザー処理を行う。 Further increasing the crystallization rate (the ratio of crystalline components in the entire volume of the film), in order to repair defects remaining in crystal grains, performing laser processing of irradiating a laser beam 2106 relative to the crystalline semiconductor film 2105. レーザーは波長308nmにて30Hzで発振するエキシマレーザー光を用いる。 Laser excimer laser beam that oscillates at 30Hz at a wavelength of 308 nm. 当該レーザー光は光学系にて100〜300mJ/cm 2に集光し、90〜 The laser light is focused by an optical system to 100~300mJ / cm 2, 90~
95%のオーバーラップ率をもって半導体膜を溶融させることなくレーザー処理を行う。 Performing laser processing without melting the semiconductor film with an overlap rate of 95%.
こうして図21(D)に示す珪素を主成分とする結晶質半導体膜2107を得ることができる。 Thus it is possible to obtain a crystalline semiconductor film 2107 mainly composed of silicon shown in FIG. 21 (D).

こうして作製された結晶質半導体膜2107を所定の形状にエッチングし、個々に孤立した半導体膜を形成する。 Thus fabricated crystalline semiconductor film 2107 is etched into a predetermined shape to form individual isolated semiconductor film. 本実施例の方法により作製された半導体膜は、結晶性に優れ、 Semiconductor film prepared by the method of the present embodiment is excellent in crystallinity,
PTFTにおいても電界効果移動度やS値(サブスレショルド係数)を向上させることができる。 Can also improve field effect mobility, S value (sub-threshold coefficient) in PTFT.

実施例10において、珪素とゲルマニウムを成分とする非晶質半導体膜を適用するこができる。 In Example 10, it is this to apply an amorphous semiconductor film consisting of silicon and germanium component. このような非晶質半導体膜は、代表的にはSiH 4とGeH 4を原料ガスとして用い、プラズマCVD法により作製することができる。 Such amorphous semiconductor film, typically using SiH 4 and GeH 4 as a source gas can be produced by a plasma CVD method. 珪素とゲルマニウムを成分とする非晶質半導体膜を用い、実施例10に記載の結晶化方法を採用することにより、{101} An amorphous semiconductor film consisting of silicon and germanium component, by employing the crystallisation process described in Example 10, {101}
面の配向率が30%以上の結晶質半導体膜を得ることができる。 Orientation ratio of the surface can be obtained a crystalline semiconductor film of 30% or more. この場合、珪素とゲルマニウムを成分とする非晶質半導体膜のゲルマニウム含有量は10原子%以下、好ましくは5原子%以下とすると良い。 In this case, the germanium content of the amorphous semiconductor film consisting of silicon and germanium component 10 atomic% or less, but it is preferable to 5 atomic%.

本実施例では、本発明のアクティブマトリクス型表示装置を組み込んだ電子装置について示す。 This embodiment shows an electronic device incorporating the active matrix display device of the present invention. このような電子装置には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。 Such electronic devices, portable information terminals (electronic notebooks, mobile computers, mobile phones, etc.), a video camera, a still camera, a personal computer, and a television or the like. ここで列挙する電子装置は、実施例8で示すような外部回路が接続されていても良い。 Here listed electronic device, an external circuit may be connected as shown in Example 8. それらの一例を図22と図23に示す。 Examples of these are shown in FIGS. 22 and 23.

図22(A)は携帯電話であり、本体2901、音声出力部9002、音声入力部29 Figure 22 (A) is a mobile phone which includes a main body 2901, an audio output portion 9002, an audio input portion 29
03、表示装置2904、操作スイッチ2905、アンテナ2906から構成されている。 03, a display device 2904, operation switches 2905, and an antenna 2906. 本発明は表示装置2904に適用することができ、特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。 The present invention can be applied to the display device 2904, in particular, the reflection type liquid crystal display device shown in Example 3 or Example 4 is suitable in terms of power consumption.

図22(B)はビデオカメラであり、本体9101、表示装置9102、音声入力部9 Figure 22 (B) shows a video camera including a main body 9101, a display device 9102, an audio input portion 9
103、操作スイッチ9104、バッテリー9105、受像部9106から成っている。 103, operation switch 9104, battery 9105, is made up of an image receiving portion 9106.
本発明は表示装置9102に適用することができる。 The present invention can be applied to the display device 9102. 特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。 In particular, the reflection type liquid crystal display device shown in Example 3 or Example 4 is suitable in terms of power consumption.

図22(C)はモバイルコンピュータ或いは携帯型情報端末であり、本体9201、カメラ部9202、受像部9203、操作スイッチ9204、表示装置9205で構成されている。 Figure 22 (C) shows a mobile computer or a portable information terminal, a main body 9201, a camera portion 9202, an image receiving portion 9203, operation switches 9204, and a display device 9205. 本発明は表示装置9205に適用することができる。 The present invention can be applied to the display device 9205. 特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。 In particular, the reflection type liquid crystal display device shown in Example 3 or Example 4 is suitable in terms of power consumption.

図22(D)はテレビ受像器であり、本体9401、スピーカー9402、表示装置9 Figure 22 (D) is a television receiver, a main body 9401, a speaker 9402, a display device 9
403、受信装置9404、増幅装置9405等で構成される。 403, the reception apparatus 9404, and a amplifier 9405 and the like. 本発明は表示装置940 The present invention is a display device 940
3に適用することができる。 It can be applied to the 3. 特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。 In particular, the reflection type liquid crystal display device shown in Example 3 or Example 4 is suitable in terms of power consumption.

図22(E)は携帯書籍であり、本体9501、表示装置9502、9503、記憶媒体9504、操作スイッチ9505、アンテナ9506から構成されており、ミニディスク(MD)やDVDに記憶されたデータや、アンテナで受信したデータを表示するものである。 A diagram 22 (E) is a portable book, a main body 9501, a display device 9502,9503, storage medium 9504, operation switches 9505, which is an antenna 9506, and data stored in the mini disc (MD) and DVD, it is for displaying the data received by the antenna. 直視型の表示装置9502、9503は特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。 Direct-view type display device 9502,9503 particularly, reflective liquid crystal display device shown in Example 3 or Example 4 is suitable in terms of power consumption.

図23(A)はパーソナルコンピュータであり、本体9601、画像入力部9602、 Figure 23 (A) is a personal computer which includes a main body 9601, an image input unit 9602,
表示装置9603、キーボード9604で構成される。 Display device 9603, a keyboard 9604. 本発明は表示装置9603に適用することができる。 The present invention can be applied to the display device 9603. 特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。 In particular, the reflection type liquid crystal display device shown in Example 3 or Example 4 is suitable in terms of power consumption.

図23(B)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体9701、表示装置9702、スピーカ部9703、記録媒体970 Figure 23 (B) is a recording medium (hereinafter, referred to as a recording medium) which records a program a player using a body 9701, a display device 9702, a speaker portion 9703, a recording medium 970
4、操作スイッチ9705で構成される。 4, and operation switches 9705. なお、この装置は記録媒体としてDVD(Di Incidentally, DVD as the apparatus recording medium (Di
gtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。 gtial Versatile Disc), a CD and the like, it is possible to perform music appreciation, film appreciation, games and the Internet. 本発明は表示装置9702に適用することができる。 The present invention can be applied to the display device 9702. 特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。 In particular, the reflection type liquid crystal display device shown in Example 3 or Example 4 is suitable in terms of power consumption.

図23(C)はデジタルカメラであり、本体9801、表示装置9802、接眼部98 Figure 23 (C) is a digital camera which includes a main body 9801, a display device 9802, an eyepiece 98
03、操作スイッチ9804、受像部(図示しない)で構成される。 03, an operation switch 9804 and an image receiving section (not shown). 本発明は表示装置9 The present invention is a display device 9
802に適用することができる。 It can be applied to 802. 特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。 In particular, the reflection type liquid crystal display device shown in Example 3 or Example 4 is suitable in terms of power consumption.

Claims (2)

  1. 有機樹脂材料を用いた基板上に、第1のトランジスタと、第2のトランジスタと、第1の導電層と、第2の導電層と、第3の導電層と、第4の導電層と、第5の導電層と、第6の導電層と、絶縁膜と、保持容量と、画素電極と、を有し、 On the substrate using the organic resin material, a first transistor, a second transistor, a first conductive layer, a second conductive layer, and a third conductive layer, and a fourth conductive layer, has a fifth conductive layer, and the sixth conductive layer, an insulating film, a storage capacitor, a pixel electrode,
    前記絶縁膜は、前記第1の導電層の上方、前記第1のトランジスタのゲート電極の上方、及び、前記第2のトランジスタのゲート電極の上方に設けられており、 The insulating layer, above the first conductive layer, above the gate electrode of the first transistor, and is provided above the gate electrode of the second transistor,
    前記第2の導電層と、前記第3の導電層と、前記第4の導電層と、前記第5の導電層とは、前記絶縁膜の上方に設けられ、 Wherein the second conductive layer, the third conductive layer, wherein the fourth conductive layer, and the fifth conductive layer is provided above the insulating film,
    前記第1の導電層は、映像信号を伝達することができる機能を有し、 The first conductive layer has a function capable of transmitting a video signal,
    前記第1の導電層は、第1の方向に延びて配置され、 The first conductive layer is disposed to extend in a first direction,
    前記第2の導電層は、前記第1の導電層と、前記第1のトランジスタのソース又はドレインの一方とを、電気的に接続することができる機能を有し、 The second conductive layer has the first conductive layer, the one of the source and the drain of said first transistor, a function capable of electrically connecting,
    前記第3の導電層は、前記第2のトランジスタのゲート電極と、前記第1のトランジスタのソース又はドレインの他方とを、電気的に接続することができる機能を有し、 Said third conductive layer has a gate electrode of the second transistor, and the other of the source and the drain of said first transistor, a function capable of electrically connecting,
    前記第4の導電層は、前記第2のトランジスタのソース又はドレインの一方と、前記画素電極とを、電気的に接続することができる機能を有し、 It said fourth conductive layer comprises one of the source and the drain of the second transistor, and the pixel electrode, an electrically function capable of connecting,
    前記第1のトランジスタのゲート電極は、前記第5の導電層と電気的に接続され、 The gate electrode of the first transistor is connected to the fifth conductive layer and electrically,
    前記第5の導電層は、前記第1のトランジスタのオン又はオフを選択する信号を伝達することができる機能を有し、 The fifth conductive layer has a function capable of transmitting a signal for selecting said first transistor on or off,
    前記第5の導電層は、前記第1の方向と交差する第2の方向に延びて配置され、 It said fifth conductive layer is disposed to extend in a second direction intersecting the first direction,
    前記第2のトランジスタのソース又はドレインの他方は、前記第6の導電層と、電気的に接続され、 Wherein the other of the source and the drain of the second transistor, and the sixth conductive layer are electrically connected,
    前記第6の導電層は、前記第2のトランジスタを介して、前記画素電極に電流を供給することができる機能を有し、 Conductive layer of the sixth through the second transistor has a function capable of supplying a current to the pixel electrode,
    前記保持容量の一対の電極のうちの一方は、前記第2のトランジスタの半導体層とひと続きの半導体層を有し、 One of the pair of electrodes of the storage capacitor has a semiconductor layer and stretch the semiconductor layer of said second transistor,
    前記保持容量の一対の電極のうちの他方は、前記第2のトランジスタのゲート電極とひと続きの導電層を有することを特徴とする表示装置。 The other of the pair of electrodes of the storage capacitor, the display device characterized by having a conductive layer of the gate electrode and the stretch of the second transistor.
  2. 請求項1において、 According to claim 1,
    前記有機樹脂材料は、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルサルフォン、ポリカーボネート、ポリイミド、又はアラミドであることを特徴とする表示装置。 The organic resin material, polyethylene terephthalate, polyethylene naphthalate, polyether sulfone, polycarbonate, polyimide, or the display device, characterized in that the aramid.
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