JP5644938B2 - Electronic device and a method of manufacturing the same - Google Patents

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Description

本発明は、電子デバイスとその製造方法に関する。 The present invention relates to an electronic device and a manufacturing method thereof.

携帯電話等の電子機器では、搭載される電子デバイスの微細化と集積化を進めるべく、MEMS(Micro Electro Mechanical Systems)技術が採用されつつある。 In electronic devices such as mobile phones, to promote the miniaturization and integration of mounted the electronic devices, MEMS (Micro Electro Mechanical Systems) technology is being employed. MEMS技術で作製される電子デバイスとしては、例えば、スイッチ素子や可変キャパシタがある。 The electronic devices fabricated by the MEMS technique, for example, a switching element or a variable capacitor.

これらの電子デバイスでは、静電力等で金属薄膜を引き付けることにより、金属薄膜に可動部としての機能を担わせる。 In these electronic devices, by attracting the metal thin film by electrostatic force or the like, and it plays a function as the movable portion to the metal thin film. 例えば、スイッチ素子では、金属薄膜をカンチレバーとして使用し、静電力によって撓んだカンチレバーを端子にコンタクトさせてスイッチングを行う。 For example, a switch element, a thin metal film is used as a cantilever, it performs switching by contact cantilever deflected by electrostatic forces to the terminal. また、可変キャパシタでは、金属薄膜をキャパシタの可動電極として使用し、静電力の印加により電極同士の間隔を可変にする。 Further, in the variable capacitor, the metal thin film is used as a movable electrode of the capacitor, the distance between the electrodes in the variable by the application of an electrostatic force.

可動部の撓みの量は、印加する静電力の大きさにより制御できる。 The amount of deflection of the movable portion can be controlled by the magnitude of the electrostatic force to be applied. そして、そのような可動部を備えた電子デバイスでは、周囲の温度が変化した場合であっても、印加すべき静電力の大きさが変動せず、常に同一の電気的特性が得られるのが好ましい。 Then, in the electronic device having such a movable portion, even when the ambient temperature changes, the size of the to be applied electrostatic force does not change, is always the same electrical characteristics can be obtained preferable.

特開平5−190617号公報 JP-5-190617 discloses 特開2006−55991号公報 JP 2006-55991 JP 特開平1−179286号公報 JP-1-179286 discloses

電子デバイスとその製造方法において、周囲の温度変化により電子デバイスの電気的特性が変動するのを抑制することを目的とする。 In an electronic device and a manufacturing method thereof, and an object thereof is to suppress the electrical characteristics of the electronic device by a change in ambient temperature that varies.

以下の開示の一観点によれば、基板と、前記基板の上に形成された第1の電極と、前記第1の電極の上方に設けられ、弾性変形可能な可動部とを備え、前記可動部が形状記憶合金膜と金属膜とを含み、前記形状記憶合金膜の変態温度は、前記可動部に含まれる前記金属膜が熱膨張により弾性限界を超える温度よりも低い温度であり、前記可動部は、拡散防止膜と酸化防止膜を備え、前記形状記憶合金膜が、前記拡散防止膜と前記酸化防止膜によって挟まれた電子デバイスが提供される。 According to one aspect discussed herein, it includes a substrate, a first electrode formed on the substrate, provided above the first electrode, and an elastic deformable movable portion, the movable parts are seen including a shape memory alloy film and the metal film, the transformation temperature of the shape memory alloy film, the metal film included in the movable portion is a temperature lower than the temperature exceeding the elastic limit due to thermal expansion, the the movable portion includes an antioxidant film and the diffusion preventing film, wherein the shape memory alloy film, an electronic device sandwiched by the oxidation preventing film and the diffusion preventing film is provided.

また、その開示の他の観点によれば、基板の上に第1の電極を形成する工程と、前記基板と前記第1の電極の上に、上面が平坦な犠牲膜を形成する工程と、前記犠牲膜の前記上面に、形状記憶合金膜と金属膜とを含む可動部を形成する工程と、前記可動部を前記平坦な上面上で熱処理することにより、前記形状記憶合金膜に平坦な形状を記憶させる工程と、前記熱処理の後、前記犠牲膜を除去することにより、前記可動部を前記第1の電極から発生する静電力で撓むように弾性変形可能にする工程とを有し、前記形状記憶合金膜の変態温度は、前記可動部に含まれる前記金属膜が熱膨張により弾性限界を超える温度よりも低い温度であり、前記可動部を形成する工程は、前記犠牲膜の前記上面の上方に拡散防止膜を形成する工程と、前記拡散 Further, a process according to another aspect of the disclosure, which forms a step of forming a first electrode on a substrate, onto said substrate and said first electrode, upper surface flat sacrificial layer, on the top surface of the sacrificial layer, and forming a movable portion including a shape memory alloy film and the metal film, by heat-treating the movable portion on the flat top surface, flat shape to said shape memory alloy film after the step of storing, in the heat treatment, said by removing the sacrificial layer, possess a step of the said movable portion elastically deformable to flex by an electrostatic force generated from the first electrode, the shape transformation temperature of the memory alloy layer, said a temperature lower than the temperature above the elastic limit of the metal film due to thermal expansion that is included in the movable portion, the step of forming the movable part, above the upper surface of the sacrificial layer forming a diffusion preventing film, the diffusion 止膜の上に前記形状記憶合金膜を形成する工程と、前記形状記憶合金膜の上に酸化防止膜を形成する工程とを有する電子デバイスの製造方法が提供される。 And forming the shape memory alloy film on the stopper film, a method of manufacturing an electronic device which have a forming an antioxidant film on the shape memory alloy film is provided.

図1(a)、(b)は、調査に使用した可変キャパシタの断面図である。 Figure 1 (a), (b) is a cross-sectional view of the variable capacitor used in the survey. 図2(a)、(b)は、調査に使用したスイッチ素子の断面図である。 Figure 2 (a), (b) is a cross-sectional view of a switch device used for investigation. 図3は、第1実施形態に係る可変キャパシタの斜視図である。 Figure 3 is a perspective view of a variable capacitor according to the first embodiment. 図4は、図3のI−I線に沿う断面図である。 Figure 4 is a sectional view taken along line I-I of FIG. 図5(a)、(b)は、第1実施形態に係る可変キャパシタの製造途中の断面図(その1)である。 Figure 5 (a), (b) is a cross-sectional view of a process of producing a variable capacitor according to the first embodiment (Part 1). 図6(a)、(b)は、第1実施形態に係る可変キャパシタの製造途中の断面図(その2)である。 FIG 6 (a), (b) is a cross-sectional view of the course of manufacturing the variable capacitor according to the first embodiment (part 2). 図7(a)、(b)は、第1実施形態に係る可変キャパシタの製造途中の断面図(その3)である。 Figure 7 (a), (b) is a cross-sectional view of a process of producing a variable capacitor according to the first embodiment (3). 図8(a)、(b)は、第1実施形態に係る可変キャパシタの製造途中の断面図(その4)である。 Figure 8 (a), (b) is a cross-sectional view of a process of producing a variable capacitor according to the first embodiment (4). 図9(a)、(b)は、第2実施形態に係る可変キャパシタの断面図である。 Figure 9 (a), (b) is a cross-sectional view of a variable capacitor according to the second embodiment. 図10(a)、(b)は、第3実施形態に係る可変キャパシタの断面図である。 Figure 10 (a), (b) is a cross-sectional view showing a variable capacitor according to the third embodiment. 図11(a)、(b)は、第3実施形態に係る可変キャパシタの製造途中の断面図(その1)である。 Figure 11 (a), (b) is a cross-sectional view of a process of producing a variable capacitor according to the third embodiment (part 1). 図12(a)、(b)は、第3実施形態に係る可変キャパシタの製造途中の断面図(その2)である。 Figure 12 (a), (b) is a cross-sectional view of a process of producing a variable capacitor according to the third embodiment (part 2). 図13は、第3実施形態に係る可変キャパシタの製造途中の断面図(その3)である。 Figure 13 is a cross-sectional view of a process of producing a variable capacitor according to the third embodiment (part 3). 図14は、第4実施形態に係るスイッチ素子の斜視図である。 Figure 14 is a perspective view of the switch device according to a fourth embodiment. 図15は、図14のII−II線に沿う断面図である。 Figure 15 is a sectional view taken along line II-II in FIG. 14. 図16(a)、(b)は、第4実施形態に係るスイッチ素子の製造途中の断面図(その1)である。 Figure 16 (a), (b) is a cross-sectional view of the course of manufacturing the switch device according to the fourth embodiment (part 1). 図17(a)、(b)は、第4実施形態に係るスイッチ素子の製造途中の断面図(その2)である。 Figure 17 (a), (b) is a cross-sectional view of the course of manufacturing the switch device according to the fourth embodiment (part 2). 図18(a)、(b)は、第4実施形態に係るスイッチ素子の製造途中の断面図(その3)である。 Figure 18 (a), (b) is a cross-sectional view of the course of manufacturing the switch device according to the fourth embodiment (part 3). 図19(a)、(b)は、第4実施形態に係るスイッチ素子の製造途中の断面図(その4)である。 Figure 19 (a), (b) is a cross-sectional view of the course of manufacturing the switch device according to the fourth embodiment (part 4). 図20(a)、(b)は、第5実施形態に係るスイッチ素子の断面図である。 Figure 20 (a), (b) is a cross-sectional view of the switch device according to a fifth embodiment. 図21(a)、(b)は、第6実施形態に係るスイッチ素子の断面図である。 Figure 21 (a), (b) is a cross-sectional view of a switch device according to a sixth embodiment. 図22(a)、(b)は、第6実施形態に係るスイッチ素子の断面図(その1)である。 Figure 22 (a), (b) is a cross-sectional view of a switch device according to the sixth embodiment (part 1). 図23(a)、(b)は、第6実施形態に係るスイッチ素子の断面図(その2)である。 Figure 23 (a), (b) is a cross-sectional view of a switch device according to the sixth embodiment (part 2). 図24は、第6実施形態に係るスイッチ素子の断面図(その3)である。 Figure 24 is a cross-sectional view of a switch device according to the sixth embodiment (Part 3). 図25(a)、(b)は、第7実施形態に係る可変キャパシタの製造途中の断面図(その1)である。 Figure 25 (a), (b) is a cross-sectional view of the course of manufacturing the variable capacitor according to the seventh embodiment (Part 1). 図26(a)、(b)は、第7実施形態に係る可変キャパシタの製造途中の断面図(その2)である。 Figure 26 (a), (b) is a cross-sectional view of the course of manufacturing the variable capacitor according to the seventh embodiment (Part 2). 図27(a)、(b)は、第7実施形態に係る可変キャパシタの製造途中の断面図(その3)である。 Figure 27 (a), (b) is a cross-sectional view of the course of manufacturing the variable capacitor according to the seventh embodiment (Part 3). 図28(a)、(b)は、第7実施形態に係る可変キャパシタの製造途中の断面図(その4)である。 Figure 28 (a), (b) is a cross-sectional view of the course of manufacturing the variable capacitor according to the seventh embodiment (Part 4). 図29は、第7実施形態に係る可変キャパシタの製造途中の断面図(その5)である。 Figure 29 is a cross-sectional view of the course of manufacturing the variable capacitor according to the seventh embodiment (Part 5). 図30(a)、(b)は、調査に使用したサンプルを模式的に示す断面図である。 Figure 30 (a), (b) is a cross-sectional view schematically showing a sample used in the study. 図31は、形状記憶合金膜のDSC曲線(その1)である。 Figure 31 is a DSC curve of the shape memory alloy film (No. 1). 図32は、形状記憶合金膜のDSC曲線(その2)である。 Figure 32 is a DSC curve of the shape memory alloy film (2). 図33は、環境温度の変化に伴なう可動上部電極の湾曲量の調査結果を示す図である。 Figure 33 is a diagram showing the investigation results of the amount of curvature of the accompanying movable upper electrode to changes in environmental temperature. 図34(a)、(b)は、第8実施形態に係る可変キャパシタの断面図である。 Figure 34 (a), (b) is a cross-sectional view of a variable capacitor according to the eighth embodiment. 図35(a)、(b)は、第8実施形態に係る可変キャパシタの製造途中の断面図(その1)である。 Figure 35 (a), (b) is a cross-sectional view of the course of manufacturing the variable capacitor according to the eighth embodiment (Part 1). 図36(a)、(b)は、第8実施形態に係る可変キャパシタの製造途中の断面図(その2)である。 Figure 36 (a), (b) is a cross-sectional view of the course of manufacturing the variable capacitor according to the eighth embodiment (Part 2). 図37は、第8実施形態に係る可変キャパシタの製造途中の断面図(その3)である。 Figure 37 is a cross-sectional view of the course of manufacturing the variable capacitor according to the eighth embodiment (Part 3). 図38(a)、(b)は、第9実施形態に係るスイッチ素子の断面図である。 Figure 38 (a), (b) is a cross-sectional view of a switch device according to a ninth embodiment. 図39(a)、(b)は、第9実施形態に係るスイッチ素子の製造途中の断面図(その1)である。 Figure 39 (a), (b) is a cross-sectional view of the course of manufacturing the switch device according to a ninth embodiment (part 1). 図40(a)、(b)は、第9実施形態に係るスイッチ素子の製造途中の断面図(その2)である。 Figure 40 (a), (b) is a cross-sectional view of the course of manufacturing the switch device according to a ninth embodiment (part 2). 図41(a)、(b)は、第9実施形態に係るスイッチ素子の製造途中の断面図(その3)である。 Figure 41 (a), (b) is a cross-sectional view of the course of manufacturing the switch device according to a ninth embodiment (Part 3).

本実施形態の説明に先立ち、本願発明者が行った調査について説明する。 Prior to the description of this embodiment will be described investigation by the present inventors went.

MEMS技術で作製される電子デバイスには様々な可動部が形成される。 Various movable parts for electronic devices fabricated by MEMS technology are formed. そのような可動部を備えた電子デバイスとして可変キャパシタとスイッチ素子がある。 There is a variable capacitor and a switching element as an electronic device with such a movable portion.

このうち、可変キャパシタについて最初に説明する。 Among them, it will be described first variable capacitor.

図1(a)は可変キャパシタの断面図である。 1 (a) is a sectional view of the variable capacitor.

この可変キャパシタ10は、絶縁性基板1、柱2、電極3、及び可動上部電極4を備える。 The variable capacitor 10 includes an insulating substrate 1, column 2, electrodes 3, and a movable upper electrode 4.

絶縁性基板1は、例えばガラス基板であって、その上に成膜された金膜をパターニングすることで電極3が形成される。 The insulating substrate 1 is, for example, a glass substrate, the electrode 3 by patterning the deposited gold film on are formed.

また、柱2は、接地電位に維持された金等の導電性材料よりなり、その上面に可動部として供される可動上部電極4が固定される。 Further, the pillar 2 is made of conductive material such as gold which is maintained at ground potential, the movable upper electrode 4 that serves as the movable portion is fixed on the upper surface thereof. その可動上部電極4は、例えば、金膜等の単層の金属膜からなる。 Its movable upper electrode 4 is formed of, for example, a metal film of a single layer of gold film.

なお、可動上部電極4の下面に、厚さが50nm〜200nm程度の密着層を形成してもよい。 Incidentally, the lower surface of the movable upper electrode 4, the thickness may be formed an adhesive layer of about 50 nm to 200 nm.

このような可変キャパシタ10では、電極3と可動上部電極4との間に容量Cが形成される。 In such a variable capacitor 10, the capacitance C is formed between the electrode 3 and the movable upper electrode 4. そして、容量Cの大きさを可変とすべく、柱2と可動上部電極4の電位を接地電位に維持しながら、電極3に正電位Vを印加して、電極3の周囲に静電界を発生させる。 Then, in order to varying the magnitude of the capacitance C, while maintaining the potential of the column 2 and the movable upper electrode 4 at the ground potential, and applying a positive potential V to the electrode 3, generate an electrostatic field around the electrode 3 make.

これにより、図1(a)の点線に示すように、電極3よりも電位が低い可動上部電極4が静電力で電極3側に引き付けられて撓むので、可動上部電極4と電極3との間隔D1が短くなり、静電位Vの印加前と比較して容量Cを大きくすることができる。 Thus, as shown in dotted line in FIG. 1 (a), the movable upper electrode 4 lower potential than the electrode 3 is deflected attracted to the electrode 3 side by an electrostatic force, the movable upper electrode 4 and the electrode 3 distance D1 is shortened, it is possible to increase the capacitance C in comparison with the previous application of electrostatic potential V.

容量Cの大きさは、正電位Vの大きさを微調整することにより、間隔D1を変化させることで制御できる。 The size of the capacitor C, by finely adjusting the magnitude of the positive potential V, can be controlled by changing the distance D1.

そして、理想的には、可変キャパシタ10の周囲の温度が変化した場合でも、同じ大きさの正電位Vを電極3に与えたときに、常に同じ大きさの容量Cを得られるのが好ましい。 And, ideally, even when the ambient temperature of the variable capacitor 10 changes, when given a positive potential V of the same magnitude to the electrode 3, always to obtain the capacitance C of the same magnitude preferred. 例えば、温度変化があっても、正電位Vが印加されていないときに可動上部電極4が常に平坦であれば、平坦な状態から所定の撓み量を発生させるのに要する正電位Vも常に同じ大きさとなり、環境の如何を問わず容量Cを微調整できる。 For example, even if the temperature changes, if always flat movable upper electrode 4 when the positive potential V is not applied, a positive potential V also always the same required to generate a given amount of deflection from a flat state becomes size, it can be finely adjusted capacitance C regardless of the environment.

しかし、本願発明者の調査によれば、図1(b)に示すように、可変キャパシタ10の周囲の温度が上昇すると、可動上部電極4が絶縁性基板1から離れる方向に反ることが明らかとなった。 However, according to the present inventors investigation, as shown in FIG. 1 (b), the ambient temperature of the variable capacitor 10 increases, the movable upper electrode 4 is clear that warped in a direction away from the insulating substrate 1 It became. これは、温度の上昇によって可動上部電極4が熱膨張するためと考えられる。 This movable upper electrode 4 by an increase in temperature is considered to thermal expansion.

このように熱により可動上部電極4が上方に反ると、図1(a)のように可動上部電極4が平坦な場合と比較して、基板1側に可動上部電極4を引き付けるのに要する正電位Vの大きさが大きくなる。 With such movable upper electrode 4 by heat warps upward, as compared with the case the movable upper electrode 4 is flat as shown in FIG. 1 (a), required to attract the movable upper electrode 4 on the substrate 1 side magnitude of the positive potential V increases.

そのため、図1(a)の場合と同じ正電位Vを電極3に印加しても、可動上部電極4と電極3との間隔D2が図1(a)における間隔D1よりも広くなり、正電位Vで容量Cの大きさを微調整するのが困難となる。 Therefore, even when applying the same positive potential V as in FIGS. 1 (a) to the electrode 3, the distance D2 between the movable upper electrode 4 and the electrode 3 becomes wider than the spacing D1 in FIG. 1 (a), a positive potential is to fine-tune the size of the capacitor C becomes difficult in V.

また、熱膨張によって材料の塑性限界を超えて可動上部電極4が反ると、可動上部電極4が元の形状に戻らなくなり、可変キャパシタ10が動作しなくなるという問題もある。 Further, when the movable upper electrode 4 is warped beyond the plastic limit of the material by the thermal expansion, the movable upper electrode 4 is not returned to its original shape, the variable capacitor 10 is also a problem that no longer operate.

これと同様の問題がスイッチ素子にも発生する。 Same problem as this also occurs in the switch element.

図2(a)は、MEMS技術で作製されたスイッチ素子の断面図である。 2 (a) is a cross-sectional view of a switch element manufactured by the MEMS technology.

このスイッチ素子20は、絶縁性基板1、柱7、電極8、導体パターン9、接点11、及びカンチレバー12を備える。 The switch element 20 includes an insulating substrate 1, column 7, electrodes 8, conductive pattern 9, the contacts 11, and the cantilever 12.

このうち、電極8と導体パターン9は、絶縁性基板1の上に成膜された金膜をパターニングすることで形成され得る。 Of these, the electrode 8 and the conductive pattern 9 can be formed by patterning a gold film formed on the insulating substrate 1.

また、柱7は、接地電位に維持された金等の導電性材料よりなり、その上面に可動部として供されるカンチレバー12が固定される。 Further, the pillar 7 is made of a conductive material such as gold which is maintained at ground potential, the cantilever 12 to be subjected as a movable portion is fixed on the upper surface thereof.

カンチレバー12は、その一端が上下に可動な自由端となっており、当該自由端に導電性の接点11を有する。 Cantilever 12 has one end has a movable free end up and down, having contacts 11 conductive to the free end.

このようなスイッチ素子20では、電極8に正電位Vを与えることで電極8の周囲に静電界を生じさせ、静電力によりカンチレバー12を基板1側に引き付ける。 In such a switching element 20, causing an electrostatic field around the electrode 8 by giving the electrodes 8 a positive potential V, attract cantilever 12 on the substrate 1 side by the electrostatic force. これにより、点線に示すように端子11が導体パターン9に当接し、端子11と導体パターン9との間でスイッチングが行われる。 Thus, the terminal 11 as shown in dotted line in contact with the conductive pattern 9, switching is performed between the terminal 11 and the conductor patterns 9.

そのスイッチングの信頼性を高めるには、正電位Vを与えたときに導体パターン9に接点11が確実に当接することが求められる。 To increase the reliability of the switching, that contact 11 to the conductor pattern 9 when given a positive potential V to reliably abut obtained.

しかし、図2(b)に示すように、スイッチ素子20の周囲の温度が上昇すると、カンチレバー12が熱膨張することにより、カンチレバー12が絶縁性基板1から離れる方向に反ってしまう。 However, as shown in FIG. 2 (b), the ambient temperature of the switching element 20 is raised, by the cantilever 12 is thermally expanded, the cantilever 12 is warped in a direction away from the insulating substrate 1. こうなると、電極8に正電位Vを与えても、導体パターン9と接点11との間に隙間が生じ、これらの間でスイッチングが行えなくなる危険性が高まる。 When this happens, be given a positive potential V to the electrode 8, a gap is formed between the conductor patterns 9 and the contact 11, switching is increased risk that can not be performed between them.

更に、熱膨張によって材料の塑性限界を超えてカンチレバー12が反ると、カンチレバー12の形状が元に戻らずに、スイッチ素子20をオン状態にできなくなるという問題もある。 Further, the cantilever 12 beyond the plastic limit of the material by the thermal expansion is warped, without returning to the shape of the cantilever 12 is based, there is a problem that can not be a switch element 20 to ON state.

本願発明者は、このような調査結果に基づき、以下に説明するような各実施形態に想到した。 The present inventors, based on these findings, and conceived to the embodiments as described below.

(第1実施形態) (First Embodiment)
本実施形態では、以下のように電子デバイスとして可変キャパシタを作製する。 In this embodiment, to produce a variable capacitor as an electronic device as follows.

図3は、本実施形態に係る可変キャパシタの斜視図である。 Figure 3 is a perspective view of a variable capacitor according to the present embodiment.

この可変キャパシタ30は、絶縁性基板31、柱32、電極33、及び可動上部電極34を備える。 The variable capacitor 30 includes an insulating substrate 31, the pillars 32, electrode 33, and a movable upper electrode 34.

このうち、絶縁性基板31の材料としては、不純物濃度が極めて低い高抵抗シリコン、ガラス、及びセラミックのいずれかを使用し得る。 Among them, as the material of the insulating substrate 31, it may be used very low high resistivity silicon impurity concentration, glass, and any of the ceramic.

また、電極33は、例えば高周波信号S RF用の線路として供され、その両側の絶縁性基板31の上に柱32が設けられる。 The electrode 33 is, for example, serve as a line for high-frequency signals S RF, pillar 32 is provided on the insulating substrate 31 on both sides. なお、高周波信号S RF用の線路としては、CPW(coplanar waveguide)や、絶縁性基板31の裏面に設けられた不図示のグランドパターンと協働するマイクロストリップラインがある。 As the line of the high frequency signal S RF, CPW (coplanar waveguide), or there is a microstrip line for cooperation with an unillustrated ground pattern provided on the back surface of the insulating substrate 31.

柱32は、後述のように金メッキ等により形成される。 Pillar 32 is formed by gold plating or the like as described later. そして、柱32の上面には、可動部として供される可動上部電極34の一部34aが上下に弾性変形可能な状態で固定され、可動上部電極34が柱32を介して基板31に機械的に接続される。 And, on the upper surface of the pillar 32, a portion 34a of the movable upper electrode 34 to be subjected is fixed an elastically deformable state in the vertical as a movable portion, mechanically substrate 31 movable upper electrode 34 via the pillars 32 It is connected to.

このような可変キャパシタ30では、電極33がキャパシタの下部電極の機能を兼ね、当該電極33と上部可動電極34との間に容量Cが形成される。 In such a variable capacitor 30, the electrode 33 also functions as the lower electrode of the capacitor, the capacitance C is formed between said electrode 33 and the upper movable electrode 34.

その容量Cの大きさは、可動上部電極34が点線のように撓んで電極33との間隔Dを変えることで可変となる。 The magnitude of the capacitance C, is variable by movable upper electrode 34 changes the distance D between the electrode 33 bends as shown by a dotted line. その撓みにより、可動上部電極34の中央部では、変形前と比較して約5μm〜10μm程度の大きさだけ間隔Dが縮まる。 By its deflection in the central portion of the movable upper electrode 34, only the size of the interval D of about 5μm~10μm compared to before modification is shortened.

なお、電極33の上面に、撓んだ上部電極34と接する誘電体膜を設けてもよい。 Incidentally, the upper surface of the electrode 33 may be provided a dielectric film in contact with the upper electrode 34 deflected. その場合、誘電体膜に可動電極34が接したときに電極33に容量Cが付加された状態(ON状態)となる。 In that case, the capacitance C to the electrode 33 is added to the state (ON state) when the movable electrode 34 is in contact with the dielectric film. そして、空気の誘電率はその誘電体膜の誘電率と比べると無視しうるので、誘電体膜から可動電極34が離れたときに、電極33から容量Cが除去された状態(OFF状態)となる。 Since the dielectric constant of air is negligible as compared with the dielectric constant of the dielectric film, when the movable electrode 34 away from the dielectric film, the state of capacitor from the electrode 33 C is removed (OFF state) Become. なお、そのような誘電体膜としては、例えばアルミナ膜がある。 As such a dielectric film, for example alumina film.

本実施形態では、このように可動上部電極34を撓ますため、電極33に供給する高周波信号S RFに約30V〜100Vの正の直流バイアス電圧V DCを重畳し、その直流バイアス電圧V DCにより電極33の周囲に静電界を発生させる。 In the present embodiment, thus for to deflect the movable upper electrode 34, it superimposes a positive DC bias voltage V DC of about 30V~100V high frequency signal S RF is supplied to the electrode 33 by the DC bias voltage V DC generating an electrostatic field around the electrode 33. これにより、直流バイアス電圧V DCよりも電位が低い可動上部電極34が静電力で電極33に引き付けられ、可動上部電極34を撓ますことが可能となる。 Thus, the DC bias voltage V movable upper electrode 34 potential is less than the DC are attracted to the electrode 33 by electrostatic force, it is possible to bend the movable upper electrode 34.

そして、直流バイアス電圧V DCの大きさを変えることで、可動上部電極34の撓みの量を調節して容量Cの大きさを制御でき、高周波信号S RF用の線路として供される電極33のインピーダンス整合を行ったり、高周波信号S RFの変調を行うことが可能となる。 The DC bias voltage V DC by changing the size, can control the magnitude of the capacitance C by adjusting the amount of deflection of the movable upper electrode 34, the electrode 33 serves as the line for high frequency signal S RF or perform impedance matching, it is possible to perform the modulation of the RF signal S RF.

なお、電極33の上面に誘電体膜を形成する場合は、適当な値に定めた一定の直流バイアス電圧V DCをON、OFFすることで、容量CのON状態とOFF状態とをデジタル的に切り替えることができる。 In the case of forming a dielectric film on the upper surface of the electrode 33, a constant DC bias voltage V DC was set to a suitable value ON, by OFF, the ON and OFF states of the capacitance C digitally it can be switched.

図4は、図3のI−I線に沿う断面図である。 Figure 4 is a sectional view taken along line I-I of FIG.

図4に示すように、可動上部電極34は、金属膜37と形状記憶合金膜38とをこの順に積層してなる。 As shown in FIG. 4, the movable upper electrode 34 is formed by laminating a metal film 37 and the shape memory alloy film 38 in this order. なお、各膜37、38の積層順はこれに限定されず、可動上部電極34の最上層と最下層のいずれか若しくは両方に金属膜37を形成してもよい。 Note that the stacking order of the films 37 and 38 is not limited thereto and may be formed a metal film 37 on either or both of the top and bottom layers of the movable upper electrode 34.

その金属膜37の材料としては、電気抵抗の小さい金属材料を使用するのが好ましく、本実施形態では金を使用する。 As the material of the metal film 37, it is preferable to use small metal material electrical resistance, in the present embodiment uses the gold. なお、金に代えて、アルミニウムと銅のいずれかの純金属を金属膜37の材料として使用してもよい。 Instead of gold, may be used either pure metal of aluminum and copper as a material of the metal film 37.

一方、形状記憶合金膜38は、変態温度T th以上の温度では変形を受けてもすぐさま元の形状を回復する性質を持ち、その回復力は純金属のそれに比べてはるかに強い。 On the other hand, the shape memory alloy film 38, a transformation temperature T th temperature above has the property of restoring the immediately original shape even when subjected to deformation, the resilience is much stronger than that of pure metal. このような性質は超弾性とも呼ばれる。 Such properties are also referred to as a super-elastic. 特に、変態温度が常温程度若しくは常温以下の形状記憶合金のことを超弾性合金と呼ぶこともある。 In particular, sometimes the transformation temperature of normal temperature or below room temperature of the shape memory alloy is referred to as a super elastic alloy.

本実施形態では、形状記憶合金膜38の材料としてTiNi合金を使用し、予め形状記憶合金膜38に平坦な形状を記憶させておく。 In the present embodiment, using a TiNi alloy as a material of the shape memory alloy film 38, allowed to store a flat shape in advance the shape memory alloy film 38. そのTiNi合金の変態温度T thは、合金中のTiとNiの原子数比により制御でき、本実施形態では変態温度T thを室温(25℃)以下、例えば−20℃とする。 Transformation temperature T th of the TiNi alloy, can be controlled by the atomic ratio of Ti and Ni in the alloy, the transformation temperature T th in the present embodiment at room temperature (25 ° C.) or less, for example, -20 ° C.. なお、変態温度T thが室温より多少高く30℃〜50℃程度であっても熱膨張の度合いが小さく機械的な弾性力で膨張が抑えられていれば特に問題はない。 Incidentally, the transformation temperature T th is no particular problem if expansion is suppressed by the degree of reduced mechanical elasticity of thermal expansion be a slightly higher 30 ° C. to 50 ° C. of about from room temperature.

これにより、変態温度T th (25℃〜50℃)程度若しくはそれ以上の温度で可変キャパシタ30を使用すれば、形状記憶合金膜38には常にもとの平坦な形状に戻ろうとする強い力が現れる。 Thus, by using the transformation temperature T th (25 ℃ ~50 ℃) about or variable capacitor 30 at higher temperatures, strong force of returning always to the original flat shape of the shape memory alloy film 38 appear. そのため、熱膨張によって金属膜37が反ろうとしても、形状記憶合金膜38がその反りを抑えるように機能し、周囲の温度変化によって可動上部電極34に反りが発生するのを防止できる。 Therefore, even if the metal film 37 by the thermal expansion Hanro, the shape memory alloy film 38 functions to suppress the warpage, it is possible to prevent the warpage occurs in the movable upper electrode 34 by the ambient temperature change.

その結果、周囲の温度が変化した場合でも、電極33に印加する直流バイアス電圧V DCで可動上部電極34の反り量を精密に制御でき、周囲の温度変化によらずに所定の容量Cを得ることができる。 As a result, even when the ambient temperature is changed, it can be precisely controlled warpage of the movable upper electrode 34 by the DC bias voltage V DC applied to the electrode 33 to obtain a predetermined capacitance C irrespective of the change in the ambient temperature be able to.

特に、形状記憶合金膜38の反り防止の能力は、単位体積あたりの仕事に換算した場合、バイメタルと比較して25倍以上もあるため、可動上部電極34の反りの抑制に好適な膜である。 In particular, the ability of preventing warpage of the shape memory alloy film 38, when converted to work per unit volume, since there is more than 25-fold compared with the bimetal, is a suitable membrane for suppressing warp of the movable upper electrode 34 .

なお、変態温度T thは、形状記憶合金膜38に常に回復力を発現させておくために、上記のように室温以下であるのが好ましい。 Incidentally, the transformation temperature T th, in order to keep always expressed resilience to the shape memory alloy film 38, preferably not more than room temperature as described above. 但し、変態温度T thが室温よりもある程度高くても、直流バイアス電圧V DCの公差内ですむ場合や、熱による変形が永久変形になる前の状態で平坦に戻る温度範囲内であれば、実用的には問題はない。 However, even if the transformation temperature T th is somewhat higher than room temperature, and if need within the tolerance of the DC bias voltage V DC, if it is within the temperature range to return to the flat in a state before deformation due to heat is permanently deformed, practical there is no problem with.

また、高温環境下で可変キャパシタ30を使用すると、熱膨張により金属膜37が弾性限界を超えて塑性変形し、金属膜37がもとの形に戻らなくなる場合がある。 Further, by using the variable capacitor 30 in a high temperature environment, the metal film 37 by thermal expansion and plastic deformation beyond the elastic limit, there is a case where the metal film 37 can not return to its original shape. そのような場合でも、形状記憶合金膜38の回復力で強制的に可動上部電極34を平坦な形に戻すことができるように、熱膨張により金属膜37が弾性限界を超える温度Tよりも低い温度に変態温度T thを設定するのがより好ましい。 Even in such a case, as the forcedly movable upper electrode 34 in the resilience of the shape memory alloy film 38 can be returned to the flat shape, the metal film 37 is lower than the temperature T exceeding the elastic limit by thermal expansion it is more preferable to set the transformation temperature T th in temperature.

また、可動上部電極34は、形状記憶合金膜38だけでなく金属膜37も含むため、その金属膜37によって可動上部電極34の電気的抵抗を小さくすることができる。 The movable upper electrode 34, since the containing metallic film 37, not only the shape memory alloy film 38, it is possible to reduce the electrical resistance of the movable upper electrode 34 by the metal film 37.

特に、本実施形態のように電極33に高周波信号S RFを流す場合では、表皮効果によって可動上部電極34の最下層である金属膜37に高周波電流が流れるため、金属膜37による抵抗低減の実益がある。 In particular, in case of supplying a high-frequency signal S RF to the electrode 33 as in this embodiment, since the high-frequency current flows in the metal film 37 is a lowermost layer of the movable upper electrode 34 by the skin effect, practical benefit of drag reduction due to the metal film 37 there is.

なお、電極33から発生する静電力は、形状記憶合金膜38が元の形状に戻ろうとする力よりもはるかに強くなるように設定されるので、静電力による可動上部電極34の撓みが形状記憶合金膜38によって阻害されることはない。 The static electricity generated from the electrode 33, since the shape memory alloy film 38 is set to be much stronger than the force of returning to its original shape, bending the shape memory of the movable upper electrode 34 by the electrostatic force It will not be inhibited by alloy film 38.

次に、本実施形態に係る可変キャパシタの製造方法について説明する。 Next, a method for manufacturing a variable capacitor according to the present embodiment.

図5〜図8は、本実施形態に係る可変キャパシタの製造途中の断面図である。 5 to 8 are cross-sectional views of a process of producing a variable capacitor according to the present embodiment.

最初に、図5(a)に示すように、絶縁性基板31の上にスパッタ法で電極33として金膜等の純金属からなる導電膜を1μm〜3μmの厚さに形成する。 First, as shown in FIG. 5 (a), a conductive film made of a pure metal of gold film or the like as the electrode 33 by a sputtering method on the insulating substrate 31 to a thickness of 1Myuemu~3myuemu.

また、電極33の材料は純金属に限定されず、金やアルミニウム等に他の元素を微量に添加してなる合金であってもよい。 The material of the electrode 33 is not limited to pure metal, other elements in the gold or aluminum may be an alloy made by adding a small amount. なお、その金膜と絶縁性基板31との間に密着膜としてチタン(Ti)膜を形成してもよい。 It is also possible to form a titanium (Ti) film as an adhesion layer between the gold film and the insulating substrate 31.

そして、その電極33の上に第1のレジストパターン40を形成した後、電極33を給電層にしながらレジストパターン40の開口40a内に柱32として金メッキ膜を電解メッキ法で成長させる。 And that after forming the first resist pattern 40 on the electrode 33, the gold plating film is grown by electrolytic plating the electrode 33 as a pillar 32 in the opening 40a of the resist pattern 40 with the power supply layer.

柱32の高さは特に限定されない。 The height of the pillar 32 is not particularly limited. 本実施形態では、5μm〜6μm程度の高さに柱32を形成する。 In the present embodiment, to form the pillars 32 to a high of about 5Myuemu~6myuemu.

このように柱32を形成した後、第1のレジストパターン40は除去される。 After thus forming the pillar 32, the first resist pattern 40 is removed.

次いで、図5(b)に示すように、イオンミリングにより電極33をパターニングして、二つの柱32の間に電極33を線状に残す。 Then, as shown in FIG. 5 (b), by patterning the electrode 33 by ion milling to leave the electrode 33 linearly between the two pillars 32. なお、電極33は柱32の下にも残るが、柱32の下の電極33と、二つの柱33の間の電極33とは分離される。 The electrode 33 is also remains below the pillar 32, the electrode 33 of the lower pillar 32, is separated from the electrode 33 between the two pillars 33.

次に、図6(a)に示すように、柱32の上に第2のレジストパターン41を形成する。 Next, as shown in FIG. 6 (a), to form a second resist pattern 41 on the pillar 32. そして、第2のレジストパターン41で柱32の上面を保護しながら、電極33と絶縁性基板31の各々の上にシード層39としてスパッタ法により銅膜を形成する。 Then, while protecting the upper surface of the pillar 32 in the second resist pattern 41, to form a copper film by sputtering as a seed layer 39 and the electrode 33 on each of the insulating substrate 31.

なお、電極33の上に誘電体膜を形成する場合には、電極33以外の領域をレジストパターンで保護しながら、スパッタ法等で誘電体膜としてアルミナ膜を100nm〜500nmの厚さに形成し、その後にシード層39を形成すればよい。 When forming a dielectric film on the electrode 33, while protecting the region other than the electrode 33 with a resist pattern, an alumina film is formed to a thickness of 100nm~500nm as a dielectric film by sputtering or the like , may be followed to form the seed layer 39.

次いで、図6(b)に示すように、シード層39を給電層に使用する電解メッキ法により、柱32以外の領域に犠牲膜42として銅メッキ膜を柱32と同じ高さまで成長させる。 Then, as shown in FIG. 6 (b), by electrolytic plating method using the seed layer 39 to the feed layer is grown as a sacrificial layer 42 in the region other than the pillar 32 a copper plating film to the same height as the pillar 32. なお、犠牲膜42の材料は銅に限定されず、シリコンであってもよい。 The material of the sacrificial layer 42 is not limited to copper, it may be silicon.

また、このようにして形成された犠牲膜42の上面は平坦となる。 The upper surface of the sacrificial layer 42 formed in this way becomes flat.

この後に、第2のレジストパターン41を除去することにより、柱32の上面をその周囲の犠牲膜42から露出させる。 Thereafter, by removing the second resist pattern 41, to expose the upper surface of the pillar 32 from the sacrifice film 42 therearound.

続いて、図7(a)に示すように、犠牲膜42の平坦な上面上と柱32の上に金属膜37としてスパッタ法により金膜を1μm〜2μm程度の厚さに形成する。 Subsequently, as shown in FIG. 7 (a), by a sputtering method as the metal film 37 on a flat upper surface and at column 32 of the sacrificial layer 42 to form a gold film having a thickness of about 1Myuemu~2myuemu. なお、金膜に代えて、アルミニウム膜や銅膜を形成してもよい。 Instead of the gold film may be formed of aluminum film and copper film.

また、金属膜37と柱32との密着性を向上させるために、金属膜37の形成前に、予め柱32や犠牲膜42の上に密着膜としてチタン膜やクロム膜を形成してもよい。 In order to improve the adhesion between the metal film 37 and the bar 32, prior to formation of the metal film 37 may be formed a titanium film or a chromium film as an adhesion layer on the pre-column 32 and the sacrificial layer 42 .

そして、その金属膜37の上にスパッタ法でクロム膜を300nm〜500nm程度の厚さに形成し、そのクロム膜を導電性拡散防止膜45とする。 Then, the chromium film by sputtering to a thickness of about 300nm~500nm over the metal film 37, the conductive anti-diffusion layer 45 and the chromium film. なお、そのクロム膜は、金属膜37と柱32との密着性を高める密着膜としての機能も兼ねており、そのような膜としてはクロム膜の他にチタン膜もある。 Incidentally, the chromium film functions as an adhesive layer to improve the adhesion between the metal film 37 and the bar 32 also serves as such a film there are other titanium film of a chromium film. また、クロム膜とチタン膜のいずれかと白金膜との積層膜も良好な導電性拡散防止膜45となる。 Further, the one of the chromium film and a titanium film and laminated film is also good conductive anti-diffusion layer 45 of platinum film.

更に、導電性拡散防止膜45の上に形状記憶合金膜38としてスパッタ法でTiNi膜を形成する。 Further, to form a TiNi film by sputtering as the shape memory alloy film 38 on the conductive diffusion preventing film 45.

形状記憶合金膜38の膜厚は特に限定されないが、金属膜37と同じ程度の厚さにするのが好ましく、本実施形態では1μm〜3μm程度とする。 But not limited shape thickness of memory alloy film 38 is particularly preferably to a thickness of as much as the metal film 37, in this embodiment, about 1Myuemu~3myuemu.

また、形状記憶合金膜38を形成するときのスパッタ法では、TiNi合金からなるスパッタターゲットを用いると共に、スパッタガスとしてアルゴンガスを使用する。 Further, in the sputtering method for forming the shape memory alloy film 38, with a sputtering target made of TiNi alloy, using an argon gas as a sputtering gas.

既述のように、形状記憶合金膜38の変態温度T thは膜中のTiとNiの原子数比で決まる。 As described above, the transformation temperature T th of the shape memory alloy film 38 is determined by the atomic ratio of Ti and Ni in the film. 但し、形状記憶合金膜38中のTiとNiの原子数比がスパッタターゲット中におけるのと同一になるとは限らないため、所定の原子数比を得るのに必要なスパッタターゲット中のTiとNiの原子数比を予め調査しておくのが好ましい。 However, the Ti and Ni in the shape memory alloy film 38 atomic ratio since not be the same as in the sputtering target, in the sputtering target required to obtain a predetermined atomic ratio of Ti and Ni preferably in advance investigating the atomic ratio.

本実施形態では、そのような調査をした上で、変態温度T thが室温以下、例えば−20℃となるように、形状記憶合金膜38におけるTiとNiの原子数比を調節する。 In the present embodiment, after the such a survey, the transformation temperature T th is room temperature or below, for example, as a -20 ° C., to adjust the atomic ratio of Ti and Ni in the shape memory alloy film 38.

次いで、形状記憶合金膜38の上に導電性酸化防止膜46としてスパッタ法でクロム膜を300nm〜500nm程度の厚さに形成する。 Then, a chromium film by a sputtering method as a conductive anti-oxidation film 46 on the shape memory alloy film 38 to a thickness of about 300 nm to 500 nm.

導電性酸化防止膜46は、大気中の酸素により形状記憶合金膜38が酸化されるのを防止し、酸化により形状記憶合金膜38の原子数比がずれてその変態温度T thが変動するのを抑制するように機能する。 Conductive anti-oxidation film 46 prevents the shape memory alloy film 38 by oxygen in the air is oxidized, the the transformation temperature T th offset is the atomic ratio of the shape memory alloy film 38 varies by oxidation the functions to be suppressed.

一方、形状記憶合金膜38の下の導電性拡散防止膜45は、絶縁性基板31中のシリコンや柱32中の金等が形状記憶合金膜38内に拡散するのを防止し、形状記憶合金膜38にけるTiとNiの原子数比が変動するのを抑制する機能を有する。 On the other hand, conductive anti-diffusion layer 45 below the shape memory alloy film 38, such as gold silicon or pillars 32 in the insulating substrate 31 is prevented from diffusing into the shape memory alloy film 38, the shape memory alloy the atomic ratio of kicking Ti and Ni in the film 38 has a function of suppressing the variation.

本願発明者の調査によれば、導電性拡散防止膜45や導電性酸化防止膜46として形成されるクロム膜や白金膜は、他の膜と比較して、TiNi膜に対する酸化防止や拡散防止に優れていることが判明した。 According to the present inventor's investigation, chromium film, platinum film to be formed as a conductive anti-diffusion layer 45 and a conductive anti-oxidation film 46, as compared to other films, the antioxidant and anti-diffusion for TiNi film it has been found that is better.

ここまでの工程により、各膜37、45、38、46を積層してなる可動上部電極膜34が形成されたことになる。 By the steps up to this point, so that the movable upper electrode film 34 formed by laminating the films 37,45,38,46 is formed.

なお、金属膜37と形状記憶合金膜38の形成順を上記とは逆にしてもよい。 Incidentally, the order of forming the metal film 37 and the shape memory alloy film 38 may be contrary to the above. その場合は、下から順に、導電性拡散防止膜45、形状記憶合金膜38、導電性酸化防止膜46、及び金属膜37を形成すればよい。 In that case, in order from the bottom, a conductive diffusion preventing film 45, the shape memory alloy film 38, a conductive anti-oxidation film 46, and may be formed a metal film 37.

次に、図7(b)に示すように、アルゴン等の不活性ガスの雰囲気内又は真空中で形状記憶合金膜38に対して熱処理を施し、形状記憶合金膜38に平坦な形状を記憶させる。 Next, as shown in FIG. 7 (b), subjected to heat treatment the shape memory alloy film 38 in an atmosphere or in a vacuum of inert gas such as argon, and stores the flat shape to the shape memory alloy film 38 .

このような熱処理は形状記憶処理とも呼ばれる。 Such heat treatment is also called a shape memory process. 本実施形態では、基板温度を350℃〜500℃、処理時間を30分から60分とする条件でこの熱処理を行う。 In this embodiment, the substrate temperature 350 ° C. to 500 ° C., the heat treatment under the condition of 30 to 60 minutes processing time.

また、その形状記憶処理を不活性ガスの雰囲気内又は真空中で行うことにより、形状記憶合金膜38が酸化してその変態温度が予定していた温度からずれるのを防止できる。 Moreover, it can be prevented by performing the shape memory treatment in an atmosphere or in a vacuum of inert gas, from deviating from the temperature of the shape memory alloy film 38 had planned its transformation temperature and oxidation.

続いて、図8(a)に示すように、可動上部電極34の上にフォトレジストを塗布し、それを露光、現像することにより、平面形状が矩形状の第2のレジストパターン48を形成する。 Subsequently, as shown in FIG. 8 (a), a photoresist is applied onto the movable upper electrode 34, then exposed and developed, planar shape to form a second resist pattern 48 rectangular .

そして、第2のレジストパターン48をマスクにしながら、アルゴンガスを使用するイオンミリングにより可動上部電極34をパターニングし、可動上部電極34の平面形状を矩形状に整形する。 Then, while the second resist pattern 48 as a mask, a movable upper electrode 34 is patterned by ion milling using an argon gas, shaping the planar shape of the movable upper electrode 34 in a rectangular shape.

その後に、第2のレジストパターン48は除去される。 Thereafter, the second resist pattern 48 is removed.

なお、本工程で可動上部電極34をパターニングした後に、図7(b)の形状記憶処理を行ってもよい。 Incidentally, after patterning the movable upper electrode 34 in this step may be carried out a shape memory process in Figure 7 (b).

次に、図8(b)に示すように、RIE(Reactive Ion Etching)又はウエットエッチングにより犠牲膜42とシード層39を除去する。 Next, as shown in FIG. 8 (b), removing the sacrificial layer 42 and the seed layer 39 by RIE (Reactive Ion Etching) or wet etching.

犠牲膜42がシリコン膜の場合は、RIEのエッチングガスとしてSF 6ガスを使用することで、柱32や可動上部電極膜34等をエッチングせずに犠牲膜42を除去することができる。 If the sacrificial layer 42 is a silicon film, the use of SF 6 gas as an etching gas for RIE, it is possible to remove the sacrificial layer 42 without etching the pillars 32 and the movable upper electrode film 34 or the like.

また、犠牲膜42が銅膜の場合には、エッチング液として塩化第二鉄溶液、酢酸と過酸化水素水との混合溶液、アンモニア銅錯体系の溶液等のいずれかを使用することで、犠牲膜42を除去することが可能である。 Also, when the sacrificial layer 42 is made of copper film, by using ferric chloride solution, a mixed solution of acetic acid and hydrogen peroxide, one of the solutions such as ammonia copper complex systems as an etchant, the sacrifice it is possible to remove the membrane 42.

このように犠牲膜42を除去することで、可動上部電極34が犠牲膜42の拘束から開放され、電極33から発生する静電力により下方に撓むことができるようになる。 By thus removing the sacrificial film 42, the movable upper electrode 34 is released from the constraint of the sacrificial layer 42, made by an electrostatic force generated from the electrode 33 to be able to flex downwardly.

以上により、本実施形態に係る可変キャパシタ30の基本構造が得られる。 Thus, the basic structure of the variable capacitor 30 according to this embodiment is obtained.

(第2実施形態) (Second Embodiment)
上記した第1実施形態では可変キャパシタについて説明した。 In the first embodiment described above has been described a variable capacitor. 本実施形態では、以下のようにして可変キャパシタの電気的特性を改善する。 In the present embodiment, to improve the electrical characteristics of the variable capacitor in the following manner.

図9(a)、(b)は、本実施形態に係る可変キャパシタの断面図である。 Figure 9 (a), (b) is a cross-sectional view of a variable capacitor according to the present embodiment. なお、図9(a)、(b)において、第1実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。 Incidentally, in FIG. 9 (a), (b), the same components as those described in the first embodiment are denoted by the same reference numerals, and their explanation will be omitted herein.

図9(a)に示すように、本実施形態に係る可変キャパシタ50では、可動上部電極34を第1の金属膜51、形状記憶合金膜38、及び第2の金属膜52の積層膜とする。 As shown in FIG. 9 (a), the variable capacitor 50 according to the present embodiment, the movable upper electrode 34 first metal film 51, the shape memory alloy film 38, and the laminated film of the second metal film 52 .

このうち、第1の金属膜51と第2の金属膜52の材料としては、金、アルミニウム、及び銅等のように、形状記憶合金膜38よりも電気抵抗の小さい純金属を使用する。 Of these, the first metal film 51 as a material of the second metal film 52, gold, aluminum, and as in the copper, to use small pure metal electrical resistance than the shape memory alloy film 38.

一方、形状記憶合金膜38は、第1実施形態と同様にTiNi膜であり、変態温度T th以上の温度で平坦な形状に戻るように形状記憶処理が施されている。 On the other hand, the shape memory alloy film 38 is TiNi film as in the first embodiment, have been subjected shape memory process to return to a flat shape at the transformation temperature T th or higher. その変態温度T thは、室温(25℃)程度若しくはそれ以下、例えば−20℃である。 Its transformation temperature T th is room temperature (25 ° C.) of about or less, for example, -20 ° C..

このような可変キャパシタ50は第1実施形態と同様の製造方法で形成され、各膜51、38、52を順に形成した後にそれらをイオンミリングによりパターニングすることで平面形状が矩形状の可動上部電極34が得られる。 Such variable capacitor 50 is formed by the same manufacturing method as in the first embodiment, the movable upper electrode planar shape rectangular in those that are patterned by ion milling after forming each layer 51,38,52 in order 34 is obtained.

また、図9(b)に示すように、本実施形態においても電極33を流れる高周波信号S RFに直流バイアス電圧V DCを重畳することにより可動上部電極34を撓ませ、可動上部電極34と電極33とで形成される容量Cの大きさを調節する。 Further, as shown in FIG. 9 (b), flexed movable upper electrode 34 by superimposing a DC bias voltage V DC to a high frequency signal S RF flowing through the electrode 33 in the present embodiment, the movable upper electrode 34 and the electrode adjusting the magnitude of the capacitance C formed by the 33.

ここで、電極33に高周波信号S RFを供給すると、表皮効果によって可動上部電極34の中央よりもその表層に優先的に電流が流れる。 Here, when supplying a high-frequency signal S RF to the electrode 33, preferentially current flows in the surface layer than the center of the movable upper electrode 34 by the skin effect.

本実施形態では、その表皮効果で電流が集中する可動上部電極34の最上層と最下層に抵抗の低い金属膜51、52を設けたので、高周波信号S RFの減衰を低減でき、可変キャパシタ50の電気的特性を第1実施形態よりも改善することができる。 In the present embodiment, since the current skin effect is provided a lower metal layer 51 and 52 having resistance to top and bottom layers of the movable upper electrode 34 to focus, it is possible to reduce the attenuation of the high frequency signal S RF, a variable capacitor 50 it is possible to improve the electrical characteristics than the first embodiment.

(第3実施形態) (Third Embodiment)
本実施形態では、以下のようにして可変キャパシタの電気的特性を更に改善する。 In the present embodiment, further improving the electrical characteristics of the variable capacitor in the following manner.

図10(a)、(b)は、本実施形態に係る可変キャパシタの断面図である。 Figure 10 (a), (b) is a cross-sectional view of a variable capacitor according to the present embodiment. なお、図10(a)、(b)において、第1実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。 Incidentally, in FIG. 10 (a), (b), the same components as those described in the first embodiment are denoted by the same reference numerals, and their explanation will be omitted herein.

図10(a)に示すように、本実施形態に係る可変キャパシタ60でも、第1実施形態と同様に可動上部電極34の一部34aが柱32の上面に固定される。 As shown in FIG. 10 (a), even the variable capacitor 60 according to the present embodiment, a portion 34a of the first embodiment similarly to the movable upper electrode 34 is fixed to the upper surface of the pillar 32.

但し、本実施形態では、可動上部電極34において当該一部34aから電極33の上方に至る途中にのみ形状記憶合金膜38を形成する。 However, in this embodiment, to form a shape memory alloy film 38 only on the way to the upper electrode 33 from the portion 34a in the movable upper electrode 34.

その可動上部電極34の撓ませ方は第1実施形態と同様であり、図10(b)のように電極33を流れる高周波信号S RFに正の直流バイアス電圧V DCを重畳することで静電力により可動上部電極34を撓ませ、容量Cの大きさを調節する。 Flexed way of the movable upper electrode 34 is the same as the first embodiment, the electrostatic force by superimposing a positive DC bias voltage V DC to a high frequency signal S RF flowing through the electrode 33 as shown in FIG. 10 (b) It deflects the movable upper electrode 34 by, adjusting the magnitude of the capacitance C.

ここで、第1実施形態で説明したように、可変キャパシタ60の周囲の温度が上昇すると金属膜37が熱膨張し、金属膜37が上方に反ろうとする。 Here, as described in the first embodiment, the ambient temperature of the variable capacitor 60 rises metal film 37 is thermally expanded, the metal film 37 is going Hanro upward. その反りが発生する場合に可動上部電極34において最も応力が集中する部分は、柱32に固定されている一部34aである。 Portions most stress is concentrated at the movable upper electrode 34 if the warp occurs, a part 34a which is fixed to the pillar 32.

よって、本実施形態のようにその一部34aを覆うように形状記憶合金膜38を形成することで、熱膨張により金属膜37が上方に反ろうとするのを形状記憶合金膜38で抑制でき、直流バイアス電圧V DCがない状態において可動上部電極膜34を平坦に維持できる。 Therefore, by forming the shape memory alloy film 38 so as to cover a part 34a as in this embodiment, can prevent the metal film 37 due to thermal expansion is going Hanro upward from a shape memory alloy film 38, the movable upper electrode film 34 can be maintained flat in the absence of a DC bias voltage V DC.

しかも、電極33の上方においては金属膜37の上面から形状記憶合金膜38が除去されているので、金属膜37の上側全面に電気抵抗の高い形状記憶合金膜38が存在する場合と比較して可動上部電極膜34の電気抵抗を下げることができる。 Moreover, in the upper electrode 33 because the shape memory alloy film 38 is removed from the top surface of the metal film 37, as compared with the case where there is the entire upper surface electrical resistance high shape memory alloy film 38 of the metal film 37 it is possible to reduce the electric resistance of the movable upper electrode film 34.

その結果、第2実施形態よりも更に高周波信号S RFの減衰を低減でき、可変キャパシタ60の電気的特性を高めることができるようになる。 As a result, than the second embodiment can be further reduced attenuation of the high frequency signal S RF, it is possible to improve the electrical characteristics of the variable capacitor 60.

次に、本実施形態に係る可変キャパシタ60の製造方法について説明する。 Next, a method for manufacturing the variable capacitor 60 according to the present embodiment.

図11〜図13は、本実施形態に係る可変キャパシタ60の製造途中の断面図である。 11 to 13 are cross-sectional views of a process of producing a variable capacitor 60 according to the present embodiment. なお、これらの図において第1実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。 The same elements as those described in the first embodiment In the figures the same reference numerals, the description thereof is omitted below.

可変キャパシタ60を製造するには、まず、第1実施形態で説明した図5(a)〜図6(b)の工程を行った後、図11(a)に示すように、犠牲膜42の平坦な上面上と柱32の上に金属膜37としてスパッタ法により金膜を1μm〜2μm程度の厚さに形成する。 To manufacture the variable capacitor 60, first, after the step of FIG. 5 described in the first embodiment (a) ~ FIG 6 (b), as shown in FIG. 11 (a), the sacrificial film 42 forming a gold film having a thickness of about 1μm~2μm by sputtering as the metal film 37 on the on the flat upper surface and the bar 32. なお、金膜に代えて、アルミニウム膜や銅膜を形成してもよい。 Instead of the gold film may be formed of aluminum film and copper film.

また、金属膜37と柱32との密着性を向上させるために、金属膜37の形成前に、予め柱32や犠牲膜42の上に密着膜としてチタン膜やクロム膜を形成してもよい。 In order to improve the adhesion between the metal film 37 and the bar 32, prior to formation of the metal film 37 may be formed a titanium film or a chromium film as an adhesion layer on the pre-column 32 and the sacrificial layer 42 .

次いで、図11(b)に示すように、第2のレジストパターン48をマスクにしながら、アルゴンガスを使用するイオンミリングにより金属膜37をパターニングし、金属膜37の平面形状を矩形状に整形する。 Then, as shown in FIG. 11 (b), while the second resist pattern 48 as a mask, by ion milling that uses Ar gas by patterning the metal film 37, for shaping the planar shape of the metal film 37 in a rectangular shape .

その後に、第2のレジストパターン48は除去される。 Thereafter, the second resist pattern 48 is removed.

次に、図12(a)に示すように、金属膜37と犠牲膜42の各々の上にフォトレジストを塗布し、それを露光、現像することにより、柱32の上方に窓59aを備えた第3のレジストパターン59を形成する。 Next, as shown in FIG. 12 (a), a photoresist is applied on each of the metal film 37 and the sacrificial layer 42, then exposed and developed, with a window 59a over the posts 32 forming a third resist pattern 59.

そして、その窓59a内と第3のレジストパターン59の上に、形状記憶合金膜38としてスパッタ法でTiNi膜を1μm〜3μm程度の厚さに形成する。 Then, the inside the window 59a on the third resist pattern 59, to form a TiNi film by sputtering as the shape memory alloy film 38 to a thickness of about 1Myuemu~3myuemu.

形状記憶合金膜38の変態温度T thは、膜中のTiとNiの原子数比で定まる。 Transformation temperature T th of the shape memory alloy film 38 is determined by the atomic ratio of Ti and Ni in the film. その原子数比を適宜調節することで、本実施形態では変態温度T thを室温程度又はそれ以下、例えば−20℃とする。 By adjusting the atomic ratio appropriately, in the present embodiment the transformation temperature T th about room or below, for example, -20 ° C..

次いで、図12(b)に示すように、第3のレジストパターン59を除去することで形状記憶合金膜38をリフトオフし、柱32の上方にのみ形状記憶合金膜38を残す。 Then, as shown in FIG. 12 (b), the shape memory alloy film 38 by removing the third resist pattern 59 is lifted off, leaving only the shape memory alloy film 38 above the pillar 32.

ここまでの工程により、金属膜37と形状記憶合金膜38とを備えた可動上部電極34が形成されたことになる。 By the steps up to this point, so that the movable upper electrode 34 and a metal film 37 and the shape memory alloy film 38 is formed.

その後、基板温度を350℃〜500℃、処理時間を30分〜60分とする条件で形状記憶合金膜38に対して形状記憶処理を行い、形状記憶合金膜38に平坦な形状を記憶させる。 Thereafter, the substrate temperature 350 ° C. to 500 ° C., the treatment time was subjected to shape memory treatment the shape memory alloy film 38 under the conditions of 30 to 60 minutes, to store the flat shape to the shape memory alloy film 38.

続いて、図13に示すように、RIE又はウエットエッチングにより犠牲膜42とシード層39とを除去する。 Subsequently, as shown in FIG. 13, to remove the sacrificial layer 42 and the seed layer 39 by RIE or wet etching. 第1実施形態で説明したように、犠牲膜42がシリコン膜の場合にはRIEのエッチングガスとしてSF 6ガスを使用し、犠牲膜42が銅膜の場合には、エッチング液として塩化第二鉄溶液等を使用する。 As described in the first embodiment, when the sacrificial layer 42 is a silicon film using SF 6 gas as an etching gas for RIE, when the sacrificial layer 42 is made of copper film, ferric chloride as an etchant using the solution, or the like.

以上により、本実施形態に係る可変キャパシタ60の基本構造が完成する。 Thus, the basic structure of a variable capacitor 60 according to this embodiment is completed.

(第4実施形態) (Fourth Embodiment)
第1〜第3実施形態では可変キャパシタについて説明した。 In the first to third embodiments have been described variable capacitor. これに対し、本実施形態ではスイッチ素子について説明する。 In contrast, in the present embodiment will be described switching elements.

図14は、本実施形態に係るスイッチ素子70の斜視図である。 Figure 14 is a perspective view of a switch device 70 according to this embodiment.

このスイッチ素子70は、絶縁性基板31、柱72、電極73、第1及び第2の導体パターン74、75、カンチレバー76、及び接点77を備える。 The switch element 70 includes an insulating substrate 31, the pillars 72, electrodes 73, first and second conductive patterns 74 and 75, the cantilever 76, and the contacts 77.

このうち、絶縁性基板31の材料としては、第1実施形態の可変キャパシタと同様に、不純物濃度が極めて低い高抵抗シリコン、ガラス、及びセラミックのいずれかを使用し得る。 Among them, as the material of the insulating substrate 31, similarly to the variable capacitor of the first embodiment, may be used very low high resistivity silicon impurity concentration, glass, and any of the ceramic.

また、第1の導体パターン74と第2の導体パターン75は、接点77の下方において間隔をおいて隔てられており、例えば高周波信号の線路として供される。 Further, the first conductor pattern 74 second conductor pattern 75 is spaced at a distance below the contact 77, for example, serve as line of the high frequency signal.

柱72は、後述のように金メッキ等により形成されるものであり、その上面には可動部として供されるカンチレバー76が弾性変形可能な状態で設けられる。 Column 72, which is formed by gold plating or the like as described later, the cantilever 76 to be subjected as a movable portion is provided with an elastically deformable state on the upper surface thereof. カンチレバー76の一部76aは固定端として柱72の上に固定されており、当該一部76aとは反対側の端部は上下に可動な自由端となっている。 Some 76a of the cantilever 76 is fixed on the pillar 72 as a fixed end, the opposite end has a movable free end up and down with the part 76a.

本実施形態では、このようにカンチレバー76が柱72を介して基板31に機械的に接続される。 In the present embodiment, thus the cantilever 76 is mechanically connected to the substrate 31 via pillars 72.

また、柱72とカンチレバー76は、不図示の配線により高抵抗素子を経由して接地電位に維持される。 Further, the pillar 72 and the cantilever 76 is maintained at ground potential via the high-resistance element via wiring not shown. また、カンチレバー76と接点77との間に不図示の絶縁層を設け、その絶縁層によってカンチレバー76と接点77とを互いに絶縁してもよい。 Further, an insulating layer (not shown) between the cantilever 76 and the contact 77 may be provided insulated from each other and the cantilever 76 and the contact 77 by the insulating layer.

このようなスイッチ素子70では、電極73に約30Vの正電位Vを付与することで、電極73よりも電位が低いカンチレバー76が基板31側に引き付けられ、接点77が各導体パターン74、75に当接する。 In such a switching element 70, by giving a positive potential V to about 30V to the electrodes 73, the potential is lower cantilever 76 is attracted to the substrate 31 side than the electrode 73, the contact 77 is in the conductor patterns 74 and 75 It abuts. これにより、各導体パターン74、75が接点77を介して電気的に接続されてスイッチがオン状態になり、これらの導体パターン74、75間に電流が流れる。 Thus, the switch is turned on the conductor patterns 74 and 75 are electrically connected through a contact 77, current flows between these conductor patterns 74 and 75.

図15は、図14のII−II線に沿う断面図である。 Figure 15 is a sectional view taken along line II-II in FIG. 14.

図15に示すように、カンチレバー76は、金属膜78と形状記憶合金膜79とをこの順に積層してなる。 As shown in FIG. 15, the cantilever 76 is formed by laminating a metal film 78 and the shape memory alloy film 79 in this order. なお、各膜78、79の積層順はこれに限定されず、カンチレバー76の最上層と最下層のいずれかに金属膜78を形成すればよい。 Note that the stacking order of the films 78 and 79 is not limited to this, it may be formed a metal film 78 on one of the top and bottom layers of the cantilever 76.

その金属膜78の材料としては、電気抵抗の小さい金属材料を使用するのが好ましく、本実施形態では金、アルミニウム、及び銅のいずれかの純金属を使用する。 As the material of the metal film 78, it is preferable to use small metal material electrical resistance, in the present embodiment uses gold, aluminum, and either pure metal copper.

一方、形状記憶合金膜79は、例えばTiNi合金膜であって、形状記憶処理によって平坦な形状が予め記憶されている。 On the other hand, the shape memory alloy film 79 is, for example, a TiNi alloy film is previously stored flat shape by the shape memory process. TiNi合金の変態温度T thは、合金中のTiとNiの原子数比により制御でき、本実施形態では変態温度T thを室温(25℃)程度又はそれ以下、例えば−20℃とする。 Transformation temperature T th of TiNi alloy, can be controlled by the atomic ratio of Ti and Ni in the alloy, in the present embodiment rt transformation temperature T th (25 ° C.) of about or less, for example, -20 ° C..

これにより、変態温度T th以上の温度でスイッチ素子70を使用すれば、形状記憶合金膜79には常にもとの平坦な形状に戻ろうとする強い力が現れる。 Thus, by using the switching element 70 at a transformation temperature T th or higher, always strong force appears to try to return to its original flat shape to the shape memory alloy film 79. そのため、熱膨張等によって金属膜78が反ろうとしても、形状記憶合金膜79がその反りを抑えるように機能し、周囲の温度変化によってカンチレバー76に反りが発生するのを防止できる。 Therefore, even if Hanro metal film 78 by the thermal expansion or the like, and functions as the shape memory alloy film 79 suppress the warpage, it is possible to prevent the warpage of the cantilever 76 caused by ambient temperature changes.

その結果、周囲の温度が変化した場合でも、電極73に印加する正電位Vでカンチレバー76を確実に基板31側に引き付けることができ、スイッチをオン状態にすることができる。 As a result, even when the ambient temperature is changed, it is possible to attract cantilever 76 at a positive potential V applied to the electrodes 73 to ensure the substrate 31 side, it is possible to switch to the ON state.

第1実施形態で説明したように、形状記憶合金膜79の反り防止の能力は、単位体積あたりの仕事に換算した場合、バイメタルと比較して25倍以上もあると考えられるため、カンチレバー76の反りの抑制に好適な膜である。 As described in the first embodiment, the ability of the anti-curl of the shape memory alloy film 79, because when converted to work per unit volume is believed that as compared with the bimetal is also 25 times or more, the cantilever 76 it is a suitable membrane for suppressing warpage.

ここで、高温環境下でスイッチ素子70を使用すると、熱膨張により金属膜78が弾性限界を超えて塑性変形し、金属膜78がもとの形に戻らなくなる場合がある。 Here, by using the switching element 70 in a high temperature environment, the metal film 78 by thermal expansion and plastic deformation beyond the elastic limit, there is a case where the metal film 78 can not return to its original shape. そのような場合でも、形状記憶合金膜79の回復力で強制的にカンチレバー76を平坦な形に戻すことができるように、熱膨張により金属膜79が弾性限界を超える温度Tよりも低い温度に変態温度T thを設定するのが好ましい。 Even in such a case, forcibly cantilever 76 by resilience of the shape memory alloy film 79 can be returned to the flat shape, the metal film 79 by thermal expansion to a temperature lower than the temperature T exceeding the elastic limit it is preferable to set the transformation temperature T th.

また、カンチレバー76は、形状記憶合金膜79だけでなく金属膜78も含むため、その金属膜78によってカンチレバー79の電気的抵抗を小さくすることができる。 Further, the cantilever 76, the metal film 78 not only the shape memory alloy film 79 including, it is possible to reduce the electrical resistance of the cantilever 79 by the metal film 78.

特に、各導体パターン74、75(図14)に高周波信号を流す場合では、表皮効果によってカンチレバー76の最下層である金属膜78に高周波電流が流れるため、金属膜78による抵抗低減の実益がある。 In particular, in case of supplying a high-frequency signal to the conductor patterns 74 and 75 (FIG. 14), since the high-frequency current flows in the metal film 78 is a lowermost layer of the cantilever 76 by the skin effect, there is a practical benefit of drag reduction due to the metal film 78 .

なお、電極73から発生する静電力は、形状記憶合金膜79が元の形状に戻ろうとする力よりもはるかに強く設定するので、静電力を利用したスイッチング動作が形状記憶合金膜79によって阻害されることはない。 The static electricity generated from the electrode 73, since the shape memory alloy film 79 is set much stronger than the force of returning to its original shape, the switching operation using the electrostatic force is inhibited by the shape memory alloy film 79 Rukoto is not.

次に、本実施形態に係るスイッチ素子の製造方法について説明する。 Next, a method for manufacturing a switching device according to this embodiment.

図16〜図19は、本実施形態に係るスイッチ素子の製造途中の断面図である。 16 to 19 are cross-sectional views of a process of producing a switching element according to the present embodiment.

まず、図16(a)に示すように、絶縁性基板31の上に金膜等の純金属からなる導電膜をスパッタ法で1μm〜2μm程度の厚さに形成し、それをパターニングして台座71、電極73、及び第1の導体パターン74を形成する。 First, as shown in FIG. 16 (a), and a conductive film made of a pure metal of gold film or the like is formed on the insulating substrate 31 is formed with a thickness of about 1μm~2μm by sputtering, and patterned it pedestal 71, formed electrodes 73, and the first conductor pattern 74.

なお、本工程では、第2の導体パターン75(図14参照)も同時に形成される。 In the present process, the second conductive pattern 75 (see FIG. 14) is also formed concurrently.

次いで、図16(b)に示すように、絶縁性基板31、台座71、電極73、及び第1の導体パターン74の各々の上にシード層80として銅膜をスパッタ法で500nm程度の厚さに形成する。 Then, as shown in FIG. 16 (b), the insulating substrate 31, the base 71, electrodes 73, and a copper film of about 500nm thick by sputtering as a seed layer 80 on each of the first conductor pattern 74 form to.

その後に、シード層80の上にフォトレジストを塗布し、それを露光、現像することにより、第1の導体パターン74の上方に窓81aを備えた第1のメッキレジスト81を形成する。 Thereafter, a photoresist is applied onto the seed layer 80, then exposed and developed to form a first plating resist 81 having a window 81a above the first conductor pattern 74.

次に、シード層80を給電層にしながら、電解メッキにより窓81a内に第1の犠牲膜83として銅メッキ膜を形成する。 Next, while the seed layer 80 to the feed layer to form a copper plating film as the first sacrificial layer 83 in the window 81a by the electroplating. そして、その銅メッキ膜が窓81aの途中の深さまで成長したところで第1の犠牲膜83の形成を終え、引き続きシード層80を給電層に使用しながら第1の犠牲膜83の上に接点77として電解金メッキ膜を形成する。 Then, after the formation of the first sacrificial layer 83 was grown to the middle of the depth of the copper plating film windows 81a, contacts 77 on the first sacrificial layer 83 while continuing to use the seed layer 80 to the feed layer as to form the electrolytic gold plating layer.

その接点77の厚さは、例えば、0.5μm〜1μm程度である。 The thickness of the contact 77 is, for example, about 0.5Myuemu~1myuemu.

この後に、第1のメッキレジスト81は除去される。 Thereafter, the first plating resist 81 is removed.

続いて、図17(a)に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG. 17 (a).

まず、シード層80と接点77の上にフォトレジストを塗布し、それを露光、現像することにより第2のメッキレジスト85を形成する。 First, a photoresist is coated on the seed layer 80 and the contact 77, is then exposed to form a second plating resist 85 by development. その第2のメッキレジスト85は、台座71の上方に窓85aを備える。 Its second plating resist 85 is provided with a window 85a above the base 71.

次に、窓85aから露出するシード層80をエッチングした後、シード層80に給電を行いながら、電解メッキにより窓85a内の台座71上に柱72として金メッキ膜を成長させる。 Next, after etching the seed layer 80 exposed from the window 85a, while feeding the seed layer 80 is grown gold film as a pillar 72 on the pedestal 71 in the window 85a by the electroplating.

柱72の高さは特に限定されないが、本実施形態では3μm〜4μm程度の高さに柱72aを成長させる。 Although not the height of the pillar 72 is not particularly limited, in the present embodiment is grown pillars 72a as high as 3Myuemu~4myuemu.

その後に、第2のメッキレジスト85を除去する。 Then, removing the second plating resist 85.

次いで、図17(b)に示すように、柱72と端子77の上に第3のメッキレジスト82を形成する。 Then, as shown in FIG. 17 (b), to form a third plating resist 82 on the posts 72 and the terminal 77. そして、再びシード層80を給電層に使用しながら、当該シード層80の上に上面が平坦な銅メッキ膜を形成し、その銅メッキ膜を第2の犠牲膜86とする。 Then, while using again the seed layer 80 to the feed layer, the upper surface on of the seed layer 80 to form a flat copper plating film and the copper plating film and the second sacrificial layer 86.

その後に、第3のメッキレジスト82を除去する。 Then, to remove the third plating resist 82.

次に、図18(a)に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG. 18 (a).

まず、第2の犠牲膜86の平坦な上面上と、柱72と端子77の各々の上に、金属膜78としてスパッタ法により金膜を1μm〜2μm程度の厚さに形成する。 First, a on the flat upper surface of the second sacrificial layer 86, on each of the pillars 72 and the terminal 77, to form a gold film having a thickness of about 1μm~2μm by sputtering as the metal film 78. なお、金膜に代えて、アルミニウム膜や銅膜を形成してもよいし、これらの積層膜を形成してもよい。 Instead of the gold film may be formed of aluminum film or a copper film may be formed of these laminated films.

また、金属膜78と柱72との密着性を向上させるために、金属膜78の形成前に、予め柱72や第2の犠牲膜86の上に密着膜としてチタン膜やクロム膜を形成してもよい。 In order to improve the adhesion between the metal film 78 and the bar 72, prior to formation of the metal film 78 in advance pillars 72 and a titanium film or chromium film is formed as an adhesion layer on the second sacrificial layer 86 it may be.

次いで、金属膜78の上にクロム膜を300nm〜500nm程度の厚さに形成し、そのクロム膜を導電性拡散防止膜88とする。 Then, a chromium film is formed to a thickness of about 300nm~500nm on the metal film 78, the conductive anti-diffusion layer 88 and the chromium film.

更に、TiNi合金からなるスパッタターゲットを用いると共に、スパッタガスとしてアルゴンガスを使用して、導電性拡散防止膜88の上に形状記憶合金膜79としてスパッタ法でTiNi膜を形成する。 Furthermore, with a sputtering target made of TiNi alloy, using argon gas as a sputtering gas to form a TiNi film by sputtering as the shape memory alloy film 79 on the conductive diffusion preventing film 88.

形状記憶合金膜79の膜厚は特に限定されないが、金属膜78と同じ程度の厚さにするのが好ましく、本実施形態では2μm〜3μm程度とする。 Is not the film thickness particularly limited in the shape memory alloy film 79 is preferably to a thickness of as much as the metal film 78, in this embodiment, about 2 m to 3 m.

第1実施形態と同様に、本実施形態でも、変態温度T thが室温程度又はそれ以下、例えば−20℃となるように、形状記憶合金膜79におけるTiとNiの原子数比を調節する。 Like the first embodiment, also in this embodiment, the transformation temperature T th is about room temperature or below, for example, as a -20 ° C., to adjust the atomic ratio of Ti and Ni in the shape memory alloy film 79.

次いで、形状記憶合金膜79の上に導電性酸化防止膜89としてスパッタ法でクロム膜を300nm〜500nm程度の厚さに形成する。 Then, a chromium film by a sputtering method as a conductive anti-oxidation film 89 on the shape memory alloy film 79 to a thickness of about 300 nm to 500 nm.

導電性酸化防止膜89は、形状記憶合金膜79が酸化してその変態温度T thが変動するのを抑制するように機能する。 Conductive anti-oxidation film 89, the shape memory alloy film 79 functions to suppress the variation thereof transformation temperature T th is oxidized. なお、変態温度の変動が問題にならない場合には導電性酸化防止膜89を省いてもよい。 It is also possible to omit the conductive anti-oxidation film 89 in the case where the variation of transformation temperature is not an issue.

一方、形状記憶合金膜79の下の導電性拡散防止膜88は、絶縁性基板31中のシリコンや柱72中の金等が形状記憶合金膜88内に拡散するのを防止し、形状記憶合金膜79にけるTiとNiの原子数比が変動するのを抑制する機能を有する。 On the other hand, conductive anti-diffusion layer 88 below the shape memory alloy film 79, and gold in silicon and pillars 72 in the insulating substrate 31 is prevented from diffusing into the shape memory alloy film 88, the shape memory alloy the atomic ratio of kicking Ti and Ni in the film 79 has a function of suppressing the variation.

次に、図18(b)に示すように、アルゴン等の不活性ガスの雰囲気内又は真空中で形状記憶合金膜79に対して形状記憶処理を行い、形状記憶合金膜79に平坦な形状を記憶させる。 Next, as shown in FIG. 18 (b), subjected to shape memory treatment the shape memory alloy film 79 in an atmosphere or in a vacuum of inert gas such as argon, a flat shape to the shape memory alloy film 79 for storage.

その形状記憶処理の条件は特に限定されない。 Conditions of the shape memory treatment is not particularly limited. その条件としては、例えば、基板温度350℃〜500℃、処理時間30分〜60分が採用される。 As the condition, for example, a substrate temperature of 350 ° C. to 500 ° C., the treatment time 30 minutes to 60 minutes are employed.

次いで、図19(a)に示すように、形状記憶合金膜79の上に第1のレジストパターン93を形成する。 Then, as shown in FIG. 19 (a), to form a first resist pattern 93 on the shape memory alloy film 79. そして、第1のレジストパターン93をマスクにしながら、アルゴンガスを使用するイオンミリングにより形状記憶合金膜79と金属膜78とをパターニングし、これらの膜の平面形状を矩形状に整形する。 Then, while the first resist pattern 93 as a mask, by ion milling that uses Ar gas patterning the shape memory alloy film 79 and the metal film 78, for shaping the planar shape of these membranes in a rectangular shape.

その後に、第1のレジストパターン93を除去する。 Then, removing the first resist pattern 93.

ここまでの工程により、金属膜78と形状記憶合金膜79とを積層してなるカンチレバー76が形成されたことになる。 By the steps up to this point, so that the cantilever 76 formed by laminating a metal film 78 and the shape memory alloy film 79 is formed.

この後は、図19(b)に示すように、シード層80と各犠牲膜83、86をウエットエッチングにより除去する。 After this, as shown in FIG. 19 (b), a seed layer 80 of each sacrificial layer 83 and 86 is removed by wet etching. 各犠牲膜83、86が銅膜である場合、本工程で使用し得るエッチング液としては、塩化第二鉄溶液、酢酸と過酸化水素水との混合溶液、アンモニア銅錯体系の溶液等のいずれかがある。 When the sacrificial layer 83 and 86 is a copper film, as an etchant may be used in this step, ferric chloride solution, any of the mixed solution, a solution such as ammonia copper complex systems of acetic acid and hydrogen peroxide there or not.

また、ウエットエッチングに代えて、RIEにより本工程を行ってもよい。 Moreover, instead of the wet etching may be carried out this step by RIE.

このように各犠牲膜83、86を除去することで、カンチレバー76が犠牲膜83、86の拘束から開放され、電極73から発生する静電力により下方に撓むことができるようになる。 By thus removing the sacrificial layer 83 and 86, the cantilever 76 is released from the constraint of the sacrificial layer 83 and 86, made by an electrostatic force generated from the electrode 73 to be able to flex downwardly.

以上により、本実施形態に係るスイッチ素子70の基本構造が完成する。 Thus, the basic structure of the switching element 70 according to this embodiment is completed.

(第5実施形態) (Fifth Embodiment)
上記した第4実施形態ではスイッチ素子について説明した。 In the fourth embodiment described above has been described switching elements. 本実施形態では、以下のようにしてスイッチ素子の電気的特性を改善する。 In the present embodiment, as described below to improve the electrical characteristics of the switching element.

図20(a)、(b)は、本実施形態に係るスイッチ素子の断面図である。 Figure 20 (a), (b) is a cross-sectional view of a switch device according to the present embodiment. なお、図20(a)、(b)において、第4実施形態で説明したのと同じ要素には第4実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。 Incidentally, in FIG. 20 (a), (b), the same components as those described in the fourth embodiment are denoted by the same reference numerals as in the fourth embodiment, and their explanation will be omitted herein.

図20(a)に示すように、本実施形態に係るスイッチ素子90では、カンチレバー76を第1の金属膜91、形状記憶合金膜79、及び第2の金属膜92の積層膜とする。 As shown in FIG. 20 (a), the switching element 90 according to this embodiment, the cantilever 76 the first metal film 91, a stacked film of the shape memory alloy film 79, and the second metal film 92.

このうち、第1の金属膜91と第2の金属膜92の材料としては、金、アルミニウム、及び銅等のように、形状記憶合金膜79よりも電気抵抗の小さい純金属を使用する。 Of these, the first metal film 91 as a material of the second metal layer 92, gold, aluminum, and as in the copper, to use small pure metal electrical resistance than the shape memory alloy film 79.

一方、形状記憶合金膜79は、第4実施形態と同様にTiNi膜であり、変態温度T th以上の温度で平坦な形状に戻るように形状記憶処理が施されている。 On the other hand, the shape memory alloy film 79 is TiNi film as in the fourth embodiment, are subjected shape memory process to return to a flat shape at the transformation temperature T th or higher. その変態温度T thは、室温(25℃)程度若しくはそれ以下、例えば−20℃である。 Its transformation temperature T th is room temperature (25 ° C.) of about or less, for example, -20 ° C..

このようなスイッチ素子90は第4実施形態と同様の製造方法で形成され、各膜91、79、92を順に形成した後にそれらをイオンミリングによりパターニングすることで平面形状が矩形状のカンチレバー76が得られる。 Such switching element 90 is formed in the fourth embodiment the same manufacturing process, the planar shape thereof to be patterned by ion milling after forming each layer 91,79,92 is sequentially a rectangular cantilever 76 can get.

また、図20(b)に示すように、本実施形態においても電極73に正電位Vを印加することによりカンチレバー76を撓ませる。 Further, as shown in FIG. 20 (b), to deflect the cantilever 76 by also applying a positive potential V to the electrode 73 in the present embodiment. これにより、第1の導体パターン74と第2の導体パターン75(図14参照)の各々に接点77に当接し、各導体パターン74、75の間でスイッチがオン状態になる。 Thus, the first conductor pattern 74 in contact with the contacts 77 to each of the second conductor pattern 75 (see FIG. 14), the switch is turned on between the conductor patterns 74 and 75.

ここで、各導体パターン74、75に供給される信号が高周波信号の場合、スイッチがオン状態においては、表皮効果によってカンチレバー76の中央よりもその表層に優先的に電流が流れる。 Here, if the signal supplied to the conductor patterns 74, 75 of the high-frequency signal, the switch is turned on, than the center of the cantilever 76 by the skin effect preferentially current flows in the surface layer thereof.

本実施形態では、その表皮効果で電流が集中するカンチレバー76の最上層と最下層に抵抗の低い金属膜91、92を設けたので、高周波信号の減衰を低減してスイッチ素子90の電気的特性を第4実施形態よりも改善することができる。 In the present embodiment, since the current skin effect is provided a lower metal layer 91 and 92 having resistance to top and bottom layers of the cantilever 76 to focus the electrical characteristics of the switch element 90 to reduce the attenuation of the high frequency signal can be improved than that of the fourth embodiment.

(第6実施形態) (Sixth Embodiment)
本実施形態では、以下のようにしてスイッチ素子の電気的特性を更に改善する。 In the present embodiment, the following manner to further improve the electrical characteristics of the switch element.

図21(a)、(b)は、本実施形態に係るスイッチ素子の断面図である。 Figure 21 (a), (b) is a cross-sectional view of a switch device according to the present embodiment. なお、図21(a)、(b)において、第4実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。 Incidentally, in FIG. 21 (a), (b), the same components as those described in the fourth embodiment are denoted by the same reference numerals, and their explanation will be omitted herein.

図21(a)に示すように、本実施形態に係るスイッチ素子100でも、第4実施形態と同様にカンチレバー76の一部76aが柱72の上面に固定される。 As shown in FIG. 21 (a), even switching element 100 according to this embodiment, a portion 76a of the fourth embodiment similarly to the cantilever 76 is fixed to the upper surface of the pillar 72.

但し、本実施形態では、カンチレバー76において、当該一部76aから電極73の上方に至る途中にのみ形状記憶合金膜79を形成する。 However, in the present embodiment, in the cantilever 76, to form only the shape memory alloy film 79 to the way to the upper electrode 73 from the portion 76a.

カンチレバー76の撓ませ方は第4実施形態と同様であり、図21(b)のように電極73に正電位Vを与えることにより、静電力でカンチレバー76を撓ませてスイッチングを行う。 Flexed how the cantilever 76 is the same as in the fourth embodiment, by applying a positive potential V to the electrode 73 as shown in FIG. 21 (b), the perform switching by bending the cantilever 76 by electrostatic force.

ここで、スイッチ素子100の周囲の温度が上昇したとき、熱膨張により金属膜78が上方に反ろうとするが、その反りが原因でカンチレバー76において最も応力が集中する部分は、柱72に固定されている一部76aである。 Here, when the temperature around the switching element 100 is increased, the metal film 78 due to thermal expansion is going Hanro upward, most part stress concentrates in the cantilever 76 due to its warp is fixed to the pillar 72 and that is a part 76a.

そのため、本実施形態のようにその一部76aを覆うように形状記憶合金膜79を形成することで、熱膨張で金属膜78が上方に反ろうとするのを形状記憶合金膜79で抑制でき、正電位Vが印加されていない状態においてカンチレバー76を平坦に維持できる。 Therefore, by forming the shape memory alloy film 79 so as to cover a part 76a of the present embodiment, can prevent the metal film 78 by thermal expansion is going Hanro upward from a shape memory alloy film 79, the cantilever 76 can be maintained flat in a state where a positive potential V is not applied.

更に、接点77の周囲においては金属膜78の上面から形状記憶合金膜79が除去されているので、金属膜78の上側全面に電気抵抗の高い形状記憶合金膜79が存在する場合と比較してカンチレバー76の電気抵抗を下げることができる。 Further, in the periphery of the contact 77 since the shape memory alloy film 79 is removed from the top surface of the metal film 78, as compared with the case where there is a high shape memory alloy film 79 having electrical resistance on the entire upper surface of the metal film 78 it is possible to reduce the electric resistance of the cantilever 76.

よって、各導電パターン74、75(図14参照)に高周波信号を流し、表皮効果でカンチレバー76に電流が流れる場合でも、その電流がカンチレバー76内で減衰するのを防止でき、スイッチ素子100の電気的特性を高めることができるようになる。 Therefore, flow of the high-frequency signal to the conductive patterns 74 and 75 (see FIG. 14), even when in the skin effect current flows in the cantilever 76, it is possible to prevent the the current decays in the cantilever 76, the electrical switch element 100 it is possible to improve the properties.

次に、このスイッチ素子100の製造方法について説明する。 Next, a method for manufacturing a switch element 100.

図22〜図24は、本実施形態に係るスイッチ素子100の製造途中の断面図である。 FIGS. 22-24 are cross-sectional views of a process of producing a switching element 100 according to this embodiment. なお、これらの図において、第4実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。 Incidentally, omitted in these figures, the same components as described in the fourth embodiment are denoted by the same reference numerals, and their explanation will be omitted herein.

スイッチ素子100を製造するには、まず、第4実施形態で説明した図16(a)〜図17(b)の工程を行う。 To manufacture the switching element 100, first, the step of FIG. 16 described (a) ~ FIG 17 (b) in the fourth embodiment.

そして、図22(a)に示すように、第2の犠牲膜86の平坦な上面上と、柱72と接点77の各々の上に金属膜78としてスパッタ法により金膜を1μm〜2μm程度の厚さに形成する。 Then, as shown in FIG. 22 (a), and on the flat upper surface of the second sacrificial layer 86 by sputtering as the metal film 78 on each of the pillars 72 and the contact 77 of gold film about 1μm~2μm thickness is formed. なお、金膜に代えて、アルミニウム膜や銅膜を形成してもよいし、これらの積層膜を形成してもよい。 Instead of the gold film may be formed of aluminum film or a copper film may be formed of these laminated films.

更に、金属膜78と柱72との密着性を向上させるために、金属膜78の形成前に、予め柱72や第2の犠牲膜86の上に密着膜としてチタン膜やクロム膜を形成してもよい。 Furthermore, in order to improve the adhesion between the metal film 78 and the bar 72, prior to formation of the metal film 78 in advance pillars 72 and a titanium film or chromium film is formed as an adhesion layer on the second sacrificial layer 86 it may be.

次いで、図22(b)に示すように、第1のレジストパターン93をマスクにしながら、アルゴンガスを使用するイオンミリングにより金属膜78をパターニングし、金属膜78の平面形状を矩形状に整形する。 Then, as shown in FIG. 22 (b), while the first resist pattern 93 as a mask, the metal film 78 is patterned by ion milling using an argon gas, shaping the planar shape of the metal film 78 in a rectangular shape .

その後に、第1のレジストパターン93は除去される。 Thereafter, the first resist pattern 93 is removed.

次に、図23(a)に示すように、金属膜78と第2の犠牲膜86の各々の上にフォトレジストを塗布し、それを露光、現像することにより、柱72の上方に窓95aを備えた第2のレジストパターン95を形成する。 Next, as shown in FIG. 23 (a), the metal film 78 a photoresist is applied on each of the second sacrificial layer 86, then exposed and developed, a window above the pillars 72 95a forming a second resist pattern 95 having a.

そして、その窓95a内と第2のレジストパターン95の上に、形状記憶合金膜79としてスパッタ法でTiNi膜を1μm〜3μm程度の厚さに形成する。 Then, the inside the window 95a over the second resist pattern 95, to form a TiNi film by sputtering as the shape memory alloy film 79 to a thickness of about 1Myuemu~3myuemu.

その形状記憶合金膜79中のTiとNiの原子数比を適宜調節し、本実施形態では形状記憶合金膜79の変態温度T thを室温以下、例えば−20℃とする。 The shape memory appropriately adjusting the atomic ratio of Ti and Ni in the alloy film 79, in the present embodiment below room temperature transformation temperature T th of the shape memory alloy film 79, for example, -20 ° C..

次いで、図23(b)に示すように、第2のレジストパターン95を除去することで形状記憶合金膜79をリフトオフし、柱72の上方にのみ形状記憶合金膜79を残す。 Then, as shown in FIG. 23 (b), the shape memory alloy film 79 by removing the second resist pattern 95 is lifted off, leaving only the shape memory alloy film 79 above the pillar 72.

ここまでの工程により、金属膜78と形状記憶合金膜79とを備えたカンチレバー76が形成されたことになる。 By the steps up to this point, so that the cantilever 76 and a metal film 78 and the shape memory alloy film 79 is formed.

その後、基板温度を350℃〜500℃、処理時間を30分〜60分とする条件で形状記憶合金膜79に対して形状記憶処理を行い、形状記憶合金膜79に平坦な形状を記憶させる。 Thereafter, the substrate temperature 350 ° C. to 500 ° C., the treatment time was subjected to shape memory treatment against 30 to 60 minutes and the shape memory alloy film 79 under conditions in which to store the flat shape to the shape memory alloy film 79.

次いで、図24に示すように、塩化第二鉄溶液等のエッチング液を用いてシード層80と各犠牲膜83、86をウエットエッチングにより除去する。 Then, as shown in FIG. 24, a seed layer 80 of each sacrificial layer 83 and 86 is removed by wet etching using an etchant such as ferric chloride solution.

以上により、本実施形態に係るスイッチ素子100の基本構造が完成する。 Thus, the basic structure of the switching element 100 according to this embodiment is completed.

(第7実施形態) (Seventh Embodiment)
本実施形態では、電子デバイスとして可変キャパシタを形成する。 In the present embodiment, to form a variable capacitor as an electronic device.

第1実施形態では、図3に示したように、高周波信号S RFに直流バイアス電圧V DCを重畳することで、電極33に対し、高周波信号S RF用の線路としての機能と可動上部電極34を撓ますための駆動電極としての機能の両方を担わせた。 In the first embodiment, as shown in FIG. 3, the high frequency signal S at RF by superimposing a DC bias voltage V DC, the relative electrode 33, the high frequency signal S functions as a line for RF and movable upper electrode 34 both functions as a driving electrode for to deflect were borne.

これに対し、本実施形態では、以下のように線路と駆動電極とを分離する。 In contrast, in the present embodiment, to separate the line and drive electrode as follows.

図25〜図29は、本実施形態に係る可変キャパシタの製造途中の断面図である。 25 to 29 are cross-sectional views of a process of producing a variable capacitor according to the present embodiment.

最初に、図25(a)に示すように、セラミック基板等の絶縁性基板101を用意する。 First, as shown in FIG. 25 (a), providing a insulating substrate 101 such as a ceramic substrate. 絶縁性基板101には銅を材料とする貫通配線106が設けられ、絶縁性基板101の裏面には銅膜等のグランド層102が形成される。 The insulating substrate 101 through wiring 106 is provided to the copper as material, the back surface of the insulating substrate 101 ground layer 102 of the copper film or the like is formed.

そして、その絶縁性基板101の上面に密着膜としてチタン(Ti)膜をスパッタ法で50nm〜100nm程度の厚さに形成した後、その上に金膜をスパッタ法で200nm〜1000nm程度の厚さに形成し、これら金膜とチタン膜とを導電膜103とする。 After the titanium (Ti) film was formed to a thickness of about 50nm~100nm by sputtering, on the order of 200nm~1000nm a gold film by a sputtering method on its thickness as an adhesive layer on the upper surface of the insulating substrate 101 It was formed, and these gold film and the titanium film and the conductive film 103.

次に、図25(b)に示すように、不図示のレジストパターンをメッキレジストに使用するアディティブ法により、電解金メッキで柱108と線路110とを形成する。 Next, as shown in FIG. 25 (b), by the additive method using the resist pattern (not illustrated) in the plating resist, to form the pillar 108 and the line 110 by electrolytic gold plating. その線路110は、グランド層102と協働してマイクロストリップラインの一部となる。 Its line 110 are part of the microstrip line in cooperation with the ground layer 102.

なお、柱108の高さは5μm〜6μm程度であり、線路110の高さは2μm〜3μm程度である。 The height of the column 108 is about 5Myuemu~6myuemu, the height of the line 110 is about 2 m to 3 m. このように高さの異なる二種類のパターンを形成するには、メッキレジストを形成し直して上記のアディティブ法を2回行えばよい。 To form this manner the height two different kinds of pattern, again to form a plating resist may be carried out above additive method twice.

また、線路110の形成に使用したメッキレジストが残存する状態でアルミナ膜等の誘電体膜112をスパッタ法で形成してもよい。 Further, a dielectric film 112 such as an alumina film may be formed by sputtering in a state that the plating resist used for the formation of the line 110 remains. 誘電体膜112の形成後にそのメッキレジストを除去することで、線路110の上面のみに誘電体膜112を選択的に形成することができる。 By removing the plating resist after formation of the dielectric film 112, it is possible to selectively form a dielectric film 112 only on the upper surface of the line 110.

なお、その誘電体膜112の膜厚は、例えば200nm〜500nm程度である。 The thickness of the dielectric film 112 is, for example, about 200 nm to 500 nm.

続いて、図26(a)に示すように、柱108と誘電体膜112の各々の上面を第1のレジストパターン115で保護しながらイオンミリングにより導電膜103をパターニングし、柱108と線路110の間に駆動電極103を形成する。 Subsequently, as shown in FIG. 26 (a), the conductive film 103 is patterned by ion milling while protecting the upper surface of each of the pillars 108 and the dielectric film 112 in the first resist pattern 115, the pillars 108 and the line 110 forming the drive electrodes 103 during the.

この後に、第1のレジストパターン115は除去される。 Thereafter, the first resist pattern 115 is removed.

次いで、図26(b)に示すように、柱108の上面を第2のレジストパターン120で覆いながら絶縁性基板101の上側全面にシード層として不図示の銅膜をスパッタ法で50nm〜100nm程度の厚さに形成する。 Then, as shown in FIG. 26 (b), 50 nm to 100 nm of about copper film (not shown) the upper surface of the pillar 108 as a seed layer on the entire upper surface of the insulating substrate 101 while covering the second resist pattern 120 by sputtering It is formed to a thickness of.

そして、そのシード層を給電層にしながら電解銅メッキを行うことにより、犠牲膜121として上面が平坦な銅メッキ膜を柱108の高さまで成長させる。 Then, by performing electrolytic copper plating with the seed layer to a feeding layer, the upper surface is grown flat copper plated film to the height of the column 108 as a sacrificial layer 121.

その後、第2のレジストパターン120は除去される。 Thereafter, the second resist pattern 120 is removed.

続いて、図27(a)に示すように、犠牲膜121の平坦な上面上と柱108の上に、金属膜123としてスパッタ法で金膜を1μm〜2μm程度の厚さに形成する。 Subsequently, as shown in FIG. 27 (a), on a flat upper surface and at column 108 of sacrificial layer 121, forming a gold film having a thickness of about 1μm~2μm by sputtering as the metal film 123. なお、金属膜123を形成する前に、柱108と犠牲膜121の上に密着膜としてスパッタ法でチタン膜を50nm〜100nm程度の厚さに形成してもよい。 Incidentally, before forming the metal film 123 may be formed a titanium film by sputtering as an adhesion film on the pillar 108 and the sacrificial layer 121 to a thickness of about 50 nm to 100 nm.

次に、図27(b)に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG. 27 (b).

まず、金属膜123の上に、スパッタ法でクロム膜を300nm〜500nm程度の厚さに形成し、そのクロム膜を導電性拡散防止膜124とする。 First, on the metal film 123, the chromium film by sputtering to a thickness of about 300 nm to 500 nm, and the conductive diffusion preventing film 124 and the chromium film.

そして、導電性拡散防止膜124の上に、形状記憶合金膜125としてスパッタ法でチタン膜とニッケル膜を交互に複数積層する。 Then, on the conductive anti-diffusion film 124, a plurality of alternately stacked titanium film and the nickel film by sputtering as the shape memory alloy film 125. この場合、チタン膜とニッケル膜の膜厚は、いずれも5nm〜100nm程度である。 In this case, the thickness of the titanium film and the nickel film are both approximately 5 nm to 100 nm. また、このように積層して得られた形状記憶合金膜125の膜厚は1μm〜3μm程度である。 The thickness of the shape memory alloy film 125 obtained by laminating in this way is about 1Myuemu~3myuemu.

そして、形状記憶合金膜125における最終的なチタンとニッケルとの原子数比は、チタン膜とニッケル膜の各々の膜厚の比により調整し得る。 The atomic ratio of the final titanium and nickel in the shape memory alloy film 125 may be adjusted by the ratio of the thickness of each of the titanium film and the nickel film.

このようにチタン膜とニッケル膜との積層膜を形状記憶合金膜125とすることで、形状記憶合金膜の原子数比のコントロールが容易になる。 Thus a laminated film of a titanium film and the nickel film by a shape memory alloy film 125 facilitates control of the atomic ratio of the shape memory alloy film.

なお、上記の積層膜に代えて、チタンとニッケルの原子数比が調整された形状記憶合金のスパッタターゲットを利用して、形状記憶合金膜125として単層のTiNi合金をスパッタ法で形成してもよい。 Instead of the laminated film described above, by utilizing the sputter target titanium is the adjusted atomic ratio of nickel shape memory alloy, the TiNi alloy single-layer as the shape memory alloy film 125 was formed by sputtering it may be.

その後、スパッタ法により形状記憶合金膜125の上に再びクロム膜を300nm〜500nm程度の厚さに形成し、そのクロム膜を導電性酸化防止膜126とする。 Then, again chromium film on the shape memory alloy film 125 by sputtering to a thickness of about 300 nm to 500 nm, and a conductive oxidation preventive layer 126 and the chromium film.

その導電性酸化防止膜126は、大気中の酸素により形状記憶合金膜125が酸化されるのを防止し、酸化により形状記憶合金膜125の原子数比がずれてその変態温度T thが変動するのを抑制するように機能する。 Its conductive anti-oxidation film 126 prevents the shape memory alloy film 125 by the oxygen in the air is oxidized, its transformation temperature T th and the atomic ratio of the shape memory alloy film 125 is displaced by oxidation varies functions to suppress the.

一方、形状記憶合金膜125の下の導電性拡散防止膜124は、絶縁性基板101中のシリコンや柱108中の金等が形状記憶合金膜125内に拡散するのを防止し、形状記憶合金膜125にけるTiとNiの原子数比が変動するのを抑制する機能を有する。 On the other hand, the conductive anti-diffusion film 124 below the shape memory alloy film 125, and gold in silicon and pillars 108 in the insulating substrate 101 is prevented from diffusing into the shape memory alloy film 125, the shape memory alloy the atomic ratio of kicking Ti and Ni film 125 has a function of suppressing the variation.

ここまでの工程により、各膜123〜126を積層してなる可動上部電極130が形成されたことになる。 By the steps up to this point, so that the movable upper electrode 130 formed by stacking the films 123 to 126 are formed.

次いで、図28(a)に示すように、真空炉における加熱で形状記憶合金膜125に対して形状記憶処理を行い、形状記憶合金膜125に平坦な形状を記憶させる。 Then, as shown in FIG. 28 (a), subjected to shape memory treatment the shape memory alloy film 125 by heating in a vacuum furnace, and stores the flat shape to the shape memory alloy film 125. その形状記憶合金処理の条件としては、例えば、基板温度300℃〜500℃、処理時間30分〜60分が採用される。 The conditions of the shape memory alloy processing, for example, a substrate temperature of 300 ° C. to 500 ° C., the treatment time 30 minutes to 60 minutes are employed.

また、この形状記憶合金処理は、形状記憶合金膜125に対する溶体化処理も兼ねており、形状記憶合金処理によって形状記憶合金膜125中のチタン膜とニッケル膜とが合金化する。 Further, the shape memory alloy process, also serves as the solution heat treatment for the shape memory alloy film 125, the shape memory alloy processing a titanium film and the nickel film in the shape memory alloy film 125 alloying.

次に、図28(b)に示すように、可動上部電極130の上にフォトレジストを塗布し、それを露光、現像することにより、平面形状が矩形状の第3のレジストパターン131を形成する。 Next, as shown in FIG. 28 (b), a photoresist is applied onto the movable upper electrode 130, is then exposed and developed, planar shape to form a third resist pattern 131 rectangular .

そして、第3のレジストパターン131をマスクにしながら、アルゴンガスを使用するイオンミリングにより可動上部電極130をパターニングし、可動上部電極130の平面形状を矩形状に整形する。 Then, while the third resist pattern 131 as a mask, patterning the movable upper electrode 130 by ion milling using an argon gas, shaping the planar shape of the movable upper electrode 130 in a rectangular shape.

その後に、第3のレジストパターン131は除去される。 Thereafter, the third resist pattern 131 is removed.

なお、このように可動上部電極131をパターニングした後に、上記の形状記憶処理(図28(a)参照)を行ってもよい。 In this way, after patterning the movable upper electrode 131 may be performed above the shape memory processing (see FIG. 28 (a)).

次に、図29に示すように、ウエットエッチングにより犠牲膜121を除去する。 Next, as shown in FIG. 29, to remove the sacrificial film 121 by wet etching. 銅を材料とする犠牲膜121は、エッチング液として塩化第二鉄溶液、酢酸と過酸化水素水との混合溶液、アンモニア銅錯体系の溶液等のいずれかを使用することで選択的に除去することができる。 Sacrificial layer 121 containing copper as material is selectively removed by using solution of ferric chloride, a mixed solution of acetic acid and hydrogen peroxide, one of the solutions such as ammonia copper complex systems as an etchant be able to.

そして、このように犠牲膜121を除去することで、可動上部電極130が犠牲膜121の拘束から開放され、駆動電極103aから発生する静電力により下方に撓むことができるようになる。 Then, by removing the sacrificial layer 121 in this manner, the movable upper electrode 130 is released from the constraint of the sacrificial film 121, it is possible to deflect downward by an electrostatic force generated from the driving electrode 103a.

以上により、本実施形態に係る可変キャパシタ140の基本構造が得られる。 Thus, the basic structure of the variable capacitor 140 according to this embodiment is obtained.

この可変キャパシタ140では、線路110と可動上部電極130との間に容量Cが形成され、可動上部電極130が下方に撓むことで線路110に付加される容量Cの大きさが可変となる。 In the variable capacitor 140, the capacitance C is formed between the line 110 and the movable upper electrode 130, the magnitude of the capacitance C of the movable upper electrode 130 is added to the line 110 to flex downward is variable. これにより、線路110の分布定数を変化させることが可能となり、高周波回路の電磁波伝播長を変化させることができる。 This makes it possible to vary the distributed constant line 110, it is possible to vary the electromagnetic wave propagating length of the high frequency circuit. このような可変キャパシタ140は、例えば、可変フィルタに好適に使用される。 Such variable capacitor 140 may be preferably used in the variable filter.

また、本実施形態では、線路110とは別に駆動電極103aを設け、その駆動電極103aに直流電圧を印加して可動上部電極130を引き付けるための静電力を発生させる。 Further, in the present embodiment, separately provided driving electrode 103a and the line 110, to generate an electrostatic force for attracting the movable upper electrode 130 by applying a DC voltage to the drive electrodes 103a. よって、静電力を発生させるための直流電圧を線路110に印加する必要がなく、その直流電圧が原因で誘電体膜112がチャージアップするのを防止できる。 Therefore, it is not necessary to apply a DC voltage to the line 110 for generating an electrostatic force, it is possible to prevent the dielectric layer 112 that the DC voltage due to charge-up.

更に、誘電体膜112を形成しない場合でも、駆動電極103aに印加する直流電圧をコントロールすることで線路110と可動上部電極130とが接触する危険性を低減できる。 Furthermore, it is possible to reduce the risk that, even if not forming a dielectric film 112, the DC voltage applied to the driving electrode 103a and the line 110 by controlling the movable upper electrode 130 is in contact.

また、本実施形態では、ニッケル膜とチタン膜との積層膜を形状記憶合金膜125とするので、ニッケル膜とチタン膜の膜厚の比を制御することで形状記憶合金膜125におけるニッケルとチタンの原子数比を簡単に制御することができる。 Further, in the present embodiment, since the laminated film of a nickel film and a titanium film and the shape memory alloy film 125, nickel and titanium in the shape memory alloy film 125 by controlling the ratio of the thickness of the nickel film and a titanium film it can be controlled easily in atomic ratio.

以下に、このようにして形成した形状記憶合金膜125の物性について本願発明者が行った調査について説明する。 Hereinafter, the physical properties of the shape memory alloy film 125 formed in this way the present inventors have investigated will be described were performed.

図30(a)、(b)は、その調査に使用したサンプルを模式的に示す断面図である。 Figure 30 (a), (b) is a sectional view showing a sample used in the study schematically.

図30(a)に示すように、この調査では、銅を材料とする犠牲膜121の上に導電性拡散防止膜124としてスパッタ法でクロム膜を形成した。 As shown in FIG. 30 (a), in this study, copper was formed chromium film by sputtering as a conductive anti-diffusion film 124 on the sacrificial layer 121 to the material.

そして、その導電性拡散防止膜124の上に、厚さが15nmのチタン膜125aと厚さが10nmのニッケル膜125bとを交互に積層して形状記憶合金膜125を形成した。 Then, thereon a conductive anti-diffusion film 124, the titanium film was formed 125a and thickness by alternately laminating a nickel layer 125b of 10nm shape memory alloy film 125 of 15nm thick.

その形状記憶合金膜125においては、チタン膜125aとニッケル膜125bと一組とし、チタン膜125aとニッケル膜125bを120組積層した。 As the shape memory alloy film 125, a titanium film 125a and the nickel film 125b and a set, and the titanium film 125a and the nickel film 125b stacked 120 pairs. これにより、形状記憶合金膜125のトータルの厚さは3μmとなり、形状記憶合金膜125における原子数比はTi:Ni=48:52となる。 Thus, the total thickness of 3μm next shape memory alloy film 125, the atomic ratio in the shape memory alloy film 125 is Ti: Ni = 48: 52 to become.

次いで、図30(b)に示すように、真空炉において形状記憶合金膜125に対して基板温度を300℃〜500℃、処理時間を30分〜60分とする条件で形状記憶処理を行った。 Then, as shown in FIG. 30 (b), 300 ℃ ~500 ℃ substrate temperature the shape memory alloy film 125 in a vacuum furnace, the shape memory treatment was carried out under conditions of processing time of 30 minutes to 60 minutes . 上記のように、その形状記憶処理は、形状記憶合金膜125に対する溶体化処理も兼ねており、形状記憶合金処理によって複数のチタン膜125aとニッケル膜125bの各々が合金化する。 As described above, the shape memory process, also serves as the solution heat treatment for the shape memory alloy film 125, each of the plurality of titanium film 125a and the nickel film 125b by the shape memory alloy processing alloyed.

図31は、完成後のサンプルを昇温させることで得られた形状記憶合金膜125のDSC(Differential Scanning Calorimetry)曲線を示す図であって、横軸は温度(℃)を示し、縦軸は示唆熱量(mW)を示す。 Figure 31 is a diagram showing a DSC (Differential Scanning Calorimetry) curve of the shape memory alloy film 125 obtained by raising the temperature of the sample after completion, the horizontal axis represents a temperature (° C.), the vertical axis It shows a differential amount of heat (mW).

図31に示されるように、この形状記憶合金膜125は385℃で溶体化する。 As shown in FIG. 31, the shape memory alloy film 125 solution at 385 ° C..

また、図32は、この形状記憶合金膜125の別のDSC曲線を示す図である。 Further, FIG. 32 is a diagram showing another DSC curve of the shape memory alloy film 125.

図32の下側のDSC曲線は、図31のDSC曲線を得た後に形状記憶合金膜125を冷却することで得られたものであり、図32の上側のDSC曲線は、その冷却後に再び形状記憶合金膜125を昇温させて得られたものである。 Lower DSC curve in Figure 32 is one obtained by cooling the shape memory alloy film 125 after obtaining the DSC curves of FIG. 31, the upper DSC curve in Figure 32 is again shape after the cooling the memory alloy film 125 was raised is obtained by.

図32に示されるように、形状記憶合金膜125は、Af点が33℃でMs点が31℃であり、ほぼ室温の変態温度を有することが明らかとなった。 As shown in FIG. 32, the shape memory alloy film 125 is an Ms point is 31 ° C. In Af point 33 ° C., it was found to have a temperature of about room transformation temperature.

次に、本願発明者が行った別の調査について説明する。 Next, a description will be given of another investigation by the present inventors went.

その調査では、環境温度の変化に伴なう可動上部電極130の湾曲量が調査された。 In that study, a bending amount of accompanying the movable upper electrode 130 was investigated to changes in environmental temperature. その可動上部電極130の一部として形成される形状記憶合金膜125の膜厚は2μmであり、その変態温度は47℃である。 The film thickness of the shape memory alloy film 125 formed as a part of the movable upper electrode 130 is 2 [mu] m, the transformation temperature is 47 ° C..

また、比較例として、形状記憶合金膜125を形成せずに金属膜123のみを可動上部電極130としたサンプルも用意した。 As a comparative example, only the metal film 123 without forming the shape memory alloy film 125 was also prepared samples the movable upper electrode 130. そのサンプルでは、金属膜123として厚さが1μmの金膜を形成した。 In the sample, the thickness of the metal film 123 to form a gold film of 1 [mu] m. なお、その金属膜123の下面には、密着膜として厚さが50nmのチタン膜を形成した。 Note that the lower surface of the metal film 123, the thickness of the adhesion film was formed a titanium film of 50nm.

その調査結果を図33に示す。 The survey results are shown in Figure 33.

図33の各グラフの横軸は、柱108(図29参照)から基板横方向に測った可動上部電極130の長さ(μm)を示し、縦軸は、任意の基準点から基板垂直方向に測った可動上部電極130の高さ(μm)である。 The horizontal axis of each graph in Figure 33 shows a column 108 the length of the movable upper electrode 130 as measured (see FIG. 29) in the substrate transverse direction ([mu] m), the vertical axis, perpendicular to the substrate direction from an arbitrary reference point the height of the movable upper electrode 130, measured ([mu] m).

なお、図33では、本実施形態と比較例の各々において、室温のときから可動上部電極130の中央部が上方に変位した量を湾曲量Δで表している。 In FIG. 33, in each of Comparative Example with the present embodiment, the amount by which the central portion of the movable upper electrode 130 is displaced upward since the room temperature bending amount delta.

図33に示すように、本実施形態では、室温〜120℃にわたって可動上部電極130の湾曲量Δは0μmである。 As shown in FIG. 33, in this embodiment, the curvature amount Δ of the movable upper electrode 130 over the room temperature to 120 ° C. is 0 .mu.m.

これに対し、比較例では、120℃のときに湾曲量Δが約9μmとなってしまっている。 In contrast, in the comparative example, the bending amount Δ is gone and about 9μm at 120 ° C..

このことから、本実施形態のように可動上部電極130の一部に形状記憶合金膜125を使用することが、環境温度の変化が原因の可動上部電極130の湾曲を抑制するのに有効であることが確かめられた。 Therefore, it is effective to suppress the bending of the movable upper electrode 130 changes cause of environmental temperature using a shape memory alloy film 125 on a part of the movable upper electrode 130 as in this embodiment it was confirmed.

(第8実施形態) (Eighth Embodiment)
上記した第1〜第7実施形態では、静電力を利用して可動部を撓ませた。 In the first to seventh embodiments described above, it flexed movable portion by utilizing the electrostatic force. これに対し、本実施形態では、圧電素子により可動部を撓ませる。 In contrast, in this embodiment, bending the movable portion by the piezoelectric element.

図34(a)、(b)は、本実施形態に係る可変キャパシタ170の断面図である。 Figure 34 (a), (b) is a cross-sectional view of the variable capacitor 170 according to this embodiment. なお、図34(a)、(b)において、第7実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。 Incidentally, in FIG. 34 (a), (b), the same components as described in the seventh embodiment are denoted by the same reference numerals, and their explanation will be omitted herein.

図34(a)に示すように、本実施形態に係る可変キャパシタ170は可動上部電極160を有する。 As shown in FIG. 34 (a), the variable capacitor 170 according to this embodiment includes a movable upper electrode 160.

その可動上部電極160は、金属膜123、形状記憶合金膜125、上部金属膜127、第1の電極151、圧電素子152、及び第2の電極153をこの順に形成してなる。 Its movable upper electrode 160, a metal film 123, the shape memory alloy film 125, the upper metal layer 127, first electrode 151, made by forming piezoelectric element 152, and the second electrode 153 in this order.

これらのうち、圧電素子152としては、例えば厚さが約1μm〜2μm程度のPZT(lead zirconate titanate)膜を形成し得る。 Among these, as the piezoelectric element 152, for example, the thickness may form from approximately 1μm~2μm about PZT (lead zirconate titanate) film. また、上部金属膜127の材料としては、金、アルミニウム、及び銅等のように、形状記憶合金膜125よりも電気抵抗の小さい純金属を使用する。 The material of the upper metal layer 127, gold, aluminum, and as in the copper, to use small pure metal electrical resistance than the shape memory alloy film 125.

そして、第1の電極151と第2の電極153としては、いずれも厚さが約300nm程度のプラチナ膜を形成し得る。 Then, the first electrode 151 as the second electrode 153, any thickness may form from approximately 300nm about platinum film.

このような可変キャパシタ170では、図34(b)に示すように、第1の電極151に負の電圧を印加し、第2の電極153に正の電圧を印加することにより圧電素子152が撓む。 In such a variable capacitor 170, as shown in FIG. 34 (b), a negative voltage is applied to the first electrode 151, the piezoelectric element 152 by applying a positive voltage to the second electrode 153 Deflection no. そして、その圧電素子152の撓みによって可動上部電極160も撓み、可動上部電極160と線路110とで形成される容量Cの大きさを調節することができる。 Then, it is possible that the movable upper electrode 160 by the deflection of the piezoelectric element 152 deflection, to adjust the size of the capacitor C formed by the movable upper electrode 160 and the line 110.

更に、可動上部電極160が形状記憶合金膜125を有するため、熱膨張によって金属膜123、127が反ろうとしても形状記憶合金膜125がその反りを抑えるように機能し、周囲の温度変化によって可動上部電極160に反りが発生するのを防止できる。 Furthermore, since the movable upper electrode 160 has a shape memory alloy film 125, the thermal expansion acts as the shape memory alloy film 125 even if Hanro metal film 123, 127 is suppressed warpage, moved by the ambient temperature changes the warping is generated can be prevented in the upper electrode 160.

その結果、周囲の温度が変化した場合でも、第1の電極151と第2の電極153との間の電位差により可動上部電極160の反り量を精密に制御でき、周囲の温度変化によらずに所定の容量Cを得ることができる。 As a result, even if the ambient temperature changes, the first electrode 151 can be precisely controlled warpage of the movable upper electrode 160 by the potential difference between the second electrode 153, regardless of the change in the ambient temperature it is possible to obtain a predetermined capacitance C.

次に、この可変キャパシタ170の製造方法について説明する。 Next, a method for manufacturing the variable capacitor 170.

図35〜図37は、本実施形態に係る可変キャパシタの製造途中の断面図である。 FIGS. 35 37 are cross-sectional views of a process of producing a variable capacitor according to the present embodiment.

この可変キャパシタを製造するには、まず、第7実施形態で説明した図25(a)〜図28(a)の工程を行う。 This manufacturing a variable capacitor, first, the process of FIG. 25 (a) ~ FIG. 28 described in the seventh embodiment (a).

なお、本実施形態では、上記のように圧電素子152を利用して可動上部電極160を撓ますため、静電力を発生させるための駆動電極103a(図26(a)参照)は不要である。 In the present embodiment, since to deflect the movable upper electrode 160 by using a piezoelectric element 152 as described above, the driving electrode 103a (see FIG. 26 (a)) for generating an electrostatic force is not required.

更に、図27(b)を参照して説明したように、形状記憶合金膜125の下面と上面の各々には、導電性拡散防止膜124と導電性酸化防止膜126が形成される。 Further, as described with reference to FIG. 27 (b), the in each of the lower and upper surfaces of the shape memory alloy film 125, a conductive diffusion preventing film 124 and the conductive anti-oxidation film 126 is formed.

なお、その導電性酸化防止膜126は、後で形成される圧電素子152(図34(a)参照)の構成原子が形状記憶合金膜125中に拡散するのを防止する拡散防止膜としての機能も兼ねる。 Incidentally, the conductive anti-oxidation film 126 functions as a diffusion preventing film for preventing the constituent atoms of the piezoelectric element 152 (see FIG. 34 (a)) is diffused into the shape memory alloy film 125 to be formed later also doubles as.

続いて、図35(b)に示すように、第2の金属膜127としてスパッタ法等で金膜を形成した後、図36(a)に示すように、その第2の金属膜127の上に第3のレジストパターン131を形成する。 Subsequently, as shown in FIG. 35 (b), after forming a gold film by a sputtering method or the like as the second metal film 127, as shown in FIG. 36 (a), on the second metal film 127 the third resist pattern 131 is formed.

そして、第3のレジストパターン131をマスクにしがなら、イオンミリングにより金属膜123、形状記憶合金膜125、及び上部金属膜127の各々をパターニングする。 Then, not a third resist pattern 131 as a mask is a metal film 123 by ion milling to pattern each of the shape memory alloy film 125 and the upper metal layer 127,.

この後に、第3のレジストパターン131は除去される。 Thereafter, the third resist pattern 131 is removed.

次に、図36(b)に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG. 36 (b).

まず、絶縁性基板101の上側全面に、第1の電極151としてプラチナ膜をスパッタ法で約300nmの厚さに形成する。 First, the entire upper surface of the insulating substrate 101 is formed to a thickness of about 300nm the platinum film by sputtering as a first electrode 151.

次いで、その第1の電極151の上に、ゾルゲル法でPZT塗膜を1μm〜2μmの厚さに形成し、そのPZT塗膜をランプアニールにより硬化させて、圧電素子152を形成する。 Then, over the first electrode 151, a PZT coating by a sol-gel method to a thickness of 1Myuemu~2myuemu, the PZT coating film is cured by lamp annealing to form a piezoelectric element 152.

そして、圧電素子152の上にスパッタ法でプラチナ膜を約300nmの厚さに形成し、そのプラチナ膜を第2の電極153とする。 Then, by sputtering to a thickness of about 300nm platinum film on the piezoelectric element 152, to the platinum film and the second electrode 153.

その後に、第1の電極151、圧電素子152、及び第2の電極153をイオンミリング等によりパターニングする。 Thereafter, the first electrode 151, the piezoelectric element 152, and the second electrode 153 is patterned by ion milling or the like.

ここまでの工程により、形状記憶合金膜125と圧電素子152とを含む可動上部電極160が形成されたことになる。 By the steps up to this point, so that the movable upper electrode 160 comprising a shape memory alloy film 125 and the piezoelectric element 152 are formed.

次に、図37に示すように、ウエットエッチングにより犠牲膜121を除去する。 Next, as shown in FIG. 37, to remove the sacrificial film 121 by wet etching. 銅を材料とする犠牲膜121は、エッチング液として塩化第二鉄溶液、酢酸と過酸化水素水との混合溶液、アンモニア銅錯体系の溶液等のいずれかを使用することで選択的に除去することができる。 Sacrificial layer 121 containing copper as material is selectively removed by using solution of ferric chloride, a mixed solution of acetic acid and hydrogen peroxide, one of the solutions such as ammonia copper complex systems as an etchant be able to.

そして、このように犠牲膜121を除去することで、可動上部電極160が犠牲膜121の拘束から開放され、圧電素子152によって可動上部電極160が下方に撓むことができるようになる。 Then, by removing the sacrificial layer 121 in this manner, the movable upper electrode 160 is released from the constraint of the sacrificial layer 121, the movable upper electrode 160 will be able to flex downwardly by the piezoelectric element 152.

以上により、本実施形態に係る可変キャパシタ170の基本構造が得られる。 Thus, the basic structure of the variable capacitor 170 according to this embodiment is obtained.

(第9実施形態) (Ninth Embodiment)
上記の第8実施形態では、圧電素子152と形状記憶合金膜125とを備えた可変キャパシタについて説明した。 In the eighth embodiment described above has described the variable capacitor and a piezoelectric element 152 and the shape memory alloy film 125.

これに対し、本実施形態では、圧電素子と形状記憶合金膜とを備えたスイッチ素子について説明する。 In contrast, in the present embodiment will be described switch device that includes a piezoelectric element and the shape memory alloy film.

図38(a)、(b)は、本実施形態に係るスイッチ素子の断面図である。 Figure 38 (a), (b) is a cross-sectional view of a switch device according to the present embodiment. なお、図38(a)、(b)において、第5実施形態と第9実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。 Note that in FIG. 38 (a), (b), the same components as described in the fifth embodiment and the ninth embodiment are denoted by the same reference numerals as in these embodiments, in the following description thereof is omitted to.

図38(a)に示すように、本実施形態に係るスイッチ素子190は、接点77、カンチレバー180、及び絶縁体181を有する。 As shown in FIG. 38 (a), the switch element 190 according to this embodiment has a contact 77, the cantilever 180 and the insulator 181,.

このうち、カンチレバー180は、第1の電極151、圧電素子152、第2の電極153、第1の金属膜91、形状記憶合金膜79、及び第2の金属膜92をこの順に形成してなる。 Of these, the cantilever 180 is formed by forming the first electrode 151, the piezoelectric element 152, the second electrode 153, a first metal film 91, the shape memory alloy film 79, and the second metal film 92 in this order .

また、絶縁体181はカンチレバー180の先端に設けられ、その絶縁体181の下面に接点77が設けられる。 Further, the insulator 181 is provided at the tip of the cantilever 180, contact 77 is provided on the lower surface of the insulator 181.

このようなスイッチ素子190は、図38(b)に示すように、第1の電極151に負の電圧を印加し、第2の電極153に正の電圧を印加することにより圧電素子152が撓む。 Such switching element 190, as shown in FIG. 38 (b), a negative voltage is applied to the first electrode 151, the piezoelectric element 152 Deflection by applying a positive voltage to the second electrode 153 no. そして、その圧電素子152の撓みによってカンチレバー180が絶縁性基板31側に撓むため、第1の導体パターン74に接点77が当接し、スイッチ素子190がオン状態となる。 Since the cantilever 180 by the deflection of the piezoelectric element 152 is bent to the insulating substrate 31 side, contact the contact 77 to the first conductor pattern 74 is brought, the switch element 190 is turned on.

更に、カンチレバー180が形状記憶合金膜79を有するため、熱膨張によって各金属膜91、92が絶縁性基板31から離れる方向に反ろうとしても形状記憶合金膜79がその反りを抑えるように機能する。 Furthermore, since the cantilever 180 has a shape memory alloy film 79, the metal film 91 and 92 by thermal expansion can be the shape memory alloy film 79 functions to suppress the warpage trying Hanro away from the insulating substrate 31 .

そのため、周囲の温度が変化した場合でも、第1の電極151と第2の電極153との間の電位差によりカンチレバー180の反り量を制御でき、周囲の温度変化によらずに接点77と第1の導体パターン74とを確実に接触させることができるようになる。 Therefore, even if the ambient temperature changes, the first electrode 151 can control the amount of warping of the cantilever 180 by the potential difference between the second electrode 153, and the contact 77 first regardless of a change in the ambient temperature consisting of a conductor pattern 74 to be able to reliably contacted.

次に、このスイッチ素子190の製造方法について説明する。 Next, a method for manufacturing a switch element 190.

図39〜図41は、本実施形態に係るスイッチ素子の製造途中の断面図である。 FIGS. 39 to 41 are cross-sectional views of a process of producing a switching element according to the present embodiment.

最初に、図39(a)に示す断面構造を得るまでの工程について説明する。 First, steps required until a sectional structure shown in FIG. 39 (a).

まず、第4実施形態で説明した図16(a)〜図17(b)の工程を行うことで、柱72と接点77の周囲を第2の犠牲膜86で埋め込む。 First, by performing the steps of FIG. 16 described in the fourth embodiment (a) ~ FIG 17 (b), embedded around the pillar 72 and the contact 77 in the second sacrificial layer 86.

なお、本実施形態では、第2の犠牲膜86を形成する前に、接点77の上に絶縁体181としてスパッタ法で選択的に酸化シリコン膜を形成しておく。 In the present embodiment, before forming the second sacrificial layer 86, previously formed selectively a silicon oxide film by a sputtering method as the insulating material 181 on top of the contact 77.

次に、柱72、第2の犠牲膜86、及び絶縁体181の各々の上に第1の電極151としてプラチナ膜をスパッタ法で約300nmの厚さに形成する。 Then, posts 72, forming a second sacrificial layer 86, and a platinum film as the first electrode 151 on each of the insulator 181 to a thickness of about 300nm by sputtering.

次いで、その第1の電極151の上に、ゾルゲル法でPZT塗膜を1μm〜2μmの厚さに形成し、そのPZT塗膜をランプアニールにより硬化させて、圧電素子152を形成する。 Then, over the first electrode 151, a PZT coating by a sol-gel method to a thickness of 1Myuemu~2myuemu, the PZT coating film is cured by lamp annealing to form a piezoelectric element 152.

更に、圧電素子152の上にスパッタ法でプラチナ膜を約300nmの厚さに形成し、そのプラチナ膜を第2の電極153とする。 Further, by sputtering to a thickness of about 300nm platinum film on the piezoelectric element 152, to the platinum film and the second electrode 153.

続いて、図39(b)に示すように、第2の電極153の上に、第1の金属膜91としてスパッタ法により金膜を1μm〜2μm程度の厚さに形成する。 Subsequently, as shown in FIG. 39 (b), on the second electrode 153, to form a gold film by a sputtering method as a first metal film 91 to a thickness of about 1Myuemu~2myuemu. なお、金膜に代えて、アルミニウム膜や銅膜を形成してもよいし、これらの積層膜を形成してもよい。 Instead of the gold film may be formed of aluminum film or a copper film may be formed of these laminated films.

そして、第1の金属膜91の上にクロム膜を300nm〜500nm程度の厚さに形成し、そのクロム膜を導電性拡散防止膜88とする。 Then, a chromium film is formed to a thickness of about 300nm~500nm on the first metal film 91, the conductive anti-diffusion layer 88 and the chromium film.

更に、TiNi合金からなるスパッタターゲットを用いると共に、スパッタガスとしてアルゴンガスを使用して、導電性拡散防止膜88の上に形状記憶合金膜79としてスパッタ法でTiNi膜を2μm〜3μm程度の厚さに形成する。 Furthermore, with a sputtering target made of TiNi alloy, using argon gas as a sputtering gas, the sputtering method as the shape memory alloy film 79 on the conductive anti-diffusion layer 88 a TiNi film of about 2μm~3μm thickness form to.

その形状記憶合金膜79は、膜中におけるTiとNiの原子数比を調節することで、変態温度T thが室温程度又はそれ以下、例えば−20℃とされる。 The shape memory alloy film 79 is, by adjusting the atomic ratio of Ti and Ni in the film, the transformation temperature T th is about room temperature or below, for example, as -20 ° C..

次いで、形状記憶合金膜79の上に導電性酸化防止膜89としてスパッタ法でクロム膜を300nm〜500nm程度の厚さに形成する。 Then, a chromium film by a sputtering method as a conductive anti-oxidation film 89 on the shape memory alloy film 79 to a thickness of about 300 nm to 500 nm.

次に、図40(a)に示すように、アルゴン等の不活性ガスの雰囲気内又は真空中で形状記憶合金膜79に対して形状記憶処理を行い、形状記憶合金膜79に平坦な形状を記憶させる。 Next, as shown in FIG. 40 (a), subjected to shape memory treatment the shape memory alloy film 79 in an atmosphere or in a vacuum of inert gas such as argon, a flat shape to the shape memory alloy film 79 for storage.

その形状記憶処理の条件は特に限定されない。 Conditions of the shape memory treatment is not particularly limited. その条件としては、例えば、基板温度350℃〜500℃、処理時間30分〜60分が採用される。 As the condition, for example, a substrate temperature of 350 ° C. to 500 ° C., the treatment time 30 minutes to 60 minutes are employed.

続いて、図40(b)に示すように、形状記憶合金膜79の上に第2の金属膜92として金膜を形成する。 Subsequently, as shown in FIG. 40 (b), to form a gold film as the second metal film 92 on the shape memory alloy film 79.

次に、図41(a)に示すように、第2の金属膜92の上に第1のレジストパターン93を形成する。 Next, as shown in FIG. 41 (a), to form a first resist pattern 93 on the second metal film 92. そして、第1のレジストパターン93をマスクにしながら、アルゴンガスを使用するイオンミリングにより、第2の金属膜92から第1の電極151までをパターニングし、カンチレバー180を形成する。 Then, while the first resist pattern 93 as a mask, by ion milling that uses Ar gas, by patterning the second metal film 92 to the first electrode 151 to form the cantilever 180.

その後に、第1のレジストパターン93を除去する。 Then, removing the first resist pattern 93.

この後は、図41(b)に示すように、シード層80と各犠牲膜83、86をウエットエッチングにより除去する。 After this, as shown in FIG. 41 (b), a seed layer 80 of each sacrificial layer 83 and 86 is removed by wet etching. 各犠牲膜83、86が銅膜である場合、本工程で使用し得るエッチング液としては、塩化第二鉄溶液、酢酸と過酸化水素水との混合溶液、アンモニア銅錯体系の溶液等のいずれかがある。 When the sacrificial layer 83 and 86 is a copper film, as an etchant may be used in this step, ferric chloride solution, any of the mixed solution, a solution such as ammonia copper complex systems of acetic acid and hydrogen peroxide there or not.

また、ウエットエッチングに代えて、RIEにより本工程を行ってもよい。 Moreover, instead of the wet etching may be carried out this step by RIE.

このように各犠牲膜83、86を除去することで、カンチレバー180が犠牲膜83、86の拘束から開放され、圧電素子152によってカンチレバー180が下方に撓むことができるようになる。 By thus removing the sacrificial layer 83 and 86, the cantilever 180 is released from the constraint of the sacrificial layer 83 and 86, the cantilever 180 will be able to flex downwardly by the piezoelectric element 152.

以上により、本実施形態に係るスイッチ素子190の基本構造が完成する。 Thus, the basic structure of the switching element 190 according to this embodiment is completed.

Claims (9)

  1. 基板と、 And the substrate,
    前記基板の上に形成された第1の電極と、 A first electrode formed on said substrate,
    前記第1の電極の上方に設けられ、弾性変形可能な可動部とを備え、 Provided above the first electrode, and an elastically deformable movable portion,
    前記可動部が形状記憶合金膜と金属膜とを含み、 The movable part is seen containing a shape memory alloy film and the metal film,
    前記形状記憶合金膜の変態温度は、前記可動部に含まれる前記金属膜が熱膨張により弾性限界を超える温度よりも低い温度であり、 The transformation temperature of the shape memory alloy film, the metal film included in the movable portion is a temperature lower than the temperature exceeding the elastic limit due to thermal expansion,
    前記可動部は、拡散防止膜と酸化防止膜を備え、 The movable portion includes a diffusion prevention film and the oxidation preventing film,
    前記形状記憶合金膜が、前記拡散防止膜と前記酸化防止膜によって挟まれたことを特徴とする電子デバイス。 An electronic device wherein the shape memory alloy film, characterized in that said sandwiched by the diffusion preventing film and the oxidation preventing film.
  2. 前記可動部は、第2の電極を含み、前記第1の電極と前記第2の電極間に発生する静電力により前記可動部が撓むことを特徴とする請求項1記載の電子デバイス。 It said movable portion includes a second electrode, an electronic device according to claim 1, wherein the movable portion is bent by an electrostatic force generated between the first electrode and the second electrode.
  3. 前記可動部は、第3の電極と第4の電極に挟まれた圧電素子を含み、前記圧電素子の撓みにより前記可動部が撓むことを特徴とする請求項1記載の電子デバイス。 Said movable portion includes a piezoelectric element sandwiched between the third and fourth electrodes, an electronic device according to claim 1, characterized in that the movable part is bent by the deflection of the piezoelectric element.
  4. 前記形状記憶合金膜は、チタン膜とニッケル膜との積層膜、又は、チタン膜とニッケル膜との積層膜に対して熱処理を行った膜であることを特徴とする請求項2に記載の電子デバイス。 Wherein the shape memory alloy film, laminated film of a titanium film and the nickel film, or electronic according to claim 2, characterized in that the film subjected to heat treatment on the laminated film of a titanium film and the nickel film device.
  5. 前記可動部の一部が前記基板に機械的に接続され、 Some of the movable part is mechanically connected to the substrate,
    前記形状記憶合金膜が、前記一部から前記第1の電極の上方に至る途中にのみ形成されたことを特徴とする請求項2に記載の電子デバイス。 Electronic device according to claim 2, wherein the shape memory alloy film, characterized in that only formed in the way to the top of the first electrode from said portion.
  6. 前記形状記憶合金膜の変態温度は、50℃よりも低い温度であることを特徴とする請求項1乃至請求項5のいずれか1項に記載の電子デバイス。 The shape transformation temperature of the memory alloy film, an electronic device according to any one of claims 1 to 5, characterized in that a temperature lower than 50 ° C..
  7. 前記基板の上に、前記第1の電極から間隔をおいて形成された線路を更に有し、 On the substrate, further comprising a line formed at a distance from said first electrode,
    前記可動部が撓むことにより、前記線路と前記最近接の電極との間の容量が可変となることを特徴とする請求項1、請求項2、請求項4、及び請求項5のいずれか1項に記載の電子デバイス。 By the movable portion is bent, according to claim 1, capacitance between the closest electrode and the line is characterized by comprising a variable claim 2, claim 4, and claim 5 the electronic device according to (1).
  8. 基板の上に第1の電極を形成する工程と、 Forming a first electrode on a substrate,
    前記基板と前記第1の電極の上に、上面が平坦な犠牲膜を形成する工程と、 Over said substrate and said first electrode, a step of the upper surface to form a flat sacrificial layer,
    前記犠牲膜の前記上面に、形状記憶合金膜と金属膜とを含む可動部を形成する工程と、 On the top surface of the sacrificial layer, and forming a movable portion including a shape memory alloy film and the metal film,
    前記可動部を前記平坦な上面上で熱処理することにより、前記形状記憶合金膜に平坦な形状を記憶させる工程と、 By heat-treating the movable portion on the flat top surface, a step of storing the flat shape to the shape memory alloy film,
    前記熱処理の後、前記犠牲膜を除去することにより、前記可動部を前記第1の電極から発生する静電力で撓むように弾性変形可能にする工程と、 After the heat treatment, by removing the sacrificial layer, a step to the movable portion elastically deformable to flex by an electrostatic force generated from the first electrode,
    を有し、 I have a,
    前記形状記憶合金膜の変態温度は、前記可動部に含まれる前記金属膜が熱膨張により弾性限界を超える温度よりも低い温度であり、 The transformation temperature of the shape memory alloy film, the metal film included in the movable portion is a temperature lower than the temperature exceeding the elastic limit due to thermal expansion,
    前記可動部を形成する工程は、 The step of forming the movable part,
    前記犠牲膜の前記上面の上方に拡散防止膜を形成する工程と、 Forming a diffusion preventing film above the upper surface of the sacrificial layer,
    前記拡散防止膜の上に前記形状記憶合金膜を形成する工程と、 And forming the shape memory alloy film on the diffusion preventing film,
    前記形状記憶合金膜の上に酸化防止膜を形成する工程とを有することを特徴とする電子デバイスの製造方法。 The method of manufacturing an electronic device, which comprises organic and forming an oxidation film on the shape memory alloy film.
  9. 前記可動部を形成する工程において、チタン膜とニッケル膜とを積層して前記形状記憶合金膜にすると共に、 In the step of forming the movable portion, while the shape memory alloy film by laminating the titanium film and the nickel film,
    前記熱処理により、前記チタン膜と前記ニッケル膜とを合金化することを特徴とする請求項8に記載の電子デバイスの製造方法。 By the heat treatment method of manufacturing an electronic device according to claim 8, characterized in that alloying with the titanium film and the nickel film.
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