JP5644899B1 - 回路検証装置、回路検証方法および回路検証プログラム - Google Patents

Abstract

【課題】論理回路の実機テストにおいても、テストの網羅性を客観的に示す指標値を得ることを可能とする回路検証装置等を提供する。【解決手段】回路検証装置１は、ハードウェア記述言語によって記述された測定対象論理回路のコードカバレッジを算出する回路検証装置であって、測定対象論理回路２内部に設けられた複数の観測点の各々から抽出された測定対象信号３ａ、３ｂ、…に対応するコードが実行されたか否かを測定するカバレッジ観測手段４ａ、４ｂ、…と、各カバレッジ観測手段による測定結果を集約して、測定対象論理回路を記述するコード全体のうちテストされたものの割合を定量的に測定してこれを出力するカバレッジ収集手段５とを備える。【選択図】図１

Description

本発明は、回路検証装置、回路検証方法および回路検証プログラムに関し、特に実機テストにおけるテスト検証漏れを軽減することを可能とする回路検証装置等に関する。

ＬＳＩ（Large Scale Integrated Circuit）の回路規模はますます増大し、かつその設計を短時間で行うことが要求されている。また、ＦＰＧＡ（Field Programmable Gate Alley）など、プログラミングによって動作を記述することが可能な電子回路が普及している。これに伴って、近年は論理回路の設計は回路図ではなく、ハードウェア記述言語（ＨＤＬ: Hardware Description Language）によって行われることが一般的になっている。

このハードウェア記述言語で記述された論理回路の検証にあたっては、そのテスト網羅性や検証確度の指標として、コードカバレッジ（コード網羅率）が用いられている。コードカバレッジとは、各コード（命令文、分岐、経路など）のうち、実行されたものの割合をいう。

特にハードウェア記述言語による論理回路は、実機テストを行う前に、まずはシミュレーションによるテストを行うのが一般的である。このシミュレーションによるテストがどの程度まで行われたかを示す指標として、コードカバレッジが利用される。

これに関連する技術として、次の各々がある。その中でも特許文献１には、システムＬＳＩの論理回路機能の検証で、想定外動作テストパターンを検出してコードカバレッジの抜けを防止するという技術が記載されている。特許文献２には、ＬＳＩの設計検証で、コードカバレッジを直接計測できないエミュレーションに対して、そのコードカバレッジをＬＳＩ機能検証用の記述言語であるアサーション言語に変換して計測するという技術が記載されている。

特許文献３には、被検査回路に挿入された観測点から出力された信号を圧縮回路に出力してフリップフロップに接続するというテスト容易化回路が記載されている。特許文献４には、信号接続関係を共通データベースに格納して利用することによって、コードカバレッジを計測可能としたというＬＳＩ設計検証装置が記載されている。特許文献５には、故障候補を抽出して観測ポイントを決定するという回路設計システムが記載されている。

特許文献６には、試験監視のためのアサーションチェッカーを利用して試験の網羅性を高めるという試験方法が記載されている。特許文献７には、ハードウェアプログラムから意味解釈によってカバレッジポイント群を抽出し、これによって論理シミュレーションを行うという検証装置が記載されている。非特許文献１〜３にはそれぞれ、前述のハードウェア記述言語（ＨＤＬ）、コードカバレッジ、アサーション言語についての用語解説が記載されている。

特開２００８−１３４８０８号公報 特開２０１０−０６７１６０号公報 特開２０００−０９８００１号公報 特開２００３−１９６３４２号公報 特開２００７−１２２４２２号公報 特開２０１０−０４４６２２号公報 特開２０１１−１３８４２８号公報

井澤裕司、「ハードウェア記述言語（その１）−設計手法とその特徴−（論理回路２より）」、［平成２５年６月７日検索］、信州大学工学部、インターネット＜URL：http://laputa.cs.shinshu-u.ac.jp/~yizawa/logic2/chap10/index.html＞ Masaki Kase、「コードカバレッジのまとめ（ソフトウェアテストの勉強室より）」、平成２０年３月９日、［平成２５年６月７日検索］、インターネット＜URL：http://softest.cocolog-nifty.com/blog/2008/03/post_7864.html＞ 「アサーション・ベース検証とは（改訂版EDA用語辞典より）」、平成２１年１月１３日、［平成２５年６月７日検索］、（株）日経ＢＰ、インターネット＜URL：http://techon.nikkeibp.co.jp/article/WORD/20090107/163733/＞

ＬＳＩの回路規模はますます増大し、同時に設計に伴うＴＡＴ（Turn Around Time）の短縮も要求されている。これに伴い、回路の検証漏れが発生しやすくなっている。これは品質の低下につながる問題である。

検証漏れを低減するため、ハードウェア記述言語で記述された論理回路の、実際に回路を構成する前の段階でのテストにおいては、コードカバレッジを指標値として、この指標値を１００％に近づけていくことは良い方法である。

しかしながらこの方法は、実際に回路を構成した後の実機テストでは使用できない。実機テストではコードカバレッジを算出することが不可能であり、またこれを代替しうる有効な指標値が存在しないからである。実機テストでは、予め定められたテスト項目に沿ってテストを行う以外になく、テストの網羅性についての客観的な基準が存在しない。

この問題を解決しうる技術は、前述の特許文献１〜７および非特許文献１〜３には記載されていない。

本発明の目的は、論理回路の実機テストにおいても、テストの網羅性を客観的に示す指標値を得ることを可能とする回路検証装置、回路検証方法および回路検証プログラムを提供することにある。

上記目的を達成するため、本発明に係る回路検証装置は、ハードウェア記述言語によって記述された測定対象論理回路のコードカバレッジを算出する回路検証装置であって、測定対象論理回路内部に設けられた複数の観測点の各々から抽出された測定対象信号に対応するコードが実行されたか否かを測定するカバレッジ観測手段と、各カバレッジ観測手段による測定結果を集約して、測定対象論理回路を記述するコード全体のうちテストされたものの割合を定量的に測定してこれを出力するカバレッジ収集手段と、測定対象論理回路のハードウェア記述言語による記述に、カバレッジ観測手段およびカバレッジ収集手段を追加する測定回路追加手段と
を備えたこと、を特徴とする。

上記目的を達成するため、本発明に係る回路検証方法は、ハードウェア記述言語によって記述された測定対象論理回路のコードカバレッジを算出する回路検証装置が実行する回路検証方法であって、測定対象論理回路内部に設けられた複数の観測点の各々から測定対象信号を抽出し、測定対象論理回路のハードウェア記述言語による記述に、測定対象信号に対応するコードが実行されたか否かを測定するカバレッジ観測手段およびこれらのカバレッジ観測手段による測定結果を集約してこれを出力するカバレッジ収集手段を測定回路追加手段が追加し、測定対象信号に対応するコードが実行されたか否かをカバレッジ観測手段が測定し、各カバレッジ観測手段による測定結果をカバレッジ収集手段が集約し、測定対象論理回路を記述するコード全体のうちテストされたものの割合をカバレッジ収集手段が定量的に測定してこれを出力すること、を特徴とする。

上記目的を達成するため、本発明に係る回路検証プログラムは、ハードウェア記述言語によって記述された測定対象論理回路のコードカバレッジを算出する回路検証装置が備えるプロセッサに、測定対象論理回路のハードウェア記述言語による記述に、測定対象信号に対応するコードが実行されたか否かを測定するカバレッジ観測手段およびこれらのカバレッジ観測手段による測定結果を集約してこれを出力するカバレッジ収集手段を追加する手順、測定対象論理回路内部に設けられた複数の観測点の各々から測定対象信号を抽出する手順、測定対象信号に対応するコードが実行されたか否かを測定する手順、各コードが実行されたか否かの測定結果を集約する手順、および測定対象論理回路を記述するコード全体のうちテストされたものの割合を定量的に測定してこれを出力する手順を実行させること、を特徴とする。

本発明は、上記したように各測定対象信号に対応するコードが実行されたか否かをカバレッジ観測手段によって測定するように構成したので、論理回路の実機テストにおいても、テストの網羅性を客観的に示す指標値を得ることが可能であるという、優れた特徴を持つ回路検証装置、回路検証方法および回路検証プログラムを提供することができる。

本発明の基本形態に係る回路検証装置の構成について示す説明図である。 本発明の第１の実施形態に係る回路検証装置の構成について示す説明図である。 図２に示したカバレッジ観測手段のより具体的な構成について示す説明図である。 本発明の第２の実施形態に係る回路検証装置の構成について示す説明図である。 図４に示した測定回路追加手段が、測定対象論理回路にカバレッジ観測手段を追加する動作について示す説明図である。

（基本形態）
以下、本発明の基本形態の構成について添付図１に基づいて説明する。
基本形態に係る回路検証装置１は、ハードウェア記述言語によって記述された測定対象論理回路のコードカバレッジを算出する回路検証装置であって、測定対象論理回路２内部に設けられた複数の観測点の各々から抽出された測定対象信号３ａ、３ｂ、…に対応するコードが実行されたか否かを測定するカバレッジ観測手段４ａ、４ｂ、…と、各カバレッジ観測手段による測定結果を集約して、測定対象論理回路を記述するコード全体のうちテストされたものの割合を定量的に測定してこれを出力するカバレッジ収集手段５とを備える。
これら各手段のより詳細な構成は、次の実施形態として説明する。

（第１の実施形態）
続いて、本発明の第１の実施形態の構成について添付図２に基づいて説明する。
本実施形態に係る回路検証装置１０は、ハードウェア記述言語によって記述された測定対象論理回路２０のコードカバレッジを算出する回路検証装置であって、測定対象論理回路内部に設けられた複数の観測点の各々から抽出された測定対象信号２１ａ、２１ｂ、…に対応するコードが実行されたか否かを測定するカバレッジ観測手段１１ａ、１１ｂ、…と、各カバレッジ観測手段による測定結果を集約して、測定対象論理回路を記述するコード全体のうちテストされたものの割合を定量的に測定してこれを出力するカバレッジ収集手段１２とを備える。

ここで、カバレッジ観測手段１１が、測定対象信号の１クロック前の値を保持する第１のフリップフロップ１０１と、測定対象信号の現在の値と第１のフリップフロップの値の反転との間の積論理を出力するライズ判定回路１０２と、ライズ判定回路の出力値を保持する第２のフリップフロップ（ライズ用フリップフロップ１０４）とを備える。また、測定対象信号の現在の値の反転と第１のフリップフロップの値との間の積論理を出力するフォール判定回路１０３と、フォール判定回路の出力値を保持する第３のフリップフロップ（フォール用フリップフロップ１０５）も備える。

そして、カバレッジ収集手段１２が、第２のフリップフロップおよび第３のフリップフロップに保持された出力値を収集して、当該出力値から観測点において信号値の変化が発生したか否かを集計する機能を備える。

以上の構成を備えることにより、この回路検証装置１０は、論理回路の実機テストにおいても、テストの網羅性を客観的に示す指標値を得ることが可能なものとなる。
以下、これをより詳細に説明する。

図２は、本発明の第１の実施形態に係る回路検証装置１０の構成について示す説明図である。回路検証装置１０は、測定対象論理回路２０の複数の測定対象信号２１ａ、２１ｂ、…と接続され、この測定対象論理回路２０の状態をテストする。測定対象信号２１ａ、２１ｂ、…は、最終的な出力信号を全て含み、また測定対象論理回路２０内部にテスト用に設けられた観測点から抽出される信号を含んでもよい。

回路検証装置１０は、測定対象信号２１ａ、２１ｂ、…の各々に対して、これらの各信号に対応する各コードが実行されたか否かを測定するカバレッジ観測手段１１ａ、１１ｂ、…を備えている。さらに、これらカバレッジ観測手段１１ａ、１１ｂ、…による測定結果を集約して、測定対象論理回路２０全体のうちどの程度テストされたかを定量的に測定するカバレッジ収集手段１２を備えている。

図３は、図２に示したカバレッジ観測手段１１ａ、１１ｂ、…のより具体的な構成について示す説明図である。カバレッジ観測手段１１ａ、１１ｂ、…は各々、全て共通した構成を備えるので、以下総称してカバレッジ観測手段１１という。同様に、総称としてのカバレッジ観測手段１１に入力される測定対象信号２１ａ、２１ｂ、…も、総称して測定対象信号２１という。

カバレッジ観測手段１１は、測定対象信号２１の１クロック前の値を保持するフリップフロップ１０１、測定対象信号２１の値とフリップフロップ１０１の値の反転との間の積論理を出力するライズ判定回路１０２、測定対象信号２１の値の反転とフリップフロップ１０１の値との間の積論理を出力するフォール判定回路１０３、ライズ判定回路１０２の出力値を保持するライズ用フリップフロップ１０４、およびフォール判定回路１０３の出力値を保持するフォール用フリップフロップ１０５とを備える。

ここで「ライズ」とは、測定対象信号２１の値が１クロックの間に「０」から「１」に変化すること、「フォール」とはその値が１クロックの間に「１」から「０」に変化することをいう。測定対象信号２１の１クロック前の値をフリップフロップ１０１によって保持しているので、ライズおよびフォールを検出することが可能となっている。

カバレッジ収集手段１２は、ライズ用フリップフロップ１０４およびフォール用フリップフロップ１０５に保持された出力値を収集してライズおよびフォールが発生したか否かを検出することによって、テストの網羅性を知ることができる。

（第１の実施形態の全体的な動作と効果）
次に、上記の実施形態の全体的な動作について説明する。
本実施形態に係る回路検証方法は、ハードウェア記述言語によって記述された測定対象論理回路のコードカバレッジを算出する回路検証装置にあって、測定対象論理回路内部に設けられた複数の観測点の各々から測定対象信号を抽出し、測定対象信号に対応するコードが実行されたか否かをカバレッジ観測手段が測定し、各カバレッジ観測手段による測定結果をカバレッジ収集手段が集約し、測定対象論理回路を記述するコード全体のうちテストされたものの割合をカバレッジ収集手段が定量的に測定してこれを出力する。

また、測定対象信号に対応するコードが実行されたか否かを測定する処理が、測定対象信号の１クロック前の値を第１のフリップフロップが保持し、測定対象信号の現在の値と第１のフリップフロップの値の反転との間の積論理をライズ判定回路が出力し、ライズ判定回路の出力値を第２のフリップフロップが保持する。さらに、測定対象信号の現在の値の反転と第１のフリップフロップの値との間の積論理をフォール判定回路が出力し、フォール判定回路の出力値を第３のフリップフロップが保持する。

そして、各カバレッジ観測手段による測定結果を集約する処理が、第２のフリップフロップおよび第３のフリップフロップに保持された出力値を収集するものであると共に、コード全体のうちテストされたものの割合を定量的に測定する処理が、収集された出力値から観測点において信号値の変化が発生したか否かを集計するものである。

ここで、上記各動作ステップについては、これをコンピュータで実行可能にプログラム化し、これらを前記各ステップを直接実行する回路検証装置が備えるプロセッサに実行させるようにしてもよい。本プログラムは、非一時的な記録媒体、例えば、ＤＶＤ、ＣＤ、フラッシュメモリ等に記録されてもよい。その場合、本プログラムは、記録媒体からコンピュータによって読み出され、実行される。
この動作により、本実施形態は以下のような効果を奏する。

本実施形態によれば、論理回路の実機テストにおいて、既存技術では取得できなかった測定対象論理回路のコードカバレッジを算出することが可能となる。これはもちろん、当該測定対象論理回路に対するテストも網羅性を示す客観的な数値となりうるものである。

（第２の実施形態）
本発明の第２の実施形態に係る回路検証装置２１０は、第１の実施形態として示した回路検証装置１０の構成に加えて、測定対象論理回路のハードウェア記述言語による記述に、カバレッジ観測手段およびカバレッジ収集手段を追加する測定回路追加手段２１３を新たに備える構成としている。

この構成によっても、第１の実施形態と同一の効果が得られることに加えて、論理回路の検証に要する時間をさらに短縮し、また回路の検証に係る様々な要求に対して柔軟に対応することが可能となる。
以下、これをより詳細に説明する。

図４は、本発明の第２の実施形態に係る回路検証装置２１０の構成について示す説明図である。回路検証装置２１０は、第１の実施形態に係る回路検証装置１０と同一のカバレッジ観測手段１１およびカバレッジ収集手段１２に加えて、測定回路追加手段２１３を備える点で第１の実施形態と異なっている。

測定回路追加手段２１３は、測定対象論理回路２０のハードウェア記述言語による記述に、カバレッジ観測手段１１およびカバレッジ収集手段１２の記述を追加する。これによって、これらの各手段を生成して、第１の実施形態と同一の動作を実現する。

図５は、図４に示した測定回路追加手段２１３が、測定対象論理回路２０にカバレッジ観測手段１１を追加する動作について示す説明図である。図５は、測定対象論理回路２０のハードウェア記述言語（ｖｅｒｉｌｏｇＨＤＬ）による記述２２１を示し、その中の測定対象信号２１を「ａａａ」として示している。

測定回路追加手段２１３は、まず測定対象信号２１を「ａａａ」に、図３に示すフリップフロップ１０１を追加する（図５のステップＳ２０１）。続いて、測定対象信号２１の値とフリップフロップ１０１の値の反転との間の積論理を出力するライズ判定回路１０２と、その出力値を保持するライズ用フリップフロップ１０４とを追加する（図５のステップＳ２０２）。さらに、測定対象信号２１の値の反転とフリップフロップ１０１の値との間の積論理を出力するフォール判定回路１０３と、その出力値を保持するフォール用フリップフロップ１０５とを追加する（図５のステップＳ２０３）。

これにさらにカバレッジ収集手段１２を追加する動作については記載を省略するが、この図５の手法と同様である。また、ｖｅｒｉｌｏｇＨＤＬ以外のハードウェア記述言語も、これと同様に利用することができる。

さらに、測定対象論理回路２０がＦＰＧＡによって構成されるものであれば、コードカバレッジの測定が終了したら、測定回路追加手段２１３がカバレッジ観測手段１１およびカバレッジ収集手段１２を削除するようにしてもよい。これによって、コードカバレッジの測定段階では容量の大きいＦＰＧＡを使用し、測定が終了して製品出荷の段階になれば容量の小さいＦＰＧＡを使用する、といったことも可能となる。また、論理回路全体ではなく、その一部に対してコードカバレッジの測定を行うことも可能となる。

本実施形態は、これによって、論理回路の検証に要する時間をさらに短縮し、また回路の検証に係る様々な要求に対して柔軟に対応することが可能となる。

これまで本発明について図面に示した特定の実施形態をもって説明してきたが、本発明は図面に示した実施形態に限定されるものではなく、本発明の効果を奏する限り、これまで知られたいかなる構成であっても採用することができる。

上述した実施形態について、その新規な技術内容の要点をまとめると、以下のようになる。なお、上記実施形態の一部または全部は、新規な技術として以下のようにまとめられるが、本発明は必ずしもこれに限定されるものではない。

（付記１） ハードウェア記述言語によって記述された測定対象論理回路のコードカバレッジを算出する回路検証装置であって、
前記測定対象論理回路内部に設けられた複数の観測点の各々から抽出された測定対象信号に対応するコードが実行されたか否かを測定するカバレッジ観測手段と、
前記各カバレッジ観測手段による測定結果を集約して、前記測定対象論理回路を記述するコード全体のうちテストされたものの割合を定量的に測定してこれを出力するカバレッジ収集手段と
を備えたこと、を特徴とする回路検証装置。

（付記２） 前記カバレッジ観測手段が、
前記測定対象信号の１クロック前の値を保持する第１のフリップフロップと、
前記測定対象信号の現在の値と前記第１のフリップフロップの値の反転との間の積論理を出力するライズ判定回路と、
前記ライズ判定回路の出力値を保持する第２のフリップフロップと
を備えたこと、を特徴とする付記１に記載の回路検証装置。

（付記３） 前記カバレッジ観測手段が、
前記測定対象信号の現在の値の反転と前記第１のフリップフロップの値との間の積論理を出力するフォール判定回路と、
前記フォール判定回路の出力値を保持する第３のフリップフロップと
を備えたこと、を特徴とする付記２に記載の回路検証装置。

（付記４） 前記カバレッジ収集手段が、前記第２のフリップフロップおよび前記第３のフリップフロップに保持された出力値を収集して、当該出力値から前記観測点において信号値の変化が発生したか否かを集計する機能を備えること、を特徴とする付記３に記載の回路検証装置。

（付記５） 前記測定対象論理回路の前記ハードウェア記述言語による記述に、前記カバレッジ観測手段および前記カバレッジ収集手段を追加する測定回路追加手段
を備えたこと、を特徴とする付記１に記載の回路検証装置。

（付記６） 前記測定回路追加手段が、前記コードカバレッジの算出が終了した後に、前記測定対象論理回路の前記ハードウェア記述言語による記述から前記カバレッジ観測手段および前記カバレッジ収集手段を削除する機能を備えたこと、を特徴とする付記５に記載の回路検証装置。

（付記７） ハードウェア記述言語によって記述された測定対象論理回路のコードカバレッジを算出する回路検証装置にあって、
前記測定対象論理回路内部に設けられた複数の観測点の各々から測定対象信号を抽出し、
前記測定対象信号に対応するコードが実行されたか否かをカバレッジ観測手段が測定し、
前記各カバレッジ観測手段による測定結果をカバレッジ収集手段が集約し、
前記測定対象論理回路を記述するコード全体のうちテストされたものの割合を前記カバレッジ収集手段が定量的に測定してこれを出力すること、を特徴とする回路検証方法。

（付記８） 前記測定対象信号に対応するコードが実行されたか否かを測定する処理が、
前記測定対象信号の１クロック前の値を第１のフリップフロップが保持し、
前記測定対象信号の現在の値と前記第１のフリップフロップの値の反転との間の積論理をライズ判定回路が出力し、
前記ライズ判定回路の出力値を第２のフリップフロップが保持すること、を特徴とする付記７に記載の回路検証方法。

（付記９） 前記測定対象信号に対応するコードが実行されたか否かを測定する処理がさらに、
前記測定対象信号の現在の値の反転と前記第１のフリップフロップの値との間の積論理をフォール判定回路が出力し、
前記フォール判定回路の出力値を第３のフリップフロップが保持すること、を特徴とする付記８に記載の回路検証方法。

（付記１０） 前記各カバレッジ観測手段による測定結果を集約する処理が、前記各カバレッジ観測手段による測定結果を集約する処理が、前記第２のフリップフロップおよび前記第３のフリップフロップに保持された出力値を収集するものであると共に、
前記コード全体のうちテストされたものの割合を定量的に測定する処理が、前記収集された出力値から前記観測点において信号値の変化が発生したか否かを集計するものであること、を特徴とする付記９に記載の回路検証方法。

（付記１１） ハードウェア記述言語によって記述された測定対象論理回路のコードカバレッジを算出する回路検証装置にあって、
前記回路検証装置が備えるプロセッサに、
前記測定対象論理回路内部に設けられた複数の観測点の各々から測定対象信号を抽出する手順、
前記測定対象信号に対応するコードが実行されたか否かを測定する手順、
前記各コードが実行されたか否かの測定結果を集約する手順、
および前記測定対象論理回路を記述するコード全体のうちテストされたものの割合を定量的に測定してこれを出力する手順
を実行させること、を特徴とする回路検証プログラム。

本発明は、ＬＳＩの設計と検証に対して適用可能である。特に大規模なＬＳＩに適している。

１、１０、２１０ 回路検証装置
２、２０ 測定対象論理回路
３ａ、３ｂ、２１、２１ａ、２１ｂ 測定対象信号
４ａ、４ｂ、１１、１１ａ、１１ｂ カバレッジ観測手段
５、１２ カバレッジ収集手段
１０１ フリップフロップ
１０２ ライズ判定回路
１０３ フォール判定回路
１０４ ライズ用フリップフロップ
１０５ フォール用フリップフロップ
２１３ 測定回路追加手段
２２１ 記述

Claims (9)

1. ハードウェア記述言語によって記述された測定対象論理回路のコードカバレッジを算出する回路検証装置であって、
   前記測定対象論理回路内部に設けられた複数の観測点の各々から抽出された測定対象信号に対応するコードが実行されたか否かを測定するカバレッジ観測手段と、
   前記各カバレッジ観測手段による測定結果を集約して、前記測定対象論理回路を記述するコード全体のうちテストされたものの割合を定量的に測定してこれを出力するカバレッジ収集手段と、
   前記測定対象論理回路の前記ハードウェア記述言語による記述に、前記カバレッジ観測手段および前記カバレッジ収集手段を追加する測定回路追加手段と
   を備えたこと、を特徴とする回路検証装置。
2. 前記カバレッジ観測手段が、
   前記測定対象信号の１クロック前の値を保持する第１のフリップフロップと、
   前記測定対象信号の現在の値と前記第１のフリップフロップの値の反転との間の積論理を出力するライズ判定回路と、
   前記ライズ判定回路の出力値を保持する第２のフリップフロップと
   を備えたこと、を特徴とする請求項１に記載の回路検証装置。
3. 前記カバレッジ観測手段が、
   前記測定対象信号の現在の値の反転と前記第１のフリップフロップの値との間の積論理を出力するフォール判定回路と、
   前記フォール判定回路の出力値を保持する第３のフリップフロップと
   を備えたこと、を特徴とする請求項２に記載の回路検証装置。
4. 前記カバレッジ収集手段が、
   前記第２のフリップフロップおよび前記第３のフリップフロップに保持された出力値を収集して、当該出力値から前記観測点において信号値の変化が発生したか否かを集計する機能を備えること、を特徴とする請求項３に記載の回路検証装置。
5. ハードウェア記述言語によって記述された測定対象論理回路のコードカバレッジを算出する回路検証装置が実行する回路検証方法であって、
   前記測定対象論理回路の前記ハードウェア記述言語による記述に、測定対象信号に対応するコードが実行されたか否かを測定するカバレッジ観測手段およびこれらのカバレッジ観測手段による測定結果を集約してこれを出力するカバレッジ収集手段を測定回路追加手段が追加し、
   前記測定対象論理回路内部に設けられた複数の観測点の各々から前記測定対象信号を抽出し、
   前記測定対象信号に対応するコードが実行されたか否かを前記カバレッジ観測手段が測定し、
   前記各カバレッジ観測手段による測定結果を前記カバレッジ収集手段が集約し、
   前記測定対象論理回路を記述するコード全体のうちテストされたものの割合を前記カバレッジ収集手段が定量的に測定してこれを出力すること、
   を特徴とする回路検証方法。
6. 前記測定対象信号に対応するコードが実行されたか否かを測定する処理が、
   前記測定対象信号の１クロック前の値を第１のフリップフロップが保持し、
   前記測定対象信号の現在の値と前記第１のフリップフロップの値の反転との間の積論理をライズ判定回路が出力し、
   前記ライズ判定回路の出力値を第２のフリップフロップが保持すること、を特徴とする請求項５に記載の回路検証方法。
7. 前記測定対象信号に対応するコードが実行されたか否かを測定する処理がさらに、
   前記測定対象信号の現在の値の反転と前記第１のフリップフロップの値との間の積論理をフォール判定回路が出力し、
   前記フォール判定回路の出力値を第３のフリップフロップが保持すること、を特徴とする請求項６に記載の回路検証方法。
8. 前記各カバレッジ観測手段による測定結果を集約する処理が、前記第２のフリップフロップおよび前記第３のフリップフロップに保持された出力値を収集するものであると共に、
   前記コード全体のうちテストされたものの割合を定量的に測定する処理が、前記収集された出力値から前記観測点において信号値の変化が発生したか否かを集計するものであること、を特徴とする請求項７に記載の回路検証方法。
9. ハードウェア記述言語によって記述された測定対象論理回路のコードカバレッジを算出する回路検証装置が備えるプロセッサに、
   前記測定対象論理回路の前記ハードウェア記述言語による記述に、測定対象信号に対応するコードが実行されたか否かを測定するカバレッジ観測手段およびこれらのカバレッジ観測手段による測定結果を集約してこれを出力するカバレッジ収集手段を追加する手順、
   前記測定対象論理回路内部に設けられた複数の観測点の各々から前記測定対象信号を抽出する手順、
   前記測定対象信号に対応するコードが実行されたか否かを測定する手順、
   前記各コードが実行されたか否かの測定結果を集約する手順、
   および前記測定対象論理回路を記述するコード全体のうちテストされたものの割合を定量的に測定してこれを出力する手順
   を実行させること、を特徴とする回路検証プログラム。

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