JP5583238B2 - Nand type nonvolatile semiconductor memory device and manufacturing method thereof - Google Patents

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Description

本発明は、MONOS型のメモリセルを有するNAND型不揮発性半導体メモリ装置およびその製造方法に関する。 The present invention relates to a NAND type nonvolatile semiconductor memory device having a MONOS type memory cell.

フラッシュメモリでは、メモリ容量の大容量化に伴い、メモリセルサイズの微細化が進行している。 In flash memory, increase in capacity of a memory capacity, miniaturization of the memory cell size is in progress. そのため、極微細セルでは、電荷蓄積層をフローティングゲート型から電荷トラップ機能を有する絶縁膜に変更したMONOS(Metal−Oxide−Nitride−Oxide−Semiconductor)型メモリが注目されている。 Therefore, in the very fine cells, MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) type memory has been changed to an insulating film having a charge trapping function charge storage layer from the floating gate has been attracting attention.

MONOS型メモリは、電荷を選択的に通過させるトンネル絶縁膜、電荷蓄積層および前記電荷蓄積層と制御ゲート電極間の電流を阻止するブロック絶縁膜が順次積層された構造を有している。 MONOS type memory, the tunnel insulating film for selectively passing a charge, a block insulating film to prevent current between the charge storage layer and the charge storage layer the control gate electrode has a sequentially stacked. そして、素子の簡略化、微細化が可能であることから、次世代メモリとして更なる微細化への検討が進められている。 Then, simplification of the device, since it is possible to miniaturize, considered to further miniaturization as a next generation memory has been developed.

現在、MONOS型メモリを用いた極微細セル実現に向けた検討として、これまでブロック絶縁膜として用いてきたシリコン酸化膜に変わって、更に誘電率の高い材料(High−k材料)を導入する試みが検討されている。 Currently, a study for the ultrafine cell implemented using a MONOS type memory, so far changed into silicon oxide film has been used as the block insulating film, introducing a higher dielectric constant material (High-k material) attempts There has been studied. 特に、アルミニウム酸化物膜はシリコン酸化膜に比べて誘電率が高く、かつ電荷保持特性において良好な性能を示すことから、次世代ブロック絶縁膜として実用化に向けた検討が行われている(例えば、非特許文献1)。 In particular, the aluminum oxide film high dielectric constant than silicon oxide film, and because it exhibits good performance in charge retention characteristics, study for practical use as a next-generation block insulating film is performed (e.g. non-Patent Document 1).

本発明は、上記事情を考慮してなされたものであり、その目的とするところは、アルミニウム酸化物膜をブロック絶縁膜とする高性能なMONOS型のNAND型不揮発性半導体メモリ装置およびその製造方法を提供することにある。 The present invention has been made in view of these circumstances, it is an object of high-performance MONOS type NAND-type nonvolatile semiconductor memory device and a manufacturing method thereof of the aluminum oxide film as the block insulating film It is to provide a.

本発明の一態様のNAND型不揮発性半導体メモリ装置は、直列接続された複数のメモリセルトランジスタと、直列接続された前記複数のメモリセルトランジスタの端部に設けられる選択トランジスタを備え、前記メモリセルトランジスタは、半導体領域上の第1の絶縁膜と、前記第1の絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の、アルミニウム酸化物である第2の絶縁膜と、前記第2の絶縁膜上の第1の制御ゲート電極と、前記第1の制御ゲート電極の両側の前記半導体領域中に形成される第1のソース/ドレイン領域を備え、前記選択トランジスタは、前記半導体領域上の第3の絶縁膜と、前記第3の絶縁膜上の、アルミニウム酸化物であり、5価カチオン元素を含有する第4の絶縁膜と、前記第4の絶縁膜上の第2の制御ゲート電 One aspect of the NAND-type nonvolatile semiconductor memory device of the present invention comprises a plurality of memory cell transistors connected in series, a selection transistor provided in an end portion of said plurality of memory cell transistors connected in series, the memory cells transistor, a first insulating film on a semiconductor region, a charge storage layer on the first insulating film, on the charge storage layer, a second insulating film is an aluminum oxide, the second a first control gate electrode on the insulating film, comprises a first source / drain region formed in the semiconductor region of opposite sides of said first control gate electrode, the select transistor on the semiconductor region the third insulating film, on said third insulating film, an aluminum oxide, a fourth insulating film containing pentavalent cationic element, a second control gate electrode on the fourth insulating film と、前記第2の制御ゲート電極の両側の前記半導体領域中に形成される第2のソース/ドレイン領域を備え、前記5価カチオン元素の前記第4の絶縁膜中の濃度が0.015≦M/(Al+M)≦0.15(M=5価カチオン元素)である。 When, with the said semiconductor region second source / drain region formed in opposite sides of the second control gate electrode, the concentration 0.015 ≦ in the fourth insulating film of the pentavalent cationic element M / (Al + M) ≦ 0.15 (M = 5 divalent cationic element) Ru der.

本発明によれば、アルミニウム酸化物膜をブロック絶縁膜とする高性能なMONOS型のNAND型不揮発性半導体メモリ装置およびその製造方法を提供することが可能となる。 According to the present invention, it is possible to provide a high-performance MONOS type NAND-type nonvolatile semiconductor memory device and a manufacturing method thereof of the aluminum oxide film as the block insulating film.

NAND型不揮発性半導体メモリ装置では、メモリセルトランジスタ領域と、所望のメモリセルジスタを選択する選択トランジスタが配置される選択トランジスタ領域が設けられる。 In NAND type nonvolatile semiconductor memory device includes a memory cell transistor region, the selection transistor region in which a select transistor is arranged for selecting a desired memory cell register is provided. そして、作製工程数およびコスト削減のために、メモリセルトランジスタと選択トランジスタの構造をできるだけ共通化させる製造方法がとられている。 And for number of manufacturing steps and cost reduction, a manufacturing method for common as possible the structure of the selection transistor and the memory cell transistor is employed. 直列に接続されるメモリセルトランジスタ列と選択トランジスタとの間隔は、集積度と誤書き込み等の電気的特性との兼ね合いで決められる。 Distance between the memory cell transistor rows and select transistors connected in series is determined in view of the electrical characteristics of such erroneous writing and density. 通常は、メモリセルトランジスタの制御ゲート電極部分と同間隔の、素子としては機能しないゲートダミーパターンを1個ないし数個介在させている。 Normally, the control gate electrode portion and the spacing of the memory cell transistor, and a gate dummy pattern is one or several intervening not work as a device.

MONOS型メモリのブロック絶縁膜にアルミニウム酸化物膜(以下、アルミニウム酸化物膜を代表して、Al 膜という表記も用いる)を用いる場合、選択トランジスタ領域にはその特性上、必ずしもアルミニウム酸化物膜は必須ではない。 MONOS type aluminum oxide film on the block insulating film of the memory (hereinafter, on behalf of the aluminum oxide film, Al 2 O 3 notation film is also used) is used, the selection transistor is in a region thereof on the characteristic, not necessarily aluminum oxide Monomaku is not essential. しかし、選択除去工程の増加、合わせズレによる特性ばらつき、および最大の懸念点であるアルミニウム酸化物膜のドライエッチング加工の困難さに起因するアルミニウム酸化物膜下のゲートSiO の電気的特性劣化、等を避けなければならない。 However, selection increased removal process, combined characteristic variation due to the deviation, and the maximum of the aluminum oxide film of the dry etching of the difficulties in due to the aluminum oxide film electrical degradation of the gate SiO 2 under a concern, It must be avoided and the like. このため、選択トランジスタ領域はメモリトランジスタ領域と同じ、電極/Al /SiN/SiO 構造(MANOS)あるいはSiNを除去した電極/Al /SiO 構造(MAOS)となる。 Therefore, selection transistor region becomes the memory transistor region the same, an electrode / Al 2 O 3 / SiN / SiO 2 structure (MANOS) electrode / Al 2 to remove SiN or O 3 / SiO 2 structure (MAOS).

前者の場合、電荷蓄積層であるSiNによる電荷トラップは免れず、一方、後者においてもAl /SiO2界面起因の電荷トラップが発生してしまう。 In the former case, the charge trapping of SiN as the charge storage layer is not spared, while also Al 2 O 3 / SiO2 interface due to charge trapping in the latter occurs. いずれの場合もトランジスタの閾値シフトが大きいことから、閾値制御が困難であることが問題となる。 Since even larger threshold shifts transistors each case, it is a problem threshold control is difficult. したがって、ブロッキング絶縁膜にAl 膜を用いた場合においても、選択トランジスタでの電荷トラップによる閾値シフトを低減させることが求められる。 Therefore, in the case of using an Al 2 O 3 film on the blocking insulating layer may be required to reduce the threshold shift due to charge trapping in the selection transistor.

本発明の実施の形態を説明する前に、本発明の基本原理について説明する。 Before describing the embodiments of the present invention, a description will be given of the basic principle of the present invention. 本発明者らは、NAND型不揮発性半導体メモリ装置の選択トランジスタのゲート絶縁膜としてAl /SiO 積層膜を用いた場合に、Al 中に4価カチオン元素あるいは5価カチオン元素あるいはNを導入することによって、電荷トラップ量が低減することを見出した。 The present inventors have found that when using an Al 2 O 3 / SiO 2 multilayer film as a gate insulating film of the select transistor of the NAND type nonvolatile semiconductor memory device, tetravalent cationic element or pentavalent cation in Al 2 O 3 by introducing the element or N, it found that charge trapping quantity is reduced. その実験事実を以下に示す。 It shows the experimental facts below.

Al /SiO 積層膜への他元素添加による、電荷トラップ低減の有効性を示す要素実験として、まず、4価元素であるSiによる影響を調査した。 By other elements added to Al 2 O 3 / SiO 2 multilayer film, as an element experiment showing the effectiveness of the charge trapping reduction, was first investigated the effect of Si is a tetravalent element. 最初に、現状のMAOS(Mo電極/Al /SiO /Si)キャパシタのトラップ電荷密度を調べるために、SiO 膜厚を固定して、Al 膜厚のみを変化させた試料の、電荷トラップ量と膜厚の関係を調査した。 First, in order to examine the trapped charge density of the current MAOS (Mo electrode / Al 2 O 3 / SiO 2 / Si) capacitor, to secure the SiO 2 film thickness was varied only Al 2 O 3 film thickness of the sample, to investigate the relationship between the charge trap amount and the film thickness. この際、600℃および1000℃の熱処理による影響を合わせて評価した。 At this time, it was evaluated by the combined effects due to heat treatment of 600 ° C. and 1000 ° C..

図3は、Al のシリコン酸化膜換算膜厚(Teff_AlO)とストレスとして13MV/cm印加した後におけるVfb変化(ΔVfb)の関係を示すグラフである。 Figure 3 is a graph showing the relationship between the silicon oxide film equivalent thickness of the Al 2 O 3 Vfb change definitive after 13 MV / cm is applied (Teff_AlO) and a stress (Delta] Vfb). Teff_AlOとΔVfbはアニール前後どちらにおいても切片ゼロとなる線形で表される。 Teff_AlO and ΔVfb is represented by a linear consisting sectioned zero in either before and after annealing. このことから、Al /SiO /Siの電荷トラップはAl /SiO 界面に存在する可能性が高いことが分かる。 Therefore, charge trapping of Al 2 O 3 / SiO 2 / Si it can be seen are likely to be present in the Al 2 O 3 / SiO 2 interface. また、熱処理温度を高くするほどトラップ電荷密度(N)が低減されることが分かった。 Further, it was found that the higher the heat treatment temperature trap charge density (N) is reduced. この一因として、アニールによるAl /SiO 反応におけるSiの寄与を考え、Al にあらかじめSiを添加した試料における、トラップ電荷への影響を調査した。 As a contributor, consider the contribution of Si in Al 2 O 3 / SiO 2 reaction by annealing, the sample was added to advance Si to Al 2 O 3, was investigated the effect of the trapped charge.

図4は、1000℃の熱処理前後におけるAl 中のSi濃度(Si/(Si+Al))とトラップ電荷密度(N)の関係を示すグラフである。 Figure 4 is a graph showing the relationship between the Si concentration in the Al 2 O 3 before and after heat treatment at 1000 ℃ (Si / (Si + Al)) and trapped charge density (N). 熱処理前(as−depo.)の結果を見ると、Si/(Si+Al)=0.03以上のSiを添加させると、トラップ電荷密度が大きく減少することが分かった。 Looking at the results before heat treatment (as-depo.), When is added Si / (Si + Al) = 0.03 or more Si, it was found that the trapped charge density decreases greatly. この結果から、Al 中にあらかじめSiを添加しても、トラップ電荷密度減少に十分効果があることが分かった。 From this result, even with the addition of pre-Si into Al 2 O 3, it was found to be sufficiently effective to trap charge density decreases. また、1000℃の熱処理によって、更にトラップ電荷密度は低減した。 Further, by the heat treatment of 1000 ° C., further trapped charge density was reduced. これは、高温熱処理によってSiの寄与が増加したためだと考えられる。 This is believed to be because the contribution of Si is increased by a high-temperature heat treatment.

以上から、熱処理によってAl 中へSiを拡散させること、あるいはAl 中にあらかじめSiを添加しておくことによって、MAOS構造で見られたトラップ電荷密度が大きく減少することが分かった。 From the above, it is diffused Si into Al 2 O 3 by heat treatment, or by previously added in advance Si in Al 2 O 3, found to trap charge density seen in MAOS structure is greatly reduced It was.

以上の実験事実のみからはトラップ電荷密度の減少に寄与した欠陥の構造を同定することは出来ない。 We can not identify structural defects that contribute to the reduction of the trapped charge density of only the fact above experimental. そこで発明者らはトラップ電荷密度の減少に寄与した欠陥を決定するため、α−Al 単位胞(2Al =10原子が含まれる)の2x2x2倍セル(計16Al =80原子が含まれる)およびα−SiO 単位胞(3SiO2=9原子が含まれる)の2x2x2倍セル(計24SiO =72原子が含まれる)を基にしたスーパーセルを用いて第一原理スピン分極非局所近似密度汎関数法(SP−GGA−DFT法:Spin−Polarized Generalized Gradient Approximation Density Functional Theory)計算を遂行した。 Therefore we for determining defects contributed to the reduction of trapped charge density, α-Al 2 O 3 units 2x2x2 times cells of cells (including 2Al 2 O 3 = 10 atom) (total 16Al 2 O 3 = initio spun using included) and alpha-SiO 2 unit cell (3SiO2 = 9 2x2x2 times the cell (total 24SiO 2 = supercell based on included) 72 atoms atoms include) 80 atom polarization non-local approximation density functional method (SP-GGA-DFT method: Spin-polarized Generalized Gradient approximation density Functional Theory) was performing calculations.

Al 系の計算では、このセルにM(M=Si,Hf)の置換型あるいは格子間型欠陥、およびこれらとAl空孔(V Al )・酸素空孔(V )・格子間酸素(O )・置換窒素(N )・格子間窒素(N )との欠陥対(複合体:complex)を導入し、各欠陥構造とそれらが電荷捕獲・放出した場合の準位を計算した。 Al In 2 O 3 based calculations in this cell M (M = Si, Hf) substituted or interstitial defects, and these with Al vacancies (V Al) · oxygen vacancy (V O) · interstitial oxygen (O i), substituted nitrogen (N O) - interstitial nitrogen (N i) and defect pair of (complex: complex) was introduced and the level in the case where the defect structure and they were trapping and releasing It was calculated. SiO 系の計算では。 In the calculation of the SiO 2 system. M(M=Al, Ge, Hf, P, As)の置換型あるいは格子間型欠陥、およびこれらとSi空孔(V Si )・酸素空孔(V )・格子間酸素(O )・置換窒素(N )・格子間窒素(N )との欠陥対(複合体:complex)を導入した。 M (M = Al, Ge, Hf, P, As) substituted or interstitial defects, and these with Si vacancies (V Si), oxygen vacancies (V O) - interstitial oxygen (O i) of - substituted nitrogen (N O) · interstitial nitrogen (N i) and defect pair of (complex: complex) was introduced. 荷電状態を変えた場合には、スーパーセル法に伴う過剰な双極子エネルギー利得分はMakov−Payne−Kantorovichの方法に従って補正した。 If you change the charge state, the excess dipole energy gain component associated with the super cell method were corrected according to the method of Makov-Payne-Kantorovich.

図5および図6は、電子エネルギーを横軸に、状態密度を縦軸にとり、Al 中での各欠陥の種々の荷電状態のKohn−Sham準位(一電子エネルギー準位)を示した図である。 5 and 6, the horizontal axis electron energy, density of states taken ordinate, Al 2 O 3 of the various charge states of the defect within Kohn-Sham level indicates (one-electron energy levels) It was a diagram. VBはAl の価電子帯、CBはおなじく伝導帯、ΔEv(Si)あるいはΔEv(HfO )はAl の価電子帯とSiあるいはHfO の価電子帯とのオフセット量、バンドギャップ中に現れる準位につけた塗りつぶした矢印は電子占有準位、白抜き矢印は電子非占有準位を示す。 VB is the valence band of the Al 2 O 3, CB is effective image conduction band, Delta] Ev (Si) or Delta] Ev (HfO 2) is offset with the valence band of Si or the valence band of HfO 2 of Al 2 O 3, arrows fill that was attached to the level appearing in the band gap of the electron occupied level, the white arrows indicate the electron unoccupied levels.

図5にはAl にSiを導入した場合の一電子準位を示す。 FIG. 5 shows an electron level in the case of introducing Si to Al 2 O 3. 価電子帯(VB)端近傍がO2p軌道で構成されているのは、今回検討したAl やSiO に限らず酸化物では一般的である。 The valence band (VB) end near is composed of O2p track is common in the oxide is not limited to Al 2 O 3 or SiO 2 discussed time. まず、Al /SiO 膜のトラップ起源を考えた場合、電子を捕獲し、さらに捕獲した電子を安定化させる(デトラップしない)準位を形成することから、格子間酸素(O )およびAl欠損(V Al )の可能性が考えられる。 First, when considering the trap origin of Al 2 O 3 / SiO 2 film, capture electrons, to stabilize the more trapped electrons (not de-trapped) from forming a level, interstitial oxygen (O i) and Al possibility of defects (V Al) are considered.

図7は、理論計算によるO 、V Al 、およびV の電荷捕獲準位を示す図である。 Figure 7 is a diagram showing a charge trapping level of O i, V Al, and V O by theoretical calculation. ここで、図5あるいは図6に示したKohn−Sham準位そのものからは、電荷の授受が可能か否かは一目で判断できるが、正確な電荷捕獲・放出準位はわからない。 Here, Kohn-Sham from level itself shown in FIG. 5 or FIG. 6, although whether or not it is possible to transfer charge can be determined at a glance, the precise charge trapping and releasing level is not known. なぜなら、特にAl のようなイオン性物質においては、電荷捕獲・放出に伴い大きなエネルギー利得を伴う格子緩和が起こり、その考慮なしには欠陥準位は求められないからである。 This is because, particularly in an ionic substance such as Al 2 O 3, occurs lattice relaxation with large energy gain due to the trapping and releasing, is without its consideration because defect levels are not required.

発明者らは電荷捕獲・放出に伴う構造緩和前後の全エネルギーを比較することにより、正確な欠陥準位を決定した。 We by comparing the total energy before and after the structural relaxation caused by the trapping and releasing and determine the exact defect levels. 図7の横軸は電子エネルギー(フェルミレベル)、縦軸は欠陥の生成エネルギーである。 The horizontal axis electron energy of FIG. 7 (Fermi level), the vertical axis represents the energy of formation defects. 縦軸の正の値は吸熱反応、負の値は発熱反応を示す。 Positive value of the vertical axis is an endothermic reaction, negative values ​​indicating an exothermic reaction. 各欠陥に対して水平線とそこから折れ曲がった直線が示してある。 There is shown a straight line bent therefrom and the horizontal line for each defect. 水平線部分は電荷中性状態での生成エネルギーであり、これはフェルミレベルに依らないため横軸に平行である。 Horizontal line portion is the formation energy in the charge neutral condition, which is parallel to the horizontal axis for does not depend on the Fermi level. 一方、電荷捕獲状態のエネルギーはフェルミレベルに大きく依存し、横軸の値に対して屈曲点をもつ振る舞いとなり、折れ線となる。 On the other hand, the energy in the charge trapping states largely depends on the Fermi level, the behavior with a bending point to the value of the horizontal axis, the broken line. 各欠陥の各電荷状態について、水平線と右下がりの折れ線との差分が電子親和力であり、右上がりの折れ線との差分が正孔親和力に対応する。 For each charge state of each defect, the difference between the horizontal line and the right edge of the polygonal line is an electron affinity difference between the upward-sloping broken line corresponds to the hole affinity. また、図中“0”と“−2”との間の屈曲点の横軸(フェルミレベル)の値と伝導帯下端(CBM:MはMinimumで下端を表す)との差がアクセプターレベルに相当する。 The horizontal axis value and the bottom of the conduction band of the (Fermi level) of the bending point between the in the figure "0" "-2": the (CBM M represents lower in Minimum) difference acceptor levels of the Equivalent to.

この図によると、中性のO はgap中にO2pの非占有軌道による電子の非占有準位を形成する。 According to this figure, O i neutral form a unoccupied levels of the electron by the unoccupied orbital of O2p during gap. この非占有準位は中性状態では浅い(伝導帯下端に近い)が、電子を捕獲すると大きな格子緩和を起こし、負のU(negative−U)効果によって大幅に安定化する。 The unoccupied level is shallow in a neutral state (close to the conduction band) is, electrons cause large lattice relaxation Catching, greatly stabilized by negative U (negatives-U) effect. そのため、電子を捕獲してO 2−になると、深い電子占有準位となり、安定化することが分かっている。 Therefore, at the O i 2-by capturing electrons, becomes a deep electron occupancy level has been found to stabilize. また、中性のV AlもV Alに隣接する3つのOのO2pの非占有軌道へ最大3個の電子を受容でき(V Al 3− )、そのレベルはVBMから2eV以内の深いところにあることから、電子をトラップし、かつ電子をデトラップしにくいことが分かる。 Also, V Al neutral can also receive up to three electrons to unoccupied orbital of O2p three O adjacent to V Al (V Al 3-), that level is deeper within 2eV from VBM since, by trapping electrons, and it can be seen that hardly detraps electrons.

さらにAl /SiO 界面では、SiO 中の欠陥生成も起こるはずであり、4価のSiと3価のAlの相互置換が置きやすいことも予想される。 In yet Al 2 O 3 / SiO 2 interface, and should also occur generating defects in SiO 2, it is also expected that the tetravalent Si and trivalent interchangeability is easily placed in Al. 実際、発明者らの理論計算によるとSiO 中のSiサイトをAlが置換した場合(Al Si )においてもまた、SiO の価電子帯端にAl Siに隣接する1つのOのO2pの非占有軌道による電子の非占有準位を形成し、電子トラップによって安定化することが分かっている。 In fact, the inventors of the According to theoretical calculations if the Si site in SiO 2 Al are substituted also in (Al Si), the O2p one O adjacent to Al Si in the valence band edge of the SiO 2 non by occupied orbitals to form a unoccupied levels of electrons, it has been found to be stabilized by electron traps. ここで、実験結果では、Al /SiO は界面に電荷トラップが存在する可能性が高く、高温アニールによる電荷トラップ減少は、Al /SiO のミキシングによるSiの影響である可能性があることが分かっている。 Here, the experimental results, Al 2 O 3 / SiO 2 is likely to exist a charge trapped at the interface, the charge trapping reduced by high-temperature annealing, is the influence of Si by mixing Al 2 O 3 / SiO 2 it has been found that there is a possibility. このSiの寄与を第一原理計算結果と合わせて考えてみる。 The contribution of this Si consider in conjunction with the first principles calculations.

Al 中にSiが添加され、Alサイトが微量にSiで置換され(Si Al )、かつ酸素が適度に供給されて格子間酸素(O )を含む場合、O とAlサイトに置換したSi(Si Al )が1:1の対をなすようにすることができる。 Al 2 O 3 Si in is added, when the Al site is substituted with Si in trace amounts (Si Al), and an oxygen-containing moderately supplied with interstitial oxygen (O i), the O i and Al site substituted Si (Si Al) is 1: can be made to form a pair. ただし、これだけではこの欠陥対あたり電子1個分の非占有準位が残ってしまう。 However, this alone would remain unoccupied levels of one minute electronic per this defect pair. しかし、これに電子がトラップすると、gap中の非占有準位は消滅し、酸素の非結合電子による準位へと安定化し、価電子帯端近傍に現れる。 However, when the electrons are trapped in this unoccupied level in the gap disappears, and stabilized to level by non-bonding electrons of oxygen appears in the vicinity of the valence band edge. さらにSi量を増加させると、O とSi Alが1:2の対を形成するようになる。 When further increase the Si content, O i and Si Al is 1: to form a second pair. この場合はこの欠陥対が形成されただけで、電極からの電荷注入なしにgap中準位が消滅してしまうため、電荷トラップ減少に大きく寄与する。 In this case, only the defect pair is formed, because the gap in the level without the charge injection from the electrodes disappears, greatly contributes to the charge trapping decreases. 一方で、Si AlはAl のギャップ中にSi3spの占有軌道による余剰電子を形成する。 On the other hand, Si Al forms an extra electron by occupation orbit Si3sp in the gap of the Al 2 O 3. したがって、Al欠損が存在すると、この余剰電子はAl欠損サイト(V Al )にトラップされ、電荷補償欠陥対(V Al −3Si Al )を形成し、エネルギー的に安定化することが分かっている。 Therefore, when the Al deficiency is present, the surplus electrons are trapped in the Al-deficient site (V Al), to form a charge compensation defect pair (V Al -3Si Al), it has been found to energetically stabilized. したがって、どちらの欠陥が形成された場合においてもAl 中へのSiによって、電荷トラップは減少することが、理論計算により初めて明らかになった。 Therefore, by also Si into Al 2 O 3 in the case where either of the defect is formed, that the charge trapping decreases were revealed for the first time by the theoretical calculation.

次に、窒素添加による効果について説明する。 Next, a description will be given effect by addition of nitrogen. 図5から、格子間窒素(N )あるいは酸素欠損サイトに置換した窒素(N )のN2p電子はどちらにおいてもO2p電子よりも浅いため、Al ギャップ中価電子帯上端のすぐ上あたりに電子占有準位を生じ、さらにN では空いた準位がその上側に1つ、N では詰まった準位が同じあたりにもう1つ形成される。 From Figure 5, N2p because electrons are shallower than O2p electronic In both, Al 2 O 3 gap in value just above the valence band upper end of the interstitial nitrogen (N i) or nitrogen substituted on an oxygen deficiency sites (N O) generation of an electron occupancy level per, level further empty the N O is one on its upper side, level jammed in N i is one more formed per same. そのため、Al 中にAl欠損(V Al )が存在すると、それよりも浅いところに形成されるN あるいはN の余剰電子はV Alに移動し、おのおの2V Al −3N 欠陥対あるいはV Al −N 欠陥対となり安定化する。 Therefore, when Al deficiency in Al 2 O 3 (V Al) is present it from surplus electrons N O or N i formed shallower also moves V Al, each 2V Al -3N O defect pair or stabilizing becomes V Al -N i defect pair. ただし、2V Al −3N 欠陥対ではN 起因の電子非占有準位が余剰に生じるので、3Si Al等との電荷補償が必要となることが分かる。 However, 2V Al -3N N O due electron unoccupied levels is O defect pair because occurs in excess, it can be seen that it is necessary to charge compensation between 3Si Al or the like.

また、格子間酸素(O )が存在した場合、O のような格子間アニオンは、格子間アニオンに配位しながら置換型拡散をすると考えると、N +O →O +N の反応が進行する。 Further, if the interstitial oxygen (O i) is present, interstitial anions such as O i, given that a replacement-type diffusion while coordinated interstitial anion, a N O + O i → O O + N i the reaction proceeds. さらにN はもう1つのN と出会うことでN という非常に強いN≡Nを形成して安定化し、電子的にも不活性化してしまう。 Further stabilized by forming a very strong N≡N as N 2 by meeting N i Hamou one N i, resulting in inactivation also electronically. したがって、Al 中のNによってもまた電荷トラップは減少することが、理論計算により初めて明らかになった。 Therefore, it is also a charge trap is reduced by N in Al 2 O 3, was revealed for the first time by the theoretical calculation.

また、図6では置換元素としてのSiとHfを比較している。 Also compare the Si and Hf as substitutional element in FIG. 典型元素であるSiに比べて高いエネルギーの5d 6s の価電子をもつ遷移金属元素であるHfの場合でも、電子状態をみるとエネルギー的にも、Siと変わらない結果であることが、理論計算により初めて明らかになった。 Even in the case of a transition metal element having an Si high energy of 5d 2 6s 2 valence compared to a typical element Hf, it also energetically Looking electronic states, the result is not the same as Si, It was revealed for the first time by the theoretical calculation.

また、5価の元素では、Al 中のAlサイトを置換した場合、格子間原子になった場合、いずれにおいても、SiやHfに比べて余剰価電子が更に1個増え、Alに比べては2個余剰である。 Further, the pentavalent element, when replacing the Al site in Al 2 O 3, when it becomes interstitials in any excess valence is increased further one as compared with Si or Hf, the Al compared to is two redundant. この場合には、O −M Al欠陥対および2V Al −3M Al (M=5価カチオン)欠陥対は電荷を捕獲する必要なく電子的に不活性化されることが、理論計算により初めて明らかになった。 In this case, O i -M Al defect pair and 2V Al -3M Al (M = 5-valent cation) defect pairs electronically deactivated without the need to capture the charge, first demonstrated by theoretical calculation Became.

以上の結果から、選択ゲートであるAl /SiO のAl ギャップ中の電子準位を図8に示し、これに4価あるいは5価カチオン元素を添加した際の濃度によるバンド図の変化を図9(M/(M+Al)<0.03:M=4価カチオン元素の場合。5価カチオン元素の場合は半分の濃度で同等の効果が生じる)および図10((M/(M+Al)≧0.03:M=4価カチオン元素の場合。5価カチオン元素の場合は半分の濃度で同等の効果が生じる)に示す。この結果から、M/(M+Al)≧0.03(M=4価カチオン元素の場合。5価カチオン元素の場合は半分の濃度で同等の効果が生じる)で、より添加による効果が顕著に発現されることが分かる。 From the above results show the electron level of Al 2 O 3 / SiO 2 of Al 2 O 3 in the gap is selected gate 8, the band according to the concentration upon addition of tetravalent or pentavalent cation element thereto 9 the change in FIG. (M / (M + Al) <0.03: M = same effect occurs in tetravalent concentration if half the .5 divalent cationic element of cationic element) and FIG. 10 ((M / (M + Al) ≧ 0.03:. M = 4 valent case if .5 divalent cationic element of cationic element shown occurring the same effect) at a concentration of half from the results, M / (M + Al) ≧ 0.03 in (resulting the same effect at a concentration of the case half the .5 divalent cationic element of M = 4 valent cationic element), the effect is found to be prominently expressed by more additives.

また、Al /SiO のAl 中にNを添加した場合の電子準位を図11(0.02≦N/(O+N)≦0.4)に示し、N添加がAl ギャップ中の電荷トラップの起源として考えられる格子間酸素およびAl欠損に及ぼす寄与を図12に示す。 Further, Al 2 O 3 / illustrates an electronic level of the case of adding N in SiO 2 to Al 2 O 3 in FIG. 11 (0.02 ≦ N / (O + N) ≦ 0.4), N added Al the 2 O 3 contributes on interstitial oxygen and Al vacancies considered as a source of charge trapping in the gap shown in FIG. 12. これら最適な添加濃度は、図5ないし図6で説明したように、Al 中の真性欠陥である格子間酸素(O )、Al欠損(V Al )、および酸素欠損(V )によるAl ギャップ中の余剰電子あるいは不足電子の数と、添加元素によってもたらされるAl ギャップ中の余剰電子あるいは不足電子の数とのバランスによって一義的に決定されているのである。 These optimal concentration of additives, as described in FIG. 5 to FIG. 6, Al 2 O 3 interstitial oxygen (O i) the intrinsic defects in, Al-deficient (V Al), and oxygen vacancy (V O) the number of Al 2 O 3 extra electrons or deficient electrons in the gap by, is what is determined uniquely by the balance between the Al 2 O 3 the number of excess electrons or deficient electrons in the gap caused by the added elements.

以上から、選択ゲートとしてAl /SiO 積層膜を用いた場合に、Al 中に4価カチオン元素あるいは5価カチオン元素あるいはNを導入することによって、電荷トラップ量が低減することを見出した。 From the above, in the case of using Al 2 O 3 / SiO 2 multilayer film as a select gate, by introducing a tetravalent cationic element or pentavalent cation element or N in Al 2 O 3, the charge trapping quantity is reduced it was found that.

以下、図面を用いて、発明者らにより見出された上記知見を適用したアルミニウム酸化物膜を用いた本発明の実施の形態について説明する。 Hereinafter, with reference to the drawings, embodiments of the present invention will be described with reference to aluminum oxide film according to the above knowledge found by the inventors.

(第1の実施の形態) (First Embodiment)
本発明の第1の実施の形態のNAND型不揮発性半導体メモリ装置は、半導体基板に、直列接続された複数のメモリセルトランジスタと、これらの直列接続された複数のメモリセルトランジスタの端部に設けられる選択トランジスタを備えている。 The first NAND-type nonvolatile semiconductor memory device according to the embodiment of the present invention, the semiconductor substrate, provided with a plurality of memory cell transistors connected in series, the ends of the plurality of series-connected memory cell transistors and it includes a selection transistor to be. そして、このメモリセルトランジスタは、半導体基板上の第1の絶縁膜と、第1の絶縁膜上の電荷蓄積層と、電荷蓄積層上の、主要成分がアルミニウム酸化物である第2の絶縁膜と、第2の絶縁膜上の第1の制御ゲート電極と、第1の制御ゲート電極の両側の半導体基板中に形成される第1のソース/ドレイン領域を備えている。 Then, the memory cell transistor, a first insulating film on a semiconductor substrate, a first charge storage layer on the insulating film, on the charge storage layer, a second insulating film major component is aluminum oxide When comprises a first control gate electrode on the second insulating film, a first source / drain region formed in the semiconductor substrate on both sides of the first control gate electrode. また、選択トランジスタは、半導体基板上の第3の絶縁膜と、第3の絶縁膜上の、主要成分がアルミニウム酸化物であり、4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有する第4の絶縁膜と、第4の絶縁膜上の第2の制御電極と、第2の制御ゲート電極の両側の前記半導体基板中に形成される第2のソース/ドレイン領域を備えることを特徴とする。 The selection transistor includes a third insulating film on a semiconductor substrate, on the third insulating film, is the main component of aluminum oxide, tetravalent cationic element, a pentavalent cationic element, among the N (nitrogen) a fourth insulating film containing as a minor component at least one element, and a second control electrode on the fourth insulating film, a formed in said semiconductor substrate on both sides of the second control gate electrode characterized in that it comprises a second source / drain region.

なお、ここで、第1の絶縁膜は、いわゆるトンネル絶縁膜であり、半導体基板と電荷蓄積層との間に挟まれ電荷を選択的に通過させる機能を有している。 Here, the first insulating film is a so-called tunnel insulating film has a function of sandwiched selectively passing charge between the semiconductor substrate and the charge storage layer. また、第2の絶縁膜は、いわゆるブロック絶縁膜であり、電荷蓄積層と第1の制御ゲート電極間の電流を阻止する機能を有している。 The second insulating film is a so-called block insulating film, and has a function of blocking the current between the charge storage layer and the first control gate electrode. また、本明細書中、絶縁膜の主要成分がアルミニウム酸化物であるとは、絶縁膜のバンド構造、換言すればバンドギャップ、がアルミニウム酸化物のそれで記述できることを意味する。 In the present specification, the main component of the insulating film is an aluminum oxide, a band structure of the insulating film, in other words the band gap, but means that can be described by its aluminum oxide. つまり添加元素は、例えば欠陥準位を形成したり、価電子帯上端を上昇させたり伝導帯下端を下降させる、等によりアルミニウム酸化物のバンド構造を変調させる効果をもつだけである。 That additional element, for example, to form a defect level, it lowers the conduction band or to increase the valence band maximum, only have the effect of modulating the band structure of the aluminum oxide by like. また、元素が少量成分であるとは、その元素(原子)の絶縁膜中の原子濃度が小さく、アルミニウム酸化物のバンド構造自体を保てない程の変調は加えないことを意味する。 Further, elements and a minor component, is meant that the atomic concentration in the insulating film of the element (atom) is small, the modulation enough not keep the band structure of the aluminum oxide itself is not added.

図2は、本実施の形態のNAND型不揮発性メモリ装置のチップレイアウト図である。 Figure 2 is a chip layout diagram of a NAND-type nonvolatile memory device of this embodiment. このNAND型不揮発性メモリ装置10は、周辺回路用トランジスタが配置される周辺回路領域12と、メモリセルを含むコア領域14とを有している。 The NAND-type nonvolatile memory device 10 includes a peripheral circuit region 12 for the peripheral circuit transistors are arranged, and a core region 14 including the memory cell. そして、コア領域14は、さらにメモリセルトランジスタが配置されるメモリセルアレイ領域16と、メモリセルアレイ領域16に挟まれ、所望のメモリセルを選択するための選択トランジスタが配置される選択トランジスタ領域18を有している。 The organic core region 14 includes a memory cell array region 16 disposed further memory cell transistors, sandwiched memory cell array region 16, the selection transistor area 18 selection transistor for selecting a desired memory cell is located doing.

図1は、図2の破線で示されるコア領域14の一部の断面図である。 Figure 1 is a partial sectional view of the core region 14 shown by a broken line in FIG. NAND型不揮発性メモリ装置10においては、例えば、n個(nは整数)のメモリセルトランジスタMT11〜MT1nが隣接して配置されている。 In the NAND-type nonvolatile memory device 10, eg, n (n is an integer) are arranged adjacent the memory cell transistor MT11~MT1n of. メモリセルトランジスタMT11〜MT1nのそれぞれは、隣接するメモリセルトランジスタMT11〜MT1nと、ソース領域およびドレイン領域を互いに共有しており、各メモリセルトランジスタMT11〜MT1nが直列に接続されている。 Each of the memory cell transistor MT11~MT1n, the adjacent memory cell transistors MT11~MT1n, shares one another source and drain regions, each memory cell transistor MT11~MT1n are connected in series. 図2のメモリセルアレイ領域16には、このように直列接続されるメモリセルトランジスタの列が、平行に多数配列されている。 The memory cell array region 16 in FIG. 2, thus a row of the memory cell transistors connected in series and parallel to a number sequence.

図1に示すように、このメモリセルトランジスタは、例えばシリコンである半導体基板100上の、例えばSiO 膜である第1の絶縁膜102aと、第1の絶縁膜102a上の、例えばシリコン窒化膜である電荷蓄積層104と、電荷蓄積層104上の、主要成分がアルミニウム酸化物である第2の絶縁膜106aと、第2の絶縁膜106a上の、例えば窒化タンタルとタングステンの積層膜(TaN/W積層膜)である第1の制御ゲート電極108aと、第1の制御ゲート電極108aの両側の半導体基板100中に、例えばAsやP等の不純物が導入されて形成されるソース/ドレイン領域110a、110bを備えている。 As shown in FIG. 1, the memory cell transistor, for example a semiconductor substrate on 100 is silicon, for example, a first insulating film 102a is a SiO 2 film, on the first insulating film 102a, a silicon nitride film in a charge storage layer 104, on the charge storage layer 104, a second insulating film 106a major component is aluminum oxide, on the second insulating film 106a, for example, tantalum nitride and tungsten laminated film of (TaN a first control gate electrode 108a is / W laminated film), the source / drain regions in the semiconductor substrate on both sides of 100, for example, impurities such as as and P are formed by introducing the first control gate electrode 108a 110a, has a 110b. なお、本実施の形態においては、第2の絶縁膜106aは、4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有する。 In this embodiment, the second insulating film 106a is tetravalent cationic element, a pentavalent cation element, containing as a minor component at least one element of N (nitrogen).

そして、図1に示すように、直列接続されるメモリセルトランジスタMT11〜MT1nの両端部に、それぞれ隣接して2つの選択トランジスタSTS1とSTD1が配置されている。 Then, as shown in FIG. 1, the both ends of the memory cell transistor MT11~MT1n connected in series, each adjacent two of the select transistors STS1 and STD1 are arranged. 選択トランジスタSTS1は、半導体基板100上の、例えばSiO 膜である第3の絶縁膜102bと、第3の絶縁膜102b上の、主要成分がアルミニウム酸化物であり、4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有する第4の絶縁膜106bと、第4の絶縁膜106b上の、例えば窒化タンタルとタングステンの積層膜である第2の制御ゲート電極108bと、第2の制御ゲート電極108bの両側の半導体基板100中に、例えばAsやP等の不純物が導入されて形成されるソース/ドレイン領域110c、110aを備える。 Selection transistor STS1 is on the semiconductor substrate 100, for example, a third insulating film 102b is a SiO 2 film, on the third insulating film 102b, a major component of aluminum oxide, tetravalent cationic element, pentavalent cationic element, a fourth insulating film 106b containing as a minor component at least one element of N (nitrogen), on the fourth insulating film 106b, the second is a laminated film of, for example, tantalum nitride and tungsten and a control gate electrode 108b, while both sides of the semiconductor substrate 100 of the second control gate electrode 108b, for example, the source / drain region 110c in which impurities such as as or P is formed by introducing the 110a. ここで、本実施の形態においては、ドレイン領域110aは隣接するメモリセルトランジスタ(図1中ではMT11)のソース領域110aと共通化されているが、必ずしも、共通化されることは必須ではない。 Here, in the present embodiment, the drain region 110a is shared with the source region 110a of the adjacent memory cell transistors (MT11 is in FIG. 1), necessarily, it is not essential to be shared. 例えば、メモリセルトランジスタMT11と選択トランジスタSTS1の間に、ゲートダミーパターンが設けられる場合には、ソース/ドレイン領域は共通化されることはない。 For example, during the selection transistors STS1 the memory cell transistors MT11, when the gate dummy pattern is provided, it is not the source / drain regions are shared. そして、選択ゲートトランジスタSTS1に隣接して、ソース領域110c上にソース線コンタクト22が配置されている。 Then, adjacent to the select gate transistor STS1, a source line contact 22 is disposed on the source region 110c.

一方、選択トランジスタSTD1は、メモリセルトランジスタ配列の他端に位置するメモリセルトランジスタMT1nに隣接して配置されている。 On the other hand, the selection transistor STD1 is disposed adjacent to the memory cell transistor MT1n located at the other end of the memory cell transistor array. 選択トランジスタSTD1は、半導体基板100上の、例えばSiO 膜である第3の絶縁膜102bと、第3の絶縁膜102b上の、主要成分がアルミニウム酸化物であり、4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有する第4の絶縁膜106bと、第4の絶縁膜106b上の、例えば窒化タンタルとタングステンの積層膜である第2の制御電極108bと、第2の制御ゲート電極108bの両側の半導体基板100中に、例えばAsやP等の不純物が導入されて形成されるソース/ドレイン領域110d、110eを備える。 Selection transistors STD1 is on the semiconductor substrate 100, for example, a third insulating film 102b is a SiO 2 film, on the third insulating film 102b, a major component of aluminum oxide, tetravalent cationic element, pentavalent cationic element, a fourth insulating film 106b containing as a minor component at least one element of N (nitrogen), on the fourth insulating film 106b, the second is a laminated film of, for example, tantalum nitride and tungsten and a control electrode 108b, while both sides of the semiconductor substrate 100 of the second control gate electrode 108b, for example, the source / drain region 110d of impurities such as as or P is formed by introducing, a 110e. ここで、本実施の形態においては、ソース領域110dは隣接するメモリセルトランジスタ(図1中ではMT1n)のドレイン領域110dと共通化されているが、必ずしも、共通化されることは必須ではないことは、選択トランジスタSTS1と同様である。 Here, in the present embodiment, it is the source region 110d is common to the drain region 110d of the adjacent memory cell transistor (MT1n is in FIG. 1), not necessarily essential to be common is the same as the select transistor STS1. そして、選択ゲートトランジスタSTD1に隣接して、ドレイン領域110e上にビット線コンタクト24が配置されている。 Then, adjacent to the select gate transistor STD1, the bit line contact 24 is disposed on the drain region 110e.

本実施の形態によれば、選択トランジスタSTS1、STD1のゲート絶縁膜の一部であるアルミニウム酸化物膜の電荷トラップ量を極めて低く抑制することが可能となる。 According to this embodiment, it is possible to suppress very low charge trapping amount of the aluminum oxide film which is a part of the gate insulating film of the select transistor STS1, STD1. したがって、メモリ動作中に選択トランジスタSTS1、STD1のゲート絶縁膜に電荷がトラップされることでトランジスタの閾値が変動し、メモリが誤動作することを防止することができる。 Therefore, it is possible to prevent the threshold value of the transistor by a charge on the gate insulating film of the select transistor STS1, STD1 during memory operations are trapped varies, the memory malfunctions. したがって、信頼性の向上したNAND型不揮発性メモリ装置の実現が可能となる。 Therefore, it is possible to realize a NAND-type nonvolatile memory device with improved reliability. また、本実施の形態によれば、選択トランジスタSTS1、STD1のゲート絶縁膜の一部であるアルミニウム酸化物膜を、トランジスタ特性の変動を懸念して剥離する必要がない。 Further, according to this embodiment, an aluminum oxide film which is a part of the gate insulating film of the select transistor STS1, STD1, there is no need to peel concerned about the variation of the transistor characteristics. したがって、従来、アルミニウム酸化物膜を剥離するために設けられていた、端部のメモリセルトランジスタと選択トランジスタ間の合わせ余裕を不要とすることができる。 Therefore, conventionally, the aluminum oxide film has been provided for peeling, and the memory cell transistor of the end of the alignment margin between select transistors can be eliminated. したがって、NAND型不揮発性メモリ装置のチップ面積を縮小させることが可能となる。 Therefore, it is possible to reduce the chip area of ​​the NAND type nonvolatile memory device. また、アルミニウム酸化物膜の剥離工程で生ずる選択トランジスタのゲート絶縁膜へのダメージも回避できる。 Also, damage to the gate insulating film of the selection transistor caused by the stripping step of the aluminum oxide film can be avoided.

本実施の形態において、例えばシリコン酸化膜で第1の絶縁膜102a(図1)および第3の絶縁膜102bの膜厚は3nmから5nm程度である。 In the present embodiment, for example, the thickness of the first insulating film 102a (FIG. 1) and the third insulating film 102b in the silicon oxide film is 5nm order of 3 nm. また、例えばシリコン窒化膜である電荷蓄積層104の膜厚は1nmから5nm程度である。 Further, for example, the film thickness of the charge storage layer 104 is a silicon nitride film is 5nm order of 1 nm. また、第2の絶縁膜106a、第4の絶縁膜106bである4価あるいは5価元素が添加されたアルミニウム酸化物の膜厚は4nmから15nm程度である。 The second insulating film 106a, the thickness of the fourth aluminum oxide insulating tetravalent or pentavalent element is a membrane 106b is added is 15nm order of 4 nm.

ここで、4価カチオン元素はSi、Ge、Sn、Hf、Zr、Tiから選ばれる少なくとも1種の元素であり、前記5価カチオン元素はV、Nb、Taから選ばれる少なくとも1種の元素であることが望ましい。 Here, the tetravalent cationic element Si, Ge, Sn, Hf, Zr, at least one element selected from Ti, said pentavalent cation element V, Nb, at least one element selected from Ta it is desirable.

本実施の形態において、4価カチオン元素、5価カチオン元素、N(窒素)のうちいずれか1種の元素が、第3の絶縁膜102bであるアルミニウム酸化物中に略均一に含有されていることが望ましい。 In this embodiment, tetravalent cationic element, a pentavalent cation element, either one element of N (nitrogen), and is substantially uniformly contained in the aluminum oxide, which is the third insulating film 102b it is desirable. これによって、バルク欠陥(電荷トラップ)低減によるリーク電流減少による低消費電力化と、アルミニウム酸化物膜のアルミニウム酸化物/第3の絶縁膜界面近傍の欠陥(電荷トラップ)低減による閾値変化抑制の両方が達成できるからである。 Both Thus, bulk defects (charge trapping) and lower power consumption due to leakage current reduction by reducing aluminum oxide in the aluminum oxide film / a third insulating film near the interface defects (charge trapping) threshold fluctuation suppression by reducing There is because it achieved.

また、本実施の形態において、4価カチオン元素、5価カチオン元素、N(窒素)の添加元素の合算濃度が、第3の絶縁膜側で最大値をとる分布を有するように濃度分布を調整してもよい。 The adjustment in the present embodiment, tetravalent cationic element, a pentavalent cationic element, combined concentration of the additive element of N (nitrogen), the density distribution to have a distribution having the maximum value in the third insulating film side it may be. ここで、濃度とは単位体積あたりの原子数をいう。 Here, it means the number of atoms per unit volume and concentration. また、第3の絶縁膜側とは、第3の絶縁膜との界面からアルミニウム酸化物膜内にかけて分布する界面欠陥の存在する範囲の領域を意味するものとする。 Further, a third insulating film side, shall mean an area in a range in the presence of interface defects distributed from the interface between the third insulating film over the aluminum oxide film. 上記の膜厚範囲のアルミニウム酸化物膜を用いた場合には、おおよそ膜厚の10%程度の範囲の領域に相当する。 In the case of using the aluminum oxide film in the above thickness range is roughly equivalent to the area of ​​the range of about 10% of the film thickness. 上述のように、アルミニウム酸化物中の電荷トラップとなる欠陥は、アルミニウム酸化物膜と下層の第3の絶縁膜の界面近傍に偏在する。 As discussed above, defects serving as a charge trapping in the aluminum oxide is unevenly distributed near the interface of the aluminum oxide film and a lower layer of the third insulating film. また、バルク欠陥はアルミニウム酸化物膜中に略均一に存在する。 Also, the bulk defect is present substantially uniformly in the aluminum oxide film. したがって、上記添加元素の分布が、第3の絶縁膜側で最大値をとる分布とすることにより、最小の元素添加量で効果的に積層構造全体の欠陥を減らすことが可能である。 Therefore, the distribution of the additive element, by a distribution having the maximum value in the third insulating film side, it is possible to reduce the defects of the entire effectively laminated structure with minimal elements amount. また、濃度勾配を持たせることで応力緩和と格子不整合の低減も期待できる。 Also, the reduction of stress relaxation and the lattice mismatch by giving a concentration gradient can be expected.

4価カチオン元素の第4の絶縁膜であるアルミニウム酸化物を主要成分とする膜中の濃度が0.03≦M/(Al+M)≦0.3(M=4価カチオン元素)、5価カチオン元素の第4の絶縁膜中の濃度が0.015≦M/(Al+M)≦0.15(M=5価カチオン元素)、N(窒素)の第4の絶縁膜中の濃度が0.02≦N/(O+N)≦0.4であることが望ましい。 Tetravalent fourth insulating concentration in the film containing aluminum oxide as a major component a film 0.03 ≦ M / (Al + M) ≦ 0.3 (M = 4 valent cationic element) of cationic element, a pentavalent cation fourth in the insulating film density 0.015 ≦ M / elements (Al + M) ≦ 0.15 (M = 5 divalent cationic element), the concentration of the fourth insulating film of the N (nitrogen) 0.02 ≦ N / (O + N) is preferably a ≦ 0.4. この範囲であれば、より電荷トラップ量の低減が可能であるからである。 Within this range, it is because it is possible to reduce the more charge trapping amount. なお、ここで濃度とは測定箇所における原子数比(モル比)で表されるものとする。 Here, it is assumed the density represented by the atomic ratio in the measurement position (molar ratio).

また、本実施の形態においては、メモリセルトランジスタのブロック絶縁膜となる第1の絶縁膜102a(図1)および第3の絶縁膜102bとしてシリコン酸化膜を用いる場合を例に説明した。 Further, in the present embodiment it has been described the case of using silicon oxide film as the first insulating film 102a (FIG. 1) and the third insulating film 102b serving as a block insulating film of the memory cell transistor as an example. しかし、シリコン酸化膜以外にも、シリコン酸窒化膜あるいはシリコン酸化膜/シリコン窒化膜/シリコン酸化膜で構成される積層膜(ONO膜)を用いてもよい。 However, in addition to the silicon oxide film, laminated film (ONO film) composed of a silicon oxynitride film or a silicon oxide film / silicon nitride film / silicon oxide film may be used.

また、本実施の形態においては、メモリトランジスタの電荷蓄積層104(図1)としてシリコン窒化膜を用いる場合を例にあげた。 Further, in this embodiment, it raised the case of using silicon nitride film as the charge storage layer 104 of the memory transistor (FIG. 1) as an example. その組成比は化学量論的組成を持つSi でも、膜中トラップ密度を増大させるためにSiリッチの組成を持つシリコン窒化膜でもよい。 The composition ratio of any Si 3 N 4 having a stoichiometric composition, or a silicon nitride film having a composition of Si-rich to increase the trap density in the film. また、シリコン窒化膜以外に、高誘電率膜を用いることによって、電気的膜厚を薄くすることが可能であることから、電荷蓄積層の材料としてAl,Hf,La,Y,Ce,Ti,Zr,Taから選ばれる少なくとも1つ以上の元素を含む酸化物、窒化物あるいは酸窒化物を広く用いることができるし、それらの膜の積層物も使うことが出来る。 In addition to the silicon nitride film, by using a high dielectric constant film, since it is possible to reduce the electrical thickness, Al as the material of the charge storage layer, Hf, La, Y, Ce, Ti, Zr, oxides containing at least one element selected from Ta, to can be widely used nitride or oxynitride can also be used a laminate of these films.

また、本実施の形態においては、第1および第2の制御ゲート電極の材料として、窒化タンタルとタングステンの積層膜を例にあげた。 Further, in this embodiment, as the material of the first and second control gate electrodes, it raised a laminated film of tantalum nitride and tungsten as an example. しかし、窒化タンタル以外にn 型多結晶シリコン,p 型多結晶シリコンあるいはAu,Pt,Co,Be,Ni,Rh,Pd,Te,Re,Mo,Al,Hf,Ta,Mn,Zn,Zr,In,Bi,Ru,W,Ir,Er,La,Ti,Yのうちから選ばれる一種類以上の元素を含み、それらの単体あるいは珪化物、ホウ化物、窒化物、炭化物などの金属系導電材料を広く用いることができる。 However, n + -type polycrystalline silicon other than tantalum nitride, p + -type polycrystalline silicon or Au, Pt, Co, Be, Ni, Rh, Pd, Te, Re, Mo, Al, Hf, Ta, Mn, Zn, Zr, wherein in, Bi, Ru, W, Ir, Er, La, Ti, one or more elements selected from among Y, their alone or silicide, boride, nitride, metal-based, such as carbides conductive material can be used widely. 特に仕事関数の大きな金属系導電材料は、ブロック絶縁膜から制御ゲート電極へのリーク電流を低減できるため望ましい。 Especially large metallic conductive material work function is desirable because it can reduce the leakage current to the control gate electrode from the block insulating film. また、本実施の形態においては、窒化タンタルと積層する層にタングステンを用いたが、それ以外にニッケルシリサイドやコバルトシリサイドといった低抵抗のフルシリサイドまたは金属系導電材料を広く用いることができる。 Further, in this embodiment, tungsten is used for the layer laminated with tantalum nitride, it can be widely used full silicide or metallic conductive material having low resistance such as nickel silicide, cobalt silicide otherwise.

次に、本実施の形態のNAND型不揮発性メモリ装置の製造方法について図13〜図18を参照しつつ説明する。 Next, a manufacturing method of a NAND type nonvolatile memory device of the present embodiment will be described with reference to FIGS. 13 to 18 for. 図13〜図18は、本実施の形態の製造方法を示す工程断面図である。 13 to 18 are process sectional views showing a manufacturing method of the present embodiment. ここでは、メモリセルトランジスタのうち、図1のソースコンタクト側端のメモリセルトランジスタMT11と選択トランジスタSTS1の断面を例に説明する。 Here, of the memory cell transistors, the cross-section of the select transistor STS1 the memory cell transistor MT11 source contact side end of FIG. 1 will be described as an example.

本実施の形態の製造方法は、半導体基板上に第1の絶縁膜および第3の絶縁膜を形成し、 Manufacturing method of the present embodiment, the first insulating film and the third insulating film is formed on a semiconductor substrate,
第1の絶縁膜および第3の絶縁膜上に電荷蓄積層を堆積し、第3の絶縁膜上の電荷蓄積層を除去し、電荷蓄積層上に、主要成分がアルミニウム酸化物である第2の絶縁膜を形成し、 The first insulating film and depositing a charge storage layer over the third insulating film, a third charge storage layer on the insulating film is removed, on the charge storage layer, the second major component is aluminum oxide 2 of forming an insulating film,
第3の絶縁膜上に、主要成分がアルミニウム酸化物であり、4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有する第4の絶縁膜を形成し、第2の絶縁膜上に第1の制御ゲート電極を形成し、第4の絶縁膜上に第2の制御ゲート電極を形成し、第1の制御ゲート電極の両側の前記半導体基板中に第1のソース/ドレイン領域を形成し、第2の制御ゲート電極の両側の前記半導体基板中に第2のソース/ドレイン領域を形成することを特徴とする。 On the third insulating film, it is the main component of aluminum oxide, tetravalent cationic element, a pentavalent cationic element, a fourth insulating film containing as a minor component at least one element of N (nitrogen) formed, a first control gate electrode formed on the second insulating film, the second to form a control gate electrode on the fourth insulating film, in the semiconductor substrate on both sides of the first control gate electrode first to form a source / drain region, and forming a second source / drain regions in said semiconductor substrate on both sides of the second control gate electrode.

なお、ここで第1の絶縁膜は、メモリセルトランジスタが形成される領域の半導体基板上に形成される絶縁膜を意味し、最終的にはメモリセルトランジスタのトンネル絶縁膜となる絶縁膜である。 Here, the first insulating film means an insulating film memory cell transistor is formed on a semiconductor substrate of a region formed, and ultimately in the insulating film to be a tunnel insulating film of the memory cell transistor . また、ここで第3の絶縁膜は、選択トランジスタが形成される領域の半導体基板上に形成される絶縁膜を意味し、最終的には選択トランジスタのゲート絶縁膜となる絶縁膜である。 Further, where the third insulating film means an insulating film formed on the semiconductor substrate of the region in which a select transistor is formed, and finally an insulating film which becomes a gate insulating film of the select transistor. 以降、第1の絶縁膜と第3の絶縁膜を同時に形成する製造方法を例に説明するが、第1の絶縁膜と第3の絶縁膜は、必ずしも同時に形成される必要はない。 Hereinafter, will be explained a manufacturing method of forming the first insulating film and the third insulating film at the same time as an example, the first insulating film and the third insulating film is not necessarily formed simultaneously.

まず、図13に示すように、例えばB等の不純物がドーピングされた(100)面を有するP型のシリコンの半導体基板100上に、例えば熱酸化することにより、厚さ3nm〜5nm程度のシリコン酸化膜からなる第1の絶縁膜102aおよび第2の絶縁膜102bを形成する。 First, as shown in FIG. 13, an impurity such as B-doped (100) plane on the semiconductor substrate 100 of P-type silicon having, for example, by thermal oxidation, a thickness of about 3nm~5nm silicon forming a first insulating film 102a and the second insulating film 102b made of an oxide film. このトンネル酸化膜の形成は、熱酸化に限らず、例えば、CVD(Chemical Vapor Deposition)法によってもかまわない。 Forming the tunnel oxide film is not limited to thermal oxidation, for example, it may be by CVD (Chemical Vapor Deposition). なお、第1の絶縁膜102aおよび第3の絶縁膜102bの形成に先立ち、半導体基板100上に、公知のプロセスにより、シリコン酸化膜が埋め込まれた素子分離領域(図示せず)を形成する。 Prior to the formation of the first insulating film 102a and the third insulating film 102b, over the semiconductor substrate 100 by a known process, to form the isolation region where the silicon oxide film is embedded (not shown). 次に、第1の絶縁膜102aおよび第3の絶縁膜102b上に、例えば、厚さ1nm〜5nm程度のシリコン窒化膜からなる電荷蓄積層104をCVD法等により堆積する。 Next, the first insulating film 102a and on the third insulating film 102b, for example, a charge storage layer 104 having a thickness of 1nm~5nm about silicon nitride film is deposited by CVD or the like.

次に、図14に示すように、第3の絶縁膜102b上の電荷蓄積層104を除去する。 Next, as shown in FIG. 14, to remove the charge storage layer 104 on the third insulating film 102b. すなわち、後に選択トランジスタSTS1が形成される領域の絶縁膜上の電荷蓄積層104を選択的に除去する。 In other words, the charge accumulation layer 104 on the insulating film in the region after the selection transistor STS1 is formed selectively removed. 例えば、第1の絶縁膜102a上をレジストでマスクした後に、ドライエッチングすることで選択的な除去が可能である。 For example, after masking with a resist on the first insulating film 102a, it is possible to selective removal by dry etching.

次に、図15に示すように、電荷蓄積層104上に、主要成分がアルミニウム酸化物である第2の絶縁膜106aを形成する。 Next, as shown in FIG. 15, on the charge storage layer 104, a second insulating film 106a major component is aluminum oxide. また、第3の絶縁膜102b上に、主要成分がアルミニウム酸化物であり、4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有する第4の絶縁膜106bを形成する。 Also, on the third insulating film 102b, a major component of aluminum oxide, tetravalent cationic element, a pentavalent cationic element, N fourth containing as a minor component at least one element of (nitrogen) forming an insulating film 106b. なお、ここでは第2の絶縁膜106aと第4の絶縁膜106bを同時に同一組成の膜として形成する場合を例に示している。 Here, it is shown as an example the case of forming a film at the same time the same composition of the second insulating film 106a and the fourth insulating film 106b.

第3および第4の絶縁膜である4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有するアルミニウム酸化物膜は、4価あるいは5価カチオン元素とAlのメタルターゲットあるいはそれらの酸化物ターゲットを用いたスパッタ法で形成する。 Tetravalent cationic element is the third and fourth insulating film, a pentavalent cation element, aluminum oxide film containing as a minor component at least one element of N (nitrogen) is tetravalent or pentavalent cation element formed by a sputtering method using a metal target or an oxide target of those Al and. スパッタガス条件としては、Ar等の希ガス単独でも良いし、酸素あるいは窒素を適切な流量比で混合させた化成スパッタ法を用いても良い。 The sputtering gas conditions, may be a rare gas alone such as Ar may be used oxygen or nitrogen mixed with a suitable flow rate ratio chemical sputtering method. アルミナ酸化物膜内の酸素欠損生成を抑制する観点からは、少なくとも酸素流量が制御されたスパッタ法を用いることが望ましい。 From the viewpoint of suppressing oxygen deficiency generated in the alumina oxide film, it is preferable to use the sputtering method at least the oxygen flow rate is controlled.

なお、この膜の製造方法はスパッタ法に限らず、CVD法やALD法、蒸着法、レーザーアブレーション法、MBE法またこれらの手法を組み合わせた成膜方法も可能である。 The manufacturing method of the film is not limited to the sputtering method, CVD method or ALD method, an evaporation method, a laser ablation method, MBE method also film forming method that combines these methods are also possible. また、アルミニウム酸化物膜の一部または全部の膜厚を成膜した後、イオン注入法等により少量成分となる元素を導入しても良い。 Further, after forming part of or the thickness of the whole of the aluminum oxide film, it may be introduced element which serves as a minor component by ion implantation or the like.

また、この膜の形成は、例えば、電荷蓄積層形成後あるいはアルミニウム酸化物膜の一部または全部の膜厚を成膜した後、4価あるいは5価カチオン元素を微量に溶かした溶液でウエハーを流水あるいは浸漬し、溶液中の元素濃度、流水時間あるいは浸漬時間によって、付着量を制御したのち、熱処理によってアルミニウム酸化物膜内に導入することも出来る。 The formation of this film, for example, by forming part or the thickness of the whole of the charge storage layer formed after or aluminum oxide film, the wafer tetravalent or pentavalent cation element in a solution in trace amounts running water or immersed, element concentration in the solution, the flowing water time or immersion time, after controlling the adhesion amount can also be introduced into the aluminum oxide film by heat treatment.

また、メモリトランジスタ領域の電荷蓄積層104、選択トランジスタ領域のゲート絶縁膜である第3の絶縁膜102bを形成する主要元素が4価あるいは5価カチオンから形成される場合、その上にアルミニウム酸化物膜の一部あるいは全部の膜厚を成膜した後、熱処理し、その熱処理温度によって界面反応速度と相互拡散速度を設定し、さらに熱処理時間を制御することにより、4価あるいは5価元素の膜中への拡散量を制御することもできる。 Also, if the principal elements forming the third insulating film 102b charge storage layer 104 of the memory transistor region, a gate insulating film of the select transistor region is formed from a tetravalent or pentavalent cation, aluminum oxide thereon after forming part or the thickness of the entire film, heat-sets the interfacial reaction rate and mutual diffusion rate depending on the heat treatment temperature, by further controlling the heat treatment time, tetravalent or pentavalent element of film it is also possible to control the amount of diffusion into the medium. 例えば電荷蓄積層104がシリコン窒化膜、第3の絶縁膜がシリコン酸化膜で形成される場合、上記の方法によってアルミニウム酸化物中へSiの添加が可能である。 For example, a charge storage layer 104 is a silicon nitride film, if the third insulating film is formed of a silicon oxide film, it is possible to add the Si to an aluminum oxide by the method described above.

次に、図16に示すように、第2の絶縁膜106a上および第4の絶縁膜106b上に、TaN/W積層膜108を堆積する。 Next, as shown in FIG. 16, on the second insulating film 106a and on the fourth insulating film 106b, depositing a TaN / W stacked film 108. このTaN/W積層膜108は、Ta(N(CH 、もしくはTa(N(CH とNH を原料とするCVD法でTaNを形成し、引き続いてW(CO) を原料とするCVD法でWを形成する。 The TaN / W stacked film 108, Ta (N (CH 3) 2) 5 or Ta (N (CH 3) 2 ), 5 and NH 3 to form a TaN by the CVD method as a raw material, followed by W ( CO) 6 to form a W by the CVD method as a raw material. なおこの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。 Note not limited to the method manufacturing process is shown here of the membrane may be other material gas. またCVD法以外の例えばスパッタ法、ALD法、蒸着法、レーザーアブレーション法、MBE法またこれらの手法を組み合わせた成膜方法も採用することが可能である。 Also for example, a sputtering method other than the CVD method, ALD method, an evaporation method, a laser ablation method, MBE method also can be adopted deposition method combining these methods.

次に、図17に示すように、公知のリソグラフィーおよびRIEにより、メモリセルトランジスタMT11領域で、第1の制御ゲート電極108a、第2の絶縁膜106a、電荷蓄積膜104、第1の絶縁膜102aをパターン形成する。 Next, as shown in FIG. 17, by known lithography and RIE, the memory cell transistor MT11 region, a first control gate electrode 108a, the second insulating film 106a, the charge storage film 104, the first insulating film 102a the pattern formation. 同様に、選択トランジスタSTS1領域で、第2の制御ゲート電極108b、第4の絶縁膜106a、第3の絶縁膜102bをパターニングする。 Similarly, the selection transistor STS1 region, patterning the second control gate electrode 108b, the fourth insulating film 106a, a third insulating film 102b.

その後、図18に示すように、第1の制御ゲート電極108aをマスクに、例えば、Asをイオン注入し、第1の制御ゲート電極108aの両側の半導体基板100中にn+型の第1のソース/ドレイン領域110a、110bを形成する。 Thereafter, as shown in FIG. 18, a first control gate electrode 108a as a mask, for example, As ions are implanted, the first source of the n + type in semiconductor substrate 100 on both sides of the first control gate electrode 108a / drain regions 110a, and 110b are formed. また、第2の制御ゲート電極108bをマスクに、例えば、Asをイオン注入し、第2の制御ゲート電極108bの両側の半導体基板100中にn+型の第2のソース/ドレイン領域110c、110aを形成する。 Further, the second control gate electrode 108b as a mask, for example, As ions are implanted, a second source / drain region 110c of the n + -type in the semiconductor substrate 100 on both sides of the second control gate electrode 108b, the 110a Form. ここでは、第1のソース/ドレイン領域110a、110bおよび第2のソース/ドレイン領域110c、110aを同時プロセスで形成する場合を例に示しているが、それぞれ別個のプロセスで形成するものであっても構わない。 Here, the first source / drain regions 110a, 110b and a second source / drain region 110c, is shown as an example the case of forming 110a by simultaneous processes each be one that forms a separate process it may be. また、イオン注入は、拡散層位置や深さの制御のために、制御ゲート電極上に薄膜を堆積した後、あるいは制御ゲート電極の両側に側壁絶縁膜を形成した後に行われても構わない。 Further, ion implantation is to control the diffusion layer position and depth, control after depositing a thin film on the gate electrode, or may be performed after forming the sidewall insulating films on both sides of the control gate electrode.

その後、周知の方法で配線等を形成して本実施の形態のNAND型不揮発性半導体メモリ装置が形成される。 Then, NAND-type nonvolatile semiconductor memory device of the present embodiment forms a wiring and the like are formed in a known manner.

なお、本実施の形態では、選択トランジスタのゲート絶縁膜の一部に、主要成分がアルミニウム酸化物であり、4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有する絶縁膜を適用し、電荷トラップ量を低減する場合について述べたが、周辺トランジスタにも同様のゲート絶縁膜を適用することによって、同様の作用・効果が期待できる。 In this embodiment, a portion of the gate insulating film of the select transistor, a major component of aluminum oxide, tetravalent cationic element, a pentavalent cation element, at least one element of N (nitrogen) applying an insulating film containing as a minor component, it is described to reduce the charge trapping amount, by applying the same gate insulating film in the peripheral transistor, it is possible to anticipate the same operation and effect.

(第2の実施の形態) (Second Embodiment)
本発明の第2の実施の形態のNAND型不揮発性半導体メモリ装置は、選択トランジスタの第3の絶縁膜と第4の絶縁膜との間に、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなり、前記元素の濃度分布の半値幅で定義された膜厚が0.1nm以上1nm以下の第5の絶縁膜を有する点、およびメモリセルトランジスタの電荷蓄積層と第2の絶縁膜との間にも上記同様の絶縁膜を有する点以外は、第1の実施の形態と同様である。 NAND type nonvolatile semiconductor memory device of the second embodiment of the present invention, between the third insulating film and the fourth insulating film of the select transistor, tetravalent cationic element, a pentavalent cationic element, nitrogen among consists of at least one of oxynitride of elements or oxides, a thickness defined by the half-value width of the density distribution of the elements that it has a fifth insulating film of 0.1nm or 1nm or less, and the memory cell except having the same insulating film in between the charge storage layer and the second insulating film of a transistor is the same as in the first embodiment. したがって、第1の実施の形態と重複する記載については、記述を省略する。 Thus, for a description overlapping the first embodiment, the description is omitted. なお、上記の4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる第5の絶縁膜には、素子形成後には、それらの上に積層されたアルミニウム酸化膜と反応することにより、アルミニウムが拡散し、その酸化物が形成されている。 Incidentally, tetravalent cationic element described above, pentavalent cationic element, a fifth insulating film comprising at least one of oxynitride of elements or oxides of nitrogen, after device formation, it is laminated thereon was by reacting with aluminum oxide film, aluminum is diffused, the oxide is formed. ここで、元素の濃度とは、単位体積あたりの原子数をいう。 Here, the concentration of the element refers to the number of atoms per unit volume.

図19は、本実施の形態のNAND型不揮発性半導体メモリ装置の断面図である。 Figure 19 is a cross-sectional view of a NAND type nonvolatile semiconductor memory device of this embodiment. 図に示すように、選択トランジスタ(図ではSTS1)の第3の絶縁膜102bと第4の絶縁膜106bとの間に、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる第5の絶縁膜112bを有している。 As shown, between the third insulating film 102b and the fourth insulating film 106b of the select transistor (STS1 in the figure), tetravalent cationic element, a pentavalent cationic element, at least one element of nitrogen and a fifth insulating film 112b made of oxynitride or oxide. 本実施の形態では、メモリセルトランジスタ(図ではMT11)の電荷蓄積層104と第2の絶縁膜106aとの間にも第5の絶縁膜112bと同様の絶縁膜112aが形成されている。 In this embodiment, (in the figure MT11) memory cell transistors are formed similar insulating film 112a and the fifth insulating film 112b also between the charge storage layer 104 and the second insulating film 106a of.

本実施の形態によれば、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜112aおよび第5の絶縁膜112bは、熱処理等による相互拡散によってアルミニウム酸化膜106aおよび106b中に添加されることになる。 According to this embodiment, tetravalent cationic element, a pentavalent cation element, the insulating film 112a and the fifth insulating film 112b consisting of at least one oxynitride of elements or oxides of nitrogen, by heat treatment or the like It will be added to the aluminum oxide film 106a and 106b by interdiffusion. このように、添加元素を含む酸化膜を元々欠陥の多い異種絶縁膜界面に挿入することで、アルミニウム酸化物を主要成分とする第2の絶縁膜106aの界面付近および第4の絶縁膜106bの界面付近にカチオン元素を導入することができ、効果的に積層構造全体の欠陥を減らすことが可能となり、閾値変化抑制が達成できる。 In this way, by inserting the oxide film containing an additive element originally many different dielectric interface defects, the second in the vicinity of the interface between the insulating film 106a and the fourth insulating film 106b containing aluminum oxide as a main component can be introduced cationic element in the vicinity of the interface, effectively it is possible to reduce the defects of the entire multilayer structure, threshold fluctuation suppression can be achieved. また、この積層構造に熱処理を加えて添加元素を再分布させて、異種絶縁膜界面から連続的に濃度分布が変化し、かつ異種絶縁膜界面に最大濃度を有する濃度分布を持つようにしてもその効果は維持される。 Also, this and the laminated structure additive element added to a heat treatment to redistribute continuously the concentration distribution of heterogeneous oxide interfaces is changed, and also to have the density distribution having a maximum concentration in a heterologous dielectric interface the effect is maintained.

なお、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物である絶縁膜112aおよび第5の絶縁膜112bの膜厚は、0.1nm以上1nm以下であることが望ましい。 Incidentally, tetravalent cationic element, a pentavalent cationic element, the thickness of the at least one insulating film 112a element is of oxynitride or oxide and a fifth insulating film 112b of nitrogen, 0.1 nm or more 1nm or less it is desirable that. これは、膜厚が0.1nmよりも薄いと、異種絶縁膜界面に添加元素が面内方向で均一ではなくドット状に存在するようになり、微細セルではバラツキの起源となるからである。 This is because if the film thickness is thinner than 0.1 nm, the additive element to a heterologous insulating film interface is to be present in the form dots not uniform in-plane direction, because the origin of the variations in the microcellular. また、逆に1nmを超えると実膜厚及び電気的膜厚の増加が無視できなくなり、選択トランジスタ微細化の障害となるからである。 Moreover, the actual film thickness and an increase in electrical film thickness exceeds 1nm conversely can not be ignored, because the failure of the selection transistor miniaturization.

なお、本実施の形態の製造方法においては、第1の実施の形態において、図14に示した電荷蓄積層104の選択除去後に、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物である絶縁膜112aおよび第5の絶縁膜112bを堆積する工程を挿入すればよい。 In the manufacturing method of this embodiment, in the first embodiment, after selective removal of the charge storage layer 104 shown in FIG. 14, the tetravalent cationic element, a pentavalent cationic element, at least one of nitrogen a oxynitride of elements or oxides may be inserted a step of depositing an insulating film 112a and the fifth insulating film 112b. 堆積膜厚は例えば、0.1nm〜2nmである。 Deposition film thickness is, for example, 0.1Nm~2nm. ここで、第5の絶縁膜112bの堆積は、例えば、4価あるいは5価元素のメタルターゲットあるいは酸化物ターゲットを用いたスパッタ法で形成することが可能である。 Here, the deposition of the fifth insulating film 112b is, for example, can be formed by sputtering using a metal target or an oxide target of tetravalent or pentavalent element. なお、この膜の製造方法はスパッタ法に限らず、CVD法やALD法、蒸着法、レーザーアブレーション法、MBE法またこれらの手法を組み合わせた成膜方法も可能である。 The manufacturing method of the film is not limited to the sputtering method, CVD method or ALD method, an evaporation method, a laser ablation method, MBE method also film forming method that combines these methods are also possible. あるいは、下地表面をラジカル窒化等することにより0.1〜1nmの絶縁膜を形成しても良い。 Alternatively, an insulating film may be formed of 0.1~1nm by radical nitriding or the like underlying surface. あるいは、窒素は格子不整合の大きな界面に偏析しやすいため、第5の絶縁膜112bの堆積後、あるいは第5の絶縁膜112bの上層を形成後に、適切な熱処理を施すことにより界面に0.1〜1nmの絶縁膜を形成しても良い。 Alternatively, since nitrogen tends to segregate in large interface lattice mismatch, 0 at the interface by after deposition of the fifth insulating film 112b, or after the formation of the upper layer of the fifth insulating film 112b, subjected to appropriate heat treatment. insulating film 1~1nm may be formed. なお、ここに記載した絶縁膜膜厚は、前記元素の濃度分布の半値幅で定義された膜厚である。 The insulating MakumakuAtsu described herein is the film thickness defined by the half-value width of the density distribution of the element.

そして、本実施の形態によれば、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物である絶縁膜112aおよび第5の絶縁膜112bから添加カチオン元素が上層のアルミニウム酸化物の絶縁膜に導入されることから、絶縁膜112aおよび第5の絶縁膜112bの上にアルミニウム酸化物膜を堆積する際には、必ずしも少量成分となる元素を積極的に導入しなくても構わない。 Then, according to this embodiment, tetravalent cationic element, a pentavalent cationic element, added cations from the insulating film 112a and the fifth insulating film 112b is a oxynitride of at least one element or oxide of nitrogen since the element is introduced into the insulating film of the upper layer of aluminum oxide, in depositing an aluminum oxide film on the insulating film 112a and the fifth insulating film 112b is actively necessarily minor becomes component element it may be not introduced into.

(第3の実施の形態) (Third Embodiment)
本発明の第3の実施の形態のNAND型不揮発性半導体メモリ装置は、選択トランジスタの第3の絶縁膜がシリコン酸化膜であり、アルミニウム酸化物を主要成分とする第4の絶縁膜との間に、シリコン酸窒化膜を有する以外は、第1の実施の形態と同様である。 Third Embodiment NAND type nonvolatile semiconductor memory device of the present invention is the third insulating film is a silicon oxide film of the select transistor, between the fourth insulating film containing aluminum oxide as a main component to, but having a silicon oxynitride film is the same as the first embodiment. したがって、第1の実施の形態と重複する記載については、記述を省略する。 Thus, for a description overlapping the first embodiment, the description is omitted.

図20は、本実施の形態のNAND型不揮発性半導体メモリ装置の断面図である。 Figure 20 is a cross-sectional view of a NAND type nonvolatile semiconductor memory device of this embodiment. 図に示すように、図に示すように、選択トランジスタ(図ではSTS1)の第3の絶縁膜102bと第4の絶縁膜106bとの間に、シリコン酸窒化膜114を有している。 As shown in the figure, as shown in FIG, between the third insulating film 102b and the fourth insulating film 106b of the select transistor (STS1 in the figure), and a silicon oxynitride film 114.

本実施の形態によれば、このように、窒素(N)含むシリコン酸窒化膜114を、元々欠陥の多い異種絶縁膜界面に挿入することで、アルミニウム酸化物を主要成分とする第4の絶縁膜106bの界面付近に窒素を導入でき、効果的に積層構造全体の欠陥を減らすことが可能となり、閾値変化抑制が達成できる。 According to the present embodiment, thus, the nitrogen (N) silicon oxynitride film 114 containing, by inserting the large heterogeneous oxide interfaces of originally defective, the fourth insulating containing aluminum oxide as a main component nitrogen can be introduced into the vicinity of the interface of the film 106b, effectively it is possible to reduce the defects of the entire multilayer structure, threshold fluctuation suppression can be achieved. またこの積層構造に熱処理を加えて窒素を再分布させて、異種絶縁膜界面から連続的に濃度分布が変化し、かつ異種絶縁膜界面に最大濃度を有する濃度分布を持つようにしてもその効果は維持される。 Also by redistributing nitrogen by adding heat treatment to the laminated structure, different insulating film continuously density distribution from the interface is changed, and different insulating film interface also its effect as having the density distribution having a maximum concentration It is maintained.

ここで、シリコン酸窒化膜114の膜厚は、0.1nm以上1nm以下であることが望ましい。 Here, the film thickness of the silicon oxynitride film 114 is desirably 0.1nm or 1nm or less. ここで窒化領域が0.1nmよりも薄いと、異種絶縁膜界面にN原子が局所的に凝集した状態で存在することになり、微細セルではバラツキの起源となる。 Now nitride region is thinner than 0.1 nm, the heterologous insulating film interface N atom will be present in an aggregated state locally, the origin of the variations in the microcellular. また逆に1nmを超えると実膜厚及び電気的膜厚の増加が無視できなくなり、選択トランジスタの微細化の障害となるからである。 The actual film thickness and an increase in electrical film thickness exceeds 1nm conversely can not be ignored, because the failure of the miniaturization of the selection transistor.

なお、本実施の形態の製造方法においては、第1の実施の形態において、第1および第3の絶縁膜をシリコン酸化膜で形成し、図14に示した電荷蓄積層104の選択除去後に、ラジカル窒化等により、少なくとも選択トランジスタ領域の、シリコン酸化膜である第3の絶縁膜102bの上部をシリコン酸窒化膜114化すればよい。 In the manufacturing method of this embodiment, in the first embodiment, the first and third insulating film is formed of a silicon oxide film, after selective removal of the charge storage layer 104 shown in FIG. 14, by radical nitriding or the like, at least selection transistor region may be a third upper silicon oxynitride film 114 of the insulating film 102b is a silicon oxide film.

そして、本実施の形態によれば、シリコン酸窒化膜114から窒素が上層のアルミニウム酸化物の絶縁膜に導入されることから、アルミニウム酸化物膜を堆積する際には、必ずしも電荷トラップ量低減のための少量成分となる元素を積極的に導入しなくても構わない。 Then, according to this embodiment, since the nitrogen from the silicon oxynitride film 114 is introduced into the insulating film of the upper layer of aluminum oxide, in depositing an aluminum oxide film, the always charge trapping quantity reduction it may be omitted actively introducing small amounts a component element for. また本実施例ではメモリトランジスタ領域および選択トランジスタ領域のブロック絶縁膜に窒素が添加されていても良い。 The nitrogen in the block insulating film in the memory transistor region and the selection transistor region may be added in the present embodiment. このときメモリトランジスタ領域では電荷蓄積層がシリコン窒化膜で形成されている場合、ブロック絶縁膜への窒素添加工程は素子特性にはほとんど影響を及ぼさない。 If this time is the memory transistor region formed charge storage layer of a silicon nitride film, the nitrogen addition step to block insulating film has little effect on the device characteristics.

(第4の実施の形態) (Fourth Embodiment)
本発明の第4の実施の形態のNAND型不揮発性半導体メモリ装置は、メモリセルトランジスタ領域に、電荷蓄積層としてのシリコン窒化膜(SiN)層を有しないこと、それに代わって電荷蓄積層として機能させるアルミニウム酸化物層とその下地のシリコン酸化膜層との間には4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜を有しないこと以外は、第2の実施の形態と同様である。 The 4 NAND type nonvolatile semiconductor memory device of the embodiment of the present invention, the memory cell transistor region, it does not have a silicon nitride film (SiN) layer as the charge storage layer, functions as a charge storage layer on its behalf tetravalent cationic element between the aluminum oxide layer and the silicon oxide film layer of the undercoat which, no pentavalent cationic element, at least one of an oxynitride of an element or an oxide insulating film of the nitrogen except that is the same as the second embodiment. したがって、第2の実施の形態と重複する記載については、記述を省略する。 Thus, for a description overlapping with the second embodiment, the description is omitted.

図21は、本実施の形態のNAND型不揮発性半導体メモリ装置の断面図である。 Figure 21 is a cross-sectional view of a NAND type nonvolatile semiconductor memory device of this embodiment. 図に示すように、メモリセルトランジスタMT11は、シリコン酸化膜からなる第1の絶縁膜102a、アルミニウム酸化物膜からなる第2の絶縁膜106aと第1の制御ゲート電極108aの積層構造で形成されている。 As shown, the memory cell transistor MT11 is a stacked structure of the first insulating film 102a, the second insulating film 106a and the first control gate electrode 108a made of an aluminum oxide film made of a silicon oxide film ing. ここで第2の絶縁膜106aには、極力、4価カチオン元素、5価カチオン元素、N(窒素)が少量成分として含有されていないことが望ましい。 Here, the second insulating film 106a, as much as possible, tetravalent cationic element, a pentavalent cation element, it is desirable that N (nitrogen) is not contained as a minor component. 一方、選択トランジスタSTS1は、シリコン酸化膜からなる第3の絶縁膜102b、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる第5の絶縁膜112b、主要成分がアルミニウム酸化物である第4の絶縁膜106bと第2の制御電極108bの積層構造で形成されている。 On the other hand, the select transistor STS1, the third insulating film 102b made of a silicon oxide film, a tetravalent cationic element, a pentavalent cationic element, a fifth insulation consisting of at least one oxynitride of elements or oxides of nitrogen film 112b, and the main component is formed by a laminated structure of the fourth insulating film 106b and the second control electrode 108b is aluminum oxide. なお、第5の絶縁膜112bには、素子形成後には第4の絶縁膜106bと反応することにより、アルミニウムが拡散し、その酸化物が形成されている。 Note that the fifth insulating film 112b, by reacting with the fourth insulating film 106b after element formation, the aluminum is diffused, the oxide is formed.

本実施の形態よれば、選択トランジスタSTS1では第2の実施の形態と同様、電荷トラップ量を低減することが可能である。 According the present embodiment, similarly to the embodiment of the selection in the transistor STS1 second, it is possible to reduce the charge trapping amount. また、メモリセルトランジスタには、電荷蓄積層は明示的には形成していないが、上述の実験結果(図3、4)から分かるように、アルミニウム酸化物膜/シリコン酸化膜に形成される界面トラップが電荷を捕獲することによって、十分にメモリ機能を発現させることが可能である。 Further, the interface to the memory cell transistor, although the charge storage layer is not formed explicitly, as can be seen from the above experimental results (Fig. 3 and 4), which is formed on the aluminum oxide film / silicon oxide film by trap charge trapping, it is possible to express sufficient memory function.

以下、本実施の形態の製造方法について、第1の実施の形態との相違点を中心に説明する。 Hereinafter, the manufacturing method of this embodiment will be described focusing on differences from the first embodiment. 第1および第2の絶縁膜をシリコン酸化膜で形成した後に、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜を堆積する。 After the first and second insulating film is formed of a silicon oxide film, a tetravalent cationic element, a pentavalent cation element, depositing at least one oxynitride of elements or an oxide insulating film of nitrogen. その後、この絶縁膜をパターニングして選択トランジスタ領域のみに絶縁膜が残るようにする。 Thereafter, so that only the insulating film selection transistor region by patterning the insulating film remains. その後、電荷蓄積層を形成せずに、アルミニウム酸化物膜を形成した後、第1の実施の形態の製造方法と同様の方法で、メモリセルトランジスタおよび選択トランジスタを形成すればよい。 Then, without forming the charge storage layer, after forming an aluminum oxide film, the manufacturing method similar to the method of the first embodiment, it may be formed the memory cell transistor and a select transistor. なお、上記の4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜には、素子形成後にはその上に積層されたアルミニウム酸化膜と反応することにより、アルミニウムが拡散し、その酸化物を形成するため、アルミニウム酸化物膜を堆積する際には、必ずしも少量成分となる元素を積極的に導入しなくても構わない。 Incidentally, tetravalent cationic element of the pentavalent cationic element, at least one of oxynitride or an oxide insulating film element of nitrogen, after device formation and aluminum oxide film laminated thereon by reaction, the aluminum is diffused to form the oxide, in depositing an aluminum oxide film may be absent introduced necessarily a small amount the component elements positively.

(第5の実施の形態) (Fifth Embodiment)
本発明の第5の実施の形態のNAND型不揮発性半導体メモリ装置は、選択トランジスタのシリコン酸化膜と主要成分がアルミニウム酸化物である絶縁膜との間に4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜を有する代わりに、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素を少量成分として含有するアルミニウム酸化物を用いること以外は、第4の実施の形態と同様である。 Fifth Embodiment NAND type nonvolatile semiconductor memory device of the present invention, tetravalent cationic element between the silicon oxide film and the main component and the insulating film is an aluminum oxide of the select transistor, pentavalent cation element, instead of having at least one oxynitride of elements or an oxide insulating film of nitrogen, tetravalent cationic element, a pentavalent cationic element, aluminum oxide contained as a minor component at least one element of nitrogen except for using an object is similar to the fourth embodiment. したがって、第4の実施の形態および効果と重複する記載については、記述を省略する。 Thus, for a description overlapping with the fourth embodiment and the effect of, the description is omitted.

図22は、本実施の形態のNAND型不揮発性半導体メモリ装置の断面図である。 Figure 22 is a cross-sectional view of a NAND type nonvolatile semiconductor memory device of this embodiment. 図に示すように、メモリセルトランジスタMT11は、シリコン酸化膜からなる第1の絶縁膜102a、アルミニウム酸化物膜からなる第2の絶縁膜106aと第1の制御ゲート電極108aの積層構造で形成されている。 As shown, the memory cell transistor MT11 is a stacked structure of the first insulating film 102a, the second insulating film 106a and the first control gate electrode 108a made of an aluminum oxide film made of a silicon oxide film ing. ここで第2の絶縁膜106aには、極力、4価カチオン元素、5価カチオン元素、N(窒素)が少量成分として含有されていないことが望ましい。 Here, the second insulating film 106a, as much as possible, tetravalent cationic element, a pentavalent cation element, it is desirable that N (nitrogen) is not contained as a minor component. また、選択トランジスタSTS1は、シリコン酸化膜からなる第3の絶縁膜102b、主要成分がアルミニウム酸化物であり、4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有する第4の絶縁膜106bと第2の制御電極108bの積層構造で形成されている。 The selection transistor STS1, the third insulating film 102b made of a silicon oxide film, is the main component of aluminum oxide, tetravalent cationic element, a pentavalent cation element, at least one element of N (nitrogen) It is formed of a laminated structure of the fourth insulating film 106b and the second control electrode 108b which contains as a minor component.

本実施の形態よれば、選択トランジスタSTS1では第1の実施の形態と同様、4価カチオン元素、5価カチオン元素のうちいずれか1種の元素がアルミニウム酸化物中に略均一に含有されているために、バルク欠陥(電荷トラップ)低減によるリーク電流減少による低消費電力化と、アルミニウム酸化物膜界面近傍の欠陥(電荷トラップ)低減による閾値変化抑制の両方が達成できる。 According the present embodiment, similarly to the embodiment of the selection transistor in the STS1 first tetravalent cationic element, any one element of pentavalent cation element is substantially uniformly contained in the aluminum oxide for a low power consumption due to leakage current reduction by bulk defects (charge trapping) reduction, both of the aluminum oxide film near the interface defects (charge trapping) threshold fluctuation suppression by reducing can be achieved. またバルク欠陥及び界面欠陥の分布に併せて添加元素も分布させることで最小の添加量で効果的に積層構造全体の欠陥を減らすことが可能である。 Also it is possible to reduce the bulk defects and effectively laminated structure entire defect with minimal amount by which additional element is also distributed in accordance with the distribution of the interface defects. 具体的には選択トランジスタ領域において、アルミニウム酸化物膜/シリコン酸化膜界面で添加元素濃度が最大となるよう傾斜を持たせた分布が好ましい。 In the selection transistor region specifically, the additive element concentration in the aluminum oxide film / silicon oxide film interface gave a slope so that the maximum distribution is preferred. 濃度勾配を持たせることで応力緩和と格子不整合の低減も期待できる。 Reduction of stress relaxation and the lattice mismatch by giving a concentration gradient can be expected. また、メモリセルトランジスタには、電荷蓄積層は形成されていないが、第4の実施の形態同様、アルミニウム酸化物膜/シリコン酸化膜におけるトラップ電荷によって、十分にメモリ機能を発現させることが可能である。 The memory cell transistor, the charge storage layer is not formed, similar to the fourth embodiment, the trapped charge in the aluminum oxide film / silicon oxide film, it may be expressed sufficiently memory function is there.

以下、本実施の形態の製造方法について、第1の実施の形態との相違点を中心に説明する。 Hereinafter, the manufacturing method of this embodiment will be described focusing on differences from the first embodiment. 選択トランジスタ領域の第2の絶縁膜102b上に、マスク材を堆積させる。 On the second insulating film 102b of the select transistor area, depositing a mask material. 次に、メモリトランジスタ領域および選択トランジスタ領域に、アルミニウム酸化物膜を堆積させる。 Then, in the memory transistor region and the selection transistor area, depositing an aluminum oxide film. 次に、選択トランジスタ領域のマスク材とともにマスク材上のアルミニウム酸化物膜を剥離することで、メモリセルトランジスタ領域の第2の絶縁膜106aを形成する。 Next, by peeling the aluminum oxide film on the mask material together with the mask material of the select transistor area to form a second insulating film 106a of the memory cell transistor region.

その後、メモリトランジスタ領域上にマスク材を堆積させ、メモリトランジスタ領域および選択トランジスタ領域上に4価あるいは5価元素とAlのメタルターゲットあるいはそれらの酸化物ターゲットを用いたスパッタ法で4価あるいは5価元素を添加したアルミニウム酸化物膜を形成した。 Then, depositing a mask material on the memory transistor region, tetravalent or pentavalent by the sputtering method using a tetravalent or pentavalent element and Al metal target or an oxide thereof targets in the memory transistor region and the selection transistor region element to form an aluminum oxide film added with. なお、この膜の製造方法はスパッタ法に限らず、CVD法やALD法、蒸着法、レーザーアブレーション法、MBE法またこれらの手法を組み合わせた成膜方法も可能であり、また、アルミニウム酸化物膜の一部または全部の膜厚を成膜した後、イオン注入法で導入しても良い。 The manufacturing method of the film is not limited to the sputtering method, CVD method or ALD method, an evaporation method, a laser ablation method, MBE method also film forming method that combines these methods are possible, also, the aluminum oxide film after forming a part or the thickness of the whole, it may be introduced by ion implantation.

その後、メモリトランジスタ領域上のアルミニウム酸化物膜をマスク材とともに剥離する。 Thereafter, peeling the aluminum oxide film on the memory transistor region with the mask material. これによって、選択トランジスタ領域の第4の絶縁膜106bを形成する。 Thereby forming a fourth insulating film 106b of the select transistor area. その後は、第1の実施の形態と同様の製造方法でNAND型半導体不揮発性メモリ装置を形成する。 Thereafter, to form a NAND type semiconductor non-volatile memory device in the same manufacturing method as the first embodiment.

(第6の実施の形態) (Sixth Embodiment)
本発明の第6の実施の形態のNAND型不揮発性半導体メモリ装置は、第1の実施の形態と比べると、メモリセルトランジスタのアルミニウム酸化物の第2の絶縁膜がアルミニウム酸化物膜でシリコン酸化膜を挟み込んだ3層構造のブロック絶縁膜であること、および選択トランジスタのアルミニウム酸化物の第4の絶縁膜がアルミニウム酸化物膜でシリコン酸化膜を挟み込んだ3層構造の絶縁膜であること以外は第1の実施の形態と同様である。 The 6 NAND-type nonvolatile semiconductor memory device of the embodiment of the present invention is different from the first embodiment, a silicon oxide second insulating film of the aluminum oxide of the memory cell transistor is an aluminum oxide film it is a block insulating film of three-layer structure sandwiched membrane, and except that the fourth insulating film of aluminum oxide of the select transistor is an insulating film having a three-layer structure sandwiched silicon oxide film of an aluminum oxide film are the same as in the first embodiment. したがって、第1の実施の形態と重複する記載については、記述を省略する。 Thus, for a description overlapping the first embodiment, the description is omitted. なお、上記のアルミニウム酸化物膜は、4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有させた絶縁膜である。 The above aluminum oxide film, a tetravalent cationic element, a pentavalent cation element is an insulating film containing as a minor component at least one element of N (nitrogen).

図23は、本実施の形態のNAND型不揮発性半導体メモリ装置の断面図である。 Figure 23 is a cross-sectional view of a NAND type nonvolatile semiconductor memory device of this embodiment. 図に示すように、メモリセルトランジスタMT11のブロック絶縁膜は、アルミニウム酸化物の第2の絶縁膜106aとアルミニウム酸化物の第2の絶縁膜106cでシリコン酸化膜126aを挟み込んだ3層構造のブロック絶縁膜となっている。 As shown, the block insulating film of the memory cell transistor MT11 is of the second insulating film 106a and the aluminum oxide of the second insulating film 106c 3-layer sandwich the silicon oxide film 126a in the structure of the aluminum oxide block It has become the insulating film. また、選択トランジスタSTS1のシリコン酸化膜102bの上に積層される絶縁膜は、アルミニウム酸化物の第4の絶縁膜106bとアルミニウム酸化物の第4の絶縁膜106dでシリコン酸化膜126bを挟み込んだ3層構造の絶縁膜となっている。 The insulating film laminated on the silicon oxide film 102b of the select transistor STS1 is sandwiched silicon oxide film 126b in the fourth insulating film 106d of the fourth insulating film 106b and the aluminum oxide of the aluminum oxide 3 It has become the insulating film of the layer structure.

メモリセルトランジスタ領域では、トンネル絶縁膜102aの膜厚は3nmから5nm程度、電荷蓄積層104であるシリコン窒化膜の膜厚は1nmないし5nm程度、ブロッキング絶縁膜である電荷蓄積層104上に形成された4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有させたアルミニウム酸化膜106aの膜厚は4nmないし15nm程度、挟み込まれるシリコン酸化膜126aの膜厚は1nmから5nm程度、このシリコン酸化膜126a上に形成された4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有させたアルミニウム酸化膜106cの膜厚は4nmないし15nmは程度である。 In the memory cell transistor region, about 5nm film thickness is 3nm of the tunnel insulating film 102a, the thickness of the silicon nitride film as the charge storage layer 104 is 1nm to about 5nm, formed on the charge storage layer 104 is a blocking insulating layer and tetravalent cationic element, a pentavalent cationic element, at least one to not 4nm thickness of the aluminum oxide film 106a which contains as a minor component elements about 15 nm, layer of the silicon oxide film 126a which is sandwiched among the N (nitrogen) thickness 5nm order of 1 nm, 4-valent cationic element formed on the silicon oxide film 126a, 5-valent cation element, N of the aluminum oxide film 106c which contains as a minor component at least one element of (nitrogen) the film thickness is 4nm to 15nm is a degree.

選択トランジスタ領域では、トンネル絶縁膜102bの膜厚は3nmないし5nm程度、その上に形成される絶縁膜である4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有させたアルミニウム酸化膜106bの膜厚は4nmないし15nm程度、挟み込まれるシリコン酸化膜126bの膜厚は1nmから5nm程度、このシリコン酸化膜126b上に形成された4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有させたアルミニウム酸化膜106dの膜厚は4nmないし15nmは程度である。 The selection transistor region, approximately to the free 3nm thickness of the tunnel insulating film 102b 5 nm, 4-valent cation element is an insulating film formed thereon, pentavalent cation element, at least one element of N (nitrogen) the film thickness of the aluminum oxide film 106b which contains as a minor component 4nm to about 15 nm, the silicon thickness of the oxide film 126b is 5nm order of 1nm which are sandwiched, tetravalent cationic element formed on the silicon oxide film 126b, 5 valent cationic element, at least one element the thickness of the aluminum oxide film 106d which contains as a minor component of the N (nitrogen) is to not 4 nm 15 nm is of the order.

本実施の形態によれば、メモリトランジスタ領域のブロック絶縁膜に、所望の元素が添加されたアルミニウム酸化膜、シリコン酸化膜、所望の元素が添加されたアルミニウム酸化膜の積層膜を用いており、バルク欠陥(電荷トラップ)低減によるリーク電流減少による低消費電力化と、アルミニウム酸化物膜界面近傍の欠陥(電荷トラップ)低減による閾値変化抑制の両方が達成できる。 According to this embodiment, the block insulating film in the memory transistor region, the desired aluminum oxide layer element is added, the silicon oxide film, and a laminated film of an aluminum oxide film desired element is added, both the power consumption due to leakage current reduction by bulk defects (charge trapping) reduction, aluminum oxide film near the interface defects (charge trapping) threshold fluctuation suppression by reducing can be achieved. またバルク欠陥及び界面欠陥の分布に併せて添加元素も分布させることで最小の添加量で効果的に積層構造全体の欠陥を減らすことが可能である。 Also it is possible to reduce the bulk defects and effectively laminated structure entire defect with minimal amount by which additional element is also distributed in accordance with the distribution of the interface defects. さらに、アルミニウム酸化膜に比べて電子障壁の大きなシリコン酸化膜をブロック膜中央に配置することで、良好な電荷保持性能を確保することができる。 Further, by disposing the large silicon oxide film of the electron barrier to block the center of the film than aluminum oxide film, it is possible to ensure good charge retention performance.

以下、本実施の形態の製造方法について、第1の実施の形態との相違点を中心に説明する。 Hereinafter, the manufacturing method of this embodiment will be described focusing on differences from the first embodiment. 選択トランジスタ領域の電荷蓄積層104の除去後、所望の元素が添加されたアルミニウム酸化物膜、シリコン酸化膜、所望の元素が添加されたアルミニウム酸化物膜を順次形成する。 After removal of the charge storage layer 104 of the select transistor area, the desired aluminum oxide film element is added, the silicon oxide film are sequentially formed the desired aluminum oxide film element is added. シリコン酸化膜の形成方法として、多結晶シリコンの熱酸化あるいはラジカル酸化、TDMAS(Trisdimethyl amino silane)等の有機シリコンガスとオゾンを原料とするALD法を用いてもよい。 As a method of forming the silicon oxide film, thermal oxidation or radical oxidation of polycrystalline silicon, the TDMAS (Trisdimethyl amino silane) organic silicon gas and ozone or the like may be used an ALD method to a raw material.

その後、図16に示す工程のように制御ゲート電極材料を堆積し、第1の実施の形態と同様の方法で、NAND型半導体不揮発性メモリ装置を形成する。 Then, depositing a control gate electrode material by the processes shown in FIG. 16, in a manner similar to the first embodiment, to form a NAND type semiconductor non-volatile memory device.

(第7の実施の形態) (Seventh Embodiment)
本発明の第7の実施の形態のNAND型不揮発性半導体メモリ装置は、メモリセルトランジスタおよび選択トランジスタのアルミニウム酸化物膜と、その上側あるいは下側で接するシリコン酸化膜あるいはシリコン窒化膜との間には、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜が存在すること以外は、第6の実施の形態と同様である。 The 7 NAND-type nonvolatile semiconductor memory device of the embodiment of the present invention, an aluminum oxide film of the memory cell transistor and the select transistor, between a silicon oxide film or a silicon nitride film contacting with the upper or lower is tetravalent cationic element, except that pentavalent cation element, that at least one of an oxynitride of an element or an oxide insulating film of the nitrogen present, is the same as in the sixth embodiment. この積層構造によってメモリセルトランジスタのブロック絶縁膜にあたる部分は6層構造となる。 Portion corresponding block insulating film of the memory cell transistor by this laminated structure a six-layer structure. プロセス簡便性から選択トランジスタの絶縁膜も本来のゲート絶縁膜であるシリコン酸化膜の上に接して上記6層構造の絶縁膜が存在することになる。 Insulating film of the select transistor from the process simplicity also there will be an insulating film of the six-layer structure in contact with the top of the silicon oxide film which is an original gate insulating film. したがって、第1および第6の実施の形態と重複する記載については、記述を省略する。 Thus, for the descriptions overlapping with the first and sixth embodiments, the description is omitted.

図24は、本実施の形態のNAND型不揮発性半導体メモリ装置の断面図である。 Figure 24 is a cross-sectional view of a NAND type nonvolatile semiconductor memory device of this embodiment. 図に示すように、メモリセルトランジスタMT11は、電荷蓄積層104と第1の制御電極108aの間のブロック絶縁膜に相当する膜が、下層から4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜120a、アルミニウム酸化物の第2の絶縁膜106a、4価カチオン元素、5価カチオン元素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜120c、シリコン酸化膜126a、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素のからなる絶縁膜120e、アルミニウム酸化物の第2の絶縁膜106cの6層構造になっている。 As shown, the memory cell transistor MT11 is film corresponding to the block insulating film between the charge storage layer 104 first control electrode 108a is a tetravalent cationic element from the lower layer, pentavalent cationic element, of nitrogen at least one element consisting of oxynitride or oxide insulating film 120a, the second insulating film 106a of an aluminum oxide, a tetravalent cationic element, oxynitride of at least one element of the pentavalent cationic element or insulating film 120c made of an oxide, a silicon oxide film 126a, 4-valent cation element, pentavalent cationic element, at least one element consisting of an insulating film 120e of nitrogen, the second insulating film 106c of aluminum oxide 6 It has a layer structure. なお、絶縁膜120a、120c、120eには、素子形成後には第2の絶縁膜106a、106cと反応することにより、アルミニウムが拡散し、その酸化物が形成されている。 Note that the insulating film 120a, 120c, the 120e, the second insulating film 106a after element formation, by reaction with 106c, the aluminum is diffused, the oxide is formed.

選択トランジスタSTS1は、トンネル酸化膜102bと第1の制御電極108bの間の絶縁膜が、下層から4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜120b、アルミニウム酸化物の第4の絶縁膜106b、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜120d、シリコン酸化膜126b、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜120f、アルミニウム酸化物の第4の絶縁膜106dの6層構造になっている。 Selection transistors STS1, an insulating film between the tunnel oxide film 102b and the first control electrode 108b is a tetravalent cationic element from the lower layer, pentavalent cationic element, oxynitride of at least one element of nitrogen or oxides insulating film 120b, the fourth insulating film 106b of aluminum oxide, tetravalent cationic element consisting of pentavalent cation element, consisting of at least one oxynitride of elements or oxides of nitrogen insulating film 120d, a silicon oxide film 126b, 4-valent cation element, become pentavalent cationic element, at least one of an oxynitride of an element or an oxide insulating film 120f, 6-layer structure of the fourth insulating film 106d of aluminum oxide of nitrogen ing. なお、絶縁膜120b、120d、120fには、素子形成後には第4の絶縁膜106dと反応することにより、アルミニウムが拡散し、その酸化物が形成されている。 Note that the insulating film 120b, 120d, the 120f, by reacting with the fourth insulating film 106d after element formation, the aluminum is diffused, the oxide is formed.

メモリセルトランジスタ領域では、トンネル絶縁膜102aの膜厚は3nmないし5nm程度、電荷蓄積層104であるシリコン窒化膜の膜厚は1nmないし5nm程度、シリコン窒化膜上に形成された4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜120aの膜厚が0.1nmないし1nm程度、この絶縁膜120a上に形成されたアルミニウム酸化膜106aの膜厚は4nmないし15nm程度、このアルミニウム酸化膜106aの上に形成された4価カチオン元素、5価カチオン元素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜120cの膜厚が0.1nmないし1nm程度、この絶縁膜120c上に形成されたシリコン酸化膜126aの膜厚 In the memory cell transistor region, a tunnel film thickness of the insulating film 102a is 3nm to about 5nm, a thickness is 1nm to about 5nm of a silicon nitride film as the charge storage layer 104, tetravalent cationic element formed on the silicon nitride film, pentavalent cationic element, a film thickness of at least one element consisting of oxynitride or oxide insulating film 120a of nitrogen 0.1nm to about 1 nm, an aluminum oxide film 106a formed on the insulating film 120a thickness 4nm to about 15 nm, the tetravalent cationic element formed on the aluminum oxide film 106a, 5-valent least one element consisting of oxynitride or oxide insulating film 120c having a thickness of cationic element There 0.1nm to about 1 nm, the film thickness of the insulating film 120c on the formed silicon oxide film 126a 1nmから5nm程度、このシリコン酸化膜上に形成された4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物からなる絶縁膜102eの膜厚が0.1nmないし1nm程度、この絶縁膜102e上に形成されたアルミニウム酸化膜106cの膜厚は4nmないし15nm程度である。 5nm order of 1 nm, 4-valent cationic element formed on the silicon oxide film, a pentavalent cation element, the thickness of the insulating film 102e made of at least one oxynitride of elements or oxides of nitrogen 0. 1nm to about 1nm, the thickness of the insulating film 102e on the formed aluminum oxide layer 106c is to not 4nm about 15 nm.

選択トランジスタ領域では、トンネル絶縁膜102bの上の電荷蓄積層であるシリコン窒化膜が存在しない以外は、メモリセルトランジスタ領域と同じ製造工程で形成されるため、6層積層順序ならびに膜厚構成は同じである。 The selection transistor regions, except that the silicon nitride film as the charge storage layer on the tunnel insulating film 102b does not exist, because it is formed by the same manufacturing process as the memory cell transistor region, six layers lamination order and thickness configuration same it is.

本実施の形態によれば、メモリトランジスタ領域のブロック絶縁膜に、所望の元素が好適な濃度分布で添加されたアルミニウム酸化膜、シリコン酸化膜、所望の元素が好適な濃度分布で添加されたアルミニウム酸化膜の積層膜を用いている。 According to this embodiment, the block insulating film in the memory transistor region, the aluminum oxide film desired element is added at a suitable concentration distribution, a silicon oxide film, aluminum desired element is added at a suitable concentration distribution and a laminated film of the oxide film. このため、バルク欠陥(電荷トラップ)低減によるリーク電流減少による低消費電力化と、アルミニウム酸化物膜界面近傍の欠陥(電荷トラップ)低減による閾値変化抑制の両方が達成できる。 Thus, bulk defects (charge trapping) and lower power consumption due to the leakage current decreases due to the reduction, both of the aluminum oxide film near the interface defects (charge trapping) reduction by threshold change regulation can be achieved. またバルク欠陥及び界面欠陥の分布に併せて添加元素も分布させることで最小の添加量で効果的に積層構造全体の欠陥を減らすことが可能である。 Also it is possible to reduce the bulk defects and effectively laminated structure entire defect with minimal amount by which additional element is also distributed in accordance with the distribution of the interface defects. さらに、アルミニウム酸化膜に比べて電子障壁の大きなシリコン酸化膜をブロック膜中央に配置することで、良好な電荷保持性能を確保することができる。 Further, by disposing the large silicon oxide film of the electron barrier to block the center of the film than aluminum oxide film, it is possible to ensure good charge retention performance.

以下、本実施の形態の製造方法について、第1および第6の実施の形態との相違点を中心に説明する。 Hereinafter, the manufacturing method of this embodiment will be described focusing on differences from the first and sixth embodiments. 選択トランジスタ領域の電荷蓄積層104の除去後、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物、アルミニウム酸化物膜、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物、シリコン酸化膜、4価カチオン元素、5価カチオン元素、窒素のうち少なくとも1種の元素の酸窒化物または酸化物、アルミニウム酸化物膜、の6層構造を順次形成する。 After removal of the charge storage layer 104 of the select transistor area, tetravalent cationic element, a pentavalent cationic element, at least one of oxynitride of elements or oxides of nitrogen, aluminum oxide film, a tetravalent cationic element, pentavalent cationic element, at least one of oxynitride of elements or oxides of nitrogen, a silicon oxide film, a tetravalent cationic element, a pentavalent cationic element, oxynitride of at least one element of nitrogen or oxides, aluminum oxide film are sequentially formed a six-layer structure.

その後、図16に示す工程のように制御ゲート電極材料を堆積し、第1の実施の形態と同様の方法で、NAND型半導体不揮発性メモリ装置を形成する。 Then, depositing a control gate electrode material by the processes shown in FIG. 16, in a manner similar to the first embodiment, to form a NAND type semiconductor non-volatile memory device.

(第8の実施の形態) (Eighth Embodiment)
本発明の第8の実施の形態のNAND型不揮発性半導体メモリ装置は、メモリセルトランジスタの第1の絶縁膜(トンネル絶縁膜)と、電荷蓄積層との間に、主要成分がアルミニウム酸化物であり、4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有する絶縁膜と、その上層のシリコン酸化膜が介在する以外は、第1の実施の形態と同様である。 The 8 NAND-type nonvolatile semiconductor memory device of the embodiment of the present invention includes a first insulating film of the memory cell transistor (tunnel insulating film), between the charge storage layer, the major component of aluminum oxide There, tetravalent cationic element, a pentavalent cation element, an insulating film containing as a minor component at least one element of N (nitrogen), except that the silicon oxide film of the upper layer is interposed, the first embodiment is the same as the form. したがって、第1の実施の形態と重複する記載については、記述を省略する。 Thus, for a description overlapping the first embodiment, the description is omitted. 本実施例はトンネル絶縁膜として公知のシリコン酸化膜/シリコン窒化膜(酸窒化膜)/シリコン酸化膜構造、いわゆるONO構造のシリコン窒化膜(酸窒化膜)を主要成分がアルミニウム酸化物であり、4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有する絶縁膜に置換した構造に対応する。 This embodiment is a tunnel insulating known silicon oxide film / a silicon nitride film (oxynitride film) as the film / silicon oxide film structure, a silicon nitride film (oxynitride film) the main component aluminum oxide of the so-called ONO structure, tetravalent cationic element, corresponding to pentavalent cationic element, N structure substituted on the insulating film containing as a minor component at least one element of (nitrogen). すなわち、トンネル絶縁膜の改善を目的とした実施の形態であり、実施の形態1ないし7で示したブロック膜あるいは電荷捕獲層の改善とは目的が異なる。 That is, in the form of embodiment for the purpose of improvement of the tunnel insulating film, the purpose is different from the improvement of the block layer or the charge trapping layer described in the first to seventh embodiments. したがって、実施の形態1ないし7で示したメモリセルトランジスタのトンネル絶縁膜および選択トランジスタのゲート絶縁膜すべてに、そのまま適用可能である。 Therefore, all the gate insulating film of the tunnel insulating film and the selection transistor of the memory cell transistor shown in the first to seventh embodiments, it is directly applicable.

図25は、本実施の形態のNAND型不揮発性半導体メモリ装置の断面図である。 Figure 25 is a cross-sectional view of a NAND type nonvolatile semiconductor memory device of this embodiment. 図に示すように、メモリセルトランジスタMT11は、第1の絶縁膜102aと電荷蓄積層104との間に、主要成分がアルミニウム酸化物であり、4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有する絶縁膜130aと、その上層のシリコン酸化膜132が介在する。 As shown, the memory cell transistor MT11 is between the first insulating film 102a and the charge storage layer 104, is the main component of aluminum oxide, tetravalent cationic element, a pentavalent cation element, N (nitrogen an insulating film 130a containing as a minor component at least one element of) the silicon oxide film 132 of the upper layer is interposed. すなわち、トンネル絶縁膜が第1の絶縁膜102aと所望の元素が好適な濃度分布で添加されたアルミニウム酸化膜130aとシリコン酸化膜132との3層積層構造となっている。 That is, the tunnel insulating film has a three-layer structure of a first insulating aluminum film 102a and the desired element is added at a suitable concentration distribution oxide film 130a and the silicon oxide film 132. 選択トランジスタSTS1は、第1の絶縁膜102bと、その上に形成された主要成分がアルミニウム酸化物であり、4価カチオン元素、5価カチオン元素、N(窒素)のうち少なくとも1種の元素を少量成分として含有する絶縁膜130bとの2層積層構造となっている。 Selection transistors STS1 includes a first insulating film 102b, the major components formed thereon is aluminum oxide, tetravalent cationic element, a pentavalent cation element, at least one element of N (nitrogen) small amounts has a two-layer laminated structure of the insulating film 130b containing as components.

メモリトランジスタ領域では、トンネル絶縁膜102aであるシリコン基板上のシリコン酸化の膜厚は1nmないし4nm程度、その上の4価あるいは5価元素あるいは窒素が添加されたアルミニウム酸化膜130aの膜厚は1nmないし5nm程度、その上のシリコン酸化膜132の膜厚は1nmないし4nm程度、電荷蓄積層104であるシリコン窒化膜の膜厚は1nmないし5nm程度、ブロック絶縁膜である4価あるいは5価元素あるいは窒素が添加されたアルミニウム酸化膜106aの膜厚は4nmから15nm程度である。 The memory transistor region, approximately to the free 1nm thickness of the silicon oxide on the silicon substrate is a tunnel insulating film 102a 4 nm, the thickness of the tetravalent or pentavalent element or nitrogen is added aluminum oxide film 130a thereon 1nm to about 5nm, the to not 1nm the thickness of the silicon oxide film 132 on the order of 4 nm, the film thickness is 1nm to about 5nm of a silicon nitride film as the charge storage layer 104, tetravalent or pentavalent element is a block insulating film or the film thickness of the nitrogen is added aluminum oxide film 106a is 15nm order of 4 nm.

選択トランジスタ領域では、トンネル絶縁膜102bの膜厚は3nmないし5nm程度、ブロック絶縁膜である4価あるいは5価元素が添加されたアルミニウム酸化膜106aの膜厚は4nmないし15nm程度である。 The selection transistor region, approximately to the free 3nm thickness of the tunnel insulating film 102b 5 nm, the film thickness of the tetravalent or pentavalent elemental aluminum is added oxide film 106a is a block insulating film is to not 4nm about 15 nm.

本実施の形態によれば、メモリトランジスタ領域のトンネル絶縁膜に、シリコン酸化膜、所望の元素が好適な濃度分布で添加されたアルミニウム酸化膜、シリコン酸化膜の積層膜を用いている。 According to the present embodiment, the tunnel insulating film of the memory transistor region, a silicon oxide film, aluminum oxide film desired element is added at a suitable concentration distribution, and a laminated film of a silicon oxide film. このため、バルク欠陥(電荷トラップ)低減によるリーク電流減少による低消費電力化と、アルミニウム酸化物膜界面近傍の欠陥(電荷トラップ)低減による閾値変化抑制の両方が達成できる。 Thus, bulk defects (charge trapping) and lower power consumption due to the leakage current decreases due to the reduction, both of the aluminum oxide film near the interface defects (charge trapping) reduction by threshold change regulation can be achieved. またバルク欠陥及び界面欠陥の分布に併せて添加元素も分布させることで最小の添加量で効果的に積層構造全体の欠陥を減らすことが可能である。 Also it is possible to reduce the bulk defects and effectively laminated structure entire defect with minimal amount by which additional element is also distributed in accordance with the distribution of the interface defects. 具体的にはアルミニウム酸化膜とシリコン酸化膜との界面で添加元素濃度が最大となるよう傾斜を持たせた分布が好ましい。 Specifically it gave a slope so that the additive element concentration in the interface between the aluminum oxide film and the silicon oxide film becomes maximum distribution is preferred. 濃度勾配を持たせることで応力緩和と格子不整合の低減も期待できる。 Reduction of stress relaxation and the lattice mismatch by giving a concentration gradient can be expected. さらに、シリコン酸化膜に比べて電子障壁の小さなアルミニウム酸化膜をブロック膜中央に配置することで、トンネル膜として良好な書き込み消去性能を確保することができる。 Further, by arranging the small aluminum oxide film of the electron barrier to block the center of the film than silicon oxide film, it is possible to ensure good writing and erasing performance as a tunnel film.

以上、具体例を参照しつつ本発明の実施の形態について説明した。 Have been described embodiments of the present invention with reference to examples. 上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。 Above, the embodiments only, merely listed as examples and are not intended to limit the present invention. また、実施の形態の説明においては、NAND型不揮発性半導体メモリ装置、その製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされるNAND型不揮発性半導体メモリ装置、その製造方法等に関わる要素を適宜選択して用いることができる。 In the description of the embodiments, NAND-type nonvolatile semiconductor memory device, in the manufacturing method and the like, NAND-type nonvolatile for parts such as the description of the present invention does not require a direct is not described, which is required sEMICONDUCTOR memory device, can be appropriately selected and used elements involved in the manufacturing process or the like.

また、半導体基板として、シリコン(Si)を例に説明したが、必ずしもシリコン(Si)に限るものではなく、シリコンゲルマニウム(SiGe)、ゲルマニウム(Ge)、シリコンカーバイド(SiC)、ガリウム砒素(GaAs)、窒化アルミニウム(AlN)、窒化ガリウム(GaN)、インジウムアンチモン(InSb)等、あるいは、それらに歪を加えた基板を用いることが可能である。 Further, as the semiconductor substrate, has been described a silicon (Si) as an example, not necessarily limited to silicon (Si), silicon germanium (SiGe), germanium (Ge), silicon carbide (SiC), gallium arsenide (GaAs) , aluminum nitride (AlN), gallium nitride (GaN), indium antimonide (InSb), etc., or it is possible to use a substrate obtained by adding the distortion to them.

また、基板材料の面方位は必ずしも(100)面に限るものではなく、(110)面あるいは(111)面等を適宜選択することができる。 The surface orientation of the substrate material is not necessarily limited to (100) plane, it can be appropriately selected (110) plane or a (111) plane or the like.

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全てのNAND型不揮発性半導体メモリ装置およびその製造方法は、本発明の範囲に包含される。 Other, which include the elements of the present invention, all of the NAND-type nonvolatile semiconductor memory device and a manufacturing method thereof those skilled in the art that can be appropriately modified, are included in the scope of the present invention. 本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。 The scope of the invention is to be defined by the scope of the following claims and their equivalents.

第1の実施の形態のNAND型不揮発性半導体メモリ装置の断面図。 Cross-sectional view of a NAND type nonvolatile semiconductor memory device of the first embodiment. 第1の実施の形態のNAND型不揮発性半導体メモリ装置のチップレイアウト図。 Chip layout view of a NAND type nonvolatile semiconductor memory device of the first embodiment. Al の酸化膜換算膜厚とストレス印加後のVfb変化の関係を示すグラフ。 Graph showing the relationship between Vfb change after equivalent oxide thickness and stress application Al 2 O 3. 熱処理前後におけるAl 中のSi濃度とトラップ電荷密度の関係を示すグラフ。 Graph showing the relationship between the Si concentration and the trapped charge density in the Al 2 O 3 before and after heat treatment. Al 中での各欠陥の種々の荷電状態のKohn−Sham準位を示した図。 It shows the Kohn-Sham level of various charge states of the respective defects in Al 2 O 3. Al 中での各欠陥の種々の荷電状態のKohn−Sham準位を示した図。 It shows the Kohn-Sham level of various charge states of the respective defects in Al 2 O 3. 理論計算によるO 、V Al 、およびV の電荷捕獲準位を示す図。 It shows a charge trapping level of O i, V Al, and V O by theoretical calculation. Al /SiO のAl ギャップ中の電子準位を示す図。 It shows an electron level of Al 2 O 3 / SiO 2 of Al 2 O 3 in the gap. Al /SiO のAl に4価あるいは5価カチオン元素を添加した際の濃度によるバンド図の変化を示す図。 Al 2 O 3 / graph showing changes in the band diagram according to the concentration at which the SiO 2 to Al 2 O 3 was added tetravalent or pentavalent cation element. Al /SiO のAl に4価あるいは5価カチオン元素を添加した際の濃度によるバンド図の変化を示す図。 Al 2 O 3 / graph showing changes in the band diagram according to the concentration at which the SiO 2 to Al 2 O 3 was added tetravalent or pentavalent cation element. Al /SiO のAl 中にNを添加した場合の電子準位を示す図。 It shows an electron level in the case of adding N in Al 2 O 3 / SiO 2 of Al 2 O 3. N添加が格子間酸素およびAl欠損に及ぼす寄与を示す図。 It shows the contribution of N addition on the interstitial oxygen and Al deficiency. 第1の実施の形態のNAND型不揮発性メモリ装置の製造方法を示す工程断面図。 Sectional views illustrating a method of manufacturing the NAND type nonvolatile memory device of the first embodiment. 第1の実施の形態のNAND型不揮発性メモリ装置の製造方法を示す工程断面図。 Sectional views illustrating a method of manufacturing the NAND type nonvolatile memory device of the first embodiment. 第1の実施の形態のNAND型不揮発性メモリ装置の製造方法を示す工程断面図。 Sectional views illustrating a method of manufacturing the NAND type nonvolatile memory device of the first embodiment. 第1の実施の形態のNAND型不揮発性メモリ装置の製造方法を示す工程断面図。 Sectional views illustrating a method of manufacturing the NAND type nonvolatile memory device of the first embodiment. 第1の実施の形態のNAND型不揮発性メモリ装置の製造方法を示す工程断面図。 Sectional views illustrating a method of manufacturing the NAND type nonvolatile memory device of the first embodiment. 第1の実施の形態のNAND型不揮発性メモリ装置の製造方法を示す工程断面図。 Sectional views illustrating a method of manufacturing the NAND type nonvolatile memory device of the first embodiment. 第2の実施の形態のNAND型不揮発性半導体メモリ装置の断面図。 Cross-sectional view of a NAND type nonvolatile semiconductor memory device of the second embodiment. 第3の実施の形態のNAND型不揮発性半導体メモリ装置の断面図。 Cross-sectional view of a NAND type nonvolatile semiconductor memory device of the third embodiment. 第4の実施の形態のNAND型不揮発性半導体メモリ装置の断面図。 Cross-sectional view of a NAND type nonvolatile semiconductor memory device of the fourth embodiment. 第5の実施の形態のNAND型不揮発性半導体メモリ装置の断面図。 Cross-sectional view of a NAND type nonvolatile semiconductor memory device of the fifth embodiment. 第6の実施の形態のNAND型不揮発性半導体メモリ装置の断面図。 Cross-sectional view of a NAND type nonvolatile semiconductor memory device of the sixth embodiment. 第7の実施の形態のNAND型不揮発性半導体メモリ装置の断面図。 Cross-sectional view of a NAND type nonvolatile semiconductor memory device of the seventh embodiment. 第8の実施の形態のNAND型不揮発性半導体メモリ装置の断面図。 Cross-sectional view of a NAND type nonvolatile semiconductor memory device of the eighth embodiment.

100 半導体基板102a 第1の絶縁膜102b 第3の絶縁膜104 電荷蓄積層106a、c 第2の絶縁膜106b、d 第4の絶縁膜108a 第1の制御ゲート電極108b 第2の制御ゲート電極112b 第5の絶縁膜 100 semiconductor substrate 102a first insulating film 102b a third insulating film 104 charge storage layer 106a, c second insulating film 106b, d fourth insulating film 108a first control gate electrode 108b second control gate electrode 112b fifth insulating film

Claims (16)

  1. 直列接続された複数のメモリセルトランジスタと、直列接続された前記複数のメモリセルトランジスタの端部に設けられる選択トランジスタを備え、 Comprising a plurality of memory cell transistors connected in series, a selection transistor provided in an end portion of said plurality of memory cell transistors connected in series,
    前記メモリセルトランジスタは、 The memory cell transistor,
    半導体領域上の第1の絶縁膜と、 A first insulating film on a semiconductor region,
    前記第1の絶縁膜上の電荷蓄積層と、 A charge storage layer on the first insulating film,
    前記電荷蓄積層上の、アルミニウム酸化物である第2の絶縁膜と、 On the charge storage layer, a second insulating film is an aluminum oxide,
    前記第2の絶縁膜上の第1の制御ゲート電極と、 A first control gate electrode on the second insulating film,
    前記第1の制御ゲート電極の両側の前記半導体領域中に形成される第1のソース/ドレイン領域を備え、 Comprising a first source / drain region formed in said semiconductor region of opposite sides of said first control gate electrode,
    前記選択トランジスタは、 The selection transistor,
    前記半導体領域上の第3の絶縁膜と、 A third insulating film on said semiconductor region,
    前記第3の絶縁膜上の、アルミニウム酸化物であり、5価カチオン元素を含有する第4の絶縁膜と、 On the third insulating film, an aluminum oxide, a fourth insulating film containing pentavalent cation element,
    前記第4の絶縁膜上の第2の制御ゲート電極と、 A second control gate electrode on the fourth insulating film,
    前記第2の制御ゲート電極の両側の前記半導体領域中に形成される第2のソース/ドレイン領域を備え With the second source / drain regions formed in the semiconductor regions on both sides of the second control gate electrode,
    前記5価カチオン元素の前記第4の絶縁膜中の濃度が0.015≦M/(Al+M)≦0.15(M=5価カチオン元素)であるNAND型不揮発性半導体メモリ装置。 The pentavalent concentration in the fourth insulating film of cationic element is 0.015 ≦ M / (Al + M ) ≦ 0.15 (M = 5 divalent cationic element) der Ru NAND type nonvolatile semiconductor memory device.
  2. 前記5価カチオン元素が、前記アルミニウム酸化物中に略均一に含有されている請求項1記載のNAND型不揮発性半導体メモリ装置。 The pentavalent cation element, NAND-type nonvolatile semiconductor memory device according to claim 1, wherein is substantially uniformly contained in said aluminum oxide.
  3. 直列接続された複数のメモリセルトランジスタと、直列接続された前記複数のメモリセルトランジスタの端部に設けられる選択トランジスタを備え、 Comprising a plurality of memory cell transistors connected in series, a selection transistor provided in an end portion of said plurality of memory cell transistors connected in series,
    前記メモリセルトランジスタは、 The memory cell transistor,
    半導体領域上の第1の絶縁膜と、 A first insulating film on a semiconductor region,
    前記第1の絶縁膜上の電荷蓄積層と、 A charge storage layer on the first insulating film,
    前記電荷蓄積層上の、アルミニウム酸化物である第2の絶縁膜と、 On the charge storage layer, a second insulating film is an aluminum oxide,
    前記第2の絶縁膜上の第1の制御ゲート電極と、 A first control gate electrode on the second insulating film,
    前記第1の制御ゲート電極の両側の前記半導体領域中に形成される第1のソース/ドレイン領域を備え、 Comprising a first source / drain region formed in said semiconductor region of opposite sides of said first control gate electrode,
    前記選択トランジスタは、 The selection transistor,
    前記半導体領域上の第3の絶縁膜と、 A third insulating film on said semiconductor region,
    前記第3の絶縁膜上の、アルミニウム酸化物であり、5価カチオン元素を含有する第4の絶縁膜と、 On the third insulating film, an aluminum oxide, a fourth insulating film containing pentavalent cation element,
    前記第4の絶縁膜上の第2の制御ゲート電極と、 A second control gate electrode on the fourth insulating film,
    前記第2の制御ゲート電極の両側の前記半導体領域中に形成される第2のソース/ドレイン領域を備え、 With the second source / drain regions formed in the semiconductor regions on both sides of the second control gate electrode,
    前記第4の絶縁膜中の前記5価カチオン元素の濃度が、前記第3の絶縁膜側で最大値をとる分布を有するNAND型不揮発性半導体メモリ装置。 The fourth concentration of the pentavalent cationic element in the insulating film, NAND-type nonvolatile semiconductor memory device having a distribution having the maximum value in the third insulating film side.
  4. 直列接続された複数のメモリセルトランジスタと、直列接続された前記複数のメモリセルトランジスタの端部に設けられる選択トランジスタを備え、 Comprising a plurality of memory cell transistors connected in series, a selection transistor provided in an end portion of said plurality of memory cell transistors connected in series,
    前記メモリセルトランジスタは、 The memory cell transistor,
    半導体領域上の第1の絶縁膜と、 A first insulating film on a semiconductor region,
    前記第1の絶縁膜上の電荷蓄積層と、 A charge storage layer on the first insulating film,
    前記電荷蓄積層上の、アルミニウム酸化物である第2の絶縁膜と、 On the charge storage layer, a second insulating film is an aluminum oxide,
    前記第2の絶縁膜上の第1の制御ゲート電極と、 A first control gate electrode on the second insulating film,
    前記第1の制御ゲート電極の両側の前記半導体領域中に形成される第1のソース/ドレイン領域を備え、 Comprising a first source / drain region formed in said semiconductor region of opposite sides of said first control gate electrode,
    前記選択トランジスタは、 The selection transistor,
    前記半導体領域上の第3の絶縁膜と、 A third insulating film on said semiconductor region,
    前記第3の絶縁膜上の、アルミニウム酸化物であり、5価カチオン元素を含有する第4の絶縁膜と、 On the third insulating film, an aluminum oxide, a fourth insulating film containing pentavalent cation element,
    前記第4の絶縁膜上の第2の制御ゲート電極と、 A second control gate electrode on the fourth insulating film,
    前記第2の制御ゲート電極の両側の前記半導体領域中に形成される第2のソース/ドレイン領域を備え、 With the second source / drain regions formed in the semiconductor regions on both sides of the second control gate electrode,
    前記第3の絶縁膜と前記第4の絶縁膜との間に、アルミニウム酸化物であり、前記5価カチオン元素を含有する、前記5価カチオン元素の濃度分布の半値幅で定義された膜厚が0.1nm以上1nm以下の第5の絶縁膜を有するNAND型不揮発性半導体メモリ装置。 Between the third insulating film and the fourth insulating film, an aluminum oxide, containing the pentavalent cationic element, defined by the half-value width of the density distribution of the pentavalent cationic element thickness There NAND type nonvolatile semiconductor memory device having the following fifth insulating film 1nm or 0.1 nm.
  5. 前記5価カチオン元素はV、Nb、Taから選ばれる少なくとも1種の元素である請求項1ないし請求項4のいずれかに記載のNAND型不揮発性半導体メモリ装置。 The pentavalent cation element V, Nb, NAND-type nonvolatile semiconductor memory device according to any one of claims 1 to 4 is at least one element selected from Ta.
  6. 直列接続された複数のメモリセルトランジスタと、直列接続された複数の前記メモリセルトランジスタの端部に設けられる選択トランジスタを備え、 Comprising a plurality of memory cell transistors connected in series, a selection transistor provided in an end portion of the plurality of memory cell transistors connected in series,
    前記メモリセルトランジスタは、 The memory cell transistor,
    半導体領域上の第1の絶縁膜と、 A first insulating film on a semiconductor region,
    前記第1の絶縁膜上の、アルミニウム酸化物である第2の絶縁膜と、 On the first insulating film, a second insulating film is an aluminum oxide,
    前記第2の絶縁膜上の第1の制御ゲート電極と、 A first control gate electrode on the second insulating film,
    前記第1の制御ゲート電極の両側の前記半導体領域中に形成される第1のソース/ドレイン領域を備え、 Comprising a first source / drain region formed in said semiconductor region of opposite sides of said first control gate electrode,
    前記選択トランジスタは、 The selection transistor,
    前記半導体領域上の第3の絶縁膜と、 A third insulating film on said semiconductor region,
    前記第3の絶縁膜上の、アルミニウム酸化物であり、5価カチオン元素を含有する第4の絶縁膜と、 On the third insulating film, an aluminum oxide, a fourth insulating film containing pentavalent cation element,
    前記第4の絶縁膜上の第2の制御ゲート電極と、 A second control gate electrode on the fourth insulating film,
    前記第2の制御ゲート電極の両側の前記半導体領域中に形成される第2のソース/ドレイン領域を備え With the second source / drain regions formed in the semiconductor regions on both sides of the second control gate electrode,
    前記5価カチオン元素の前記第4の絶縁膜中の濃度が0.015≦M/(Al+M)≦0.15(M=5価カチオン元素)であるNAND型不揮発性半導体メモリ装置。 The pentavalent concentration in the fourth insulating film of cationic element is 0.015 ≦ M / (Al + M ) ≦ 0.15 (M = 5 divalent cationic element) der Ru NAND type nonvolatile semiconductor memory device.
  7. 直列接続された複数のメモリセルトランジスタと、直列接続された複数の前記メモリセルトランジスタの端部に設けられる選択トランジスタを備え、 Comprising a plurality of memory cell transistors connected in series, a selection transistor provided in an end portion of the plurality of memory cell transistors connected in series,
    前記メモリセルトランジスタは、 The memory cell transistor,
    半導体領域上の第1の絶縁膜と、 A first insulating film on a semiconductor region,
    前記第1の絶縁膜上の、アルミニウム酸化物である第2の絶縁膜と、 On the first insulating film, a second insulating film is an aluminum oxide,
    前記第2の絶縁膜上の第1の制御ゲート電極と、 A first control gate electrode on the second insulating film,
    前記第1の制御ゲート電極の両側の前記半導体領域中に形成される第1のソース/ドレイン領域を備え、 Comprising a first source / drain region formed in said semiconductor region of opposite sides of said first control gate electrode,
    前記選択トランジスタは、 The selection transistor,
    前記半導体領域上の第3の絶縁膜と、 A third insulating film on said semiconductor region,
    前記第3の絶縁膜上の、アルミニウム酸化物であり、5価カチオン元素を含有する第4の絶縁膜と、 On the third insulating film, an aluminum oxide, a fourth insulating film containing pentavalent cation element,
    前記第4の絶縁膜上の第2の制御ゲート電極と、 A second control gate electrode on the fourth insulating film,
    前記第2の制御ゲート電極の両側の前記半導体領域中に形成される第2のソース/ドレイン領域を備え、 With the second source / drain regions formed in the semiconductor regions on both sides of the second control gate electrode,
    前記第4の絶縁膜中の前記5価カチオン元素の濃度が、前記第3の絶縁膜側で最大値をとる分布を有するNAND型不揮発性半導体メモリ装置。 The fourth concentration of the pentavalent cationic element in the insulating film, NAND-type nonvolatile semiconductor memory device having a distribution having the maximum value in the third insulating film side.
  8. 直列接続された複数のメモリセルトランジスタと、直列接続された複数の前記メモリセルトランジスタの端部に設けられる選択トランジスタを備え、 Comprising a plurality of memory cell transistors connected in series, a selection transistor provided in an end portion of the plurality of memory cell transistors connected in series,
    前記メモリセルトランジスタは、 The memory cell transistor,
    半導体領域上の第1の絶縁膜と、 A first insulating film on a semiconductor region,
    前記第1の絶縁膜上の、アルミニウム酸化物である第2の絶縁膜と、 On the first insulating film, a second insulating film is an aluminum oxide,
    前記第2の絶縁膜上の第1の制御ゲート電極と、 A first control gate electrode on the second insulating film,
    前記第1の制御ゲート電極の両側の前記半導体領域中に形成される第1のソース/ドレイン領域を備え、 Comprising a first source / drain region formed in said semiconductor region of opposite sides of said first control gate electrode,
    前記選択トランジスタは、 The selection transistor,
    前記半導体領域上の第3の絶縁膜と、 A third insulating film on said semiconductor region,
    前記第3の絶縁膜上の、アルミニウム酸化物であり、5価カチオン元素を含有する第4の絶縁膜と、 On the third insulating film, an aluminum oxide, a fourth insulating film containing pentavalent cation element,
    前記第4の絶縁膜上の第2の制御ゲート電極と、 A second control gate electrode on the fourth insulating film,
    前記第2の制御ゲート電極の両側の前記半導体領域中に形成される第2のソース/ドレイン領域を備え、 With the second source / drain regions formed in the semiconductor regions on both sides of the second control gate electrode,
    前記第3の絶縁膜と前記第4の絶縁膜との間に、アルミニウム酸化物であり、前記5価カチオン元素を含有する、前記5価カチオン元素の濃度分布の半値幅で定義された膜厚が0.1nm以上1nm以下の第5の絶縁膜を有するNAND型不揮発性半導体メモリ装置。 Between the third insulating film and the fourth insulating film, an aluminum oxide, containing the pentavalent cationic element, defined by the half-value width of the density distribution of the pentavalent cationic element thickness There NAND type nonvolatile semiconductor memory device having the following fifth insulating film 1nm or 0.1 nm.
  9. 前記第1の絶縁膜および第3の絶縁膜は、シリコン酸化膜あるいはシリコン酸窒化膜である請求項1ないし請求項8のいずれかに記載のNAND型不揮発性半導体メモリ装置。 It said first insulating film and the third insulating film, NAND-type nonvolatile semiconductor memory device according to any one of claims 1 to 8 is a silicon oxide film or a silicon oxynitride film.
  10. 直列接続された複数のメモリセルトランジスタと、直列接続された前記複数のメモリセルトランジスタの端部に設けられる選択トランジスタを備え、 Comprising a plurality of memory cell transistors connected in series, a selection transistor provided in an end portion of said plurality of memory cell transistors connected in series,
    前記メモリセルトランジスタは、 The memory cell transistor,
    半導体領域上の第1の絶縁膜と、 A first insulating film on a semiconductor region,
    前記第1の絶縁膜上の電荷蓄積層と、 A charge storage layer on the first insulating film,
    前記電荷蓄積層上の、アルミニウム酸化物である第2の絶縁膜と、 On the charge storage layer, a second insulating film is an aluminum oxide,
    前記第2の絶縁膜上の第1の制御ゲート電極と、 A first control gate electrode on the second insulating film,
    前記第1の制御ゲート電極の両側の前記半導体領域中に形成される第1のソース/ドレイン領域を備え、 Comprising a first source / drain region formed in said semiconductor region of opposite sides of said first control gate electrode,
    前記選択トランジスタは、 The selection transistor,
    前記半導体領域上の第3の絶縁膜と、 A third insulating film on said semiconductor region,
    前記第3の絶縁膜上の、アルミニウム酸化物であり、N(窒素)を含有する第4の絶縁膜と、 On the third insulating film, an aluminum oxide, a fourth insulating film containing N (nitrogen),
    前記第4の絶縁膜上の第2の制御ゲート電極と、 A second control gate electrode on the fourth insulating film,
    前記第2の制御ゲート電極の両側の前記半導体領域中に形成される第2のソース/ドレイン領域を備え、 With the second source / drain regions formed in the semiconductor regions on both sides of the second control gate electrode,
    前記N(窒素)の前記第4の絶縁膜中の濃度が0.02≦N/(O+N)≦0.4であるNAND型不揮発性半導体メモリ装置。 The N (nitrogen) and the fourth concentration in the insulating film is 0.02 ≦ N / in (O + N) NAND-type nonvolatile semiconductor memory device is ≦ 0.4.
  11. 前記第4の絶縁膜中の前記N(窒素)の濃度が、前記第3の絶縁膜側で最大値をとる分布を有する請求項10記載のNAND型不揮発性半導体メモリ装置。 The fourth concentration of the N in the insulating film (nitrogen), NAND-type nonvolatile semiconductor memory device according to claim 10, further comprising a distribution having the maximum value in the third insulating film side.
  12. 前記N(窒素)が、前記アルミニウム酸化物中に略均一に含有されている請求項10記載のNAND型不揮発性半導体メモリ装置。 The N (nitrogen), NAND-type nonvolatile semiconductor memory device according to claim 10 which is substantially uniformly contained in said aluminum oxide.
  13. 前記第3の絶縁膜と前記第4の絶縁膜との間に、アルミニウム酸化物であり、前記N(窒素)を含有する、前記N(窒素)の濃度分布の半値幅で定義された膜厚が0.1nm以上1nm以下の第5の絶縁膜を有する請求項10記載のNAND型不揮発性半導体メモリ装置。 Between the third insulating film and the fourth insulating film, an aluminum oxide, said containing N (nitrogen), the film thickness defined in the half-width of the density distribution of the N (nitrogen) There NAND type nonvolatile semiconductor memory device according to claim 10 having the following fifth insulating film 1nm or 0.1 nm.
  14. 直列接続された複数のメモリセルトランジスタと、直列接続された複数の前記メモリセルトランジスタの端部に設けられる選択トランジスタを備え、 Comprising a plurality of memory cell transistors connected in series, a selection transistor provided in an end portion of the plurality of memory cell transistors connected in series,
    前記メモリセルトランジスタは、 The memory cell transistor,
    半導体領域上の第1の絶縁膜と、 A first insulating film on a semiconductor region,
    前記第1の絶縁膜上の、アルミニウム酸化物である第2の絶縁膜と、 On the first insulating film, a second insulating film is an aluminum oxide,
    前記第2の絶縁膜上の第1の制御ゲート電極と、 A first control gate electrode on the second insulating film,
    前記第1の制御ゲート電極の両側の前記半導体領域中に形成される第1のソース/ドレイン領域を備え、 Comprising a first source / drain region formed in said semiconductor region of opposite sides of said first control gate electrode,
    前記選択トランジスタは、 The selection transistor,
    前記半導体領域上の第3の絶縁膜と、 A third insulating film on said semiconductor region,
    前記第3の絶縁膜上の、アルミニウム酸化物であり、N(窒素)を含有する第4の絶縁膜と、 On the third insulating film, an aluminum oxide, a fourth insulating film containing N (nitrogen),
    前記第4の絶縁膜上の第2の制御ゲート電極と、 A second control gate electrode on the fourth insulating film,
    前記第2の制御ゲート電極の両側の前記半導体領域中に形成される第2のソース/ドレイン領域を備え、 With the second source / drain regions formed in the semiconductor regions on both sides of the second control gate electrode,
    前記N(窒素)の前記第4の絶縁膜中の濃度が0.02≦N/(O+N)≦0.4であるNAND型不揮発性半導体メモリ装置。 The N (nitrogen) and the fourth concentration in the insulating film is 0.02 ≦ N / in (O + N) NAND-type nonvolatile semiconductor memory device is ≦ 0.4.
  15. 前記第1の絶縁膜および第3の絶縁膜は、シリコン酸化膜あるいはシリコン酸窒化膜である請求項10ないし請求項14のいずれかに記載のNAND型不揮発性半導体メモリ装置。 It said first insulating film and the third insulating film, NAND-type nonvolatile semiconductor memory device according to any one of claims 10 to 14 which is a silicon oxide film or a silicon oxynitride film.
  16. 前記第4の絶縁膜中に4価カチオン元素または5価カチオン元素を含有する請求項10ないし請求項15のいずれかに記載のNAND型不揮発性半導体メモリ装置。 NAND type nonvolatile semiconductor memory device according to any one of claims 10 to 15 containing a tetravalent cationic element or pentavalent cationic element in the fourth insulating film.
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