JP5545098B2 - Ad converter - Google Patents

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康介 鈴木
雅也 木船
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富士通株式会社
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本発明は、集積回路チップ内やチップ間などを接続する高速インタフェースの受信装置に備えられるAD変換装置に関する。 The present invention relates to the AD converter provided in the receiver of a high speed interface for connecting a between integrated circuit chips in and chip.

集積回路チップ内やボード内のチップ間および異なるボードに搭載されたチップ間を接続するための高速インタフェースの規格として、様々な高速インタフェースが普及している。 As an integrated circuit of the high-speed interface for connecting the mounted chips to the chip and between different boards in the or board chip specifications, various high-speed interface has become widespread. このような高速インタフェースの例としては、Serial−ATA(Advanced Technology Attachment)、PCI(Peripheral Component Interconnect)‐Express、USB3.0および10Gbit−Ethernet(登録商標)などが挙げられる。 Examples of such high-speed interface, Serial-ATA (Advanced Technology Attachment), PCI (Peripheral Component Interconnect) -Express, USB3.0 and 10 Gbit-Ethernet (registered trademark).

上述したような高速インタフェースに備えられる受信装置には、伝送路での減衰によって劣化した受信信号波形を整形する機能が備えられている。 The reception device provided in a high speed interface such as described above, the ability to shape the received signal waveform degraded by attenuation in the transmission path is provided. 波形整形機能は、アナログ/デジタル変換部の後段に配置されたデジタルイコライザによって、あるいは、伝送路を介して入力されたアナログ信号をアナログイコライザに通すことで実現される(特許文献1,2参照)。 Waveform shaping function, the digital equalizer is arranged downstream of the analog / digital converter unit, or is realized by passing an analog signal input through a transmission line to an analog equalizer (see Patent Documents 1 and 2) .

一方、AD変換回路の一例として、逐次比較型(SAR:Successive Approximation Register)AD変換回路がある(特許文献3参照)。 On the other hand, as an example of the AD conversion circuit, a successive approximation: it is (SAR Successive Approximation Register) AD conversion circuit (see Patent Document 3). 従来のnビット分解能を有するSAR型AD変換回路では、アナログ入力をサンプリングした電圧値を所定ホールド期間にわたって維持し、その間に、上位ビットに対応する参照電圧値から順次にn回の比較を繰り返す。 The SAR-type AD converter having the conventional n-bit resolution, a voltage value obtained by sampling the analog input is maintained for a predetermined hold period, during which, successively repeated comparisons n times from a reference voltage value corresponding to the upper bits. そして、この各ビットに対応する参照電圧との比較結果を、nビットのAD変換結果として出力する。 Then, the comparison result between the reference voltage corresponding to the respective bits, and outputs the AD conversion result of n bits.

また一方、AD変換処理の高速化を図る技術として、入力アナログ信号を分岐して複数のAD変換回路に入力し、これらのAD変換回路を時分割で動作させるタイムインタリーブ構成も提案されている。 On the other hand, as a technique to increase the speed of AD conversion processing branches the input analog signal input to the plurality of AD conversion circuit is also proposed time interleave arrangement to operate in time division these AD conversion circuit. 例えば、nビット分解能を有するSAR型AD変換回路をn個用意し、これらを各ビットの比較に用いられるクロックに従って時分割動作させる構成などが考えられる。 For example, the SAR type AD converter having n-bit resolution and the n prepared, and configured to time-division action in accordance with the clock used these to the comparison of each bit is considered.

特表2005−517325号公報 JP-T 2005-517325 JP 特開2007−325263号公報 JP 2007-325263 JP 特開2006−108893号公報 JP 2006-108893 JP

AD変換装置の前段に、アナログイコライザを配置して、入力信号波形を整形することにより、AD変換装置の負担を軽減することができる。 In front of the AD converter, by arranging an analog equalizer, by an input circuit, it is possible to reduce the burden of the AD converter. その一方、AD変換装置の構成によっては、アナログイコライザが受信装置LSIチップに対応する半導体ダイにおいて大きな面積を占めてしまう場合がある。 Meanwhile, depending on the configuration of the AD converter, in some cases it occupies a large area in the semiconductor die analog equalizer corresponding to the receiving apparatus LSI chip. なぜなら、例えば、上述した時分割動作するn個のAD変換回路は、前段に配置されたアナログイコライザから、波形整形された入力アナログ信号の供給を受ける。 This is because, eg, n-number of the AD conversion circuit for time-division action described above, the analog equalizer placed in front, supplied waveform shaping input analog signal. このような電力供給性能を実現するために、アナログイコライザに含まれるトランジスタや抵抗、キャパシタなどの素子は、一般的な論理回路に比べて非常に大きな素子なってしまうからである。 In order to realize such power supply performance, transistors and resistors included in the analog equalizer, elements such as capacitors, because thus become very large device compared to common logic circuit.

本件開示の装置は、アナログイコライザの前置を不要とするAD変換装置を提供することを目的とする。 Apparatus of the present disclosure is intended to provide an AD converter that eliminates the need for pre-analog equalizer.

上述した目的は、以下に開示するAD変換装置によって達成することができる。 The foregoing objects can be achieved by the AD converter disclosed below.

一つの観点によるAD変換装置は、Nビット分解能を有するM個(M≧N+3)の逐次比較型AD変換回路(1)〜(M)と、M個の逐次比較型AD変換回路を、それぞれの番号順のサンプリングタイミングT(i)に対応付けて時分割動作させる制御回路とを備え、各逐次比較型AD変換回路(i)は、入力アナログ信号のサンプリングタイミングT(i)でのサンプリング電圧Vs(i)に相当する電荷Q(i)を保持するm−1個の可変容量キャパシタCv 1 〜Cv m−1と、各可変容量キャパシタCv 1 〜Cv m−1の容量の変更に応じて、サンプリングタイミングT(i)〜T(i+m−2)までに対応する逐次比較型AD変換回路(i)〜(i+m−2)内の、容量が変更された前記可変容量キャパシタCv 1 〜Cv m−1の端子間に現れる係数乗算電圧Vm AD converter according to one aspect, the successive approximation type AD converting circuit (1) to the M having N bit resolution (M ≧ N + 3) and (M), the M successive approximation type AD converting circuit, respectively and a control circuit for split-operating in association with the numerical order of the sampling timing T (i), the successive approximation type AD converting circuit (i), the sampling voltage Vs at the sampling timing T of the input analog signal (i) and m-1 pieces of the variable capacitor Cv 1 ~Cv m-1 to hold charge Q (i) is equivalent to (i), in accordance with the change of the capacitance of each variable capacitor Cv 1 ~Cv m-1, sampling timing T (i) ~T (i + m-2) successive approximation type AD converting circuit corresponding to the up (i) ~ (i + m -2) in the said capacitance has changed variable capacitor Cv 1 ~Cv m- coefficient multiplying voltage Vm appearing between first terminal (i)〜Vm(i+m−2)と、サンプリングタイミングT(i+m−1)に対応する前記逐次比較型AD変換回路(i+m−1)のサンプリング電圧Vs(i+m−1)とに基づいて、前記サンプリング電圧Vs(i+m−1)に対応する補正電圧Vd(i+m−1)を生成する電圧補正回路と、補正電圧Vd(i+m−1)と所定の参照電圧とを比較することにより、補正電圧Vd(i+m−1)に対応するNビットのデジタル出力を生成する逐次比較部とを備え、各比較型AD変換回路(i)〜(i+m−2)に対して、各比較型AD変換回路(i)〜(i+m−2)内の可変容量キャパシタの容量を変化させる容量制御部を備える。 And (i) ~Vm (i + m-2), based on the sampling timing T (i + m-1) corresponding to the successive approximation type AD converting circuit (i + m-1) sampling voltage Vs (i + m-1), the a voltage correction circuit for generating a correction voltage Vd (i + m-1) corresponding to the sampling voltage Vs (i + m-1), and by comparing the predetermined reference voltage correction voltage Vd (i + m-1), the correction voltage Vd (i + m-1) in a successive approximation unit for generating a digital output N bits corresponding, for each comparison type AD conversion circuit (i) ~ (i + m-2), each comparing AD conversion circuit (i ) a ~ (i + m-2) the capacity control section for changing the capacitance of the variable capacitor in the.

本件開示のAD変換装置によれば、アナログイコライザの前置が不要となる。 According to the AD converter of the present disclosure, pre-analog equalizer is not needed.

m−1−tapイコライズ機能を有するAD変換装置の一実施形態を示す図である。 Is a diagram illustrating one embodiment of an AD converter having a m-1-tap equalization. 1−tapイコライズ機能を有するAD変換装置の一実施形態を示す図である。 It is a diagram illustrating one embodiment of an AD converter having a 1-tap equalization. イコライズ機能を説明する図である。 Is a diagram illustrating the equalization. 受信装置の一実施形態を示す図である。 Is a diagram illustrating an embodiment of a receiving device. 容量制御部の一実施形態を示す図である。 Is a diagram illustrating an embodiment of a capacity control unit. 逐次比較部の構成例を示す図である。 It is a diagram illustrating a configuration example of the successive approximation portion. 逐次比較型AD変換回路の別実施形態を示す図である。 It is a diagram illustrating another embodiment of the successive approximation AD converter. 可変容量キャパシタの一実施形態を示す図である。 Is a diagram illustrating an embodiment of a variable capacitor. AD変換装置の別実施形態を示す図である。 It is a diagram illustrating another embodiment of the AD converter. AD変換装置の別実施形態を示す図である。 It is a diagram illustrating another embodiment of the AD converter. サンプリング動作を説明する図である。 It is a diagram illustrating a sampling operation. ホールド動作を説明する図である。 It is a diagram illustrating a holding operation. イコライズ動作およびAD変換動作を説明する図である。 It is a diagram illustrating the equalizing operation and the AD conversion operation. リセット動作を説明する図である。 It is a diagram illustrating a reset operation. AD変換装置の動作を説明するタイミング図である。 Is a timing diagram illustrating the operation of the AD converter.

以下、図面に基づいて、本発明の実施形態について詳細に説明する。 Hereinafter, with reference to the accompanying drawings, it will be described in detail embodiments of the present invention.
(一つの実施形態) (One embodiment)
図1に、m−1−tapイコライズ機能を有するAD変換装置の一実施形態を示す。 Figure 1 illustrates one embodiment of an AD converter having a m-1-tap equalization.

図1に示したAD変換装置は、M(M≧N+3)個の分解能Nビットの逐次比較型AD変換回路(SAR−ADC)110(1)〜110(M)と、容量制御部121を含む制御回路120とを備えている。 AD converter shown in FIG. 1 includes an M (M ≧ N + 3) pieces of the successive approximation AD converter resolution N bit (SAR-ADC) 110 (1) ~110 (M), the capacity control section 121 and a control circuit 120.

なお、図1においては、M個のSAR−ADC110(1)〜110(M)のうち、i番目のSAR−ADC110(i)について詳細構成を示している。 In FIG. 1, of the M SAR-ADC110 (1) ~110 (M), i-th SAR-ADC 110 for (i) shows the detailed configuration. i−1番目、i+1番目およびi+m−1番目のSAR−ADC110(i−1)、110(i+1)、110(i+m−1)は、SAR−ADC110(i)と同様に構成される。 (i-1) -th, i + 1-th and i + m-1 th SAR-ADC110 (i-1), 110 (i + 1), 110 (i + m-1) is the same as the structure of the SAR-ADC110 (i). 図示を省略したSAR−ADC110も、SAR−ADC110(i)と同様に構成される。 SAR-ADC 110 which is not shown is also configured similarly to the SAR-ADC110 (i). 以下の説明では、SAR−ADC110(1)〜110(M)を総称する際には、単に、SAR−ADC110と称する。 In the following description, when collectively SAR-ADC110 (1) ~110 (M) is simply referred to as the SAR-ADC 110.

SAR−ADC110は、m−1個の可変容量キャパシタCv 〜Cv m−1と一つの固定容量キャパシタCsと電圧補正回路111と逐次比較器112とを備えている。 SAR-ADC 110 includes a successive comparator 112 with the m-1 pieces of the variable capacitor Cv 1 ~Cv m-1 and one fixed-capacity capacitor Cs and a voltage correction circuit 111. 可変容量キャパシタCv 〜Cv m−1および固定容量キャパシタCsには、スイッチSW1を介して入力アナログ信号が入力される。 The variable capacitor Cv 1 ~Cv m-1 and the fixed capacitance capacitor Cs, the input analog signal is inputted through the switch SW1. つまり、スイッチSW1が閉じられているときに、可変容量キャパシタCv 〜Cv m−1および固定容量キャパシタCsに入力アナログ信号の電圧値に対応する電荷を蓄積することでサンプリングが行われる。 That is, when the switch SW1 is closed, the sampling is performed by accumulating the charge corresponding to the voltage value of the variable capacitor Cv 1 ~Cv m-1 and the input analog signal to a fixed capacitance capacitor Cs. そして、スイッチSW1が開かれたときに、可変容量キャパシタCv 〜Cv m−1および固定容量キャパシタCsが入力アナログ信号から切り離される。 When the switch SW1 is opened, the variable capacitor Cv 1 ~Cv m-1 and the fixed capacitance capacitor Cs is disconnected from the input analog signal. このスイッチSW1の操作の後、上述したサンプリング操作の際に蓄積された電荷は可変容量キャパシタCv 〜Cv m−1および固定容量キャパシタCsにホールドされる。 After the operation of the switch SW1, the charge accumulated during the sampling operation described above is held in the variable capacitor Cv 1 ~Cv m-1 and the fixed capacitance capacitor Cs.

M個のSAR−ADC110(1)〜110(M)は、所定のサンプリング間隔で設定されたサンプリングタイミングT(1)〜T(M)に従って、順次に、循環的に上述したようなサンプリングを行う。 M number of SAR-ADC110 (1) ~110 (M) in accordance with a predetermined sampling timing T (1) set by the sampling interval through T (M), sequentially performs sampling as cyclically above .

図1に示したAD変換装置では、i番目のSAR−ADC110(i)に備えられた電圧補正回路111は、次のようにして、m−1−tapイコライズ機能によって補正された補正電圧を生成する。 In the AD converter shown in FIG. 1, i th SAR-ADC110 (i) a voltage provided to the correction circuit 111, as follows, generating a corrected correction voltage by m-1-tap equalization to. この電圧補正回路111には、i番目からi+m−2番目までの各SAR−ADC110(i)〜110(i+m−2)の可変容量キャパシタCv 〜Cv m−1の端子間電圧が入力されている。 The voltage correction circuit 111, the variable capacitor Cv 1 ~Cv m-1 of the terminal voltage is input for each SAR-ADC 110 from i-th to i + m-2-th (i) ~110 (i + m -2) there. つまり、i番目のSAR−ADC110(i)からの隔たりに対応する番号を持つ可変容量キャパシタの端子間電圧が、各SAR−ADC110(i)〜110(i+m−2)から電圧補正回路111に入力される。 That, i-th variable capacitance terminal voltage of the capacitor with the corresponding number to the distance from the SAR-ADC110 (i) is input to the voltage correction circuit 111 from the SAR-ADC110 (i) ~110 (i + m-2) It is. 更に、電圧補正回路111には、i+m−1番目のSAR−ADC110(i+m−1)で得られるサンプリング電圧Vs(i+m−1)が入力される。 Further, the voltage correction circuit 111, i + m-1 th SAR-ADC110 (i + m-1) in the obtained sampling voltage Vs (i + m-1) is input.

また、上述した各SAR−ADC110(i)〜110(i+m−2)の可変容量キャパシタCv 〜Cv m−1にサンプリング電圧がホールドされた後に、それぞれの容量が変更される。 Further, after the sampling voltage variable capacitor Cv 1 ~Cv m-1 of the SAR-ADC 110 described above (i) ~110 (i + m -2) is held, the respective capacity is changed. 変更後の容量は、可変容量キャパシタCv 〜Cv m−1の元の容量に、それぞれ係数g 〜g m−1を乗じた値とすることができる。 Capacity after the change, on the basis of the capacity of the variable capacitor Cv 1 ~Cv m-1, may be a value obtained by multiplying the coefficients g 1 ~g m-1, respectively.

つまり、上述した電圧補正回路111には、SAR−ADC110(i)〜110(i+m−2)のサンプリング電圧Vs(i)〜Vs(i+m−2)に上述した係数g 〜g m−1を乗じた電圧値と、サンプリング電圧Vs(i+m−1)とが入力される。 That is, the voltage correction circuit 111 described above, the SAR-ADC110 (i) ~110 ( i + m-2) coefficients g 1 ~g m-1 described above to the sampling voltage Vs (i) ~Vs (i + m-2) of and the voltage value obtained by multiplying the sampling voltage Vs (i + m-1) and are input. したがって、容量制御部121により、上述した係数g 〜g m−1を適切に調整すれば、電圧補正回路111で上述した入力電圧値を合成することにより、m−1−tapイコライザの機能を実現することができる。 Therefore, the capacity control section 121, by appropriately adjusting the coefficients g 1 ~g m-1 described above, by combining the input voltage value described above in the voltage correcting circuit 111, the function of the m-1-tap equalizer it can be realized.

図1に示したi番目のSAR−ADC110(i)に備えられた電圧補正回路111では、上述したm−1−tapイコライザの機能の適用結果として、サンプリング電圧Vs(i+m−1)に対応する補正電圧が得られる。 In the voltage correction circuit 111 provided in the i-th SAR-ADC 110 (i) shown in FIG. 1, as result of applying the function of m-1-tap equalizer as described above, corresponding to a sampling voltage Vs (i + m-1) correction voltage can be obtained. この補正電圧が、i番目のSAR−ADC110(i)に備えられた逐次比較器112に入力される。 This correction voltage is input to the i-th SAR-ADC 110 successive comparators 112 provided in (i). そして、この逐次比較器112の比較処理により、この補正電圧値に対応するデジタルデータが得られる。 By comparison of the successive comparator 112, the digital data corresponding to the correction voltage value is obtained.

図1に示した例では、i番目のSAR−ADC110(i)から出力されるデジタルデータOUTPUT(i)は、サンプリングタイミングT(i+m−1)での入力アナログ信号電圧値にイコライズを適用した結果に対応するAD変換結果となる。 In the example shown in FIG. 1, the digital data OUTPUT output from the i-th SAR-ADC110 (i) (i) is the result of applying equalization to the input analog signal voltage value at the sampling timing T (i + m-1) the AD conversion result corresponding to the. このように、図1に示したAD変換装置の例では、AD変換過程に、m−1−tapイコライザの機能が組み込まれている。 Thus, in the example of the AD converter shown in FIG. 1, the AD conversion process, the function of m-1-tap equalizer it is incorporated.

次に、上述したmの値を2とした1−tapイコライザ機能を有するAD変換装置の例について説明する。 Next, an example of the AD converter having a 1-tap equalizer functions and 2 the values ​​of m as described above.
(別の実施形態) (Another embodiment)
図2に、1−tapイコライザ機能を有するAD変換装置の一実施形態を示す。 Figure 2 illustrates one embodiment of an AD converter having a 1-tap equalizer function.

図2に示したAD変換装置は、N+3個の逐次比較型AD変換回路(SAR−ADC)110(1)〜110(N+3)と、容量制御部121を含む制御回路120とを備えている。 AD converter shown in FIG. 2 includes N + 3 pieces of successive approximation AD converter (SAR-ADC) 110 (1) ~110 and (N + 3), and a control circuit 120 which includes a capacity control section 121.

なお、図2においては、N+3個のSAR−ADC110(1)〜110(N+3)のうち、i番目とi+1番目のSAR−ADC110(i)、110(i+1)について詳細構成を示している。 In FIG. 2, among the N + 3 pieces of SAR-ADC110 (1) ~110 (N + 3), i-th and (i + 1) th SAR-ADC110 (i), shows a detailed configuration about 110 (i + 1). i−1番目とi+2番目のSAR−ADC110(i−1)、110(i+2)は、SAR−ADC110(i)、110(i+1)と同様に構成される。 (i-1) -th and (i + 2) th of the SAR-ADC110 (i-1), 110 (i + 2) are, SAR-ADC110 (i), same configuration as 110 (i + 1). 図示を省略した1番目からi−2番目のSAR−ADC110(1)〜110(i−2)およびi+3番目からN+3番目のSAR−ADC110(i+3)〜110(N+3)も、SAR−ADC110(i)、110(i+1)と同様に構成される。 1 i-2-th from th SAR-ADC 110 which is not shown (1) ~110 (i-2) and i + from N + 3-th third SAR-ADC110 (i + 3) ~110 (N + 3) also, SAR-ADC110 (i ), same configuration as 110 (i + 1). 以下の説明では、SAR−ADC110(1)〜110(N+3)を総称する際には、単に、SAR−ADC110と称する。 In the following description, when collectively SAR-ADC110 (1) ~110 (N + 3) is referred to simply as the SAR-ADC 110.

SAR−ADC110は、可変容量キャパシタCvと、 サンプル保持キャパシタCcと、電圧補正回路111と逐次比較器112とを備えている。 SAR-ADC 110 includes a variable capacitor Cv, and the sample holding capacitor Cc, and a comparator 112 sequentially to the voltage correction circuit 111. 可変容量キャパシタCvには、スイッチSW1を介して入力アナログ信号が入力される。 The variable capacitor Cv, the input analog signal is inputted through the switch SW1. つまり、スイッチSW1が閉じられているときに、可変容量キャパシタCvに入力アナログ信号の電圧値に対応する電荷を蓄積することでサンプリングが行われる。 That is, when the switch SW1 is closed, the sampling is performed by accumulating the charge corresponding to the voltage value of the input analog signal to the variable capacitor Cv. そして、スイッチSW1が開かれて、可変容量キャパシタCvが入力アナログ信号から切り離されると、蓄積された電荷は可変容量キャパシタCvにホールドされる。 Then, the switch SW1 is opened, the variable capacitor Cv is disconnected from the input analog signal, the accumulated charge is held in the variable capacitor Cv.

N+3個のSAR−ADC110(1)〜110(N+3)は、所定のサンプリング間隔で設定されたサンプリングタイミングT(1)〜T(N+3)に従って、順次に、循環的に上述したようなサンプリングを行う。 N + 3 pieces of SAR-ADC110 (1) ~110 (N + 3) in accordance with a predetermined sampling timing T (1) set by the sampling interval through T (N + 3), sequentially performs sampling as cyclically above .

例えば、サンプリングタイミングT(i)では、SAR−ADC110(i)において、サンプリング電圧Vs(i)が得られる。 For example, the sampling timing T (i), the SAR-ADC110 (i), sampling voltage Vs (i) is obtained. そして、次のサンプリングタイミングT(i+1)では、i+1番目のSAR−ADC110(i+1)において、上述と同様のサンプリングが行われる。 Then, in the next sampling timing T (i + 1), the i + 1 th SAR-ADC 110 (i + 1), the same sampling as described above is performed. そして、SAR−ADC110(i+1)の可変容量キャパシタCvに、サンプリングタイミングT(i+1)におけるサンプリング電圧Vs(i+1)に対応する電荷Qがホールドされる。 Then, the variable capacitor Cv of the SAR-ADC110 (i + 1), charge Q corresponding to the sampling voltage Vs (i + 1) at the sampling timing T (i + 1) is held.

次に、i番目のSAR−ADC110(i)で得られるサンプリング電圧Vs(i)とi+1番目のSAR−ADC110(i+1)で得られるサンプリング電圧Vs(i+1)を用いて、イコライズ機能を実現する方法について説明する。 Next, a method of using the i-th SAR-ADC 110 sampling voltage obtained in (i) Vs (i) and (i + 1) -th SAR-ADC 110 (i + 1) in the obtained sampling voltage Vs (i + 1), to realize the equalization It will be described.

図3に、イコライズ機能を説明する図を示す。 Figure 3 shows a diagram illustrating the equalization. 図3において、サンプリング間隔τごとに設定されたサンプリングタイミングTiにおいて得られたサンプリング電圧Vs(Ti)は、入力アナログ信号波形を示すグラフにプロットされている。 3, the sampling voltage Vs obtained at the sampling timing Ti set for each sampling interval tau (Ti) is plotted on a graph showing the input analog signal waveform.

図3に示したイコライザでは、サンプリング電圧Vs(i)は、アンプ1により利得G で増幅される。 In the equalizer shown in FIG. 3, the sampling voltage Vs (i) is amplified by a gain G 0 by the amplifier 1. また、このとき、遅延回路τで遅延されたサンプリング電圧Vs(i−1)は、アンプ2によって利得G で増幅される。 At this time, the sampling voltage Vs which is delayed by the delay circuit τ (i-1) is amplified by a gain G 1 by the amplifier 2. そして、これらのアンプ1,2の出力は、加算器によって加算される。 The output of these amplifiers 1 and 2 are added by an adder.

上述したアンプ1の利得G とアンプ2の利得G とを適切に設定すれば、図3に示したようなイコライザによって、伝送路における損失を補償することができる。 By appropriately setting the gain G 1 of the gain G 0 and the amplifier 2 of the amplifier 1 described above, the equalizer shown in FIG. 3, it is possible to compensate for the loss in the transmission path. そして、図3の左上に示したような入力信号波形を、図3の右下に示したように、矩形波に近い補正後の波形を加算器の出力電圧Vd(t)として得ることができる。 Then, it is possible to input signal waveform as shown in the upper left of FIG. 3, as shown in the bottom right of Figure 3, obtained by the waveform of the corrected near square wave and the output voltage Vd of adder (t) .

ここで、サンプリング電圧Vs(i)の入力に対応して得られる加算器の出力電圧Vd(i)は、式(1)のように表される。 Here, the output voltage Vd of adder obtained corresponding to the input sampling voltage Vs (i) (i) is expressed by the equation (1).

Vd(i)=G ×Vs(i)+G ×Vs(i−1) ・・・(1) Vd (i) = G 0 × Vs (i) + G 1 × Vs (i-1) ··· (1)
一方、容量C1を持つキャパシタに蓄積される電荷Qは、キャパシタの端子間電圧Vを用いて、Q=C1×Vのように表される。 On the other hand, the charge Q accumulated in a capacitor having a capacitance C1, using the voltage V across the capacitor terminals is expressed as Q = C1 × V. したがって、電荷Qがホールドされている間に、キャパシタの容量を第1の容量C1から第2の容量C2に変化すると、このキャパシタの端子間電圧は、元の値Vsから別の値Vmに変化する。 Accordingly, while the charge Q is held, when varying the capacitance of the capacitor from the first capacitor C1 to the second capacitor C2, the terminal voltage of the capacitor is changed from the original value Vs to a different value Vm to. 変化後の電圧値Vmは、元の電圧値Vsに、第1の容量C1と第二の容量C2との比に相当する係数kを乗じることで得られる。 Voltage Vm after the change, on the basis of the voltage value Vs, is obtained by multiplying the coefficient k corresponding to the ratio between the first capacitor C1 and second capacitor C2. つまり、変化後の電圧値Vmは、元の電圧値Vsを利得kで増幅した値と見ることができる。 That is, the voltage value Vm after the change can be seen as a value obtained by amplifying the original voltage value Vs in the gain k.

上述したように、図2に示したi番目のSAR−ADC110(i)の可変容量キャパシタCvに、サンプリングタイミングT(i)においてサンプリング電圧Vs(i)と第1の容量C1との積で表される電荷Q(i)が蓄積され、この電荷Q(i)がホールドされる。 As described above, the table in the product of the variable capacitance capacitor Cv, the sampling timing T (i) and the sampling voltage Vs (i) a first capacitor C1 of the i-th SAR-ADC 110 (i) shown in FIG. 2 charge that is Q (i) is accumulated, the charge Q (i) is held.

そして、次のサンプリングタイミングT(i+1)では、 i+1番目のSAR−ADC110(i+1)の可変容量キャパシタCvに、サンプリング電圧Vs(i+1)と第1の容量C1との積で表される電荷Q(i+1)が蓄積され、この電荷Q(i+1)がホールドされる。 Then, in the next sampling timing T (i + 1), the variable capacitor Cv of the i + 1 th SAR-ADC 110 (i + 1), is expressed by the product of the sampling voltage Vs (i + 1) and the first capacitor C1 that the charge Q (i + 1) is stored, the charge Q (i + 1) is held.

このとき、SAR−ADC110(i)の可変容量キャパシタCvの容量を第2の容量C2に変化させると、可変容量キャパシタCvの端子間電圧は、サンプリング電圧Vs(i)に上述した係数kを乗じた係数乗算電圧Vm(i)に変化する。 At this time, varying the capacitance of the variable capacitor Cv of the SAR-ADC110 (i) to the second capacitor C2, the voltage between the terminals of the variable capacitor Cv is multiplied by a coefficient k as described above the sampling voltage Vs (i) changes to the coefficient multiplying voltage Vm (i) were.

したがって、この係数kを適切に設定し、サンプリング電圧Vs(i+1)から係数乗算電圧Vm(i)を減算する仕組みにより、図3に示したようなイコライザの機能を実現することができる。 Accordingly, the coefficient k are appropriately set, the mechanism for subtracting the coefficient multiplication voltage Vm (i) from the sampling voltage Vs (i + 1), it is possible to realize the functions of the equalizer shown in FIG.

図2に示した各SAR−ADC110(1)〜(N+3)の可変容量キャパシタCvの容量は、容量制御部121からの制御信号に応じて、第1の容量C1あるいは第2の容量C2が設定される。 Capacitance of the variable capacitor Cv of the SAR-ADC110 (1) ~ shown in FIG. 2 (N + 3) in response to a control signal from the capacitance controller 121, a first capacitor C1 or the second capacitance C2 is set It is. 容量制御部121は、例えば、各SAR−ADC110(1)〜(N+3)に対応するサンプリングタイミングにおいて、各可変容量キャパシタCvに第1の容量を設定する。 Capacity control section 121, for example, at the sampling timing corresponding to the SAR-ADC110 (1) ~ (N + 3), sets the first capacitor to the variable capacitor Cv. そして、サンプリングタイミングの終了に伴って、第1の容量から第2の容量への変更を指示する制御信号が、容量制御部121によって生成される。 Then, with the end of the sampling timing, the control signal instructing a change from the first capacitor to the second capacitor is generated by the displacement control unit 121.

このようにして、第2の容量に変化させられた可変容量キャパシタCvの端子間に現れる係数乗算電圧Vm(i)は、SAR−ADC110(i)に備えられた電圧補正回路111に渡される。 In this manner, the second inter-terminal appearing coefficient multiplying voltage Vm of the variable capacitor Cv which is varied in capacity (i) is passed to the voltage correction circuit 111 provided in the SAR-ADC 110 (i). また、このとき、SAR−ADC110(i+1)からサンプリングタイミングT(i+1)に対応するサンプリング電圧Vs(i+1)が、この電圧補正回路111に渡される。 At this time, the sampling voltage Vs corresponding to the SAR-ADC110 (i + 1) from the sampling timing T (i + 1) (i + 1) is passed to the voltage correction circuit 111.

そして、この電圧補正回路111において、例えば、サンプリング電圧Vs(i+1)と係数乗算電圧Vm(i)との差分として、補正電圧Vd(i+1)が生成される。 Then, in this voltage correction circuit 111, for example, as the difference between the sampling voltage Vs (i + 1) and the coefficient multiplication voltage Vm (i), the correction voltage Vd (i + 1) is generated. この処理は、上述した式(1)を基に処理される。 This process is processed based on the equation (1) described above.

図2に示した例では、各SAR−ADC110(1)〜(N+3)の電圧補正回路111は、 図3に示したイコライザの構成を備えた差分生成部113 により実現されている In the example shown in FIG. 2, the voltage compensation circuit 111 of each SAR-ADC110 (1) ~ ( N + 3) is realized by the difference generator 113 with the structure of the equalizer shown in FIG. i+1番目のSAR−ADC110(i+1)に備えられたサンプル保持キャパシタCcは、対応するサンプリングタイミングT(i+1)において、スイッチSW2を介して入力アナログ信号に接続され、入力アナログ信号のサンプリングを行う。 i + 1 th SAR-ADC 110 (i + 1) sample holding capacitor Cc provided in the in the corresponding sampling timing T (i + 1), is connected to the input analog signal via the switch SW2, samples the input analog signal. その後、サンプル保持キャパシタCcは、ホールドしたサンプリング電圧Vs(i)を、このスイッチSW2を介して、i番目のSAR−ADC110(i)の電圧補正回路111に渡す。 Thereafter, the sample hold capacitor Cc may hold the sampled voltage Vs (i), via the switch SW2, and passes the i-th SAR-ADC 110 voltage correction circuit 111 (i).

このように、各SAR−ADC110(1)〜(N+3 )に備えられたサンプル保持キャパシタCcにサンプリング電圧Vsを保持させておく。 Thus, it allowed to hold the sampled voltage Vs to each SAR-ADC110 (1) ~ ( N + 3) sample and hold capacitor Cc provided in. これにより、各SAR−ADC110におけるサンプリング電圧Vsを、ひとつ前のサンプリングタイミングに対応するSAR−ADC110に伝えることができる。 This makes it possible to convey the sampling voltage Vs in each SAR-ADC 110, the SAR-ADC 110 corresponding to the previous sampling timing.

なお、各SAR−ADC110の電圧補正回路111に、一つ前のSAR−ADC110におけるサンプリング電圧Vsを渡す方法は、サンプル保持キャパシタCcを用いる方法に限られない。 Incidentally, the voltage correction circuit 111 of the SAR-ADC 110, how to pass sampling voltage Vs in the previous SAR-ADC 110 is not limited to the method using the sample holding capacitor Cc. 要は、サンプリング電圧Vsを保持することできればよい。 In short, it is sufficient that holds the sampling voltage Vs.

このようにして、例えば、SAR−ADC110(i+1)から渡されたサンプリング電圧Vs(i+1)は、差分生成部113に入力される。 Thus, for example, SAR-ADC110 (i + 1) from the passed sampled voltages Vs (i + 1) is input to the difference generation unit 113. そして、このサンプリング電圧Vs(i+1)と係数乗算電圧Vm(i)との差分として、補正電圧Vd(i+1)が生成される。 Then, as the difference between the sampling voltage Vs (i + 1) and the coefficient multiplication voltage Vm (i), the correction voltage Vd (i + 1) is generated. このようにして生成された補正電圧Vd(i+1)は、逐次比較部112による逐次比較処理に供される。 Thus correction voltage Vd generated by (i + 1) is subjected successively to the successive approximation processing by the comparing unit 112. そして、この逐次比較部112の処理により、補正電圧Vd(i+1)のAD変換結果が得られる。 Then, the processing of the successive approximation unit 112, AD conversion result of the correction voltage Vd (i + 1) is obtained. この補正電圧Vd(i+1)のAD変換結果が、i番目のSAR−ADC110(i)の出力OUTPUT(i)として出力される。 The AD conversion result of the correction voltage Vd (i + 1) is output as the i-th SAR-ADC 110 output OUTPUT of (i) (i).

このようにして得られるAD変換装置の出力には、上述したように、入力アナログ信号の波形を理想的な波形に近づけるためのイコライズ処理が施される。 The output of the thus obtained AD converter, as described above, the equalization processing for approximating the waveform of the input analog signal to an ideal waveform is applied. このイコライズ処理により、従来の高速インタフェースの受信装置において、AD変換装置に前置されていたアナログイコライザと同等のイコライズ機能を果たすことができる。 This equalization process, it is possible in the receiving apparatus of a conventional high-speed interface, it serves equivalent equalization and analog equalizer which has been prepended to the AD converter. これにより、受信装置において、AD変換装置に前置されるアナログイコライザを不要とすることができる。 Thus, in the receiving apparatus, an analog equalizer which is prepended to the AD converter can be made unnecessary. なお、図2に示したような基本構成を備えたAD変換装置では、上述したイコライズ機能により整形された信号を後段の装置に渡すことができる。 In AD converter apparatus having a basic configuration as shown in FIG. 2, it can pass a signal shaped by the equalizing function described above to the subsequent device. したがって、高速インタフェースの受信装置において、AD変換装置の後段に配置されるデジタルイコライザなどの回路の負担を軽減することができる。 Accordingly, in the receiving apparatus of the high-speed interface, it is possible to reduce the burden of the circuit such as a digital equalizer which is disposed downstream of the AD converter.

図4に、受信装置の一実施形態を示す。 4 shows an embodiment of a receiving device. なお、図4に示した構成要素のうち、図2に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。 Of the components illustrated in FIG. 4, the equivalent of the components shown in Figure 2 are denoted by the same reference numerals, and a description thereof will be omitted.

図4に示した受信装置においては、受信処理部の図示を省略した。 In the receiver shown in FIG. 4 are not shown of the reception processing unit. なお、図4に示した入力アナログ信号は、伝送路を介して受信装置に到達した信号を反映して、この受信処理部によって生成される。 The input analog signal shown in FIG. 4, reflecting the signal reaches the receiving device via the transmission path is generated by the reception processing unit.

図4に示したAD変換装置110では、2番目〜N+3番目のSAR−ADC110(2)〜(N+3)におけるサンプリング電圧Vs(2)〜Vs(N+3)は、それぞれ一つ前のSAR−ADC110(1)〜(N+2)に渡されている。 In the AD converter 110 shown in FIG. 4, the second to N + 3 th SAR-ADC110 (2) ~ (N + 3) sampling the voltage at Vs (2) ~Vs (N + 3), the immediately preceding each SAR-ADC 110 ( It has been passed to the 1) ~ (N + 2). そして、SAR−ADC110(1)のサンプリング電圧Vs(1)は、SAR−ADC110(N+3)に渡されている。 Then, the sampling voltage Vs (1) of the SAR-ADC110 (1) is passed to the SAR-ADC110 (N + 3). つまり、図4に示したAD変換装置110は、N+3個のSAR−ADC110(1)〜(N+3)を循環的に用いる仕組みを備えている。 That, AD converter 110 shown in FIG. 4 includes a mechanism using N + 3 pieces of SAR-ADC110 (1) ~ a (N + 3) cyclically.

AD変換装置110の制御回路120は、SAR制御部122を備えている。 The control circuit 120 of the AD converter 110 has a SAR controller 122. このSAR制御部122は、各SAR−ADC110(1)〜(N+3)に対して、それぞれに対応するサンプルーホールド信号(S/H)により、サンプル−ホールドのタイミングを示す。 The SAR control unit 122, for each SAR-ADC110 (1) ~ (N + 3), by the sample over the hold signals corresponding to (S / H), the sample - shows the timing of the hold. また、クロック信号CLKにより、各SAR−ADC110(1)〜(N+3)における逐次比較処理の同期を制御する。 Further, the clock signal CLK, and controls the synchronization of the successive approximation process in each SAR-ADC110 (1) ~ (N + 3).

図4に示したAD変換装置110によるAD変換結果は、デジタルイコライザ101を介してCDR(Clock Data Recovery)102に入力され、Nビットの受信データとして出力される。 AD conversion result by the AD converter 110 shown in FIG. 4, through the digital equalizer 101 is input to the CDR (Clock Data Recovery) 102, and output as reception data of N bits. デジタルイコライザ101において、内部でのイコライズ機能の制御に用いられる制御情報を、容量制御部121に入力し、上述した可変容量キャパシタCvの容量の設定に利用することができる。 In the digital equalizer 101, it is possible to control information used to control the equalization of internal and input to the capacitance control portion 121, used for setting the capacitance of the variable capacitor Cv described above. 例えば、デジタルイコライザ101において抽出されるエラー情報(error)を容量制御部121に入力すればよい。 For example, may input the error information extracted in the digital equalizer 101 (error) to the volume control unit 121.

図5に、容量制御部の一実施形態を示す。 5 shows an embodiment of a capacity control unit. 図5に示した例では、容量制御部は、変換テーブル123と、セレクタ回路125とを備えている。 In the example shown in FIG. 5, the capacity control section, a conversion table 123, and a selector circuit 125.

変換テーブル123は、エラー情報(error)の様々な値E (j=1〜L)に対応して、可変容量キャパシタCvの容量を設定するためのコードα 、β (j=1〜L)を保持している。 Conversion table 123, corresponding to various values E j of error information (error) (j = 1~L) , code for setting the capacitance of the variable capacitor Cv α j, β j (j = 1~ L) holds.

デジタルイコライザ101からのエラー情報に対応して変換テーブル123に保持されたmビットのコードα、βがそのままセレクタ回路125を介して各SAR−ADC110に渡される。 Code m bits held in response to the conversion table 123 in the error information from the digital equalizer 101 alpha, beta is passed directly through the selector circuits 125 each SAR-ADC 110.

図5に示したセレクタ回路125は、各SAR−ADC110(1)〜(N+3)にそれぞれ対応するセレクタSEL(1)〜SEL(N+3)を備えている。 The selector circuit 125 shown in FIG. 5 is provided with each SAR-ADC110 (1) ~ (N + 3) to the corresponding selectors SEL (1) ~SEL (N + 3). これらのセレクタSEL(1)〜SEL(N+3)は、対応するサンプル−ホールド信号S/H(1)〜S/H(N+3)に応じて、変換テーブル123に保持されたmビットのコードα、βを、セレクタ回路125により切り替え出力する。 These selectors SEL (1) ~SEL (N + 3) the corresponding sample - hold signal S / H (1) ~S / H (N + 3) in accordance with the code of m bits held in the conversion table 123 alpha, the beta, to switch the output by the selector circuit 125.

これらのセレクタSEL(1)〜SEL(N+3)の出力は、容量制御信号cont(1)〜cont(N+3)として、対応するSAR−ADC110(1)〜(N+3)に入力される。 The outputs of these selectors SEL (1) ~SEL (N + 3), as the capacity control signal cont (1) ~cont (N + 3), are input to the corresponding SAR-ADC110 (1) ~ (N + 3). この容量制御信号cont(1)〜cont(N+3)による可変容量キャパシタCvの容量の制御については、後述する。 For control of the capacitance of the variable capacitor Cv according to the displacement control signal cont (1) ~cont (N + 3) will be described later.

ところで、逐次比較型AD変換回路の逐次比較部には、入力信号と参照電圧との比較のために、デジタル−アナログ変換器(DAC)が備えられている。 Meanwhile, the successive approximation portion of the successive approximation type AD converting circuit, for comparison to the reference voltage and the input signal, a digital - analog converter (DAC) is provided.

図6に、逐次比較部の構成例を示す。 6 shows a configuration example of the successive approximation portion. 図6に示した例では、差動入力信号input,inputxに対応して、2つのDACと2つの比較器が備えられている。 In the example shown in FIG. 6, the differential input signals input The, in response to Inputx, two DAC and two comparators are provided. これらのDACの出力は、それぞれ対応する比較器に入力されている。 The output of these DAC is input to the corresponding comparator.

2つのDACは、いずれも、N個のキャパシタを備えている。 Two DAC are all provided with a N capacitors. これらのキャパシタは、それぞれ異なる容量を有している。 These capacitors have different capacities. 図6に示した例では、各キャパシタの容量は、右から容量C,容量2Cのように順に2倍になっている。 In the example shown in FIG. 6, the capacitance of each capacitor, the capacitance from the right C, and doubled in the order as capacitance 2C. また、最も左側のキャパシタでは容量2 N−1 Cとなり、全てのキャパシタを合計した容量は2 Cとなる。 The capacitor 2 N-1 C becomes the leftmost capacitor, the total capacity of all of the capacitor becomes 2 N C.

これらのキャパシタは、それぞれに対応するスイッチにより、対応する入力信号、参照電圧referenceと接地電圧とのいずれかに接続される。 These capacitors, the switches corresponding to the respective corresponding input signal, and a reference voltage reference is connected to either the ground voltage. これらのスイッチそれぞれの切り替えは、SAR(Successive Approximation Register)により、比較器の出力に基づいて制御される。 Of each of these switches switched by SAR (Successive Approximation Register), it is controlled based on the output of the comparator.

図6に示した2つのDACに備えられたそれぞれN個のキャパシタは、容量2 Cを持つサンプル保持キャパシタと見ることができる。 Two each of the N capacitors provided to the DAC shown in FIG. 6 may be viewed as a sample holding capacitor having a capacitance 2 N C. つまり、逐次比較部112に備えられるDACを、サンプリング電圧Vsを一つ前のSAR−ADC110に伝えるためのサンプル保持キャパシタCcとして利用することができる。 That is, the DAC provided sequentially to the comparator 112, it can be utilized as a sample hold capacitor Cc to convey sampling voltage Vs to the previous SAR-ADC 110.

更に、差動型のAD変換回路には、一方の差動入力信号inputに対応するAD変換を行う第1変換部と、他方の差動入力信号inputxに対応するAD変換を行う第2変換部とが備えられる。 Further, the AD conversion circuit of the differential, a second conversion unit for performing a first conversion unit that performs AD conversion corresponding to one differential input signals input The, the AD conversion corresponding to the other of the differential input signal inputx door is provided. そして、差動入力信号input,inputxでは、互いに符号が異なるので、それぞれをサンプリングして得られるサンプリング電圧Vsの符号もまた互い異なる。 The differential input signal input The, in Inputx, signs are different so one another, also different each other signs of sampling voltage Vs obtained by sampling the respectively.

以下、差動型のAD変換回路の仕組みを利用して上述したイコライズ機能を実現する方法について説明する。 Hereinafter, a method for implementing the equalization described above by using a mechanism of the AD conversion circuit of the differential.
(別の実施形態) (Another embodiment)
図7に、逐次比較型AD変換回路の別実施形態を示す。 Figure 7 shows another embodiment of the successive approximation AD converter. なお、図7では、N+3個のSAR−ADC110のうち、1番目のSAR−ADC110(1)の構成を代表として示している。 In FIG. 7, among the N + 3 pieces of SAR-ADC 110, shows the configuration of the first SAR-ADC 110 (1) as a representative.

SAR−ADC110(1)は、それぞれDAC117を含む第1変換部114と第2変換部115とを備えている。 SAR-ADC 110 (1) is respectively provided with a first converter 114, including DAC117 and second converter 115. 第1変換部114には、一方の差動入力信号inputが入力され、第2変換部115には、他方の差動入力信号inputxが入力される。 The first conversion unit 114, is input one of the differential input signals input The, the second conversion unit 115, the other of the differential input signal inputx inputted.

図7に示した2つのDAC117に備えられたスイッチSW3の切り替えは、SAR116によって制御される。 Two switching the switch SW3 provided in DAC117 shown in FIG. 7 is controlled by SAR116. また、第1変換部114および第2変換部115にそれぞれ備えられる比較器118の入力と出力との間にはバイパス回路が設けられている。 Further, a bypass circuit is provided between the input and the output of the comparator 118 provided to the first converter 114 and second converter 115. このバイパス回路に設けられたスイッチは、サンプル−ホールド信号によってサンプリングタイミングが示されたときに閉じられ、その他の場合は開かれている。 Switch provided in the bypass circuit, the sample - closed when the sampling timing is indicated by the hold signal, otherwise open.

図7に示した例では、比較器118の入力端子は、可変容量キャパシタCvの一方の端子に接続されている。 In the example shown in FIG. 7, the input terminal of the comparator 118 is connected to one terminal of the variable capacitor Cv. そして、可変容量キャパシタCvのもう一方の端子は、スイッチSW1を介して、入力アナログ信号、接地電位およびSAR−ADC110(2)からの入力のいずれかに接続される。 The other terminal of the variable capacitor Cv is connected via a switch SW1, an input analog signal is connected to one of the input from the ground potential and SAR-ADC110 (2).

ここで、SAR−ADC110(1)の第1変換部114に、SAR−ADC110(2)に備えられる第2変換部115のDAC117にホールドされたサンプリング電圧Vsx(2)を入力することができる。 Here, the first converter 114 of the SAR-ADC 110 (1), can be input SAR-ADC 110 to be held in DAC117 the second converter 115 provided in (2) sampling the voltage Vsx (2). そして、SAR−ADC110(1)の第2変換部115に、SAR−ADC110(2)に備えられる第1変換部114のDAC117にホールドされたサンプリング電圧Vs(2)を入力することができる。 Then, the second converter 115 of the SAR-ADC 110 (1), can be input SAR-ADC 110 to be held in DAC117 the first converter 114 provided in (2) sampling voltage Vs (2).

例えば、第1変換部114では、サンプリングタイミングT(1)でDAC117および可変容量キャパシタCvに、差動入力信号inputに対応するサンプリング電圧Vs(1)に対応する電荷が蓄積される。 For example, the first conversion unit 114, the DAC117 and the variable capacitor Cv in sampling timing T (1), charges corresponding to the sampling voltage Vs (1) corresponding to the differential input signal input is accumulated. その後、SAR−ADC110(2)のサンプリングタイミングにおいて、可変容量キャパシタCvの容量が変更されたことにより、可変容量キャパシタCvの端子間電圧は係数乗算電圧Vm(1)に変化する。 Thereafter, the sampling timing of the SAR-ADC110 (2), by the capacitance of the variable capacitor Cv is changed, the voltage between the terminals of the variable capacitor Cv is changed to the coefficient multiplying voltage Vm (1). 次いで、スイッチSW1を介してSAR−ADC110(2)からサンプリング電圧Vsx(2)の入力を受け取る。 Then, receiving the input of the sampling voltage Vsx (2) from SAR-ADC 110 through the switch SW1 (2). すると、可変容量キャパシタCvの比較器118に接続された端子の電位として、上述したサンプリング電圧Vsx(2)と係数乗算電圧Vm(1)の差分が得られる。 Then, as the potential of the terminal connected to the comparator 118 of the variable capacitor Cv, the difference between the above-mentioned sampled voltage Vsx (2) and the coefficient multiplication voltage Vm (1) is obtained. つまり、上述したサンプリング電圧Vsx(2)を、SAR−ADC110(1)の第1変換部114に備えられたスイッチSW1に導く回路と、このスイッチSW1および可変容量キャパシタCvとにより、差分生成部113の機能が実現されている。 That is, the above-mentioned sampled voltage Vsx (2), a circuit leading to the switch SW1 provided in the first converter 114 of the SAR-ADC 110 (1), by the switch SW1 and the variable capacitor Cv, the difference generator 113 function is realized of. このようにして、比較器118に補正電圧Vdx(2)が入力される。 In this way, the correction voltage Vdx (2) is input to the comparator 118. そして、SAR−ADC110(2)のDAC117の動作に応じて、比較器118の出力として、上述した補正電圧Vdx(2)に対応するデジタルデータの各ビットが得られる。 Then, in accordance with the operation of the DAC117 of SAR-ADC110 (2), as the output of the comparator 118, each bit of the digital data corresponding to the above-described correction voltage Vdx (2) is obtained. これが、SAR−ADC110(1)の出力output(1)として出力される。 This is outputted as an output output of SAR-ADC110 (1) (1).

同様に、第2変換部115では、サンプリングタイミングT(1)でDAC117および可変容量キャパシタCvに、差動入力信号inputxに対応するサンプリング電圧Vsx(1)に対応する電荷が蓄積される。 Similarly, the second converter 115, the DAC117 and the variable capacitor Cv in sampling timing T (1), charges corresponding to the sampling voltage Vsx (1) corresponding to the differential input signal inputx are accumulated. その後、SAR−ADC110(2)のサンプリングタイミングにおいて、可変容量キャパシタCvの変更されたことにより、可変容量キャパシタCvの端子間電圧は係数乗算電圧Vmx(1)に変化する。 Thereafter, the sampling timing of the SAR-ADC110 (2), by which changes of the variable capacitor Cv, the voltage between the terminals of the variable capacitor Cv is changed to the coefficient multiplying voltage Vmx (1). 次いで、スイッチSW1を介してSAR−ADC110(2)からサンプリング電圧Vs(2)の入力を受け取る。 Then, receiving the input of the sampling voltage Vs (2) from SAR-ADC 110 through the switch SW1 (2). すると、可変容量キャパシタCvの比較器118に接続された端子の電位として、上述したサンプリング電圧Vs(2)と係数乗算電圧Vmx(1)の差分が得られる。 Then, as the potential of the terminal connected to the comparator 118 of the variable capacitor Cv, the difference between the above-mentioned sampling voltage Vs (2) and the coefficient multiplication voltage Vmx (1) is obtained. つまり、SAR−ADC110(2)のサンプリング電圧Vs(2)を、SAR−ADC110(2)の第2変換部115に備えられたスイッチSW1に導く回路と、このスイッチSW1とにより、差分生成部113の機能が実現されている。 That is, by SAR-ADC 110 sampling voltage Vs (2) (2), a circuit leading to SAR-ADC 110 (2) switches SW1 provided in the second conversion unit 115, and the switch SW1, the difference generator 113 function is realized of. このようにして、比較器118に補正電圧Vd(2)が入力される。 In this way, the correction voltage Vd (2) is input to the comparator 118. そして、SAR−ADC110(2)のDAC117の動作に応じて、比較器118の出力として、上述した補正電圧Vd(2)に対応するデジタルデータの各ビットが得られる。 Then, in accordance with the operation of the DAC117 of SAR-ADC110 (2), as the output of the comparator 118, each bit of the digital data corresponding to the above-described correction voltage Vd (2) is obtained. これが、SAR−ADC110(1)の出力outputx(1)として出力される。 This is outputted as an output outputx (1) of the SAR-ADC110 (1).

このように、差動型のAD変換装置では、一つ後のSAR−ADC110から、異符号の差動入力信号に対応するサンプリング電圧Vsを受け取って、可変容量キャパシタCvに入力し、可変容量キャパシタCvを加算器として用いることができる。 Thus, the differential AD converter device, the SAR-ADC 110 after one, receives sampled voltage Vs corresponding to the differential input signal of opposite sign, and input to the variable capacitor Cv, the variable capacitor Cv can be used as an adder.

図8に、可変容量キャパシタの一実施形態を示す。 8 shows an embodiment of a variable capacitor. なお、図8に示した構成要素のうち、図7に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。 Of the components shown in FIG. 8, the equivalent of the components shown in FIG. 7 are denoted by the same reference numerals, and a description thereof will be omitted.

また、図8に示したスイッチSW1において、端子T1は入力信号に接続され、端子T2は接地されている。 Further, the switch SW1 shown in FIG. 8, the terminal T1 is connected to the input signal, the terminal T2 is grounded. そして、端子T3には、一つ後のサンプリングタイミングに対応するSAR−ADCによるサンプリング電圧が入力される。 Then, the terminal T3, sampling voltage by SAR-ADC that corresponds to the sampling timing after one is input.

図8の例では、可変容量キャパシタCvは、m個のキャパシタ素子C 〜C と、これらのキャパシタ素子に対応するスイッチを含むスイッチ回路119とを備えている。 In the example of FIG. 8, the variable capacitor Cv is provided with the m capacitor elements C 1 -C m, a switch circuit 119 including a switch corresponding to these capacitor elements. スイッチ回路119に含まれるm個のスイッチは、mビットの容量制御信号contの各ビットに対応し、キャパシタ素子C 〜C をスイッチSW1あるいは参照電圧Vrefに接続する。 M switches included in the switch circuit 119 corresponding to each bit of the displacement control signal cont of m bits, to connect the capacitor element C 1 -C m to the switch SW1 or reference voltage Vref.

このような可変容量キャパシタCvは、図5に示したような容量制御部121と組み合わせて用いることができる。 Such variable capacitor Cv can be used in combination with capacity control section 121 as shown in FIG. この組み合わせを採用した場合は、各SAR−ADC110にそれぞれm本の配線により、容量制御信号contを表すコードα、βを伝え、それぞれの可変容量キャパシタCvの容量を制御することができる。 When employing this combination, the wiring of m present to each SAR-ADC 110, tell the code alpha, beta representing the displacement control signal cont, it is possible to control the capacity of each of the variable capacitor Cv. なお、上述した構成例では、各SAR−ADC110に対応する容量制御信号contは、変換テーブル123とによって生成される。 In the configuration example described above, the displacement control signal cont for each SAR-ADC 110 is generated by the conversion table 123. つまり、図5に示した構成例では、変換テーブル123セレクタ回路125とは、コード生成部に相当する。 That is, in the configuration example shown in FIG. 5, the conversion table 123 selector circuits 125, corresponding to the code generator.

次に、上述した構成を有するAD変換装置に含まれる各SAR−ADC110(1)〜(N+3)にそれぞれ備えられる第1変換部、第2変換部のレイアウト例について説明する。 Next, the first conversion unit provided to each SAR-ADC 110 included in the AD converter having the above configuration (1) ~ (N + 3), the layout of the second conversion unit will be described.
(別の実施形態) (Another embodiment)
図9に、AD変換装置の別実施形態を示す。 Figure 9 shows another embodiment of the AD converter. なお、図9において、各SAR−ADC110(1)〜(N+3)に含まれる第1変換部114、第2変換部115をそれぞれSAR−ADC110の番号を示す添え字を符号に付して示した。 9, the first conversion unit 114 included in the SAR-ADC110 (1) ~ (N + 3), a subscript indicating a second number of the conversion unit 115 respectively SAR-ADC 110 was denoted by reference numeral . 例えば、第1変換部114 、第2変換部115 は、SAR−ADC110(1)に含まれる。 For example, the first conversion unit 114 1, the second conversion unit 115 1 are included in the SAR-ADC110 (1).

図9は、SAR−ADC110の分解能を示すNが奇数である場合に適したレイアウトの例を示している。 Figure 9 shows an example of a layout suitable when N indicating the resolution of the SAR-ADC 110 is an odd number. Nが奇数である場合に、N+3は偶数となる。 If N is odd, N + 3 are even. この場合に、図9に示すように、奇数番目のSAR−ADC110(2n−1)(n=1〜(N+3)/2)に属する第1変換部114と偶数番目のSAR−ADC110(2n)(n=1〜(N+3)/2)に属する第2変換部115とを含む第1グループを形成する。 In this case, as shown in FIG. 9, the odd-numbered SAR-ADC110 (2n-1) (n = 1~ (N + 3) / 2) first converter 114 belonging to the even-numbered SAR-ADC110 (2n) (n = 1~ (n + 3) / 2) to form a first group and a second conversion unit 115 belongs. 一方、第2グループには、奇数番目のSAR−ADC110(2n−1)(n=1〜(N+3)/2)に属する第2変換部115と偶数番目のSAR−ADC110(2n)(n=1〜(N+3)/2)に属する第1変換部114とが含まれる。 On the other hand, the second group, odd-numbered SAR-ADC110 (2n-1) (n = 1~ (N + 3) / 2) of the even-numbered and second converter 115 belonging to the SAR-ADC110 (2n) (n = 1~ (N + 3) / 2) includes a first conversion unit 114 belonging to the.

図9に示した第1グループおよび第2グループでは、各サンプリングタイミングに対応するSAR−ADC110の第1変換部114と第2変換部115とが交互に配置されている。 In the first and second groups as shown in FIG. 9, the first converter 114 of the SAR-ADC 110 corresponding to each sampling timing and second converter 115 are alternately arranged. このような配置では、例えば、1番目のSAR−ADC110(1)の第1変換部114 に隣接して、2番目のSAR−ADC110(2)の第2変換部115 が配置される。 In such an arrangement, for example, adjacent to the first conversion unit 114 1 of the first SAR-ADC 110 (1), second conversion unit 115 2 of the second SAR-ADC 110 (2) is arranged. したがって、SAR−ADC110(1)の第1変換部114 は、半導体ダイ上で隣接して配置されるSAR−ADC110(2)の第2変換部115 から、係数乗算電圧Vm(1)に加算されるサンプリング電圧Vsx(2)を受け取ることができる。 Therefore, the first conversion unit 114 1 of the SAR-ADC 110 (1), from the second conversion unit 115 2 of the SAR-ADC 110 is disposed adjacent on a semiconductor die (2), the coefficient multiplying voltage Vm (1) can receive summed are sampled voltage Vsx (2). このように、図9に示したようなレイアウトでは、各第1変換部114および各第2変換部115は、隣接して配置された第2変換部115および第1変換部114から一つ後のサンプリングタイミングに対応するサンプリング電圧Vsを受け取ることができる。 Thus, it was such a layout shown in FIG. 9, each of the first conversion unit 114 and the second conversion unit 115, after one second conversion unit 115 and the first conversion unit 114 disposed adjacent You can receive sampling voltage Vs corresponding to the sampling timing. したがって、図9に示したような配置を採用することにより、上述したイコライズ機能を実現するための配線の短縮を図ることができる。 Therefore, it is possible by adopting the arrangement shown in FIG. 9, to shorten the wiring for realizing the equalizing function described above.

なお、図9に示した例では、1番目のSAR−ADC110(1)に属する第1変換部114 のサンプリング電圧Vs(1)は、同一の第1グループにおいてN+3番目に配置された第2変換部115 N+3に導かれている。 In the example shown in FIG. 9, the first SAR-ADC 110 (1) belonging to the first conversion unit 114 1 of the sampling voltage Vs (1), the second disposed N + 3-th in the same first group It is led to the conversion unit 115 N + 3. そして、第2変換部115 のサンプリング電圧Vsx(1)は、同一の第2グループにおいてN+3番目に配置された第1変換部114 N+3に導かれている。 The second conversion unit 115 first sampling voltage Vsx (1) is guided to the first conversion unit 114 N + 3 disposed N + 3-th in the same second group.

同様の配置は、SAR−ADCの分解能が偶数ビットの場合にも適用することができる。 A similar arrangement may be resolution of the SAR-ADC is applied to an even number bit.
(更に別の実施形態) (Further embodiment)
図10に、AD変換装置の別実施形態を示す。 Figure 10 shows another embodiment of the AD converter. なお、図10に示した構成要素のうち、図9に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。 Of the components shown in FIG. 10, the equivalent of the components shown in FIG. 9 are denoted by the same reference numerals, and a description thereof will be omitted.

各SAR−ADCの分解能が偶数ビットの場合には、SAR−DAC110の個数N+3は奇数となる。 If the resolution of the SAR-ADC is even bits, the number N + 3 of SAR-DAC 110 is an odd number. このため、上述したように第1変換部114と第2変換部115とが交互に配置すると、第1グループでは、最初とN+3番目に第1変換部114が配置され、第2グループでは、最初とN+3番目に第2変換部115が配置される。 Therefore, the first conversion unit 114 as described above when the second converter 115 are arranged alternately in the first group, the first conversion unit 114 is placed in the first and N + 3 th, in the second group, the first the second converter 115 is arranged to N + 3-th and.

この場合は、第1グループの先頭に配置された第1変換部114 によるサンプリング電圧Vs(1)は、第2グループのN+3番目に配置された第2変換部115 N+3に導かれる。 In this case, the first converter 114 1 by the sampling voltage Vs, which is placed at the beginning of the first group (1) is guided to the second conversion unit 115 N + 3 disposed N + 3-th second group. 同様に、第2グループの先頭に配置された第2変換部115 によるサンプリング電圧Vsx(1)は、第1グループのN+3番目に配置された第1変換部114 N+3に導かれる。 Similarly, the second converter 115 1 by the sampling voltage Vsx which is placed at the beginning of the second group (1) is guided to the first conversion unit 114 N + 3 disposed N + 3 th first group.

次に、上述した第1グループに属する第1変換部114 と第2変換部115 とを例にとって、AD変換装置の時分割動作を説明する。 Next, an example of the first first converter belonging to the group 114 1 and the second conversion unit 115 2 described above, will be described division operation time of the AD converter.

図11に、サンプリング動作を説明する図を示す。 Figure 11 is a diagram for explaining the sampling operation. また、図12に、ホールド動作を説明する図を示す。 Further, in FIG. 12 is a diagram for explaining the hold operation. 更に、図13に、イコライズ動作およびAD変換動作を説明する図を示す。 Further, FIG. 13 shows a diagram illustrating the equalizing operation and the AD conversion operation. 更にまた、図14に、リセット動作を説明する図を示す。 Furthermore, in FIG. 14 is a diagram for explaining the reset operation. また、図15に、AD変換装置の動作を説明するタイミング図を示す。 Further, FIG. 15 shows a timing diagram illustrating the operation of the AD converter.

なお、図15において、各SAR−ADC110(1)〜(N+3)に対応するサンプリングタイミングを、それぞれ符号T(1)〜T(N+3)を付して示した。 In FIG. 15, the sampling timing for each SAR-ADC110 (1) ~ (N + 3), shown respectively denoted by reference numeral T (1) ~T (N + 3). サンプリングタイミングは、クロックCLKのN+3周期で一巡し、N+4周期目からは、新たなサイクルが開始される。 Sampling timing, and round at N + 3 cycles of the clock CLK, from the N + 4 th cycle, a new cycle is initiated. また、図15では、上述したサンプリングタイミングに対応して、サンプルーホールド信号S/H(1)〜S/H(N+3)および容量制御信号cont(1)〜cont(N+3)の変化を示している。 Further, in FIG. 15, in response to the sampling timing described above, the sample over hold signal S / H (1) ~S / H (N + 3) and the displacement control signal cont (1) shows a change in ~cont (N + 3) there.

図11に示した例は、SAR−ADC110(1)に対応するサンプリングタイミングT(1)における第1変換部114 および第2変換部115 の各スイッチSWの接続状態を示している。 Example shown in FIG. 11 shows a connection state of the switches SW of the SAR-ADC 110 (1) first converter 114 at the sampling timing T (1) corresponding to the first and second converter 115 2.

サンプリングタイミングT(1)では、SAR−ADC110(1)に対するサンプル−ホールド信号S/H(1)は、Hレベルに変化する(図15参照)。 In sampling timing T (1), samples for SAR-ADC 110 (1) - hold signal S / H (1) is changed to H level (see FIG. 15). これに応じて、図11に示すように、SAR−ADC110(1)に属する第1変換部114 のスイッチSW1〜スイッチSW3はいずれも、端子T1に接続される。 In response to this, as shown in FIG. 11, both the first converter 114 1 of switch SW1~ switch SW3 belonging to SAR-ADC 110 (1) is connected to the terminal T1. また、上述したサンプル−ホールド信号S/H(1)の変化に応じて、比較器118のバイパス回路に設けられたスイッチはオンとなる。 Further, the sample described above - in accordance with the change of the hold signal S / H (1), a switch provided in the bypass circuit of the comparator 118 is turned on. このとき、可変容量キャパシタCvとサンプル保持キャパシタCcは、スイッチSW2を介して接続される。 In this case, the variable capacitor Cv and the sample holding capacitor Cc is connected via a switch SW2. そして、可変容量キャパシタCvおよびサンプル保持キャパシタCcに、それぞれ対応するスイッチSW1,SW3を介して、入力信号inputが入力される。 Then, the variable capacitor Cv and the sample hold capacitor Cc, respectively, via the corresponding switches SW1, SW3, an input signal input is input. このようにして、第1変換部114 の可変容量キャパシタCvおよびサンプル保持キャパシタCcにより、サンプリングタイミングT(1)における入力信号inputがサンプリングされる。 In this manner, the first conversion unit 1141 of the variable capacitor Cv and the sample hold capacitor Cc, the input signal input at a sampling timing T (1) are sampled. なお、サンプリングタイミングT(1)において、容量制御信号cont(1)は、電圧値V1に変化する(図15参照)。 Note that in the sampling timing T (1), the displacement control signal cont (1) is changed to a voltage value V1 (see FIG. 15). これに応じて、第1変換部114 の可変容量キャパシタCvの容量は、電圧値V1に対応する第1の容量C1に設定される。 In response to this, the capacity of the first conversion unit 1141 of the variable capacitor Cv is set to a first capacitor C1 corresponding to the voltage value V1.

図12に示した例は、SAR−ADC110(2)に対応するサンプリングタイミングT(2)における第1変換部114 および第2変換部115 の各スイッチSWの接続状態を示している。 Example shown in FIG. 12 shows a connection state of the switches SW of the SAR-ADC 110 (2) corresponding to the sampling timing T (2) first converter 114 in the first and second converter 115 2.

サンプリングタイミングT(2)では、SAR−ADC110(2)に対するサンプル−ホールド信号S/H(1)は、Hレベルに変化する(図15参照)。 In sampling timing T (2), samples for SAR-ADC 110 (2) - hold signal S / H (1) is changed to H level (see FIG. 15). これに応じて、図12に示したSAR−ADC110(2)に属する第2変換部115 のスイッチSW1〜スイッチSW3および比較器118のバイパス回路に設けられたスイッチは、図11に示した第1変換部114 と同様に操作される。 In response to this, the switch provided in the bypass circuit of the second converter 115 and second switch SW1~ switches SW3 and comparator 118 belonging to SAR-ADC 110 (2) shown in FIG. 12, first shown in FIG. 11 It is operated in the same manner as first conversion unit 114 1. そして、第2変換部115 の可変容量キャパシタCvおよびサンプル保持キャパシタCcにより、サンプリングタイミングT(2)における入力信号inputxがサンプリングされる。 Then, by the two converter 115 2 variable capacitor Cv and the sample hold capacitor Cc, the input signal inputx at the sampling timing T (2) is sampled. なお、サンプリングタイミングT(2)において、容量制御信号cont(2)は、電圧値V1に変化する(図15参照)。 Note that in the sampling timing T (2), the displacement control signal cont (2) is changed to a voltage value V1 (see FIG. 15). これに応じて、第2変換部115 の可変容量キャパシタCvの容量は、第1の容量C1に設定される。 In response to this, the capacity of the second converter 115 2 of the variable capacitor Cv is set to a first capacitor C1.

一方、SAR−ADC110(1)に対するサンプル−ホールド信号S/H(1)は、サンプリングタイミングT(2)において、Lレベルに変化する(図15参照)。 On the other hand, samples for SAR-ADC 110 (1) - hold signal S / H (1), in the sampling timing T (2), changes to the L level (see FIG. 15). これに応じて、図12に示すように、SAR−ADC110(1)に属する第1変換部114 では、上述したバイパス回路のスイッチはオフとなる。 In response to this, as shown in FIG. 12, the first conversion unit 114 1 which belongs to SAR-ADC 110 (1), the switch of the bypass circuit as described above is turned off. また、各スイッチSW1〜SW3は、いずれも端子T2に接続される。 Further, the switches SW1~SW3 are all connected to the terminal T2. これにより、第1変換部114 の可変容量キャパシタCvおよびサンプル保持キャパシタCcは、いずれも入力信号inputから切り離される。 Thus, the variable capacitor Cv and the sample hold capacitor Cc of the first conversion unit 114 1 are both disconnected from the input signal input The. また、スイッチSW2の切り替えにより、可変容量キャパシタCvとサンプル保持キャパシタCcとの間の接続も切り離される。 Further, by switching the switch SW2, connected between the variable capacitor Cv and the sample holding capacitor Cc is also disconnected. これにより、サンプリング電圧Vs(1)は、第1変換部114 の可変容量キャパシタCvとサンプル保持キャパシタCcとで個別にホールドされる。 Accordingly, the sampling voltage Vs (1) is held separately in the first conversion unit 1141 of the variable capacitor Cv and the sample holding capacitor Cc.

また、サンプリングタイミングT(2)では、容量制御信号cont(1)は、電圧値V2に変化する(図15参照)。 Further, the sampling timing T (2), the displacement control signal cont (1) is changed to a voltage value V2 (see FIG. 15). これに応じて、第1変換部114 の可変容量キャパシタCvの容量は、電圧値V2に対応する第1の容量C2に変更される。 In response to this, the capacity of the first conversion unit 1141 of the variable capacitor Cv is changed to a first capacitor C2 corresponding to the voltage value V2. これにより、第1変換部114 の可変容量キャパシタCvの端子間電圧は、サンプリング電圧Vs(1)に第1の容量C1と第2の容量C2との比を乗じた係数乗算電圧Vm(1)に変化する。 Accordingly, the terminal voltage of the first converter 114 1 of the variable capacitor Cv, the coefficient multiplying voltage Vm (1 multiplied by the ratio of the first capacitor C1 in the sampling voltage Vs (1) and the second capacitor C2 ) to change.

図13に示した例は、サンプリングタイミングT(3)〜T(N+2)までの期間における第1変換部114 および第2変換部115 の各スイッチSWの接続状態を示している。 Example shown in FIG. 13 shows a connection state of the sampling timing T (3) ~T (N + 2) first converter 114 in the period up to 1 and the second conversion unit 115 2 of the switch SW.

サンプリングタイミングT(3)において、SAR−ADC110(2)に対するサンプル−ホールド信号S/H(2)は、Lレベルに変化する(図15参照)。 In sampling timing T (3), samples for SAR-ADC 110 (2) - hold signal S / H (2) is changed to L level (see FIG. 15). これに応じて、図13に示すように、SAR−ADC110(2)に属する第2変換部115 では、上述したSAR−ADC110(1)に属する第1変換部114 と同様のホールド操作が行われる。 In response to this, as shown in FIG. 13, the SAR-ADC 110 (2) second conversion unit 115 belonging to 2, the same hold operation and the first converter 114 1 which belongs to SAR-ADC 110 described above (1) is It takes place. このホールド操作により、サンプリング電圧Vsx(2)は、第2変換部115 の可変容量キャパシタCvとサンプル保持キャパシタCcとで個別にホールドされる。 The hold operation, the sampling voltage Vsx (2) is held separately in the second conversion unit 115 2 of the variable capacitor Cv and the sample holding capacitor Cc.

SAR−ADC110(1)に属する第1変換部114 では、サンプリングタイミングT(3)〜T(N+2)までの期間にわたって、スイッチSW1が端子T3に接続される。 In the first conversion unit 114 1 which belongs to SAR-ADC110 (1), over a period of up sampling timing T (3) ~T (N + 2), the switch SW1 is connected to the terminal T3. また、上述したSAR−ADC110(2)に属する第2変換部115 におけるホールド操作で、この第2変換部115 のスイッチSW2が端子2に接続されている。 Further, the hold operation of the second converter 115 2 belonging to the SAR-ADC 110 as described above (2), the second conversion unit 115 2 of the switch SW2 is connected to the terminal 2. これらのスイッチ操作により、第2変換部115 のサンプル保持キャパシタCcと第1変換部114 の可変容量キャパシタCvとを直列に接続する回路が形成される。 These switch operation circuit connected to the second converter 115 second sample hold capacitor Cc and a variable capacitor Cv of the first conversion unit 114 1 in series are formed. そして、第2変換部115 のサンプル保持キャパシタCcにホールドされたサンプリング電圧Vsx(2)と第1変換部114 の可変容量キャパシタCvに保持された係数乗算電圧Vm(1)とが加算される。 Then, the held sampled voltage Vsx (2) and retained the coefficient multiplied voltage Vm to the first conversion unit 1141 of the variable capacitor Cv to the second converter 115 second sample holding capacitor Cc and (1) is added that. これにより、図3に示した1タップのデジタルイコライザと同等のイコライズ作用がサンプリング電圧Vsx(2)に対して施され、補正電圧Vdx(2)が得られる。 Thus, 1 equivalent of the equalizing action and digital equalizer tap shown in FIG. 3 is subjected to sampling voltage Vsx (2), the correction voltage Vdx (2) is obtained.

そして、第2変換部115 において、サンプル保持キャパシタCcに含まれるN個のキャパシタに対応するスイッチは、サンプリングタイミングT(3)〜T(N+2)までの期間にわたって、クロック信号に同期して順次に操作される。 Then, in the second conversion unit 115 2, the switch corresponding to the N capacitors in the sample holding capacitor Cc is over a period of up sampling timing T (3) ~T (N + 2), sequentially in synchronism with the clock signal It is operated. 各サンプリングタイミングにおけるスイッチ操作に応じた参照電圧との比較結果は、第1変換部114 の比較器118によって検出される。 Comparison result between the reference voltage according to the switch operation at each sampling timing is detected by the first conversion unit 1141 of the comparator 118. これにより、補正電圧Vdx(2)に対応するNビットのデジタルデータの各ビットが確定され、第1変換部114 の出力output(1)として出力される。 Thus, the correction voltage each bit of the digital data of N bits corresponding to Vdx (2) is determined, is output as the first conversion unit 114 first output output (1).

なお、SAR−ADC110(2)に属する第2変換部115 では、SAR−ADC110(1)に属する第1変換部114 から一つ遅れたサンプリングタイミングT(4)において、可変容量キャパシタCvに対応するスイッチSW1が端子T3に接続される。 In the SAR-ADC 110 (2) second conversion unit 115 belonging to 2, in SAR-ADC 110 (1) to the delay one of the first conversion unit 114 1 which belongs sampling timing T (4), the variable capacitor Cv corresponding switch SW1 is connected to the terminal T3. そして、SAR−ADC110(2)の第2変換部115 の可変容量キャパシタCvとSAR−ADC110(3)の第1変換部114 のサンプル保持キャパシタCcとが直列に接続され、上述したイコライズ処理が行われる。 Then, SAR-ADC 110 (2) second conversion unit 115 2 of the variable capacitor Cv and the SAR-ADC 110 first converter 114 3 of sample and hold capacitors Cc (3) of which are connected in series, the above-described equalization process It is carried out. そして、このイコライズ処理結果として得られた補正電圧Vd(3)は、サンプリングタイミングT(5)からクロック信号のN周期分の期間において、上述したようにして逐次比較AD変換される。 Then, the equalization process resulting correction voltage Vd (3), in N periods period of the clock signal from the sampling timing T (5), is compared AD conversion sequentially in the manner described above. また、得られたAD変換結果は、SAR−ADC110(2)の第2変換部115 の出力output(2)として出力される。 Furthermore, AD conversion results obtained is output as SAR-ADC 110 (2) of the second converter 115 and second output output (2).

図14に示した例は、サンプリングタイミングT(N+3)における第1変換部114 および第2変換部115 の各スイッチSWの接続状態を示している。 Example shown in FIG. 14 shows a connection state of the switches SW of the sampling timing T (N + 3) the first converter 114 in the first and second converter 115 2.

サンプリングタイミングT(N+3)において、SAR−ADC110(2)に属する第2変換部115 では、上述した期間におけるスイッチ接続状態が維持される。 In sampling timing T (N + 3), the SAR-ADC 110 (2) second conversion unit 115 belonging to 2, the switch connection state is maintained in the period described above.

一方、SAR−ADC110(1)の第1変換部114 では、スイッチSW2が端子T3に接続され、サンプル保持キャパシタCcに対応するスイッチSW3は端子T2に接続される。 On the other hand, in the first conversion unit 114 1 of the SAR-ADC 110 (1), is connected the switch SW2 is on terminal T3, the switch SW3 corresponding to the sample holding capacitor Cc is connected to the terminal T2. これにより、サンプル保持キャパシタCcの両端が接地電位に接続され、サンプル保持キャパシタCcはリセットされる。 Accordingly, both ends of the sample holding capacitor Cc is connected to the ground potential, the sample holding capacitor Cc is reset.

このように、各SAR−ADC110では、上述したサンプリング動作、ホールド動作、イコライズおよびAD変換動作、そしてリセット動作を1つのサイクルとして繰り返す。 Thus, in each SAR-ADC 110, the above-described sampling operation, holding operation, repeated equalizing and AD conversion operation, and a reset operation as one cycle. そして、このようなサイクルの処理は、各SAR−ADC110(1)〜(N+3)により、1クロックずつタイミングをずらして実行される。 Then, the processing of such cycles, by the SAR-ADC110 (1) ~ (N + 3), are performed at different timings by one clock.

ところで、各SAR−ADC110に備えられる可変容量キャパシタCvの構成は、図8に示した構成に限られない。 Incidentally, the configuration of the variable capacitor Cv provided in each SAR-ADC 110 is not limited to the configuration shown in FIG.

以上の説明に関して、更に、以下の各項を開示する。 Respect the above description, further discloses a following sections.
(付記1) Nビット分解能を有するM個(M≧N+3)の逐次比較型AD変換回路(1)〜(M)と、 And (Supplementary Note 1) successive approximation type AD converting circuit of M with N-bit resolution (M ≧ N + 3) (1) ~ (M),
前記M個の逐次比較型AD変換回路を、それぞれの番号順のサンプリングタイミングT(i)に対応付けて時分割動作させる制御回路と、 A control circuit for the M number of the successive approximation type AD converting circuit, is divided during operation in association with each of the numerical order of the sampling timing T (i),
を備え、 Equipped with a,
前記各逐次比較型AD変換回路(i)は、 Each successive approximation type AD converting circuit (i) is
入力アナログ信号のサンプリングタイミングT(i)でのサンプリング電圧Vs(i)に相当する電荷Q(i)を保持するm−1個の可変容量キャパシタCv 1 〜Cv m−1と、 And m-1 pieces of the variable capacitor Cv 1 ~Cv m-1 for holding corresponding charge Q (i) to the sampling voltage Vs (i) at the sampling timing T of the input analog signal (i),
前記各可変容量キャパシタCv 1 〜Cv m−1の容量の変更に応じて、サンプリングタイミングT(i)〜T(i+m−2)までに対応する逐次比較型AD変換回路(i)〜(i+m−2)内の、容量が変更された前記可変容量キャパシタCv 1 〜Cv m−1の端子間に現れる係数乗算電圧Vm(i)〜Vm(i+m−2)と、サンプリングタイミングT(i+m−1)に対応する前記逐次比較型AD変換回路(i+m−1)のサンプリング電圧Vs(i+m−1)とに基づいて、前記サンプリング電圧Vs(i+m−1)に対応する補正電圧Vd(i+m−1)を生成する電圧補正回路と、 Wherein in response to a change in capacitance of each variable capacitor Cv 1 ~Cv m-1, the sampling timing T (i) ~T (i + m-2) successive approximation type AD converting circuit corresponding to the up (i) ~ (i + m- in 2), and capacity changed the variable capacitor Cv 1 ~Cv m-1 of the appearing between the terminals coefficient multiplying voltage Vm (i) ~Vm (i + m-2), the sampling timing T (i + m-1) based on the sampling voltage Vs (i + m-1) of the successive approximation type AD converting circuit corresponding (i + m-1) in the sampling voltage correction voltage Vd corresponding to Vs (i + m-1) and (i + m-1) a voltage correction circuit for generating,
前記補正電圧Vd(i+m−1)と所定の参照電圧とを比較することにより、前記補正電圧Vd(i+m−1)に対応するNビットのデジタル出力を生成する逐次比較部と、 By comparing the corrected voltage Vd and (i + m-1) and a predetermined reference voltage, and a successive approximation unit for generating a digital output N bits corresponding to the correction voltage Vd (i + m-1),
を備え、 Equipped with a,
前記各比較型AD変換回路(i)〜(i+m−2)に対して、各比較型AD変換回路(i)〜(i+m−2)内の可変容量キャパシタの容量を変化させる容量制御部を備えたことを特徴とするAD変換装置。 Wherein for each comparison type AD conversion circuit (i) ~ (i + m-2), provided with a capacity control section for changing the capacitance of the variable capacitor in each approximation type AD converter circuit (i) ~ (i + m-2) AD converter, characterized in that the.
(付記2) 付記1に記載のAD変換装置において、 In AD converter according to (Supplementary Note 2) Supplementary Note 1,
m=2であり、 A m = 2,
前記各逐次比較型AD変換回路(i)は、 Each successive approximation type AD converting circuit (i) is
入力アナログ信号のサンプリングタイミングT(i)でのサンプリング電圧Vs(i)に相当する電荷Q(i)を保持する可変容量キャパシタと、 A variable capacitor for holding electric charges Q (i) which corresponds to the sampling voltage Vs (i) at the sampling timing T of the input analog signal (i),
前記可変容量キャパシタの容量の変更に応じて、容量が変更された前記可変容量キャパシタの端子間に現れる係数乗算電圧Vm(i)と、サンプリングタイミングT(i+1)に対応する前記逐次比較型AD変換回路(i+1)のサンプリング電圧Vs(i+1)とから、前記サンプリング電圧Vs(i+1)に対応する補正電圧Vd(i+1)を生成する電圧補正回路と、 The variable capacitance according to the change of the capacitance of the capacitor, the capacitance is changed the variable capacitor terminals coefficient multiplying voltage Vm appearing between the (i), sampling timing T (i + 1) corresponding to the successive approximation type AD converter since the circuit (i + 1) sampling voltage Vs (i + 1), a voltage correction circuit for generating a correction voltage Vd (i + 1) corresponding to the sampling voltage Vs (i + 1),
前記補正電圧Vd(i+1)と所定の参照電圧とを比較することにより、前記補正電圧Vd(i+1)に対応するNビットのデジタル出力を生成する逐次比較部と、 By comparing the corrected voltage Vd and (i + 1) and a predetermined reference voltage, and a successive approximation unit for generating a digital output N bits corresponding to the correction voltage Vd (i + 1),
を備え、 Equipped with a,
前記制御回路は、 Wherein the control circuit,
前記各逐次比較型AD変換回路(i)に対して、前記サンプリングタイミングT(i+1)において、当該逐次比較型AD変換回路(i)の可変容量キャパシタの容量を第1の容量から第2の容量に変化させる容量制御部と、 Wherein for each successive approximation type AD converting circuit (i), wherein the sampling timing T (i + 1), the second capacitor the capacitance of the variable capacitor from the first capacitor of the successive approximation type AD converting circuit (i) a capacity control section for changing a,
を備えた ことを特徴とするAD変換装置(1)。 AD conversion apparatus characterized by comprising a (1).
(付記3) 付記2に記載のAD変換装置において、 In AD converter according to (Supplementary Note 3) note 2,
前記各逐次比較型AD変換回路(i)の電圧補正回路は、 The voltage correction circuit of the successive approximation type AD converting circuit (i) is
前記サンプリング電圧Vs(i)に相当する電荷を保持し、一つ前のサンプリングタイミングT(i−1)に対応する前記各逐次比較型AD変換回路(i−1)の前記電圧補正回路の処理に供する別のサンプル保持キャパシタと、 Processing of the sampled voltage to hold the corresponding charges to Vs (i), the voltage correction circuit of the previous sampling timing T (i-1) corresponding to said respective successive approximation type AD converting circuit (i-1) and another sample holding capacitor to be subjected to,
一つ後のサンプリングタイミングT(i+1)に対応する前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持された電荷に対応する電圧V(i+1)から、前記係数乗算電圧Vm(i)を減算することにより、前記補正電圧Vd(i+1)を生成する差分生成部と、 From one after the sampling timing T (i + 1) voltage corresponding to the charge held in the sample holding capacitor included in the voltage correction circuit corresponding to V (i + 1), the coefficient multiplying voltage Vm to (i) by subtracting a difference generating unit that generates the correction voltage Vd (i + 1),
を備えた ことを特徴とするAD変換装置。 AD conversion apparatus characterized by comprising a.
(付記4) 付記2に記載のAD変換装置において、 In AD converter according to (Supplementary Note 4) note 2,
前記可変容量キャパシタは、 The variable capacitance capacitor,
並列接続された複数のキャパシタ素子と、 A plurality of capacitor elements connected in parallel,
前記複数のキャパシタ素子の数と同じビット数を持つ制御コードの各ビット値に応じて、対応する前記キャパシタを前記可変容量キャパシタの容量として寄与させるように接続するスイッチ回路と、 According to each bit value of the control code having the same number of bits as the number of said plurality of capacitor elements, a switch circuit connecting the corresponding said capacitor so as to contribute as capacitance of the variable capacitor,
を有し、 Have,
前記容量制御部は、前記可変容量キャパシタの容量が所望の容量となるように、前記スイッチ回路による接続を制御する前記制御コードを生成するコード生成部を備える ことを特徴とするAD変換装置。 The capacity control unit, as the capacity of the variable capacitor has a desired capacitance, AD converter, characterized in that it comprises a code generator for generating the control code for controlling the connection by the switching circuit.
(付記5) 付記3に記載のAD変換装置において、 In AD converter according to (Supplementary Note 5) note 3,
前記入力アナログ信号は、互いに符号が逆である第1入力信号と第2入力信号とを含む差動信号であり、 The input analog signal is a differential signal including a first input signal and a second input signal codes from each other are opposite,
前記各逐次比較型AD変換回路(i)は、 Each successive approximation type AD converting circuit (i) is
前記第1入力信号が入力される第1変換部と、 A first converter for the first input signal is input,
前記第2入力信号が入力される第2変換部と、 A second conversion unit for the second input signal is input,
を備え、 Equipped with a,
前記第1変換部および前記第2変換部は、それぞれ、前記可変容量キャパシタと前記電圧補正回路とを備え、 The first conversion unit and the second conversion unit, respectively, and a said voltage correction circuit and the variable capacitor,
前記各逐次比較型AD変換回路(i)の前記第1変換部に備えられた前記電圧補正回路は、 Wherein the voltage correction circuit provided in the first converter of the successive approximation type AD converting circuit (i) is
前記第1変換部に備えられた前記可変容量キャパシタの容量が前記第2の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Vm(i)と、一つ後のサンプリングタイミングT(i+1)に対応する前記逐次比較型AD変換回路(i+1)の前記第2変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Vsx(i+1)と、を加算して、前記サンプリングタイミングT(i+1)に対応する補正電圧Vdx(i+1)を得る第1加算器と、 And wherein the variable capacitance appears between the capacitor terminals coefficient multiplying voltage Vm when the capacitance of the variable capacitor provided in the first conversion portion is varied on the second capacitor (i), after one sampling timing T (i + 1) the successive approximation type AD converting circuit corresponding to the (i + 1) of the second converter of the voltage correction circuit is held by the sample holding capacitors included in the sampling voltage Vsx and (i + 1), the adding to a first adder for obtaining a correction voltage Vdx (i + 1) corresponding to the sampling timing T (i + 1),
を備え、 Equipped with a,
前記各逐次比較型AD変換回路(i)の前記第2変換部に備えられた前記電圧補正回路は、 Wherein the voltage correction circuit provided in the second converter of the successive approximation type AD converting circuit (i) is
前記第1変換部に備えられた前記可変容量キャパシタの容量が前記第2の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Vmx(i)と、前記サンプリングタイミングT(i+1)に対応する前記逐次比較型AD変換回路(i+1)の前記第1変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Vs(i+1)と、を加算して、前記サンプリングタイミングT(i+1)に対応する補正電圧Vd(i+1)を得る第2加算器と、 And wherein the variable capacitor of the coefficient multiplying voltage appearing between the terminals Vmx when the capacity of the variable capacitor provided in the first conversion portion is varied on the second capacitor (i), the sampling timing T and (i + 1) corresponding to the successive approximation type AD converting circuit (i + 1) of the first converter of the voltage correction circuit sampled voltage is held in the sample holding capacitor included in Vs (i + 1), by adding the a second adder for obtaining a correction voltage Vd (i + 1) corresponding to the sampling timing T (i + 1),
を備えた ことを特徴とするAD変換装置。 AD conversion apparatus characterized by comprising a.
(付記6) 付記5に記載のAD変換装置において、 In the AD conversion device according to (Note 6) Appendix 5,
前記逐次比較型AD変換回路の個数N+3は、偶数であり、 The number N + 3 of the successive approximation type AD converting circuit is an even number,
奇数番目の前記逐次比較型AD変換回路に含まれる前記第1変換部と偶数番目の前記逐次比較型AD変換回路に含まれる前記第2変換部とが、前記AD変換装置が形成される半導体ダイにおいて交互に並ぶように配列された第1グループと、 Semiconductor die and the odd-numbered of said successive approximation the first conversion unit included in the AD conversion circuit and the even-numbered of the contained in the successive approximation type AD converting circuit and the second conversion unit, to the AD converter is formed a first group which are alternately arranged in the,
奇数番目の前記逐次比較型AD変換回路に含まれる前記第2変換部と偶数番目の前記逐次比較型AD変換回路に含まれる前記第1変換部とが、前記半導体ダイにおいて交互に並ぶように配列された第2グループと、 Sequence so that the odd-numbered of the successive approximation type wherein the second conversion unit included in the AD conversion circuit and the even-numbered said first converting unit included in the successive approximation type AD converter circuit, alternating in said semiconductor die and a second group that is,
を備え、 Equipped with a,
前記第1グループの末尾に配列される前記逐次比較型AD変換回路(N+3)の前記第2変換部の前記第2加算器に、前記第2の容量に変化させられた前記第1変換部の可変容量キャパシタの端子間に現れる係数乗算電圧Vmx(N+3)と、前記第1グループの先頭に配列される前記逐次比較型AD変換回路(1)の前記第1変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧V(1)とを入力するように配線し、 The second adder of the second converter of the sequential comparison type AD converter circuit is arranged at the end of the first group (N + 3), the was varied in the second volume of the first converter a variable capacitor of the coefficient multiplying voltage appearing between the terminals Vmx (N + 3), the sample holding included in the first conversion unit of said successive approximation type AD converting circuit is arranged at the head of the first group (1) wire to enter the voltage V (1) corresponding to the terminal voltage of the capacitor,
前記第2グループの末尾に配列される前記逐次比較型AD変換回路(N+3)の前記第1変換部の前記第1加算器に、前記第2の容量に変化させられた前記第1変換部の可変容量キャパシタの端子間に現れる電圧V(N+3)と、前記第2グループの先頭に配列される前記逐次比較型AD変換回路(1)の前記第2変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧Vx(1)とを入力するように配線する ことを特徴とするAD変換装置。 The first adder of the first converter of the sequential comparison type AD converter circuit is arranged at the end of the second group (N + 3), the was varied in the second volume of the first converter a voltage appearing between the variable capacitor terminal V (N + 3), of the second group said sample holding capacitor provided in the second converter of the sequential comparison type AD converter is arranged (1) at the beginning of AD converter, characterized in that the wire to enter the voltage Vx (1) corresponding to the terminal voltage.
(付記7) 付記5に記載のAD変換装置において、 In AD converter according to (Supplementary Note 7) Supplementary Note 5,
前記逐次比較型AD変換回路の個数N+3は、奇数であり、 The number N + 3 of the successive approximation type AD converting circuit is an odd number,
奇数番目の前記逐次比較型AD変換回路に含まれる前記第1変換部と偶数番目の前記逐次比較型AD変換回路に含まれる前記第2変換部とが、前記AD変換装置が形成される半導体ダイにおいて交互に並ぶように配列された第1グループと、 Semiconductor die and the odd-numbered of said successive approximation the first conversion unit included in the AD conversion circuit and the even-numbered of the contained in the successive approximation type AD converting circuit and the second conversion unit, to the AD converter is formed a first group which are alternately arranged in the,
奇数番目の前記逐次比較型AD変換回路に含まれる前記第2変換部と偶数番目の前記逐次比較型AD変換回路に含まれる前記第1変換部とが、前記半導体ダイにおいて交互に並ぶように配列された第2グループと、 Sequence so that the odd-numbered of the successive approximation type wherein the second conversion unit included in the AD conversion circuit and the even-numbered said first converting unit included in the successive approximation type AD converter circuit, alternating in said semiconductor die and a second group that is,
を備え、 Equipped with a,
前記第1グループの末尾に配列される前記逐次比較型AD変換回路(N+3)の前記第1変換部の前記第1加算器に、前記第2の容量に変化させられた前記第1変換部の可変容量キャパシタの端子間に現れる係数乗算電圧Vm(N+3)と、前記第2グループの先頭に配列される前記逐次比較型AD変換回路(1)の前記第2変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧Vx(1)とを入力するように配線し、 The first adder of the first converter of the sequential comparison type AD converter circuit is arranged at the end of the first group (N + 3), the was varied in the second volume of the first converter a variable capacitance capacitor terminal coefficient multiplying voltage Vm appearing between the (N + 3), the sample holding provided in the second converter of the said successive approximation type AD converting circuit is arranged at the beginning of the second group (1) wire to enter the voltage Vx (1) corresponding to the terminal voltage of the capacitor,
前記第2グループの末尾に配列される前記逐次比較型AD変換回路(N+3)の前記第2変換部の前記第2加算器に、前記第2の容量に変化させられた前記第2変換部の可変容量キャパシタの端子間に現れる係数乗算電圧Vmx(N+3)と、前記第1グループの先頭に配列される前記逐次比較型AD変換回路(1)の前記第1変換部に備えられた前記サンプル保持キャパシタの端子間電圧に対応する電圧V(1)とを入力するように配線する ことを特徴とするAD変換装置。 The second adder of the second converter of the sequential comparison type AD converter circuit is arranged at the end of the second group (N + 3), the was varied in the second volume of the second converter a variable capacitor of the coefficient multiplying voltage appearing between the terminals Vmx (N + 3), the sample holding included in the first conversion unit of said successive approximation type AD converting circuit is arranged at the head of the first group (1) AD converter, characterized in that the wire to enter the voltage V (1) corresponding to the terminal voltage of the capacitor.

101 デジタルイコライザ102 CDR 101 digital equalizer 102 CDR
110 逐次比較型AD変換回路(SAR−ADC) 110 successive approximation type AD converter (SAR-ADC)
111 電圧補正回路112 逐次比較部113 差分生成部114 第1変換部115 第2変換部116 逐次比較レジスタ(SAR) 111 voltage correction circuit 112 successive approximation unit 113 difference generation unit 114 first converter 115 second converter 116 successive approximation register (SAR)
117 デジタルアナログ変換器(DAC) 117 digital-to-analog converter (DAC)
118 比較器119 スイッチ回路120 制御回路121 容量制御部122 SAR制御部123 変換テーブル125 セレクタ回路Cv 可変容量キャパシタCc サンプル保持キャパシタCs 固定容量キャパシタSW1,SW2,SW3 スイッチ 118 comparator 119 switch circuit 120 control circuit 121 capacitor control unit 122 SAR controller 123 the conversion table 125 selector circuit Cv variable capacitor Cc sample holding capacitor Cs fixed capacitance capacitor SW1, SW2, SW3 switch

Claims (5)

  1. Nビット分解能を有するM個(M≧N+3)の逐次比較型AD変換回路(1)〜(M)と、 Successive approximation type AD converting circuit (1) to the M having N bit resolution (M ≧ N + 3) and (M),
    前記M個の逐次比較型AD変換回路を、それぞれの番号順のサンプリングタイミングT(i)に対応付けて時分割動作させる制御回路と、 A control circuit for the M number of the successive approximation type AD converting circuit, is divided during operation in association with each of the numerical order of the sampling timing T (i),
    を備え、 Equipped with a,
    前記各逐次比較型AD変換回路(i)は、 Each successive approximation type AD converting circuit (i) is
    入力アナログ信号のサンプリングタイミングT(i)でのサンプリング電圧Vs(i)に相当する電荷Q(i)を保持するm−1個の可変容量キャパシタCv 1 〜Cv m−1と、 And m-1 pieces of the variable capacitor Cv 1 ~Cv m-1 for holding corresponding charge Q (i) to the sampling voltage Vs (i) at the sampling timing T of the input analog signal (i),
    前記各可変容量キャパシタCv 1 〜Cv m−1の容量の変更に応じて、サンプリングタイミングT(i)〜T(i+m−2)までに対応する逐次比較型AD変換回路(i)〜(i+m−2)内の、容量が変更された前記可変容量キャパシタCv 1 〜Cv m−1の端子間に現れる係数乗算電圧Vm(i)〜Vm(i+m−2)と、サンプリングタイミングT(i+m−1)に対応する前記逐次比較型AD変換回路(i+m−1)のサンプリング電圧Vs(i+m−1)とに基づいて、前記サンプリング電圧Vs(i+m−1)に対応する補正電圧Vd(i+m−1)を生成する電圧補正回路と、 Wherein in response to a change in capacitance of each variable capacitor Cv 1 ~Cv m-1, the sampling timing T (i) ~T (i + m-2) successive approximation type AD converting circuit corresponding to the up (i) ~ (i + m- in 2), and capacity changed the variable capacitor Cv 1 ~Cv m-1 of the appearing between the terminals coefficient multiplying voltage Vm (i) ~Vm (i + m-2), the sampling timing T (i + m-1) based on the sampling voltage Vs (i + m-1) of the successive approximation type AD converting circuit corresponding (i + m-1) in the sampling voltage correction voltage Vd corresponding to Vs (i + m-1) and (i + m-1) a voltage correction circuit for generating,
    前記補正電圧Vd(i+m−1)と所定の参照電圧とを比較することにより、前記補正電圧Vd(i+m−1)に対応するNビットのデジタル出力を生成する逐次比較部と、 By comparing the corrected voltage Vd and (i + m-1) and a predetermined reference voltage, and a successive approximation unit for generating a digital output N bits corresponding to the correction voltage Vd (i + m-1),
    を備え、 Equipped with a,
    前記各比較型AD変換回路(i)〜(i+m−2)に対して、 前記各比較型AD変換回路(i)〜(i+m−2)内の前記可変容量キャパシタの容量を変化させる容量制御部を備えたことを特徴とするAD変換装置。 Wherein for each comparison type AD conversion circuit (i) ~ (i + m -2), wherein each comparison type AD conversion circuit (i) ~ (i + m -2) the variable capacitance capacitor control unit for changing the capacitance of the capacitor in the AD conversion apparatus characterized by comprising a.
  2. 請求項1に記載のAD変換装置において、 In AD converter according to claim 1,
    m=2であり、 A m = 2,
    前記各逐次比較型AD変換回路(i)は、 Each successive approximation type AD converting circuit (i) is
    入力アナログ信号のサンプリングタイミングT(i)でのサンプリング電圧Vs(i)に相当する電荷Q(i)を保持する可変容量キャパシタと、 A variable capacitor for holding electric charges Q (i) which corresponds to the sampling voltage Vs (i) at the sampling timing T of the input analog signal (i),
    前記可変容量キャパシタの容量の変更に応じて、容量が変更された前記可変容量キャパシタの端子間に現れる係数乗算電圧Vm(i)と、サンプリングタイミングT(i+1)に対応する前記逐次比較型AD変換回路(i+1)のサンプリング電圧Vs(i+1)とから、前記サンプリング電圧Vs(i+1)に対応する補正電圧Vd(i+1)を生成する電圧補正回路と、 The variable capacitance according to the change of the capacitance of the capacitor, the capacitance is changed the variable capacitor terminals coefficient multiplying voltage Vm appearing between the (i), sampling timing T (i + 1) corresponding to the successive approximation type AD converter since the circuit (i + 1) sampling voltage Vs (i + 1), a voltage correction circuit for generating a correction voltage Vd (i + 1) corresponding to the sampling voltage Vs (i + 1),
    前記補正電圧Vd(i+1)と所定の参照電圧とを比較することにより、前記補正電圧Vd(i+1)に対応するNビットのデジタル出力を生成する逐次比較部と、 By comparing the corrected voltage Vd and (i + 1) and a predetermined reference voltage, and a successive approximation unit for generating a digital output N bits corresponding to the correction voltage Vd (i + 1),
    を備え、 Equipped with a,
    前記制御回路は、 Wherein the control circuit,
    前記各逐次比較型AD変換回路(i)に対して、前記サンプリングタイミングT(i+1)において、当該逐次比較型AD変換回路(i)の可変容量キャパシタの容量を第1の容量から第2の容量に変化させる容量制御部と、 Wherein for each successive approximation type AD converting circuit (i), wherein the sampling timing T (i + 1), the second capacitor the capacitance of the variable capacitor from the first capacitor of the successive approximation type AD converting circuit (i) a capacity control section for changing a,
    を備えた ことを特徴とするAD変換装置。 AD conversion apparatus characterized by comprising a.
  3. 請求項2に記載のAD変換装置において、 In AD converter according to claim 2,
    前記各逐次比較型AD変換回路(i)の電圧補正回路は、 The voltage correction circuit of the successive approximation type AD converting circuit (i) is
    前記サンプリング電圧Vs(i)に相当する電荷を保持し、一つ前のサンプリングタイミングT(i−1)に対応する前記各逐次比較型AD変換回路(i−1)の前記電圧補正回路の処理に供する別のサンプル保持キャパシタと、 Processing of the sampled voltage to hold the corresponding charges to Vs (i), the voltage correction circuit of the previous sampling timing T (i-1) corresponding to said respective successive approximation type AD converting circuit (i-1) and another sample holding capacitor to be subjected to,
    一つ後のサンプリングタイミングT(i+1)に対応する前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持された電荷に対応する電圧V(i+1)から、前記係数乗算電圧Vm(i)を減算することにより、前記補正電圧Vd(i+1)を生成する差分生成部と、 From one after the sampling timing T (i + 1) voltage corresponding to the charge held in the sample holding capacitor included in the voltage correction circuit corresponding to V (i + 1), the coefficient multiplying voltage Vm to (i) by subtracting a difference generating unit that generates the correction voltage Vd (i + 1),
    を備えた ことを特徴とするAD変換装置。 AD conversion apparatus characterized by comprising a.
  4. 請求項2に記載のAD変換装置において、 In AD converter according to claim 2,
    前記可変容量キャパシタは、 The variable capacitance capacitor,
    並列接続された複数のキャパシタ素子と、 A plurality of capacitor elements connected in parallel,
    前記複数のキャパシタ素子の数と同じビット数を持つ制御コードの各ビット値に応じて、対応する前記キャパシタを前記可変容量キャパシタの容量として寄与させるように接続するスイッチ回路と、 According to each bit value of the control code having the same number of bits as the number of said plurality of capacitor elements, a switch circuit connecting the corresponding said capacitor so as to contribute as capacitance of the variable capacitor,
    を有し、 Have,
    前記容量制御部は、前記可変容量キャパシタの容量が所望の容量となるように、前記スイッチ回路による接続を制御する前記制御コードを生成するコード生成部を備える ことを特徴とするAD変換装置。 The capacity control unit, as the capacity of the variable capacitor has a desired capacitance, AD converter, characterized in that it comprises a code generator for generating the control code for controlling the connection by the switching circuit.
  5. 請求項3に記載のAD変換装置において、 In AD converter according to claim 3,
    前記入力アナログ信号は、互いに符号が逆である第1入力信号と第2入力信号とを含む差動信号であり、 The input analog signal is a differential signal including a first input signal and a second input signal codes from each other are opposite,
    前記各逐次比較型AD変換回路(i)は、 Each successive approximation type AD converting circuit (i) is
    前記第1入力信号が入力される第1変換部と、 A first converter for the first input signal is input,
    前記第2入力信号が入力される第2変換部と、 A second conversion unit for the second input signal is input,
    を備え、 Equipped with a,
    前記第1変換部および前記第2変換部は、それぞれ、前記可変容量キャパシタと前記電圧補正回路とを備え、 The first conversion unit and the second conversion unit, respectively, and a said voltage correction circuit and the variable capacitor,
    前記各逐次比較型AD変換回路(i)の前記第1変換部に備えられた前記電圧補正回路は、 Wherein the voltage correction circuit provided in the first converter of the successive approximation type AD converting circuit (i) is
    前記第1変換部に備えられた前記可変容量キャパシタの容量が前記第2の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Vm(i)と、一つ後のサンプリングタイミングT(i+1)に対応する前記逐次比較型AD変換回路(i+1)の前記第2変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Vsx(i+1)と、を加算して、前記サンプリングタイミングT(i+1)に対応する補正電圧Vdx(i+1)を得る第1加算器と、 And wherein the variable capacitance appears between the capacitor terminals coefficient multiplying voltage Vm when the capacitance of the variable capacitor provided in the first conversion portion is varied on the second capacitor (i), after one sampling timing T (i + 1) the successive approximation type AD converting circuit corresponding to the (i + 1) of the second converter of the voltage correction circuit is held by the sample holding capacitors included in the sampling voltage Vsx and (i + 1), the adding to a first adder for obtaining a correction voltage Vdx (i + 1) corresponding to the sampling timing T (i + 1),
    を備え、 Equipped with a,
    前記各逐次比較型AD変換回路(i)の前記第2変換部に備えられた前記電圧補正回路は、 Wherein the voltage correction circuit provided in the second converter of the successive approximation type AD converting circuit (i) is
    前記第1変換部に備えられた前記可変容量キャパシタの容量が前記第2の容量に変化させられた際に前記可変容量キャパシタの端子間に現れる係数乗算電圧Vmx(i)と、前記サンプリングタイミングT(i+1)に対応する前記逐次比較型AD変換回路(i+1)の前記第1変換部の前記電圧補正回路に含まれる前記サンプル保持キャパシタに保持されたサンプリング電圧Vs(i+1)と、を加算して、前記サンプリングタイミングT(i+1)に対応する補正電圧Vd(i+1)を得る第2加算器と、 And wherein the variable capacitor of the coefficient multiplying voltage appearing between the terminals Vmx when the capacity of the variable capacitor provided in the first conversion portion is varied on the second capacitor (i), the sampling timing T and (i + 1) corresponding to the successive approximation type AD converting circuit (i + 1) of the first converter of the voltage correction circuit sampled voltage is held in the sample holding capacitor included in Vs (i + 1), by adding the a second adder for obtaining a correction voltage Vd (i + 1) corresponding to the sampling timing T (i + 1),
    を備えた ことを特徴とするAD変換装置。 AD conversion apparatus characterized by comprising a.

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