JP5521965B2 - レート調整装置およびレート調整方法 - Google Patents
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Description
[第1の実施の形態]
図1は、第1の実施の形態に係るレート処理装置を説明する図である。図1の(A)には、レート処理装置1のブロックが示してある。レート処理装置1は、算出部1aおよび処理部1bを有している。
算出部1aは、入力データのパンクチャ数がパンクチャ後の残留ビット数より小さい場合、入力データのビットを連続して出力する出力数を算出する。
例えば、処理部1bは、データ2bに示すように、空白部分で区切られた斜線部分の入力データ2aを図1の左側から、算出された出力数に基づき連続して順次出力して、入力データ2aのビットをパンクチャする。
次に、第2の実施の形態を、図面を参照して詳細に説明する。
図2は、第2の実施の形態に係るレート処理装置が適用される通信システムを示した図である。図2には、送信装置10と受信装置20とが示してある。送信装置10および受信装置20は、例えば、携帯電話システムの基地局および携帯電話である。
上位レイヤ処理部11からは、受信装置20に送信するデータが出力される。例えば、ユーザの音声データや画像データなどが出力される。
受信装置20は、モデム処理部21、コーデック部22、復号器23、および上位レイヤ処理部24を有している。
コーデック部22は、モデム処理部21によって復調されたデータの復号に関連する処理を行う。例えば、コーデック部22は、モデム処理部21から出力されるデータのデレートマッチング処理等を行う。
なお、図2では、送信装置10と受信装置20を別々に示しているが1つの装置に送信装置10と受信装置20が組み込まれていてもよい。
図3は、3GPPのパンクチャを説明する図である。図3には、レートマッチング処理前(パンクチャ処理前)の符号化された符号化ビット31aが示してある。
[ステップS4]コーデック部は、エラー変数eが0以下であるか否か判断する。コーデック部は、エラー変数eが0以下の場合、ステップS5へ進む。コーデック部は、エラー変数eが0より大きい場合、ステップS6へ進む。
[ステップS6]コーデック部は、配列P[n]にmを格納する。
[ステップS7]コーデック部は、変数nに1を加算する。
なお、上記のe_i、e_p、およびe_mは、図4で説明したeini、e+、およびe-に対応する。
図7は、パンクチャビット数が大きい場合の3GPPのパンクチャを説明する図である。図7には、パンクチャ処理前の符号化された符号化ビット34aが示してある。
図9は、3GPPのレペティションを説明する図である。図9には、レートマッチング処理前(レペティション処理前)の符号化された符号化ビット36aが示してある。
図12は、3GPPのレペティションパターン処理例を示したフローチャートである。以下でも述べるが、図12のフローチャートは、入力データのビット位置と、そのビット位置のビットが繰り返し出力される回数との関係を求める処理を示している。
[ステップS14]コーデック部は、配列P[m]に1を格納する。
[ステップS15]コーデック部は、変数nに1を加算する。
[ステップS18]コーデック部は、配列P[m]に格納されている値に1を加算する。
[ステップS20]コーデック部は、変数mに1を加算する。
図13は、レペティション数が大きい場合の3GPPのレペティションを説明する図である。図13には、レペティション処理前の符号化された符号化ビット39aが示してある。
処理44dは、エラー変数eに基準剰余数er0を加算し、変数k0に基準レペティション数を加算することを示している。そして、エラー変数eが増分値e+より大きい場合、エラー変数eから増分値e+を減算することを示している。そして、変数k0から1を減算することを示している。
図18のレペティション処理では、図11のレペティション処理に対し、繰り返し処理する処理量(処理38bのwhileに含まれる処理量)が低減される。
[ステップS34]コーデック部は、エラー変数eが増分値e_pより大きいか否か判断する。コーデック部は、エラー変数eが増分値e_pより大きい場合、ステップS35へ進む。コーデック部は、エラー変数eが増分値e_p以下の場合、ステップS36へ進む。
[ステップS36]コーデック部は、配列P[m]に1を加算した変数k0を格納する。コーデック部は、変数k0に0を代入する。
上述したように、図19のフローチャートは、入力データのビット位置と、そのビット位置のビットが繰り返し出力される回数との関係を求める処理を示している。例えば、図12のフローチャートで求まった配列のP[m]のmに入力データのビット位置を代入すると、そのビット位置のビットが繰り返し出力される回数が求まる。
図2のコーデック部12,22の説明に戻る。コーデック部22は、コーデック部12と同様の機能を有するので、以下では、コーデック部12について説明する。なお、以下では、図15から図19で説明したレペティション数の算出方法をレペティション基準形と呼ぶことがある。
パンクチャ処理部52は、出力数算出部51によって算出された基準出力数に基づいて、入力データのビットを連続して出力し、入力データのビットのパンクチャを行う。
図24は、パンクチャ処理のアルゴリズムの一例を示した図である。出力数算出部51は、図24に示す処理64aを行う。処理64aは、式(3)に示したパラメータ変数変換の処理を示している。すなわち、出力数算出部51は、図22に示したグラフが横軸を軸に反転するようにパラメータ変数変換を行う。
パンクチャ処理部52は、処理64dを行う。処理64dは、変数F,m,n,k0の初期設定を行う。なお、レペティション処理の場合、出力ビットの先頭ビットは、入力ビットの先頭ビットなる。一方、パンクチャするビットは、入力ビットの途中から始まる場合もある。そこで、パンクチャ処理部52は、残留ビットが途中から始まる場合を想定し、仮想的な残留ビットを入出力ビットインデックスとして挿入するためにn=m=−1とする。
[ステップS46]パンクチャ処理部52は、配列P[n]に変数mの値を格納する。
上述したように、図25のフローチャートは、パンクチャビットのインデックスと、パンクチャされる入力データのビット位置との関係を求める処理を示している。例えば、パンクチャビットのインデックスは、図23に示す矢印63cの左から0,1,2,…と付与される。そして、パンクチャビットのインデックスを配列P[n]のnに代入すると、パンクチャされる入力データのビット位置が求まる。
このように、出力数算出部51は、入力データのパンクチャ数がパンクチャ後の残留ビット数より小さい場合、入力データのビットを連続して出力する基準出力数を算出する。そして、パンクチャ処理部52は、算出した基準出力数に基づいて入力データのパンクチャ処理を行う。これにより、コーデック部12は、パンクチャする入力ビットの位置を逐次特定でき、処理量を低減することができる。例えば、パンクチャするビットを特定するのに必要な処理は、たかだか、従来の入力ビットの1ビット当たりの判定処理に要していた処理量の2倍程度で済むので、X/2M倍程度の処理量削減となる。
[第3の実施の形態]
次に、第3の実施の形態を、図面を参照して詳細に説明する。第2の実施の形態では、入力データのパンクチャ数がパンクチャ後の残留ビット数より小さい場合の処理低減について説明した。第3の実施の形態では、入力データのパンクチャ数がパンクチャ後の残留ビット数より大きい場合の例について説明する。なお、第3の実施の形態に係るレート処理装置が適用される通信システムは図2と同様であり、その説明を省略する。
すなわち、パンクチャ数算出部71は、入力データのパンクチャ数がパンクチャ後の残留ビット数より大きい場合、パンクチャの有無判定に用いられる増分値e+,減分値e-を式(4),(5)よりパラメータ変数変換し、入力データのビットを連続してパンクチャする基準パンクチャ数Fk0を算出する。そして、パンクチャ処理部72は、基準パンクチャ数Fk0または基準パンクチャ数Fk0から1減算した減算パンクチャ数、連続して入力ビットをパンクチャした後、入力データのビットをそのまま出力する。これにより、図27のパンクチャ処理は、図7のパンクチャ処理に対し、繰り返し処理する処理量が低減される。
[第4の実施の形態]
次に、第4の実施の形態を、図面を参照して詳細に説明する。第4の実施の形態では、入力データのレペティション数がレペティション後のビット数より小さい場合の処理低減について説明する。
レペティション処理部92は、出力数算出部91によって算出された基準出力数に基づいて、入力データのビットをそのまま連続して順次出力して、レペティションを行う。
図34は、パラメータ変数変換を行ったレペティション動作を説明する図である。図33に示した初期値eini、増分値e+、および減分値e-のパラメータ変数を、式(6)に示すようにパラメータ変数変換を行い、横軸を圧縮すると図29に示すようになる。
出力数算出部91およびレペティション処理部92は、処理104を行う。出力数算出部91は、入力データのレペティション数が入力データのビット数より小さい場合、レペティションの有無判定に用いられる増分値e+,減分値e-を式(6)によってパラメータ変数変換し、入力データのビットをそのまま順次連続して出力する(入力ビットをレペティションせずに出力する)基準出力数Fk0を算出する。そして、レペティション処理部92は、基準出力数Fk0または基準出力数Fk0から1減算した減算基準出力数、連続して入力ビットを出力した後、入力データのビットをレペティションする。これにより、図32のレペティション処理は、図9のレペティション処理に対し、繰り返し処理する処理量が低減される。
以上の実施の形態に開示された技術には、以下の付記に示す技術が含まれる。
前記入力データのパンクチャ数がパンクチャ後の残留ビット数より小さい場合、前記入力データのビットを連続して出力する出力数を算出する算出部と、
前記算出部によって算出された前記出力数に基づいて前記入力データのビットを連続して出力しパンクチャする処理部と、
を有することを特徴とするレート調整装置。
前記入力データのパンクチャ数がパンクチャ後の残留ビット数より大きい場合、前記入力データのビットを連続してパンクチャするパンクチャ数を算出する算出部と、
前記算出部によって算出された前記パンクチャ数に基づいて前記入力データのビットを連続してパンクチャし前記入力データのビットを出力する処理部と、
を有することを特徴とするレート調整装置。
前記入力データのレペティション数が前記入力データのビット数より小さい場合、前記入力データのビットを連続して出力する出力数を算出する算出部と、
前記算出部によって算出された前記出力数に基づいて前記入力データのビットを連続して出力しレペティションする処理部と、
を有することを特徴とするレート調整装置。
前記入力データのパンクチャ数がパンクチャ後の残留ビット数より小さい場合、前記入力データのビットを連続して出力する出力数を算出し、
算出した前記出力数に基づいて前記入力データのビットを連続して出力しパンクチャする、
ことを特徴とするレート調整方法。
前記入力データのパンクチャ数がパンクチャ後の残留ビット数より大きい場合、前記入力データのビットを連続してパンクチャするパンクチャ数を算出し、
算出した前記パンクチャ数に基づいて前記入力データのビットを連続してパンクチャし前記入力データのビットを出力する、
ことを特徴とするレート調整方法。
前記入力データのレペティション数が前記入力データのビット数より小さい場合、前記入力データのビットを連続して出力する出力数を算出し、
算出した前記出力数に基づいて前記入力データのビットを連続して出力しレペティションする、
ことを特徴とするレート調整方法。
1a 算出部
1b 処理部
2a 入力データ
2b データ
2c 出力データ
Claims (10)
- 入力データのパンクチャを行うレート調整装置において、
前記入力データのパンクチャ数がパンクチャ後の残留ビット数より小さい場合、前記入力データのビットを連続して出力する出力数を算出する算出部と、
前記算出部によって算出された前記出力数に基づいて前記入力データのビットを連続して出力しパンクチャする処理部と、
を備え、
前記算出部は、前記入力データの各ビットのパンクチャの有無判定に用いられる増分値および減分値に基づいて、前記出力数を算出し、
前記処理部は、前記入力データのビットを前記算出部によって算出された前記出力数または前記算出部によって算出された前記出力数から1減算した減算出力数連続して出力し、前記入力データのビットをパンクチャする、
ことを特徴とするレート調整装置。 - 入力データのパンクチャを行うレート調整装置において、
前記入力データのパンクチャ数がパンクチャ後の残留ビット数より大きい場合、前記入力データのビットを連続してパンクチャするパンクチャ数を算出する算出部と、
前記算出部によって算出された前記パンクチャ数に基づいて前記入力データのビットを連続してパンクチャし前記入力データのビットを出力する処理部と、
を有することを特徴とするレート調整装置。 - 前記算出部は、前記入力データの各ビットのパンクチャの有無判定に用いられる増分値および減分値に基づいて、前記パンクチャ数を算出することを特徴とする請求項2記載のレート調整装置。
- 前記処理部は、前記入力データのビットを前記算出部によって算出された前記パンクチャ数または前記算出部によって算出された前記パンクチャ数から1減算した減算パンクチャ数連続してパンクチャし、前記入力データのビットを出力することを特徴とする請求項3記載のレート調整装置。
- 入力データのレペティションを行うレート調整装置において、
前記入力データのレペティション数が前記入力データのビット数より小さい場合、前記入力データのビットを連続して出力する出力数を算出する算出部と、
前記算出部によって算出された前記出力数に基づいて前記入力データのビットを連続して出力しレペティションする処理部と、
を有することを特徴とするレート調整装置。 - 前記算出部は、前記入力データの各ビットのレペティションの有無判定に用いられる増分値および減分値に基づいて、前記出力数を算出することを特徴とする請求項5記載のレート調整装置。
- 前記処理部は、前記入力データのビットを前記算出部によって算出された前記出力数または前記算出部によって算出された前記出力数から1減算した減算出力数連続して出力し、前記入力データのビットをレペティションすることを特徴とする請求項6記載のレート調整装置。
- 入力データのパンクチャを行うレート調整装置のレート調整方法において、
前記入力データのパンクチャ数がパンクチャ後の残留ビット数より小さい場合、前記入力データのビットを連続して出力する出力数を算出し、
算出した前記出力数に基づいて前記入力データのビットを連続して出力してパンクチャし、
前記入力データの各ビットのパンクチャの有無判定に用いられる増分値および減分値に基づいて、前記出力数を算出し、
前記入力データのビットを、算出された前記出力数または算出された前記出力数から1減算した減算出力数連続して出力し、前記入力データのビットをパンクチャする、
ことを特徴とするレート調整方法。 - 入力データのパンクチャを行うレート調整装置のレート調整方法において、
前記入力データのパンクチャ数がパンクチャ後の残留ビット数より大きい場合、前記入力データのビットを連続してパンクチャするパンクチャ数を算出し、
算出した前記パンクチャ数に基づいて前記入力データのビットを連続してパンクチャし前記入力データのビットを出力する、
ことを特徴とするレート調整方法。 - 入力データのレペティションを行うレート調整装置のレート調整方法において、
前記入力データのレペティション数が前記入力データのビット数より小さい場合、前記入力データのビットを連続して出力する出力数を算出し、
算出した前記出力数に基づいて前記入力データのビットを連続して出力しレペティションする、
ことを特徴とするレート調整方法。
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