JP5521857B2 - CMOS amplifier circuit - Google Patents
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Description
本発明は、低消費電流で入出力ダイナミックレンジの大きなＣＭＯＳ増幅回路に関する。 The present invention relates to a CMOS amplifier circuit with low current consumption and a large input / output dynamic range.
近年、電子回路は、低消費電力化、低ノイズ化のために、低電源電圧化が要求されている。電子回路を構成するＣＭＯＳ増幅回路を低電源電圧化しようとすると、入力電圧範囲が狭くなる。このため、入力電圧範囲を電源電圧範囲まで広げたＣＭＯＳ増幅回路が用いられるようになってきている。 In recent years, electronic circuits are required to have a low power supply voltage in order to reduce power consumption and noise. When an attempt is made to lower the power supply voltage of the CMOS amplifier circuit constituting the electronic circuit, the input voltage range becomes narrower. For this reason, a CMOS amplifier circuit whose input voltage range is expanded to the power supply voltage range has come to be used.
図１は、このようなＣＭＯＳ増幅回路の代表であるＣＭＯＳ演算増幅回路の従来例である（特許文献１）。図では、相補性の出力を有する第１と第２のＣＭＯＳ回路をそれぞれ第１のＣＭＯＳ差動増幅部１、第２のＣＭＯＳ差動増幅部２としている。図のＣＭＯＳ演算増幅回路は、ｎチャンネル型のＭＯＳトランジスタＮ１、Ｎ２を差動対とする第１のＣＭＯＳ差動増幅部１と、ｐチャンネル型のＭＯＳトランジスタＰ４、Ｐ５を差動対とし第１のＣＭＯＳ差動増幅部１の差動入力端子と共通の差動入力端子Ｖｉｎ１、２を有する第２のＣＭＯＳ差動増幅部２と、これら第１、第２のＣＭＯＳ差動増幅部１、２の出力Ｋ、Ｊをプッシュプル形式でかつソース接地増幅形式で合成しつつ増幅する出力増幅部３とを備えている。従来よりこのようなＣＭＯＳ演算増幅回路では、出力Ｖoutを差動対の入力端子Ｖin1にフィードバックして利用することが多いが、このような回路構成とすることで、差動の同相入力電圧範囲を拡大することが出来る。 FIG. 1 shows a conventional example of a CMOS operational amplifier circuit that is representative of such a CMOS amplifier circuit (Patent Document 1). In the figure, the first and second CMOS circuits having complementary outputs are referred to as a first CMOS differential amplifier 1 and a second CMOS differential amplifier 2, respectively. The CMOS operational amplifier circuit shown in FIG. 1 includes a first CMOS differential amplifier 1 having n-channel MOS transistors N1 and N2 as a differential pair, and a p-channel MOS transistors P4 and P5 as a differential pair. A second CMOS differential amplification unit 2 having differential input terminals Vin1 and 2 common to the differential input terminal of the CMOS differential amplification unit 1, and the first and second CMOS differential amplification units 1 and 2. Output amplifiers 3 for amplifying the outputs K and J in a push-pull format and a source-grounded amplification format. Conventionally, in such a CMOS operational amplifier circuit, the output Vout is often fed back to the input terminal Vin1 of the differential pair, but with such a circuit configuration, the differential common-mode input voltage range can be reduced. It can be enlarged.
図でｎチャンネル型のＭＯＳトランジスタＮ１、Ｎ２の差動対では、ｎチャンネル型のＭＯＳトランジスタＮ１、Ｎ２の閾値電圧をＶnthとすれば、差動入力電圧Ｖinが許される範囲は、
Ｖnth＜Ｖin＜Ｖdd（電源電圧）
となる。すなわち、閾値電圧以下ではトランジスタがカットオフし、正常動作しない。同様にｐチャンネル型のＭＯＳトランジスタＰ４、Ｐ５の差動対では、ＭＯＳトランジスタＰ４、Ｐ５の閾値電圧をＶpthとすれば、
Ｖss（接地電圧）＜Ｖin＜Ｖdd−Ｖpth
となる。この場合は、最大電圧が閾値電圧の分だけ減少し、電源電圧におよばない。以上のように第１、第２の差動増幅部の単体の回路では、その入力電圧の許容範囲は接地電圧から電源電圧の範囲までには及ばない。
In the figure, in the differential pair of n-channel MOS transistors N1 and N2, if the threshold voltage of the n-channel MOS transistors N1 and N2 is Vnth, the allowable range of the differential input voltage Vin is
Vnth <Vin <Vdd (power supply voltage)
It becomes. That is, the transistor is cut off below the threshold voltage and does not operate normally. Similarly, in the differential pair of p-channel MOS transistors P4 and P5, if the threshold voltage of the MOS transistors P4 and P5 is Vpth,
Vss (ground voltage) <Vin <Vdd-Vpth
It becomes. In this case, the maximum voltage decreases by the threshold voltage and does not reach the power supply voltage. As described above, in the single circuit of the first and second differential amplifying units, the allowable range of the input voltage does not extend from the ground voltage to the range of the power supply voltage.
しかし、本回路のように第１のＣＭＯＳ差動増幅部１と第２のＣＭＯＳ差動増幅部２とを組み合わせることにより、回路全体の同相入力電圧Ｖcmの動作許容範囲は、
Ｖss＜Ｖcm＜Ｖdd
となり、第１、第２の差動増幅部単体の許容範囲よりも上下に拡大される。すなわち、
Ｖss＋Ｖnth＜Ｖcm＜Ｖdd−Ｖpth
の同相入力電圧の範囲では第１、第２の差動増幅部１、２が共に正常動作する。そして、
Ｖdd−Ｖpth＜Ｖcm＜Ｖdd
の範囲では第２の差動増幅部２がカットオフとなるが、第１の差動増幅部１の出力がＭＯＳトランジスタＰ１０を通して出力端子Ｖoutに出力される。この場合、nチャンネル型のＭＯＳトランジスタＮ１０は定電流負荷として動作する。また、
Ｖss＜Ｖcm＜Ｖss＋Ｖnth
の同相入力電圧では第１の作動増幅部１がカットオフとなるが、第２の差動増幅部２の出力がＭＯＳトランジスタＮ１０を通して出力端子Ｖoutに出力される。この場合pチャンネ
ル型のＭＯＳトランジスタＰ１０は定電流負荷として動作する。
However, by combining the first CMOS differential amplifier 1 and the second CMOS differential amplifier 2 as in this circuit, the allowable operation range of the common-mode input voltage Vcm of the entire circuit is
Vss <Vcm <Vdd
Thus, the first and second differential amplifying units are expanded vertically above the allowable range of the single unit. That is,
Vss + Vnth <Vcm <Vdd-Vpth
In the same-phase input voltage range, the first and second differential amplifiers 1 and 2 both operate normally. And
Vdd-Vpth <Vcm <Vdd
In this range, the second differential amplifier 2 is cut off, but the output of the first differential amplifier 1 is output to the output terminal Vout through the MOS transistor P10. In this case, the n-channel MOS transistor N10 operates as a constant current load. Also,
Vss <Vcm <Vss + Vnth
However, the output of the second differential amplifier 2 is output to the output terminal Vout through the MOS transistor N10. In this case, the p-channel MOS transistor P10 operates as a constant current load.
このような低消費電流で入出力ダイナミックレンジの大きなＣＭＯＳ増幅回路では、出力電圧が電源電圧と接地の中間電圧にある場合、消費電力が不安定でかつ増加してしまうという問題がある。図１で、出力電圧が電源電圧の中間付近では、回路の動作点が複数存在し、結果としてＰ１０、Ｎ１０のトランジスタを介して、電源〜接地間に非常に大きな貫通電流が流れ、低消費電流の目的を果たすことができない。
（１）出力増幅部３の出力Ｖoutが、高電位の場合、
Ｐ１０のｐチャンネルトランジスタは活性化され動作状態にあり、Ｖout端子は高電位となる。そのとき、Ｐ１０のゲート電位ＫはＰ１０を駆動するに十分なゲート電圧となっており、また、そのときのＮ１０のトランジスタはゲート電圧Ｊが低いために十分に駆動されておらず非活性化してＯＦＦ状態である。この動作点は一意的に定まる。
（２）出力増幅部３の出力Ｖoutが、低電位の場合、
（１）と逆の状態でＮ１０が活性化して動作状態で、Ｐ１０が非活性化してＯＦＦ状態となっている。この動作点も一意的に定まる。
（３）出力増幅部３の出力Ｖoutが、中間電位の場合、中間電位付近の時はトランジスタＰ１０、Ｎ１０の出力インピーダンスの比によってきまるが、この状態は一意的には定まらず、いろいろな状態を取りえる。
In such a CMOS amplifier circuit with low current consumption and a large input / output dynamic range, there is a problem that when the output voltage is between the power supply voltage and the ground, the power consumption is unstable and increases. In FIG. 1, when the output voltage is near the middle of the power supply voltage, there are a plurality of operating points of the circuit. As a result, a very large through current flows between the power supply and the ground via the P10 and N10 transistors, resulting in low current consumption. Cannot fulfill its purpose.
(1) When the output Vout of the output amplifier 3 is a high potential,
The p-channel transistor of P10 is activated and in an operating state, and the Vout terminal is at a high potential. At that time, the gate potential K of P10 is a gate voltage sufficient to drive P10, and the N10 transistor at that time is not driven sufficiently because the gate voltage J is low, and is deactivated. It is in the OFF state. This operating point is uniquely determined.
(2) When the output Vout of the output amplifier 3 is low potential,
In the state opposite to (1), N10 is activated and operating, and P10 is deactivated and is in the OFF state. This operating point is also uniquely determined.
(3) When the output Vout of the output amplifying unit 3 is an intermediate potential, when it is near the intermediate potential, it depends on the ratio of the output impedances of the transistors P10 and N10, but this state is not uniquely determined. I can take it.
ある条件では、トランジスタＰ１０、Ｎ１０共に非活性化されＯＦＦに近い状態で動作点を得ることもあれば、あるときはトランジスタＰ１０、Ｎ１０共に活性化されている状態で動作点が決まることもある。これは各素子のミスマッチや、接続負荷の状態によって決まる。 Under certain conditions, the transistors P10 and N10 are both deactivated and the operating point is obtained in a state close to OFF. In some cases, the transistors P10 and N10 are both activated and the operating point is determined. This is determined by the mismatch of each element and the state of the connection load.
このとき、トランジスタＰ１０、Ｎ１０のドレインにはそれぞれ電流Ｉ１、Ｉ２が流れ、その差が出力電流Ｉｏとして流れる（Ｉｏ＝Ｉ１−Ｉ２）。以上のような条件では、電流Ｉ１、Ｉ２の差で決まる同じ出力電流Ｉｏに対して、Ｉ１、Ｉ２が共に大きくなり、消費電流が増えることが起きてしまう。 At this time, currents I1 and I2 flow through the drains of the transistors P10 and N10, respectively, and a difference therebetween flows as an output current Io (Io = I1−I2). Under the above conditions, both I1 and I2 increase with respect to the same output current Io determined by the difference between the currents I1 and I2, and current consumption increases.
本発明のＣＭＯＳ増幅回路は、上記問題点に鑑みなされたもので、低消費電流で入出力ダイナミックレンジの大きなＣＭＯＳ増幅回路において、出力電圧が電源電圧と接地の中間電圧にある場合に、安定して消費電流が減少できるＣＭＯＳ増幅回路を提供することを課題とする。 The CMOS amplifier circuit of the present invention has been made in view of the above problems, and is stable when the output voltage is an intermediate voltage between the power supply voltage and the ground in a CMOS amplifier circuit with low current consumption and a large input / output dynamic range. Another object of the present invention is to provide a CMOS amplifier circuit that can reduce current consumption.
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、相補性の出力を有する第１と第２のＣＭＯＳ回路と、第１と第２のＣＭＯＳ回路の出力をプッシュプル形式でかつソース接地増幅形式で合成しつつ増幅する出力増幅部とを備えたＣＭＯＳ増幅回路であって、
第１のＣＭＯＳ回路の出力が所定の大きさ以上に変化して出力増幅部を活性化することに対応して第２のＣＭＯＳ回路の出力を変化させて出力増幅部の活性を減少させる第１の制御回路と、第２のＣＭＯＳ回路の出力が所定の大きさ以上に変化して出力増幅部を活性化することに対応して第１のＣＭＯＳ回路の出力を変化させて出力増幅部の活性を減少させる第２の制御回路とを有し、
出力増幅部は、ソースがそれぞれ電源電圧、接地に接続され、直列接続されたｐチャンネル型のＭＯＳトランジスタと、ｎチャンネル型のＭＯＳトランジスタとで構成され、第１と第２のＣＭＯＳ回路の出力がそれぞれ出力増幅部のｐチャンネル型のＭＯＳトランジスタと、ｎチャンネル型のＭＯＳトランジスタのゲートに接続され、
第１の制御回路は、ソースが電源電圧に接続されゲートが第１のＣＭＯＳ回路の出力に接続されたｐチャンネル型のＭＯＳトランジスタと、ソースが接地に接続されたｎチャンネル型のＭＯＳトランジスタで構成されたカレントミラー回路とからなり、ｐチャンネル型のＭＯＳトランジスタのドレインがカレントミラー回路に基準電流として接続され、カレントミラー回路の出力は第２のＣＭＯＳ回路の出力に接続され、
第２の制御回路は、ソースが接地に接続されゲートが第２のＣＭＯＳ回路の出力に接続されたｎチャンネル型のＭＯＳトランジスタと、ソースが電源電圧に接続されたｐチャンネル型のＭＯＳトランジスタで構成されたカレントミラー回路とからなり、ｎチャンネル型のＭＯＳトランジスタのドレインがカレントミラー回路に基準電流として接続され、カレントミラー回路の出力は第１のＣＭＯＳ回路の出力に接続されたＣＭＯＳ増幅回路において、
出力増幅部の出力と第１のＣＭＯＳ回路の出力との間、および出力増幅部の出力と第２のＣＭＯＳ回路の出力との間に位相補償用のコンデンサが接続され、
出力増幅部の出力と、電源、及び接地との間に、それぞれ定電流源が接続されたことを特徴とするＣＭＯＳ増幅回路としたものである。
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and in the invention of claim 1, the first and second CMOS circuits having complementary outputs and the outputs of the first and second CMOS circuits are push-pull type. in and a CMOS amplifier circuit and an output amplifier for amplifying while synthesized source amplifier format,
In response to the output of the first CMOS circuit changing to a predetermined magnitude or more and activating the output amplifier, the output of the second CMOS circuit is changed to reduce the activity of the output amplifier. The output of the first CMOS circuit is changed to activate the output amplifying unit in response to activation of the output amplifying unit by changing the output of the control circuit and the second CMOS circuit to a predetermined magnitude or more. It has a second control circuit that reduces the,
The output amplifying unit is composed of a p-channel MOS transistor and an n-channel MOS transistor connected in series with their sources connected to the power supply voltage and the ground, respectively, and the outputs of the first and second CMOS circuits are Respectively connected to the gates of the p-channel MOS transistor and n-channel MOS transistor of the output amplifier,
The first control circuit is composed of a p-channel MOS transistor whose source is connected to the power supply voltage and whose gate is connected to the output of the first CMOS circuit, and an n-channel MOS transistor whose source is connected to the ground. The drain of the p-channel MOS transistor is connected to the current mirror circuit as a reference current, and the output of the current mirror circuit is connected to the output of the second CMOS circuit,
The second control circuit includes an n-channel MOS transistor having a source connected to the ground and a gate connected to the output of the second CMOS circuit, and a p-channel MOS transistor having a source connected to the power supply voltage. In the CMOS amplifier circuit, the drain of the n-channel MOS transistor is connected to the current mirror circuit as a reference current, and the output of the current mirror circuit is connected to the output of the first CMOS circuit.
A phase compensation capacitor is connected between the output of the output amplifier and the output of the first CMOS circuit, and between the output of the output amplifier and the output of the second CMOS circuit,
A CMOS amplifier circuit is characterized in that a constant current source is connected between the output of the output amplifier, the power source, and the ground .
本発明の請求項２の発明は、第１のＣＭＯＳ回路がｎチャンネル型のＭＯＳトランジスタを差動対とする第１のＣＭＯＳ差動増幅部で、第２のＣＭＯＳ回路がｐチャンネル型のＭＯＳトランジスタを差動対とし第１のＣＭＯＳ差動増幅部の差動入力端子と共通の差動入力端子を有する第２のＣＭＯＳ差動増幅部であることを特徴とする請求項１に記載のＣＭＯＳ増幅回路としたものである。
According to a second aspect of the present invention, the first CMOS circuit is a first CMOS differential amplifier having an n-channel type MOS transistor as a differential pair, and the second CMOS circuit is a p-channel type MOS transistor. 2. The CMOS amplification unit according to claim 1 , wherein the second CMOS differential amplification unit has a differential input terminal and a differential input terminal common to the differential input terminal of the first CMOS differential amplification unit. It is a circuit.
本発明のＣＭＯＳ増幅回路は、相補性の出力を有する第１と第２のＣＭＯＳ回路と、第１と第２のＣＭＯＳ回路の出力をプッシュプル形式でかつソース接地増幅形式で合成しつつ増幅する出力増幅部とを備えたＣＭＯＳ増幅回路において、第１のＣＭＯＳ回路の出力が所定の大きさ以上に変化して出力増幅部を活性化することに対応して第２のＣＭＯＳ回路の出力を変化させて出力増幅部の活性を減少させる第１の制御回路と、第２のＣＭＯＳ回路の出力が所定の大きさ以上に変化して出力増幅部を活性化することに対応して第１のＣＭＯＳ回路の出力を変化させて出力増幅部の活性を減少させるので、安定して消費電流が減少できるＣＭＯＳ増幅回路とすることができる。 The CMOS amplifier circuit of the present invention amplifies the first and second CMOS circuits having complementary outputs and the outputs of the first and second CMOS circuits while synthesizing them in a push-pull format and a source grounded amplification format. In a CMOS amplifier circuit having an output amplifier, the output of the second CMOS circuit is changed in response to the output of the first CMOS circuit changing to a predetermined magnitude or more to activate the output amplifier. And the first control circuit for reducing the activity of the output amplifying unit and the first CMOS corresponding to the activation of the output amplifying unit by changing the output of the second CMOS circuit to a predetermined magnitude or more. Since the output of the output amplifier is reduced by changing the output of the circuit, a CMOS amplifier circuit that can stably reduce the current consumption can be obtained.
［図１］ＣＭＯＳ演算増幅回路の従来例である。
図２］本発明に係るＣＭＯＳ増幅回路の一実施の形態を示す説明図である。
［図３］本発明に係るＣＭＯＳ増幅回路の他の実施の形態を示す説明図である。
［図４］本発明に係るＣＭＯＳ増幅回路のその他の実施の形態を示す説明図である。
［図５］本発明のＣＭＯＳ演算増幅回路の実施の形態を示す説明図である。
［図６］図５のＣＭＯＳ演算増幅回路の他の実施の形態を示す説明図である。
FIG. 1 is a conventional example of a CMOS operational amplifier circuit.
Figure 2 is an explanatory view showing one embodiment of a CMOS amplifier circuit according to the present invention.
It is an explanatory view showing another embodiment of a CMOS amplifier circuit according to FIG. 3 the invention.
[FIG. 4] It is explanatory drawing which shows other embodiment of the CMOS amplifier circuit based on this invention.
FIG. 5 is an explanatory diagram showing an embodiment of a CMOS operational amplifier circuit according to the present invention.
FIG. 6 is an explanatory view showing another embodiment of the CMOS operational amplifier circuit of FIG.
以下本発明を実施するための形態につき説明する。図２は、本発明に係るＣＭＯＳ増幅回路の一実施形態を示す説明図である。図２で、本ＣＭＯＳ増幅回路は、相補性の出力を有する第１のＣＭＯＳ回路１と第２のＣＭＯＳ回路２と、第１と第２のＣＭＯＳ回路の出力Ｋ、Ｊをプッシュプル形式でかつソース接地増幅形式で合成しつつ増幅する出力増幅部３とを備えている。
Hereinafter, modes for carrying out the present invention will be described. FIG. 2 is an explanatory diagram showing an embodiment of a CMOS amplifier circuit according to the present invention. In FIG. 2, the present CMOS amplifier circuit has a first CMOS circuit 1 and a second CMOS circuit 2 having complementary outputs, and outputs K and J of the first and second CMOS circuits in a push-pull format. And an output amplifying unit 3 that amplifies the signals while synthesizing them in a source grounded amplification format.
そして、第１のＣＭＯＳ回路１の出力Ｋが所定の大きさ以上に変化して出力増幅部３のｐチャンネルＭＯＳトランジスタＰ１０を活性化することに対応して第２のＣＭＯＳ回路２の出力Ｊを変化させて出力増幅部のｎチャンネルトランジスタＮ１０の活性を減少させる第１の制御回路４と、第２のＣＭＯＳ回路２の出力が所定の大きさ以上に変化して出力増幅部３のｎチャンネルトランジスタＮ１０を活性化することに対応して第１のＣＭＯＳ回路１の出力Ｋを変化させて出力増幅部のｐチャンネルトランジスタＰ１０の活性を減少させる第２の制御回路５を有する。 In response to the output K of the first CMOS circuit 1 changing to a predetermined magnitude or more and activating the p-channel MOS transistor P10 of the output amplifier 3, the output J of the second CMOS circuit 2 is changed. The output of the first control circuit 4 for changing the activity of the n-channel transistor N10 of the output amplification unit to be changed and the output of the second CMOS circuit 2 are changed to a predetermined magnitude or more, and the n-channel transistor of the output amplification unit 3 Corresponding to the activation of N10, the second control circuit 5 is provided which changes the output K of the first CMOS circuit 1 to reduce the activity of the p-channel transistor P10 of the output amplifier.
このような回路で、出力電圧が電源〜接地の中間電圧である場合、トランジスタＰ１０、Ｎ１０共に活性化しており、トランジスタＰ１０のドレインから電流Ｉ１が供給され、トランジスタＮ１０のドレインから電流Ｉ２が吸収され、出力には差し引き電流Ｉｏが供給されている。 In such a circuit, when the output voltage is an intermediate voltage between the power source and the ground, both the transistors P10 and N10 are activated, the current I1 is supplied from the drain of the transistor P10, and the current I2 is absorbed from the drain of the transistor N10. The subtraction current Io is supplied to the output.
このとき、第１のＣＭＯＳ回路１の出力Ｋが所定の大きさ以上に変化して、すなわち所定以上に低電圧となり、トランジスタＰ１０が活性化されると、第１の制御回路４により、第２のＣＭＯＳ回路２の出力Ｊを変化させて低電圧となり出力増幅部のｎチャンネルトランジスタＮ１０の活性を減少させる。したがって、トランジスタＰ１０のドレインの電流Ｉ１が制限され、トランジスタＮ１０のドレインの電流Ｉ２が減少し、しかも出力には差し引き電流Ｉｏは変化せずに供給される。 At this time, when the output K of the first CMOS circuit 1 changes to a predetermined level or more, that is, when the voltage becomes lower than a predetermined level and the transistor P10 is activated, the first control circuit 4 causes the second control circuit 4 to The output J of the CMOS circuit 2 is changed to become a low voltage, and the activity of the n-channel transistor N10 of the output amplifying unit is decreased. Therefore, the drain current I1 of the transistor P10 is limited, the drain current I2 of the transistor N10 decreases, and the subtraction current Io is supplied to the output without change.
またこのとき、第２のＣＭＯＳ回路２の出力Ｊが所定の大きさ以上に変化して、すなわち所定以上に高電圧となり、トランジスタＮ１０が活性化されると、第２の制御回路５により、第１のＣＭＯＳ回路１の出力Ｋを変化させて高電圧となり出力増幅部のｐチャンネルトランジスタＰ１０の活性を減少させる。したがって、トランジスタＮ１０のドレインの電流Ｉ２が制限され、トランジスタＰ１０のドレインの電流Ｉ１が減少し、しかも出力には差し引き電流Ｉｏは変化せずに供給される。 Further, at this time, when the output J of the second CMOS circuit 2 changes to a predetermined magnitude or more, that is, becomes a voltage higher than the predetermined level and the transistor N10 is activated, the second control circuit 5 causes the second control circuit 5 to The output K of one CMOS circuit 1 is changed to become a high voltage, and the activity of the p-channel transistor P10 of the output amplifying unit is decreased. Therefore, the drain current I2 of the transistor N10 is limited, the drain current I1 of the transistor P10 decreases, and the subtraction current Io is supplied to the output without change.
以上のように本発明に係るＣＭＯＳ増幅回路は作用するので、全動作範囲にわたって安定して消費電流が減少できるＣＭＯＳ増幅回路とすることができる。
Since acts CMOS amplifier circuit according to the present invention as described above, may be a CMOS amplifier circuit which can stably supply current is reduced over the entire operating range.
図３は、本発明に係るＣＭＯＳ増幅回路の他の実施の形態を示す説明図である。図２と同様に、本ＣＭＯＳ増幅回路では、相補性の出力を有する第１のＣＭＯＳ回路１と第２のＣＭＯＳ回路２と、第１と第２のＣＭＯＳ回路の出力Ｋ、Ｊをプッシュプル形式でかつソース接地増幅形式で合成しつつ増幅する出力増幅部３とを備えていることを前提とする。
FIG. 3 is an explanatory diagram showing another embodiment of the CMOS amplifier circuit according to the present invention. As in FIG. 2, in this CMOS amplifier circuit, the first CMOS circuit 1 and the second CMOS circuit 2 having complementary outputs and the outputs K and J of the first and second CMOS circuits are in a push-pull format. And an output amplifying unit 3 that amplifies while synthesizing in a source grounded amplification format.
出力増幅部３は、ソースがそれぞれ電源電圧、接地に接続され、直列接続されたｐチャンネル型のＭＯＳトランジスタＰ１０と、ｎチャンネル型のＭＯＳトランジスタＮ１０とで構成され、第１と第２のＣＭＯＳ回路の出力Ｋ、Ｊがそれぞれ出力増幅部のｐチャンネル型のＭＯＳトランジスタＰ１０と、ｎチャンネル型のＭＯＳトランジスタＮ１０のゲートに接続されている。 The output amplifying unit 3 includes a p-channel type MOS transistor P10 and an n-channel type MOS transistor N10 that are connected in series with their sources connected to the power supply voltage and the ground, respectively, and the first and second CMOS circuits. Are respectively connected to the gates of a p-channel MOS transistor P10 and an n-channel MOS transistor N10 in the output amplifier.
第１の制御回路４は、ソースが電源電圧に接続されゲートが第１のＣＭＯＳ回路の出力Ｋに接続されたｐチャンネル型のＭＯＳトランジスタＰ１１と、ソースが接地に接続されたｎチャンネル型のＭＯＳトランジスタＮ１２、Ｎ１３で構成されたカレントミラー回路
とからなる。そして、ｐチャンネル型のＭＯＳトランジスタＰ１１のドレインがカレントミラー回路に基準電流として接続され、カレントミラー回路の出力は第２のＣＭＯＳ回路の出力Ｊに接続されている。
The first control circuit 4 includes a p-channel MOS transistor P11 having a source connected to the power supply voltage and a gate connected to the output K of the first CMOS circuit, and an n-channel MOS transistor having a source connected to the ground. The current mirror circuit includes transistors N12 and N13. The drain of the p-channel MOS transistor P11 is connected to the current mirror circuit as a reference current, and the output of the current mirror circuit is connected to the output J of the second CMOS circuit.
第２の制御回路５は、ソースが接地に接続されゲートが第２のＣＭＯＳ回路の出力Ｊに接続されたｎチャンネル型のＭＯＳトランジスタＮ１１と、ソースが電源電圧に接続されたｐチャンネル型のＭＯＳトランジスタＰ１２、Ｐ１３で構成されたカレントミラー回路とからなる。そして、ｎチャンネル型のＭＯＳトランジスタＮ１１のドレインがカレントミラー回路に基準電流として接続され、カレントミラー回路の出力は第１のＣＭＯＳ回路１の出力Ｋに接続されている。 The second control circuit 5 includes an n-channel MOS transistor N11 having a source connected to the ground and a gate connected to the output J of the second CMOS circuit, and a p-channel MOS transistor having a source connected to the power supply voltage. The current mirror circuit includes transistors P12 and P13. The drain of the n-channel MOS transistor N11 is connected to the current mirror circuit as a reference current, and the output of the current mirror circuit is connected to the output K of the first CMOS circuit 1.
このような回路で、出力電圧が電源〜接地の中間電圧である場合、トランジスタＰ１０、Ｎ１０共に活性化しており、トランジスタＰ１０のドレインから電流Ｉ１が供給され、トランジスタＮ１０のドレインから電流Ｉ２が吸収され、出力には差し引き電流Ｉｏが供給されている。 In such a circuit, when the output voltage is an intermediate voltage between the power source and the ground, both the transistors P10 and N10 are activated, the current I1 is supplied from the drain of the transistor P10, and the current I2 is absorbed from the drain of the transistor N10. The subtraction current Io is supplied to the output.
このとき、第１のＣＭＯＳ回路１の出力Ｋが所定の大きさ以上に変化して、すなわち所定以上に低電圧となり、トランジスタＰ１０が活性化されると、トランジスタＰ１１が活性化され、カレントミラー回路に電流を供給する。その結果トランジスタＮ１２が電流を引き込むようになり、トランジスタＮ１０のゲート電圧が低くなり活性を減少させる。このゲート電圧は第２のＣＭＯＳ回路２の出力インピーダンスと、トランジスタＮ１２のインピーダンスで決まる。したがって、トランジスタＰ１０のドレインの電流Ｉ１が制限され、トランジスタＮ１０のドレインの電流Ｉ２が減少し、しかも出力には差し引き電流Ｉｏは変化せずに供給される。 At this time, when the output K of the first CMOS circuit 1 changes to a predetermined level or more, that is, when the voltage becomes lower than a predetermined level and the transistor P10 is activated, the transistor P11 is activated, and the current mirror circuit To supply current. As a result, the transistor N12 draws current, and the gate voltage of the transistor N10 is lowered, reducing the activity. This gate voltage is determined by the output impedance of the second CMOS circuit 2 and the impedance of the transistor N12. Therefore, the drain current I1 of the transistor P10 is limited, the drain current I2 of the transistor N10 decreases, and the subtraction current Io is supplied to the output without change.
またこのとき、第２のＣＭＯＳ回路２の出力Ｊが所定の大きさ以上に変化して、すなわち所定以上に高電圧となり、トランジスタＮ１０が活性化されると、トランジスタＮ１１が活性化され、カレントミラー回路から電流を引く。その結果トンジスタＰ１２が電流を引き込むようになり、トランジスタＰ１０のゲート電圧が高くなり活性を減少させる。このゲート電圧は第１のＣＭＯＳ回路の出力インピーダンスと、トランジスタＰ１２のインピーダンスで決まる。したがって、トランジスタＮ１０のドレインの電流Ｉ２が制限され、トランジスタＰ１０のドレインの電流Ｉ１が減少し、しかも出力には差し引き電流Ｉｏは変化せずに供給される。 At this time, when the output J of the second CMOS circuit 2 changes to a predetermined magnitude or more, that is, when the voltage becomes higher than a predetermined voltage and the transistor N10 is activated, the transistor N11 is activated and the current mirror is activated. Subtract current from the circuit. As a result, the transistor P12 draws a current, and the gate voltage of the transistor P10 increases to decrease the activity. This gate voltage is determined by the output impedance of the first CMOS circuit and the impedance of the transistor P12. Therefore, the drain current I2 of the transistor N10 is limited, the drain current I1 of the transistor P10 decreases, and the subtraction current Io is supplied to the output without change.
図４は、本発明に係るＣＭＯＳ増幅回路のその他の実施の形態を示す説明図である。本例は図３で、第１のＣＭＯＳ回路１がｎチャンネル型のＭＯＳトランジスタを差動対とする第１のＣＭＯＳ差動増幅部１で、第２のＣＭＯＳ回路２がｐチャンネル型のＭＯＳトランジスタを差動対とし第１のＣＭＯＳ差動増幅部の差動入力端子と共通の差動入力端子Ｖｉｎ１、Ｖｉｎ２を有する第２のＣＭＯＳ差動増幅部２としたＣＭＯＳ演算増幅回路である。
このような構成から、本発明では安定して消費電流が減少できるＣＭＯＳ演算増幅回路とすることができる。
FIG. 4 is an explanatory view showing another embodiment of the CMOS amplifier circuit according to the present invention. This example is shown in FIG. 3, in which the first CMOS circuit 1 is a first CMOS differential amplifier 1 having an n-channel MOS transistor as a differential pair, and the second CMOS circuit 2 is a p-channel MOS transistor. Is a CMOS operational amplifier circuit having a differential pair and a second CMOS differential amplifier 2 having differential input terminals Vin1 and Vin2 common to the differential input terminal of the first CMOS differential amplifier.
With this configuration, the present invention can provide a CMOS operational amplifier circuit that can stably reduce current consumption.
図５は、本発明の実施の形態を示す説明図である。この回路は、図６のように、出力Ｖｏｕｔがそのまま、あるいは外部回路Ａを介して、差動対の入力端子Ｖｉｎ１あるいはＶｉｎ２にフィードバックして利用した場合の意図しない発振などを防止すための位相補償用のコンデンサＣ１、Ｃ２と、ＣＭＯＳ演算増幅回路の動作状態により、Ｐ１０、Ｎ１０の両方、あるいはどちらかが活性状態で無い場合に回路の動作状態を安定させるためのアイドル電流を流すための素子Ｎ２０、Ｐ２０を追加した回路である。 FIG. 5 is an explanatory diagram showing an embodiment of the present invention . In this circuit, as shown in FIG. 6, the phase for preventing unintended oscillation when the output Vout is used as it is or fed back to the input terminal Vin1 or Vin2 of the differential pair via the external circuit A is used. An element for supplying an idle current for stabilizing the operation state of the circuit when either or both of P10 and N10 are not active depending on the operation states of the compensation capacitors C1 and C2 and the CMOS operational amplifier circuit In this circuit, N20 and P20 are added.
本発明では、出力増幅部の一方の素子が入力の大きさが所定の大きさ以上になって活性化された場合、他方の素子を非活性化する制御回路を備えている。この回路の設計については以下のように例示できる。 The present invention includes a control circuit that inactivates the other element when one element of the output amplifying unit is activated when the input magnitude exceeds a predetermined value. The design of this circuit can be illustrated as follows.
例えば、図３で第２の制御回路５を説明すれば、第２のＣＭＯＳ回路２の出力が大きくなり、トランジスタＮ１０が活性化され、電流Ｉ２が流れると、トランジスタＮ１１にも電流Ｉ２に比例した電流が流れる。この電流がミラー回路を構成するトランジスタＰ１３から供給され、同様の電流がＰ１２からも供給される。Ｐ１２が流す電流値はＮ１０とＮ１１のカレントミラー比、Ｐ１３とＰ１２のカレントミラー比で決定される。実際の設計においてはＮ１０が活性状態にあるときにＰ１０の過大電流が流れることを防止することがＮ１１，Ｐ１３，Ｐ１２の回路の目的であるので、Ｎ１０に対するＰ１２の出力電流比は小さくてよい。通常動作時のＰ１０の動作に影響を与えない程度にＰ１２の電流比を設定することで実施できる。 For example, if the second control circuit 5 is described with reference to FIG. 3, when the output of the second CMOS circuit 2 increases, the transistor N10 is activated and the current I2 flows, the transistor N11 is also proportional to the current I2. Current flows. This current is supplied from the transistor P13 constituting the mirror circuit, and a similar current is supplied from P12. The value of current flowing through P12 is determined by the current mirror ratio of N10 and N11 and the current mirror ratio of P13 and P12. In the actual design, the purpose of the circuit of N11, P13, and P12 is to prevent the excessive current of P10 from flowing when N10 is in the active state, so the output current ratio of P12 to N10 may be small. This can be implemented by setting the current ratio of P12 to the extent that it does not affect the operation of P10 during normal operation.
以上のようにして第１の制御回路４も同様に設計できる。 As described above, the first control circuit 4 can be similarly designed.
１・・・第１のＣＭＯＳ回路
２・・・第２のＣＭＯＳ回路
３・・・出力増幅部
４・・・第１の制御回路
５・・・第２の制御回路
DESCRIPTION OF SYMBOLS 1 ... 1st CMOS circuit 2 ... 2nd CMOS circuit 3 ... Output amplification part 4 ... 1st control circuit 5 ... 2nd control circuit
Claims (2)
第１のＣＭＯＳ回路の出力が所定の大きさ以上に変化して出力増幅部を活性化することに対応して第２のＣＭＯＳ回路の出力を変化させて出力増幅部の活性を減少させる第１の制御回路と、第２のＣＭＯＳ回路の出力が所定の大きさ以上に変化して出力増幅部を活性化することに対応して第１のＣＭＯＳ回路の出力を変化させて出力増幅部の活性を減少させる第２の制御回路とを有し、
出力増幅部は、ソースがそれぞれ電源電圧、接地に接続され、直列接続されたｐチャンネル型のＭＯＳトランジスタと、ｎチャンネル型のＭＯＳトランジスタとで構成され、第１と第２のＣＭＯＳ回路の出力がそれぞれ出力増幅部のｐチャンネル型のＭＯＳトランジスタと、ｎチャンネル型のＭＯＳトランジスタのゲートに接続され、
第１の制御回路は、ソースが電源電圧に接続されゲートが第１のＣＭＯＳ回路の出力に接続されたｐチャンネル型のＭＯＳトランジスタと、ソースが接地に接続されたｎチャンネル型のＭＯＳトランジスタで構成されたカレントミラー回路とからなり、ｐチャンネル型のＭＯＳトランジスタのドレインがカレントミラー回路に基準電流として接続され、カレントミラー回路の出力は第２のＣＭＯＳ回路の出力に接続され、
第２の制御回路は、ソースが接地に接続されゲートが第２のＣＭＯＳ回路の出力に接続されたｎチャンネル型のＭＯＳトランジスタと、ソースが電源電圧に接続されたｐチャンネル型のＭＯＳトランジスタで構成されたカレントミラー回路とからなり、ｎチャンネル型のＭＯＳトランジスタのドレインがカレントミラー回路に基準電流として接続され、カレントミラー回路の出力は第１のＣＭＯＳ回路の出力に接続されたＣＭＯＳ増幅回路において、
出力増幅部の出力と第１のＣＭＯＳ回路の出力との間、および出力増幅部の出力と第２のＣＭＯＳ回路の出力との間に位相補償用のコンデンサが接続され、
出力増幅部の出力と、電源、及び接地との間に、それぞれ定電流源が接続されたことを特徴とするＣＭＯＳ増幅回路。 CMOS comprising first and second CMOS circuits having complementary outputs, and an output amplifying unit for amplifying the outputs of the first and second CMOS circuits by combining them in a push-pull format and a source grounded amplification format a amplifier circuit,
In response to the output of the first CMOS circuit changing to a predetermined magnitude or more and activating the output amplifier, the output of the second CMOS circuit is changed to reduce the activity of the output amplifier. The output of the first CMOS circuit is changed to activate the output amplifying unit in response to activation of the output amplifying unit by changing the output of the control circuit and the second CMOS circuit to a predetermined magnitude or more. It has a second control circuit that reduces the,
The output amplifying unit is composed of a p-channel MOS transistor and an n-channel MOS transistor connected in series with their sources connected to the power supply voltage and the ground, respectively, and the outputs of the first and second CMOS circuits are Respectively connected to the gates of the p-channel MOS transistor and n-channel MOS transistor of the output amplifier,
The first control circuit is composed of a p-channel MOS transistor whose source is connected to the power supply voltage and whose gate is connected to the output of the first CMOS circuit, and an n-channel MOS transistor whose source is connected to the ground. The drain of the p-channel MOS transistor is connected to the current mirror circuit as a reference current, and the output of the current mirror circuit is connected to the output of the second CMOS circuit,
The second control circuit includes an n-channel MOS transistor having a source connected to the ground and a gate connected to the output of the second CMOS circuit, and a p-channel MOS transistor having a source connected to the power supply voltage. In the CMOS amplifier circuit, the drain of the n-channel MOS transistor is connected to the current mirror circuit as a reference current, and the output of the current mirror circuit is connected to the output of the first CMOS circuit .
A phase compensation capacitor is connected between the output of the output amplifier and the output of the first CMOS circuit, and between the output of the output amplifier and the output of the second CMOS circuit,
A CMOS amplifier circuit, wherein a constant current source is connected between an output of the output amplifier, a power source, and a ground.
The first CMOS circuit is a first CMOS differential amplifier having an n-channel MOS transistor as a differential pair, and the second CMOS circuit has a p-channel MOS transistor as a differential pair and a first CMOS difference. 2. The CMOS amplifier circuit according to claim 1 , wherein the CMOS amplifier circuit is a second CMOS differential amplifier having a common differential input terminal with a differential input terminal of the dynamic amplifier.
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