JP5468196B2 - A semiconductor device, a display device and a liquid crystal display device - Google Patents

A semiconductor device, a display device and a liquid crystal display device Download PDF

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本発明は、トランジスタを用いて構成された回路を有する表示装置に関する。 The present invention relates to a display device having a circuit using the transistor. 特に液晶素子などの電気光学素子、もしくは発光素子などを表示媒体として用いる表示装置、およびその駆動方法に関する。 In particular a display device using an electro-optical element such as a liquid crystal element or a light-emitting element or the like as a display medium, and a method of driving the same.

近年、液晶テレビなどの大型表示装置の増加から、表示装置の開発が活発に進められている。 In recent years, with the increase of large display devices such as liquid crystal television, the development of display devices have been actively promoted. 特に、絶縁基板上に非結晶半導体(以下、アモルファスシリコンともいう)によって構成されたトランジスタを用いて、画素回路およびシフトレジスタなどを含む駆動回路(以下、内部回路ともいう)を一体形成する技術は、低消費電力化、低コスト化に大きく貢献するため、活発に開発が進められている。 In particular, the non-crystal semiconductor on an insulating substrate (hereinafter, the amorphous silicon also referred) using the configured transistor by a drive circuit including a pixel circuit and a shift register technique for integrally forming (hereinafter also referred to as internal circuit) , low power consumption, to contribute significantly to cost reduction, and active development is underway. 絶縁基板上に形成された内部回路は、FPC(Flexible Printed Circuit)などを介してコントローラICなど(以下、外部回路ともいう)に接続され、その動作が制御される。 The internal circuit formed on an insulating substrate, FPC (Flexible Printed the Circuit) via a controller IC, etc. (hereinafter, also referred to as an external circuit) is connected to, its operation is controlled.

上記示した内部回路の中でも、非結晶半導体によって構成されたトランジスタ(以下、アモルファスシリコントランジスタともいう)を用いたシフトレジスタが考案されている。 Among the internal circuits shown above, the transistor constituted by the non-crystal semiconductor (hereinafter, amorphous silicon transistors also called) shift register using have been devised. 従来のシフトレジスタが有するフリップフロップの構成を図100(A)に示す(特許文献1)。 The structure of a flip-flop conventional shift register has shown in FIG. 100 (A) (Patent Document 1). 図100(A)のフリップフロップは、トランジスタ11(ブートストラップ用トランジスタ)、トランジスタ12、トランジスタ13、トランジスタ14、トランジスタ15、トランジスタ16およびトランジスタ17を有し、信号線21、信号線22、配線23、信号線24、電源線25、電源線26に接続されている。 Flip-flop of FIG. 100 (A), the transistor 11 (bootstrap transistor) includes a transistor 12, transistor 13, transistor 14, transistor 15, transistor 16 and transistor 17, signal lines 21, signal line 22, line 23 , the signal line 24, the power supply line 25 are connected to the power supply line 26. 信号線21、信号線22、信号線24、電源線25、電源線26には、それぞれスタート信号、リセット信号、クロック信号、電源電位VDD、電源電位VSSが入力される。 Signal lines 21, signal lines 22, signal lines 24, the power supply line 25, the power supply line 26, a start signal respectively, a reset signal, a clock signal, the power supply potential VDD, the power supply potential VSS are input. 図100(A)のフリップフロップの動作期間は、図100(B)のタイミングチャートに示すように、セット期間、選択期間、リセット期間、非選択期間に分割される。 Operation period of the flip-flop of FIG. 100 (A), as shown in the timing chart of FIG. 100 (B), set period is divided selection periods, a reset period, the non-selection period.

セット期間において、信号線21からH信号を入力し、ノード41の電位をVDD−Vth15(Vth15:トランジスタ15のしきい値電圧)に上昇させることで、トランジスタ11をオンしたままノード41を浮遊状態としている。 In the set period, the signal line 21 enter the H signal from the node potential of 41 VDD-Vth15: by raising the (Vth15 threshold voltage of the transistor 15), a floating state while the node 41 turns on transistor 11 It is set to. トランジスタ16は、信号線21からH信号が入力されるときにはオンしているので、ノード41にゲート電極が接続されたトランジスタ14をオンして、ノード42の電位をLレベルとすることで、トランジスタ16をオフしている。 Transistor 16, when the H signal from the signal line 21 is input so on, by turning the transistor 14 whose gate electrode is connected to the node 41, the potential of the node 42 by the L level, the transistor 16 are turned off. つまり、信号線21にH信号が入力されてから、トランジスタ16がオフするまでの期間は、トランジスタ11のゲート電極から電荷が漏れていた。 That is, since the H signal to the signal line 21 is inputted, the period until the transistor 16 is turned off, was leaking charge from the gate electrode of the transistor 11.

ここで、電位がVDDである信号をH信号、電位がVSSである信号をL信号と呼ぶ。 Here, referred to as signal potential is VDD H signal, the signal is potential VSS and L signals. また、Lレベルとは、L信号の電位がVSSであることをいう。 Further, the L level refers to the potential of the L signals is VSS.

非特許文献1および非特許文献2の表示装置は、アモルファスシリコントランジスタで構成されるシフトレジスタを走査線駆動回路として用いて、さらにR、G、Bのサブ画素に1つの信号線からビデオ信号を入力することで、信号線の数を1/3に減らしている。 The display device non-patent documents 1 and 2, the shift register comprising an amorphous silicon transistor is used as a scanning line driving circuit, further R, G, and video signals from one signal line to the sub-pixel of the B by entering, and reduce the number of signal lines to 1/3. こうして、非特許文献1および非特許文献2の表示装置は、表示パネルとドライバICの接続数を減らしている。 Thus, the display device of the non-patent documents 1 and 2 is to reduce the number of connections of a display panel and a driver IC.
特開2004−157508号公報 JP 2004-157508 JP

従来の技術によれば、ブートストラップ用トランジスタをオンしたまま、ブートストラップ用トランジスタのゲート電極を浮遊状態としていた。 According to the prior art, while on the bootstrap transistor, had a gate electrode of the bootstrap transistor in a floating state. しかしながら、従来の技術では、ブートストラップ用トランジスタをオンしたまま、ブートストラップ用トランジスタのゲート電極を浮遊状態とするまでに、時間を必要とするため、高速に動作できないという問題があった。 However, in the conventional art, while on the bootstrap transistor, a gate electrode of the bootstrap transistor before a floating state, because it requires time, there is a problem that can not operate at high speed. さらに、トランジスタの半導体層としてアモルファスシリコンを用いた場合、トランジスタのしきい値電圧シフトを生じるという問題があった。 Furthermore, when using amorphous silicon as a semiconductor layer of a transistor, there is a problem that results in a threshold voltage shift of the transistor. さらに、信号線の数を1/3に減らして、表示パネルとドライバICの接点の数を削減することが提案されているが(非特許文献1および非特許文献2)、実用的にはドライバICの接点の数をさらに削減することが求められている。 Furthermore, by reducing the number of signal lines to one third, it has been proposed to reduce the number of contacts of the display panel and the driver IC (non-patent documents 1 and 2), practically the driver it is required to further reduce the number of contact points of the IC.

すなわち、従来の技術で解決されないものとして、シフトレジスタが高速に動作できる回路技術、トランジスタのしきい値電圧の変動を抑制する回路技術が課題として残されている。 That is, as not resolved in the prior art, circuit technology shift register can operate at high speed, suppressing circuit technique variations in the threshold voltage of the transistor is left as a problem. また、表示パネルに実装するドライバICの接点数を削減する技術、表示装置の低消費電力化および表示装置の大型化または高精細化も課題として残されている。 Also, a technique for reducing the number of contacts of the driver IC mounted on the display panel, has been left as another problem size or high definition of the power consumption and display device of the display device.

本明細書の表示装置は、ブートストラップ用トランジスタのゲート電極に接続されるトランジスタのゲート電極に、スタート信号によって制御されるスイッチを設けている。 Display devices herein, the gate electrode of the transistor connected to the gate electrode of the bootstrap transistor is provided with a switch controlled by a start signal. スタート信号が入力されると、スイッチを介して当該トランジスタのゲート電極に電位が供給され、当該トランジスタはオフされる。 When the start signal is input, is supplied a potential to the gate electrode of the transistor through the switch, the transistor is turned off. 当該トランジスタがオフされると、ブートストラップ用トランジスタのゲート電極からの電荷の漏れを防止することができる。 When the transistor is turned off, it is possible to prevent leakage of charges from the gate electrode of the bootstrap transistor. したがって、ブートストラップ用トランジスタのゲート電極に電荷を充電するための時間を早くすることができるので、高速に動作することができる。 Therefore, it is possible to speed up the time for charging the electric charge to the gate electrode of the bootstrap transistor can operate at high speed.

本書類(明細書、特許請求の範囲または図面など)に示すスイッチは、さまざまな形態のものを用いることができる。 This document (the specification, the claims, the drawings) switch shown in may be used in a variety of forms. 例としては、電気的スイッチや機械的スイッチなどがある。 Examples include electrical switches and mechanical switches. つまり、電流の流れを制御できるものであればよく、特定のものに限定されない。 In other words, as long as it can control a current flow, it is not limited to a specific one. 例えば、スイッチとして、トランジスタ(例えば、バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、ショットキーダイオード、MIM(Metal Insulator Metal)ダイオード、MIS(Metal Insulator Semiconductor)ダイオード、ダイオード接続のトランジスタなど)、サイリスタなどを用いることができる。 For example, a transistor (e.g., a bipolar transistor, MOS transistor, etc.), a diode (e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diode, MIS (Metal Insulator Semiconductor) diode, a diode-connected transistors, etc.), or the like can be used thyristors. また、これらを組み合わせた論理回路をスイッチとして用いることができる。 Further, it is possible to use a logic circuit combining such as a switch.

スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性(導電型)は特に限定されない。 When a transistor is used as a switch, the transistor, since it operates just as a switch, polarity (conductivity type) of the transistor is not particularly limited. ただし、オフ電流を抑えたい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。 However, if it is desired to suppress the off current, it is desirable to use a transistor of a polarity with small off current. オフ電流が少ないトランジスタとしては、LDD領域を有するトランジスタやマルチゲート構造を有するトランジスタなどがある。 The off current is small transistors, there is such as a transistor having a transistor and a multi-gate structure having an LDD region. また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源(Vss、GND、0Vなど)に近い状態で動作する場合は、Nチャネル型トランジスタを用いることが望ましい。 The potential of the source terminal of the transistor as a switch, a low potential side power source (Vss, GND, 0V, etc.) when operating in a state close to, it is desirable to use a N-channel transistor. 反対に、ソース端子の電位が、高電位側電源(Vddなど)に近い状態で動作する場合は、Pチャネル型トランジスタを用いることが望ましい。 Conversely, the potential of the source terminal, when operating in a state close to a high potential side power source (Vdd or the like), it is desirable to use a P-channel transistor. なぜなら、Nチャネル型トランジスタのソース端子が低電位側電源に近い状態で動作するとき、またはPチャネル型トランジスタのソース端子が高電位側電源に近い状態で動作するときは、ゲート・ソース間電圧の絶対値を大きくでき、スイッチのオンまたはオフの切り替えが容易となるからである。 This is because, when the source terminal of the N-channel type transistor is operated in a state close to a low potential side power supply, or when the source terminal of the P-channel transistor operates in a state close to a high potential side power supply, the gate-source voltage the absolute value can be increased, because it is easy to switch the switch on or off. また、トランジスタがソースフォロワ動作をしてしまうことが少ないため、出力電圧の大きさが小さくなってしまうことが少ないからである。 Further, because the transistor since it is less often perform a source follower operation, it is less the magnitude of the output voltage is reduced.

Nチャネル型トランジスタとPチャネル型トランジスタの両方を用いて、CMOS型スイッチをスイッチとして用いてもよい。 Using both N-channel and P-channel transistors may be a CMOS type switch as a switch. CMOS型スイッチにすると、Pチャネル型トランジスタまたはNチャネル型トランジスタの、どちらか一方のトランジスタが導通すれば電流が流れるため、スイッチとして機能しやすくなる。 By using a CMOS switch, the P-channel type transistor or N-channel type transistor, either a current flows if one of the transistors is by conduction, tends to function as a switch. 例えば、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることができる。 For example, even when the voltage of the input signal to the switch is high or low, it is possible to appropriately output voltage. さらに、スイッチをオン・オフさせるための信号の電圧振幅値を小さくすることができるので、消費電力を小さくすることもできる。 Furthermore, it is possible to reduce the voltage amplitude value of a signal for turning on and off the switch, it is also possible to reduce the power consumption.

スイッチとしてトランジスタを用いる場合、スイッチは、入力端子(ソース端子およびドレイン端子の一方)と、出力端子(ソース端子およびドレイン端子の他方)と、導通を制御する端子(ゲート端子)と、を有している。 When a transistor is used as a switch, the switch includes an input terminal (one of a source terminal and a drain terminal), an output terminal (the other of the source terminal and the drain terminal), and a terminal for controlling conduction (gate terminal), the ing. 一方、スイッチとしてダイオードを用いる場合、スイッチは、導通を制御する端子を有していない場合がある。 On the other hand, when a diode is used as a switch, the switch may not have a terminal for controlling conduction. そのため、トランジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくすることができる。 Therefore, it is possible to better using diodes than the transistor as a switch, to reduce the wirings for controlling terminals.

本明細書において、AとBが接続されている、と明示的に記載する場合は、AとBが電気的に接続されている場合と、AとBが機能的に接続されている場合と、AとBが直接接続されている場合と、を含むものとする。 In this specification, when it is explicitly described A and B are connected, and includes the case where A and B are electrically connected, the case where A and B are functionally connected , and a case where a and B are directly connected, the. ここで、A、Bは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。 Here, A, B is an object (e.g., device, element, circuit, a wiring, an electrode, a terminal, a conductive film, a layer, etc.) to be. したがって、本明細書が開示する構成において、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。 Accordingly, in the arrangement herein disclosed, a predetermined connection relation, for example, not limited to the connection relation shown in drawings and texts, and includes those other than the connection relationship shown in the drawings and the texts.

例えば、AとBが電気的に接続されている場合として、AとBの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど)が、AとBの間に1個以上配置されていてもよい。 For example, the case where A and B are electrically connected, elements which enable electrical connection of A and B (e.g., a switch, a transistor, a capacitor, an inductor, a resistor, such as a diode) is, A and it may be arranged one or more during B. あるいは、AとBが機能的に接続されている場合として、AとBの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、AとBの間に1個以上配置されていてもよい。 Alternatively, as when A and B are functionally connected, the circuit which enable functional connection of A and B (e.g., a logic circuit (an inverter, NAND circuit, NOR circuit, etc.), a signal conversion circuit (DA conversion circuit, AD conversion circuit, such as gamma correction circuit), a potential level converter circuit (power supply circuit (booster circuit, etc. step-down circuit), such as a level shifter circuit for changing a potential level of a signal), a voltage source, a current source, a switching circuit, amplification circuit (circuit can be increased and the signal amplitude or current amount, an operational amplifier, a differential amplifier circuit, a source follower circuit, a buffer circuit), a signal generating circuit, a memory circuit, a control circuit), one between a and B it may be arranged more. あるいは、AとBが直接接続されている場合として、AとBの間に他の素子や他の回路を挟まずに、AとBが直接接続されていてもよい。 Alternatively, as when A and B are directly connected, without interposing other elements or other circuits between A and B, A and B may be connected directly.

AとBが直接接続されている、と明示的に記載する場合は、AとBが直接接続されている場合(つまり、AとBの間に他の素子や他の回路を間に介さずに接続されている場合)と、AとBが電気的に接続されている場合(つまり、AとBの間に別の素子や別の回路を挟んで接続されている場合)と、を含むものとする。 A and B are directly connected, when it is explicitly described, when A and B are directly connected (i.e., without interposing other elements or other circuits between A and B including the case) are connected, if a and B are electrically connected (that is, when connected by interposing another element or another circuit between a and B), to and Dressings.

AとBが電気的に接続されている、と明示的に記載する場合は、AとBが電気的に接続されている場合(つまり、AとBの間に別の素子や別の回路を挟んで接続されている場合)と、AとBが機能的に接続されている場合(つまり、AとBの間に別の回路を挟んで機能的に接続されている場合)と、AとBが直接接続されている場合(つまり、AとBの間に別の素子や別の回路を挟まずに接続されている場合)と、を含むものとする。 A and B are electrically connected, when it is explicitly described, when A and B are electrically connected (i.e., another element or another circuit between A and B and if) being sandwiched therebetween connected, the case where a and B are functionally connected (that is, if it is functionally connected by interposing another circuit between a and B), and a If B is directly connected (i.e., if it is connected without interposing another element or another circuit between a and B) is intended to include, and. つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。 That is, when it is explicitly described are electrically connected, and is simply connected, only assumed to be the same as when it is explicitly described.

表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する装置である発光装置は、さまざまな形態に用いることができ、またさまざまな素子を有することができる。 Display device, display is a device including a display element device, the light emitting element, is a device having a light emitting element emitting device can be used in various forms, and may have a variety of devices. 例えば、表示素子、表示装置、発光素子または発光装置としては、EL素子(有機EL素子、無機EL素子または有機物および無機物を含むEL素子)、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ(GLV)、プラズマディスプレイ(PDP)、デジタルマイクロミラーデバイス(DMD)、圧電セラミックディスプレイ、カーボンナノチューブなど、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を用いることができる。 For example, a display device, a display device, light emitting device or a light emitting device, the EL element (the organic EL element, an inorganic EL element or an EL element including organic and inorganic materials), an electron emitter, a liquid crystal element, electronic ink, an electrophoretic element, grating light valve (GLV), a plasma display (PDP), a digital micromirror device (DMD), a piezoelectric ceramic display, such as carbon nanotubes, the electrical magnetic action, contrast, brightness, reflectance, etc. transmittance changes display medium it can be used. なお、EL素子を用いた表示装置としてはELディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ(FED)やSED方式平面型ディスプレイ(SED:Surface−conduction Electron−emitter Disply)など、液晶素子を用いた表示装置としては液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)、電子インクや電気泳動素子を用いた表示装置としては電子ペーパーがある。 Incidentally, EL display as a display device using an EL element, a field emission display as a display device using an electron emitting element (FED) or SED type flat display (SED: Surface-conduction Electron-emitter Disply) such as a liquid crystal LCD as a display device using a device (transmission type liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display, a direct-view liquid crystal display, a projection liquid crystal display), a display device using electronic ink or electrophoretic elements there are electronic paper.

本書類(明細書、特許請求の範囲または図面など)に記載されたトランジスタとして、さまざまな形態のトランジスタを用いることができる。 This document (the specification, the claims, the drawings) as a transistor described in, can be used various forms of the transistor. よって、用いるトランジスタの種類に限定はない。 Thus, there is no limitation on the type of transistor used. 例えば、非晶質シリコン、多結晶シリコン、微結晶(マイクロクリスタル、セミアモルファスともいう)シリコンなどに代表される非単結晶半導体膜を有する薄膜トランジスタ(TFT)などを用いることができる。 For example, amorphous silicon, polycrystalline silicon, microcrystalline (also referred to as semi-amorphous) can be used such as a thin film transistor including a non-single crystal semiconductor film typified by silicon (TFT). TFTを用いる場合、さまざまなメリットがある。 Case of using the TFT, there are various advantages. 例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、または製造装置の大型化を図ることができる。 For example, since the TFT can be formed at a temperature lower than that of single crystal silicon, it is possible to achieve an increase in the size of the manufacturing cost reduction, or manufacturing equipment. 製造装置の大型化により、大型基板上にトランジスタを製造できる。 The increase in size of the production apparatus, the transistor can be formed using a large substrate. その結果、低コストで、同時に多くの個数の表示装置を製造できる。 As a result, at low cost, it can produce a large number of display devices at the same time. さらに、製造温度が低いため、耐熱性の弱い基板を用いることができる。 Furthermore, because of low manufacturing temperature, it can be used a substrate having low heat resistance. そのため、透明基板上にトランジスタを製造できる。 Therefore, the transistor can be a transparent substrate. その結果、透明基板上のトランジスタを用いて、表示素子での光の透過を制御することができる。 As a result, by using a transistor on the transparent substrate, it is possible to control the transmission of light in a display element. あるいは、トランジスタの膜厚が薄いため、トランジスタを構成する膜の一部は、光を透過させることができる。 Alternatively, since the thickness of the transistor is thin, part of a film which forms the transistor can transmit light. その結果、開口率を向上させることができる。 As a result, it is possible to improve the aperture ratio.

多結晶シリコンを製造するときに、触媒(ニッケルなど)を用いることにより、結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。 The case of forming polycrystalline silicon, by using a catalyst (eg, nickel), further improvement in crystallinity, it is possible to manufacture a good transistor having excellent electric characteristics. その結果、ゲートドライバ回路(走査線駆動回路)やソースドライバ回路(信号線駆動回路)、信号処理回路(信号生成回路、ガンマ補正回路、DA変換回路など)を基板上に一体形成することができる。 As a result, the gate driver circuit (scanning line drive circuit) and a source driver circuit (signal line drive circuit), a signal processing circuit (signal generating circuit, a gamma correction circuit, or a DA converter circuit) can be formed over a substrate .

微結晶シリコンを製造するときに、触媒(ニッケルなど)を用いることにより、結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。 In the case of forming microcrystalline silicon, by using a catalyst (eg, nickel), further improvement in crystallinity, it is possible to manufacture a good transistor having excellent electric characteristics. このとき、レーザを用いず、熱処理を加えるだけで、結晶性を向上させることができる。 In this case, without using a laser, by performing heat treatment, thereby improving the crystallinity. その結果、ゲートドライバ回路(走査線駆動回路)やソースドライバ回路の一部(アナログスイッチなど)を基板上に一体形成することができる。 As a result, the gate driver circuit (scanning line drive circuit) and part of a source driver circuit (such as an analog switch) can be formed over the same substrate. さらに、結晶化にレーザを用いない場合は、シリコンの結晶性のムラを抑えることができる。 Furthermore, in the case of not using a laser for crystallization, it is possible to suppress crystallinity unevenness of silicon. その結果、画質の向上した画像を表示することができる。 As a result, it is possible to display an image with improved image quality.

ただし、触媒(ニッケルなど)を用いずに、多結晶シリコンや微結晶シリコンを製造することは可能である。 However, without using a catalyst (eg, nickel), it is possible to produce polycrystalline silicon and microcrystalline silicon.

半導体基板やSOI基板などを用いてトランジスタを形成することができる。 A transistor can be formed by using a semiconductor substrate or an SOI substrate. その場合、MOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを本明細書に記載されたトランジスタとして用いることができる。 In that case, it can be used as a MOS transistor, a junction transistor, transistor described and herein bipolar transistor. これらにより、特性やサイズや形状などのバラツキが少なく、電流供給能力が高く、サイズの小さいトランジスタを製造することができる。 These result, few variations in characteristics, sizes and shapes, with high current supply capability, it is possible to manufacture a small sized transistors. これらのトランジスタを用いると、回路の低消費電力化、または回路の高集積化を図ることができる。 By using such a transistor, it can be highly integrated low power consumption or circuit, the circuit.

使用できるトランジスタとして、酸化亜鉛(ZnO)、アモルファス酸化物(a−InGaZnO)、シリコンゲルマニウム(SiGe)、ガリウム砒素(GaAs)、インジウム亜鉛酸化物(IZO)、インジウム錫酸化物(ITO)、酸化錫(SnO)などの化合物半導体、または酸化物半導体を有するトランジスタや、さらに、これらの化合物半導体または酸化物半導体を薄膜化した薄膜トランジスタなどがある。 As a transistor can be used, zinc oxide (ZnO), amorphous oxide (a-InGaZnO), silicon germanium (SiGe), gallium arsenide (GaAs), indium zinc oxide (IZO), indium tin oxide (ITO), tin oxide transistors and having a compound semiconductor or an oxide semiconductor, such as (SnO), further, such a compound semiconductor or an oxide semiconductor, and the like thinned TFT. これらにより、製造温度を低くでき、例えば、室温でトランジスタを製造することが可能となる。 These can lower a manufacturing temperature, for example, it is possible to manufacture a transistor at room temperature. その結果、耐熱性の低い基板、例えば、プラスチック基板やフィルム基板に直接トランジスタを形成することができる。 As a result, a substrate having low heat resistance, for example, can be formed directly transistor on a plastic substrate or a film substrate. なお、これらの化合物半導体または酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることもできる。 Note that such a compound semiconductor or an oxide semiconductor, not only a channel portion of the transistor can also be used in other applications. 例えば、これらの化合物半導体または酸化物半導体を抵抗素子、画素電極、透明電極として用いることができる。 For example, it is possible to use such a compound semiconductor or an oxide semiconductor resistor, a pixel electrode, a transparent electrode. さらに、それらをトランジスタと同時に成膜または形成できるため、コストを低減できる。 Moreover, since such an element can be formed at the same time as the transistor, cost can be reduced.

使用できるトランジスタとして、インクジェットや印刷法を用いて形成したトランジスタなどがある。 As a transistor may be used include transistors and formed by an inkjet method or a printing method. これらにより、トランジスタを室温で製造、低真空度で製造、または大型基板上に製造することができる。 These, the transistor produced at room temperature, can be produced manufactured, or a large substrate at a low vacuum. また、マスク(レチクル)を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することができる。 Moreover, since it is possible to be formed without using a mask (reticle), it is possible to easily change the layout of the transistors. さらに、レジストを用いる必要がないので、材料費が安くなり、工程数を削減できる。 Furthermore, since it is not necessary to use a resist, material cost is the number of steps can be reduced. さらに、必要な部分にのみ膜を付けるため、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。 Furthermore, since a film is formed only in a necessary portion is etched after a film is formed over the entire surface, than the process material is not wasted, cost can be reduced.

使用できるトランジスタとして、有機半導体やカーボンナノチューブを有するトランジスタなどがある。 As a transistor which can be used include a transistor including an organic semiconductor or a carbon nanotube. これらにより、曲げることが可能な基板上にトランジスタを形成することができる。 These makes it possible to form a transistor capable on a flexible substrate. そのため、有機半導体やカーボンナノチューブを有するトランジスタなどを用いた装置は、衝撃に強くできる。 Therefore, a device using a transistor or the like including an organic semiconductor or a carbon nanotube can resist a shock.

その他、さまざまなトランジスタを用いることができる。 Other, it can be used various transistors.

トランジスタが形成されている基板の種類は、さまざまなものを用いることができ、特定のものに限定されることはない。 Type of substrate over which a transistor is formed, it is possible to use a wide variety, and is not limited to a specific one. トランジスタが形成される基板としては、例えば、単結晶基板、SOI基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、木材基板、布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン、ポリウレタン、ポリエステル)もしくは再生繊維(アセテート、キュプラ、レーヨン、再生ポリエステル)などを含む)、皮革基板、ゴム基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などを用いることができる。 As a substrate to which the transistor is formed, for example, a single crystal substrate, SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a paper substrate, a cellophane substrate, stone substrate, a wood substrate, a cloth substrate (including a natural fiber (e.g., silk, cotton, hemp ), synthetic fibers (nylon, polyurethane, or polyester), a regenerated fiber (acetate, cupra, rayon, or regenerated polyester), or the like), a leather substrate, a rubber substrate, a stainless steel substrate, a substrate including a stainless steel foil with it can be used. あるいは、人などの動物の皮膚(皮表、真皮)または皮下組織を基板として用いてもよい。 Alternatively, it is also possible to use animal skin (e.g., epidermis or corium), such as a human or subcutaneous tissue as a substrate. または、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを転置してもよい。 Alternatively, the transistor may be formed using one substrate and may then transposed transistor to another substrate. トランジスタが転置される基板としては、単結晶基板、SOI基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、木材基板、布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン、ポリウレタン、ポリエステル)もしくは再生繊維(アセテート、キュプラ、レーヨン、再生ポリエステル)などを含む)、皮革基板、ゴム基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などを用いることができる。 As a substrate to which the transistor is transferred, a single crystal substrate, SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a paper substrate, a cellophane substrate, stone substrate, a wood substrate, a cloth substrate (including a natural fiber (e.g., silk, cotton, linen), synthetic fiber (nylon, polyurethane, or polyester), a regenerated fiber (acetate, cupra, rayon, or regenerated polyester), or the like), a leather substrate, a rubber substrate, a stainless steel substrate, the use of such a substrate including a stainless steel foil can. あるいは、人などの動物の皮膚(皮表、真皮)または皮下組織をトランジスタが転置される基板として用いてもよい。 Alternatively, animal skin (e.g., epidermis or corium), such as a human or subcutaneous tissue transistor may be used as a substrate to be transferred. これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、または軽量化を図ることができる。 By using such a substrate, formation of a good transistor characteristics, the formation of low power consumption transistor, the production of broken hard device, it is possible to impart heat resistance, or weight.

トランジスタの構成は、さまざまな形態をとることができ、特定の構成に限定されない。 Structure of a transistor can be various modes without limiting to a certain structure. 例えば、ゲート電極が2個以上のマルチゲート構造を用いてもよい。 For example, the gate electrode may be used two or more multi-gate structure. マルチゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構成となる。 When the multi-gate structure, channel regions are connected in series, a structure where a plurality of transistors are connected in series. マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上による信頼性の向上を図ることができる。 The multi-gate structure, it is possible to reduce the off current, the improvement in reliability due to improvement in withstand voltage of the transistor. あるいは、マルチゲート構造により、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。 Alternatively, the multi-gate structure, when operating in a saturation region, it is possible to drain-source voltage changes, without changing the drain-source current is too, slope obtained voltage-current characteristics is flat . 傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路や、非常に高い抵抗値を持つ能動負荷を実現することができる。 When the inclination is to utilize a voltage-current characteristics is flat can be realized an ideal current source circuit, an active load having an extremely high resistance value. その結果、特性のよい差動回路やカレントミラー回路を実現することができる。 As a result, it is possible to realize a differential circuit or a current mirror circuit having excellent properties. また、チャネルの上下にゲート電極が配置されている構造でもよい。 Further, a structure where a gate electrode is disposed below a channel. チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値の増加、または空乏層ができやすくなることによるS値の低減を図ることができる。 By the structure above and below the channel gate electrode is disposed, a channel region is increased, it is possible to reduce the S value according to easily be an increase in current value, or depletion. チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続された構成となる。 When the gate electrodes are formed above and below a channel, a structure where a plurality of transistors are connected in parallel.

その他、チャネル領域の上にゲート電極が配置されている構造でもよいし、チャネル領域の下にゲート電極が配置されている構造でもよい。 Other, a structure where a gate electrode is formed above a channel region, a structure where a gate electrode is disposed below the channel region. あるいは、正スタガ構造または逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、チャネル領域が並列に接続されていてもよいし、チャネル領域が直列に接続されていてもよい。 Alternatively, it may be a staggered structure, an inversely staggered structure, a channel region is divided into a plurality of regions, a channel region is connected in parallel, even if the channel region is connected in series good. また、チャネル領域(もしくはその一部)にソース電極やドレイン電極が重なっていてもよい。 Further, a channel region (or part thereof) may overlap with a source electrode and a drain electrode. チャネル領域(もしくはその一部)にソース電極やドレイン電極が重なる構造にすることにより、チャネル領域の一部に電荷がたまって、動作が不安定になることを防ぐことができる。 By the channel region (or part thereof) the source electrode or the drain electrode overlaps structure, charge from being accumulated in a part of the channel region, it is possible to prevent the operation becomes unstable. また、LDD領域を設けてもよい。 It is also possible to provide an LDD region. LDD領域を設けることにより、オフ電流の低減、またはトランジスタの耐圧向上による信頼性の向上を図ることができる。 By providing the LDD region, it is possible to improve the reliability due to improvement in withstand voltage reduction, or transistor off-state current. あるいは、LDD領域を設けることにより、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、電圧・電流特性の傾きがフラットである特性にすることができる。 Alternatively, by providing the LDD region, when operating in a saturation region, even if a drain-source voltage changes, without drain-source current does not change much, the characteristic slope of voltage-current characteristics is flat can do.

本明細書におけるトランジスタは、さまざまなタイプを用いることができ、さまざまな基板上に形成することができる。 Transistor in this specification, may be used various types can be formed on various substrates. したがって、所定の機能を実現するために必要な回路の全てが、同一基板上に形成されていてもよい。 Thus, all the circuitry necessary to realize the predetermined function may be formed on the same substrate. 例えば、所定の機能を実現するために必要な回路の全てが、ガラス基板上、プラスチック基板上、単結晶基板上、またはSOI基板上に形成されていてもよく、その他さまざまな基板上に形成されていてもよい。 For example, all of the circuitry necessary to realize a predetermined function, on a glass substrate, a plastic substrate, on a single crystal substrate, or may be formed on an SOI substrate, other are formed on various substrates it may be. 所定の機能を実現するために必要な回路の全てが、同じ基板上に形成されていることにより、部品点数を減らしてコストを低減し、回路部品との接続点数を減らして信頼性を向上させることができる。 All of the circuits which are necessary to realize the predetermined function, by being formed on the same substrate, and reducing the cost by reducing the number of parts, to improve the reliability by reducing the number of connections to circuit components be able to. あるいは、所定の機能を実現するために必要な回路の一部が、ある基板上に形成されており、所定の機能を実現させるために必要な回路の別の一部が、別の基板上に形成されていてもよい。 Alternatively, some of the circuitry required for implementing the predetermined function may be formed over one substrate, a portion of another circuit which are necessary to realize the predetermined function, on a separate substrate it may be formed. つまり、所定の機能を実現するために必要な回路の全てが、同じ基板上に形成されていなくてもよい。 In other words, all of the circuits which are necessary to realize a predetermined function may not be formed on the same substrate. 例えば、所定の機能を実現するために必要な回路の一部は、ガラス基板上にトランジスタを用いて形成され、所定の機能を実現するために必要な回路の別の一部は、単結晶基板上に形成され、単結晶基板上のトランジスタで構成されたICチップを、COG(Chip On Glass)でガラス基板に接続して、ガラス基板上にそのICチップを配置してもよい。 For example, some of the circuitry necessary to realize the predetermined function are formed using transistors over a glass substrate and another part of the circuits which are necessary to realize the predetermined function, a single crystal substrate formed thereon, an IC chip formed by a transistor on a single crystal substrate, can be connected to the glass substrate by COG (chip on glass), it may place the IC chip on a glass substrate. あるいは、そのICチップをTAB(Tape Automated Bonding)やプリント基板を用いてガラス基板と接続してもよい。 Alternatively, a TAB (Tape Automated Bonding) or a printed circuit board the IC chip may be connected to a glass substrate using. このように、回路の一部が同じ基板上に形成されていることにより、部品点数を減らしてコストを低減し、回路部品との接続点数を減らして信頼性を向上させることができる。 In this manner, when a part of the circuit are formed on the same substrate, and reducing the cost by reducing the number of parts, it is possible to improve the reliability by reducing the number of connections to circuit components. また、駆動電圧が高い部分や駆動周波数が高い部分の回路は、消費電力が大きくなってしまうので、そのような部分の回路は同じ基板上に形成せず、そのかわりに、単結晶基板上にその部分の回路を形成して、その回路で構成されたICチップを用いるようにすれば、消費電力の増加を防ぐことができる。 The circuit of high partial or driving frequency driving voltage is high portion, which consume large power, the circuitry of such portions not formed on the same substrate, instead, on a single crystal substrate forming a circuit of the portion, the joint use of such an IC chip formed by the circuit, it is possible to prevent an increase in power consumption.

本明細書においては、一画素とは、明るさを制御できる要素1つ分を示すものとする。 In this specification, one pixel is intended to indicate elements one minute whose brightness can be controlled. 一例としては、一画素とは、1つの色要素を示すものとし、その色要素1つで明るさを表現する。 As an example, as one pixel corresponds to one color element, representing brightness, one color element. したがって、R(赤)G(緑)B(青)の色要素からなるカラー表示装置の場合には、画像の最小単位は、Rの画素とGの画素とBの画素との三画素から構成されるものとする。 Therefore, in the case of a color display device having color elements of R (red) G (green) B (blue), the smallest unit of an image, composed of three pixels of an pixel and B pixel and G of R before the process is started. なお、色要素は、3色に限定されず、3色以上を用いてもよいし、RGB以外の色を用いてもよい。 Note that the color elements are not limited to three colors, it may be used three or more colors may be used or a color other than RGB. 例えば、W(白)を加えて、RGBWとしてもよい。 For example, the addition of W (white) may be RGBW. また、RGBに、例えば、イエロー、シアン、マゼンタ、エメラルドグリーン、朱色などを1色以上追加してもよい。 In addition, in RGB, for example, yellow, cyan, magenta, emerald green, may be added, such as more than one color vermilion. また、例えば、RGBの中の少なくとも1色に類似した色を、RGBに追加してもよい。 Further, for example, a color similar to at least one color among RGB, may be added to RGB. 例えば、R、G、B1、B2としてもよい。 Eg, R, may be G, B1, B2. B1とB2とは、どちらも青色であるが、少し周波数が異なっている。 The B1 and B2, but both are blue, they have slightly different frequency. 同様に、R1、R2、G、Bとしてもよい。 Similarly, R1, R2, G, may be B. このような色要素を用いることにより、より実物に近く表示することができ、また消費電力を低減することができる。 By using such color elements, it can be more displayed close to real, also it is possible to reduce power consumption. 別の例としては、1つの色要素について、複数の領域を用いて明るさを制御する場合は、その領域1つ分を一画素としてもよい。 As another example, for one color element, if brightness is controlled in a plurality of regions, one minute that region may be used as one pixel. 一例として、面積階調を行う場合、または副画素(サブ画素)を有している場合、1つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するが、その明るさを制御する領域の1つ分を一画素としてもよい。 As an example, the case of performing an area gray scale, or if it has a sub-pixel (sub-pixel), per one color element, there are a plurality of regions which control brightness are provided in a gray scale is expressed in its entirety, one minute regions that control the brightness thereof may be one pixel. その場合、1つの色要素は、複数の画素で構成される。 In that case, one color element includes a plurality of pixels. あるいは、明るさを制御する領域が1つの色要素の中に複数あっても、それらをまとめて、1つの色要素を一画素としてもよい。 Alternatively, even when the plurality of regions one color element for controlling the brightness, them together, one color element may be one pixel. その場合、1つの色要素は、1つの画素で構成されることとなる。 In that case, one color element includes a be composed of one pixel. また、1つの色要素について、複数の領域を用いて明るさを制御する場合、画素によって、表示に寄与する領域の大きさが異なっている場合がある。 Further, for one color element, if brightness is controlled in a plurality of regions, depending on pixels in some cases have different size regions which contribute to display. その場合、1つの色要素につき複数ある、明るさを制御する領域において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げてもよい。 In that case, there are multiple per one color element, in the region which controls brightness, so as to vary slightly signals supplied to each may be the viewing angle is widened. つまり、1つの色要素について、複数個ある領域が各々有する画素電極の電位が、各々異なっていてもよい。 That is, for one color element, the potential of pixel electrodes included in the plurality of regions each of which may be different from each other. その結果、液晶分子に加わる電圧が各画素電極によって各々異なる。 As a result, the voltage applied to the liquid crystal molecules are varied depending on the pixel electrode. よって、視野角を広くすることができる。 Therefore, it is possible to widen the viewing angle.

なお、一画素(3色分)と明示的に記載する場合は、RとGとBの三画素分を一画素と考える場合である。 Note that when it is explicitly described as one pixel (three colors) is a case considered as one pixel three pixels of R, G and B. 一画素(1色分)と明示的に記載する場合は、1つの色要素につき、複数の領域がある場合、それらをまとめて一画素と考える場合である。 When it is explicitly described as one pixel (one color) is per one color element, when there is a plurality of regions, a case where and collectively considered as one pixel.

本書類において、画素は、マトリクス状に配置(配列)されている場合がある。 In this document, the pixels may be arranged in a matrix (array). ここで、画素がマトリクスに配置(配列)されているとは、縦方向もしくは横方向において、画素が直線上に並んで配置されている場合や、ギザギザな線上に配置されている場合を含む。 Here, the pixels are arranged in a matrix (array), in the longitudinal direction or transverse direction, and if the pixels are arranged side by side on a straight line, including when disposed jagged line. 例えば、3色の色要素(例えばRGB)でフルカラー表示する場合に、ストライプ配置されている場合や、3つの色要素のドットがデルタ配置されている場合も含む。 For example, in the case of full-color display by three color elements (e.g. RGB), or if they are stripe arrangement, even if the dots of the three color elements are arranged in a delta. さらに、ベイヤー配置されている場合も含む。 In addition, the case is also included are Bayer arrangement. なお、色要素は、3色に限定されず、それ以上でもよい。 Note that the color elements are not limited to three colors, but may be higher. 例えば、RGBW(Wは白)や、RGBに、イエロー、シアン、マゼンタなどを1色以上追加したものなどがある。 For example, RGBW (W corresponds to white) and, in RGB, yellow, cyan, and the like obtained by adding such a higher one color magenta. また、色要素のドットごとにその表示領域の大きさが異なっていてもよい。 Also, the sizes of display regions each dot color element may be different. これにより、低消費電力化、または表示素子の長寿命化を図ることができる。 Thus, it is possible to extend the life of the power consumption or the display device.

本書類において、画素に能動素子を有するアクティブマトリクス方式、または、画素に能動素子を有しないパッシブマトリクス方式を用いることができる。 In this document, the active matrix method in which an active element in a pixel, or may be used a passive matrix method in which an active element is not the pixel.

アクティブマトリクス方式では、能動素子(アクティブ素子、非線形素子)として、トランジスタだけでなく、さまざまな能動素子(アクティブ素子、非線形素子)を用いることができる。 In the active matrix method, an active element (a non-linear element), not only the transistor, it is possible to use various active elements (non-linear elements). 例えば、MIM(Metal Insulator Metal)やTFD(Thin Film Diode)などを用いることも可能である。 For example, it is also possible to use a MIM (Metal Insulator Metal) or TFD (Thin Film Diode). これらの素子は、製造工程が少ないため、製造コストの低減、または歩留まりの向上を図ることができる。 These elements, because the manufacturing process is small, it is possible to improve the reduction, or yield of the manufacturing cost. さらに、素子のサイズが小さいため、開口率を向上させることができ、低消費電力化や高輝度化を図ることができる。 Furthermore, since the size of the element is small, it is possible to improve the aperture ratio, it is possible to reduce power consumption and high luminance.

アクティブマトリクス方式以外のものとして、能動素子(アクティブ素子、非線形素子)を用いないパッシブマトリクス型を用いることも可能である。 As other than the active matrix method, it is also possible to use a passive matrix type without using an active element (a non-linear element) a. 能動素子(アクティブ素子、非線形素子)を用いないため、製造工程が少なく、製造コストの低減、または歩留まりの向上を図ることができる。 Uses no active element (a non-linear element), manufacturing steps is few, it is possible to improve the reduction, or yield of the manufacturing cost. また、能動素子(アクティブ素子、非線形素子)を用いないため、開口率を向上させることができ、低消費電力化や高輝度化を図ることができる。 Also, an active element (a non-linear element) is not used, it is possible to improve the aperture ratio, it is possible to reduce power consumption and high luminance.

トランジスタとは、ゲートと、ドレインと、ソースと、を含む少なくとも3つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域と、チャネル領域と、ソース領域と、を介して電流を流すことができる。 Transistor and has a gate, a drain, and an element having at least three terminals including a source, a, has a channel region between the drain region and the source region, a drain region, a channel region, a source current can flow through, and regions. ここで、ソースとドレインとは、トランジスタの構造や動作条件などによって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。 Here, since the source and the drain vary and the structure and operation conditions of the transistor, it is difficult to define which is a source or a drain. そこで、本明細書においては、ソースおよびドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。 Therefore, in this specification, a region functioning as a source and a drain may not be called the source or the drain. その場合、それぞれを第1端子、第2端子と表記する場合がある。 In that case, it may be referred to as a first terminal and a second terminal. あるいは、それぞれを第1の電極、第2の電極と表記する場合がある。 Alternatively, there may be referred to as a first electrode, a second electrode. あるいは、ソース領域、ドレイン領域と表記する場合がある。 Alternatively, it may be referred to as a source region, a drain region.

トランジスタは、ベースと、エミッタと、コレクタと、を含む少なくとも3つの端子を有する素子であってもよい。 Transistor base, an emitter, collector and may be an element having at least three terminals including. この場合も同様に、エミッタとコレクタとを、第1端子、第2端子と表記する場合がある。 In this case also, the emitter and the collector, a first terminal, which may be called a second terminal.

ゲートとは、ゲート電極と、ゲート配線(ゲート線、ゲート信号線、走査線、走査信号線などともいう)と、を含んだ全体、もしくは、それらの一部のことをいう。 Gate refers a gate electrode, a gate wiring whole including (gate line, a gate signal line, a scan line, also referred to as the scanning signal line), the, or a part thereof. ゲート電極とは、チャネル領域を形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことをいう。 A gate electrode refers the semiconductor forming the channel region, a part of a conductive film which overlaps with the gate insulating film. なお、ゲート電極の一部は、LDD(Lightly Doped Drain)領域、ソース領域またはドレイン領域と、ゲート絶縁膜を介してオーバーラップしている場合もある。 A part of the gate electrode is LDD (Lightly Doped Drain) region, the source region or the drain region, it may overlap through the gate insulating film. ゲート配線とは、各トランジスタのゲート電極の間を接続するための配線、各画素の有するゲート電極の間を接続するための配線、またはゲート電極と、別の配線と、を接続するための配線のことをいう。 A gate wiring corresponds to a wiring for connecting gate electrodes of the transistors, wirings for connecting wiring for connecting the gate electrode or the gate electrode, and another wire, a included in each pixel It refers to.

ただし、ゲート電極としても機能し、ゲート配線としても機能する部分(領域、導電膜、配線など)も存在する。 However, also functions as a gate electrode, a portion functioning as a gate wiring (a region, a conductive film, a wiring, or the like) is also present. そのような部分(領域、導電膜、配線など)は、ゲート電極と呼んでもよいし、ゲート配線と呼んでもよい。 Such a portion (a region, a conductive film, a wiring, or the like) may be called a gate electrode may be called a gate wiring. つまり、ゲート電極とゲート配線とが、明確に区別できない領域も存在する。 That is, a gate electrode and a gate wiring is there is a region that can not be clearly distinguished. 例えば、延伸して配置されているゲート配線の一部とチャネル領域がオーバーラップしている場合、その部分(領域、導電膜、配線など)はゲート配線として機能しているが、ゲート電極としても機能している。 For example, if a portion the channel region of the gate wiring are extended are overlapped, the portion (a region, a conductive film, wiring, or the like) functions as a gate wiring, also as the gate electrode It is functioning. よって、そのような部分(領域、導電膜、配線など)は、ゲート電極と呼んでもよいし、ゲート配線と呼んでもよい。 Thus, such a portion (a region, a conductive film, a wiring, or the like) may be called a gate electrode may be called a gate wiring.

ゲート電極と同じ材料で形成され、ゲート電極と同じ島(アイランド)を形成してつながっている部分(領域、導電膜、配線など)も、ゲート電極と呼んでもよい。 Are formed of the same material as a gate electrode, and has a portion connected to form the same island as the gate electrode (a region, a conductive film, a wiring, or the like) may also be called a gate electrode. 同様に、ゲート配線と同じ材料で形成され、ゲート配線と同じ島(アイランド)を形成してつながっている部分(領域、導電膜、配線など)も、ゲート配線と呼んでもよい。 Similarly, formed of the same material as the gate wiring is that part connected to form the same island as the gate wiring (a region, a conductive film, a wiring, or the like) may also be called a gate wiring. このような部分(領域、導電膜、配線など)は、厳密な意味では、チャネル領域とオーバーラップしていない場合、または別のゲート電極と接続させる機能を有していない場合がある。 Such a portion (a region, a conductive film, a wiring, or the like), in a strict sense, if not overlap with the channel region, or may not have a function to connect to another gate electrode. しかし、ゲート電極またはゲート配線と同じ材料で形成され、ゲート電極またはゲート配線と同じ島(アイランド)を形成してつながっている部分(領域、導電膜、配線など)もある。 However, being formed of the same material as a gate electrode or a gate wiring is that part connected to form the same island as the gate electrode or a gate wiring (a region, a conductive film, a wiring, or the like) also. よって、そのような部分(領域、導電膜、配線など)もゲート電極またはゲート配線と呼んでもよい。 Thus, such a portion (a region, a conductive film, a wiring, or the like) may also be called a gate electrode or a gate wiring.

例えば、マルチゲートのトランジスタにおいて、1つのゲート電極と、別のゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。 For example, in a multi-gate transistor, and one gate electrode, and another gate electrode is often connected with a conductive film formed of the same material as the gate electrode. そのような部分(領域、導電膜、配線など)は、ゲート電極と、ゲート電極と、を接続させるための部分(領域、導電膜、配線など)であるため、ゲート配線と呼んでもよいが、マルチゲートのトランジスタを1つのトランジスタと見なすこともできるため、ゲート電極と呼んでもよい。 Such a portion (a region, a conductive film, a wiring, or the like), a gate electrode, the portion for connecting the gate electrode, the (a region, a conductive film, a wiring, or the like) since it is, may be called a gate wiring, since the multi-gate transistor can be considered as one transistor may be referred to as a gate electrode. つまり、ゲート電極またはゲート配線と同じ材料で形成され、ゲート電極またはゲート配線と同じ島(アイランド)を形成してつながっている部分(領域、導電膜、配線など)は、ゲート電極やゲート配線と呼んでもよい。 In other words, is formed of the same material as a gate electrode or a gate wiring is that part connected to form the same island as the gate electrode or a gate wiring (a region, a conductive film, a wiring, or the like), a gate electrode or a gate wire it may be referred to. さらに、ゲート電極と、ゲート配線と、を接続させている部分の導電膜であって、ゲート電極またはゲート配線とは異なる材料で形成された導電膜も、ゲート電極と呼んでもよいし、ゲート配線と呼んでもよい。 Further, a gate electrode, a conductive film of a portion which connects with the gate line, a conductive film formed of a different material than the gate electrode or the gate wiring may also may be called a gate electrode, a gate wiring it may be referred to.

ゲート端子とは、ゲート電極の部分(領域、導電膜、配線など)、またはゲート電極と電気的に接続されている部分(領域、導電膜、配線など)について、その一部分のことをいう。 A gate terminal, a portion of the gate electrode (a region, a conductive film, a wiring, or the like) for, or the gate electrode is electrically connected to a portion (a region, a conductive film, a wiring, or the like), it refers to a portion thereof.

配線を、ゲート配線、ゲート線、ゲート信号線、走査線、走査信号線などと呼ぶ場合、配線にトランジスタのゲートが接続されていない場合もある。 Wiring, a gate wiring, a gate line, a gate signal line, a scan line, when referred to as such scan signal lines, sometimes wiring to the gate of the transistor is not connected. この場合、ゲート配線、ゲート線、ゲート信号線、走査線、走査信号線は、トランジスタのゲートと同じ層で形成された配線、トランジスタのゲートと同じ材料で形成された配線、またはトランジスタのゲートと同時に成膜された配線を意味している場合がある。 In this case, the gate wiring, a gate line, a gate signal line, scanning line, the scanning signal lines, gate and wiring formed in the same layer of the transistor, a gate and wiring formed of the same material of the transistor, or a gate of the transistor there is a case in which means a wiring which is formed at the same time. 例としては、保持容量用配線、電源線、基準電位供給配線などがある。 As examples, a wiring for storage capacitance, a power supply line, a reference potential supply line.

ソースとは、ソース領域と、ソース電極と、ソース配線(ソース線、ソース信号線、データ線、データ信号線などともいう)と、を含んだ全体、もしくは、それらの一部のことをいう。 Source refers to the source region, a source electrode, source wire entire including (source line, a source signal line, a data line, also referred to as data signal lines), the, or a part thereof. ソース領域とは、P型不純物(ボロンやガリウムなど)やN型不純物(リンやヒ素など)が多く含まれる半導体領域のことをいう。 A source region refers to a semiconductor region in which a P-type impurity (such as boron or gallium) or N-type impurities (such as phosphorus or arsenic) is abundant. したがって、少しだけP型不純物やN型不純物が含まれる領域、いわゆる、LDD(Lightly Doped Drain)領域は、ソース領域には含まれない。 Therefore, a region containing a small amount of P-type impurities and N type impurities, so-called, LDD (Lightly Doped Drain) region is not included in the source region. ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されている部分の導電層のことをいう。 A source electrode is formed of a different material from a source region refers to a part of a conductive layer are arranged to be connected to the source region electrically. ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。 However, the source electrode may also be called a source electrode and a source region are. ソース配線とは、各トランジスタのソース電極の間を接続するための配線、各画素の有するソース電極の間を接続するための配線、またはソース電極と、別の配線と、を接続するための配線のことをいう。 A source wiring is a wiring for connecting source electrodes of each transistor, a wiring for connecting a wiring, or the source electrode for connecting the source electrode, and another wire, a included in each pixel It refers to.

しかしながら、ソース電極としても機能し、ソース配線としても機能する部分(領域、導電膜、配線など)も存在する。 However, also functions as a source electrode, a portion also functions as a source wiring (a region, a conductive film, a wiring, or the like) is also present. そのような部分(領域、導電膜、配線など)は、ソース電極と呼んでもよいし、ソース配線と呼んでもよい。 Such a portion (a region, a conductive film, a wiring, or the like) may be called a source electrode may be called a source wire. つまり、ソース電極とソース配線が、明確に区別できない領域も存在する。 That is, the source electrode and the source wiring, there is a region that can not be clearly distinguished. 例えば、延伸して配置されているソース配線の一部とソース領域がオーバーラップしている場合、その部分(領域、導電膜、配線など)はソース配線として機能しているが、ソース電極としても機能していることになる。 For example, if a portion and the source region of the source wiring are extended are overlapped, the portion (a region, a conductive film, wiring, or the like) functions as a source wiring, as a source electrode so that is functioning. よって、そのような部分(領域、導電膜、配線など)は、ソース電極と呼んでもよいし、ソース配線と呼んでもよい。 Thus, such a portion (a region, a conductive film, a wiring, or the like) may be called a source electrode may be called a source wire.

ソース電極と同じ材料で形成され、ソース電極と同じ島(アイランド)を形成してつながっている部分(領域、導電膜、配線など)や、ソース電極とソース電極を接続する部分(領域、導電膜、配線など)も、ソース電極と呼んでもよい。 It is formed of the same material as a source electrode, a portion which is connected to form the same island as the source electrode (a region, a conductive film, a wiring, or the like) and the portion for connecting the source electrode and the source electrode (a region, a conductive film , wiring, or the like) may also be called a source electrode. さらに、ソース領域とオーバーラップしている部分も、ソース電極と呼んでもよい。 Further, a portion which overlaps with a source region may be called a source electrode. 同様に、ソース配線と同じ材料で形成され、ソース配線と同じ島(アイランド)を形成してつながっている領域も、ソース配線と呼んでもよい。 Similarly, formed of the same material as a source wiring, a region which is connected to form the same island as the source wiring may also be called a source wire. このような部分(領域、導電膜、配線など)は、厳密な意味では、別のソース電極と接続させる機能を有していない場合がある。 Such a portion (a region, a conductive film, a wiring, or the like), in a strict sense, may not have a function to connect to another source electrode. しかし、ソース電極またはソース配線と同じ材料で形成され、ソース電極またはソース配線とつながっている部分(領域、導電膜、配線など)がある。 However, being formed of the same material as a source electrode or a source wiring, there is a portion that is connected to the source electrode or a source wiring (a region, a conductive film, a wiring, or the like). よって、そのような部分(領域、導電膜、配線など)もソース電極またはソース配線と呼んでもよい。 Thus, such a portion (a region, a conductive film, a wiring, or the like) may also be called a source electrode or a source wiring.

例えば、ソース電極とソース配線とを接続している部分の導電膜であって、ソース電極またはソース配線とは異なる材料で形成された導電膜も、ソース電極と呼んでもよいし、ソース配線と呼んでもよい。 For example, a conductive film portion which connects a source electrode and a source wire, a conductive film formed of a material different from the source electrode or a source wiring may also may be called a source electrode, called a source wiring But good.

ソース端子とは、ソース領域の領域や、ソース電極や、ソース電極と電気的に接続されている部分(領域、導電膜、配線など)について、その一部分のことをいう。 A source terminal, and the area of ​​the source region, and a source electrode, a source electrode electrically connected to a portion (a region, a conductive film, a wiring, or the like), refers to a portion thereof.

配線を、ソース配線、ソース線、ソース信号線、データ線、データ信号線などと呼ぶ場合、配線にトランジスタのソース(ドレイン)が接続されていない場合もある。 Wiring, source wiring, a source line, a source signal line, a data line, when referred to as such as data signal line, there is a case where the wiring to the transistor source (drain) is not connected. この場合、ソース配線、ソース線、ソース信号線、データ線、データ信号線は、トランジスタのソース(ドレイン)と同じ層で形成された配線、トランジスタのソース(ドレイン)と同じ材料で形成された配線、またはトランジスタのソース(ドレイン)と同時に成膜された配線を意味している場合がある。 In this case, the source wiring, a source line, a source signal line, a data line, the data signal line to a wiring formed in the same layer as the source (drain) of the transistor, a wiring formed of the same material as a source (drain) of the transistor , or it may have means source (drain) simultaneously with the formed wiring of the transistor. 例としては、保持容量用配線、電源線、基準電位供給配線などがある。 As examples, a wiring for storage capacitance, a power supply line, a reference potential supply line.

なお、ドレインについては、ソースと同様である。 It should be noted that, for the drain, is the same as the source.

半導体装置とは半導体素子(トランジスタ、ダイオード、サイリスタなど)を含む回路を有する装置のことをいう。 A semiconductor device corresponds to a device having a circuit including a semiconductor element (a transistor, a diode, or a thyristor). さらに、半導体特性を利用することで機能しうる装置全般を半導体装置と呼んでもよい。 Further, a device which can function by utilizing semiconductor characteristics may be referred to as a semiconductor device.

表示素子とは、光学変調素子、液晶素子、発光素子、EL素子(有機EL素子、無機EL素子または有機物および無機物を含むEL素子)、電子放出素子、電気泳動素子、放電素子、光反射素子、光回折素子、DMD、などのことをいう。 The display device, an optical modulation element, a liquid crystal element, a light-emitting element, EL element (organic EL element, the EL element comprising an inorganic EL element or organic and inorganic materials), an electron-emitting device, an electrophoretic element, a discharge device, the light reflecting element, a light diffraction element, DMD, that such say. ただし、これらに限定されない。 However, the invention is not limited to these.

表示装置とは、表示素子を有する装置のことをいう。 The display device corresponds to a device having a display element. なお、表示装置とは、表示素子を含む複数の画素、またはそれらの画素を駆動させる周辺駆動回路が同一基板上に形成された表示パネル本体のことを指す。 Note that a display device refers to a plurality of pixels or display panel body peripheral driver circuits are formed over the same substrate for driving their pixels, each having a display element. なお、表示装置は、ワイヤボンディングやバンプなどによって基板上に配置された周辺駆動回路、いわゆる、COGで接続されたICチップ、または、TABなどで接続されたICチップを含んでいてもよい。 The display device may include a peripheral driver circuit provided over a substrate by wire bonding or bump bonding, an IC chip connected by COG, or may include an IC chip connected like in TAB. さらに、表示装置は、ICチップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたFPCを含んでもよい。 Further, the display device, IC chip, a resistor, a capacitor, an inductor may include an FPC such as a transistor is mounted. さらに、表示装置は、FPCなどを介して接続され、ICチップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたプリント配線基板(PWB)を含んでいてもよい。 Further, the display device is connected through an FPC, IC chip, a resistor, a capacitor, an inductor may include a printed circuit board such as a transistor is attached (PWB). さらに、表示装置は、偏光板または位相差板などの光学シートを含んでいてもよい。 Further, the display device may include an optical sheet such as a polarizing plate or a retardation plate. さらに、表示装置は、照明装置、筐体、音声入出力装置、光センサなどを含んでいてもよい。 Further, the display device, the lighting device, a housing, an audio input and output devices may include such as an optical sensor. ここで、バックライトユニットのような照明装置は、導光板、プリズムシート、拡散シート、反射シート、光源(LED、冷陰極管など)、冷却装置(水冷式、空冷式)などを含んでいてもよい。 Here, a lighting device such as a backlight unit, a light guide plate, a prism sheet, a diffusion sheet, a reflective sheet, (LED, cold cathode tube, etc.), a cooling device (water-cooled, air-cooled) also contain such good.

照明装置とは、バックライトユニット、導光板、プリズムシート、拡散シート、反射シート、光源(LED、冷陰極管、熱陰極管など)、冷却装置などを有している装置のことをいう。 The lighting device, a backlight unit, a light guide plate, a prism sheet, a diffusion sheet, a reflective sheet, (LED, cold cathode tube, a hot cathode tube, etc.), refers to a to a device having a like cooling device.

発光装置とは、発光素子などを有している装置のことをいう。 The light-emitting device corresponds to a device having a light-emitting element or the like.

反射装置とは、光反射素子、光回折素子、光反射電極などを有している装置のことをいう。 A reflective device, say light-reflective element, a light diffraction element, that of a device having a light-reflective electrode, or the like.

液晶表示装置とは、液晶素子を有している表示装置をいう。 A liquid crystal display device corresponds to a display device including a liquid crystal element. 液晶表示装置には、直視型、投写型、透過型、反射型、半透過型などがある。 The liquid crystal display device, direct-view, projection, transmission type, reflective type, and the like transflective type.

駆動装置とは、半導体素子、電気回路、電子回路を有する装置のことをいう。 The driving device corresponds to a semiconductor element, an electric circuit, devices having an electronic circuit. 例えば、ソース信号線から画素内への信号の入力を制御するトランジスタ(選択用トランジスタ、スイッチング用トランジスタなどと呼ぶことがある)、画素電極に電圧または電流を供給するトランジスタ、発光素子に電圧または電流を供給するトランジスタなどは、駆動装置の一例である。 For example, a transistor which controls input of a signal from a source signal line to a pixel (selection transistors, may be referred to as a switching transistor), a transistor which supplies voltage or current to a pixel electrode, a voltage or current to the light emitting element such as a transistor for supplying is an example of the driving device. さらに、ゲート信号線に信号を供給する回路(ゲートドライバ、ゲート線駆動回路などと呼ぶことがある)、ソース信号線に信号を供給する回路(ソースドライバ、ソース線駆動回路などと呼ぶことがある)などは、駆動装置の一例である。 Furthermore, the circuit supplies a signal to the gate signal line (gate driver, may be referred to as a gate line driver circuit), the circuit supplies a signal to the source signal line (a source driver, sometimes referred to as a source line driver circuit ), etc., it is an example of the driving device.

表示装置、半導体装置、照明装置、冷却装置、発光装置、反射装置、駆動装置などは、互いに重複している装置もある。 Display device, a semiconductor device, a lighting device, a cooling device, a light-emitting device, a reflective device, a driving device such as is also devices overlap each other. 例えば、表示装置が、半導体装置および発光装置を有している場合がある。 For example, a display device, and a semiconductor device and a light emitting device. あるいは、半導体装置が、表示装置および駆動装置を有している場合がある。 Alternatively, a semiconductor device, there is a case where a display device and a driving device.

本書類において、Aの上にBが形成されている、あるいは、A上にBが形成されている、と明示的に記載する場合は、Aの上にBが直接接して形成されていることに限定されない。 In this document, are B is formed on the A, or, B on A is formed, when it is explicitly described, that B over A is formed in direct contact but it is not limited to. 直接接していない場合、つまり、AとBの間に別の対象物が介在する場合も含むものとする。 If not in direct contact, that is, the case where another object is between A and B is interposed. ここで、A、Bは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。 Here, A, B is an object (e.g., device, element, circuit, a wiring, an electrode, a terminal, a conductive film, a layer, etc.) to be.

例えば、層Aの上に(もしくは層A上に)、層Bが形成されている、と明示的に記載されている場合は、層Aの上に直接接して層Bが形成されている場合と、層Aの上に直接接して別の層(例えば層Cや層Dなど)が形成されていて、その上に層Bが形成されている場合と、を含むものとする。 For example, (in or on the layer A) on the layer A, the case where the layer B is formed, that is explicitly described, if a layer B is formed in direct contact with the layer A when another layer (e.g., a layer C or a layer D) is being formed in direct contact with the layer a, and a case where on the layer B is formed, the. なお、別の層(例えば層Cや層Dなど)は、単層でもよいし、複層でもよい。 Note that another layer (e.g., a layer C or a layer D) may be a single layer or a double layer.

さらに、Aの上方にBが形成されている、と明示的に記載されている場合についても同様であり、Aの上にBが直接接していることに限定されず、AとBとの間に別の対象物が介在する場合も含むものとする。 Furthermore, above the A, B are formed, and are the same when it is explicitly described, it does not necessarily mean that B over A is in direct contact, between A and B another object is also intended to include the case of intervening. 例えば、層Aの上方に、層Bが形成されている、という場合は、層Aの上に直接接して層Bが形成されている場合と、層Aの上に直接接して別の層(例えば層Cや層Dなど)が形成されていて、その上に層Bが形成されている場合と、を含むものとする。 For example, above the layer A, if that, a layer B is formed, and when the layer B in direct contact with the layer A is formed, another layer in direct contact with the layer A ( for example, it has such a layer C or a layer D) is formed, and a case where on the layer B is formed, the. なお、別の層(例えば層Cや層Dなど)は、単層でもよいし、複層でもよい。 Note that another layer (e.g., a layer C or a layer D) may be a single layer or a double layer.

Aの上にBが直接接して形成されている、と明示的に記載する場合は、Aの上に直接接してBが形成されている場合のみを含み、AとBの間に別の対象物が介在する場合は含まないものとする。 If the B over A is explicitly described that is formed in direct contact includes only if in direct contact with the A, B are formed, another object between A and B things and does not include the case of intervening.

なお、Aの下にBが、あるいは、Aの下方にBが、の場合についても、同様である。 Incidentally, the B under A, or the B below the A, for the case of also the same.

本明細書に記載の構成によって、シフトレジスタを高速に動作できる。 The configuration described herein, can operate the shift register at high speed. 特に、トランジスタの半導体層としてアモルファスシリコンを用いた場合でも、シフトレジスタを高速に動作できる。 In particular, even in the case of using amorphous silicon as a semiconductor layer of the transistor can operate the shift register at high speed. そのため、液晶表示装置をはじめとする当該シフトレジスタを適用した半導体装置を高速に動作でき、大型化または高精細化を容易に図ることができる。 Therefore, it is possible to achieve a semiconductor device to which the shift register including a liquid crystal display device can operate at high speed, easy upsizing or higher definition.

本発明の実施の形態について、図面を用いて詳細に説明する。 Embodiments of the present invention will be described in detail with reference to the drawings. ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細をさまざまに変更し得ることは、当業者であれば容易に理解される。 However, the present invention is not limited to the following description, without departing from the spirit and scope of the present invention, that the modes and details can be variously changed, is easily understood by those skilled in the art. したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Accordingly, the present invention is not to be construed as being limited to the description of the embodiments below. 以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。 In the configuration of the present invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.

(実施の形態1) (Embodiment 1)
本実施の形態では、フリップフロップ、当該フリップフロップを有する駆動回路、および当該駆動回路を有する表示装置の構成ならびに駆動方法について説明する。 In this embodiment, the flip-flop, a driver circuit including the flip-flop, and construction and method of driving a display device including the driver circuit will be described.

本実施の形態のフリップフロップの基本構成について、図1(A)を参照して説明する。 The basic structure of the flip-flop of this embodiment will be described with reference to FIG. 1 (A). 図1(A)に示すフリップフロップは、第1のトランジスタ101、第2のトランジスタ102、第3のトランジスタ103、第4のトランジスタ104、第5のトランジスタ105、第6のトランジスタ106、第7のトランジスタ107および第8のトランジスタ108を有する。 Flip-flop shown in FIG. 1 (A), a first transistor 101, second transistor 102, a third transistor 103, fourth transistor 104, the fifth transistor 105, the transistor 106 of the sixth, seventh a transistor 108 of the transistor 107 and the eighth. 本実施の形態において、第1のトランジスタ101、第2のトランジスタ102、第3のトランジスタ103、第4のトランジスタ104、第5のトランジスタ105、第6のトランジスタ106、第7のトランジスタ107および第8のトランジスタ108は、Nチャネル型トランジスタとし、ゲート・ソース間電圧(Vgs)がしきい値電圧(Vth)を上回ったとき導通状態になるものとする。 In this embodiment, the first transistor 101, second transistor 102, a third transistor 103, fourth transistor 104, the fifth transistor 105, the transistor 106 of the sixth, seventh transistor 107 and the eighth of the transistor 108, an N-channel transistor, the gate-source voltage (Vgs) and is turned on when exceeding the threshold voltage (Vth).

本実施の形態のフリップフロップは、第1のトランジスタ101〜第8のトランジスタ108が、全てNチャネル型トランジスタで構成されていることを特徴とする。 Flip-flop of this embodiment mode, the transistor 108 of the first transistor 101 to eighth, characterized in that it consists of all N-channel transistors. また、本実施の形態のフリップフロップは、トランジスタの半導体層として、アモルファスシリコンを用いることができる。 The flip-flop of this embodiment mode, a semiconductor layer of a transistor, amorphous silicon can be used. そのため、製造工程の簡略化、製造コストの削減や歩留まりの向上を図ることができる。 Therefore, it is possible to simplify the manufacturing process, the improvement of the reduction and the yield of the manufacturing cost. ただし、トランジスタの半導体層として、ポリシリコンや単結晶シリコンを用いても製造工程の簡略化を図ることができる。 However, as the semiconductor layer of the transistor, even by using polysilicon or single crystal silicon can simplify the manufacturing process.

図1(A)のフリップフロップの接続関係について説明する。 Connection of the flip-flop of FIG. 1 (A) will be described. 第1のトランジスタ101の第1の電極(ソース電極およびドレイン電極の一方)が第5の配線125に接続され、第1のトランジスタ101の第2の電極(ソース電極およびドレイン電極の他方)が第3の配線123に接続される。 The first electrode of the first transistor 101 (one of a source electrode and a drain electrode) connected to the fifth wiring 125, the second electrode of the first transistor 101 (the other of the source electrode and the drain electrode) of the It is connected to the third wiring 123. 第2のトランジスタ102の第1の電極が第4の配線124に接続され、第2のトランジスタ102の第2の電極が第3の配線123に接続される。 A first electrode of the second transistor 102 is connected to the fourth wiring 124, a second electrode of the second transistor 102 is connected to the third wiring 123. 第3のトランジスタ103の第1の電極が第6の配線126に接続され、第3のトランジスタ103の第2の電極が第2のトランジスタ102のゲート電極に接続され、第3のトランジスタ103のゲート電極が第6の配線126に接続される。 A first electrode of the third transistor 103 is connected to the sixth wiring 126, a second electrode of the third transistor 103 is connected to the gate electrode of the second transistor 102, a gate of the third transistor 103 electrodes are connected to the wiring 126 of the sixth. 第4のトランジスタ104の第1の電極が第8の配線128に接続され、第4のトランジスタ104の第2の電極が第2のトランジスタ102のゲート電極に接続され、第4のトランジスタ104のゲート電極が第1のトランジスタ101のゲート電極に接続される。 A first electrode of the fourth transistor 104 is connected to the wiring 128 of the eighth, the second electrode of the fourth transistor 104 is connected to the gate electrode of the second transistor 102, the fourth transistor 104 gate electrode connected to the gate electrode of the first transistor 101. 第5のトランジスタ105の第1の電極が第7の配線127に接続され、第5のトランジスタ105の第2の電極が第1のトランジスタ101のゲート電極に接続され、第5のトランジスタ105のゲート電極が第1の配線121に接続される。 A first electrode of the fifth transistor 105 is connected to the seventh wiring 127, a second electrode of the fifth transistor 105 is connected to the gate electrode of the first transistor 101, a gate of the fifth transistor 105 electrode connected to the first wiring 121. 第6のトランジスタ106の第1の電極が第10の配線130に接続され、第6のトランジスタ106の第2の電極が第1のトランジスタ101のゲート電極に接続され、第6のトランジスタ106のゲート電極が第2のトランジスタ102のゲート電極に接続される。 A first electrode of the sixth transistor 106 is connected to a tenth wiring 130, the second electrode of the sixth transistor 106 is connected to the gate electrode of the first transistor 101, a gate of the sixth transistor 106 electrode connected to the gate electrode of the second transistor 102. 第7のトランジスタ107の第1の電極が第11の配線131に接続され、第7のトランジスタ107の第2の電極が第1のトランジスタ101のゲート電極に接続され、第7のトランジスタ107のゲート電極が第2の配線122に接続される。 A first electrode of the seventh transistor 107 is connected to the wiring 131 of the first 11, a second electrode of the seventh transistor 107 is connected to the gate electrode of the first transistor 101, a gate of the seventh transistor 107 electrode connected to the second wiring 122. 第8のトランジスタ108の第1の電極が第9の配線129に接続され、第8のトランジスタ108の第2の電極が第2のトランジスタ102のゲート電極に接続され、第8のトランジスタ108のゲート電極が第1の配線121に接続される。 A first electrode of the eighth transistor 108 is connected to the ninth wiring 129, the second electrode of the eighth transistor 108 is connected to the gate electrode of the second transistor 102, a gate of the eighth transistor 108 electrode connected to the first wiring 121.

第1のトランジスタ101のゲート電極、第4のトランジスタ104のゲート電極、第5のトランジスタ105の第2の電極、第6のトランジスタ106の第2の電極および第7のトランジスタ107の第2の電極の接続箇所をノード141とする。 The gate electrode of the first transistor 101, a gate electrode of the fourth transistor 104, a second electrode of the fifth transistor 105, a second electrode of the second electrode and the seventh transistor 107 of the sixth transistor 106 the connection points to the node 141. 第2のトランジスタ102のゲート電極、第3のトランジスタ103の第2の電極、第4のトランジスタ104の第2の電極、第6のトランジスタ106のゲート電極および第8のトランジスタ108の第2の電極の接続箇所をノード142とする。 The gate electrode of the second transistor 102, a second electrode of the third transistor 103, a second electrode of the fourth transistor 104, a second electrode of the transistor 108 of the gate electrode and the eighth of the sixth transistor 106 the connection points to the node 142.

第1の配線121、第2の配線122、第3の配線123および第5の配線125を、それぞれ第1の信号線、第2の信号線、第3の信号線、第4の信号線と呼んでもよい。 The first wiring 121, the second wiring 122, the third wiring 123 and the fifth wiring 125, a first signal line, a second signal line, a third signal line, and a fourth signal line it may be referred to. また、第4の配線124、第6の配線126、第7の配線127、第8の配線128、第9の配線129、第10の配線130および第11の配線131を、それぞれ第1の電源線、第2の電源線、第3の電源線、第4の電源線、第5の電源線、第6の電源線、第7の電源線と呼んでもよい。 Further, the fourth wiring 124, the sixth wiring 126, the seventh wiring 127, the eighth wiring 128, the ninth wiring 129, the wiring 131 of the tenth wiring 130 and the 11, the first power source, respectively line, the second power supply line, a third power supply line, a fourth power supply line, a fifth power supply line, a sixth power supply line, and a seventh power supply line.

次に、図1(A)に示したフリップフロップの動作について、図2のタイミングチャートおよび図3を参照して説明する。 Next, operations of the flip-flop shown in FIG. 1 (A), will be described with reference to figures and the timing chart of FIG 3. さらに、図2のタイミングチャートをセット期間、選択期間、リセット期間、非選択期間に分割して説明する。 Furthermore, set period to the timing chart of FIG. 2, the selection period, a reset period will be described by dividing the non-selection period. ただし、セット期間、リセット期間、非選択期間を合わせて非選択期間と呼ぶこともある。 However, some set period, the reset period, also referred to as non-selection period and the combined non-selection period.

第6の配線126および第7の配線127には、V1の電位が供給される。 The wire 127 of the sixth wiring 126 and the seventh, the potential of V1 is supplied. 第4の配線124、第8の配線128、第9の配線129、第10の配線130および第11の配線131には、V2の電位が供給される。 The fourth wiring 124, the eighth wiring 128, the ninth wiring 129, the wiring 131 of the tenth wiring 130 and the 11, the potential of V2 is supplied. ここで、V1>V2である。 Here is a V1> V2. また、電位がV1である信号をH信号、電位がV2である信号をL信号と呼ぶ。 The potential is referred H signal a signal is V1, a signal potential is V2 and L signals.

第1の配線121、第5の配線125、第2の配線122には、それぞれ図2に示す信号221、信号225、信号222が入力される。 The first wiring 121, the fifth wiring 125, the second wiring 122, the signal 221 shown in Figure 2, respectively, signal 225, signal 222 is input. そして、第3の配線123からは、図2に示す信号223が出力される。 Then, the third wiring 123, the signal 223 shown in FIG. 2 is output. ここで、信号221、信号225、信号222および信号223は、H信号の電位がV1(以下、Hレベルともいう)、L信号の電位がV2(以下、Lレベルともいう)のデジタル信号である。 Here, signal 221, signal 225, signal 222 and signal 223, the potential of the H signal V1 (hereinafter also referred to as H level), the potential of the L signal V2 (hereinafter, L level also referred) is a digital signal . さらに、信号221、信号225、信号222および信号223を、それぞれスタート信号、クロック信号、リセット信号、出力信号と呼んでもよい。 Further, signal 221, signal 225, the signal 222 and signal 223, a start signal respectively, a clock signal, a reset signal may be referred to as an output signal.

ただし、第1の配線121、第2の配線122、第4の配線124〜第11の配線131には、それぞれさまざまな信号、電位および電流が入力されてもよい。 However, the first wiring 121, the second wiring 122, the wiring 131 of the fourth wiring 124 to eleventh various signals, respectively, may be potential and current is input.

図2(A)および図3(A)に示すセット期間において、信号221がHレベルとなり、第5のトランジスタ105および第8のトランジスタ108がオンする。 In FIG. 2 (A) and set period shown in FIG. 3 (A), signal 221 becomes H level, the transistor 108 of the fifth transistor 105 and the eighth to be turned on. また、信号222がLレベルなので、第7のトランジスタ107がオフする。 Since the signals 222 is L level, the seventh transistor 107 is turned off. このときノード141の電位(電位241)は、第5のトランジスタ105の第2の電極がソース電極となって、第7の配線127の電位から第5のトランジスタ105のしきい値電圧を引いた値となるため、V1−Vth105(Vth105:第5のトランジスタ105のしきい値電圧)となる。 At this time, the potential of the node 141 (the potential 241), the second electrode of the fifth transistor 105 becomes a source electrode, and the potential of the seventh wiring 127 minus the threshold voltage of the fifth transistor 105 since the value, V1-Vth105: a (Vth105 threshold voltage of the fifth transistor 105). よって、第1のトランジスタ101および第4のトランジスタ104がオンし、第5のトランジスタ105がオフする。 Accordingly, the first transistor 101 and the fourth transistor 104 is turned on, the fifth transistor 105 is turned off. このときノード142の電位(電位242)は、第8の配線128の電位(V2)と第6の配線126の電位(V1)との電位差(V1−V2)が、第3のトランジスタ103、第4のトランジスタ104および第8のトランジスタ108によって分圧され、V2+β(β:任意の正の数)となる。 At this time, the potential of the node 142 (the potential 242), potential difference between the potential of the eighth wiring 128 (V2) and the potential of the sixth wiring 126 (V1) (V1-V2) is a third transistor 103, the pressurized by fourth transistors 104 and 108 of the eighth minute, V2 + β: a (beta any positive number). ただし、β<Vth102(Vth102:第2のトランジスタ102のしきい値電圧)およびβ<Vth106(第6のトランジスタ106のしきい値電圧)とする。 However, β <Vth102 (Vth102: threshold voltage of the second transistor 102) and beta <and Vth106 (the threshold voltage of the sixth transistor 106). よって、第2のトランジスタ102および第6のトランジスタ106が、オフする。 Thus, the second transistor 102 and the sixth transistor 106 is turned off. このように、セット期間では、第3の配線123は、L信号が入力されている第5の配線125と導通するため、第3の配線123の電位がV2となる。 Thus, in the set period, the third wiring 123 for electrically connecting the fifth wiring 125 L signal is input, the potential of the third wiring 123 becomes V2. したがって、L信号が第3の配線123から出力される。 Thus, L signal is output from the third wiring 123. さらに、ノード141は、電位をV1−Vth105に維持したまま浮遊状態となる。 Furthermore, the node 141 becomes a floating state while maintaining the potential V1-Vth105.

第3のトランジスタ103および第4のトランジスタ104は、入力端子をノード141、出力端子をノード142とするインバータを構成している。 The third transistor 103 and fourth transistor 104, node 141 and the input terminal, and an inverter for the output terminal and the node 142. したがって、本実施の形態のフリップフロップは、ノード141とノード142との間に、インバータとして機能する回路が配置されていればよい。 Accordingly, the flip-flop of this embodiment, between the node 141 and the node 142, the circuit functions as an inverter may be arranged.

本実施の形態のフリップフロップは、ノード142に第8のトランジスタ108を介してV2を供給し、第6のトランジスタ106がオフするタイミングを早めている。 Flip-flop of this embodiment, V2 is supplied to the node 142 via the transistor 108 of the eighth, the sixth transistor 106 is advancing the timing of turning off. そのため、ノード142の電位が、V1−Vth105となる時間を短くできる。 Therefore, the potential of the node 142, can shorten the time to be the V1-Vth105. したがって、本実施の形態のフリップフロップは、高速動作が可能となり、より大型の表示装置またはより高精細な表示装置に適用できる。 Accordingly, the flip-flop of this embodiment enables high-speed operation, can be applied to a larger display device or a high definition display device from.

本実施の形態のフリップフロップは、図4(B)に示すように、第5のトランジスタ105の第1の電極が、第1の配線121に接続されても、上記説明したセット期間と同じ動作ができる。 Flip-flop of this embodiment, as shown in FIG. 4 (B), the first electrode of the fifth transistor 105, also connected to the first wiring 121, the same operation as the set period in which the above-described can. その結果、図4(B)のフリップフロップは、第7の配線127が不要となるため、歩留まりの向上を図ることができる。 As a result, the flip-flop in FIG. 4 (B), the wiring 127 of the seventh becomes unnecessary, it is possible to improve the yield. さらに、図4(B)のフリップフロップは、レイアウト面積の縮小を図ることができる。 Further, the flip-flop in FIG. 4 (B), thus reducing the layout area.

ノード142の電位をV2+βとするために、第4のトランジスタ104のチャネル幅Wとチャネル長Lとの比W/Lの値は、第3のトランジスタ103のW/Lの値よりも、少なくとも10倍以上にすることが好ましい。 To the potential of the node 142 and the V2 + beta, the value of the ratio W / L of channel width W to channel length L of the fourth transistor 104, than the value of W / L of the third transistor 103, at least 10 it is preferable to more than double. したがって、第4のトランジスタ104のトランジスタサイズ(W×L)が大きくなってしまう。 Thus, transistor size of the fourth transistor 104 (W × L) increases. そこで、第3のトランジスタ103のチャネル長Lの値を、第4のトランジスタ104のチャネル長Lの値よりも大きく、より好ましくは2倍〜3倍とするとよい。 Therefore, the value of the channel length L of the third transistor 103, greater than the value of the channel length of the fourth transistor 104 L, more preferably when the 3 times 2 times. その結果、第4のトランジスタ104のトランジスタサイズを小さくできるため、レイアウト面積の縮小を図ることができる。 As a result, it is possible to reduce the transistor size of the fourth transistor 104, thus reducing the layout area.

図2(B)および図3(B)に示す選択期間では、信号221がLレベルとなり、第5のトランジスタ105および第8のトランジスタ108がオフする。 In the selection period shown in FIG. 2 (B) and FIG. 3 (B), the signal 221 becomes an L level, the transistor 108 of the fifth transistor 105 and the eighth off. また、信号222がLレベルのままなので、第7のトランジスタ107はオフのままである。 Further, since the signal 222 remains at the L level, the seventh transistor 107 remains off. このときノード141は、電位をV1−Vth105に維持している。 At this time node 141 maintains the potential V1-Vth105. よって、第1のトランジスタ101および第4のトランジスタ104は、オンのままである。 Accordingly, the first transistor 101 and the fourth transistor 104 remains on. また、このときノード142は電位をV2+βに維持している。 At this time node 142 maintains the potential to V2 + beta. よって、第2のトランジスタ102および第6のトランジスタ106は、オフのままである。 Thus, the second transistor 102 and the sixth transistor 106 remains off. ここで、第5の配線125にH信号が入力されるので、第3の配線123の電位が上昇し始める。 Since H signal to the fifth wiring 125 is entered, the potential of the third wiring 123 starts to rise. すると、ノード141の電位は、ブートストラップ動作によってV1−Vth105から上昇し、V1+Vth101+α(Vth101:第1のトランジスタ101のしきい値電圧、α:任意の正の数)となる。 Then, the potential of the node 141 rises from V1-Vth105 by a bootstrap operation, V1 + Vth101 + α (Vth101: threshold voltage of the first transistor 101, alpha: an arbitrary positive number) becomes. したがって、第3の配線123の電位は、第5の配線125と等しい電位V1となる。 Therefore, the potential of the third wiring 123 is equal to the potential V1 and the fifth wiring 125. このように、選択期間では、第3の配線123はH信号が入力されている第5の配線125と導通するため、第3の配線123の電位がV1となる。 Thus, in the selection period, the third wiring 123 for electrically connecting the fifth wiring 125 is inputted H signal, the potential of the third wiring 123 becomes V1. したがって、H信号が第3の配線123から出力される。 Thus, H signal is output from the third wiring 123.

このブートストラップ動作は、第1のトランジスタ101のゲート電極と第2の電極の間の、寄生容量の容量結合によって行われる。 The bootstrap operation, between the gate electrode of the first transistor 101 and the second electrode is performed by capacitive coupling of the parasitic capacitance. 図1(B)に示すように、第1のトランジスタ101のゲート電極と第2の電極の間に容量素子151を配置することで、安定してブートストラップ動作ができ、第1のトランジスタ101の寄生容量を小さくできる。 As shown in FIG. 1 (B), by arranging the capacitive element 151 between the gate electrode of the first transistor 101 and the second electrode, it can be stably bootstrap operation, the first transistor 101 the parasitic capacitance can be reduced. 容量素子151は、絶縁層としてゲート絶縁膜を用いて、導電層としてゲート電極層および配線層を用いてもよい。 Capacitive element 151, using the gate insulating film as the insulating layer may be used gate electrode layer and a wiring layer as a conductive layer. また、絶縁層としてゲート絶縁膜を用いて、導電層としてゲート電極層および不純物が添加された半導体層を用いてもよい。 Further, using the gate insulating film as an insulating layer, a semiconductor layer in which the gate electrode layer and an impurity is added as the conductive layer may be used. あるいは、絶縁層として層間膜(絶縁膜)を用いて、導電層として配線層および透明電極層を用いてもよい。 Alternatively, using an interlayer film (an insulating film) as the insulating layer may be used a wiring layer and a transparent electrode layer as a conductive layer. 容量素子151は、導電膜としてゲート電極層および配線層を用いる場合、ゲート電極層を第1のトランジスタ101のゲート電極と接続し、配線層を第1のトランジスタ101の第2の電極と接続するとよい。 Capacitive element 151, when using a gate electrode layer and a wiring layer as the conductive film, a gate electrode layer connected to the gate electrode of the first transistor 101 and a wiring layer connected to the second electrode of the first transistor 101 good. より望ましくは、導電膜としてゲート電極層および配線層を用いる場合、ゲート電極層を第1のトランジスタ101のゲート電極と直接接続し、配線層を第1のトランジスタ101の第2の電極と直接接続するとよい。 More preferably, when using a gate electrode layer and a wiring layer as the conductive film, and connecting the gate electrode layer directly to the gate electrode of the first transistor 101, directly connected to the second electrode of the wiring layer and the first transistor 101 Then good. なぜなら、容量素子151の配置によるフリップフロップのレイアウト面積の増加が、小さくなるからである。 This is because increase in a layout area of ​​the flip-flop by the arrangement of the capacitive element 151, is because smaller.

図1(C)に示すように、容量素子151としてトランジスタ152を用いてもよい。 As shown in FIG. 1 (C), it may be a transistor 152 as a capacitive element 151. トランジスタ152は、ゲート電極がノード141に接続され、第1の電極および第2の電極が第3の配線123に接続されることで、大きな容量成分を持つ容量素子として機能することができる。 Transistor 152 has a gate electrode connected to the node 141, that the first electrode and the second electrode is connected to the third wiring 123 can function as a capacitor having a large capacitance component. ただし、トランジスタ152は、第1の電極および第2の電極のうち、どちらか一方を浮遊状態としても容量素子として機能できる。 However, the transistor 152, of the first electrode and the second electrode can function as a capacitive element also either as a floating state.

第1のトランジスタ101は、第3の配線123にH信号を供給しなければならない。 The first transistor 101, the third wiring 123 must supply the H signal. したがって、信号223の立ち下がり時間および立ち上がり時間を短くするために、第1のトランジスタ101のW/Lの値は、第1のトランジスタ101〜第8のトランジスタ108のそれぞれのW/Lの値の中で最大とすることが望ましい。 Therefore, in order to shorten the fall time and the rise time of the signal 223, the value of W / L of the first transistor 101, the value of each W / L of the transistor 108 of the first transistor 101 to eighth it is desirable to maximize a medium.

第5のトランジスタ105は、セット期間において、ノード141(第1のトランジスタ101のゲート電極)の電位をV1−Vth105としなければならない。 The fifth transistor 105, the set period must node 141 the potential of (the gate electrode of the first transistor 101) and V1-Vth105. そのため、第5のトランジスタ105のW/Lの値は第1のトランジスタ101のW/Lの値よりも1/2倍〜1/5倍、より望ましくは1/3倍〜1/4倍とするとよい。 Therefore, the value of W / L of the fifth transistor 105 is 1/2 to 1/5-fold than the value of W / L of the first transistor 101, and more preferably 1/3 to 1/4 times and Then good.

図2(C)および図3(C)に示すリセット期間では、信号221がLレベルのままなので、第5のトランジスタ105および第8のトランジスタ108はオフのままである。 In FIG. 2 (C) and the reset period shown in FIG. 3 (C), since the remains signal 221 is at the L level, the transistor 108 of the fifth transistor 105 and the eighth remain off. また、信号222がHレベルなので、第7のトランジスタ107がオンする。 The signal 222 so H level, the seventh transistor 107 is turned on. このときのノード141の電位は、第11の配線131の電位(V2)が、第7のトランジスタ107を介して供給されるためV2となる。 The potential of the node 141 at this time, the potential of the eleventh wiring 131 (V2) becomes the V2 to be supplied through the transistor 107 of the seventh. よって、第1のトランジスタ101および第4のトランジスタ104が、オフする。 Accordingly, the first transistor 101 and the fourth transistor 104 is turned off. このときのノード142の電位は、第3のトランジスタ103の第2の電極がソース電極となって、第6の配線126の電位(V1)から第3のトランジスタ103のしきい値電圧を引いた値となるため、V1−Vth103(Vth103:第3のトランジスタ103のしきい値電圧)となる。 The potential of the node 142 at this time, so the second electrode is a source electrode of the third transistor 103, minus the threshold voltage of the third transistor 103 from the potential of the sixth wiring 126 (V1) since the value, V1-Vth103: a (Vth103 threshold voltage of the third transistor 103). よって、第2のトランジスタ102および第6のトランジスタ106が、オンする。 Thus, the second transistor 102 and the sixth transistor 106 is turned on. このように、リセット期間では、第3の配線123と、V2が供給されている第4の配線124が導通するため、第3の配線123の電位がV2となる。 Thus, in the reset period, the third wiring 123, since V2 is conducting the fourth wiring 124 is supplied, the potential of the third wiring 123 becomes V2. したがって、L信号が、第3の配線123から出力される。 Thus, L signal is output from the third wiring 123.

第7のトランジスタ107がオンするタイミングを遅延させることで、信号223の立ち下がり時間を短くできる。 By delaying the timing at which the seventh transistor 107 is turned on, it can be shortened fall time of signal 223. なぜなら、第5の配線125に入力されるL信号が、W/Lの値が大きい第1のトランジスタ101を介して、第3の配線123に供給されるからである。 This is because, L signal is input to the fifth wiring 125 through the first transistor 101 the value of W / L is large, because supplied to the third wiring 123.

第7のトランジスタ107のW/Lの値を小さくして、ノード141の電位がV2となるまでの立ち下がり時間を長くしても、信号223の立ち下がり時間を短くできる。 By decreasing the value of W / L of the seventh transistor 107, the potential of the node 141 is also longer fall time until the V2, it can be shortened fall time of signal 223. この場合は、第7のトランジスタ107のW/Lの値を、第1のトランジスタ101のW/Lの値よりも1/10〜1/40倍、より好ましくは1/20〜1/30倍とするとよい。 In this case, the value of W / L of the seventh transistor 107, 1 / 10-1 / 40 times greater than the value of W / L of the first transistor 101, and more preferably 1 / 20th to / 30-fold or equal to.

図4(A)に示すように、第3のトランジスタ103の代わりに抵抗素子401を用いることで、ノード142の電位をV1にできる。 As shown in FIG. 4 (A), by using a resistor 401 instead of the third transistor 103 can be the potential of the node 142 to V1. そのため、第2のトランジスタ102および第6のトランジスタ106をオンしやすくでき、動作効率の向上を図ることができる。 Therefore, the second transistor 102 and the sixth transistor 106 on and can easily, it is possible to improve the operating efficiency. また、図4(C)に示すように、第3のトランジスタ103と並列に、トランジスタ402を接続してもよい。 Further, as shown in FIG. 4 (C), in parallel with the third transistor 103 may be connected to the transistor 402.

図2(D)および図3(D)に示す非選択期間において、信号221がLレベルのままなので、第5のトランジスタ105および第8のトランジスタ108はオフのままである。 In FIG. 2 (D) and non-selection period shown in FIG. 3 (D), since the remains signal 221 is at the L level, the transistor 108 of the fifth transistor 105 and the eighth remain off. また、信号222がLレベルとなるので、第7のトランジスタ107がオフする。 Further, since the signal 222 becomes the L level, the seventh transistor 107 is turned off. このとき、ノード142は、電位をV1−Vth103に維持している。 At this time, the node 142 maintains a potential to V1-Vth103. そのため、第2のトランジスタ102および第6のトランジスタ106は、オンのままである。 Therefore, the second transistor 102 and the sixth transistor 106 remains on. このとき、ノード141の電位は、第6のトランジスタ106を介してV2が供給されるので、V2のままである。 At this time, the potential of the node 141, since V2 is supplied through the transistor 106 of the sixth, remains V2. よって、第1のトランジスタ101および第4のトランジスタ104は、オフのままである。 Accordingly, the first transistor 101 and the fourth transistor 104 remain off. このように、非選択期間では、第3の配線123と、V2が供給されている第4の配線124が導通するため、第3の配線123の電位は、V2のままである。 Thus, in the non-selection period, the third wiring 123, since V2 is conducting the fourth wiring 124 is supplied, the potential of the third wiring 123 remains V2. したがって、L信号が、第3の配線123から出力される。 Thus, L signal is output from the third wiring 123.

第6の配線126に供給される電位をV1よりも小さくすることで、ノード142の電位を小さくできる。 To be smaller than the potential supplied to the sixth wiring 126 V1, it can be reduced the potential of the node 142. そのため、第2のトランジスタ102および第6のトランジスタ106のしきい値電圧シフトを抑制できる。 Therefore, it is possible to suppress the threshold voltage shift of the second transistor 102 and the sixth transistor 106. したがって、本実施の形態のフリップフロップは、トランジスタの半導体層として特性劣化(しきい値電圧のシフト)が顕著に表れるアモルファスシリコンを用いても、トランジスタの特性劣化を抑制できる。 Accordingly, the flip-flop of this embodiment, the characteristics degrade as the semiconductor layer of the transistor (shift of the threshold voltage) with a remarkably appears amorphous silicon, it is possible to suppress the characteristic deterioration of the transistor.

以上のことから、本実施の形態のフリップフロップは、セット期間においてノード141の電位の立ち上がり時間を短くできるため、高速動作が可能となり、より大型の表示装置またはより高精細な表示装置に適用できる。 From the above, the flip-flop of this embodiment mode, it is possible to shorten the rise time of the potential of the node 141 in the set period, enables high-speed operation, it can be applied to a larger display device or a high definition display device from .

ここで、第1のトランジスタ101〜第8のトランジスタ108が有する機能を説明する。 Here will be described the function of the transistor 108 of the first transistor 101 to eighth has. 第1のトランジスタ101は、第5の配線125の電位を、第3の配線123に供給するタイミングを選択する機能を有する。 The first transistor 101, the potential of the fifth wiring 125 has a function of selecting timing for supplying the third wiring 123. また、ノード141の電位をブートストラップ動作によって上昇させる機能を有し、ブートストラップ用トランジスタとして機能する。 Also it has a function of raising the potential of the node 141 by the bootstrap operation and functions as a bootstrap transistor. 第2のトランジスタ102は、第4の配線124の電位を、第3の配線123に供給するタイミングを選択する機能を有し、スイッチングトランジスタとして機能する。 The second transistor 102, the potential of the fourth wiring 124 has a function of selecting timing for supplying the third wiring 123 and functions as a switching transistor. 第3のトランジスタ103は、第6の配線126の電位と、第8の配線128の電位と、を分圧する機能を有し、抵抗成分を有する素子または抵抗素子として機能する。 The third transistor 103 has a potential of the sixth wiring 126, the potential of the eighth wiring 128, the has a function to divide functions as elements or resistance element having a resistance component. 第4のトランジスタ104は、第8の配線128の電位を、ノード142に供給するタイミングを選択する機能を有し、スイッチングトランジスタとして機能する。 The fourth transistor 104, the potential of the eighth wiring 128 has a function of selecting timing for supplying the node 142, which functions as a switching transistor. 第5のトランジスタ105は、第7の配線127の電位を、ノード141に供給するタイミングを選択する機能を有し、入力用トランジスタとして機能する。 The fifth transistor 105, a potential of the seventh wiring 127 has a function of selecting timing for supplying the node 141 functions as an input transistor. 第6のトランジスタ106は、第10の配線130の電位を、ノード141に供給するタイミングを選択する機能を有し、スイッチングトランジスタとして機能する。 Transistor 106 of the sixth, the potential of the tenth wiring 130 has a function of selecting timing for supplying the node 141, which functions as a switching transistor. 第7のトランジスタ107は、第11の配線131の電位を、ノード141に供給するタイミングを選択する機能を有し、スイッチングトランジスタとして機能する。 The seventh transistor 107 is a potential of the eleventh wiring 131 has a function of selecting timing for supplying the node 141, which functions as a switching transistor. 第8のトランジスタ108は、第9の配線129の電位を、ノード142に供給するタイミングを選択する機能を有し、スイッチングトランジスタとして機能する。 Eighth transistor 108 is a potential of the ninth wiring 129 has a function of selecting timing for supplying the node 142, which functions as a switching transistor.

ただし、第1のトランジスタ101〜第8のトランジスタ108は、上記説明した機能を有していれば、トランジスタとは限定されない。 However, the transistor 108 of the first transistor 101 to eighth have a function of the above-described, but is not limited to the transistor. 例えば、スイッチングトランジスタとして機能する第2のトランジスタ102、第4のトランジスタ104、第6のトランジスタ106、第7のトランジスタ107および第8のトランジスタ108は、スイッチング機能を有する素子であれば、ダイオード、CMOSアナログスイッチまたはさまざまな論理回路などを適用してもよい。 For example, a second transistor 102 functioning as a switching transistor, a fourth transistor 104, the transistor 106 of the sixth transistor 108 of the seventh transistor 107 and the eighth, if an element having a switching function, diodes, CMOS such as analog switches, or different logic may be applied. さらに、入力用トランジスタとして機能する第5のトランジスタ105は、ノード141の電位を上昇させてオフするタイミングを選択する機能を有していれば、PN接合ダイオードまたはダイオード接続したトランジスタなどを適用してもよい。 Further, the fifth transistor 105 functioning as an input transistor for as long as it has a function of selecting timing for turning off by raising the potential of the node 141, by applying such PN junction diode or diode connected transistor it may be.

図1と同様に動作するものであれば、各トランジスタの配置および数などは図1に限定されない。 As long as it operates in the same manner as FIG. 1, such arrangement and the number of the transistors is not limited to that shown in FIG. 図1(A)のフリップフロップの動作を説明した図3から分かるように、本実施の形態では、セット期間、選択期間、リセット期間、非選択期間は、それぞれ図3(A)〜図3(D)に示す実線のように導通がとれていればよい。 As can be seen from Figure 3 that describes the operation of the flip-flop of FIG. 1 (A), in this embodiment, the set period, a selection period, a reset period, the non-selection period, respectively Figure 3 (A) ~ 3 ( conduction as shown by a solid line shown in D) need only be taken. よって、これを満たすようにトランジスタなどを配置し、動作させうる構成であれば、トランジスタ、その他の素子(抵抗素子、容量素子など)、ダイオード、スイッチ、さまざまな論理回路などを新たに配置してもよい。 Therefore, it is arranged such as transistors so as to satisfy, with the configuration that can be operated, transistors, and other elements (resistor, a capacitor, etc.), a diode, a switch, is newly disposed and various logic circuits it may be.

さらに、図1と同様に動作するものであれば、本実施の形態のフリップフロップの駆動タイミングは、図2のタイミングチャートに限定されない。 Further, as long as it operates in the same manner as FIG. 1, the drive timing of the flip-flop of this embodiment mode is not limited to the timing chart of FIG.

例えば、図6のタイミングチャートに示すように、第1の配線121、第2の配線122、第5の配線125にH信号を入力する期間を短くしてもよい。 For example, as shown in the timing chart of FIG. 6, the first wiring 121, the second wiring 122, the fifth wiring 125 may be shortened period for inputting an H-level signal. 図6は、図2のタイミングチャートと比較して、信号がLレベルからHレベルに切り替わるタイミングが期間Ta1だけ遅延し、信号がHレベルからLレベルに切り替わるタイミングが期間Ta2だけ早くなっている。 6, compared to the timing chart of FIG. 2, the signal timing of switching the H level is delayed by a period Ta1 from the L level, the timing at which the signal is switched from H level to L level becomes early by a period Ta2. したがって、図6のタイミングチャートを適用したフリップフロップは、各配線の瞬間電流が小さくなるため、省電力化、誤動作の抑制、動作効率の向上などを図ることができる。 Accordingly, the flip-flop to which the timing chart of FIG. 6, since the instantaneous current of each wiring is reduced, it is possible to achieve power saving, suppression of a malfunction, such as improvement of the operating efficiency. さらに、図6のタイミングチャートを適用したフリップフロップは、リセット期間において、第3の配線123から出力される信号の立ち下がり時間を短くできる。 Further, the flip-flop to which the timing chart of FIG. 6, in the reset period can be shortened fall time of the signal output from the third wiring 123. なぜなら、ノード141の電位がLレベルとなるタイミングが、期間Ta1+期間Ta2だけ遅延するので、第5の配線125に入力されているL信号が、電流能力の大きい(チャネル幅が大きい)第1のトランジスタ101を介して第3の配線123に供給されるからである。 This is because the potential of the node 141 is the timing of the L level, since the delayed period Ta1 + the period Ta2, L signal is input to the fifth wiring 125, the current capacity larger (channel width is large) first because it supplied to the third wiring 123 through the transistor 101. なお、図2のタイミングチャートと共通するところは、共通の符号を用いてその説明を省略する。 Incidentally, when common with the timing chart of FIG. 2 will be omitted by common reference numerals.

期間Ta1、期間Ta2および期間Tbの関係は、((Ta1+Tb)/(Ta1+Ta2+Tb))×100<10[%]とすることが望ましい。 Period Ta1, the relationship of the period Ta2, and the period Tb, it is desirable that the ((Ta1 + Tb) / (Ta1 + Ta2 + Tb)) × 100 <10 [%]. より望ましくは、((Ta1+Tb)/(Ta1+Ta2+Tb))×100<5[%]とすることが望ましい。 More preferably, it is desirable that the ((Ta1 + Tb) / (Ta1 + Ta2 + Tb)) × 100 <5 [%]. さらに、期間Ta1≒期間Ta2とすることが望ましい。 Further, it is desirable that the period Ta1 ≒ period Ta2.

図1と同様に動作するものであれば、第1の配線121〜第11の配線131は、自由に接続することができる。 As long as it operates in the same manner as FIG. 1, line 131 of the first wiring 121 to 11 can be freely connected. 例えば、図5(A)に示すように、第2のトランジスタ102の第1の電極、第4のトランジスタ104の第1の電極、第6のトランジスタ106の第1の電極、第7のトランジスタ107の第1の電極および第8のトランジスタ108の第1の電極が、第6の配線506に接続されてもよい。 For example, as shown in FIG. 5 (A), a first electrode of the second transistor 102, a first electrode of the fourth transistor 104, a first electrode of the sixth transistor 106, the seventh transistor 107 the first electrode and the first electrode of the eighth transistor 108 may be connected to the sixth wiring 506. さらに、第5のトランジスタ105の第1の電極、第3のトランジスタ103の第1の電極および第3のトランジスタ103のゲート電極が、第5の配線505に接続されてもよい。 Further, the first electrode of the fifth transistor 105, a gate electrode of the first electrode and the third transistor 103 of the third transistor 103 may be connected to the fifth wiring 505. また、図5(B)に示すように、第3のトランジスタ103の第1の電極および第3のトランジスタ103のゲート電極が、第7の配線507に接続されてもよい。 Further, as shown in FIG. 5 (B), the gate electrode of the first electrode and the third transistor 103 of the third transistor 103 may be connected to the seventh wiring 507. ここで、第1の配線501、第2の配線502、第3の配線503および第4の配線504は、図1(A)の第1の配線121、第2の配線122、第3の配線123および第5の配線125に相当する。 Here, the first wiring 501, the second wiring 502, the third wiring 503 and the fourth wiring 504, the first wiring 121 in FIG. 1 (A), the second wiring 122, the third wiring corresponding to 123 and the fifth wiring 125.

図5(A)、(B)のフリップフロップは、配線数を削減できるため、歩留まりの向上およびレイアウト面積の縮小を図ることができる。 Flip-flop of FIG. 5 (A), (B), since it reduces the number of wires, thus reducing the increase and layout area yield. さらに、図5(A)、(B)のフリップフロップは、信頼性の向上および動作効率の向上を図ることができる。 Further, the flip-flop of FIG. 5 (A), (B) can be improved to improve the reliability and operation efficiency. さらに、図5(B)のフリップフロップは、第6の配線506に供給する電位を小さくできるため、第2のトランジスタ102および第6のトランジスタ106のしきい値電圧のシフトを抑制できる。 Further, the flip-flop of FIG. 5 (B), it is possible to reduce the potential supplied to the sixth wiring 506 can be suppressed shift of the threshold voltage of the second transistor 102 and the sixth transistor 106.

図5(A)に示したフリップフロップの上面図の一例を図29に示す。 An example of a top view of the flip-flop shown in FIG. 5 (A) shown in FIG. 29. 導電層2901は、第1のトランジスタ101の第1の電極として機能する部分を含み、配線2951を介して第4の配線504と接続される。 The conductive layer 2901 includes a portion functioning as a first electrode of the first transistor 101, is connected to the fourth wiring 504 through a wiring 2951. 導電層2902は第1のトランジスタ101の第2の電極として機能する部分を含み、配線2952を介して第3の配線503と接続される。 The conductive layer 2902 includes a portion functioning as a second electrode of the first transistor 101, is connected to the third wiring 503 through a wiring 2952. 導電層2903は、第1のトランジスタ101のゲート電極、および第4のトランジスタ104のゲート電極として機能する部分を含む。 The conductive layer 2903 includes a portion functioning as a gate electrode of the gate electrode, and the fourth transistor 104 of the first transistor 101. 導電層2904は、第2のトランジスタ102の第1の電極、第6のトランジスタ106の第1の電極、第4のトランジスタ104の第1の電極、および第8のトランジスタ108の第1の電極として機能する部分を含み、第6の配線506と接続される。 The conductive layer 2904, a first electrode of the second transistor 102, a first electrode of the sixth transistor 106, a first electrode of the first electrode, and the eighth transistor 108 of the fourth transistor 104 include functionality part, it is connected to the sixth wiring 506. 導電層2905は、第2のトランジスタ102の第2の電極として機能する部分を含み、配線2954を介して第3の配線503と接続される。 The conductive layer 2905 includes a portion functioning as a second electrode of the second transistor 102, is connected to the third wiring 503 through a wiring 2954. 導電層2906は第2のトランジスタ102のゲート電極、および第6のトランジスタ106のゲート電極として機能する部分を含む。 The conductive layer 2906 includes a portion functioning as a gate electrode of the second gate electrode of the transistor 102 and the sixth transistor 106,. 導電層2907は、第3のトランジスタ103の第1の電極として機能する部分を含み、配線2955を介して第5の配線505と接続される。 The conductive layer 2907 includes a portion functioning as a first electrode of the third transistor 103, is connected to the fifth wiring 505 through a wiring 2955. 導電層2908は、第3のトランジスタ103の第2の電極、および第4のトランジスタ104の第2の電極として機能する部分を含み、配線2956を介して導電層2906と接続される。 The conductive layer 2908 includes a portion functioning as a second electrode of the second electrode, and the fourth transistor 104 of the third transistor 103 and is connected to the conductive layer 2906 through a wiring 2956. 導電層2909は、第3のトランジスタ103のゲート電極として機能する部分を含み、配線2955を介して第5の配線505と接続される。 The conductive layer 2909 includes a portion functioning as a gate electrode of the third transistor 103, is connected to the fifth wiring 505 through a wiring 2955. 導電層2910は、第5のトランジスタ105の第1の電極として機能する部分を含み、配線2959を介して第5の配線505と接続される。 The conductive layer 2910 includes a portion functioning as a first electrode of the fifth transistor 105, is connected to the fifth wiring 505 through a wiring 2959. 導電層2911は、第5のトランジスタ105の第2の電極、および第7のトランジスタ107の第2の電極として機能する部分を含み、配線2958を介して導電層2903と接続される。 The conductive layer 2911 includes a portion functioning as a second electrode of the second electrode, and the seventh transistor 107 of the fifth transistor 105 and is connected to the conductive layer 2903 through a wiring 2958. 導電層2912は、第5のトランジスタ105のゲート電極として機能する部分を含み、配線2960を介して第1の配線501と接続される。 The conductive layer 2912 includes a portion functioning as a gate electrode of the fifth transistor 105, is connected to the first wiring 501 through a wiring 2960. 導電層2913は、第6のトランジスタ106の第2の電極として機能する部分を含み、配線2957を介して導電層2903と接続される。 The conductive layer 2913 includes a portion functioning as a second electrode of the sixth transistor 106 and is connected to the conductive layer 2903 through a wiring 2957. 導電層2914は、第7のトランジスタ107のゲート電極として機能する部分を含み、配線2962を介して第2の配線502と接続される。 The conductive layer 2914 includes a portion functioning as a gate electrode of the seventh transistor 107 is connected to the second wiring 502 through a wiring 2962. 導電層2915は、第8のトランジスタ108のゲート電極として機能する部分を含み、配線2961を介して導電層2912と接続される。 The conductive layer 2915 includes a portion functioning as a gate electrode of the eighth transistor 108 and is connected to the conductive layer 2912 through a wiring 2961. 導電層2916は、第8のトランジスタ108の第2の電極として機能する部分を含み、配線2953を介して導電層2906と接続される。 The conductive layer 2916 includes a portion functioning as a second electrode of the eighth transistor 108 and is connected to the conductive layer 2906 through a wiring 2953.

ここで、配線2962は、配線2951、配線2952、配線2953、配線2954、配線2955、配線2956、配線2957、配線2958、配線2959、配線2960または配線2961よりも、配線の幅が小さいことを特徴とする。 The wiring 2962, the wiring 2951, the wiring 2952, the wiring 2953, the wiring 2954, the wiring 2955, the wiring 2956, the wiring 2957, the wiring 2958, the wiring 2959, than the wiring 2960 or the wiring 2961, wherein the width of the wiring is small to. あるいは、配線の長さが大きいことを特徴とする。 Alternatively, characterized in that a large length of wire. つまり、配線2962の抵抗値を大きくすることを特徴とする。 That, characterized by increasing the resistance value of the wiring 2962. こうすることで、リセット期間において、導電層2914の電位が、Hレベルになるタイミングを遅延させることができる。 Thereby, in the reset period, the potential of the conductive layer 2914, it is possible to delay the timing of the H level. よって、リセット期間において、第7のトランジスタ107がオンするタイミングを遅延させることができるので、第3の配線503の信号を早くLレベルにすることができる。 Therefore, in the reset period, the seventh transistor 107 it is possible to delay the timing of turning on, it is possible to quickly L level signal of the third wiring 503. なぜなら、ノード141がLレベルになるタイミングが遅延し、その遅延の期間にL信号が第1のトランジスタ101を介して、第3の配線503に供給されるからである。 This is because the node 141 timing is delayed to become L-level, L signal to the period of the delay through the first transistor 101, because supplied to the third wiring 503.

なお、配線2951、配線2952、配線2953、配線2054、配線2955、配線2956、配線2957、配線2958、配線2959、配線2960、配線2961および配線2962は、画素電極(または透明電極、反射電極ともいう)と同様なものであり、同様のプロセスおよび材料によって形成されている。 Note that the wiring 2951, the wiring 2952, the wiring 2953, the wiring 2054, the wiring 2955, the wiring 2956, the wiring 2957, the wiring 2958, the wiring 2959, the wiring 2960, the wiring 2961 and the wiring 2962 are also referred to as a pixel electrode (or transparent electrode, reflective electrode ) and are those similar, are formed by the same processes and materials.

第1のトランジスタ101のゲート電極、第1の電極および第2の電極として機能する部分は、それぞれを含む導電層と半導体層2981とが重なって形成される部分である。 The gate electrode of the first transistor 101, the portion functioning as the first electrode and the second electrode is a portion where the conductive layers including each and a semiconductor layer 2981 is formed to overlap. 第2のトランジスタ102のゲート電極、第1の電極および第2の電極として機能する部分は、それぞれを含む導電層と半導体層2982とが重なって形成される部分である。 The gate electrode of the second transistor 102, the portion functioning as the first electrode and the second electrode is a portion where the conductive layers including each and a semiconductor layer 2982 is formed to overlap. 第3のトランジスタ103のゲート電極、第1の電極および第2の電極として機能する部分は、それぞれを含む導電層と半導体層2983とが重なって形成される部分である。 The gate electrode of the third transistor 103, the portion functioning as the first electrode and the second electrode is a portion where the conductive layers including each and a semiconductor layer 2983 is formed to overlap. 第4のトランジスタ104のゲート電極、第1の電極および第2の電極として機能する部分は、それぞれを含む導電層と半導体層2984とが重なって形成される部分である。 The gate electrode of the fourth transistor 104, the portion functioning as the first electrode and the second electrode is a portion where the conductive layers including each and a semiconductor layer 2984 is formed to overlap. 第5のトランジスタ105のゲート電極、第1の電極および第2の電極として機能する部分は、それぞれを含む導電層と半導体層2985とが重なって形成される部分である。 The gate electrode of the fifth transistor 105, the portion functioning as the first electrode and the second electrode is a portion where the conductive layers including each and a semiconductor layer 2985 is formed to overlap. 第6のトランジスタ106のゲート電極、第1の電極および第2の電極として機能する部分は、それぞれを含む導電層と半導体層2986とが重なって形成される部分である。 The gate electrode of the sixth transistor 106, the portion functioning as the first electrode and the second electrode is a portion where the conductive layers including each and a semiconductor layer 2986 is formed to overlap. 第7のトランジスタ107のゲート電極、第1の電極および第2の電極として機能する部分は、それぞれを含む導電層と半導体層2987とが重なって形成される部分である。 The gate electrode of the seventh transistor 107, the portion functioning as the first electrode and the second electrode is a portion where the conductive layers including each and a semiconductor layer 2987 is formed to overlap. 第8のトランジスタ108のゲート電極、第1の電極および第2の電極として機能する部分は、それぞれを含む導電層と半導体層2988とが重なって形成される部分である。 The gate electrode of the eighth transistor 108, the portion functioning as the first electrode and the second electrode is a portion where the conductive layers including each and a semiconductor layer 2988 is formed to overlap.

続いて、上述した本実施の形態のフリップフロップを有するシフトレジスタの構成および駆動方法について説明する。 Next, a configuration and a driving method of a shift register having a flip-flop of this embodiment described above.

本実施の形態のシフトレジスタの構成について図7を参照して説明する。 The structure of the shift register of this embodiment mode is described with reference to FIG. 図7のシフトレジスタは、n個のフリップフロップ(フリップフロップ701_1〜フリップフロップ701_n)を有する。 The shift register of FIG. 7 includes n flip-flops (flip-flops 701_1~ flip-flop 701_n).

図7のシフトレジスタの接続関係について説明する。 Connection relations of the shift register in FIG 7 will be described. 図7のシフトレジスタにおいて、i段目のフリップフロップ701_i(フリップフロップ701_1〜フリップフロップ701_nのうちいずれか一)は、図1(A)に示した第1の配線121が、第7の配線717_i−1に接続される。 In the shift register of FIG. 7, i-th stage flip-flop 701_I (any one of the flip-flop 701_1~ flip flop 701_N) has a first wiring 121 shown in FIG. 1 (A), the seventh wiring 717_i It is connected to -1. 図1(A)に示した第2の配線122が、第7の配線717_i+1に接続される。 The second wiring 122 shown in FIG. 1 (A), is connected to the wiring 717_i + 1 of the seventh. 図1(A)に示した第3の配線123が、第7の配線717_iに接続される。 The third wiring 123 shown in FIG. 1 (A), is connected to a seventh wiring 717_I. 図1(A)に示した第4の配線124、第8の配線128、第9の配線129、第10の配線130および第11の配線131が、第5の配線715に接続される。 The fourth wiring 124 shown in FIG. 1 (A), the eighth wiring 128, the ninth wiring 129, the wiring 131 of the tenth wiring 130 and the 11, is connected to the fifth wiring 715. 図1(A)に示した第5の配線125が、奇数段目のフリップフロップでは第2の配線712に接続され、偶数段目のフリップフロップでは第3の配線713に接続される。 The fifth wiring 125 shown in FIG. 1 (A), in 5715. the flip-flop is connected to the second wiring 712, the even-numbered flip-flop is connected to the third wiring 713. 図1(A)に示した第6の配線126および第7の配線127が、第4の配線714に接続される。 The sixth wiring 126 and the seventh wiring 127 shown in FIG. 1 (A), is connected to the fourth wiring 714. 1段目のフリップフリップ701_1の図1(A)に示す第1の配線121は、第1の配線711に接続される。 The first wiring 121 shown in FIG. 1 (A) of the first stage flip-flop 701_1 is connected to the first wiring 711. また、n段目のフリップフロップ701_nの図1(A)に示す第2の配線122は、第6の配線716に接続される。 Further, the second wiring 122 shown in FIG. 1 of the flip-flop 701_n of the n-th stage (A) is connected to the wiring 716 of the sixth.

第1の配線711、第2の配線712、第3の配線713、第6の配線716を、それぞれ第1の信号線、第2の信号線、第3の信号線、第4の信号線と呼んでもよい。 The first wiring 711, the second wiring 712, the third wiring 713, the wiring 716 of the sixth, a first signal line, a second signal line, a third signal line, and a fourth signal line it may be referred to. さらに、第4の配線714、第5の配線715を、それぞれ第1の電源線、第2の電源線と呼んでもよい。 The fourth wiring 714, the fifth wiring 715, the first power supply line, respectively, may be referred to as a second power supply line.

次に、図10に示したシフトレジスタの動作について、図8のタイミングチャートおよび図9のタイミングチャートを参照して説明する。 Next, operation of the shift register shown in FIG. 10 will be described with reference to a timing chart of the timing chart and 9 of Figure 8. 図8のタイミングチャートは、走査期間と帰線期間に分割されている。 The timing chart of FIG. 8 is divided into blanking period and the scanning period. 走査期間は、第7の配線717_1からの選択信号の出力が開始されて、第7の配線717_nからの選択信号の出力が終了するまでの期間である。 Scanning period, the output of the selection signal from the seventh wiring 717_1 is the start is the period until the output of the selection signal from the seventh wiring 717_n is completed. 帰線期間は、第7の配線717_nからの選択信号の出力が終了して、第7の配線717_1からの選択信号の出力が開始されるまでの期間である。 Blanking period, the output of the selection signal from the seventh wiring 717_n is completed, a period until the output of the selection signal from the seventh wiring 717_1 is started.

第4の配線714にはV1の電位が供給され、第5の配線715にはV2の電位が供給される。 The fourth wiring 714 is supplied a potential of V1, the fifth wiring 715 is supplied a potential of V2.

第1の配線711、第2の配線712、第3の配線713および第6の配線716には、それぞれ図8に示す信号811、信号812、信号813および信号816が入力される。 The first wiring 711, the second wiring 712, the third wiring 713 and the sixth wiring 716, the signal 811 shown in FIG. 8, respectively, signals 812, signal 813 and signal 816 are input. ここで、信号811、信号812、信号813および信号816は、H信号の電位がV1、L信号の電位がV2のデジタル信号である。 Here, signal 811, signal 812, signal 813 and signal 816, the potential of the potential of the H signal is V1, L signal is a digital signal V2. さらに、信号811、信号812、信号813および信号816を、それぞれスタート信号、第1のクロック信号、第2のクロック信号(反転クロック信号)およびリセット信号と呼んでもよい。 Further, signal 811, signal 812, the signal 813 and signal 816, a start signal respectively, a first clock signal, may be referred to as a second clock signal (an inverted clock signal) and a reset signal.

ただし、第1の配線711〜第6の配線716には、それぞれさまざまな信号、電位および電流が入力されてもよい。 However, the first wiring 711~ sixth wiring 716, various signals, potential and current may be input.

第7の配線717_1〜第7の配線717_nからは、それぞれH信号の電位がV1、L信号の電位がV2の、デジタル信号817_1〜817_nが出力される。 From the seventh wiring 717_1~ seventh wiring 717_N, the potential of the potential V1, L signal of H signal V2 respectively, the digital signal 817_1~817_n is output. ただし、図10に示すように、第7の配線717_1〜第7の配線717_nから、それぞれバッファ1001_1〜バッファ1001_nを介して信号が出力されてもよい。 However, FIG. As shown in 10, the seventh wiring 717_1~ seventh wiring 717_N, may be a signal via a buffer 1001_1~ buffer 1001_n respectively output. 図10のシフトレジスタは、シフトレジスタの出力信号と、各フリップフロップの転送信号と、を分割できるので、動作させやすい。 The shift register in FIG. 10, it is possible to divide the output signal of the shift register, a transfer signal of each flip-flop, and easy to operate.

図10に示すシフトレジスタが有するバッファ1001_1〜バッファ1001_nの一例について、図99(A)および図99(B)を参照して説明する。 An example of a buffer 1001_1~ buffer 1001_n with the shift register shown in FIG. 10 will be described with reference to FIG. 99 (A) and FIG. 99 (B). 図99(A)に示すバッファ8000は、配線8011と配線8012の間にインバータ8001a、インバータ8001bおよびインバータ8001cが接続されることで、配線8011に入力される信号の反転信号が、配線8012から出力される。 Buffer 8000 shown in FIG. 99 (A) is an inverter 8001a between the wiring 8011 and the wiring 8012, an inverter 8001b, and an inverter 8001c that is connected, the inverted signal of the signal input to the wiring 8011 is output from the wiring 8012 It is. ただし、配線8011と配線8012の間に接続されるインバータの数に限定はなく、例えば配線8011と配線8012の間に偶数個のインバータが接続される場合は、配線8011に入力される信号と同じ極性の信号が配線8012から出力される。 However, the wiring 8011 and the wiring limited to the number of inverters connected between the 8012 is not, for example if an even number of inverters between the wiring 8011 and the wiring 8012 is connected, the same as the signal input to the wiring 8011 polarity signal is output from the wiring 8012. さらに、図99(B)のバッファ8100に示すように、直列に接続されたインバータ8002a、インバータ8002bおよびインバータ8002cと、直列に配置されたインバータ8003a、インバータ8003bおよびインバータ8003cが、並列に接続されてもよい。 Furthermore, as shown in the buffer 8100 in FIG. 99 (B), an inverter 8002a connected in series, an inverter 8002b, and an inverter 8002C, inverters 8003a arranged in series, an inverter 8003b, and an inverter 8003c are connected in parallel it may be. 図99(B)のバッファ8100は、トランジスタの特性のバラツキを平均化できるため、配線8012から出力される信号の遅延およびなまりを低減できる。 Figure 99 Buffer 8100 (B) in order to be averaged variation in characteristics of transistors can be reduced delay and dullness of the signal output from the wiring 8012. さらに、インバータ8002aおよびインバータ8003aの出力、ならびにインバータ8002bおよびインバータ8003bの出力は、接続されてもよい。 Further, the output of the inverter 8002a and the inverter 8003A, and the output of the inverter 8002b and the inverter 8003b may be connected.

図99(A)において、インバータ8001aが有するトランジスタのW<インバータ8001bが有するトランジスタのW<インバータ8001cが有するトランジスタのW、とすることが好ましい。 In FIG. 99 (A), W of W <transistor included in the inverter 8001c transistor having the W <inverter 8001b of transistor included in the inverter 8001A, it is preferable to. なぜなら、インバータ8001aが有するトランジスタのWが小さいことで、フリップフロップの駆動能力(具体的には図1(A)のトランジスタ101のW/Lの値)を小さくできるので、本発明のシフトレジスタのレイアウト面積を小さくできるからである。 This is because, by W of a transistor included in the inverter 8001a is small, since the driving capability of the flip-flop (the value of W / L of the transistor 101 of specifically FIG 1 (A)) can be reduced, the shift register of the present invention it is because it reduced layout area. 同様に、図99(B)において、インバータ8002aが有するトランジスタのW<インバータ8002bが有するトランジスタのW<インバータ8002cが有するトランジスタのW、とすることが好ましい。 Similarly, in FIG. 99 (B), W of W <transistor included in the inverter 8002c transistor having the W <inverter 8002b of transistor included in the inverter 8002a, it is preferable to. 同様に、図99(B)において、インバータ8003aが有するトランジスタのW<インバータ8003bが有するトランジスタのW<インバータ8003cが有するトランジスタのW、とすることが好ましい。 Similarly, in FIG. 99 (B), W of W <transistor included in the inverter 8003c transistor having the W <inverter 8003b of transistor included in the inverter 8003A, it is preferable to. さらに、インバータ8002aが有するトランジスタのW=インバータ8003aが有するトランジスタのW、インバータ8002bが有するトランジスタのW=インバータ8003bが有するトランジスタのW、インバータ8002cが有するトランジスタのW=インバータ8003cが有するトランジスタのW、とすることが好ましい。 Furthermore, W of the transistor included in W = inverter 8003a of the transistor included in the inverter 8002a, the transistor included in the inverter 8002b W = W of the transistor included in the inverter 8003B, the transistor included in the inverter 8002C W = W of the transistor included in the inverter 8003C, it is preferable that the.

図99(A)および図99(B)に示すインバータとしては、入力された信号を反転して出力できるものであれば特に限定されない。 The inverter shown in FIG. 99 (A) and FIG. 99 (B), is not particularly limited as long as it can inverts and outputs the input signal. 例えば、図99(C)に示すように、第1のトランジスタ8201および第2のトランジスタ8202によって、インバータを構成してもよい。 For example, as shown in FIG. 99 (C), the first transistor 8201 and the second transistor 8202 may be an inverter. さらに、第1の配線8211には信号が入力され、第2の配線8212からは信号が出力され、第3の配線8213にはV1が供給され、第4の配線8214にはV2が供給される。 Further, the first wiring 8211 signal is input, the second wiring 8212 signal is output, the third wiring 8213 V1 is supplied, V2 is supplied to the fourth wiring 8214 . 図99(C)のインバータは、第1の配線8211にH信号を入力すると、V1−V2を第1のトランジスタ8201と第2のトランジスタ8202で分割した電位(第1のトランジスタ8201のW/L<第2のトランジスタ8202のW/L)を、第2の配線8212から出力する。 Inverter shown in FIG. 99 (C), when the first wiring 8211 for inputting an H-level signal, V1-V2 was the first transistor 8201 is divided by the second transistor 8202 potential (of the first transistor 8201 W / L the <W / L of the second transistor 8202) is output from the second wiring 8212. さらに、図99(C)のインバータは、第1の配線8211にL信号を入力すると、V1−Vth8201(Vth8201:第1のトランジスタ8201のしきい値電圧)を第2の配線8212から出力する。 Moreover, the inverter of FIG. 99 (C), when the first wiring 8211 inputs the L signal, V1-Vth8201: outputting a (Vth8201 threshold voltage of the first transistor 8201) from the second wiring 8212. さらに、第1のトランジスタ8201は抵抗成分を有する素子であれば、PN接合ダイオードでもよいし、単に抵抗素子でもよい。 Further, the first transistor 8201 as long as the element having a resistance component, also may a PN junction diode, or simply a resistor element.

図99(D)に示すように、第1のトランジスタ8301、第2のトランジスタ8302、第3のトランジスタ8303および第4のトランジスタ8304によってインバータを構成してもよい。 As shown in FIG. 99 (D), a first transistor 8301, a second transistor 8302, it may constitute an inverter by the third transistor 8303 and the fourth transistor 8304. 第1の配線8311には信号が入力され、第2の配線8312からは信号が出力され、第3の配線8313および第5の配線8315にはV1が供給され、第4の配線8314および第6の配線8316にはV2が供給される。 The first wiring 8311 signal is input, the second wiring 8312 signal is output, the third wiring 8313 and the fifth wiring 8315 V1 is supplied, a fourth wiring 8314 and the sixth the wiring 8316 V2 is supplied. 図99(D)のインバータは、第1の配線8311にH信号を入力すると、V2を第2の配線8312から出力する。 Inverter shown in FIG. 99 (D), when the first wiring 8311 for inputting an H-level signal, and outputs the V2 from the second wiring 8312. このとき、ノード8341は電位をLレベルとするため、第1のトランジスタ8301はオフする。 In this case, node 8341 is for setting the potential at the L level, the first transistor 8301 is turned off. さらに、図99(D)のインバータは、第1の配線8311にL信号を入力すると、V1を第2の配線8312から出力する。 Moreover, the inverter of FIG. 99 (D), when the first wiring 8311 inputs the L signal, and outputs the V1 from the second wiring 8312. このとき、ノード8341の電位が、V1−Vth8303(Vth8303:第3のトランジスタ8303のしきい値電圧)となると、ノード8341が浮遊状態となる。 At this time, the potential of the node 8341 is, V1-Vth8303: When the (Vth8303 threshold voltage of the third transistor 8303), the node 8341 is in a floating state. その結果、ノード8341の電位が、ブートストラップ動作によってV1+Vth8301(Vth8301:第1のトランジスタ8301のしきい値電圧)よりも高くなるので、第1のトランジスタ8301はオンする。 As a result, the potential of the node 8341 is, by the bootstrap operation V1 + Vth8301: since higher than (Vth8301 threshold voltage of the first transistor 8301), the first transistor 8301 is turned on. さらに、第1のトランジスタ8301は、ブートストラップ用トランジスタとして機能するため、第2の電極とゲート電極との間に容量素子が配置されてもよい。 Further, the first transistor 8301, to function as a bootstrap transistor, a capacitor may be the disposed between the second electrode and the gate electrode.

図30(A)に示すように、第1のトランジスタ8401、第2のトランジスタ8402、第3のトランジスタ8403および第4のトランジスタ8404によってインバータを構成してもよい。 As shown in FIG. 30 (A), a first transistor 8401, a second transistor 8402, it may constitute an inverter by the third transistor 8403 and the fourth transistor 8404. 図30(A)のインバータは、2入力型のインバータであり、ブートストラップ動作が可能である。 Inverter shown in FIG. 30 (A) is a two-input inverter and can perform a bootstrap operation. 第1の配線8411には信号が入力され、第2の配線8412には反転信号が入力され、第3の配線8413からは信号が出力される。 The first wiring 8411 signal is input, the second wiring 8412 inverted signal is input, the signal is output from the third wiring 8413. 第4の配線8414および第6の配線8416にはV1が供給され、第5の配線8415および第7の配線8417にはV2が供給される。 The fourth wiring 8414 and the sixth wiring 8416 V1 is supplied to the fifth wiring 8415 and the seventh wiring 8417 V2 is supplied. 図30(A)のインバータは、第1の配線8411にL信号、第2の配線8412にH信号を入力すると、V2を第3の配線8413から出力する。 Inverter shown in FIG. 30 (A) is, L signal to the first wiring 8411, entering an H-level signal to the second wiring 8412, and outputs the V2 from the third wiring 8413. このとき、ノード8441の電位はV2となるため、第1のトランジスタ8401はオフする。 At this time, the potential of the node 8441 for the V2, the first transistor 8401 is turned off. さらに、図30(A)のインバータは、第1の配線8411にH信号、第2の配線8412にL信号を入力すると、V1を第3の配線8413から出力する。 Moreover, the inverter of FIG. 30 (A) is, H signal to the first wiring 8411, the the second wiring 8412 inputs the L signal, and outputs the V1 from the third wiring 8413. このとき、ノード8441の電位がV1−Vth8403(Vth8403:第3のトランジスタ8403のしきい値電圧)となると、ノード8441が浮遊状態となる。 At this time, the potential of the node 8441 is V1-Vth8403: When the (Vth8403 threshold voltage of the third transistor 8403), the node 8441 is in a floating state. その結果、ノード8441の電位が、ブートストラップ動作によってV1+Vth8401(Vth8401:第1のトランジスタ8401のしきい値電圧)よりも高くなるので、第1のトランジスタ8401はオンする。 As a result, the potential of the node 8441 is, by the bootstrap operation V1 + Vth8401: since higher than (Vth8401 threshold voltage of the first transistor 8401), the first transistor 8401 is turned on. さらに、第1のトランジスタ8401は、ブートストラップ用トランジスタとして機能するため、第2の電極とゲート電極の間に容量素子が配置されてもよい。 Further, the first transistor 8401 is to serve as a bootstrap transistor, a capacitor may be the arrangement between the second electrode and the gate electrode. さらに、第1の配線8411および第2の配線8412のうち一方には、図1(A)に示す第3の配線123を接続し、他方には図1(A)に示すノード142を接続するとよい。 Furthermore, while the one of the first wiring 8411 and the second wiring 8412, and connects the third wiring 123 shown in FIG. 1 (A), when the other connecting node 142 shown in FIG. 1 (A) good.

図30(B)に示すように、第1のトランジスタ8501、第2のトランジスタ8502および第3のトランジスタ8503によって、インバータを構成してもよい。 As shown in FIG. 30 (B), a first transistor 8501, the second transistor 8502 and the third transistor 8503 may be an inverter. 図30(B)のインバータは、2入力型のインバータであり、ブートストラップ動作が可能である。 Inverter shown in FIG. 30 (B) is a two-input inverter and can perform a bootstrap operation. 第1の配線8511には信号が入力され、第2の配線8512には反転信号が入力され、第3の配線8513からは信号が出力される。 The first wiring 8511 signal is input, the second wiring 8512 inverted signal is input, the signal is output from the third wiring 8513. 第4の配線8514および第6の配線8516にはV1が供給され、第5の配線8515にはV2が供給される。 The fourth wiring 8514 and the sixth wiring 8516 V1 is supplied to the fifth wiring 8515 V2 is supplied. 図30(B)のインバータは、第1の配線8511にL信号、第2の配線8512にH信号を入力すると、V2を第3の配線8513から出力する。 Inverter shown in FIG. 30 (B) is, L signal to the first wiring 8511, entering an H-level signal to the second wiring 8512, and outputs the V2 from the third wiring 8513. このとき、ノード8541の電位はV2となるため、第1のトランジスタ8501はオフする。 At this time, the potential of the node 8541 for the V2, the first transistor 8501 is turned off. さらに、図30(B)のインバータは、第1の配線8511にH信号、第2の配線8512にL信号を入力すると、V1を第3の配線8513から出力する。 Moreover, the inverter of FIG. 30 (B) is, H signal to the first wiring 8511, the the second wiring 8512 inputs the L signal, and outputs the V1 from the third wiring 8513. このとき、ノード8541の電位がV1−Vth8503(Vth8503:第3のトランジスタ8503のしきい値電圧)となると、ノード8541が浮遊状態となる。 At this time, the potential of the node 8541 is V1-Vth8503: When the (Vth8503 threshold voltage of the third transistor 8503), the node 8541 is in a floating state. その結果、ノード8541の電位が、ブートストラップ動作によってV1+Vth8501(Vth8501:第1のトランジスタ8501のしきい値電圧)よりも高くなるので、第1のトランジスタ8501はオンする。 As a result, the potential of the node 8541 is, by the bootstrap operation V1 + Vth8501: since higher than (Vth8501 threshold voltage of the first transistor 8501), the first transistor 8501 is turned on. さらに、第1のトランジスタ8501は、ブートストラップ用トランジスタとして機能するため、第2の電極とゲート電極との間に容量素子が配置されてもよい。 Further, the first transistor 8501, to function as a bootstrap transistor, a capacitor may be the disposed between the second electrode and the gate electrode. さらに、第1の配線8511および第2の配線8512のうち一方には、図1(A)に示す第3の配線123を接続し、他方には図1(A)に示すノード142を接続するとよい。 Furthermore, while the one of the first wiring 8511 and the second wiring 8512, and connects the third wiring 123 shown in FIG. 1 (A), when the other connecting node 142 shown in FIG. 1 (A) good.

図30(C)に示すように、第1のトランジスタ8601、第2のトランジスタ8602、第3のトランジスタ8603および第4のトランジスタ8604によって、インバータを構成してもよい。 As shown in FIG. 30 (C), a first transistor 8601, a second transistor 8602, the third transistor 8603 and the fourth transistor 8604 may be an inverter. 図30(C)のインバータは、2入力型のインバータであり、ブートストラップ動作が可能である。 Inverter shown in FIG. 30 (C) is a two-input inverter and can perform a bootstrap operation. さらに、第1の配線8611には信号が入力され、第2の配線8612には反転信号が入力され、第3の配線8613からは信号が出力される。 Further, the first wiring 8611 signal is input, the second wiring 8612 inverted signal is input, the signal is output from the third wiring 8613. 第4の配線8614にはV1が供給され、第5の配線8615および第6の配線8616にはV2が供給される。 The fourth wiring 8614 V1 is supplied to the fifth wiring 8615 and the sixth wiring 8616 V2 is supplied. 図30(C)のインバータは、第1の配線8611にL信号、第2の配線8612にH信号を入力すると、V2を第3の配線8613から出力する。 Inverter shown in FIG. 30 (C) is, L signal to the first wiring 8611, entering an H-level signal to the second wiring 8612, and outputs the V2 from the third wiring 8613. このとき、ノード8641の電位はV2となるため、第1のトランジスタ8601はオフする。 At this time, the potential of the node 8641 for the V2, the first transistor 8601 is turned off. さらに、図30(C)のインバータは、第1の配線8611にH信号、第2の配線8612にL信号を入力すると、V1を第3の配線8613から出力する。 Moreover, the inverter of FIG. 30 (C) is, H signal to the first wiring 8611, the the second wiring 8612 inputs the L signal, and outputs the V1 from the third wiring 8613. このとき、ノード8641の電位がV1−Vth8603(Vth8603:第3のトランジスタ8603のしきい値電圧)となると、ノード8641が浮遊状態となる。 At this time, the potential of the node 8641 is V1-Vth8603: When the (Vth8603 threshold voltage of the third transistor 8603), the node 8641 is in a floating state. その結果、ノード8641の電位が、ブートストラップ動作によってV1+Vth8601(Vth8601:第1のトランジスタ8601のしきい値電圧)よりも高くなるので、第1のトランジスタ8601はオンする。 As a result, the potential of the node 8641 is, by the bootstrap operation V1 + Vth8601: since higher than (Vth8601 threshold voltage of the first transistor 8601), the first transistor 8601 is turned on. 第1のトランジスタ8601は、ブートストラップ用トランジスタとして機能するため、第2の電極とゲート電極の間に容量素子が配置されてもよい。 The first transistor 8601, to function as a bootstrap transistor, a capacitor between the second electrode and the gate electrode may be disposed. さらに、第1の配線8611および第2の配線8612のうち一方には、図1(A)に示す第3の配線123を接続し、他方には図1(A)に示すノード142を接続するとよい。 Furthermore, while the one of the first wiring 8611 and the second wiring 8612, and connects the third wiring 123 shown in FIG. 1 (A), when the other connecting node 142 shown in FIG. 1 (A) good.

図7において、フリップフロップ701_iのスタート信号として、第7の配線717_i−1から出力される信号を用い、リセット信号として、第7の配線717_i+1から出力される信号を用いる。 7, as a start signal of the flip-flop 701_I, using a signal output from the wiring 717_i-1 of the seventh, as a reset signal, using a signal output from the wiring 717_i + 1 of the seventh. フリップフロップ701_1のスタート信号は、第1の配線711から入力される。 A start signal of the flip-flop 701_1 is input from the first wiring 711. また、フリップフロップ701_nのリセット信号は、第6の配線716から入力される。 The reset signal of the flip-flop 701_n is input from the sixth wiring 716. ただし、フリップフロップ701_nのリセット信号として、第7の配線717_1から出力される信号を用いてもよいし、第7の配線717_2から出力される信号を用いてもよい。 However, as a reset signal of the flip-flop 701_N, to signal may be used which is output from the seventh wiring 717_1, it may be used a signal output from the seventh wiring 717_2. あるいは、ダミーのフリップフロップを新たに配置して、ダミーのフリップフロップの出力信号を用いてもよい。 Alternatively, a dummy flip-flop is newly arranged, it may be used the output signal of the dummy flip-flop. こうすることで、配線数および信号数を減らすことができる。 In this way, it is possible to reduce the number of wirings and the number of signals.

図9に示すように、例えば、フリップフロップ701_iが選択期間となると、第7の配線717_iからH信号(選択信号)が出力される。 As shown in FIG. 9, for example, when the flip-flop 701_i is selection period, H signal (selection signal) is output from the seventh wiring 717_I. このとき、フリップフロップ701_i+1は、セット期間となる。 At this time, the flip-flop 701_i + 1 is composed of a set period. その後、フリップフロップ701_iがリセット期間となって、第7の配線717_iからL信号が出力される。 Thereafter, the flip-flop 701_i becomes a reset period, L signal is output from the seventh wiring 717_I. このとき、フリップフロップ701_i+1は、選択期間となる。 At this time, the flip-flop 701_i + 1 is a selection period. その後、フリップフロップ701_iが非選択期間となって、第7の配線717_iからL信号が出力されたままとなる。 Thereafter, the flip-flop 701_i is a non-selection period, and remains L signal from the seventh wiring 717_i is output. このとき、フリップフロップ701_i+1は、リセット期間となる。 At this time, the flip-flop 701_i + 1 is composed of a reset period.

こうして、図7のシフトレジスタは、選択信号を第7の配線717_1から順に第7の配線717_nまで出力できる。 Thus, the shift register of FIG. 7, the selection signal can be output from the seventh wiring 717_1 to the seventh wiring 717_n in order. つまり、図7のシフトレジスタは、第7の配線717_1〜第7の配線717_nを走査できる。 That is, the shift register of FIG. 7 can scan a seventh wiring 717_1~ seventh wiring 717_N.

本実施の形態のフリップフロップを適用したシフトレジスタは、高速動作が可能なので、より高精細な表示装置、またはより大型の表示装置に適用できる。 Shift register to which the flip-flop of this embodiment is applicable because capable of high speed operation, higher-definition display device, or more large-sized display device. さらに、本実施の形態のフリップフロップを適用したシフトレジスタは、工程の簡略化、製造コストの削減および歩留まりの向上を図ることができる。 Further, the shift register to which the flip-flop of this embodiment mode, simplification of a process, it is possible to improve the reduction and the yield of the manufacturing cost.

続いて、上述した本実施の形態のシフトレジスタを有する表示装置の構造、および駆動方法について説明する。 Subsequently, the structure of a display device including a shift register of the present embodiment described above, and a driving method will be described. ただし、本実施の形態の表示装置は、少なくとも本実施の形態のフリップフロップを有していればよい。 However, the display device of this embodiment, may have a flip-flop of the at least the present embodiment.

本実施の形態の表示装置の構成について、図11を参照して説明する。 Structure of a display device of the present embodiment will be described with reference to FIG. 11. 図11の表示装置は、信号線駆動回路1101、走査線駆動回路1102および画素部1104を有する。 Display device 11 includes a signal line driver circuit 1101, the scan line driver circuit 1102 and the pixel portion 1104. 画素部1104は、信号線駆動回路1101から列方向に伸張して配置された複数の信号線S1〜Sm、走査線駆動回路1102から行方向に伸張して配置された複数の走査線G1〜Gn、および信号線S1〜Smならびに走査線G1〜Gnに対応してマトリクス状に配置された複数の画素1103を有する。 Pixel portion 1104, signal line driver circuit 1101 a plurality of signal lines arranged extending in the column direction from S1 to Sm, arranged from the scanning line driving circuit 1102 and extended in the row direction and a plurality of scan lines G1~Gn , and the signal line S1~Sm and corresponding to the scanning line G1~Gn having a plurality of pixels 1103 arranged in matrix. そして、各画素1103は、信号線Sj(信号線S1〜Smのうちいずれか一)、走査線Gi(走査線G1〜Gnのうちいずれか一)と接続される。 Each pixel 1103, (any one of the signal lines S1 to Sm) signal line Sj, is connected (one of the scan lines G1 to Gn) and the scanning lines Gi.

走査線駆動回路1102として、本実施の形態のシフトレジスタを適用することができる。 As a scan line driver circuit 1102 may be applied to the shift register of this embodiment mode. もちろん、信号線駆動回路1101にも本実施の形態のシフトレジスタを用いてもよい。 Of course, the signal line driver circuit 1101 may be using a shift register of this embodiment mode.

走査線G1〜Gnは、図7および図10に示した第7の配線717_1〜第7の配線717_nに接続される。 Scanning lines G1~Gn is connected to a seventh wiring 717_1~ seventh wiring 717_n shown in FIGS. 7 and 10.

信号線および走査線は、単に配線と呼んでもよい。 Signal lines and the scanning lines may be simply referred to as a wiring. さらに、信号線駆動回路1101および走査線駆動回路1102を、それぞれを駆動回路と呼んでもよい。 Further, a signal line driver circuit 1101 and the scan line driver circuit 1102 may be referred to respectively drive circuit.

画素1103は、少なくとも1つのスイッチング素子、1つの容量素子および画素電極を有している。 Pixel 1103 includes at least one switching element, one capacitor and the pixel electrode. ただし、画素1103は、複数のスイッチング素子または複数の容量素子を有していてもよい。 However, pixel 1103 may have a plurality of switching elements or a plurality of capacitive elements. さらに、容量素子は、必ずしも必要ではない。 In addition, the capacitive element is not necessarily required. 画素1103は、飽和領域で動作するトランジスタを有していてもよい。 Pixel 1103 may have a transistor operating in the saturation region. 画素1103は、液晶素子またはEL素子などの表示素子を有していてもよい。 Pixel 1103 may have a display element such as a liquid crystal element or an EL element. スイッチング素子としては、トランジスタおよびPN接合ダイオードを用いることができる。 The switching elements can be used as a transistor and a PN junction diode. ただし、スイッチング素子としてトランジスタを用いる場合は、トランジスタが線形領域で動作することが望ましい。 However, when a transistor is used as the switching element, it is desirable that transistor operates in a linear region. さらに、走査線駆動回路1102が、Nチャネル型のトランジスタのみで構成される場合は、スイッチング素子としてNチャネル型トランジスタを用いることが望ましい。 Further, the scan line driver circuit 1102, when constituted only by N-channel transistors, it is desirable to use a N-channel transistor as a switching element. さらに、走査線駆動回路1102が、Pチャネル型のトランジスタのみで構成される場合は、スイッチング素子としてPチャネル型トランジスタを用いることが望ましい。 Further, the scan line driver circuit 1102, when constituted only by P-channel transistors, it is desirable to use a P-channel transistor as a switching element.

走査線駆動回路1102および画素部1104は、絶縁基板1105上に形成され、信号線駆動回路1101は、絶縁基板1105上に形成されない。 Scan line driver circuit 1102 and the pixel portion 1104 is formed on the insulating substrate 1105, a signal line driver circuit 1101 is not formed on the insulating substrate 1105. 信号線駆動回路1101は、単結晶基板上、SOI基板上または絶縁基板1105とは別の絶縁基板上に形成されている。 The signal line driver circuit 1101, on a single crystal substrate, is formed on another insulating substrate is an SOI substrate or an insulating substrate 1105. そして、信号線駆動回路1101は、FPCなどのプリント基板を介して、信号線S1〜Smと接続される。 Then, the signal line driver circuit 1101, via the printed circuit board such as FPC, are connected to signal lines S1 to Sm. ただし、信号線駆動回路1101は絶縁基板1105上に形成されていてもよいし、信号線駆動回路1101の一部を構成する回路が絶縁基板1105上に形成されてもよい。 However, the signal line driver circuit 1101 may be formed on the insulating substrate 1105, the circuit constituting a part of the signal line driver circuit 1101 may be formed on the insulating substrate 1105.

信号線駆動回路1101は、信号線S1〜Smにビデオ信号として電圧または電流を入力する。 The signal line driver circuit 1101 inputs voltage or current as a video signal to the signal lines S1 to Sm. ただし、ビデオ信号はデジタル信号でもよいし、アナログ信号でもよい。 However, the video signal may be a digital signal, or an analog signal. さらに、ビデオ信号は、1フレームごとに正極と負極が反転してもよいし(フレーム反転駆動)、1行ごとに正極と負極が反転してもよい(ゲートライン反転駆動)。 Furthermore, the video signal 1 to each frame positive and negative electrodes may be inverted (frame inversion driving), it may be the positive electrode and the negative electrode is inverted for each row (gate line inversion driving). あるいは、ビデオ信号は、1列ごとに正極と負極が反転してもよいし(ソースライン反転駆動)、1行および1列ごとに正極と負極が反転してもよい(ドット反転駆動)。 Alternatively, the video signal to positive and negative electrodes for each row may be inverted (source line inversion driving), it may be positive and negative electrodes is reversed for each row and one column (dot inversion driving). さらに、ビデオ信号は、信号線S1〜Smに点順次駆動で入力されてもよいし、線順次駆動で入力されてもよい。 Further, the video signal may be input by the dot-sequential drive signal lines S1 to Sm, may be input in a line sequential driving. さらに、信号線駆動回路1101は、ビデオ信号だけでなく、プリチャージ電圧などの一定電圧を信号線S1〜Smに入力してもよい。 Further, the signal line driver circuit 1101 is not only a video signal may be input to a constant voltage such as precharge voltage to the signal line S1 to Sm. プリチャージ電圧などの一定電圧は、1ゲート選択期間ごと、1フレームごとに入力することが望ましい。 A constant voltage such as precharge voltage, each one gate selection period, it is desirable to enter for each frame.

走査線駆動回路1102は、走査線G1〜Gnに信号を入力し、走査線G1〜Gnを1行目から順に選択(以下、走査するともいう)する。 Scan line driver circuit 1102 inputs a signal to the scan lines G1 to Gn, sequentially selects the scan lines G1 to Gn from the first row (hereinafter also referred to as scanned) to. そして、走査線駆動回路1102は、選択された走査線に接続される複数の画素1103を選択する。 Then, the scan line driver circuit 1102 selects a plurality of pixels 1103 connected to the selected scanning line. ここで、1つの走査線が選択されている期間を1ゲート選択期間と呼び、当該走査線が選択されていない期間を非選択期間と呼ぶ。 Here, a period in which one scan line is selected is referred to as one gate selection period is called the period of the scanning line is not selected as the non-selection period. さらに、走査線駆動回路1102が走査線に出力する信号を、走査信号と呼ぶ。 Further, a signal scan line driver circuit 1102 is output to the scanning line is referred to as a scanning signal. さらに、走査信号の最大値は、ビデオ信号の最大値または信号線の最大電圧よりも大きく、走査信号の最小値は、ビデオ信号の最小値または信号線の最小電圧よりも小さいことを特徴とする。 Furthermore, the maximum value of the scanning signal is greater than the maximum voltage of the maximum value or signal lines of the video signal, the minimum value of the scanning signal, characterized in that less than the minimum voltage of the minimum value or signal lines of the video signal .

画素1103が選択されている場合には、信号線駆動回路1101から信号線を介して、画素1103にビデオ信号が入力される。 If the pixel 1103 is selected via a signal line from the signal line driver circuit 1101, a video signal to the pixel 1103 is inputted. さらに、画素1103が選択されていない場合には、画素1103は、選択期間に入力されたビデオ信号(ビデオ信号に対応した電位)を保持している。 Furthermore, when the pixel 1103 is not selected, the pixel 1103 holds a video signal input to the selection period (potential corresponding to video signals).

図示はしないが、信号線駆動回路1101および走査線駆動回路1102には、複数の電位および複数の信号が供給されている。 Although not shown, the signal line driver circuit 1101 and the scan line driver circuit 1102, a plurality of potentials and a plurality of signals are supplied.

次に、図11に示した表示装置の動作について、図12のタイミングチャートを参照して説明する。 Next, the operation of the display device shown in FIG. 11 will be described with reference to the timing chart of FIG. 図12において、1画面分の画像を表示する期間に相当する1フレーム期間を示す。 12 shows one frame period corresponding to a period for displaying an image for one screen. 1フレーム期間は特に限定はしないが、画像を見る人がちらつき(フリッカ)を感じないように、1/60秒以下とすることが好ましい。 1 frame period is not particularly limited, so as not to feel view image person flickering (flicker), is preferably not more than 1/60 sec.

図12のタイミングチャートでは、1行目の走査線G1、i行目の走査線Gi、i+1行目の走査線Gi+1およびn行目の走査線Gnがそれぞれ選択されるタイミングを示している。 FIG The 12 timing chart shows the timing of the first row of the scanning lines G1, i th scanning line Gi, i + 1 row scanning line Gi + 1 and n-th scanning line Gn is selected respectively.

図12において、例えばi行目の走査線Giが選択され、走査線Giに接続される複数の画素1103が選択される。 12, for example, i-th scanning line Gi is selected, a plurality of pixels 1103 connected to the scan line Gi is selected. そして、走査線Giに接続される複数の画素1103は、それぞれビデオ信号を入力され、ビデオ信号に応じた電位を保持する。 Then, a plurality of pixels 1103 connected to the scan line Gi are respectively input video signal, and holds the potential corresponding to the video signal. その後、i行目の走査線Giが非選択になって、i+1行目の走査線Gi+1が選択され、走査線Gi+1に接続される複数の画素1103が選択される。 Then, i-th scanning line Gi is in a non-selection, i + 1 row scanning line Gi + 1 is selected, a plurality of pixels 1103 connected to the scan line Gi + 1 are selected. そして、走査線Gi+1に接続される複数の画素1103は、それぞれビデオ信号を入力され、ビデオ信号に応じた電位を保持する。 Then, a plurality of pixels 1103 connected to the scan line Gi + 1 are respectively input video signal, and holds the potential corresponding to the video signal. このように、1フレーム期間において、走査線G1から走査線Gnまで順に選択され、各々の走査線に接続される画素1103も順に選択される。 Thus, in one frame period, are selected in order from the scanning line G1 to the scanning line Gn, a pixel 1103 that is connected to each of the scan lines are also selected in order. そして、各々の走査線に接続される複数の画素1103は、それぞれビデオ信号を入力され、ビデオ信号に応じた電位を保持する。 Then, a plurality of pixels 1103 connected to each scan line are respectively input video signal, and holds the potential corresponding to the video signal.

本実施の形態のシフトレジスタを、走査線駆動回路1102として用いた表示装置は、高速動作が可能となるので、より高精細、またはより大型化を図ることができる。 The shift register of this embodiment, a display apparatus using a scan line driver circuit 1102 may be because high-speed operation becomes possible, achieving higher definition or size than,. さらに、本実施の形態の表示装置は、工程の簡略化、製造コストの削減および歩留まりの向上を図ることができる。 Further, the display device of this embodiment, simplification of the process, it is possible to improve the reduction and the yield of the manufacturing cost.

図11の表示装置は、高速動作が必要な信号線駆動回路1101と、走査線駆動回路1102および画素部1104と、を別々の基板上に形成する。 Display device 11, high-speed operation and the signal line driver circuit 1101 required, a scanning line driver circuit 1102 and the pixel portion 1104, a formed on separate substrates. そのため、走査線駆動回路1102が有するトランジスタの半導体層、および画素1103が有するトランジスタの半導体層として、アモルファスシリコンを用いることができる。 Therefore, the semiconductor layer of the transistor in which the scanning line driver circuit 1102 has, and as a semiconductor layer of a transistor pixel 1103 has, amorphous silicon can be used. その結果、製造工程の簡略化を図ることができ、製造コストの削減や歩留まりの向上を図ることができる。 As a result, it is possible to simplify the manufacturing process, it is possible to improve the reduction and the yield of the manufacturing cost. さらに、本実施の形態の表示装置は、大型化を図ることができる。 Further, the display device of the present embodiment, it is possible to size. あるいは、トランジスタの半導体層として、ポリシリコンや単結晶シリコンを用いても、製造工程の簡略化を図ることができる。 Alternatively, as the semiconductor layer of the transistor, even by using polysilicon or single crystal silicon, it is possible to simplify the manufacturing process.

信号線駆動回路1101と、走査線駆動回路1102および画素部1104と、を同一基板上に形成する場合は、走査線駆動回路1102が有するトランジスタの半導体層、および画素1103が有するトランジスタの半導体層として、ポリシリコンまたは単結晶シリコンを用いるとよい。 A signal line driver circuit 1101, when the scan line driver circuit 1102 and the pixel portion 1104 is formed on the same substrate, a semiconductor layer of a transistor in which the scanning line driver circuit 1102 has, and as a semiconductor layer of a transistor pixel 1103 has it may be performed using polysilicon or single crystal silicon.

図11のように、画素を選択し、画素に独立してビデオ信号を書き込むことができれば、各駆動回路の数や配置などは図11に限定されない。 As shown in FIG. 11, selects a pixel, if it is possible to write the video signal independently of the pixel, such as the number and arrangement of the driving circuit is not limited to FIG. 11.

例えば、図13に示すように、走査線G1〜走査線Gnが第1の走査線駆動回路1302aおよび第2の走査線駆動回路1302bによって走査されてもよい。 For example, as shown in FIG. 13, the scanning line G1~ scanning line Gn may be scanned by the first scan line driver circuit 1302a and the second scan line driver circuit 1302b. 第1の走査線駆動回路1302aおよび第2の駆動回路1302bは、図11に示した走査線駆動回路1102と同様の構成であり、同じタイミングで走査線G1〜走査線Gnを走査する。 The first scan line driver circuit 1302a and the second driver circuit 1302b has the same structure as the scan line driver circuit 1102 shown in FIG. 11, scans the scanning lines G1~ scanning line Gn at the same timing. さらに、第1の走査線駆動回路1302aおよび第2の駆動回路1302bを、それぞれ第1の駆動回路、第2の駆動回路と呼んでもよい。 Further, the first scan line driver circuit 1302a and the second drive circuit 1302b, the first driving circuit, respectively, may be referred to as a second driver circuit.

図13の表示装置は、第1の走査線駆動回路1302aおよび第2の走査線駆動回路1302bのうち一方に不良が生じても、走査線駆動回路1302aおよび第2の走査線駆動回路1302bのうち他方が走査線G1〜走査線Gnを走査できるため、冗長性を持つことができる。 Display device 13, even if failure in one occurs in the first scan line driver circuit 1302a and the second scan line driver circuit 1302b, of the scan line driver circuit 1302a and the second scan line driver circuit 1302b since the other can be scanned scan lines G1~ scanning lines Gn, it can have redundancy. さらに、図13の表示装置は、第1の走査線駆動回路1302aの負荷(走査線の配線抵抗および走査線の寄生容量)および第2の走査線駆動回路1302bの負荷を図11に比べ半分程度にできる。 Further, the display device of FIG. 13 is about half that of the load of the first (parasitic capacitance of the wiring resistance and the scan line of the scan line) scan line driver circuit loads 1302a and the second scan line driver circuit 1302b in FIG. 11 It can be in. そのため、走査線G1〜走査線Gnに入力される信号(第1の走査線駆動回路1302aおよび第2の駆動回路1302bの出力信号)の遅延およびなまりを低減できる。 Therefore, it is possible to reduce the delay and dullness of signals input to the scan line G1~ scanning lines Gn (output signals of the first scan line driver circuit 1302a and the second drive circuit 1302b). さらに、図13の表示装置は、第1の走査線駆動回路1302aの負荷および第2の走査線駆動回路1302bの負荷が低減されるので、走査線G1〜走査線Gnを高速に走査することができる。 Further, the display device 13, the load of the load and the second scan line driver circuit 1302b of the first scan line driver circuit 1302a is decreased, is possible to scan the scanning lines G1~ scanning line Gn fast it can. さらに、走査線G1〜走査線Gnを高速に走査することができるので、パネルの大型化またはパネルの高精細化を可能にできる。 Further, since the scanning line G1~ scanning lines Gn can be scanned at high speed, can enable higher definition of the size or panel of the panel. なお、図11の構成と共通するところは共通の符号を用いてその説明を省略する。 Incidentally, that components in common with those of FIG. 11 will be omitted by common reference numerals.

別の例として、図14は、画素にビデオ信号を高速に書き込むことができる表示装置である。 As another example, FIG. 14 is a display device that can write the video signal at high speed pixel. 図14の表示装置は、奇数行目の画素1103には奇数列目の信号線からビデオ信号を入力し、偶数行目の画素1103には偶数列目の信号線からビデオ信号を入力する。 Display device of FIG. 14, the odd-numbered rows of pixels 1103 inputs a video signal from the signal line of the odd-numbered columns, and inputs a video signal from the signal line of the even columns in even rows of pixels 1103. さらに、図14の表示装置は、走査線G1〜走査線Gnのうち奇数段目の走査線が、第1の走査線駆動回路1402aによって走査され、走査線G1〜走査線Gnのうち偶数段目の走査線が、第2の走査線駆動回路1402bによって走査される。 Further, the display device of FIG. 14, odd-numbered stages of the scan line of the scan lines G1~ scanning line Gn is scanned by the first scan line driver circuit 1402a, even-numbered stages among the scan lines G1~ scanning line Gn scan lines are scanned by the second scanning line driver circuit 1402b. さらに、第1の走査線駆動回路1402aに入力されるスタート信号は、第2の走査線駆動回路1402bに入力されるスタート信号よりも、クロック信号の1/4周期分遅延して入力される。 Further, a start signal input to the first scan line driver circuit 1402a, rather than the start signal inputted to the second scan line driver circuit 1402b, is input to the delay 1/4 cycle of the clock signal.

図14の表示装置は、1フレーム期間において各信号線、1列ごとに正極のビデオ信号と、負極のビデオ信号と、を入力するだけで、ドット反転駆動をすることができる。 Display device 14 may be one frame period each signal line in a positive electrode video signals in each column, and the video signal of the negative electrode, simply enter the dot inversion driving. さらに、図14の表示装置は、1フレーム期間ごとに、各信号線に入力するビデオ信号の極性を反転することで、フレーム反転駆動をすることができる。 Further, the display device of FIG. 14, for each one frame period, by inverting the polarity of the video signal input to each signal line, it is possible to frame inversion driving.

図14の表示装置の動作について、図15のタイミングチャートを参照して説明する。 The operation of the display device of FIG. 14 will be described with reference to the timing chart of FIG. 図15のタイミングチャートでは、1行目の走査線G1、i−1行目の走査線Gi−1、i行目の走査線Gi、i+1行目の走査線Gi+1およびn行目の走査線Gnが、それぞれ選択されるタイミングを示している。 Figure in 15 timing chart, first scanning line G1, i-1 th row of scan lines Gi-1, i th scanning line Gi, i + 1 row scanning line Gi + 1 and n-th scanning line Gn but shows the timing of each selected. さらに、図15のタイミングチャートでは、1つの選択期間を選択期間aと選択期間bに分割している。 Further, in the timing chart of FIG. 15, by dividing one selection period to the selection period a and a selection period b. さらに、図15のタイミングチャートでは、図14の表示装置が、ドット反転駆動およびフレーム反転駆動する場合について説明する。 Further, in the timing chart of FIG. 15, the display device of FIG. 14 will be described a case of driving the dot inversion driving and frame inversion.

図15において、例えばi行目の走査線Giの選択期間aは、i−1行目の走査線Gi−1の選択期間bと重なっている。 15, for example, the selection period a of the i th scanning line Gi overlaps the (i-1) th row of the scan line Gi-1 of the selection period b. また、i行目の走査線Giの選択期間bは、i+1行目の走査線Gi+1の選択期間aと重なっている。 Also, the selection period b of the scan line Gi of the i-th row overlaps the row i + 1 th scan line Gi + 1 of the selection period a. したがって、選択期間aにおいて、i−1行j+1列目の画素1103に入力されるビデオ信号と同様のものが、i行j列目の画素1103に入力される。 Therefore, in the selection period a, the same as the video signal input to i-1 row j + 1 th pixel 1103 is inputted to the i-th row and j-th column of pixels 1103. さらに、選択期間bにおいて、i行j列目の画素1103に入力されるビデオ信号と同様のものが、i+1行j+1列目の画素1103に入力される。 Further, in the selection period b, the same as the video signal input to the i-th row j-th column of the pixel 1103 is input to row i + 1 j + 1 th pixel 1103. なお、選択期間bにおいて画素1103に入力されるビデオ信号が、本来のビデオ信号であり、選択期間aにおいて画素1103に入力されるビデオ信号が、画素1103のプリチャージ用のビデオ信号である。 Incidentally, the video signal input to the pixel 1103 in the selection period b is an original video signal, the video signal input to the pixel 1103 in the selection period a is a video signal for precharging the pixel 1103. したがって、画素1103それぞれは、選択期間aにおいてi−1行j+1列目の画素1103に入力されるビデオ信号によってプリチャージしたあとに、選択期間bにおいて本来(i行j列目)のビデオ信号を入力する。 Thus, each pixel 1103, after precharging the video signal input to i-1 row j + 1 th pixel 1103 in the selection period a, a video signal of the original in the selection period b (i-th row and j-th column) input.

以上のことから、図14の表示装置は、画素1103に高速にビデオ信号を書き込むことができるため、大型化、高精細化を容易に実現することができる。 From the above, the display device of FIG. 14, it is possible to write the video signal at high speed pixel 1103, size, can be easily realized higher definition. さらに、図14の表示装置は、1フレーム期間において信号線各々は同じ極性のビデオ信号が入力されるため、各信号線の充放電が少なく、低消費電力化を実現できる。 Further, the display device of FIG. 14, since the signal lines each video signal of the same polarity in one frame period is input, less charging and discharging of each signal line, reduction in power consumption can be realized. さらに、図14の表示装置は、ビデオ信号を入力するためのICの負荷が大幅に低減されるため、ICの発熱およびICの消費電力などを低減することができる。 Further, the display device of FIG. 14, the load on the IC for inputting the video signal is greatly reduced, it is possible to reduce such power consumption of the heating and IC of the IC. さらに、図14の表示装置は、第1の走査線駆動回路1402aおよび第2の走査線駆動回路1402bの駆動周波数を約半分にできるため、省電力化を図ることができる。 Further, the display device of FIG. 14, it is possible to the driving frequency of the first scan line driver circuit 1402a and the second scan line driver circuit 1402b to approximately half, it is possible to achieve power saving.

本実施の形態の表示装置は、画素1103の構成および駆動方法によって、さまざまな駆動方法を行うことができる。 Display device of this embodiment, the structure and a driving method of the pixel 1103 can perform various driving methods. 例えば、1フレーム期間において、走査線駆動回路は、走査線を複数回走査してもよい。 For example, in one frame period, the scanning line driving circuit, the scanning line may be scanned a plurality of times.

図11、図13および図14の表示装置は、画素1103の構成によって別の配線などを追加してもよい。 11, the display device of FIGS. 13 and 14, the like may be added to another wire by the configuration of the pixel 1103. 例えば、一定の電位に保たれている電源線、容量線および新たな走査線などを追加してもよい。 For example, a power supply line held at a fixed potential, the like may be added to the capacitor lines and the new scan line. 新たに走査線を追加する場合には、本実施の形態のシフトレジスタを適用した走査線駆動回路を、新たに追加してもよい。 When adding a new scan line, a scan line driver circuit a shift register is applied in this embodiment may be newly added. 別の例として、ダミーの走査線、信号線、電源線または容量線が画素部に配置されていてもよい。 As another example, a dummy scan line, signal line, power supply line or a capacitor line may be arranged in the pixel portion.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容または内容の一部を、別の図で述べた内容または内容の一部にも適用、あるいは組み合わせることができる。 In the present embodiment has been described with reference to various drawings, the part of the contents or the contents described in each drawing, and a part of the content or contents described in another drawing application, or combined it can. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

本実施の形態の各々の図で述べた内容または内容の一部を、別の実施の形態の図で述べた内容または内容の一部にも適用、あるいは組み合わせることができる。 Part of the contents or the contents described in each drawing of this embodiment, also be applied to part of the content or contents described in a drawing in another embodiment mode, or may be combined. さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Moreover, in the drawings of this embodiment mode, by combining each part with part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents described in other embodiments, an example in the case of implementation, an example in which a little modification, an example of changing a part, an example of improvement was described in detail an example of a case is shown and an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態にも適用できる。 Therefore, the contents described in other embodiment modes can be applied to this embodiment. あるいは、組み合わせることができる。 Alternatively, it is possible to combine.

(実施の形態2) (Embodiment 2)
本実施の形態では、実施の形態1とは別のフリップフロップ、当該フリップフロップを有する駆動回路、および当該駆動回路を有する表示装置の構成ならびに駆動方法について説明する。 In this embodiment, another flip-flop in the first embodiment, a driver circuit including the flip-flop, and construction and method of driving a display device including the driver circuit will be described. なお、実施の形態1と同様なものに関しては共通の符号を用いて示し、同一部分または同様な機能を有する部分の詳細な説明は省略する。 Note that components in common with those in the first embodiment are denoted by common reference numerals, and detailed description of the same portions or portions having similar functions is omitted.

本実施の形態のフリップフロップの構成は、実施の形態1と同様のフリップフロップの構成を用いることができる。 Structure of the flip-flop of this embodiment can employ the structure of the same flip-flop in the first embodiment. よって、本実施の形態では、フリップフロップの構成の説明を省略する。 Therefore, in this embodiment, a description thereof will be omitted of the configuration of a flip-flop. ただし、フリップフロップを駆動するタイミングが実施の形態1とは異なる。 However, the timing of driving the flip-flop is different from that of the first embodiment.

本実施の形態の駆動タイミングを、図1(A)に適用した場合について説明するが、本実施の形態の駆動タイミングを図1(B)、図1(C)、図4(A)、図4(B)、図4(C)、図5(A)および図5(B)のフリップフロップと自由に組み合わせて実施することもできる。 The drive timing of this embodiment, there will be described a case of applying in FIG. 1 (A), the drive timing of this embodiment FIG. 1 (B), the FIG. 1 (C), the FIG. 4 (A), the FIG. 4 (B), FIG. 4 (C), the may also FIGS. 5 (a) and 5 to be freely implemented in combination with flip-flops (B). さらに、本実施の形態の駆動タイミングは、実施の形態1に記載の駆動タイミングと、自由に組み合わせて実施することもできる。 Further, the drive timing of this embodiment can the driving timing according to the first embodiment, also be implemented in combination freely.

本実施の形態のフリップフロップの動作について、図1(A)のフリップフロップおよび図16のタイミングチャートを参照して説明する。 The operation of the flip-flop of this embodiment will be described with reference to a timing chart of the flip-flops and 16 in FIG. 1 (A). さらに、図16のタイミングチャートを、セット期間、選択期間、リセット期間、非選択期間に分割して説明する。 Further, the timing chart of FIG. 16, the set period, a selection period, a reset period will be described by dividing the non-selection period. ただし、セット期間は、第1のセット期間および第2のセット期間に分割され、選択期間は第1の選択期間および第2の選択期間に分割される。 However, the set period is divided into a first set period and a second set period, a selection period is divided into a first selection period and the second selection period.

第1の配線121、第5の配線125および第2の配線122には、それぞれ図16に示す信号1621、信号1625および信号1622が入力される。 The first wiring 121, the fifth wiring 125 and the second wiring 122, the signal shown in FIGS 16 1621, signal 1625 and signal 1622 is input. そして、第3の配線123からは、図16に示す信号1623が出力される。 Then, the third wiring 123, a signal 1623 shown in FIG. 16 is outputted. ここで、信号1621、信号1625、信号1622および信号1623は、それぞれ図2に示した信号221、信号225、信号222および信号223に相当する。 Here, the signal 1621, signal 1625, signal 1622 and signal 1623, the signal 221 shown in FIG. 2, respectively, signal 225 corresponds to signal 222 and signal 223. さらに、信号1621、信号1625、信号1622および信号1623を、それぞれスタート信号、クロック信号、リセット信号および出力信号と呼んでもよい。 Further, the signal 1621, the signal 1625, the signal 1622 and signal 1623, a start signal respectively, the clock signal may be referred to as a reset signal and the output signal.

本実施の形態のフリップフロップは、基本的には実施の形態1で説明したフリップフロップと同様に動作する。 Flip-flop of this embodiment operates similarly to the flip-flop described in Embodiment 1 is basically. ただし、本実施の形態のフリップフロップは、第1の配線121にH信号が入力されるタイミングが、クロック信号の1/4周期分遅延しているところが、実施の形態1のフリップフロップと異なる。 However, the flip-flop of this embodiment mode, the timing of H signal to the first wiring 121 is inputted, a place that is delayed by 1/4 period of the clock signal differs from the flip-flop of the first embodiment.

本実施の形態のフリップフロップは、図16に示す第1のセット期間(A1)、第2のセット期間(A2)、リセット期間(C)および非選択期間(D)において、それぞれ図2に示した非選択期間(D)、セット期間(A)、リセット期間(C)および非選択期間(D)と同様の動作をするので説明を省略する。 Flip-flop of this embodiment, a first set period shown in FIG. 16 (A1), a second set period (A2), in the reset period (C) and non-selection period (D), respectively, shown in Figure 2 unselected period (D), set period (a), since the reset period (C) and non-selection period (D) and the same operation will not be described.

図17に示すように、本実施の形態のフリップフロップは、第2の配線122にH信号を入力するタイミングを、クロック信号の1/4周期分遅延させることで、出力信号の立ち下がり時間を大幅に短くすることができる。 As shown in FIG. 17, the flip-flop of this embodiment mode, the timing at which the second wiring 122 for inputting an H-level signal, by delaying 1/4 cycle of the clock signal, the fall time of the output signal it can be much shorter. つまり、図17を適用した本実施の形態のフリップフロップは、図17に示す第1のリセット期間において、第5の配線125にL信号が入力され、ノード141の電位がおおむねV1+Vth101まで下がる。 In other words, the flip-flop of this embodiment according to the FIG. 17, in the first reset period shown in FIG. 17, L signal is input to the fifth wiring 125, the potential of the node 141 falls to approximately V1 + Vth101. したがって、第1のトランジスタ101はオンのままであり、L信号が第3の配線123から出力される。 Accordingly, the first transistor 101 remains on, L signal is output from the third wiring 123. 第3の配線123には、W/Lの値が大きい第1のトランジスタ101を介して、L信号が入力される。 And the third wiring 123 through the first transistor 101 the value of W / L is large, L signal is input. そのため、第3の配線123の電位が、HレベルからLレベルになるまでの時間を大幅に短くできる。 Therefore, the potential of the third wiring 123 can be significantly shortened the time from H level to a L level. その後、図17を適用した本実施の形態のフリップフロップは、図17(C2)に示す第2のリセット期間において、第7のトランジスタ107がオンして、ノード141の電位がV2となる。 Thereafter, the flip-flop of this embodiment according to the FIG. 17, in the second reset period shown in FIG. 17 (C2), the seventh transistor 107 is turned on and the potential of the node 141 becomes V2. このときのノード142の電位(電位1642)は、V1−Vth103となって、第3のトランジスタ103がオンするため、L信号が第3の配線123から出力される。 The potential of the node 142 at this time (the potential 1642), in a V1-Vth103, the third transistor 103 to turn on, L signal is output from the third wiring 123.

本実施の形態のフリップフロップは、実施の形態1に示したフリップフロップと同様の効果を得ることができる。 Flip-flop of this embodiment can achieve the same effect as the flip-flop shown in the first embodiment.

続いて、上述した本実施の形態のフリップフロップを有するシフトレジスタの構成および駆動方法について説明する。 Next, a configuration and a driving method of a shift register having a flip-flop of this embodiment described above.

本実施の形態のシフトレジスタの構成について、図18を参照して説明する。 The structure of the shift register of this embodiment will be described with reference to FIG. 18. 図18のシフトレジスタは、n個のフリップフロップ(フリップフロップ1801_1〜フリップフロップ1801_n)を有する。 The shift register in FIG 18 includes n pieces of flip-flops (flip-flops 1801_1~ flip-flop 1801_n).

図18のシフトレジスタの接続関係について説明する。 Connection relations of the shift register in FIG 18 will be described. 図18のシフトレジスタにおいて、i段目のフリップフロップ1801_i(フリップフロップ1801_1〜フリップフロップ1801_nのうちいずれか一)では、図1(A)に示した第1の配線121が、第10の配線1820_i−1に接続される。 In the shift register in FIG 18, the i-th stage flip-flop 1801_I (any one of the flip-flop 1801_1~ flip flop 1801_N), the first wiring 121 shown in FIG. 1 (A), the tenth wiring 1820_i It is connected to -1. 図1(A)に示した第2の配線122が、第10の配線1820_i+2に接続される。 The second wiring 122 shown in FIG. 1 (A), is connected to the wiring 1820_I + 2 10. 図1(A)に示した第3の配線123が、第10の配線1820_iに接続される。 The third wiring 123 shown in FIG. 1 (A), is connected to a tenth wiring 1820_I. 図1(A)に示した第4の配線124、第8の配線128、第9の配線129、第10の配線130および第11の配線131が、第7の配線1817に接続される。 The fourth wiring 124 shown in FIG. 1 (A), the eighth wiring 128, the ninth wiring 129, the wiring 131 of the tenth wiring 130 and the 11, is connected to a seventh wiring 1817. 図1(A)に示した第5の配線125が、4N−3(Nは1以上の自然数)段目のフリップフロップでは第2の配線1812に接続され、4N−2段目のフリップフロップでは第3の配線1813に接続され、4N−1段目のフリップフロップでは第4の配線1814に接続され、4N段目のフリップフロップでは第5の配線1815に接続される。 The fifth wiring 125 shown in FIG. 1 (A), the 4N-3 (N is a natural number of 1 or more) stage of the flip-flop is connected to the second wiring 1812, in 4N-2 stage flip-flop is connected to the third wiring 1813, the 4N-1 stage flip-flop is connected to the fourth wiring 1814, a 4N-th stage flip-flop is connected to the fifth wiring 1815. 図1(A)に示す第6の配線126および第7の配線127が、第6の配線1816に接続される。 1 the sixth wiring 126 and the seventh wiring 127 shown in (A) is connected to the sixth wiring 1816. ただし、1段目のフリップフロップ1801_1において、図1(A)に示す第1の配線121が、第1の配線1811に接続される。 However, in the first stage flip-flop 1801_1, a first wiring 121 shown in FIG. 1 (A) is connected to the first wiring 1811. n−1段目のフリップフロップ1801_n−1において、図1(A)に示す第2の配線122が、第9の配線1819に接続される。 In n-1 stage flip-flop 1801_n-1, the second wiring 122 shown in FIG. 1 (A) is connected to a ninth wiring 1819. n段目のフリップフロップ1801_nにおいて、図1(A)に示す第2の配線122が、第8の配線1818に接続される。 In the n-th stage flip-flop 1801_N, the second wiring 122 shown in FIG. 1 (A) is connected to the wiring 1818 of the eighth.

本実施の形態のフリップフロップに、図17のタイミングチャートを適用した場合は、i段目のフリップフロップ1801_iにおいて、図1に示す第2の配線122は、第10の配線1820_i+3と接続される。 A flip-flop of this embodiment mode, the case of applying the timing chart of FIG. 17, the flip-flop 1801_i of the i-th stage, the second wiring 122 shown in FIG. 1 is connected to a wiring 1820_i + 3 of the 10th. したがって、n−3段目のフリップフロップ1801_n−3において、図1(A)に示す第2の配線122には、新たに追加した配線が接続される。 Accordingly, in the n-3 stage flip-flop 1801_n-3, the second wiring 122 shown in FIG. 1 (A), is connected to the additionally provided wiring.

第1の配線1811、第2の配線1812、第3の配線1813、第4の配線1814、第5の配線1815、第8の配線1818および第9の配線1819を、それぞれ第1の信号線、第2の信号線、第3の信号線、第4の信号線、第5の信号線、第6の信号線および第7の配線と呼んでもよい。 The first wiring 1811, the second wiring 1812, the third wiring 1813, the fourth wiring 1814, the fifth wiring 1815, the wiring 1819 of the eighth wiring 1818 and the ninth, a first signal line, second signal line, a third signal line, a fourth signal line, a fifth signal line, and a sixth signal line and the seventh wiring. さらに、第6の配線1816および第7の配線1817を、それぞれ第1の電源線および第2の電源線と呼んでもよい。 Further, the sixth wiring 1816 and the seventh wiring 1817 of, may be referred to as a first power supply line and the second power supply line, respectively.

次に、図18に示したシフトレジスタの動作について、図19のタイミングチャートおよび図20のタイミングチャートを参照して説明する。 Next, operation of the shift register shown in FIG. 18 will be described with reference to a timing chart of the timing chart and 20 in FIG. 19. ここで、図19のタイミングチャートは、走査期間と帰線期間とに分割されている。 Here, the timing chart of FIG. 19 is divided into a scan period and a blanking period.

第6の配線1816には、V1の電位が供給される。 The wiring 1816 of the sixth, the potential of V1 is supplied. また、第7の配線1817には、V2の電位が供給される。 In addition, the seventh wiring 1817, the potential of V2 is supplied.

第1の配線1811、第2の配線1812、第3の配線1813、第4の配線1814、第5の配線1815、第8の配線1818および第9の配線1819には、それぞれ図19に示す信号1911、信号1912、信号1913、信号1914、信号1915、信号1918および信号1919が入力される。 The first wiring 1811, the second wiring 1812, the third wiring 1813, the fourth wiring 1814, the fifth wiring 1815, the eighth wiring 1818, and the ninth wiring 1819, the signal shown in FIG. 19, respectively 1911, signal 1912, signal 1913, signal 1914, signal 1915, signal 1918 and signal 1919 is input. ここで、信号1911、信号1912、信号1913、信号1914、信号1915、信号1918および信号1919は、H信号の電位がV1、L信号の電位がV2のデジタル信号である。 Here, the signal 1911, signal 1912, signal 1913, signal 1914, signal 1915, signal 1918 and signal 1919, the potential of the potential of the H signal is V1, L signal is a digital signal V2. さらに、信号1911、信号1912、信号1913、信号1914、信号1915、信号1918および信号1919を、それぞれスタート信号、第1のクロック信号、第2のクロック信号、第3のクロック信号、第4のクロック信号、第1のリセット信号および第2のリセット信号と呼んでもよい。 Further, the signal 1911, signal 1912, signal 1913, signal 1914, signal 1915, the signal 1918 and signal 1919 respectively start signal, a first clock signal, a second clock signal, the third clock signal, the fourth clock signals may be referred to as a first reset signal and the second reset signal.

ただし、第1の配線1811〜第9の配線1819には、それぞれさまざまな信号、電位および電流が入力されてもよい。 However, the first wiring 1811~ ninth wiring 1819, a variety of signals, potential and current may be input.

第10の配線1820_1〜1820_nからは、それぞれH信号の電位がV1、L信号の電位がV2のデジタル信号1920_1〜1920_nが出力される。 From the tenth wiring 1820_1~1820_N, potentials of H signal V1, the potential of the L signal is a digital signal 1920_1~1920_n of V2 is outputted. さらに、実施の形態1と同様に、第10の配線1820_1〜1820_nにそれぞれバッファ接続することで、動作させやすくできる。 Furthermore, as in the first embodiment, by respectively buffers connected to the tenth wiring 1820_1~1820_N, it can easily be operated.

フリップフロップ1801_iのスタート信号として、第10の配線1820_i−1から出力される信号を用い、リセット信号として、第10の配線1820_i+2から出力される信号を用いる。 As a start signal of the flip-flop 1801_I, using a signal output from the wiring 1820_i-1 of the first 10, as a reset signal, using a signal output from the wiring 1820_i + 2 of the 10th. ここで、フリップフロップ1801_1のスタート信号は、第1の配線1811から入力される。 Here, the start signal of the flip-flop 1801_1 is input from the first wiring 1811. フリップフロップ1801_n−1の第2のリセット信号は、第9の配線1819から入力される。 The second reset signal of the flip-flop 1801_n-1 is input from the ninth wiring 1819. フリップフロップ1801_nの第1のリセット信号は、第8の配線1818から入力される。 First reset signal of the flip-flop 1801_n is input from the wiring 1818 of the eighth. ただし、フリップフロップ1801_n−1の第2のリセット信号として、第10の配線1820_1から出力される信号を用い、フリップフロップ1801_nの第1のリセット信号として、第10の配線1820_2から出力される信号を用いてもよい。 However, as the second reset signal of the flip-flop 1801_N-1, using a signal output from the tenth wiring 1820_1, as the first reset signal of the flip-flop 1801_N, a signal output from the tenth wiring 1820_2 it may be used. あるいは、フリップフロップ1801_n−1の第2のリセット信号として、第10の配線1820_2から出力される信号を用い、フリップフロップ1801_nの第1のリセット信号として、第10の配線1820_3から出力される信号を用いてもよい。 Alternatively, as a second reset signal of the flip-flop 1801_N-1, using a signal output from the tenth wiring 1820_2, as the first reset signal of the flip-flop 1801_N, a signal output from the tenth wiring 1820_3 it may be used. あるいは、第1のダミーのフリップフロップおよび第2のダミーのフリップフロップを新たに配置して、第1のダミーのフリップフロップの出力信号および第2のダミーのフリップフロップの出力信号を、それぞれ第1のリセット信号および第2のリセット信号として用いてもよい。 Alternatively, the first dummy flip-flop and a second dummy flip-flop is newly arranged, the output signal of the first output signal of the dummy flip-flop and a second dummy flip-flop, a respective one it may be used as the reset signal and the second reset signal. こうすることで、配線数および信号数を減らすことができる。 In this way, it is possible to reduce the number of wirings and the number of signals.

図20に示すように、例えば、フリップフロップ1801_iが、第1の選択期間となると、第10の配線1820_iからH信号(選択信号)が出力される。 As shown in FIG. 20, for example, flip-flop 1801_i is, when the first selection period, H signal (selection signal) is output from the tenth wiring 1820_I. このとき、フリップフロップ1801_i+1は、第2のセット期間となる。 At this time, the flip-flop 1801_i + 1 becomes the second set period. その後、フリップフロップ1801_iが、第2の選択期間となっても、第10の配線1820_iからは、H信号が出力されたままである。 Thereafter, the flip-flop 1801_i is, even when the second selection period, the tenth wiring 1820_I, remains H signal is outputted. このとき、フリップフロップ1801_i+1は、第1の選択期間となる。 At this time, the flip-flop 1801_I + 1 becomes the first selection period. その後、フリップフロップ1801_iが、リセット期間となると、第10の配線1820_iからL信号が出力される。 Thereafter, the flip-flop 1801_i is, when the reset period, L signal is output from the tenth wiring 1820_I. このとき、フリップフロップ1801_i+1は、第2の選択期間となる。 At this time, the flip-flop 1801_i + 1 is a second selection period. その後、フリップフロップ1801_iが、非選択期間となっても、第10の配線1820_iからは、L信号が出力されたままである。 Thereafter, the flip-flop 1801_i is, even in the non-selection period, the tenth wiring 1820_I, remains L signal is outputted. このとき、フリップフロップ1801_i+1は、リセット期間となる。 At this time, the flip-flop 1801_i + 1 is composed of a reset period.

こうして、図18のシフトレジスタは、選択信号を、第10の配線1820_1から順に第10の配線1820_nまで出力できる。 Thus, the shift register in FIG. 18, the selection signal can be output from the tenth wiring 1820_1 to the tenth wiring 1820_n in this order. さらに、図18のシフトレジスタは、フリップフロップ1801_iの第2の選択期間と、フリップフリップ1801_i+1の第1の選択期間とが同一の期間となるため、同じ期間に第10の配線1820_iと第10の配線1820_i+1から選択信号を出力できる。 Further, the shift register in FIG 18 includes a second selection period of the flip-flop 1801_I, since the first selection period of the flip-flop 1801_i + 1 are the same period, the same period of the tenth wiring 1820_i and the tenth from the wiring 1820_i + 1 can output a selection signal.

本実施の形態のフリップフロップを適用したシフトレジスタは、高精細な表示装置または大型表示装置に適用できる。 Shift register to which the flip-flop of this embodiment can be applied to high-definition display device or a large display device. さらに、本実施の形態のシフトレジスタは、実施の形態1に示したシフトレジスタと同様の効果を得ることができる。 Further, the shift register of this embodiment, it is possible to obtain the same effect as a shift register shown in Embodiment 1.

続いて、上述した本実施の形態のシフトレジスタを有する表示装置の構成および駆動方法について説明する。 Next, a configuration and a driving method of a display device including a shift register of the present embodiment described above. ただし、本実施の形態の表示装置は、少なくとも本実施の形態のフリップフロップを有していればよい。 However, the display device of this embodiment, may have a flip-flop of the at least the present embodiment.

本実施の形態の表示装置の構成について、図21を参照して説明する。 Structure of a display device of the present embodiment will be described with reference to FIG. 21. 図21の表示装置は、走査線G1〜走査線Gnが、走査線駆動回路2102によって走査される。 Display device 21, the scanning line G1~ scanning line Gn is scanned by the scanning line driver circuit 2102. さらに、図21の表示装置は、奇数行目の画素1103には、奇数行目の信号線からビデオ信号を入力し、偶数行目の画素1103には、偶数行目の信号線からビデオ信号を入力する。 Further, the display device of FIG. 21, the odd-numbered rows of pixels 1103, a video signal is input from the odd-numbered row of the signal lines, the even rows of pixels 1103, a video signal from the even rows of the signal line input. なお、図11の構成と共通するところは、共通の符号を用いてその説明を省略する。 Incidentally, that components in common with those of FIG. 11 will be omitted by common reference numerals.

図21の表示装置は、走査線駆動回路2102に、本実施の形態のシフトレジスタを適用することによって、1つの走査線駆動回路によって、図14の表示装置と同様の動作ができる。 Display device of FIG. 21, the scan line driver circuit 2102, by applying the shift register of this embodiment, the one scan line driver circuit may display the same operation of Figure 14. その結果、図14の表示装置と同様の効果を得ることができる。 As a result, it is possible to obtain the same effect as the display device in FIG 14.

図13と同様に、走査線G1〜走査線Gnが、第1の走査線駆動回路2202aおよび第2の走査線駆動回路2202bによって走査されてもよい。 Similar to FIG. 13, the scanning line G1~ scanning line Gn may be scanned by the first scan line driver circuit 2202a and the second scan line driver circuit 2202 b. その結果、図13の表示装置と同様の効果を得ることができる。 As a result, it is possible to obtain the same effect as the display device in FIG 13. その場合の構成を図22に示す。 The case construction shown in FIG. 22.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容または内容の一部を、別の図で述べた内容または内容の一部にも適用、あるいは組み合わせることができる。 In the present embodiment has been described with reference to various drawings, the part of the contents or the contents described in each drawing, and a part of the content or contents described in another drawing application, or combined it can. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

本実施の形態の各々の図で述べた内容または内容の一部を、別の実施の形態の図で述べた内容または内容の一部にも適用、あるいは、組み合わせることができる。 Part of the contents or the contents described in each drawing of this embodiment, also be applied to part of the content or contents described in a drawing in another embodiment mode, or may be combined. さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Moreover, in the drawings of this embodiment mode, by combining each part with part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents described in other embodiments, an example in the case of implementation, an example in which a little modification, an example of changing a part, an example of improvement was described in detail an example of a case is shown and an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態にも適用、あるいは、組み合わせることができる。 Therefore, the contents described in other embodiments, also apply to this embodiment, or may be combined.

(実施の形態3) (Embodiment 3)
本実施の形態では、実施の形態1および実施の形態2とは別のフリップフロップ、当該フリップフロップを有する駆動回路、および当該駆動回路を有する表示装置の構成ならびに駆動方法について説明する。 In this embodiment, another flip-flop to the first embodiment and the second embodiment, a driver circuit including the flip-flop, and construction and method of driving a display device including the driver circuit will be described. 本実施の形態のフリップフロップは、フリップフロップの出力信号と、フリップフロップの転送信号と、を別々のトランジスタによって別々の配線から出力することを特徴とする。 Flip-flop of this embodiment is characterized with an output signal of the flip-flop, to output the transfer signal of the flip-flop, from different wirings by different transistors. なお、実施の形態1および実施の形態2と同様なものに関しては共通の符号を用いて示し、同一部分または同様な機能を有する部分の詳細な説明は省略する。 Note that components in common with those in Embodiment 1 and Embodiment 2 are denoted by common reference numerals, and detailed description of the same portions or portions having similar functions is omitted.

本実施の形態のフリップフロップの基本構成について、図23を参照して説明する。 The basic structure of the flip-flop of this embodiment will be described with reference to FIG. 23. 図23に示すフリップフロップは、図1(A)のフリップフロップに、第9のトランジスタ109および第10のトランジスタ110を追加したものと同様である。 Flip-flop shown in FIG 23, the flip-flop of FIG. 1 (A), is similar to that added the transistor 109 and the tenth transistor 110 of the ninth.

図23のフリップフロップの接続関係について説明する。 Connection of the flip-flop of FIG. 23 will be described. 第9のトランジスタ109の第1の電極が、第13の配線133に接続され、第9のトランジスタ109の第2の電極が、第12の配線132に接続され、第9のトランジスタ109のゲート電極が、ノード141に接続されている。 A first electrode of the ninth transistor 109 is connected to the thirteenth wiring 133, the second electrode of the ninth transistor 109 is connected to the wiring 132 of the first 12, the gate electrode of the ninth transistor 109 but it is connected to the node 141. 第10のトランジスタ110の第1の電極が、第14の配線134に接続され、第10のトランジスタ110の第2の電極が、第12の配線132に接続され、第10のトランジスタ110のゲート電極がノード142に接続されている。 A first electrode of the tenth transistor 110 is connected to the fourteenth wiring 134, a second electrode of the tenth transistor 110 is connected to the wiring 132 of the first 12, the gate electrode of the tenth transistor 110 There is connected to the node 142. その他の接続関係は、図1(A)と同様である。 Other connection relationships are the same as FIG. 1 (A).

第13の配線133および第14の配線134を、それぞれ第5の信号線および第8の電源線と呼んでもよい。 The thirteenth wire 133 and the fourteenth wiring 134 may be referred to as a fifth signal line and the eighth power supply line, respectively.

次に、図23に示したフリップフロップの動作について、図24のタイミングチャートを参照して説明する。 Next, operations of the flip-flop shown in FIG 23 will be described with reference to the timing chart of FIG 24. ここで、図24のタイミングチャートを、セット期間、選択期間、リセット期間および非選択期間に分割して説明する。 Here, the timing chart of FIG. 24, the set period, a selection period, is described by being divided into a reset period and non-selection period. ただし、セット期間、リセット期間および非選択期間を合わせて非選択期間と呼ぶこともある。 However, the set period, sometimes referred to as non-selection period combined reset period and non-selection period.

第3の配線123および第12の配線132からは、それぞれ信号223、信号232が出力される。 From the third wiring 123 and the twelfth wiring 132, respectively signal 223, signal 232 is output. 信号232はフリップフロップの出力信号であり、信号223はフリップフロップの転送信号である。 Signal 232 is the output signal of the flip-flop, the signal 223 is a transfer signal of the flip-flop. ただし、信号223をフリップフロップの出力信号、信号232をフリップフロップの転送信号としてもよい。 However, the output signal of the signal 223 flip-flops, may signal 232 as the transfer signal of the flip-flop.

信号232をフリップフロップの出力信号、信号223をフリップフロップの転送信号として用いる場合は、第9のトランジスタ109のW/Lの値を、第1のトランジスタ101〜第10のトランジスタ110のW/Lの中で最大とするとよい。 The output signal of the signal 232 flip-flop, when using a signal 223 as the transfer signal of the flip-flop, the value of W / L of the ninth transistor 109, the transistor 110 of the first transistor 101 to the 10 W / L may maximum to be in. また、信号223をフリップフロップの出力信号、信号232をフリップフロップの転送信号として用いる場合は、第1のトランジスタ101のW/Lの値を、第1のトランジスタ101〜第10のトランジスタ110のW/Lの中で最大とするとよい。 The output signal of the signal 223 flip-flop, when using a signal 232 as the transfer signal of the flip-flop, the value of W / L of the first transistor 101, the first transistor 101 to the tenth transistor 110 W / or the maximum to be in the L.

本実施の形態では、すでに述べたように、フリップフロップの出力信号と、フリップフロップの転送信号と、を別々のトランジスタによって別々の配線から出力することを特徴とする。 In this embodiment, as already mentioned, it characterized the output signal of the flip-flop, to output the transfer signal of the flip-flop, from different wirings by different transistors. つまり、図23のフリップフロップは、第1のトランジスタ101および第2のトランジスタ102によって、第3の配線123から信号を出力する。 In other words, the flip-flop in FIG. 23, the first transistor 101 and second transistor 102, and outputs a signal from the third wiring 123. また、第9のトランジスタ109および第10のトランジスタ110によって、第12の配線132から信号を出力する。 Further, the ninth transistor 109 and the tenth transistor 110, and outputs the signal from the twelfth wire 132. さらに、第9のトランジスタ109および第10のトランジスタ110は、第1のトランジスタ101および第2のトランジスタ102と同じように接続されるため、図24に示すように、第12の配線132から出力される信号(信号232)は、第3の配線123から出力される信号(信号223)とおおむね同じ波形である。 Further, the transistor 110 of the transistor 109 and the tenth of the ninth to be connected in the same manner as the first transistor 101 and second transistor 102, as shown in FIG. 24, is output from the twelfth wire 132 signal (signal 232) that is substantially the same waveform as the signal (signal 223) output from the third wiring 123.

第1のトランジスタ101は、次の段の第5のトランジスタ105のゲート電極、および第8のトランジスタ108のゲート電極に電荷を供給できればよいので、第1のトランジスタ101のW/Lの値は、第5のトランジスタ105のW/Lの値の2倍以下とすることが好ましい。 The first transistor 101, a gate electrode of the fifth transistor 105 of the next stage, and since the 8 it is sufficient supply charge to the gate electrode of the transistor 108, the value of W / L of the first transistor 101, is preferably not more than twice the value of W / L of the fifth transistor 105. より好ましくは第5のトランジスタ105のW/Lの値以下とするとよい。 More preferably it may be less than the value of W / L of the fifth transistor 105.

第9のトランジスタ109および第10のトランジスタ110は、それぞれ第1のトランジスタ101および第2のトランジスタ102と同様の機能を有する。 Transistors 110 of the transistor 109 and the tenth of the ninth has the same function as that of the first transistor 101 and second transistor 102, respectively. さらに、第9のトランジスタ109および第10のトランジスタ110をバッファ部と呼んでもよい。 Furthermore, the transistors 110 of the transistor 109 and the tenth of the ninth may be referred to as a buffer portion.

以上のことから、図23のフリップフロップは、第12の配線132に大きな負荷が接続され、信号232に遅延、なまりなどが生じても、誤動作を防止することができる。 From the above, the flip-flop in FIG 23 is connected to a large load to the twelfth wiring 132, the delay in the signal 232, even if such rounding, it is possible to prevent malfunction. なぜなら、図23のフリップフロップは、フリップフロップの出力信号と、フリップフロップの転送信号と、を別々のトランジスタによって別々の配線から出力することによって、出力信号の遅延、なまりなどの影響を受けないからである。 This is because the flip-flop in FIG. 23, the output signal of the flip-flop, and the transfer signal of the flip-flop by outputting from different wirings by different transistors, the delay of the output signal, unaffected such rounding it is.

図23のフリップフロップは、実施の形態1および実施の形態2で説明したフリップフロップと同様の効果を得ることができる。 Flip-flop in FIG. 23, it is possible to obtain the same effect as the flip-flop described in Embodiment 1 and Embodiment 2.

本実施の形態のフリップフロップは、図1(B)、図1(C)、図4(A)、図4(B)、図4(C)、図5(A)および図5(B)と自由に組み合わせて実施することができる。 Flip-flop of this embodiment mode, FIG. 1 (B), the FIG. 1 (C), the FIG. 4 (A), the FIG. 4 (B), the FIG. 4 (C), the FIGS. 5 (A) and 5 (B) it can be implemented by being freely combined with. さらに、本実施の形態のフリップフロップは、実施の形態1に記載の駆動タイミングおよび実施の形態2に記載の駆動タイミングと、自由に組み合わせて実施することができる。 Further, the flip-flop of this embodiment mode, a driving timing according to driving timing and Embodiment 2 according to the first embodiment can be implemented freely combined.

続いて、上述した本実施の形態のフリップフロップを有するシフトレジスタの構成および駆動方法について説明する。 Next, a configuration and a driving method of a shift register having a flip-flop of this embodiment described above.

本実施の形態のシフトレジスタの構成について、図25を参照して説明する。 The structure of the shift register of this embodiment will be described with reference to FIG. 25. 図25のシフトレジスタは、n個のフリップフロップ(フリップフロップ2501_1〜フリップフロップ2501_n)を有する。 The shift register in FIG 25 includes n pieces of flip-flops (flip-flops 2501_1~ flip-flop 2501_n).

フリップフロップ2501_1〜フリップフロップ2501_n、第1の配線2511、第2の配線2512、第3の配線2513、第4の配線2514、第5の配線2515および第6の配線2516は、図7のフリップフロップ701_1〜フリップフロップ701_n、第1の配線711、第2の配線712、第3の配線713、第4の配線714、第5の配線715および第6の配線716に相当し、同様の信号または同様の電源電圧が入力される。 Flip flop 2501_1~ flip flop 2501_N, a first wiring 2511, the second wiring 2512, the third wiring 2513, the fourth wiring 2514, the fifth wiring 2515 and the sixth wiring 2516, the flip-flop of FIG. 7 701_1~ flip flop 701_N, the first wiring 711, the second wiring 712, the third wiring 713, the fourth wiring 714 corresponds to the fifth wiring 715 and the sixth wiring 716, the same signal or the like the power supply voltage of is input. そして、第7の配線2517_1〜第7の配線2517_nと第8の配線2518_1〜第8の配線2518_nは、図7の第7の配線717_1〜第7の配線717_nに相当する。 Then, the seventh wiring 2517_1~ seventh wiring 2517_n and eighth wirings 2518_1~ the eighth wiring 2518_n correspond to the seventh wiring 717_1~ seventh wiring 717_n in FIG.

次に、図25に示したシフトレジスタの動作について、図26のタイミングチャートを参照して説明する。 Next, operation of the shift register shown in FIG. 25 will be described with reference to the timing chart of FIG 26.

図25に示すシフトレジスタの動作は、図7に示したシフトレジスタの動作と比較して、出力信号と、転送信号とを、別々の配線に出力するところが異なる。 Operation of the shift register shown in FIG. 25, as compared to the operation of the shift register shown in FIG. 7, the output signal, and transfer signal, the place to be output to different wirings different. 具体的には、出力信号は、第8の配線2518_1〜第8の配線2518_nそれぞれに出力され、転送信号は、第7の配線2517_1〜第7の配線2517_nそれぞれに出力される。 Specifically, the output signal is output to each eighth wiring 2518_1~ the eighth wiring 2518_N, transfer signals are output to the respective seventh wiring 2517_1~ seventh wiring 2517_N.

図25のシフトレジスタは、第8の配線2518_1〜第8の配線2518_nに大きな負荷(抵抗および容量など)が接続されても、負荷の影響を受けずに動作することができる。 The shift register in FIG 25 can be a large load to the eighth wiring 2518_1~ the eighth wiring 2518_N (such as resistance and capacitance) is also connected, it operates without being affected by the load. さらに、図25のシフトレジスタは、第8の配線2518_1〜第8の配線2518_nのいずれかが、電源線または信号線とショートしても、正常動作を続けることができる。 Further, the shift register in FIG. 25, any one of the eighth wiring 2518_1~ the eighth wiring 2518_n can be short-circuited and the power line or a signal line, it is possible to continue the normal operation. したがって、図25のシフトレジスタは、動作効率の向上、信頼性の向上および歩留まりの向上を図ることができる。 Therefore, the shift register in FIG. 25, it is possible to achieve improvement of the operating efficiency, the improvement of improvement of reliability and yield. なぜなら、図25のシフトレジスタは、各フリップフロップの転送信号と、各フリップフロップの出力信号と、を分割しているからである。 This is because the shift register in FIG. 25, the transfer signal of each flip-flop, because divides the output signal of each flip-flop, a.

本実施の形態のフリップフロップを適用したシフトレジスタは、実施の形態1および実施の形態2で説明したシフトレジスタと同様の効果を得ることができる。 Shift register to which the flip-flop of this embodiment can achieve the same effect as a shift register described in Embodiment 1 and Embodiment 2.

本実施の形態のシフトレジスタは、図7および図10のシフトレジスタと自由に組み合わせて実施することができる。 Shift register of this embodiment can be freely implemented in combination with the shift register of FIG. 7 and FIG. 10. さらに、本実施の形態のシフトレジスタは、実施の形態1および実施の形態2の記載と自由に組み合わせて実施することができる。 Further, the shift register of this embodiment mode can be implemented freely combining with the description of the first embodiment and the second embodiment.

本実施の形態の表示装置として、図11、図13、図14、図21および図22の表示装置を用いることができる。 As the display device of this embodiment, 11, 13, 14, can use the display device of FIGS. 21 and 22. したがって、本実施の形態の表示装置は、実施の形態1および実施の形態2で説明した表示装置と同様の効果を得ることができる。 Therefore, the display device of the present embodiment can achieve the same effect as the display device described in the first embodiment and the second embodiment.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容または内容の一部を、別の図で述べた内容または内容の一部にも適用、あるいは、組み合わせることができる。 In the present embodiment has been described with reference to various drawings, the part of the contents or the contents described in each drawing, and a part of the content or contents described in another drawing application, or combined be able to. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

本実施の形態の各々の図で述べた内容または内容の一部を、別の実施の形態の図で述べた内容または内容の一部にも適用、あるいは、組み合わせることができる。 Part of the contents or the contents described in each drawing of this embodiment, also be applied to part of the content or contents described in a drawing in another embodiment mode, or may be combined. さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Moreover, in the drawings of this embodiment mode, by combining each part with part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents described in other embodiments, an example in the case of implementation, an example in which a little modification, an example of changing a part, an example of improvement was described in detail an example of a case is shown and an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態にも適用、あるいは、組み合わせることができる。 Therefore, the contents described in other embodiments, also apply to this embodiment, or may be combined.

(実施の形態4) (Embodiment 4)
本実施の形態では、本明細書のフリップフロップが有するトランジスタに、Pチャネル型トランジスタを適用した場合について説明する。 In this embodiment, the transistor flip-flop of this specification has, be described as applied to P-channel transistor. さらに、当該フリップフロップを有する駆動回路、および当該駆動回路を有する表示装置の構成ならびに駆動方法について説明する。 Further, a driver circuit including the flip-flop, and construction and method of driving a display device including the driver circuit will be described.

本実施の形態のフリップフロップは、図1(A)のフリップフロップが有するトランジスタの極性を、Pチャネル型とした場合について説明する。 Flip-flop of this embodiment, the polarity of the transistor included in the flip-flop in FIG. 1 (A), the case will be described where the P-channel type. したがって、図27のフリップフロップは、図1のフリップフロップと同様の効果を得ることができる。 Accordingly, the flip-flop in FIG. 27, it is possible to obtain the same effect as the flip-flop of FIG. なお、図1(B)、図1(C)、図4(A)、図4(B)、図4(C)、図5(A)、図5(B)および図23に示したフリップフロップが有するトランジスタの極性を、Pチャネル型とすることもできる。 Incidentally, FIG. 1 (B), the FIG. 1 (C), the FIG. 4 (A), the FIG. 4 (B), the FIG. 4 (C), the FIG. 5 (A), the flip that shown in FIG. 5 (B) and 23 the polarity of the transistor flop has, may be a P-channel type. なお、本実施の形態のフリップフロップは、実施の形態1乃至実施の形態3の記載と自由に組み合わせて実施することもできる。 Note that in the flip-flop of this embodiment can also be implemented by being freely combined with the description of Embodiment 1 to Embodiment 3.

本実施の形態のフリップフロップの基本構成について、図27を参照して説明する。 The basic structure of the flip-flop of this embodiment will be described with reference to FIG. 27. 図27に示すフリップフロップは、第1のトランジスタ2701〜第8のトランジスタ2708を有する。 Flip-flop shown in FIG 27 includes a transistor 2708 of the first transistor 2701~ eighth. そして、第1のトランジスタ2701〜第8のトランジスタ2708は、図1(A)の第1のトランジスタ101〜第8のトランジスタ108にそれぞれ対応する。 Then, the transistor 2708 of the first transistor 2701~ eighth respectively correspond to transistor 108 of the first transistor 101 to eighth FIG 1 (A). ただし、第1のトランジスタ2701〜第8のトランジスタ2708は、Pチャネル型トランジスタとし、ゲート・ソース間電圧の絶対値(|Vgs|)が、しきい値電圧の絶対値(|Vth|)を上回ったとき(VgsがVthを下回ったとき)、導通状態になるものとする。 However, the transistor 2708 of the first transistor 2701~ eighth and P-channel transistors, the absolute value of the gate-source voltage exceeds the (| Vgs |) is the absolute value of the threshold voltage (| | Vth) when in (Vgs is when below Vth), and is turned on.

本実施の形態のフリップフロップは、第1のトランジスタ2701〜第8のトランジスタ2708が、全てPチャネル型トランジスタで構成されていることを特徴とする。 Flip-flop of this embodiment, the transistor 2708 of the first transistor 2701~ eighth, characterized in that they are all composed of a P-channel transistor. したがって、本実施の形態のフリップフロップは、製造工程の簡略化、製造コストの削減および歩留まりの向上を図ることができる。 Accordingly, the flip-flop of this embodiment mode, simplification of a manufacturing process, it is possible to improve the reduction and the yield of the manufacturing cost.

図27のフリップフロップの接続関係は、図1(A)と同様なので省略する。 Connection of the flip-flop of FIG. 27 will be omitted because it is the same as FIG. 1 (A).

図27の第1の配線2721〜第11の配線2731は、図1の第1の配線121〜第11の配線131にそれぞれ相当する。 Wiring 2731 of the first wiring 2721~ 11 of FIG. 27 respectively correspond to the wiring 131 of the first wiring 121 to 11 of Figure 1.

次に、図27に示したフリップフロップの動作について、図28のタイミングチャートを参照して説明する。 Next, operations of the flip-flop shown in FIG 27 will be described with reference to the timing chart of FIG 28. ここで、図28のタイミングチャートをセット期間、選択期間、リセット期間および非選択期間に分割して説明する。 Here, set period to the timing chart of FIG. 28, the selection period will be described by being divided into a reset period and non-selection period. ただし、セット期間、リセット期間および非選択期間を合わせて非選択期間と呼ぶこともある。 However, the set period, sometimes referred to as non-selection period combined reset period and non-selection period.

図28のタイミングチャートは、図2のタイミングチャートのHレベルとLレベルを反転したものと、同様である。 The timing chart of FIG. 28, an inverted version of the H and L levels of the timing chart of FIG. 2 is similar. つまり、図27のフリップフロップは、図1(A)のフリップフロップと比較して、入力信号および出力信号のHレベルとLレベルとが反転しただけである。 In other words, the flip-flop in FIG. 27, as compared to the flip-flop of FIG. 1 (A), the H-level and L-level of the input signal and the output signal is only inverted. なお、信号2821、信号2825、信号2841、信号2842、信号2822および信号2823は、図2の信号221、信号225、信号241、信号242、信号222および信号223にそれぞれ相当する。 The signal 2821, signal 2825, signal 2841, signal 2842, signal 2822 and signal 2823, the signal 221 of FIG. 2, signal 225, signal 241, signal 242, which corresponds to the signal 222 and signal 223.

なお、図27のフリップフロップに供給されている電源電圧は、図1(A)のフリップフロップと比較して、V1とV2とが反転している。 The power supply voltage supplied to the flip-flop of FIG. 27, as compared to the flip-flop of FIG. 1 (A), V1 and the V2 is inverted.

まず、図28の(A)に示すセット期間における、フリップフロップの動作を説明する。 First, in the set period shown in (A) of FIG. 28, the operation of the flip-flop. ノード2741の電位2841がV2+|Vth2705|となる。 Potential 2841 of the node 2741 is V2 + | Vth2705 | become. そして、ノード2741は、電位をV2+|Vth2705|に維持したまま浮遊状態となる。 Then, the node 2741, a potential V2 + | a floating state while keeping the | Vth2705. このとき、ノード2742では、電位2842がV1−θ(θ:任意の正の数)となる。 At this time, the node 2742, a potential 2842 is V1-theta: the (theta any positive number). なお、第1のトランジスタ2701および第2のトランジスタ2702がオンしているため、H信号が第3の配線2723から出力される。 Note that the first transistor 2701 and the second transistor 2702 because of the ON, H signal is output from the third wiring 2723.

図28の(B)に示す選択期間における、フリップフロップの動作を説明する。 In the selection period shown in (B) of FIG. 28, the operation of the flip-flop. ノード2741の電位2841がブートストラップ動作によって、V2−|Vth2701|−γ(Vth2701:第1のトランジスタ2701のしきい値電圧、γ:任意の正の数)となる。 The potential 2841 bootstrap operation of the node 2741, V2- | Vth2701 | -γ (Vth2701: threshold voltage of the first transistor 2701, gamma: an arbitrary positive number) becomes. よって、第1のトランジスタ2701がオンするので、L信号が第3の配線2723から出力される。 Accordingly, the first transistor 2701 is so turned on, L signal is output from the third wiring 2723.

図28の(C)に示すリセット期間における、フリップフロップの動作を説明する。 In the reset period shown in (C) of FIG. 28, the operation of the flip-flop. 第7のトランジスタ2707がオンするため、ノード2741の電位2841は、V1となる。 Since the seventh transistor 2707 is turned on, the potential 2841 of the node 2741 becomes V1. よって、第1のトランジスタ2701がオフする。 Accordingly, the first transistor 2701 is turned off. このとき、ノード2742の電位2842は、V2+|Vth2703|となり、第2のトランジスタ2702がオンする。 At this time, the potential 2842 of the node 2742, V2 + | Vth2703 |, and the second transistor 2702 is turned on. よって、H信号が、第3の配線2723から出力される。 Thus, H signal is output from the third wiring 2723.

図28の(D)に示す非選択期間における、フリップフロップの動作を説明する。 In the non-selection period shown in (D) of FIG. 28, the operation of the flip-flop. ノード2741の電位2841はV1のままである。 Potential 2841 of the node 2741 remains at V1. そして、ノード2742の電位2842もV2+|Vth2703|のままなので、第2のトランジスタ2702はオンのままである。 Then, the potential 2842 of the node 2742 also V2 + | Vth2703 | since left, the second transistor 2702 is kept ON. よって、H信号が、第3の配線2723から出力される。 Thus, H signal is output from the third wiring 2723.

本実施の形態のシフトレジスタは、本実施の形態のフリップフロップを、実施の形態1乃至実施の形態3に記載のシフトレジスタと、自由に組み合わせて実施することができる。 Shift register of this embodiment, the flip-flop of this embodiment mode, the shift register described in Embodiment 1 to Embodiment 3 can be implemented by being freely combined. 例えば、本実施の形態のシフトレジスタは、本実施の形態のフリップフロップを図7、図10および図25のシフトレジスタと、自由に組み合わせて実施することができる。 For example, the shift register of this embodiment, the flip-flop of this embodiment mode 7, the shift register in FIG. 10 and FIG. 25 can be implemented by being freely combined. ただし、本実施の形態のシフトレジスタは、実施の形態1乃至実施の形態3に記載のシフトレジスタと比較して、HレベルとLレベルが反転している。 However, the shift register of this embodiment, as compared to the shift register described in Embodiment 1 to Embodiment 3, H level and L level are inverted.

本実施の形態の表示装置は、本実施の形態のシフトレジスタを、実施の形態1乃至実施の形態3に記載の表示装置と、自由に組み合わせて実施することができる。 Display device of this embodiment, the shift register of this embodiment, the display device according to Embodiment 1 to Embodiment 3 can be implemented by being freely combined. 例えば、本実施の形態の表示装置は、図11、図13、図14、図21および図22の表示装置と、自由に組み合わせて実施することができる。 For example, the display device of this embodiment, 11, 13, 14, and display device of FIG. 21 and FIG. 22 can be implemented by being freely combined. ただし、本実施の形態の表示装置は、実施の形態1乃至実施の形態3に記載の表示装置と比較して、HレベルとLレベルが反転している。 However, the display device of this embodiment, as compared with the display device according to Embodiment 1 to Embodiment 3, H level and L level are inverted.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容または内容の一部を、別の図で述べた内容または内容の一部にも適用、あるいは、組み合わせることができる。 In the present embodiment has been described with reference to various drawings, the part of the contents or the contents described in each drawing, and a part of the content or contents described in another drawing application, or combined be able to. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

本実施の形態の各々の図で述べた内容、または内容の一部を、別の実施の形態の図で述べた内容、または内容の一部にも適用、あるいは、組み合わせることができる。 The contents described in each drawing of this embodiment or part of the contents, the contents described in a drawing in another embodiment or may apply to some content, or may be combined. さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Moreover, in the drawings of this embodiment mode, by combining each part with part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents described in other embodiments, an example in the case of implementation, an example in which a little modification, an example of changing a part, an example of improvement was described in detail an example of a case is shown and an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態にも適用、あるいは、組み合わせることができる。 Therefore, the contents described in other embodiments, also apply to this embodiment, or may be combined.

(実施の形態5) (Embodiment 5)
本実施の形態では、実施の形態1乃至実施の形態4に示した表示装置が有する信号線駆動回路について説明する。 In this embodiment, it will be described the signal line driver circuit included in the display device shown in Embodiment Modes 1 to 4 embodiment.

図31の信号線駆動回路について説明する。 It will be described the signal line driver circuit in FIG 31. 図31に示す信号線駆動回路は、ドライバIC5601、スイッチ群5602_1〜5602_M、第1の配線5611、第2の配線5612、第3の配線5613および配線5621_1〜5621_Mを有する。 A signal line driver circuit shown in FIG. 31, the driver IC 5601, switch groups 5602_1 to 5602_M, a first wiring 5611, the second wiring 5612, a third wiring 5613, and wirings 5621_1 to 5621_M. スイッチ群5602_1〜5602_Mそれぞれは、第1のスイッチ5603a、第2のスイッチ5603bおよび第3のスイッチ5603cを有する。 Each of the switch groups 5602_1~5602_M includes a first switch 5603a, the second switch 5603b and the third switch 5603c.

ドライバIC5601は、第1の配線5611、第2の配線5612、第3の配線5613および配線5621_1〜5621_Mに接続される。 Driver IC5601, the first wiring 5611, the second wiring 5612 is connected to a third wiring 5613, and wirings 5621_1 to 5621_M. そして、スイッチ群5602_1〜5602_Mそれぞれは、第1の配線5611、第2の配線5612、第3の配線5613およびスイッチ群5602_1〜5602_Mそれぞれに対応した配線5621_1〜5621_Mのうちいずれかに接続される。 Then, each of the switch groups 5602_1 to 5602_M includes a first wiring 5611, the second wiring 5612 is connected to any of the wiring 5621_1~5621_M corresponding to each third wiring 5613 and the switch groups 5602_1 to 5602_M. そして、配線5621_1〜5621_Mそれぞれは、第1のスイッチ5603a、第2のスイッチ5603bおよび第3のスイッチ5603cを介して、3つの信号線に接続される。 Each of the wirings 5621_1~5621_M the first switch 5603a, through the second switch 5603b and the third switch 5603c, are connected to three signal lines. 例えば、J列目の配線5621_J(配線5621_1〜配線5621_Mのうちいずれか一)は、スイッチ群5602_Jが有する第1のスイッチ5603a、第2のスイッチ5603bおよび第3のスイッチ5603cを介して、信号線Sj−1、信号線Sjおよび信号線Sj+1に接続される。 For example, J-th column wiring 5621_J (any one of the wirings 5621_1 5621_M) is connected via a first switch 5603a, the second switch 5603b and the third switch 5603c included in the switch group 5602_J, the signal line Sj-1, is connected to the signal line Sj, and the signal line Sj + 1.

第1の配線5611、第2の配線5612および第3の配線5613には、それぞれ信号が入力される。 The first wiring 5611, the second wiring 5612 and the third wiring 5613, respectively signal.

ドライバIC5601は、単結晶基板もしくは多結晶半導体を用いたガラス基板上に形成されていることが望ましい。 Driver IC5601 is preferably formed on a glass substrate using a single crystal substrate or a polycrystalline semiconductor. さらに、スイッチ群5602_1〜5602_Mは、実施の形態1および実施の形態2に示した画素部と、同一基板上に形成されていることが望ましい。 The switch groups 5602_1~5602_M includes a pixel portion shown in Embodiment 2 of Embodiment 1 and Embodiment, it is preferably formed on the same substrate. したがって、ドライバIC5601とスイッチ群5602_1〜5602_MとはFPCなどを介して接続するとよい。 Therefore, it is preferable connected through an FPC or the like and the driver IC5601 a switch group 5602_1 to 5602_M.

次に、図31に示した信号線駆動回路の動作について、図32のタイミングチャートを参照して説明する。 Next, operation of the signal line driver circuit shown in FIG. 31 will be described with reference to the timing chart of FIG 32. なお、図32のタイミングチャートは、i行目の走査線Giが選択されている場合のタイミングチャートを示している。 Note that the timing chart in FIG 32 shows a timing chart when the i-th scanning line Gi is selected. さらに、i行目の走査線Giの選択期間は、第1のサブ選択期間T1、第2のサブ選択期間T2および第3のサブ選択期間T3に分割されている。 Furthermore, i-th row selection period of the scanning line Gi, the first sub-selection period T1, is divided into a second sub-selection period T2, and the third sub-selection period T3. さらに、図31の信号線駆動回路は、他の行の走査線が選択されている場合でも、図32と同様の動作をする。 Further, the signal line driver circuit in FIG 31, even when a scan line of another row is selected, the same operation as Figure 32.

図32のタイミングチャートは、J列目の配線5621_Jが、第1のスイッチ5603a、第2のスイッチ5603bおよび第3のスイッチ5603cを介して、信号線Sj−1、信号線Sjおよび信号線Sj+1に接続される場合について示している。 The timing chart of FIG. 32, J-th column wiring 5621_J is, the first switch 5603a, through the second switch 5603b and the third switch 5603c, a signal line Sj-1, a signal line Sj, and the signal line Sj + 1 It shows a case where connected.

図32のタイミングチャートは、i行目の走査線Giが選択されるタイミング、第1のスイッチ5603aのオン・オフのタイミング5703a、第2のスイッチ5603bのオン・オフのタイミング5703b、第3のスイッチ5603cのオン・オフのタイミング5703cおよびJ列目の配線5621_Jに入力される信号5721_Jを示している。 The timing chart of FIG. 32, the timing at which i-th scanning line Gi is selected, timing 5703a of the first switch 5603a of on-off timing of the on-off of the second switch 5603b 5703b, a third switch It shows a signal 5721_J input to the timing 5703c and wiring 5621_J of the J-th column of 5603c on and off.

配線5621_1〜配線5621_Mには、第1のサブ選択期間T1、第2のサブ選択期間T2および第3のサブ選択期間T3において、それぞれ別のビデオ信号が入力される。 The wirings 5621_1 5621_M, a first sub-selection period T1, the second sub-selection period T2, and the third sub-selection period T3, different video signals are input. 例えば、第1のサブ選択期間T1において、配線5621_Jに入力されるビデオ信号は、信号線Sj−1に入力される。 For example, in the first sub-selection period T1, a video signal input to the wiring 5621_J is input to the signal line Sj-1. 第2のサブ選択期間T2において、配線5621_Jに入力されるビデオ信号は、信号線Sjに入力される。 In the second sub-selection period T2, a video signal input to the wiring 5621_J is input to the signal line Sj. 第3のサブ選択期間T3において、配線5621_Jに入力されるビデオ信号は、信号線Sj+1に入力される。 In the third sub-selection period T3, the video signals input to the wiring 5621_J is input to the signal line Sj + 1. さらに、第1のサブ選択期間T1、第2のサブ選択期間T2および第3のサブ選択期間T3において、配線5621_Jに入力されるビデオ信号を、それぞれDataj−1、DatajおよびDataj+1とする。 Further, the first sub-selection period T1, the second sub-selection period T2, and the third sub-selection period T3, the video signals input to the wiring 5621_J, respectively and Dataj-1, Dataj and Dataj + 1.

図32に示すように、第1のサブ選択期間T1において、第1のスイッチ5603aがオンし、第2のスイッチ5603bおよび第3のスイッチ5603cがオフする。 As shown in FIG. 32, in the first sub-selection period T1, the first switch 5603a is turned on, the second switch 5603b and the third switch 5603c are turned off. このとき、配線5621_Jに入力されるDataj−1が、第1のスイッチ5603aを介して信号線Sj−1に入力される。 At this time, Dataj-1 input to the wiring 5621_J is input to the signal line Sj-1 through the first switch 5603a. 第2のサブ選択期間T2では、第2のスイッチ5603bがオンし、第1のスイッチ5603aおよび第3のスイッチ5603cがオフする。 In the second sub-selection period T2, the second switch 5603b is turned on, the first switch 5603a and the third switch 5603c are turned off. このとき、配線5621_Jに入力されるDatajが、第2のスイッチ5603bを介して信号線Sjに入力される。 At this time, Dataj input to the wiring 5621_J is input to the signal line Sj through the second switch 5603b. 第3のサブ選択期間T3では、第3のスイッチ5603cがオンし、第1のスイッチ5603aおよび第2のスイッチ5603bがオフする。 In the third sub-selection period T3, the third switch 5603c is turned on, the first switch 5603a and second switch 5603b are turned off. このとき、配線5621_Jに入力されるDataj+1が、第3のスイッチ5603cを介して信号線Sj+1に入力される。 At this time, Dataj + 1 input to the wiring 5621_J, is input to the signal line Sj + 1 through the third switch 5603c.

以上のことから、図31の信号線駆動回路は、1ゲート選択期間を3つに分割することで、1ゲート選択期間中に、1つの配線5621から、3つの信号線にビデオ信号を入力することができる。 As described above, in the signal line driver circuit in FIG 31, by dividing one gate selection period into three, in one gate selection period, from one wiring 5621, a video signal is input to three signal lines be able to. したがって、図31の信号線駆動回路は、ドライバIC5601が形成される基板と、画素部が形成されている基板との接続数を、信号線の数に比べて約1/3にすることができる。 Therefore, the signal line driver circuit in FIG 31 can be a substrate on which the driver IC5601 is formed, the number of connections between the substrate on which the pixel portion is formed, to about 1/3 in comparison with the number of signal lines . 接続数が約1/3になることによって、図31の信号線駆動回路は、信頼性、歩留まりなどを向上できる。 By the number of connections is reduced to approximately 1/3, the signal line driver circuit in FIG 31 can be improved reliability, yield, etc., of.

本実施の形態の信号線駆動回路を、実施の形態1乃至実施の形態4に示した表示装置に適用することによって、さらに画素部が形成されている基板と、外部基板との接続数を減らすことができる。 A signal line driver circuit of this embodiment, by applying the display device shown in Embodiment Modes 1 to 4 embodiment, the substrate being further pixel portion is formed, and reduce the number of connections with external substrate be able to. したがって、本発明の表示装置は、信頼性の向上および歩留まりの向上を図ることができる。 Therefore, the display device of the present invention, it is possible to improve the improve the reliability and yield.

次に、第1のスイッチ5603a、第2のスイッチ5603bおよび第3のスイッチ5603cに、Nチャネル型のトランジスタを適用した場合について、図33を参照して説明する。 Next, the first switch 5603a, the second switch 5603b and the third switch 5603c, the case of applying the N-channel transistors will be described with reference to FIG. 33. なお、図31と同様なものに関しては、共通の符号を用いて示し、同一部分または同様な機能を有する部分の詳細な説明は省略する。 Regarding those similar to FIG. 31, denoted by the same reference numerals, and detailed description of the same portions or portions having similar functions is omitted.

図33における第1のトランジスタ5903aは、図31における第1のスイッチ5603aに相当する。 The first transistor 5903a in FIG. 33 corresponds to the first switch 5603a in FIG. 31. 図33における第2のトランジスタ5903bは、図31における第2のスイッチ5603bに相当する。 The second transistor 5903b in FIG. 33 corresponds to the second switch 5603b in Figure 31. 図33における第3のトランジスタ5903cは、図31における第3のスイッチ5603cに相当する。 The third transistor 5903c in FIG. 33 corresponds to the third switch 5603c in FIG. 31.

例えば、スイッチ群5602_Mの場合、第1のトランジスタ5903aは、第1の電極が配線5621_Jに接続され、第2の電極が信号線Sj−1に接続され、ゲート電極が第1の配線5611に接続される。 For example, if the switch group 5602_M, a first transistor 5903a has a first electrode connected to the wiring 5621_J, is connected to the second electrode to the signal line Sj-1, a gate electrode connected to the first wiring 5611 It is. 第2のトランジスタ5903bは、第1の電極が配線5621_Jに接続され、第2の電極が信号線Sjに接続され、ゲート電極が第2の配線5612に接続される。 The second transistor 5903b has a first electrode connected to the wiring 5621_J, a second electrode is connected to the signal line Sj, a gate electrode coupled to the second wiring 5612. 第3のトランジスタ5903cは、第1の電極が配線5621_Jに接続され、第2の電極が信号線Sj+1に接続され、ゲート電極が第3の配線5613に接続される。 The third transistor 5903c is connected to the first electrode wiring 5621_J, a second electrode is connected to the signal line Sj + 1, a gate electrode coupled to the third wiring 5613.

第1のトランジスタ5903a、第2のトランジスタ5903bおよび第3のトランジスタ5903cは、それぞれスイッチングトランジスタとして機能する。 The first transistor 5903a, the second transistor 5903b and the third transistor 5903c, respectively function as switching transistors. さらに、第1のトランジスタ5903a、第2のトランジスタ5903bおよび第3のトランジスタ5903cはそれぞれ、ゲート電極に入力される信号がHレベルのときにオンとなり、ゲート電極に入力される信号がLレベルのときにオフとなる。 Further, the first transistor 5903a, respectively the second transistor 5903b and the third transistor 5903c, signal input to the gate electrode is turned on at the H level, when a signal input to the gate electrode is at an L level and it turned off.

第1のスイッチ5603a、第2のスイッチ5603bおよび第3のスイッチ5603cとして、Nチャネル型のトランジスタを用いることによって、トランジスタの半導体層として、アモルファスシリコンを用いることができるため、製造工程の簡略化、製造コストの削減や歩留まりの向上を図ることができる。 The first switch 5603a, the second switch 5603b and the third switch 5603c, by using N-channel transistors, a semiconductor layer of a transistor, it is possible to use amorphous silicon, simplification of the manufacturing process, it is possible to improve the reduction and the yield of the manufacturing cost. さらに、大型の表示パネルなどの半導体装置を、作製することも可能となる。 Further, a semiconductor device such as a large display panel, it is possible to produce. また、トランジスタの半導体層として、ポリシリコンや多結晶シリコンを用いても、製造工程の簡略化を図ることができる。 Further, as the semiconductor layer of the transistor, even by using polysilicon or polycrystalline silicon, it is possible to simplify the manufacturing process.

図33の信号線駆動回路では、第1のトランジスタ5903a、第2のトランジスタ5903bおよび第3のトランジスタ5903cとして、Nチャネル型のトランジスタを用いた場合について説明したが、第1のトランジスタ5903a、第2のトランジスタ5903bおよび第3のトランジスタ5903cとして、Pチャネル型のトランジスタを用いてもよい。 In the signal line driver circuit in FIG. 33, the first transistor 5903a, the second transistor 5903b and the third transistor 5903c, it has been described using a N-channel transistors, the first transistor 5903a, the second as transistor 5903b and the third transistor 5903c, it may be a transistor of the P-channel type. このときトランジスタは、ゲート電極に入力される信号がLレベルのときにオンとなり、ゲート電極に入力される信号がHレベルのときにオフとなる。 At this time, the transistor, the signal input to the gate electrode is turned on when the L level, the signal input to the gate electrode is turned off when the H level.

図31のように、1ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択期間それぞれにおいてある1つの配線から、複数の信号線それぞれにビデオ信号を入力することができれば、スイッチの配置や数、駆動方法などは限定されない。 As shown in FIG. 31, one gate selection period is divided into a plurality of sub-selection periods, from one wiring in the respective plurality of sub-selection period, if it is possible to input a video signal to each of the plurality of signal lines, the switch arrangement and number, such as the driving method is not limited.

例えば、3つ以上のサブ選択期間それぞれにおいて、1つの配線から3つ以上の信号線それぞれに、ビデオ信号を入力する場合は、スイッチおよびスイッチを制御するための配線を追加すればよい。 For example, in each of three or more sub-selection periods, each of the three or more signal lines from one wiring, to enter the video signal may be additional wiring for controlling the switch and the switch. ただし、1ゲート選択期間を4つ以上のサブ選択期間に分割すると、1つのサブ選択期間が短くなりすぎる。 However, when one gate selection period is divided into four or more sub-selection periods, one sub-selection period becomes too short. したがって、1ゲート選択期間は、2つまたは3つのサブ選択期間に分割されることが望ましい。 Therefore, one gate selection period may be divided into two or three sub-selection period is desirable.

別の例として、図34のタイミングチャートに示すように、1つの選択期間をプリチャージ期間Tp、第1のサブ選択期間T1、第2のサブ選択期間T2および第3の選択期間T3に分割してもよい。 As another example, as shown in the timing chart of FIG 34, by dividing one selection period precharge period Tp, the first sub-selection period T1, the second sub-selection period T2, and the third selection period T3 it may be. さらに、図34のタイミングチャートは、i行目の走査線Giが選択されるタイミング、第1のスイッチ5603aのオン・オフのタイミング5803a、第2のスイッチ5603bのオン・オフのタイミング5803b、第3のスイッチ5603cのオン・オフのタイミング5803cおよびJ列目の配線5621_Jに入力される信号5821_Jを示している。 Further, the timing chart of FIG. 34, the timing at which i-th scanning line Gi is selected, timing 5803a of on and off of the first switch 5603a, timing of on and off of the second switch 5603b 5803b, third It shows a switch 5603c of on-off timing 5803c and the J-th column of the signal 5821_J input to the wiring 5621_J. 図34に示すように、プリチャージ期間Tpにおいて、第1のスイッチ5603a、第2のスイッチ5603bおよび第3のスイッチ5603cがオンする。 As shown in FIG. 34, in the precharge period Tp, the first switch 5603a, the second switch 5603b and the third switch 5603c is turned on. このとき、配線5621_Jに入力されるプリチャージ電圧Vpが、第1のスイッチ5603a、第2のスイッチ5603bおよび第3のスイッチ5603cを介して、それぞれ信号線Sj−1、信号線Sj、信号線Sj+1に入力される。 At this time, precharge voltage Vp input to the wiring 5621_J is, the first switch 5603a, through the second switch 5603b and the third switch 5603c, respectively a signal line Sj-1, a signal line Sj, the signal line Sj + 1 It is input to. 第1のサブ選択期間T1において、第1のスイッチ5603aがオンし、第2のスイッチ5603bおよび第3のスイッチ5603cがオフする。 In the first sub-selection period T1, the first switch 5603a is turned on, the second switch 5603b and the third switch 5603c are turned off. このとき、配線5621_Jに入力されるDataj−1が、第1のスイッチ5603aを介して、信号線Sj−1に入力される。 At this time, Dataj-1 input to the wiring 5621_J is, through the first switch 5603a, is input to the signal line Sj-1. 第2のサブ選択期間T2では、第2のスイッチ5603bがオンし、第1のスイッチ5603aおよび第3のスイッチ5603cがオフする。 In the second sub-selection period T2, the second switch 5603b is turned on, the first switch 5603a and the third switch 5603c are turned off. このとき、配線5621_Jに入力されるDatajが、第2のスイッチ5603bを介して、信号線Sjに入力される。 At this time, Dataj input to the wiring 5621_J is, through the second switch 5603b, is input to the signal line Sj. 第3のサブ選択期間T3では、第3のスイッチ5603cがオンし、第1のスイッチ5603aおよび第2のスイッチ5603bがオフする。 In the third sub-selection period T3, the third switch 5603c is turned on, the first switch 5603a and second switch 5603b are turned off. このとき、配線5621_Jに入力されるDataj+1が、第3のスイッチ5603cを介して、信号線Sj+1に入力される。 At this time, Dataj + 1 input to the wiring 5621_J, via the third switch 5603c, are input to the signal line Sj + 1.

以上のことから、図34のタイミングチャートを適用した図31の信号線駆動回路は、サブ選択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージできる。 As described above, in the signal line driver circuit in FIG 31 to which the timing chart of FIG. 34, by providing a precharge selection period before a sub-selection period, a signal line can be pre-charged. そのため、画素へビデオ信号を高速に書き込みできる。 Therefore, it writes a video signal at high speed to the pixel. なお、図32と同様なものに関しては共通の符号を用いて示し、同一部分または同様な機能を有する部分の詳細な説明は省略する。 Incidentally, it is similar to those of FIG 32 are denoted by common reference numerals, and detailed description of the same portions or portions having similar functions is omitted.

図35においても、図31のように、1ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択期間それぞれにおいてある1つの配線から、複数の信号線それぞれにビデオ信号を入力することができる。 Also in FIG. 35, as shown in FIG. 31, one gate selection period is divided into a plurality of sub-selection periods, from one wiring in the respective plurality of sub-selection period, inputting a video signal to each of the plurality of signal lines can. なお、図35は、信号線駆動回路のうち、J列目のスイッチ群6022_Jのみを示している。 Incidentally, FIG. 35, of the signal line driver circuit, shows only a switch group 6022_J of the J-th column. スイッチ群6022_Jは、第1のトランジスタ6001、第2のトランジスタ6002、第3のトランジスタ6003、第4のトランジスタ6004、第5のトランジスタ6005および第6のトランジスタ6006を有している。 Switch group 6022_J includes a first transistor 6001, a second transistor 6002, a third transistor 6003, the fourth transistor 6004, and a fifth transistor 6005 and the sixth transistor 6006. 第1のトランジスタ6001、第2のトランジスタ6002、第3のトランジスタ6003、第4のトランジスタ6004、第5のトランジスタ6005および第6のトランジスタ6006は、Nチャネル型のトランジスタである。 A first transistor 6001, a second transistor 6002, a third transistor 6003, the fourth transistor 6004, the fifth transistor 6005 and the sixth transistor 6006 are N-channel transistors. スイッチ群6022_Jは、第1の配線6011、第2の配線6012、第3の配線6013、第4の配線6014、第5の配線6015、第6の配線6016、配線5621_J、信号線Sj−1、信号線Sjおよび信号線Sj+1に接続される。 Switch group 6022_J includes a first wiring 6011, the second wiring 6012, the third wiring 6013, the fourth wiring 6014, the fifth wiring 6015, the sixth wiring 6016, the wiring 5621_J, a signal line Sj-1, and It is connected to the signal line Sj, and the signal line Sj + 1.

第1のトランジスタ6001の第1の電極は、配線5621_Jに接続され、第2の電極は、信号線Sj−1に接続され、ゲート電極は、第1の配線6011に接続される。 The first electrode of the first transistor 6001 is connected to the wiring 5621_J, the second electrode is connected to the signal line Sj-1, the gate electrode is connected to the first wiring 6011. 第2のトランジスタ6002の第1の電極は、配線5621_Jに接続され、第2の電極は、信号線Sj−1に接続され、ゲート電極は、第2の配線6012に接続される。 The first electrode of the second transistor 6002 is connected to the wiring 5621_J, the second electrode is connected to the signal line Sj-1, the gate electrode is connected to the second wiring 6012. 第3のトランジスタ6003の第1の電極は、配線5621_Jに接続され、第2の電極は、信号線Sjに接続され、ゲート電極は、第3の配線6013に接続される。 The first electrode of the third transistor 6003 is connected to the wiring 5621_J, a second electrode, is connected to the signal line Sj, the gate electrode is connected to the third wiring 6013. 第4のトランジスタ6004の第1の電極は、配線5621_Jに接続され、第2の電極は、信号線Sjに接続され、ゲート電極は、第4の配線6014に接続される。 A fourth transistor first electrode 6004 is connected to the wiring 5621_J, a second electrode, is connected to the signal line Sj, the gate electrode is connected to a fourth wiring 6014. 第5のトランジスタ6005の第1の電極は、配線5621_Jに接続され、第2の電極は、信号線Sj+1に接続され、ゲート電極は、第5の配線6015に接続される。 The first electrode of the fifth transistor 6005 is connected to the wiring 5621_J, a second electrode, is connected to the signal line Sj + 1, the gate electrode is connected to the fifth wiring 6015. 第6のトランジスタ6006の第1の電極は、配線5621_Jに接続され、第2の電極は、信号線Sj+1に接続され、ゲート電極は、第6の配線6016に接続される。 The sixth first electrode of the transistor 6006 is connected to the wiring 5621_J, a second electrode, is connected to the signal line Sj + 1, the gate electrode is connected to the sixth wiring 6016.

第1のトランジスタ6001、第2のトランジスタ6002、第3のトランジスタ6003、第4のトランジスタ6004、第5のトランジスタ6005および第6のトランジスタ6006は、それぞれスイッチングトランジスタとして機能する。 A first transistor 6001, a second transistor 6002, a third transistor 6003, the fourth transistor 6004, the fifth transistor 6005 and the sixth transistor 6006, respectively function as switching transistors. さらに、第1のトランジスタ6001、第2のトランジスタ6002、第3のトランジスタ6003、第4のトランジスタ6004、第5のトランジスタ6005および第6のトランジスタ6006はそれぞれ、ゲート電極に入力される信号がHレベルのときにオンとなり、ゲート電極に入力される信号がLレベルのときにオフとなる。 Further, the first transistor 6001, a second transistor 6002, a third transistor 6003, the fourth transistor 6004, respectively the fifth transistor 6005 and the sixth transistor 6006, a signal input to the gate electrode is H level It turned on when the signal input to the gate electrode is turned off when the L-level.

図35の第1の配線6011および第2の配線6012は、図33の第1の配線5611に相当する。 First wiring 6011 and the second wiring 6012 in FIG. 35 corresponds to the first wiring 5611 in FIG. 33. 図35の第3の配線6013および第4の配線6014は、図33の第2の配線5612に相当する。 A third wiring 6013 and the fourth wiring 6014 in FIG. 35 corresponds to a second wiring 5612 in FIG. 33. 図35の第5の配線6015および第6の配線6016は、図33の第3の配線5613に相当する。 Fifth wiring 6015 and the sixth wiring 6016 in FIG. 35, corresponding to the third wiring 5613 in FIG. 33. なお、図35の第1のトランジスタ6001および第2のトランジスタ6002は、図33の第1のトランジスタ5903aに相当する。 Note that the first transistor 6001 and the second transistor 6002 in FIG. 35 corresponds to the first transistor 5903a in FIG. 33. 図35の第3のトランジスタ6003および第4のトランジスタ6004は、図33の第2のトランジスタ5903bに相当する。 The third transistor 6003 and the fourth transistor 6004 in FIG. 35 corresponds to the second transistor 5903b in FIG. 33. 図35の第5のトランジスタ6005および第6のトランジスタ6006は、図33の第3のトランジスタ5903cに相当する。 The fifth transistor 6005 and the sixth transistor 6006 in FIG. 35 corresponds to the third transistor 5903c in FIG. 33.

図35では、図32に示した第1のサブ選択期間T1において、第1のトランジスタ6001または第2のトランジスタ6002のどちらかがオンする。 In Figure 35, in the first sub-selection period T1 shown in FIG. 32, either the first transistor 6001 or the second transistor 6002 is turned on. 第2のサブ選択期間T2において、第3のトランジスタ6003または第4のトランジスタ6004のどちらかがオンする。 In the second sub-selection period T2, one of the third transistor 6003 and the fourth transistor 6004 is turned on. 第3のサブ選択期間T3において、第5のトランジスタ6005または第6のトランジスタ6006のどちらかがオンする。 In the third sub-selection period T3, one of the fifth transistor 6005 or the sixth transistor 6006 is turned on. さらに、図34に示したプリチャージ期間Tpにおいて、第1のトランジスタ6001、第3のトランジスタ6003および第5のトランジスタ6005か、第2のトランジスタ6002、第4のトランジスタ6004および第6のトランジスタ6006のどちらかがオンする。 Further, in the precharge period Tp shown in FIG. 34, the first transistor 6001 or the third transistor 6003 and the fifth transistor 6005, a second transistor 6002, the fourth transistor 6004 and the sixth transistor 6006 either it is turned on.

したがって、図35では、各トランジスタのオン時間を短くすることができるため、各トランジスタの特性劣化を抑制することができる。 Therefore, it is possible to FIG 35, to shorten the ON time of each transistor can be suppressed deterioration in characteristics of each transistor. なぜなら、例えば、図32に示した第1のサブ選択期間T1においては、第1のトランジスタ6001または第2のトランジスタ6002のどちらかがオンしていれば、ビデオ信号を信号線Sj−1に入力することができるからである。 This is because, for example, in the first sub-selection period T1 shown in FIG. 32, if either the first transistor 6001 or the second transistor 6002 is turned on, a video signal to the signal line Sj-1 input This is because it is possible to be. ここで、図32に示した第1のサブ選択期間T1において、第1のトランジスタ6001および第2のトランジスタ6002を同時にオンすることによって、高速にビデオ信号を信号線Sj−1に入力することもできる。 Here, in the first sub-selection period T1 shown in FIG. 32, by turning on the first transistor 6001 and the second transistor 6002 at the same time, also enter the video signal to the signal line Sj-1 at high speed it can.

図35では、2つのトランジスタを、配線5621と、信号線の間に並列に接続する場合について説明した。 In Figure 35, two transistors, the wiring 5621 has been described the case connected in parallel between the signal lines. しかし、これに限定されず、3つ以上のトランジスタを、配線5621と、信号線の間に並列に接続してもよい。 However, not limited thereto, three or more transistors, the wiring 5621 may be connected in parallel between the signal lines. こうすることで、さらに各トランジスタの特性劣化を抑制することができる。 In this way, it is possible to further suppress deterioration in characteristics of each transistor.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容または内容の一部を、別の図で述べた内容または内容の一部にも適用、あるいは、組み合わせることができる。 In the present embodiment has been described with reference to various drawings, the part of the contents or the contents described in each drawing, and a part of the content or contents described in another drawing application, or combined be able to. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

本実施の形態の各々の図で述べた内容または内容の一部を、別の実施の形態の図で述べた内容または内容の一部にも適用、あるいは、組み合わせることができる。 Part of the contents or the contents described in each drawing of this embodiment, also be applied to part of the content or contents described in a drawing in another embodiment mode, or may be combined. さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Moreover, in the drawings of this embodiment mode, by combining each part with part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents described in other embodiments, an example in the case of implementation, an example in which a little modification, an example of changing a part, an example of improvement was described in detail an example of a case is shown and an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態にも適用、あるいは、組み合わせることができる。 Therefore, the contents described in other embodiments, also apply to this embodiment, or may be combined.

(実施の形態6) (Embodiment 6)
本実施の形態では、実施の形態1乃至実施の形態4に示した表示装置の、静電破壊による不良を防止するための構成について説明する。 In this embodiment, the display device shown in Embodiment 1 to Embodiment 4, the structure for preventing a defect due to electrostatic breakdown will be described.

静電破壊とは、人体または物体に蓄積された、正または負の電荷が、半導体デバイスに触れた時にデバイスの入出力端子を介して瞬時に放電されることで、デバイス内部に大電流が流れて発生する破壊のことである。 The electrostatic breakdown, accumulated on the human body or object, a positive or negative charge, it is instantaneously discharged through the input and output terminals of the device when touching the semiconductor device, a large current flows in the internal device is that of the destruction that occurs Te.

図36(A)は、保護ダイオードによって、走査線に発生する静電破壊を防止するための構成を示す。 Figure 36 (A) is the protection diode shows a structure for preventing electrostatic discharge damage occurs in the scan line. 図36(A)は、保護ダイオードを、配線6111と走査線の間に配置した構成である。 Figure 36 (A) is a protective diode, it is with the structure arranged between the wiring 6111 and the scan line. なお、図示はしないが、i行目の走査線Giには複数の画素が接続される。 Although not shown, the i-th scanning line Gi plurality of pixels are connected. 保護ダイオードとしては、トランジスタ6101を用いる。 It is used as the protective diode transistor 6101. なお、トランジスタ6101は、Nチャネル型のトランジスタである。 Note that the transistor 6101 is an N-channel transistors. ただし、Pチャネル型のトランジスタを用いてもよく、トランジスタ6101の極性は、走査線駆動回路や画素が有するトランジスタの極性と同様なものを用いればよい。 However, may be used P-channel transistor, the polarity of the transistor 6101 may be used those similar to the polarity of the transistor in the scan line driver circuit or the pixel.

保護ダイオードは1つだけ配置されているが、複数個の保護ダイオードが直列に配置されていてもよいし、並列に配置されていてもよいし、直並列に配置されていてもよい。 Although the protection diodes are arranged only one a plurality of protective diodes may be arranged in series, may be arranged in parallel, it may be arranged in series-parallel.

トランジスタ6101は、第1の電極が、i行目の走査線Giに接続され、第2の電極が、配線6111に接続され、ゲート電極が、i行目の走査線Giに接続される。 Transistor 6101, a first electrode is connected to the i-th scanning line Gi, a second electrode, is connected to the wiring 6111, the gate electrode is connected to the i-th scanning line Gi.

図36(A)の動作について説明する。 A description will be given of the operation of FIG. 36 (A). 配線6111にはある電位が入力されており、その電位は、i行目の走査線Giに入力される信号のLレベルよりも低い電位である。 Is input potential in the wiring 6111, the potential is a potential lower than L level of the i-th row of the signal input to the scan line Gi. 正または負の電荷がi行目の走査線Giに放電されていない場合、i行目の走査線Giの電位は、HレベルもしくはLレベルであるため、トランジスタ6101はオフしている。 If a positive or negative charge is not discharged to the i-th scanning line Gi, the potential of the scan line Gi of the i-th row are the H level or L level, the transistor 6101 is off. 一方、負の電荷がi行目の走査線Giに放電された場合、i行目の走査線Giの電位は瞬間的に下がる。 On the other hand, when a negative charge is discharged to the i-th scanning line Gi, the potential of the scan line Gi of the i-th row decreases instantaneously. このとき、i行目の走査線Giの電位が、配線6111の電位から、トランジスタ6101のしきい値電圧を引いた値よりも低くなると、トランジスタ6101がオンする。 At this time, the potential of the scan line Gi of the i-th row, the potential of the wiring 6111 becomes lower than the value obtained by subtracting the threshold voltage of the transistor 6101, the transistor 6101 is turned on. その結果、トランジスタ6101を介して、電流が配線6111に流れる。 As a result, through the transistor 6101, a current flows to the wiring 6111. したがって、図36(A)に示した構成によって、大電流が画素に流れ込むことを防ぐことができる。 Therefore, it is possible by the configuration shown in FIG. 36 (A), preventing a large current flows into the pixel. そのため、画素の静電破壊を防止することができる。 Therefore, it is possible to prevent electrostatic discharge of the pixel.

図36(B)は、正の電荷が、i行目の走査線Giに放電された場合に、静電破壊を防止するための構成である。 Figure 36 (B), the positive charges, when it is discharged to the i-th scanning line Gi, a structure for preventing electrostatic breakdown. 保護ダイオードとして機能するトランジスタ6102が、走査線と配線6112の間に配置されている。 Transistor 6102 functioning as a protective diode is arranged between the scanning lines 6112. なお、保護ダイオードは1つだけ配置されているが、複数個の保護ダイオードが直列に配置されていてもよいし、並列に配置されていてもよいし、直並列に配置されていてもよい。 Incidentally, the protective diodes are disposed only one a plurality of protective diodes may be arranged in series, may be arranged in parallel, may be arranged in series-parallel. なお、トランジスタ6102は、Nチャネル型のトランジスタである。 Note that the transistor 6102 is an N-channel transistors. ただし、Pチャネル型のトランジスタを用いてもよい。 It is also possible to use a P-channel transistors. トランジスタ6102の極性は、走査線駆動回路や画素が有するトランジスタの極性と同様なものを用いればよい。 Polarity of the transistor 6102 may be used those similar to the polarity of the transistor in the scan line driver circuit or the pixel. トランジスタ6102は、第1の電極がi行目の走査線Giに接続され、第2の電極が、配線6112に接続され、ゲート電極が、配線6112に接続される。 Transistor 6102, a first electrode connected to the i-th scanning line Gi, a second electrode, is connected to the wiring 6112, the gate electrode is connected to the wiring 6112. なお、配線6112には、i行目の走査線Giに入力される信号のHレベルよりも高い電位が入力されている。 Note that the wiring 6112 is input potential higher than H level of the i-th row of the signal input to the scan line Gi. したがって、トランジスタ6102は、電荷がi行目の走査線Giに放電されていない場合には、オフしている。 Thus, the transistor 6102, when the charge is not discharged to the i-th scanning line Gi is turned off. 一方、正の電荷がi行目の走査線Giに放電された場合、i行目の走査線Giの電位は瞬間的に上昇する。 On the other hand, when positive charge is discharged to the i-th scanning line Gi, the potential of the scan line Gi of the i-th row rises instantaneously. このとき、i行目の走査線Giの電位が、配線6112の電位とトランジスタ6102のしきい値電圧との和よりも高くなると、トランジスタ6102がオンする。 At this time, the potential of the scan line Gi of the i-th row becomes higher than the sum of the potential and the threshold voltage of the transistor 6102 of the wiring 6112, the transistor 6102 is turned on. その結果、トランジスタ6102を介して、電流が配線6112に流れる。 As a result, through the transistor 6102, a current flows to the wiring 6112. したがって、図36(B)に示した構成によって、大電流が画素に流れ込むことを防ぐことができる。 Therefore, it is possible by the configuration shown in FIG. 36 (B), prevents a large current flowing to the pixel. そのため、画素の静電破壊を防止することができる。 Therefore, it is possible to prevent electrostatic discharge of the pixel.

図36(C)に示すように、図36(A)と、図36(B)と、を組み合わせた構成にすることで、正の電荷がi行目の走査線Giに放電された場合でも、負の電荷がi行目の走査線Giに放電された場合でも、画素の静電破壊を防止することができる。 As shown in FIG. 36 (C), and FIG. 36 (A), by a configuration in combination with FIG. 36 (B), and even when positive charge is discharged to the i-th scanning line Gi even if the negative charge is discharged to the i-th scanning line Gi, it is possible to prevent electrostatic discharge of the pixel. なお、図36(A)、(B)と同様なものに関しては、共通の符号を用いて示し、同一部分または同様な機能を有する部分の詳細な説明は省略する。 Incidentally, FIG. 36 (A), and with respect to those similar (B), it is denoted by common reference numerals, and detailed description of the same portions or portions having similar functions is omitted.

図37(A)は、保護ダイオードとして機能するトランジスタ6201を、走査線と保持容量線の間に接続した場合の構成を示す。 Figure 37 (A) shows a transistor 6201 functioning as a protective diode, the configuration when the connection between the storage capacitor line and the scanning line. なお、保護ダイオードは1つだけ配置されているが、複数個の保護ダイオードが直列に配置されていてもよいし、並列に配置されていてもよいし、直並列に配置されていてもよい。 Incidentally, the protective diodes are disposed only one a plurality of protective diodes may be arranged in series, may be arranged in parallel, may be arranged in series-parallel. なお、トランジスタ6201は、Nチャネル型のトランジスタである。 Note that the transistor 6201 is an N-channel transistors. ただし、Pチャネル型のトランジスタを用いてもよい。 It is also possible to use a P-channel transistors. トランジスタ6201の極性は、走査線駆動回路や画素が有するトランジスタの極性と同様なものを用いればよい。 Polarity of the transistor 6201 may be used those similar to the polarity of the transistor in the scan line driver circuit or the pixel. なお、配線6211は、保持容量線として機能する。 Note that the wiring 6211 functions as a storage capacitor line. トランジスタ6201の第1の電極は、i行目の走査線Giに接続され、第2の電極は、配線6211に接続され、ゲート電極は、i行目の走査線Giに接続される。 The first electrode of the transistor 6201 is connected to the i-th scanning line Gi, the second electrode is connected to the wiring 6211, the gate electrode is connected to the i-th scanning line Gi. なお、配線6211には、i行目の走査線Giに入力される信号の、Lレベルよりも低い電位が入力されている。 Note that the wiring 6211, the i-th row of the signal input to the scan line Gi, is input a potential lower than L level. したがって、トランジスタ6201は、電荷がi行目の走査線Giに放電されていない場合には、オフしている。 Thus, the transistor 6201, when the charge is not discharged to the i-th scanning line Gi is turned off. 一方、負の電荷がi行目の走査線Giに放電された場合、i行目の走査線Giの電位は瞬間的に下がる。 On the other hand, when a negative charge is discharged to the i-th scanning line Gi, the potential of the scan line Gi of the i-th row decreases instantaneously. このとき、i行目の走査線Giの電位が、配線6211の電位からトランジスタ6201のしきい値電圧を引いた値よりも低くなると、トランジスタ6201がオンする。 At this time, the potential of the scan line Gi of the i-th row becomes lower than the value obtained by subtracting the threshold voltage of the transistor 6201 from a potential of the wiring 6211, the transistor 6201 is turned on. その結果、トランジスタ6201を介して、電流が配線6211に流れる。 As a result, through the transistor 6201, a current flows to the wiring 6211. したがって、図37(A)に示した構成によって、大電流が画素に流れ込むことを防ぐことができる。 Therefore, it is possible by the configuration shown in FIG. 37 (A), preventing a large current flows into the pixel. そのため、画素の静電破壊を防止することができる。 Therefore, it is possible to prevent electrostatic discharge of the pixel. さらに、図37(A)に示した構成では、保持容量線を、電荷を逃がす配線として利用しているので、新たに配線を追加する必要がない。 Furthermore, in the configuration shown in FIG. 37 (A), a storage capacitor line, since utilized as a wiring for discharging charge, there is no need to add new wiring.

図37(B)は、正の電荷がi行目の走査線Giに放電された場合に、静電破壊を防止するための構成である。 Figure 37 (B), when the positive charge is discharged to the i-th scanning line Gi, a structure for preventing electrostatic breakdown. ここでは、配線6211には、i行目の走査線Giに入力される信号のHレベルよりも高い電位が入力されている。 Here, the wiring 6211 is input potential higher than H level of the i-th row of the signal input to the scan line Gi. したがって、トランジスタ6202は、電荷がi行目の走査線Giに放電されていない場合には、オフしている。 Thus, the transistor 6202, when the charge is not discharged to the i-th scanning line Gi is turned off. 一方、正の電荷がi行目の走査線Giに放電された場合、i行目の走査線Giの電位は瞬間的に上昇する。 On the other hand, when positive charge is discharged to the i-th scanning line Gi, the potential of the scan line Gi of the i-th row rises instantaneously. このとき、i行目の走査線Giの電位が、配線6211の電位と、トランジスタ6202のしきい値電圧との和よりも高くなると、トランジスタ6202がオンする。 At this time, the potential of the scan line Gi of the i-th row, the potential of the wiring 6211 becomes higher than the sum of the threshold voltage of the transistor 6202, the transistor 6202 is turned on. その結果、トランジスタ6202を介して、電流が配線6211に流れる。 As a result, through the transistor 6202, a current flows to the wiring 6211. したがって、図37(B)に示した構成によって、大電流が画素に流れ込むことを防ぐことができる。 Therefore, it is possible by the configuration shown in FIG. 37 (B), prevents a large current flowing to the pixel. そのため、画素の静電破壊を防止することができる。 Therefore, it is possible to prevent electrostatic discharge of the pixel. さらに、図37(B)に示した構成では、保持容量線を、電荷を逃がす配線として利用しているので、新たに配線を追加する必要がない。 Furthermore, in the configuration shown in FIG. 37 (B), the storage capacitor line, since utilized as a wiring for discharging charge, there is no need to add new wiring. なお、図37(A)と同様なものに関しては、共通の符号を用いて示し、同一部分または同様な機能を有する部分の詳細な説明は省略する。 Regarding those similar to FIG. 37 (A), denoted by common reference numerals and detailed description of the same portions or portions having similar functions is omitted.

次に、保護ダイオードによって信号線に発生する静電破壊を、防止するための構成を図38(A)に示す。 Then, the electrostatic breakdown which occurs in the signal line by a protective diode, the structure for preventing shown in FIG 38 (A). 図38(A)は、保護ダイオードを、配線6411と信号線の間に配置した場合の構成である。 Figure 38 (A) is a protective diode, a configuration in which is disposed between the wiring 6411 and the signal line. なお、図示はしないが、j列目の信号線Sjには複数の画素が接続される。 Although not shown, the j-th column of the signal line Sj plurality of pixels are connected. 保護ダイオードとしては、トランジスタ6401を用いる。 It is used as the protective diode transistor 6401. トランジスタ6401は、Nチャネル型のトランジスタである。 Transistor 6401 is an N-channel transistors. ただし、Pチャネル型のトランジスタを用いてもよい。 It is also possible to use a P-channel transistors. トランジスタ6401の極性は、信号線駆動回路や画素が有するトランジスタの極性と同様なものを用いればよい。 Polarity of the transistor 6401 may be used those similar to the polarity of the transistors the signal line driver circuit or the pixel.

保護ダイオードは1つだけ配置されているが、複数個の保護ダイオードが直列に配置されていてもよいし、並列に配置されていてもよいし、直並列に配置されていてもよい。 Although the protection diodes are arranged only one a plurality of protective diodes may be arranged in series, may be arranged in parallel, it may be arranged in series-parallel.

トランジスタ6401は、第1の電極が、j列目の信号線Sjに接続され、第2の電極が、配線6411に接続され、ゲート電極が、配線6411に接続される。 Transistor 6401, a first electrode is connected to the j-th column of the signal line Sj, a second electrode, is connected to the wiring 6411, the gate electrode is connected to the wiring 6411.

図38(A)の動作について説明する。 A description will be given of the operation of FIG. 38 (A). 配線6411には、ある電位が入力されており、その電位は、j列目の信号線Sjに入力されるビデオ信号の最小値よりも低い電位である。 The wiring 6411 is input is potential, its potential is a potential lower than the minimum value of the video signal input to the j-th column of the signal line Sj. 正または負の電荷がj列目の信号線Sjに放電されていない場合、j列目の信号線Sjの電位は、ビデオ信号と同電位であるため、トランジスタ6401はオフしている。 If a positive or negative charge is not discharged to the j-th column of the signal line Sj, the potential of the signal line Sj of the j-th column are the video signals at the same potential, the transistor 6401 is off. 一方、負の電荷がj行目の信号線Sjに放電された場合、j列目の信号線Sjの電位は、瞬間的に下がる。 On the other hand, when a negative charge is discharged to the j-th column of the signal line Sj, the potential of the signal line Sj of the j-th column is lowered instantaneously. このとき、j列目の信号線Sjの電位が、配線6411の電位からトランジスタ6401のしきい値電圧を引いた値よりも低くなると、トランジスタ6401がオンする。 At this time, the potential of the signal line Sj of the j-th column becomes lower than the value obtained by subtracting the threshold voltage of the transistor 6401 from a potential of the wiring 6411, the transistor 6401 is turned on. その結果、トランジスタ6401を介して、電流が配線6411に流れる。 As a result, through the transistor 6401, a current flows to the wiring 6411. したがって、図38(A)に示した構成によって、大電流が画素に流れ込むことを防ぐことができる。 Therefore, it is possible by the configuration shown in FIG. 38 (A), preventing a large current flows into the pixel. そのため、画素の静電破壊を防止することができる。 Therefore, it is possible to prevent electrostatic discharge of the pixel.

図38(B)は、正の電荷が、j列目の信号線Sjに放電された場合に、静電破壊を防止するための構成である。 Figure 38 (B), the positive charges, when it is discharged to the j-th column of the signal line Sj, a structure for preventing electrostatic breakdown. 保護ダイオードとして機能するトランジスタ6402が、信号線と配線6412の間に配置されている。 Transistor 6402 functioning as a protective diode is arranged between the signal line and the wiring 6412. なお、保護ダイオードは1つだけ配置されているが、複数個の保護ダイオードが直列に配置されていてもよいし、並列に配置されていてもよいし、直並列に配置されていてもよい。 Incidentally, the protective diodes are disposed only one a plurality of protective diodes may be arranged in series, may be arranged in parallel, may be arranged in series-parallel. トランジスタ6402は、Nチャネル型のトランジスタである。 Transistor 6402 is an N-channel transistors. ただし、Pチャネル型のトランジスタを用いてもよい。 It is also possible to use a P-channel transistors. トランジスタ6402の極性は、信号線駆動回路や画素が有するトランジスタの極性と同様なものを用いればよい。 Polarity of the transistor 6402 may be used those similar to the polarity of the transistors the signal line driver circuit or the pixel. トランジスタ6402は、第1の電極が、j列目の信号線Sjに接続され、第2の電極が、配線6412に接続され、ゲート電極が、j列目の信号線Sjに接続される。 Transistor 6402, a first electrode is connected to the j-th column of the signal line Sj, a second electrode, is connected to the wiring 6412, the gate electrode is connected to the j-th column of the signal line Sj. なお、配線6412には、j列目の信号線Sjに入力されるビデオ信号の最大値よりも、高い電位が入力されている。 Note that the wiring 6412, than the maximum value of the video signal input to the j-th column of the signal line Sj, is input is high potential. したがって、トランジスタ6402は、電荷がj列目の信号線Sjに放電されていない場合には、オフしている。 Thus, the transistor 6402, when the charge is not discharged to the j-th column of the signal line Sj is turned off. 一方、正の電荷がj列目の信号線Sjに放電された場合、j列目の信号線Sjの電位は瞬間的に上昇する。 On the other hand, when positive charge is discharged to the j-th column of the signal line Sj, the potential of the j-th column of the signal line Sj is instantaneously increased. このとき、j列目の信号線Sjの電位が配線6412の電位と、トランジスタ6402のしきい値電圧との和よりも高くなると、トランジスタ6402がオンする。 At this time, the potential of the wiring of the signal line Sj of the j-th column 6412 becomes higher than the sum of the threshold voltage of the transistor 6402, the transistor 6402 is turned on. その結果、トランジスタ6402を介して、電流が配線6412に流れる。 As a result, through the transistor 6402, a current flows to the wiring 6412. したがって、図38(B)に示した構成によって、大電流が画素に流れ込むことを防ぐことができる。 Therefore, it is possible by the configuration shown in FIG. 38 (B), prevents a large current flowing to the pixel. そのため、画素の静電破壊を防止することができる。 Therefore, it is possible to prevent electrostatic discharge of the pixel.

図38(C)に示すように、図38(A)と、図38(B)と、を組み合わせた構成にすることで、正の電荷が、j列目の信号線Sjに放電された場合でも、負の電荷が、j列目の信号線Sjに放電された場合でも、画素の静電破壊を防止することができる。 As shown in FIG. 38 (C), FIG. 38 and (A), by a configuration combining 38 (B), and a, when a positive charge has been discharged to the j-th column of the signal line Sj But, negative charges, even if it is discharged to the j-th column of the signal line Sj, it is possible to prevent electrostatic discharge of the pixel. なお、図38(A)、(B)と同様なものに関しては共通の符号を用いて示し、同一部分または同様な機能を有する部分の詳細な説明は省略する。 Incidentally, FIG. 38 (A), denoted by the same reference numerals are similar to those (B), and detailed description of the same portions or portions having similar functions is omitted.

本実施の形態では、走査線および信号線に接続された画素の静電破壊を防止するための構成を説明した。 In the present embodiment has been described a structure for preventing electrostatic discharge damage of the pixel connected to the scan lines and the signal lines. しかし、本実施の形態の構成は、走査線および信号線に接続された画素の静電破壊の防止だけに適用されるものではない。 However, the configuration of the present embodiment is not intended to be applied only to the prevention of electrostatic breakdown of the pixel connected to the scan lines and the signal lines. 例えば、実施の形態1乃至実施の形態4に示した走査線駆動回路および信号線駆動回路に接続される信号または電位が入力された配線に、本実施の形態を適用する場合は、走査線駆動回路および信号線駆動回路の静電破壊を防止することができる。 For example, the signal or potential is connected to the scanning line driver circuit and a signal line driver circuit shown in Embodiment Modes 1 to 4 embodiment is input lines, when applying the present embodiment, the scanning line driving it is possible to prevent electrostatic breakdown of the circuit and a signal line driver circuit.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容または内容の一部を、別の図で述べた内容または内容の一部にも適用、あるいは、組み合わせることができる。 In the present embodiment has been described with reference to various drawings, the part of the contents or the contents described in each drawing, and a part of the content or contents described in another drawing application, or combined be able to. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

本実施の形態の各々の図で述べた内容、または内容の一部を、別の実施の形態の図で述べた内容または内容の一部にも適用、あるいは、組み合わせることができる。 The contents described in each drawing of this embodiment or part of the contents, also apply to the part of the content or contents described in a drawing in another embodiment mode, or may be combined. さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Moreover, in the drawings of this embodiment mode, by combining each part with part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents described in other embodiments, an example in the case of implementation, an example in which a little modification, an example of changing a part, an example of improvement was described in detail an example of a case is shown and an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態にも適用、あるいは、組み合わせることができる。 Therefore, the contents described in other embodiments, also apply to this embodiment, or may be combined.

(実施の形態7) (Embodiment 7)
本実施の形態では、実施の形態1乃至実施の形態4に示した表示装置に適用できる表示装置の新たな構成について説明する。 In the present embodiment describes a new structure of a display device can be applied to the display device shown in Embodiment Modes 1 to 4 embodiment.

図39(A)は、ダイオード接続されたトランジスタを、ある走査線と別の走査線の間に配置した場合の構成である。 Figure 39 (A) is a diode-connected transistor, a configuration in which arranged between one scan line and another scan line. 図39(A)では、i−1行目の走査線Gi−1と、i行目の走査線Giの間に、ダイオード接続されたトランジスタ6301aを配置し、i行目の走査線Giとi+1行目の走査線Gi+1との間にダイオード接続されたトランジスタ6301bを配置した場合の構成を示している。 39 In (A), and the scan line Gi-1 of the (i-1) th row, between the i-th scanning line Gi, placing a diode-connected transistor 6301a, i th scanning line Gi and the (i + 1) shows a configuration in the case where a diode-connected transistor 6301b between the scan line Gi + 1 of the row. なお、トランジスタ6301aおよびトランジスタ6301bは、Nチャネル型のトランジスタである。 The transistor 6301a and the transistor 6301b are N-channel transistors. ただし、Pチャネル型のトランジスタを用いてもよい。 It is also possible to use a P-channel transistors. トランジスタ6301aおよびトランジスタ6301bの極性は、走査線駆動回路や画素が有するトランジスタの極性と同様なものを用いればよい。 Polarity of the transistors 6301a and the transistor 6301b may be used those similar to the polarity of the transistor in the scan line driver circuit or the pixel.

図39(A)では、代表してi−1行目の走査線Gi−1、i行目の走査線Giおよびi+1行目の走査線Gi+1を示しているが、他の走査線も同様にダイオード接続されたトランジスタが配置されている。 39 In (A), is shown a representative to the row i-1 of the scan line Gi-1, i th scanning line Gi and the (i + 1) th row of the scan line Gi + 1, likewise other scan line diode-connected transistor is arranged.

トランジスタ6301aの第1の電極は、i行目の走査線Giに接続され、第2の電極は、i−1行目の走査線Gi−1に接続され、ゲート電極は、Gi−1行目の走査線Gi−1に接続される。 The first electrode of the transistor 6301a is connected to the i-th scanning line Gi, the second electrode is connected to the scan line Gi-1 of the (i-1) th row, the gate electrode, Gi-1 line It is connected to the scan line Gi-1. トランジスタ6301bの第1の電極は、i+1行目の走査線Gi+1に接続され、第2の電極は、i行目の走査線Giに接続され、ゲート電極は、i行目の走査線Giに接続される。 Transistor first electrode 6301b are, i + is connected to the first scanning line Gi + 1, the second electrode is connected to the i-th scanning line Gi, a gate electrode, the i-th row connected to the scan line Gi It is.

図39(A)の動作について説明する。 A description will be given of the operation of FIG. 39 (A). 実施の形態1乃至実施の形態4に示した走査線駆動回路では、非選択期間において、i−1行目の走査線Gi−1、i行目の走査線Giおよびi+1行目の走査線Gi+1はLレベルを維持している。 The scan line driver circuit shown in Embodiment Modes 1 to 4 embodiment, the non-selection period, i-1 th row of scan line Gi-1, i th scanning line Gi and the (i + 1) th row of the scan line Gi + 1 It maintains the L level. したがって、トランジスタ6301aおよびトランジスタ6301bは、オフしている。 Accordingly, the transistor 6301a and 6301b transistor is turned off. しかしながら、例えばノイズなどによって、i行目の走査線Giの電位が上昇した場合、i行目の走査線Giが画素を選択してしまい、画素に不正なビデオ信号が書き込まれてしまう。 However, for example, or noise, when the potential of the scan line Gi of the i-th row rises, the i-th row of the scan line Gi will select the pixel, resulting in incorrect video signal is written to the pixel. そこで、図39(A)のように、ダイオード接続したトランジスタを走査線間に配置しておくことで、画素に不正なビデオ信号が書き込まれることを防止することができる。 Therefore, as shown in FIG. 39 (A), by a diode-connected transistor should be placed between the scanning lines, it is possible to prevent the writing of a wrong video signal to the pixel. なぜなら、i行目の走査線Giの電位がi−1行目の走査線Gi−1の電位と、トランジスタ6301aのしきい値電圧との和以上に上昇すると、トランジスタ6301aがオンして、i行目の走査線Giの電位が下がる。 This is because a potential scan line Gi-1 of the potential of the scan line Gi of the i-th row (i-1) th row and rises above the sum of the threshold voltage of the transistor 6301a, the transistor 6301a is turned on, i the potential of the scanning line Gi of the row falls. したがって、i行目の走査線Giによって画素が選択されることはないからである。 Therefore, since there is no a pixel is selected by the i-th row of scan lines Gi.

図39(A)の構成は、特に走査線駆動回路と、画素部と、を同一基板上に一体形成した場合に有利である。 Configuration of FIG. 39 (A), especially a scanning line driving circuit, it is advantageous when formed integrally with the pixel portion, a on the same substrate. なぜなら、Nチャネル型のトランジスタ、またはPチャネル型のトランジスタだけで構成されている走査線駆動回路では、走査線が浮遊状態になることがあり、走査線にノイズが発生しやすいからである。 This is because N-channel transistors or the scanning line driving circuit that consists of only P-channel transistors, may scan line becomes a floating state, the noise to the scan line is because prone.

図39(B)は、走査線間に配置するダイオード接続されたトランジスタの向きを、逆にした場合の構成である。 Figure 39 (B) is, the direction of the diode connected transistor arranged between the scanning lines, a configuration in which reversed. なお、トランジスタ6302aおよびトランジスタ6302bは、Nチャネル型のトランジスタである。 The transistor 6302a and the transistor 6302b are N-channel transistors. ただし、Pチャネル型のトランジスタを用いてもよい。 It is also possible to use a P-channel transistors. トランジスタ6302aおよびトランジスタ6302bの極性は、走査線駆動回路や画素が有するトランジスタの極性と同様なものを用いればよい。 Polarity of the transistors 6302a and the transistor 6302b may be used those similar to the polarity of the transistor in the scan line driver circuit or the pixel. 図39(B)では、トランジスタ6302aの第1の電極が、i行目の走査線Giに接続され、第2の電極が、i−1行目の走査線Gi−1に接続され、ゲート電極が、i行目の走査線Giに接続される。 In FIG. 39 (B), the first electrode of the transistor 6302a is connected to the i-th scanning line Gi, a second electrode, is connected to the i-1 th row of scan lines Gi-1, the gate electrode but it is connected to the i-th scanning line Gi. トランジスタ6302bの第1の電極が、i+1行目の走査線Gi+1に接続され、第2の電極が、i行目の走査線Giに接続され、ゲート電極が、i+1行目の走査線Gi+1に接続される。 The first electrode of the transistor 6302b is connected to the i + 1 row scanning line Gi + 1, a second electrode, is connected to the i-th scanning line Gi, a gate electrode, connected to the i + 1 row scanning line Gi + 1 It is. 図39(B)は、図38(A)と同様に、i行目の走査線Giの電位が、i−1行目の走査線Gi+1の電位と、トランジスタ6302bのしきい値電圧との和以上に上昇すると、トランジスタ6302bがオンして、i行目の走査線Giの電位が下がる。 Figure 39 (B), the sum of the similar to FIG. 38 (A), the potential of the scan line Gi of the i-th row, the potential scan line Gi + 1 of the (i-1) th row, the threshold voltage of the transistor 6302b When rises above, the transistor 6302b is turned on, the potential of the scan line Gi of the i-th row lowers. したがって、i行目の走査線Giによって画素が選択されることはなく、画素に不正なビデオ信号が書き込まれることを防止することができる。 Thus, not the pixel is selected by the i-th row of scan lines Gi, it is possible to prevent the writing of a wrong video signal to the pixel.

図39(C)に示すように、図39(A)と、図39(B)と、を組み合わせた構成にすることで、i行目の走査線Giの電位が上昇しても、トランジスタ6301aおよびトランジスタ6302bがオンするので、i行目の走査線Giの電位が下がる。 As shown in FIG. 39 (C), and FIG. 39 (A), by a configuration in combination with FIG. 39 (B), and the potential of the scan line Gi of the i-th row rises, the transistors 6301a and the transistor 6302b is turned on, the potential of the scan line Gi of the i-th row lowers. なお、図39(C)では、2つのトランジスタを介して、電流が流れるので、より大きいノイズを除去することが可能である。 In FIG. 39 (C), through the two transistors, current flows, it is possible to remove larger noise. なお、図39(A)、(B)と同様なものに関しては共通の符号を用いて示し、同一部分または同様な機能を有する部分の詳細な説明は省略する。 Incidentally, FIG. 39 (A), denoted by the same reference numerals are similar to those (B), and detailed description of the same portions or portions having similar functions is omitted.

図37(A)および(B)に示すように、走査線と保持容量線の間に、ダイオード接続したトランジスタを配置しても図39(A)、(B)および(C)と同様の効果を得ることができる。 As shown in FIG. 37 (A) and (B), between the storage capacitor line and the scanning line, 39 be arranged a diode-connected transistor (A), the same effect as the (B) and (C) it is possible to obtain.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容または内容の一部を、別の図で述べた内容または内容の一部にも適用、あるいは、組み合わせることができる。 In the present embodiment has been described with reference to various drawings, the part of the contents or the contents described in each drawing, and a part of the content or contents described in another drawing application, or combined be able to. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

本実施の形態の各々の図で述べた内容、または内容の一部を、別の実施の形態の図で述べた内容または内容の一部にも適用、あるいは、組み合わせることができる。 The contents described in each drawing of this embodiment or part of the contents, also apply to the part of the content or contents described in a drawing in another embodiment mode, or may be combined. さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Moreover, in the drawings of this embodiment mode, by combining each part with part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents described in other embodiments, an example in the case of implementation, an example in which a little modification, an example of changing a part, an example of improvement was described in detail an example of a case is shown and an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態にも適用、あるいは、組み合わせることができる。 Therefore, the contents described in other embodiments, also apply to this embodiment, or may be combined.

(実施の形態8) (Embodiment 8)
本実施の形態においては、トランジスタの構造および作製方法について説明する。 In this embodiment, a description will be given of the structure and manufacturing method of a transistor.

図40(A)は、トランジスタの構造の例を示す図である。 Figure 40 (A) is a diagram showing an example of a structure of a transistor. 図40(B)〜図40(G)は、トランジスタの作製方法の例を示す図である。 Figure 40 (B) ~ Figure 40 (G) is a diagram showing an example of a method for manufacturing a transistor.

なお、トランジスタの構造および作製方法は、図40(A)〜図40(G)に示すものに限定されず、さまざまな構造および作製方法を用いることができる。 The structure and manufacturing method of a transistor are not limited to those shown in FIG. 40 (A) ~ FIG 40 (G), it is possible to use various structures and manufacturing methods.

まず、図40(A)を参照し、トランジスタの構造の例について説明する。 First, referring to FIG. 40 (A), explaining an example of the structure of a transistor. 図40(A)は、複数の異なる構造を有するトランジスタの断面図である。 Figure 40 (A) is a cross-sectional view of a transistor having a plurality of different structures. ここで、図40(A)においては、複数の異なる構造を有するトランジスタを並置して示しているが、これは、トランジスタの構造を説明するための表現である。 Here, in FIG. 40 (A), are shown side by side transistors having a plurality of different structures, which is a representation for explaining a structure of a transistor. よって、トランジスタが、実際に図40(A)のように並置されている必要はなく、必要に応じてつくり分けることができる。 Thus, the transistor is actually no need to be juxtaposed as shown in FIG. 40 (A), can be separately formed as needed.

次に、トランジスタを構成する各層の特徴について説明する。 It will now be described features of each layer constituting the transistor.

基板110111には、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板またはステンレスを含む金属基板などを用いることができる。 The substrate 110111 can be used barium borosilicate glass, a glass substrate such as alumino borosilicate glass, a quartz substrate, or a metal substrate comprising a ceramic substrate or a stainless steel. 他にも、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチック、またはアクリルなどの可撓性を有する合成樹脂からなる基板を用いることも可能である。 Additional polyethylene terephthalate (PET), polyethylene naphthalate (PEN), a plastic typified by polyether sulfone (PES) or a substrate made of synthetic resin having flexibility such as acrylic, also possible is there. 可撓性を有する基板を用いることによって、折り曲げが可能である半導体装置を作製することが可能となる。 By using a flexible substrate having a, it is possible to manufacture a semiconductor device capable of folding. 可撓性を有する基板であれば、基板の面積および基板の形状に大きな制限はないため、基板110111として、例えば、1辺が1メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。 If the flexible substrate having, for it is not particularly restricted area and shape of the substrate of the substrate, as the substrate 110111, for example, at least one meter on a side, by using a rectangular, productivity it is possible to significantly improve. このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。 This advantage, as compared to the case of using a circular silicon substrate is a major advantage.

絶縁膜110112は、下地膜として機能する。 Insulating film 110112 functions as a base film. 基板110111から、Naなどのアルカリ金属またはアルカリ土類金属が、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。 From the substrate 110111, alkali metal or alkaline earth metal such as Na is provided in order to prevent an adverse effect on characteristics of a semiconductor element. 絶縁膜110112は、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの酸素または窒素を有する絶縁膜の単層構造、もしくはこれらの積層構造で設けることができる。 Insulating film 110112 is silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), the insulating film having oxygen or nitrogen such as silicon nitride oxide (SiNxOy) (x> y) single-layer structure or may be provided with a laminated structure thereof. 例えば、絶縁膜110112を2層構造で設ける場合、1層目の絶縁膜として窒化酸化珪素膜を設け、2層目の絶縁膜として酸化窒化珪素膜を設けるとよい。 For example, the case of providing the insulating film 110112 by two-layer structure, a silicon nitride oxide film as a first insulating film may be provided with a silicon oxynitride film as a second insulating film. 別の例として、絶縁膜110112を3層構造で設ける場合、1層目の絶縁膜として酸化窒化珪素膜を設け、2層目の絶縁膜として窒化酸化珪素膜を設け、3層目の絶縁膜として酸化窒化珪素膜を設けるとよい。 As another example, in the case of providing the insulating film 110112 and a three-layer structure, a silicon oxynitride film be used as a first insulating film, a silicon nitride oxide film as a second insulating film, a third insulating film it may be provided a silicon oxynitride film as.

半導体層110113、半導体層110114および半導体層110115は、非晶質(アモルファス)半導体、微結晶(マイクロクリスタル)半導体、またはセミアモルファス半導体(SAS)で形成することができる。 Semiconductor layer 110113, the semiconductor layer 110114 and a semiconductor layer 110115 can be formed by amorphous semiconductor, microcrystalline () semiconductor or a semi-amorphous semiconductor, (SAS). あるいは、多結晶半導体層を用いてもよい。 Alternatively, it is also possible to use a polycrystalline semiconductor layer. SASは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造を有し、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち、格子歪みを有する結晶質な領域を含んでいる。 SAS is amorphous and crystalline structure having an intermediate structure (including single crystal and polycrystal), a semiconductor having a free energy stable third state, has a short range order, it includes a crystalline region having a lattice strain. 少なくとも膜中の一部の領域には、0.5〜20nmの結晶領域を観測することができ、珪素を主成分とする場合にはラマンスペクトルが520cm −1よりも低波数側にシフトしている。 Some areas of the at least film, can be observed the crystalline region of 0.5 to 20 nm, shifted to a lower wavenumber side than the Raman spectrum is 520 cm -1 in the case of containing silicon as its main component there. X線回折では、珪素結晶格子に由来するとされる(111)、(220)の回折ピークが観測される。 The X-ray diffraction, is believed to be derived from silicon crystal lattice (111) is observed diffraction peaks of (220). 未結合手(ダングリングボンド)を補償するものとして、水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。 As to compensate dangling bonds and at least 1 atomic% or more of hydrogen or halogen. SASは、材料ガスをグロー放電分解(プラズマCVD)して形成する。 SAS is a material gas formed by glow discharge decomposition (plasma CVD). 材料ガスとしては、SiH 、Si 、SiH Cl 、SiHCl 、SiCl 、SiF などを用いることが可能である。 The material gas, it is possible to use such SiH 4, Si 2 H 6, SiH 2 Cl 2, SiHCl 3, SiCl 4, SiF 4. あるいは、GeF を混合させてもよい。 Alternatively, it may be mixed GeF 4. この材料ガスをH 、あるいはH とHe、Ar、KrおよびNeから選ばれた一種または複数種の希ガス元素で希釈してもよい。 The material gas H 2, or H 2 and He, Ar, may be diluted with one or more rare gas elements selected from Kr and Ne. 希釈率は2〜1000倍の範囲とする。 Dilution ratio in the range of 2 to 1000 times. 圧力は概略0.1Pa〜133Paの範囲、電源周波数は1MHz〜120MHz、好ましくは13MHz〜60MHzとする。 The pressure ranges approximately 0.1 to 133 Pa, the power supply frequency is 1MHz~120MHz, preferably a 13MHz~60MHz. 基板加熱温度は、300℃以下でよい。 Substrate heating temperature may at 300 ° C. or less. 膜中の不純物元素として、酸素、窒素、炭素などの大気成分の不純物は1×10 20 cm −1以下とすることが望ましい。 As the impurity element in the film, concentration of impurities for atmospheric constituents such as carbon be 1 × 10 20 cm -1 or less desirable. 特に、酸素濃度は5×10 19 /cm 以下、好ましくは1×10 19 /cm 以下とする。 In particular, the oxygen concentration is 5 × 10 19 / cm 3 or less, preferably 1 × 10 19 / cm 3 or less. ここでは、スパッタ法、LPCVD法、プラズマCVD法などを用いてシリコン(Si)を主成分とする材料(例えばSi(x)Ge(1−x)(0<x<1)など)で非晶質半導体層を形成し、当該非晶質半導体層をレーザ結晶化法、RTAまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの結晶化法により結晶化させる。 Here, sputtering, LPCVD, amorphous material mainly composed of silicon (Si) by using a plasma CVD method (e.g., Si (x) Ge (1-x) (0 <x <1), etc.) forming a quality semiconductor layer, the amorphous semiconductor layer with a laser crystallization method, a thermal crystallization method using RTA or an annealing furnace, a crystallization method such as a thermal crystallization method using a metal element for promoting crystallization to crystallize.

絶縁膜110116は、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの酸素または窒素を有する絶縁膜の単層構造、もしくはこれらの積層構造で設けることができる。 Insulating film 110116 is silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), the insulating film having oxygen or nitrogen such as silicon nitride oxide (SiNxOy) (x> y) single-layer structure or may be provided with a laminated structure thereof.

ゲート電極110117は、単層の導電膜、または二層、三層の導電膜の積層構造とすることができる。 The gate electrode 110117, a conductive film having a single layer or two-layer, may be a stacked structure of a conductive film of three layers. ゲート電極110117の材料としては、例えば、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、クロム(Cr)、シリコン(Si)などの元素の単体膜、あるいは前記元素の窒化膜(代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜)、あるいは前記元素を組み合わせた合金膜(代表的にはMo−W合金、Mo−Ta合金)、あるいは前記元素のシリサイド膜(代表的にはタングステンシリサイド膜、チタンシリサイド膜)などを用いることができる。 As a material of the gate electrode 110117, for example, tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W), chromium (Cr), a single film of an element such as silicon (Si) or of the element, nitride film (typically, a tantalum nitride film, tungsten nitride film, a titanium nitride film), or an alloy containing a combination of the above elements (typically, a Mo-W alloy, Mo-Ta alloy), or a silicide film of the element (typically a tungsten silicide film, titanium silicide film) can be used. なお、上述した単体膜、窒化膜、合金膜、シリサイド膜などは、単層で用いてもよいし、積層して用いてもよい。 Note that single film mentioned above, nitride film, alloy film, etc. silicide film may be used in single layer or may be laminated.

絶縁膜110118は、スパッタ法またはプラズマCVD法などによって、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの酸素または窒素を有する絶縁膜やDLC(ダイヤモンドライクカーボン)などの炭素を含む膜の単層構造、もしくはこれらの積層構造で設けることができる。 Insulating film 110118 is by a sputtering method or a plasma CVD method, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), etc. it can be provided in a single-layer structure of a film containing carbon such as oxygen or an insulating film or a DLC with nitrogen (diamond-like carbon) or of a stacked structure.

絶縁膜110119は、シロキサン樹脂、あるいは酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの、酸素または窒素を有する絶縁膜や、DLC(ダイヤモンドライクカーボン)などの炭素を含む膜、あるいはエポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリルなどの有機材料からなる単層、もしくは積層構造で設けることができる。 Insulating film 110119 is such a siloxane resin or a silicon oxide, (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), oxygen or nitrogen insulating film and having a film containing carbon such as DLC (diamond-like carbon) or epoxy, polyimide, polyamide, polyvinyl phenol, benzocyclobutene, single layer made of an organic material such as acrylic, or be provided in a stacked structure it can. なお、シロキサン樹脂とは、Si−O−Si結合を含む樹脂に相当する。 Note that a siloxane resin corresponds to a resin including a Si-O-Si bond. シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。 Siloxane has a skeleton structure of a bond of silicon (Si) and oxygen (O). 置換基として、少なくとも水素を含む有機基(例えばアルキル基、アリール基)が用いられる。 As a substituent, an organic group (e.g. an alkyl group, an aryl group) containing at least hydrogen is used. 置換基として、フルオロ基を用いることもできる。 As the substituent, a fluoro group can also be used. あるいは、置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。 Alternatively, it may be used as the substituent, an organic group containing at least hydrogen and a fluoro group. なお、絶縁膜110118を設けずに、ゲート電極110117を覆うように直接、絶縁膜110119を設けることも可能である。 Incidentally, without providing the insulating film 110118, directly to cover the gate electrode 110117 can be provided an insulating film 110119.

導電膜110123は、Al、Ni、C、W、Mo、Ti、Pt、Cu、Ta、Au、Mnなどの元素の単体膜、前記元素の窒化膜、前記元素を組み合わせた合金膜、あるいは前記元素のシリサイド膜などを用いることができる。 The conductive film 110123 is, Al, Ni, C, W, Mo, Ti, Pt, Cu, Ta, Au, single film of an element such as Mn, a nitride film of the element, an alloy containing a combination of the element or the element, or the like can be used in the silicide film. 例えば、前記元素を複数含む合金として、CおよびTiを含有したAl合金、Niを含有したAl合金、CおよびNiを含有したAl合金、CおよびMnを含有したAl合金などを用いることができる。 For example, a plurality alloy containing the element, it is possible to use Al alloy containing C and Ti, Al alloy containing Ni, an Al alloy containing C and Ni, and Al alloy containing C and Mn. 例えば、積層構造で導電膜を設ける場合、AlをMoまたはTiなどで挟み込んだ構造とすることができる。 For example, the case of providing the conductive film a stacked structure may be a sandwiched structure of Al or the like Mo or Ti. こうすることで、Alの熱や化学反応に対する耐性を向上することができる。 In this way, it is possible to improve the resistance to thermal and chemical reactions of Al.

次に、図40(A)に示した、複数の異なる構造を有するトランジスタの断面図を参照して、各々の構造の特徴について説明する。 Next, as shown in FIG. 40 (A), with reference to the cross-sectional view of a transistor having a plurality of different structure will be described the characteristics of each structure.

トランジスタ110101は、シングルドレイントランジスタであり、簡便な方法で製造できるため、製造コストが低く、歩留まりを高く製造できる利点がある。 Transistor 110101 is a single drain transistor, it is possible to manufacture by a simple method, the manufacturing cost is low, there is an advantage of high manufacturing yield. ここで、半導体層110113、半導体層110115は、それぞれ不純物の濃度が異なり、半導体層110113はチャネル領域、半導体層110115はソース領域およびドレイン領域として用いる。 Here, the semiconductor layer 110113, the semiconductor layer 110115 have different concentrations of impurities, respectively, the semiconductor layer 110113 includes a channel region, the semiconductor layer 110115 is used as a source region and a drain region. このように、不純物の濃度を制御することで、半導体層の抵抗率を制御できる。 Thus, by controlling the concentration of impurities, it can be controlled resistivity of the semiconductor layer. そのため、半導体層と導電膜110123との電気的な接続状態を、オーミック接続に近づけることができる。 Therefore, an electrical connection state between the semiconductor layer and the conductive film 110123 can be closer to ohmic contact. なお、不純物の濃度の異なる半導体層を作り分ける方法としては、ゲート電極110117をマスクとして半導体層に不純物をドーピングする方法を用いることができる。 Note that as a method of separately forming the semiconductor layers having different concentrations of impurities, it is possible to use a method of doping impurities into the semiconductor layer using the gate electrode 110117 as a mask.

トランジスタ110102は、ゲート電極110117にテーパ角を有する。 Transistors 110,102 have a taper angle in the gate electrode 110117. ここで、テーパ角は、45°以上95°未満、より好ましくは60°以上95°未満となるような形状である。 Here, taper angle, 45 ° or more and less than 95 °, more preferably is shaped such that less than 60 ° 95 °. ただし、テーパ角を45°未満の形状とすることも可能である。 However, it is also possible to shape of less than the taper angle 45 °. ここで、半導体層110113、半導体層110114および半導体層110115は、それぞれ不純物濃度が異なっている。 Here, the semiconductor layer 110113, the semiconductor layer 110114 and a semiconductor layer 110115 is respectively different impurity concentration. 半導体層110113はチャネル領域、半導体層110114は低濃度不純物領域(Lightly Doped Drain:LDD)、半導体層110115はソース領域およびドレイン領域として用いる。 The semiconductor layer 110113 includes a channel region, the semiconductor layer 110114 is a low concentration impurity region (Lightly Doped Drain: LDD), the semiconductor layer 110115 is used as a source region and a drain region. このように、不純物の濃度を制御することで、半導体層の抵抗率を制御できる。 Thus, by controlling the concentration of impurities, it can be controlled resistivity of the semiconductor layer. そのため、半導体層と導電膜110123との電気的な接続状態を、オーミック接続に近づけることができる。 Therefore, an electrical connection state between the semiconductor layer and the conductive film 110123 can be closer to ohmic contact. LDD領域を有するため、トランジスタ内部に高電界がかかりにくく、ホットキャリアによる素子の劣化を抑制することができる。 Because it has an LDD region, high electric field is hardly applied inside the transistor, it is possible to suppress the deterioration of the element due to hot carriers. なお、不純物の濃度の異なる半導体層を作り分ける方法としては、ゲート電極110117をマスクとして半導体層に不純物をドーピングする方法を用いることができる。 Note that as a method of separately forming the semiconductor layers having different concentrations of impurities, it is possible to use a method of doping impurities into the semiconductor layer using the gate electrode 110117 as a mask. トランジスタ110102においては、ゲート電極110117がテーパ角を有しているため、ゲート電極110117を通過して半導体層にドーピングされる不純物の濃度に勾配を持たせることができ、簡便にLDD領域を形成することができる。 In the transistor 110102, the gate electrode 110117 is since it has a taper angle, passes through the gate electrode 110117 can have a gradient in concentration of an impurity doped in the semiconductor layer, conveniently to form the LDD region be able to. これにより、製造コストが低く、歩留まりを高く製造できる利点がある。 Thus, the manufacturing cost is low, there is an advantage of high manufacturing yield.

トランジスタ110103は、ゲート電極110117が少なくとも2層で構成され、下層のゲート電極が上層のゲート電極よりも長い形状を有する。 Transistors 110,103 is constituted by the gate electrode 110117 is at least two layers, the lower layer of the gate electrode has a shape longer than the gate electrode of the upper layer. 本明細書中においては、このような上層のゲート電極および下層のゲート電極の形状を、帽子型と呼ぶ。 In the present specification, the shape of such a top layer of the gate electrode and the underlying gate electrode, referred to as a hat-shaped. ゲート電極110117の形状が帽子型であることによって、フォトマスクを追加することなく、LDD領域を形成することができる。 By the shape of the gate electrode 110117 is hat-shaped, without adding a photo mask to form an LDD region. なお、トランジスタ110103のように、LDD領域がゲート電極110117と重なっている構造を、特にGOLD構造(Gate Overlapped LDD)と呼ぶ。 Incidentally, like the transistor 110103, the structure LDD region overlaps with the gate electrode 110117, is particularly called a GOLD structure (Gate Overlapped LDD). なお、ゲート電極110117の形状を帽子型とする方法としては、次のような方法を用いてもよい。 Incidentally, the shape of the gate electrode 110117 as a method for the hat-shaped may be used the following methods.

まず、ゲート電極110117をパターニングする際に、ドライエッチングにより、下層のゲート電極および上層のゲート電極をエッチングして側面に傾斜(テーパ)のある形状にする。 First, in patterning the gate electrode 110117, by dry etching, a shape with inclined side surfaces (tapered) of the gate electrode and the upper layer of the gate electrode of the lower layer is etched. 続いて、異方性エッチングにより上層のゲート電極の傾斜を垂直に近くなるように加工する。 Subsequently, anisotropic etching by processing as close to the inclination of the upper layer of the gate electrode vertically. これにより、断面形状が帽子型のゲート電極が形成される。 Thus, the cross-sectional shape gate electrode of the hat-shaped is formed. その後、2回、不純物元素をドーピングすることによって、チャネル領域として用いる半導体層110113、LDD領域として用いる半導体層110114、ソース電極およびドレイン電極として用いる半導体層110115が形成される。 Then, twice, by doping the impurity element, the semiconductor layer 110114 used as a semiconductor layer 110113, LDD region used as a channel region, the semiconductor layer 110115 used as a source electrode and a drain electrode are formed.

なお、ゲート電極110117と重なっているLDD領域をLov領域、ゲート電極110117と重なっていないLDD領域をLoff領域と呼ぶことにする。 Incidentally, Lov region of the LDD region, which overlaps with the gate electrode 110117, a LDD region not overlapping with the gate electrode 110117, is referred to as an Loff region. Loff領域はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和して、ホットキャリアによるオン電流値の劣化を防ぐ効果は低い。 Loff region is effective high to suppress the off current value, by relaxing the electric field in the vicinity of the drain, the effect to prevent deterioration of the ON current value due to hot carriers is low. 一方、Lov領域はドレイン近傍の電界を緩和し、オン電流値の劣化の防止には有効であるが、オフ電流値を抑える効果は低い。 On the other hand, Lov region relaxes the electric field in the vicinity of the drain, it is effective for preventing deterioration of the ON current value, the effect of suppressing the off current value is low. よって、種々の回路ごとに、求められる特性に応じた構造のトランジスタを作製することが好ましい。 Therefore, for each different circuit, it is preferable to form a transistor structure in accordance with the characteristics required. 例えば、半導体装置を表示装置として用いる場合、画素トランジスタは、オフ電流値を抑えるために、Loff領域を有するトランジスタを用いることが好適である。 For example, when using a semiconductor device as a display device, the pixel transistor in order to suppress the off current value, it is preferable to use a transistor having an Loff region. 一方、周辺回路におけるトランジスタは、ドレイン近傍の電界を緩和し、オン電流値の劣化を防止するために、Lov領域を有するトランジスタを用いることが好適である。 On the other hand, the transistors in the peripheral circuit is to reduce the electric field near the drain, in order to prevent deterioration of the ON current value, it is preferable to use a transistor having a Lov region.

トランジスタ110104は、ゲート電極110117の側面に接して、サイドウォール110121を有する。 Transistors 110,104 are in contact with a side surface of the gate electrode 110117 has a sidewall 110 121. サイドウォール110121を有することによって、サイドウォール110121と重なる領域をLDD領域とすることができる。 By having a sidewall 110121, a region overlapping with the sidewall 110121 can be an LDD region.

トランジスタ110105は、半導体層にマスクを用いてドーピングすることにより、LDD(Loff)領域が形成されている。 Transistors 110,105, by doping using a mask in the semiconductor layer, LDD (Loff) region is formed. こうすることにより、確実にLDD領域を形成することができ、トランジスタのオフ電流値を低減することができる。 Thereby, it is possible to reliably form the LDD region, it is possible to reduce an off current of the transistor.

トランジスタ110106は、半導体層にマスクを用いてドーピングすることにより、LDD(Lov)領域が形成されている。 Transistors 110,106, by doping using a mask in the semiconductor layer, LDD (Lov) region is formed. こうすることにより、確実にLDD領域を形成することができ、トランジスタのドレイン近傍の電界を緩和し、オン電流値の劣化を低減することができる。 Thereby, it is possible to reliably form the LDD region, and reduce the electric field near the drain of the transistor, it is possible to reduce the degradation of the ON current value.

次に、トランジスタの作製方法の例を、図40(B)〜図40(G)に示す。 Next, an example of a method for manufacturing the transistor shown in FIG. 40 (B) ~ Figure 40 (G).

本実施の形態においては、基板110111の表面、絶縁膜110112の表面、半導体層110113の表面、110114の表面、110115の表面、絶縁膜110116の表面、絶縁膜110118の表面または絶縁膜110119の表面に、プラズマ処理を用いて酸化または窒化を行うことにより、半導体層または絶縁膜を、酸化または窒化することができる。 In the present embodiment, the surface of the substrate 110111, a surface of the insulating film 110112, the surface of the semiconductor layer 110113, a surface of 110114, a surface of 110115, the surface of the insulating film 110116, the surface or the surface of the insulating film 110119 insulating film 110118 by be oxidized or nitrided by plasma treatment, the semiconductor layer or the insulating film can be oxidized or nitrided. このように、プラズマ処理を用いて、半導体層または絶縁膜を、酸化または窒化することによって、当該半導体層または当該絶縁膜の表面を改質し、CVD法やスパッタ法により形成した絶縁膜と比較して、より緻密な絶縁膜を形成することができる。 Thus, by using a plasma treatment comparison, the semiconductor layer or the insulating film by oxidizing or nitriding, modify the surface of the semiconductor layer or the insulating film, an insulating film formed by a CVD method or a sputtering method , it is possible to form a denser insulating film. そのため、ピンホールなどの欠陥を抑制し半導体装置の特性などを向上させることが可能となる。 Therefore, to suppress defects such as a pinhole can be improved and the characteristics of the semiconductor device.

サイドウォール110121は、酸化珪素(SiOx)または窒化珪素(SiNx)を用いることができる。 Sidewalls 110,121 may be a silicon oxide (SiOx) or silicon nitride (SiNx). サイドウォール110121を、ゲート電極110117の側面に形成する方法としては、例えば、ゲート電極110117を形成した後、酸化珪素(SiOx)または窒化珪素(SiNx)を成膜した後に、異方性エッチングによって酸化珪素(SiOx)膜または窒化珪素(SiNx)膜をエッチングする方法を用いることができる。 The sidewalls 110,121, as a method for forming the side surfaces of the gate electrode 110117, for example, after forming the gate electrode 110117, after forming the silicon oxide (SiOx) or silicon nitride (SiNx), silicon by anisotropic etching method of etching silicon (SiOx) film or a silicon nitride (SiNx) film can be used. こうすることで、ゲート電極110117の側面にのみ、酸化珪素(SiOx)膜または窒化珪素(SiNx)膜を残すことができるので、ゲート電極110117の側面にサイドウォール110121を形成することができる。 In this way, only on the side surfaces of the gate electrode 110117, it is possible to leave the silicon oxide (SiOx) film or a silicon nitride (SiNx) film, it is possible to form the side walls 110,121 on the side surfaces of the gate electrode 110117.

図44は、ボトムゲート型のトランジスタの断面構造および容量素子の断面構造を示す図である。 Figure 44 is a diagram showing cross-sectional structures and a capacitor of a bottom-gate transistor.

基板110501上に、第1の絶縁膜(絶縁膜110502)が全面に形成されている。 On the substrate 110501, a first insulating film (an insulating film 110502) is formed over the entire surface. ただし、これに限定されず、第1の絶縁膜(絶縁膜110502)を形成しないことも可能である。 However, not limited thereto, it is possible not to form a first insulating film (an insulating film 110502). 第1の絶縁膜は、基板側からの不純物が、半導体層に影響を及ぼし、トランジスタの性質が変化してしまうことを防ぐ機能を有する。 The first insulating film has an impurity from the substrate side, affects a semiconductor layer, a function to prevent the characteristics of the transistor due to change. つまり、第1の絶縁膜は、下地膜としての機能を有する。 That is, the first insulating film functions as a base film. したがって、信頼性の高いトランジスタを作製することができる。 Therefore, it is possible to manufacture a highly reliable transistor. なお、第1の絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxNy)などの単層、またはこれらの積層を用いることができる。 As the first insulating film, a silicon oxide film can have a single layer or a laminate of these, such as a silicon oxide film or a silicon nitride film nitride (SiOxNy).

第1の絶縁膜上に、第1の導電層(導電層110503および導電層110504)が形成されている。 On the first insulating film, a first conductive layer (a conductive layer 110503 and a conductive layer 110504) is formed. 導電層110503は、トランジスタ110520のゲート電極として機能する部分を含む。 The conductive layer 110503 includes a portion functioning as a gate electrode of the transistor 110520. 導電層110504は、容量素子110521の第1の電極として機能する部分を含む。 The conductive layer 110504 includes a portion functioning as a first electrode of the capacitor 110,521. なお、第1の導電層としては、Ti、Mo、Ta、Cr、W、Al、Nd、Cu、Ag、Au、Pt、Nb、Si、Zn、Fe、Ba、Geなどの元素、またはこれらの合金を用いることができる。 As the first conductive layer, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, elements such as Ge or their, it is possible to use the alloy. あるいは、これらの元素(合金も含む)の積層を用いることができる。 Alternatively, it is possible to use a stacked layer of these elements (including the alloy thereof).

少なくとも第1の導電層を覆うように、第2の絶縁膜(絶縁膜110514)が形成されている。 To cover at least the first conductive layer, a second insulating film (an insulating film 110514) is formed. 第2の絶縁膜は、ゲート絶縁膜としての機能を有する。 The second insulating film functions as a gate insulating film. なお、第2の絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxNy)などの単層、またはこれらの積層を用いることができる。 As the second insulating film, a silicon oxide film can have a single layer or a laminate of these, such as a silicon oxide film or a silicon nitride film nitride (SiOxNy).

半導体層に接する部分の第2の絶縁膜としては、酸化シリコン膜を用いることが望ましい。 As the second insulating film which is in contact with the semiconductor layer, a silicon oxide film is preferably used. なぜなら、半導体層と、第2の絶縁膜が接する界面におけるトラップ準位が少なくなるからである。 This is because the semiconductor layer, because the trap level at the interface where the second insulating film in contact.

第2の絶縁膜がMoと接する場合、Moと接する部分の第2の絶縁膜としては、酸化シリコン膜を用いることが望ましい。 When the second insulating film is in contact with Mo, a second insulating film which is in contact with Mo, it is preferable to use a silicon oxide film. なぜなら、酸化シリコン膜はMoを酸化させないからである。 This is because the silicon oxide film because does not oxidize Mo.

第2の絶縁膜上の、第1の導電層と重なって形成されている部分の一部に、フォトリソグラフィ法、インクジェット法または印刷法などによって、半導体層が形成されている。 On the second insulating film, a part of a portion which is formed to overlap with the first conductive layer, a photolithography method, by an inkjet method or a printing method, the semiconductor layer is formed. そして、半導体層の一部は、第2の絶縁膜上の、第1の導電層と重なって形成されていない部分まで延長している。 A portion of the semiconductor layer, on the second insulating film, are extended to the portion does not overlap with the first conductive layer. 半導体層は、チャネル形成領域(チャネル形成領域110510)、LDD領域(LDD領域110508、LDD領域110509)、不純物領域(不純物領域110505、不純物領域110506、不純物領域110507)を有している。 The semiconductor layer includes a channel formation region (a channel formation region one hundred and ten thousand five hundred and ten), LDD region (LDD region one hundred and ten thousand five hundred and eight, LDD regions 110509), impurity regions (an impurity region 110505, an impurity region 110506, an impurity region 110507) has. チャネル形成領域110510は、トランジスタ110520のチャネル形成領域として機能する。 Channel formation region 110510 functions as a channel formation region of the transistor 110520. LDD領域110508およびLDD領域110509は、トランジスタ110520のLDD領域として機能する。 LDD regions 110508 and the LDD regions 110509 functions as an LDD region of the transistor 110520. なお、LDD領域110508およびLDD領域110509は、必ずしも必要ではない。 Incidentally, LDD regions 110508 and the LDD regions 110509 is not necessary. 不純物領域110505は、トランジスタ110520のソース電極およびドレイン電極の一方として機能する部分を含む。 Impurity regions 110505 includes a portion functioning as one of a source electrode and a drain electrode of the transistor 110520. 不純物領域100506は、トランジスタ110520のソース電極およびドレイン電極の他方として機能する部分を含む。 Impurity regions 100506 includes a portion functioning as the other of the source electrode and the drain electrode of the transistor 110520. 不純物領域110507は、容量素子110521の第2の電極として機能する部分を含む。 Impurity regions 110507 includes a portion functioning as a second electrode of the capacitor 110,521.

不純物領域110505、LDD領域110508、チャネル形成領域110510、LDD領域110509、不純物領域110506、第2の絶縁膜110514および不純物領域110507上の全面に、第3の絶縁膜(絶縁膜110511)が形成されている。 Impurity regions one hundred and ten thousand five hundred and five, LDD regions 110508, a channel formation region one hundred and ten thousand five hundred ten, LDD regions 110509, the impurity region 110506, the entire surface of the second insulating film 110514 and the impurity region 110507, a third insulating film (an insulating film 110511) is formed there. 第3の絶縁膜の一部には、選択的にコンタクトホールが形成されている。 Some of the third insulating film is selectively contact hole is formed. 絶縁膜110511は、層間膜としての機能を有する。 Insulating film 110511 functions as an interlayer film. 第3の絶縁膜としては、無機材料(酸化シリコン、窒化シリコン、酸化窒化シリコンなど)あるいは、低誘電率の有機化合物材料(感光性または非感光性の有機樹脂材料)などを用いることができる。 As the third insulating film, an inorganic material can be used (silicon oxide, silicon nitride, silicon oxynitride, etc.) or the like low dielectric constant of the organic compound material (a photosensitive or non-photosensitive organic resin material). あるいは、シロキサンを含む材料を用いることもできる。 Alternatively, it is also possible to use a material containing siloxane. なお、シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される材料である。 Note that siloxane is a material in which a skeleton structure is formed by a bond of silicon (Si) and oxygen (O). 置換基として、少なくとも水素を含む有機基(例えばアルキル基、アリール基)が用いられる。 As a substituent, an organic group (e.g. an alkyl group, an aryl group) containing at least hydrogen is used. あるいは、置換基としてフルオロ基を用いてもよい。 Alternatively, a fluoro group may be used as the substituent. あるいは、置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。 Alternatively, it may be used as the substituent, an organic group containing at least hydrogen and a fluoro group.

第3の絶縁膜上に、第2の導電層(導電層110512および導電層110513)が形成されている。 On the third insulating film, a second conductive layer (a conductive layer 110512 and a conductive layer 110513) is formed. 導電層110512は、第3の絶縁膜に形成されたコンタクトホールを介して、トランジスタ110520のソース電極およびドレイン電極の他方と接続されている。 The conductive layer 110512, via a contact hole formed in the third insulating film is connected to the other of the source electrode and the drain electrode of the transistor 110520. したがって、導電層110512は、トランジスタ110520のソース電極およびドレイン電極の他方として機能する部分を含む。 Therefore, the conductive layer 110512 includes a portion functioning as the other of the source electrode and the drain electrode of the transistor 110520. 導電層110513が、導電層110504と電気的に接続されている場合は、導電層110513は、容量素子110521の第1の電極として機能する部分を含む。 Conductive layer 110513 is, if it is a conductive layer 110504 is electrically connected, conductive layers 110513 includes a portion functioning as a first electrode of the capacitor 110,521. あるいは、導電層110513が、導電層110507と電気的に接続されている場合は、導電層110513は、容量素子110521の第2の電極として機能する部分を含む。 Alternatively, the conductive layer 110513 is, if it is a conductive layer 110507 is electrically connected, conductive layers 110513 includes a portion functioning as a second electrode of the capacitor 110,521. あるいは、導電層110513が、導電層110504および導電層110507と接続されていない場合は、容量素子110521とは別の容量素子が形成される。 Alternatively, the conductive layer 110513 is, when not connected to the conductive layer 110504 and the conductive layer 110507 is another capacitive element is formed to the capacitor element 110,521. この容量素子は、導電層110513、導電層110507および絶縁膜110511が、それぞれ容量素子の第1の電極、第2の電極、絶縁膜として用いられる構成である。 This capacitive element, the conductive layer 110513, a conductive layer 110507 and the insulating film 110511 is, a first electrode of each capacitive element, a second electrode, a configuration used as an insulating film. なお、第2の導電層としては、Ti、Mo、Ta、Cr、W、Al、Nd、Cu、Ag、Au、Pt、Nb、Si、Zn、Fe、Ba、Geなど、またはこれらの合金を用いることができる。 Note that as the second conductive layer, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, Ge, etc., or an alloy thereof it can be used. あるいは、これらの元素(合金も含む)の積層を用いることができる。 Alternatively, it is possible to use a stacked layer of these elements (including the alloy thereof).

第2の導電層が形成された後の工程として、さまざまな絶縁膜、またはさまざまな導電膜が形成されていてもよい。 In steps after the second conductive layer is formed, may have different insulating film or various conductive films, are formed.

次に、トランジスタの半導体層に、アモルファスシリコン(a−Si:H)膜またはマイクロクリスタルシリコン膜などを用いた場合の、トランジスタおよび容量素子の構造について説明する。 Next, a semiconductor layer of a transistor, an amorphous silicon (a-Si: H) in the case of using a film or a microcrystalline silicon film, the structure of the transistor and the capacitor will be described.

図41は、トップゲート型のトランジスタの断面構造および容量素子の断面構造を示す図である。 Figure 41 is a diagram showing cross-sectional structures and a capacitor of a top-gate transistor.

基板110201上に、第1の絶縁膜(絶縁膜110202)が全面に形成されている。 On the substrate 110201, a first insulating film (an insulating film 110202) is formed over the entire surface. 第1の絶縁膜は、基板側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変化してしまうことを防ぐ機能を有する。 The first insulating film has a function of impurities from the substrate from adversely affecting a semiconductor layer, prevents characteristics of the transistor due to change. つまり、第1の絶縁膜は、下地膜としての機能を有する。 That is, the first insulating film functions as a base film. したがって、信頼性の高いトランジスタを作製することができる。 Therefore, it is possible to manufacture a highly reliable transistor. なお、第1の絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxNy)などの単層、またはこれらの積層を用いることができる。 As the first insulating film, a silicon oxide film can have a single layer or a laminate of these, such as a silicon oxide film or a silicon nitride film nitride (SiOxNy).

なお、第1の絶縁膜を必ずしも形成する必要はない。 It is not always necessary to form the first insulating film. この場合は、工程数の削減および製造コストの削減を図ることができる。 In this case, it is possible to reduce and reduction in manufacturing cost of the number of steps. また、構造を簡単にできるので、歩留まりの向上を図ることができる。 Further, since the structure can be simplified, thereby improving the yield.

第1の絶縁膜上に、第1の導電層(導電層110203、導電層110204および導電層110205)が形成されている。 On the first insulating film, a first conductive layer (a conductive layer 110203, a conductive layer 110204 and a conductive layer 110205) is formed. 導電層110203は、トランジスタ110220のソース電極およびドレイン電極の一方の電極として機能する部分を含む。 The conductive layer 110203 includes a portion functioning as one electrode of the source electrode and the drain electrode of the transistor 110220. 導電層110204は、トランジスタ110220のソース電極およびドレイン電極の他方の電極として機能する部分を含む。 The conductive layer 110204 includes a portion functioning as the other of the source electrode and the drain electrode of the transistor 110220. 導電層110205は、容量素子110221の第1の電極として機能する部分を含む。 The conductive layer 110205 includes a portion functioning as a first electrode of the capacitor 110,221. なお、第1の導電層としては、Ti、Mo、Ta、Cr、W、Al、Nd、Cu、Ag、Au、Pt、Nb、Si、Zn、Fe、Ba、Geなどの元素、またはこれらの合金を用いることができる。 As the first conductive layer, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, elements such as Ge or their, it is possible to use the alloy. あるいは、これらの元素(合金も含む)の積層を用いることができる。 Alternatively, it is possible to use a stacked layer of these elements (including the alloy thereof).

導電層110203および導電層110204の上部に、第1の半導体層(半導体層110206および半導体層110207)が形成されている。 On top of the conductive layer 110203 and the conductive layer 110204, a first semiconductor layer (a semiconductor layer 110206 and a semiconductor layer 110207) is formed. 半導体層110206は、ソース電極およびドレイン電極の一方の電極として機能する部分を含む。 The semiconductor layer 110206 includes a portion functioning as one electrode of the source electrode and the drain electrode. 半導体層110207は、ソース電極およびドレイン電極の他方の電極として機能する部分を含む。 The semiconductor layer 110207 includes a portion functioning as the other of the source electrode and the drain electrode. なお、第1の半導体層としては、リンなどを含んだシリコンなどを用いることができる。 As the first semiconductor layer, it can be exemplified by a silicon containing phosphorus or the like.

導電層110203と導電層110204との間であって、かつ第1の絶縁膜上に、第2の半導体層(半導体層110208)が形成されている。 A between the conductive layer 110203 and a conductive layer 110204, and over the first insulating film, a second semiconductor layer (a semiconductor layer 110208) is formed. そして、半導体層110208の一部は、導電層110203上および導電層110204上まで延長されている。 Then, part of the semiconductor layer 110208 is extended to the conductive layer 110203 and on the conductive layer 110204. 半導体層110208は、トランジスタ110220のチャネル領域として機能する部分を含む。 The semiconductor layer 110208 includes a portion functioning as a channel region of the transistor 110220. なお、第2の半導体層としては、アモルファスシリコン(a−Si:H)などの非結晶性を有する半導体層、または微結晶半導体(μ−Si:H)などの半導体層などを用いることができる。 As the second semiconductor layer, an amorphous silicon (a-Si: H) semiconductor layer having no crystallinity such as, or a microcrystalline semiconductor (μ-Si: H) or the like can be used a semiconductor layer such as .

少なくとも半導体層110208および導電層110205を覆うように、第2の絶縁膜(絶縁膜110209および絶縁膜110210)が形成されている。 So as to at least cover the semiconductor layer 110208 and the conductive layer 110205, a second insulating film (an insulating film 110209 and an insulating film 110210) is formed. 第2の絶縁膜は、ゲート絶縁膜としての機能を有する。 The second insulating film functions as a gate insulating film. なお、第2の絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxNy)などの単層、またはこれらの積層を用いることができる。 As the second insulating film, a silicon oxide film can have a single layer or a laminate of these, such as a silicon oxide film or a silicon nitride film nitride (SiOxNy).

第2の半導体層に接する部分の第2の絶縁膜としては、酸化シリコン膜を用いることが望ましい。 As the second insulating film which is in contact with the second semiconductor layer, a silicon oxide film is preferably used. なぜなら、第2の半導体層と第2の絶縁膜とが接する界面における、トラップ準位が少なくなるからである。 This is because, at the interface between the second semiconductor layer and the second insulating film is in contact, is the trap level is reduced.

なお、第2の絶縁膜がMoと接する場合、Moと接する部分の第2の絶縁膜としては、酸化シリコン膜を用いることが望ましい。 When the second insulating film is in contact with Mo, a second insulating film which is in contact with Mo, it is preferable to use a silicon oxide film. なぜなら、酸化シリコン膜はMoを酸化させないからである。 This is because the silicon oxide film because does not oxidize Mo.

第2の絶縁膜上に、第2の導電層(導電層110211および導電層110212)が形成されている。 On the second insulating film, a second conductive layer (a conductive layer 110211 and a conductive layer 110212) is formed. 導電層110211は、トランジスタ110220のゲート電極として機能する部分を含む。 The conductive layer 110211 includes a portion functioning as a gate electrode of the transistor 110220. 導電層110212は、容量素子110221の第2の電極、または配線としての機能を有する。 The conductive layer 110212 functions as a second electrode or wiring, the capacitive elements 110,221. なお、第2の導電層としては、Ti、Mo、Ta、Cr、W、Al、Nd、Cu、Ag、Au、Pt、Nb、Si、Zn、Fe、Ba、Geなどの元素、またはこれらの合金を用いることができる。 Note that as the second conductive layer, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, elements such as Ge or their, it is possible to use the alloy. あるいは、これらの元素(合金も含む)の積層を用いることができる。 Alternatively, it is possible to use a stacked layer of these elements (including the alloy thereof).

第2の導電層が形成された後の工程として、さまざまな絶縁膜、またはさまざまな導電膜が形成されていてもよい。 In steps after the second conductive layer is formed, may have different insulating film or various conductive films, are formed.

図42は、逆スタガ型(ボトムゲート型)のトランジスタの断面構造および容量素子の断面構造を示す図である。 Figure 42 is a diagram showing cross-sectional structures and a capacitor of a transistor of inverted-staggered (bottom gate). 特に、図42に示すトランジスタは、チャネルエッチ型と呼ばれる構造である。 In particular, the transistor shown in FIG. 42 is a structure called a channel etch type.

基板110301上に、第1の絶縁膜(絶縁膜110302)が全面に形成されている。 On the substrate 110301, a first insulating film (an insulating film 110302) is formed over the entire surface. 第1の絶縁膜は、基板側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変化してしまうことを防ぐ機能を有する。 The first insulating film has a function of impurities from the substrate from adversely affecting a semiconductor layer, prevents characteristics of the transistor due to change. つまり、第1の絶縁膜は下地膜としての機能を有する。 That is, the first insulating film functions as a base film. したがって、信頼性の高いトランジスタを作製することができる。 Therefore, it is possible to manufacture a highly reliable transistor. なお、第1の絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxNy)などの単層、またはこれらの積層を用いることができる。 As the first insulating film, a silicon oxide film can have a single layer or a laminate of these, such as a silicon oxide film or a silicon nitride film nitride (SiOxNy).

なお、第1の絶縁膜を必ずしも形成する必要はない。 It is not always necessary to form the first insulating film. この場合は、工程数の削減および製造コストの削減を図ることができる。 In this case, it is possible to reduce and reduction in manufacturing cost of the number of steps. また、構造を簡単にできるので、歩留まりの向上を図ることができる。 Further, since the structure can be simplified, thereby improving the yield.

第1の絶縁膜上に、第1の導電層(導電層110303および導電層110304)が形成されている。 On the first insulating film, a first conductive layer (a conductive layer 110303 and a conductive layer 110304) is formed. 導電層110303は、トランジスタ110320のゲート電極として機能する部分を含む。 The conductive layer 110303 includes a portion functioning as a gate electrode of the transistor 110320. 導電層110304は、容量素子110321の第1の電極として機能する部分を含む。 The conductive layer 110304 includes a portion functioning as a first electrode of the capacitor 110,321. なお、第1の導電層としては、Ti、Mo、Ta、Cr、W、Al、Nd、Cu、Ag、Au、Pt、Nb、Si、Zn、Fe、Ba、Geなどの元素、またはこれらの合金を用いることができる。 As the first conductive layer, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, elements such as Ge or their, it is possible to use the alloy. あるいは、これらの元素(合金も含む)の積層を用いることができる。 Alternatively, it is possible to use a stacked layer of these elements (including the alloy thereof).

少なくとも第1の導電層を覆うように、第2の絶縁膜(絶縁膜110305)が形成されている。 To cover at least the first conductive layer, a second insulating film (an insulating film 110305) is formed. 第2の絶縁膜は、ゲート絶縁膜としての機能を有する。 The second insulating film functions as a gate insulating film. なお、第2の絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxNy)などの単層、またはこれらの積層を用いることができる。 As the second insulating film, a silicon oxide film can have a single layer or a laminate of these, such as a silicon oxide film or a silicon nitride film nitride (SiOxNy).

半導体層に接する部分の第2の絶縁膜としては、酸化シリコン膜を用いることが望ましい。 As the second insulating film which is in contact with the semiconductor layer, a silicon oxide film is preferably used. なぜなら、半導体層と第2の絶縁膜が接する界面における、トラップ準位が少なくなるからである。 This is because, at the interface of the semiconductor layer and the second insulating film is in contact, is the trap level is reduced.

第2の絶縁膜がMoと接する場合、Moと接する部分の第2の絶縁膜としては酸化シリコン膜を用いることが望ましい。 When the second insulating film is in contact with Mo, a second insulating film which is in contact with Mo, it is desirable to use a silicon oxide film. なぜなら、酸化シリコン膜は、Moを酸化させないからである。 This is because the silicon oxide film is because does not oxidize Mo.

第2の絶縁膜上のうち、第1の導電層と重なって形成されている部分の一部に、フォトリソグラフィ法、インクジェット法または印刷法などによって、第1の半導体層(半導体層110306)が形成されている。 Of the second insulating film, a part of a portion which is formed to overlap with the first conductive layer, a photolithography method, by an inkjet method or a printing method, the first semiconductor layer (a semiconductor layer 110306) is It is formed. そして、半導体層110306の一部は、第2の絶縁膜上のうち、第1の導電層と重なって形成されていない部分まで延長されている。 Then, part of the semiconductor layer 110306, of the second insulating film, and is extended to the portion does not overlap with the first conductive layer. 半導体層110306は、トランジスタ110320のチャネル領域として機能する部分を含む。 The semiconductor layer 110306 includes a portion functioning as a channel region of the transistor 110320. なお、半導体層110306としては、アモルファスシリコン(a−Si:H)などの非結晶性を有する半導体層、または微結晶半導体(μ−Si:H)などの半導体層などを用いることができる。 As the semiconductor layer 110306, an amorphous silicon (a-Si: H) semiconductor layer having no crystallinity such as, or a microcrystalline semiconductor (μ-Si: H) or the like can be used a semiconductor layer such as.

第1の半導体層上の一部に、第2の半導体層(半導体層110307および半導体層110308)が形成されている。 Over part of the first semiconductor layer, a second semiconductor layer (a semiconductor layer 110307 and a semiconductor layer 110308) is formed. 半導体層110307は、ソース電極およびドレイン電極の一方の電極として機能する部分を含む。 The semiconductor layer 110307 includes a portion functioning as one electrode of the source electrode and the drain electrode. 半導体層110308は、ソース電極およびドレイン電極の他方の電極として機能する部分を含む。 The semiconductor layer 110308 includes a portion functioning as the other of the source electrode and the drain electrode. なお、第2の導体層としては、リンなどを含んだシリコンなどを用いることができる。 As the second semiconductor layer, it can be exemplified by a silicon containing phosphorus or the like.

第2の半導体層上および第2の絶縁膜上に、第2の導電層(導電層110309、導電層110310および導電層110311)が形成されている。 On the second semiconductor layer and the second insulating film, a second conductive layer (a conductive layer 110309, a conductive layer 110310 and a conductive layer 110311) is formed. 導電層110309は、トランジスタ110320のソース電極およびドレイン電極の一方として機能する部分を含む。 The conductive layer 110309 includes a portion functioning as one of a source electrode and a drain electrode of the transistor 110320. 導電層110310は、トランジスタ110320のソース電極およびドレイン電極の他方として機能する部分を含む。 The conductive layer 110310 includes a portion functioning as the other of the source electrode and the drain electrode of the transistor 110320. 導電層110311は、容量素子110321の第2の電極として機能する部分を含む。 The conductive layer 110311 includes a portion functioning as a second electrode of the capacitor 110,321. なお、第2の導電層としては、Ti、Mo、Ta、Cr、W、Al、Nd、Cu、Ag、Au、Pt、Nb、Si、Zn、Fe、Ba、Geなど、またはこれらの合金を用いることができる。 Note that as the second conductive layer, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, Ge, etc., or an alloy thereof it can be used. あるいは、これらの元素(合金も含む)の積層を用いることができる。 Alternatively, it is possible to use a stacked layer of these elements (including the alloy thereof).

なお、第2の導電層が形成された後の工程として、さまざまな絶縁膜、またはさまざまな導電膜が形成されていてもよい。 Note that in steps after the second conductive layer is formed, may have different insulating film or various conductive films, are formed.

ここで、チャネルエッチ型のトランジスタが特徴とする、工程の一例を説明する。 Here, channel-etched transistor is characterized, describing an example of a process. 同じマスクを用いて、第1の半導体層および第2の半導体層を形成できる。 Using the same mask to form a first semiconductor layer and the second semiconductor layer. 具体的には、第1の半導体層と第2の半導体層が、連続して成膜される。 Specifically, the first semiconductor layer and the second semiconductor layer are deposited in succession. その際、第1の半導体層および第2の半導体層は、同じマスクを用いて形成される。 At that time, the first semiconductor layer and the second semiconductor layer is formed using the same mask.

チャネルエッチ型のトランジスタが特徴とする、工程の別の一例を説明する。 Channel-etched transistor is characterized, explaining another example of steps. 新たなマスクを用いることなく、トランジスタのチャネル領域を形成することができる。 Without using an additional mask to form the channel region of the transistor. 具体的には、第2の導電層が形成された後で、第2の導電層をマスクとして用いて、第2の半導体層の一部を除去する。 Specifically, after the second conductive layer is formed by using the second conductive layer as a mask to remove a portion of the second semiconductor layer. あるいは、第2の導電層と同じマスクを用いて、第2の半導体層の一部を除去する。 Alternatively, using the same mask as the second conductive layer, removing a portion of the second semiconductor layer. そして、除去された第2の半導体層の下部に形成されている第1の半導体層が、トランジスタのチャネル領域となる。 Then, the first semiconductor layer formed on the lower portion of the second semiconductor layer has been removed, a channel region of the transistor.

図43は、逆スタガ型(ボトムゲート型)のトランジスタの断面構造および容量素子の断面構造を示す図である。 Figure 43 is a diagram showing cross-sectional structures and a capacitor of a transistor of inverted-staggered (bottom gate). 特に、図43に示すトランジスタは、チャネル保護型(チャネルストップ型)と呼ばれる構造である。 In particular, the transistor shown in FIG. 43 is a structure called a channel-protective type (channel stop type).

基板110401上に、第1の絶縁膜(絶縁膜110402)が全面に形成されている。 On the substrate 110401, a first insulating film (an insulating film 110402) is formed over the entire surface. 第1の絶縁膜は、基板側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変化してしまうことを防ぐ機能を有する。 The first insulating film has a function of impurities from the substrate from adversely affecting a semiconductor layer, prevents characteristics of the transistor due to change. つまり、第1の絶縁膜は、下地膜としての機能を有する。 That is, the first insulating film functions as a base film. したがって、信頼性の高いトランジスタを作製することができる。 Therefore, it is possible to manufacture a highly reliable transistor. なお、第1の絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxNy)などの単層、またはこれらの積層を用いることができる。 As the first insulating film, a silicon oxide film can have a single layer or a laminate of these, such as a silicon oxide film or a silicon nitride film nitride (SiOxNy).

なお、第1の絶縁膜を必ずしも形成する必要はない。 It is not always necessary to form the first insulating film. この場合は、工程数の削減および製造コストの削減を図ることができる。 In this case, it is possible to reduce and reduction in manufacturing cost of the number of steps. また、構造を簡単にできるので、歩留まりの向上を図ることができる。 Further, since the structure can be simplified, thereby improving the yield.

第1の絶縁膜上に、第1の導電層(導電層110403および導電層110404)が形成されている。 On the first insulating film, a first conductive layer (a conductive layer 110403 and a conductive layer 110404) is formed. 導電層110403は、トランジスタ110420のゲート電極として機能する部分を含む。 The conductive layer 110403 includes a portion functioning as a gate electrode of the transistor 110420. 導電層110404は、容量素子110421の第1の電極として機能する部分を含む。 The conductive layer 110404 includes a portion functioning as a first electrode of the capacitor 110,421. なお、第1の導電層としては、Ti、Mo、Ta、Cr、W、Al、Nd、Cu、Ag、Au、Pt、Nb、Si、Zn、Fe、Ba、Geなどの元素、またはこれらの合金を用いることができる。 As the first conductive layer, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, elements such as Ge or their, it is possible to use the alloy. あるいは、これらの元素(合金も含む)の積層を用いることができる。 Alternatively, it is possible to use a stacked layer of these elements (including the alloy thereof).

少なくとも第1の導電層を覆うように、第2の絶縁膜(絶縁膜110405)が形成されている。 To cover at least the first conductive layer, a second insulating film (an insulating film 110405) is formed. 第2の絶縁膜は、ゲート絶縁膜としての機能を有する。 The second insulating film functions as a gate insulating film. なお、第2の絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxNy)などの単層、またはこれらの積層を用いることができる。 As the second insulating film, a silicon oxide film can have a single layer or a laminate of these, such as a silicon oxide film or a silicon nitride film nitride (SiOxNy).

半導体層に接する部分の第2の絶縁膜としては、酸化シリコン膜を用いることが望ましい。 As the second insulating film which is in contact with the semiconductor layer, a silicon oxide film is preferably used. なぜなら、半導体層と第2の絶縁膜が接する界面における、トラップ準位が少なくなるからである。 This is because, at the interface of the semiconductor layer and the second insulating film is in contact, is the trap level is reduced.

第2の絶縁膜がMoと接する場合、Moと接する部分の第2の絶縁膜としては酸化シリコン膜を用いることが望ましい。 When the second insulating film is in contact with Mo, a second insulating film which is in contact with Mo, it is desirable to use a silicon oxide film. なぜなら、酸化シリコン膜はMoを酸化させないからである。 This is because the silicon oxide film because does not oxidize Mo.

第2の絶縁膜上のうち、第1の導電層と重なって形成されている部分の一部に、フォトリソグラフィ法、インクジェット法または印刷法などによって、第1の半導体層(半導体層110406)が形成されている。 Of the second insulating film, a part of a portion which is formed to overlap with the first conductive layer, a photolithography method, by an inkjet method or a printing method, the first semiconductor layer (a semiconductor layer 110406) is It is formed. そして、半導体層110406の一部は、第2の絶縁膜上のうち、第1の導電層と重なって形成されていない部分まで延長されている。 Then, part of the semiconductor layer 110406, of the second insulating film, and is extended to the portion does not overlap with the first conductive layer. 半導体層110406は、トランジスタ110420のチャネル領域として機能する部分を含む。 The semiconductor layer 110406 ​​includes a portion functioning as a channel region of the transistor 110420. なお、半導体層110406としては、アモルファスシリコン(C−Si:H)などの非結晶性を有する半導体層、または微結晶半導体(μ−Si:H)などの半導体層などを用いることができる。 As the semiconductor layer 110406, an amorphous silicon (C-Si: H) semiconductor layer having no crystallinity such as, or a microcrystalline semiconductor (μ-Si: H) or the like can be used a semiconductor layer such as.

第1の半導体層上の一部に、第3の絶縁膜(絶縁膜110412)が形成されている。 Over part of the first semiconductor layer, a third insulating film (an insulating film 110412) is formed. 絶縁膜110412は、トランジスタ110420のチャネル領域がエッチングによって除去されることを防止する機能を有する。 Insulating film 110412 has a function of preventing the channel region of the transistor 110420 from being removed by etching. つまり、絶縁膜110412は、チャネル保護膜(チャネルストップ膜)として機能する。 That is, the insulating film 110412 functions as a channel protection film (a channel stop film). なお、第3の絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxNy)などの単層、またはこれらの積層を用いることができる。 As the third insulating film, a silicon oxide film can have a single layer or a laminate of these, such as a silicon oxide film or a silicon nitride film nitride (SiOxNy).

第1の半導体層上の一部および第3の絶縁膜上の一部に、第2の半導体層(半導体層110407および半導体層110408)が形成されている。 On a part of the first part of the semiconductor layer and third insulating film, a second semiconductor layer (a semiconductor layer 110407 and a semiconductor layer 110408) is formed. 半導体層110407は、ソース電極およびドレイン電極の一方の電極として機能する部分を含む。 The semiconductor layer 110407 includes a portion functioning as one electrode of the source electrode and the drain electrode. 半導体層110408は、ソース電極およびドレイン電極の他方の電極として機能する部分を含む。 The semiconductor layer 110408 includes a portion functioning as the other of the source electrode and the drain electrode. なお、第2の導体層としては、リンなどを含んだシリコンなどを用いることができる。 As the second semiconductor layer, it can be exemplified by a silicon containing phosphorus or the like.

第2の半導体層上に、第2の導電層(導電層110409、導電層110410および導電層110411)が形成されている。 On the second semiconductor layer, a second conductive layer (a conductive layer 110409, a conductive layer 110410 and a conductive layer 110411) is formed. 導電層110409は、トランジスタ110420のソース電極およびドレイン電極の一方として機能する部分を含む。 The conductive layer 110409 includes a portion functioning as one of a source electrode and a drain electrode of the transistor 110420. 導電層110410は、トランジスタ110420のソース電極およびドレイン電極の他方として機能する部分を含む。 The conductive layer 110410 includes a portion functioning as the other of the source electrode and the drain electrode of the transistor 110420. 導電層110411は、容量素子110421の第2の電極として機能する部分を含む。 The conductive layer 110411 includes a portion functioning as a second electrode of the capacitor 110,421. なお、第2の導電層としては、Ti、Mo、Ta、Cr、W、Al、Nd、Cu、Ag、Au、Pt、Nb、Si、Zn、Fe、Ba、Geなど、またはこれらの合金を用いることができる。 Note that as the second conductive layer, Ti, Mo, Ta, Cr, W, Al, Nd, Cu, Ag, Au, Pt, Nb, Si, Zn, Fe, Ba, Ge, etc., or an alloy thereof it can be used. あるいは、これらの元素(合金も含む)の積層を用いることができる。 Alternatively, it is possible to use a stacked layer of these elements (including the alloy thereof).

第2の導電層が形成された後の工程として、さまざまな絶縁膜、またはさまざまな導電膜が形成されていてもよい。 In steps after the second conductive layer is formed, may have different insulating film or various conductive films, are formed.

ここまで、トランジスタの構造およびトランジスタの作製方法について説明した。 So far it has been described a method for manufacturing the structure and the transistor of the transistor. ここで、配線、電極、導電層、導電膜、端子、ビア、プラグなどは、アルミニウム(Al)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、ネオジム(Nd)、クロム(Cr)、ニッケル(Ni)、白金(Pt)、金(Au)、銀(Ag)、銅(Cu)、マグネシウム(Mg)、スカンジウム(Sc)、コバルト(Co)、亜鉛(Zn)、ニオブ(Nb)、シリコン(Si)、リン(P)、ボロン(B)、ヒ素(As)、ガリウム(Ga)、インジウム(In)、錫(Sn)、酸素(O)で構成された群から選ばれた一つもしくは複数の元素、または、前記群から選ばれた一つもしくは複数の元素を成分とする化合物、合金材料(例えば、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物(IZO) Here, the wiring, electrodes, conductive layers, conductive films, terminals, a via, a plug, aluminum (Al), tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W), neodymium (Nd) , chromium (Cr), nickel (Ni), platinum (Pt), gold (Au), silver (Ag), copper (Cu), magnesium (Mg), scandium (Sc), cobalt (Co), zinc (Zn) , niobium (Nb), silicon (Si), phosphorus (P), boron (B), arsenic (As), gallium (Ga), indium (in), tin (Sn), a group consisting of oxygen (O) one or more elements selected from, or compounds which one or more elements selected from the group as a component, an alloy material (e.g., indium tin oxide (ITO), indium zinc oxide (IZO ) 酸化珪素を含むインジウム錫酸化物(ITSO)、酸化亜鉛(ZnO)、酸化錫(SnO)、酸化錫カドミウム(CTO)、アルミネオジム(Al−Nd)、マグネシウム銀(Mg−Ag)、モリブデンニオブ(Mo−Nb)など)で形成されることが望ましい。 Indium tin oxide containing silicon oxide (ITSO), zinc oxide (ZnO), tin oxide (SnO), cadmium tin oxide (CTO), aluminum neodymium (Al-Nd), magnesium silver (Mg-Ag), molybdenum niobium ( Mo-Nb) is preferably formed, for example). または、配線、電極、導電層、導電膜、端子などは、これらの化合物を組み合わせた物質などを有して形成されることが望ましい。 Alternatively, the wiring, electrodes, conductive layers, conductive films, terminals, etc., it is preferably formed with a like material that combines these compounds. もしくは、前記群から選ばれた一つもしくは複数の元素と、シリコンの化合物(シリサイド)(例えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイドなど)、前記群から選ばれた一つもしくは複数の元素と窒素の化合物(例えば、窒化チタン、窒化タンタル、窒化モリブデンなど)を有して形成されることが望ましい。 Or, and one or more elements selected from the group silicon compound (silicide) (e.g., aluminum silicon, molybdenum silicon, or nickel silicide), one or more elements and nitrogen selected from the group compound (e.g., titanium nitride, tantalum nitride, or molybdenum nitride) may be formed with a desired.

シリコン(Si)には、n型不純物(リンなど)またはp型不純物(ボロンなど)を含んでいてもよい。 A silicon (Si) may include an n-type impurity (phosphorus) or p-type impurities (such as boron). シリコンが不純物を含むことにより、導電率が向上し、通常の導体と同様な振る舞いをすることが可能となる。 By silicon containing impurities, conductivity is improved, it is possible to the same behavior and normal conductor. 従って、配線、電極などとして利用しやすくなる。 Accordingly, the wiring becomes easy to use as an electrode.

シリコンは、単結晶、多結晶(ポリシリコン)、微結晶(マイクロクリスタルシリコン)など、さまざまな結晶性を有するシリコンを用いることができる。 Silicon, single crystal, polycrystalline (polysilicon), such as microcrystalline (silicon) may be a silicon having various crystalline. あるいは、非晶質(アモルファスシリコン)などの、結晶性を有さないシリコンを用いることができる。 Alternatively, it is possible to use a silicon without such amorphous (amorphous silicon), a crystallinity. 単結晶シリコンまたは多結晶シリコンを用いることにより、配線、電極、導電層、導電膜、端子などの抵抗を小さくすることができる。 By using single crystalline silicon or polycrystalline silicon, wiring, electrodes, conductive layers, conductive films, it is possible to reduce the resistance of such terminal. 非晶質シリコンまたは微結晶シリコンを用いることにより、簡単な工程で配線などを形成することができる。 By using amorphous silicon or microcrystalline silicon, or the like can be formed wire by a simple process.

アルミニウムまたは銀は、導電率が高いため、信号遅延を低減することができる。 Aluminum or silver has high conductivity, it is possible to reduce signal delay. さらに、エッチングしやすいので、パターニングしやすく、微細加工することができる。 Further, since the easily etched, patterned easily, can be microfabricated.

銅は、導電率が高いため、信号遅延を低減することができる。 Copper has high conductivity, it is possible to reduce signal delay. 銅を用いる場合は、密着性を向上させるため、積層構造にすることが望ましい。 If copper is used, to improve adhesion, it is desirable to laminate structure.

モリブデンまたはチタンは、酸化物半導体(ITO、IZOなど)またはシリコンと接触しても、不良を起こさず、エッチングしやすく、耐熱性が高いなどの利点を有するため、望ましい。 Molybdenum or titanium, an oxide semiconductor (ITO, IZO, etc.) in contact with or silicon, without causing failure, easy to etch, because it has advantages such as high heat resistance.

タングステンは、耐熱性が高いなどの利点を有するため、望ましい。 Tungsten is preferable because it has advantages such as high heat resistance.

ネオジムは、耐熱性が高いなどの利点を有するため、望ましい。 Neodymium is preferable because it has advantages such as high heat resistance. 特に、ネオジムとアルミニウムの合金にすると、耐熱性が向上し、アルミニウムがヒロックをおこしにくくなる。 In particular, when the neodymium and aluminum alloys, improved heat resistance, aluminum is hardly cause hillocks.

シリコンは、トランジスタが有する半導体層と同時に形成できる。 Silicon can simultaneously forming a semiconductor layer included in a transistor. 耐熱性が高いなどの利点を有するため、望ましい。 Because it has advantages such as high heat resistance.

ITO、IZO、ITSO、酸化亜鉛(ZnO)、シリコン(Si)、酸化錫(SnO)、酸化錫カドミウム(CTO)は、透光性を有しているため、光を透過させる部分に用いることができる。 ITO, IZO, ITSO, zinc oxide (ZnO), silicon (Si), tin oxide (SnO), cadmium tin (CTO) is oxidized, since it has a light-transmitting property, it is used for a portion which transmits light it can. 例えば、画素電極や共通電極として用いることができる。 For example, it can be used as a pixel electrode or a common electrode.

IZOは、エッチングしやすく、加工しやすいため、望ましい。 IZO is easily etched, for easy machining, desirable. また、IZOは、エッチングしたときに、残渣が残ってしまう、ということも起こりにくい。 Further, IZO, upon etching, residue remaining would not easily be happen that. したがって、画素電極としてIZOを用いると、液晶素子や発光素子に不具合(ショート、配向乱れなど)をもたらすことを低減できる。 Therefore, when IZO is used for a pixel electrode, it can be reduced to bring trouble to the liquid crystal element or a light-emitting element (short, orientation disorder, etc.).

配線、電極、導電層、導電膜、端子、ビアおよびプラグなどは、単層構造でもよいし、多層構造でもよい。 Wiring, electrodes, conductive layers, conductive films, terminals, vias and plugs, etc., may have a single layer structure or a multilayer structure. 単層構造にすることにより、配線、電極、導電層、導電膜および端子などの製造工程を簡略化し、工程数を少なくし、さらにコストを低減することができる。 By a single layer structure, a wiring, an electrode, a conductive layer, simplifying the manufacturing process, such as a conductive film and the terminal, to reduce the number of steps, it is possible to further reduce the cost. あるいは、多層構造にすることにより、それぞれの材料のメリットを生かしつつ、デメリットを低減させ、性能の良い配線および電極などを形成することができる。 Alternatively, by making the multi-layer structure, while taking advantage of each material, to reduce the disadvantage, or the like can be formed fine wiring and electrodes of performance. 例えば、低抵抗材料(アルミニウムなど)を多層構造の中に含むことにより、配線の低抵抗化を図ることができる。 For example, when a low-resistant material (such as aluminum) in a multilayer structure, it is possible to reduce the resistance of the wiring. 別の例として、低耐熱性の材料を、高耐熱性の材料で挟む積層構造にすることにより、低耐熱性の材料の持つメリットを生かしつつ、配線および電極などの耐熱性を高くすることができる。 As another example, a low heat-resistant material, by a laminated structure sandwiching a high heat-resistant material, while taking advantage of of the low heat-resistance material, is possible to increase the heat resistance, such as wires and electrodes it can. 例えば、アルミニウムを含む層を、モリブデン、チタンまたはネオジムなどを含む層で挟む積層構造にすると望ましい。 For example, a layer containing aluminum, molybdenum, when the laminated structure sandwiching a layer including titanium or neodymium desirable.

配線、電極など同士が、直接接する場合、お互いに悪影響を及ぼすことがある。 Wiring between such electrodes, when in direct contact, which may adversely affect each other. 例えば、一方の配線、電極などが、他方の配線、電極などの材料の中に入りその性質を変えてしまい、本来の目的を果たせなくなることがある。 For example, one wiring and electrodes, other wiring, will alter the nature enters the material, such as an electrode, and may not perform its intended purpose. 別の例として、高抵抗な部分を形成または製造するときに、問題が生じて、正常に製造できなくなることがある。 As another example, when forming or manufacturing a high-resistance portion, it causes a problem, it may not be successfully produced. そのような場合、積層構造により、反応しやすい材料を、反応しにくい材料で挟んだり、覆ったりするとよい。 In such a case, the laminated structure, the reaction tends material, pinch in nobler material, may or cover. 例えば、ITOとアルミニウムを接続させる場合は、ITOとアルミニウムの間に、チタン、モリブデンまたはネオジム合金を挟むことが望ましい。 For example, in the case of connecting the ITO and aluminum, between the ITO and aluminum, it is desirable to interpose titanium, molybdenum or an alloy of neodymium. 別の例として、シリコンとアルミニウムを接続させる場合は、シリコンとアルミニウムの間に、チタン、モリブデンまたはネオジム合金を挟むことが望ましい。 As another example, if connecting the silicon and aluminum, between the silicon and the aluminum, it is desirable to interpose titanium, molybdenum or an alloy of neodymium.

配線とは、導電体が配置されているものをいう。 Wiring and refers to those conductors are disposed. 線状に伸びていてもよいし、伸びずに短く配置されていてもよい。 It may extend linearly, or may be arranged shortened without elongation. したがって、電極は、配線に含まれている。 Therefore, electrodes are included in the wiring.

配線、電極、導電層、導電膜、端子、ビアおよびプラグなどとして、カーボンナノチューブを用いてもよい。 Wiring, electrodes, conductive layers, conductive films, terminals, as such vias and plugs, may be used carbon nanotubes. さらに、カーボンナノチューブは、透光性を有しているため、光を透過させる部分に用いることができる。 Furthermore, carbon nanotubes, because they have a light-transmitting property can be used for a portion which transmits light. 例えば、画素電極や共通電極として用いることができる。 For example, it can be used as a pixel electrode or a common electrode.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容(一部でもよい)は、別の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 In the present embodiment has been described with reference to various drawings, the contents described (or part thereof) is each drawing, the contents described in another drawing (or part thereof), applied , it can be carried out in combination or replaced with freely. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

同様に、本実施の形態の各々の図で述べた内容(一部でもよい)は、別の実施の形態の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 Similarly, the contents described in each drawing of this embodiment (or part thereof) is the contents described in a drawing in another embodiment mode (or a part thereof) applied to, combined with, or replaced, etc. it can be carried out freely. さらに、本実施の形態の図の各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, for each of the parts of the drawing in this embodiment, by combining part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容(一部でもよい)を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents (or part thereof) described in other embodiment modes, an example of a case that embodies an example of changing an example, a part in the case of slightly deformed, in the case of improved one example, an example of detailed description thereof shows like an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせまたは置き換えを自由に行うことができる。 Therefore, the contents described in other embodiment modes can be performed application to this embodiment, the combination or replaced freely.

(実施の形態9) (Embodiment 9)
本実施の形態においては、表示装置の構成について説明する。 In the present embodiment, the configuration of the display device.

図47(A)を参照して、表示装置の構成について説明する。 Figure 47 Referring to (A), a description will be given of a configuration of a display device. 図47(A)は、表示装置の上面図である。 Figure 47 (A) is a top view of a display device.

画素部170101、走査線側入力端子170103および信号線側入力端子170104が基板170100上に形成されている。 Pixel portion 170101, a scan line side input terminal 170103, and signal line side input terminal 170104 are formed over the substrate 170100. また、走査線が、走査線側入力端子170103から行方向に延在して基板170100上に形成され、信号線が、信号線側入力端子170104から列方向に延在して基板170100上に形成されている。 The formation scanning lines are formed from the scanning line input terminal 170,103 on the substrate 170,100 extending in the row direction, signal lines, a signal line input terminal 170,104 extending in the column direction on the substrate 170100 It is. そして、画素170102が、画素部170101に、走査線と信号線が交差する領域に、マトリクス状に配置されている。 Then, the pixel 170102 is, the pixel portion 170101, a scan line and a signal line in cross areas of are arranged in a matrix.

ここまで、外付けの駆動回路によって信号を入力する場合について説明してきた。 So far, it has been described for the case of inputting a signal by an external driver circuit. ただし、これに限定されず、ICチップを表示装置に実装することができる。 However, not limited thereto, it is possible to mount the IC chip on the display device.

例えば、図48(A)に示すように、COG(Chip On Glass)方式によって、ICチップ170201を、基板170100に実装することができる。 For example, as shown in FIG. 48 (A), by COG (Chip On Glass) method, an IC chip 170201 can be mounted on the substrate 170100. この場合、ICチップ170201を、基板170100に実装する前に検査できるので、表示装置の歩留まりの向上を図り、信頼性を高めることができる。 In this case, the IC chip 170201, since it inspected before mounting on the substrate 170100, aims to improve the yield of the display device, it is possible to increase the reliability. なお、図47(A)の構成と共通するところは共通の符号を用いて、その説明を省略する。 Incidentally, that components in common with those of FIG. 47 (A) is by common reference numerals, and description thereof is omitted.

別の例として、図48(B)に示すように、TAB(Tape Automated Bonding)方式によって、ICチップ170201を、FPC(Flexible Printed Circuit)170200に実装することができる。 As another example, as shown in FIG. 48 (B), by TAB (Tape Automated Bonding) method, an IC chip 170201 can be mounted on a FPC (Flexible Printed Circuit) 170200. この場合、ICチップ170201を、FPC170200に実装する前に検査できるので、表示装置の歩留まりの向上を図り、信頼性を高めることができる。 In this case, the IC chip 170201, it is possible inspection before mounting the FPC170200, aims to improve the yield of the display device, it is possible to increase the reliability. なお、図47(A)の構成と共通するところは共通の符号を用いて、その説明を省略する。 Incidentally, that components in common with those of FIG. 47 (A) is by common reference numerals, and description thereof is omitted.

ICチップを基板170100に実装するだけでなく、駆動回路を基板170100上に形成することができる。 The IC chip not only mounted on the substrate 170100, a driver circuit can be formed on the substrate 170,100.

例えば、図47(B)に示すように、走査線駆動回路170105を、基板170100上に形成することができる。 For example, as shown in FIG. 47 (B), a scan line driver circuit 170105 can be formed on the substrate 170,100. この場合、部品点数の削減による、コストの低減を図ることができる。 In this case, by reducing the number of parts can be reduced in cost. また、回路部品との接続点数の低減による、信頼性の向上を図ることができる。 Further, it is possible to by reduction in the number of connections to circuit components, the improvement in reliability. また、走査線駆動回路170105は、駆動周波数が低い。 The scanning line driver circuit 170105 is low driving frequency. そのため、トランジスタの半導体層として、非結晶シリコンまたは微結晶シリコンを用いて、走査線駆動回路170105を容易に形成することができる。 Therefore, as a semiconductor layer of a transistor using amorphous silicon or microcrystalline silicon, the scan line driver circuit 170105 can be easily formed. なお、信号線に信号を出力するためのICチップを、基板170100にCOG方式で実装してもよい。 Incidentally, the IC chip for outputting a signal to the signal line, may be mounted in a COG method on the substrate 170,100. あるいは、信号線に信号を出力するためのICチップが、TAB方式で実装されたFPCを、基板170100に配置してもよい。 Alternatively, IC chip for outputting a signal to the signal line, the FPC implemented in TAB method may be disposed on the substrate 170,100. また、走査線駆動回路170105を制御するためのICチップを、基板170100にCOG方式で実装してもよい。 Further, an IC chip for controlling the scan line driver circuit 170105 may be mounted in a COG method on the substrate 170,100. あるいは、走査線駆動回路170105を制御するためのICチップが、TAB方式で実装されたFPCを、基板170100に配置してもよい。 Alternatively, IC chip for controlling the scan line driver circuit 170105 is, the FPC implemented in TAB method may be disposed on the substrate 170,100. なお、図47(A)の構成と共通するところは共通の符号を用いて、その説明を省略する。 Incidentally, that components in common with those of FIG. 47 (A) is by common reference numerals, and description thereof is omitted.

別の例として、図47(C)に示すように、走査線駆動回路170105および信号線駆動回路170106を、基板170100上に形成することができる。 As another example, as shown in FIG. 47 (C), a scan line driver circuit 170105 and the signal line driver circuit 170106 can be formed on the substrate 170,100. その結果、部品点数の削減による、コストの低減を図ることができる。 As a result, by reducing the number of parts can be reduced in cost. また、回路部品との接続点数の低減による、信頼性の向上を図ることができる。 Further, it is possible to by reduction in the number of connections to circuit components, the improvement in reliability. なお、走査線駆動回路170105を制御するためのICチップを、基板170100にCOG方式で実装してもよい。 Incidentally, the IC chip for controlling the scan line driver circuit 170105 may be mounted in a COG method on the substrate 170,100. あるいは、走査線駆動回路170105を制御するためのICチップが、TAB方式で実装されたFPCを、基板170100に配置してもよい。 Alternatively, IC chip for controlling the scan line driver circuit 170105 is, the FPC implemented in TAB method may be disposed on the substrate 170,100. また、信号線駆動回路170106を制御するためのICチップを、基板170100にCOG方式で実装してもよい。 Further, an IC chip for controlling the signal line driver circuit 170106 may be mounted in a COG method on the substrate 170,100. あるいは、信号線駆動回路170106を制御するためのICチップが、TAB方式で実装されたFPCを、基板170100に配置してもよい。 Alternatively, IC chip for controlling the signal line driver circuit 170106 is, the FPC implemented in TAB method may be disposed on the substrate 170,100. なお、図47(A)の構成と共通するところは共通の符号を用いて、その説明を省略する。 Incidentally, that components in common with those of FIG. 47 (A) is by common reference numerals, and description thereof is omitted.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容(一部でもよい)は、別の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 In the present embodiment has been described with reference to various drawings, the contents described (or part thereof) is each drawing, the contents described in another drawing (or part thereof), applied , it can be carried out in combination or replaced with freely. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

同様に、本実施の形態の各々の図で述べた内容(一部でもよい)は、別の実施の形態の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 Similarly, the contents described in each drawing of this embodiment (or part thereof) is the contents described in a drawing in another embodiment mode (or a part thereof) applied to, combined with, or replaced, etc. it can be carried out freely. さらに、本実施の形態の図の各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, for each of the parts of the drawing in this embodiment, by combining part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容(一部でもよい)を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents (or part thereof) described in other embodiment modes, an example of a case that embodies an example of changing an example, a part in the case of slightly deformed, in the case of improved one example, an example of detailed description thereof shows like an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせまたは置き換えを自由に行うことができる。 Therefore, the contents described in other embodiment modes can be performed application to this embodiment, the combination or replaced freely.

(実施の形態10) (Embodiment 10)
本実施の形態においては、表示装置の駆動方法について説明する。 In this embodiment, it describes a method of driving the display device. 特に、液晶表示装置の駆動方法について説明する。 In particular, it describes a method of driving the liquid crystal display device.

本実施の形態において説明する液晶表示装置に用いることのできる液晶パネルは、液晶材料を2枚の基板によって挟んだ構造であるとする。 A liquid crystal panel which can be used in a liquid crystal display device described in the present embodiment, the liquid crystal material is a structure sandwiched by two substrates. 2枚の基板は、それぞれ、液晶材料に印加する電界を制御するための電極を備えている。 Two substrates, each provided with an electrode for controlling the electric field applied to the liquid crystal material. 液晶材料は、外部から印加される電界によって、光学的および電気的な性質が、変化する材料である。 Liquid crystal material by an electric field applied from the outside, the optical and electrical properties, a change material. したがって、液晶パネルは、基板が有する電極を用いて、液晶材料に印加する電圧を制御することによって、所望の光学的および電気的な性質を得ることができるデバイスである。 Thus, the liquid crystal panel, by using the electrodes of the substrate, by controlling the voltage applied to the liquid crystal material, a device that can obtain a desired optical and electrical properties. そして、多数の電極を平面的に並置することで、それぞれを画素とし、画素に印加する電圧を個別に制御することにより、精細な画像を液晶パネルに表示できる。 Then, by a planar manner juxtaposed multiple electrodes, respectively and the pixel, by controlling the voltage applied to the pixel separately, can display a fine image on the liquid crystal panel.

ここで、電界の変化に対する液晶材料の応答時間は、2枚の基板の間隔(セルギャップ)および液晶材料の種類等に依存するが、一般的に数ミリ秒から数十ミリ秒である。 Here, the response time of the liquid crystal material to a change in the electric field depends on the distance between the two substrates (cell gap) and the type of liquid crystal materials, it is generally several tens of milliseconds after a few milliseconds. さらに、電界の変化量が小さい場合は、液晶材料の応答時間はさらに長くなる。 Further, when the change amount of the electric field is small, the response time of the liquid crystal material is further lengthened. この性質は、液晶パネルによって動きのある画像を表示する場合に、残像、尾引きおよびコントラストの低下といった画像表示上の障害を引き起こし、特に中間調から別の中間調へ変化する場合(電界の変化が小さい)場合に、前述の障害の程度が著しくなる。 This property, when displaying an image with motion by the liquid crystal panel, an afterimage, tailing and cause faults on the image display such as decrease in contrast, especially change in the case (varying electric field from the halftone to another halftone when is small), it becomes remarkable degree of aforementioned disorders.

一方、アクティブマトリクスを用いた液晶パネルに特有の問題として、定電荷駆動による書き込み電圧の変化がある。 On the other hand, a problem peculiar to the liquid crystal panel using an active matrix, there is a change in the write voltage due to constant electric charge driving. 以下に、本実施の形態における、定電荷駆動について説明する。 Hereinafter, in the present embodiment will be described constant charge driving.

アクティブマトリクスにおける画素回路は、書き込みを制御するスイッチと、電荷を保持する容量素子を含む。 Pixel circuits in the active matrix includes a switch for controlling writing, a capacitor for holding electric charges. アクティブマトリクスにおける画素回路の駆動方法は、スイッチをオン状態として所定の電圧を画素回路に書き込んだ後、直ちにスイッチをオフ状態として画素回路内の電荷を保持する(ホールド状態)というものである。 The driving method of the pixel circuit in an active matrix, after writing to the pixel circuit a predetermined voltage switch is turned on to, is that immediately retains the charge in the pixel circuit switch is turned off (hold state). ホールド状態時、画素回路の内部と外部では、電荷のやり取りが行なわれない(定電荷)。 The hold state, the inside and outside of the pixel circuit is not performed exchange of charge (constant charge). 通常、スイッチがオン状態となっている期間に比べて、オフ状態となっている期間は数百(走査線本数)倍程度長い。 Usually, in comparison with the period during which the switch is turned on, a period in which the OFF state hundreds (scanning line number) about times longer. そのため、画素回路のスイッチは、ほとんどオフ状態となっていると考えてよい。 Therefore, the switch of the pixel circuit may be considered to have become almost OFF state. 以上より、本実施の形態における定電荷駆動とは、液晶パネルの駆動時、画素回路はほとんどの期間においてホールド状態である駆動方法であるとする。 From the above, the constant charge driving in this embodiment, when driving the liquid crystal panel, the pixel circuit is a driving method is a hold state in almost all periods.

次に、液晶材料の電気的特性について説明する。 It will be described the electrical characteristics of the liquid crystal material. 液晶材料は、外部から印加される電界が変化すると、光学的性質が変化するのと同時に、誘電率も変化する。 The liquid crystal material, when a change in electric field applied from the outside, at the same time as the change in optical properties, also changes the dielectric constant. すなわち、液晶パネルの各画素を2枚の電極に挟まれた容量素子(液晶素子)として考えたとき、当該容量素子は、印加される電圧によって静電容量が変化する容量素子である。 In other words, when considering each pixel of the liquid crystal panel as a capacitive element sandwiched between two electrodes (liquid crystal device), the capacitive element is a capacitive element whose capacitance changes due to the applied voltage. この現象を、ダイナミックキャパシタンスと呼ぶこととする。 This phenomenon is referred to as a dynamic capacitance.

このように、印加される電圧によって静電容量が変化する容量素子を、上述した定電荷駆動によって駆動する場合、次のような問題が生じる。 Thus, the capacitor capacitance by a voltage applied is changed, the case of driving by a constant charge driving described above, the following problem arises. 電荷の移動が行なわれないホールド状態において、液晶素子の静電容量が変化すると、印加される電圧も変化してしまうという問題である。 In the hold state charge transfer is not performed, when the electrostatic capacitance of the liquid crystal element is changed, the applied voltage is also a problem that change. これは、(電荷量)=(静電容量)×(印加電圧)という関係式において、電荷量が一定であるということから理解できる。 It can be understood from the fact that the (charge amount) = (capacitance) × relational expression (applied voltage), the charge amount is constant.

以上の理由により、アクティブマトリクスを用いた液晶パネルでは、定電荷駆動であることによって、ホールド状態時における電圧が、書き込み時における電圧から変化してしまう。 For the above reasons, the liquid crystal panel using an active matrix, by a constant charge driving, voltage during the hold state, varies from the voltage at the time of writing. その結果、液晶素子の透過率の変化は、ホールド状態を取らない駆動法における変化とは異なったものとなる。 As a result, the change in transmittance of the liquid crystal element will be different from the changes in the driving method does not take a hold state. この様子を示したのが、図45である。 It shows this situation, a diagram 45. 図45(A)は、横軸に時間、縦軸に電圧の絶対値をとり、画素回路に書き込む電圧の制御例を表したものである。 Figure 45 (A), the time on the horizontal axis and the vertical axis represents the absolute value of the voltage, it illustrates an example of controlling voltage written in the pixel circuit. 図45(B)は、横軸に時間、縦軸に電圧をとった場合の、画素回路に書き込む電圧の制御例を表したものである。 Figure 45 (B), the time on the horizontal axis, in the case where a vertical axis indicates voltage, illustrates an example of controlling voltage written in the pixel circuit. 図45(C)は、横軸に時間、縦軸に液晶素子の透過率をとり、図45(A)または図45(B)によって表した電圧を画素回路に書き込んだ場合の、液晶素子の透過率の時間変化を表したものである。 Figure 45 (C), the time on the horizontal axis, taking the transmittance of the liquid crystal element on the vertical axis, when written in the pixel circuits a voltage expressed by FIG. 45 (A) or FIG. 45 (B), the liquid crystal element It illustrates a time change in transmittance. 図45(A)〜図45(C)において、期間Fは電圧の書き換え周期を表し、電圧を書き換える時刻をt 、t 、t 、t として説明する。 In FIG. 45 (A) ~ FIG 45 (C), the period F denotes a rewriting cycle of the voltage, illustrating the time for rewriting the voltage as t 1, t 2, t 3 , t 4.

ここで、液晶表示装置に入力される画像データに対応する書き込み電圧は、時刻0における書き換えでは|V |、時刻t 、t 、t 、t における書き換えでは|V |であるとする(図45(A)参照)。 Here, writing voltage corresponding to image data input to the liquid crystal display device, the rewrite at time 0 | V 1 |, in rewriting at the time t 1, t 2, t 3 , t 4 | a | V 2 to (see FIG. 45 (a)).

液晶表示装置に入力される画像データに対応する書き込み電圧は、その極性を周期的に入れ替えてもよい(反転駆動:図45(B)参照)。 Writing voltage corresponding to image data input to the liquid crystal display device may be switched its polarity periodically (inversion driving: see FIG. 45 (B)). この方法によって、液晶に直流電圧をできるだけ印加しないようにすることができるので、液晶素子の劣化による焼きつきなどを防ぐことができる。 This method, it is possible to not apply as much as possible a DC voltage to the liquid crystal, it is possible to prevent such sticking due to deterioration of the liquid crystal element. なお、極性を入れ替える周期(反転周期)は、電圧の書き換え周期と同じでもよい。 The period for switching the polarity (reversal cycle) may be the same as rewriting period of the voltage. この場合は、反転周期が短いので、反転駆動によるフリッカの発生を低減することができる。 In this case, because the inversion period is short, it is possible to reduce the occurrence of flicker due to inversion driving. さらに、反転周期は、電圧の書き換え周期の整数倍の周期であってもよい。 Further, the inversion period may be an integer multiple period of the rewriting period of the voltage. この場合は、反転周期が長く、極性を変えて電圧を書き込む頻度を減少させることができるため、消費電力を低減することができる。 In this case, the inversion period is long, it is possible to reduce the frequency of writing voltage by changing the polarity, it is possible to reduce the power consumption.

そして、図45(A)または図45(B)に示したような電圧を液晶素子に印加したときの液晶素子の透過率の時間変化を、図45(C)に示す。 Then, the time change of the transmittance of the liquid crystal element when a voltage is applied as shown in FIG. 45 (A) or FIG. 45 (B) to the liquid crystal element, shown in FIG. 45 (C). ここで、液晶素子に電圧|V |が印加され、十分時間が経過した後の液晶素子の透過率をTR とする。 Here, the voltage to the liquid crystal element | V 1 | is applied, the transmittance of the liquid crystal element after enough time passes corresponds to TR 1. 同様に、液晶素子に電圧|V |が印加され、十分時間が経過した後の液晶素子の透過率をTR とする。 Similarly, the voltage to the liquid crystal element | V 2 | is applied, the transmittance of the liquid crystal element after enough time passes corresponds to TR 2. 時刻t において、液晶素子に印加される電圧が|V |から|V |に変化すると、液晶素子の透過率は、破線30401に示したように、すぐにTR とはならず、ゆっくりと変化する。 At time t 1, the voltage applied to the liquid crystal element is | V 1 | from | V 2 | when to change the transmittance of the liquid crystal device, as shown in dashed line 30401, immediately does not become TR 2, slowly change. たとえば、電圧の書き換え周期が、60Hzの画像信号のフレーム周期(16.7ミリ秒)と同じであるとき、透過率がTR に変化するまでは、数フレーム程度の時間が必要となる。 For example, the rewriting period of the voltage, when the same as the frame period of the image signal of 60 Hz (16.7 msec), until the transmittance is changed to TR 2, it is necessary to time of several frames.

ただし、破線30401に示したような、滑らかな透過率の時間変化は、液晶素子に正確に電圧|V |が印加されたときのものである。 However, as shown in dashed line 30401, the time change of smooth transmittance, exactly voltage to the liquid crystal element | those when is applied | V 2. 実際の液晶パネル、たとえば、アクティブマトリクスを用いた液晶パネルでは、定電荷駆動であることによって、ホールド状態時における電圧が、書き込み時における電圧から変化してしまうため、液晶素子の透過率は破線30401に示したような時間変化とはならず、かわりに、実線30402に示したような、段階的な時間変化となる。 Actual liquid crystal panel, for example, a liquid crystal panel using an active matrix, by a constant charge driving, the voltage at the hold state, varies from the voltage at the time of writing, the transmittance of the liquid crystal element is dashed 30401 such should not change with time as shown in, instead, as shown in solid line 30402, a gradual time change. これは、定電荷駆動であることによって電圧が変化してしまうため、1回の書き込みでは目的の電圧に到達することができないためである。 This is because varies the voltage by a constant charge driving, in one write is because it is impossible to reach the target voltage. その結果、液晶素子の透過率の応答時間は、本来の応答時間(破線30401)よりも、見かけ上、さらに長くなってしまい、残像、尾引きおよびコントラストの低下といった画像表示上の障害を顕著に引き起こしてしまうということになる。 As a result, the response time of the transmittance of the liquid crystal element, than the original response time (the dashed line 30401), apparently becomes longer, residual image significantly faults on tailing and an image display such as decrease in contrast cause it comes to become.

オーバードライブ駆動を用いることによって、液晶素子の本来の応答時間の長さと、ダイナミックキャパシタンスおよび定電荷駆動による書き込み不足に起因する、見かけ上の応答時間がさらに長くなる現象を、同時に解決することができる。 By using overdriving, the length of the original response time of the liquid crystal element, due to insufficient writing due to dynamic capacitance and constant electric charge driving, the phenomenon that the response time of the apparent even longer, can be solved at the same time . この様子を示したのが、図46である。 It shows this situation, a diagram 46. 図46(A)は、横軸に時間、縦軸に電圧の絶対値をとり、画素回路に書き込む電圧の制御例を表したものである。 Figure 46 (A), the time on the horizontal axis and the vertical axis represents the absolute value of the voltage, it illustrates an example of controlling voltage written in the pixel circuit. 図46(B)は、横軸に時間、縦軸に電圧をとった場合の、画素回路に書き込む電圧の制御例を表したものである。 Figure 46 (B), the time on the horizontal axis, in the case where a vertical axis indicates voltage, illustrates an example of controlling voltage written in the pixel circuit. 図46(C)は、横軸に時間、縦軸に液晶素子の透過率をとり、図46(A)または図46(B)によって表した電圧を画素回路に書き込んだ場合の、液晶素子の透過率の時間変化を表したものである。 Figure 46 (C), the time on the horizontal axis, taking the transmittance of the liquid crystal element on the vertical axis, when written in the pixel circuits a voltage expressed by FIG. 46 (A) or FIG. 46 (B), the liquid crystal element It illustrates a time change in transmittance. 図46(A)〜図46(C)において、期間Fは電圧の書き換え周期を表し、電圧を書き換える時刻をt 、t 、t 、t として説明する。 In FIG. 46 (A) ~ FIG 46 (C), the period F denotes a rewriting cycle of the voltage, illustrating the time for rewriting the voltage as t 1, t 2, t 3 , t 4.

ここで、液晶表示装置に入力される画像データに対応する書き込み電圧は、時刻0における書き換えでは|V |、時刻t における書き換えでは|V |、時刻t 、t 、t における書き換えでは|V |であるとする(図46(A)参照)。 Here, writing voltage corresponding to image data input to the liquid crystal display device, the rewrite at time 0 | V 1 |, in rewriting at the time t 1 | at, time t 2, t 3, t 4 | V 3 rewriting | V 2 |, and a (see FIG. 46 (a)).

液晶表示装置に入力される画像データに対応する書き込み電圧は、その極性を周期的に入れ替えてもよい(反転駆動:図46(B)参照)。 Writing voltage corresponding to image data input to the liquid crystal display device may be switched its polarity periodically (inversion driving: see FIG. 46 (B)). この方法によって、液晶に直流電圧をできるだけ印加しないようにすることができるので、液晶素子の劣化による焼きつきなどを防ぐことができる。 This method, it is possible to not apply as much as possible a DC voltage to the liquid crystal, it is possible to prevent such sticking due to deterioration of the liquid crystal element. なお、極性を入れ替える周期(反転周期)は、電圧の書き換え周期と同じでもよい。 The period for switching the polarity (reversal cycle) may be the same as rewriting period of the voltage. この場合は、反転周期が短いので、反転駆動によるフリッカの発生を低減することができる。 In this case, because the inversion period is short, it is possible to reduce the occurrence of flicker due to inversion driving. さらに、反転周期は、電圧の書き換え周期の整数倍の周期であってもよい。 Further, the inversion period may be an integer multiple period of the rewriting period of the voltage. この場合は、反転周期が長く、極性を変えて電圧を書き込む頻度を減少させることができるため、消費電力を低減することができる。 In this case, the inversion period is long, it is possible to reduce the frequency of writing voltage by changing the polarity, it is possible to reduce the power consumption.

そして、図46(A)または図46(B)に示したような電圧を液晶素子に印加したときの液晶素子の透過率の時間変化を、図46(C)に示す。 Then, the time change of the transmittance of the liquid crystal element when a voltage is applied as shown in FIG. 46 (A) or FIG. 46 (B) to the liquid crystal element, shown in FIG. 46 (C). ここで、液晶素子に電圧|V |が印加され、十分時間が経過した後の液晶素子の透過率をTR とする。 Here, the voltage to the liquid crystal element | V 1 | is applied, the transmittance of the liquid crystal element after enough time passes corresponds to TR 1. 同様に、液晶素子に電圧|V |が印加され、十分時間が経過した後の液晶素子の透過率をTR とする。 Similarly, the voltage to the liquid crystal element | V 2 | is applied, the transmittance of the liquid crystal element after enough time passes corresponds to TR 2. 同様に、液晶素子に電圧|V |が印加され、十分時間が経過した後の液晶素子の透過率をTR とする。 Similarly, the voltage to the liquid crystal element | V 3 | is applied, the transmittance of the liquid crystal element after enough time passes corresponds to TR 3. 時刻t において、液晶素子に印加される電圧が|V |から|V |に変化すると、液晶素子の透過率は、破線30501に示したように、数フレームをかけて透過率をTR まで変化しようとする。 At time t 1, the voltage applied to the liquid crystal element is | V 1 | from | V 3 | when to change the transmittance of the liquid crystal device, as shown in dashed line 30501, the transmittance over several frames TR up to 3 tries to change. しかし、電圧|V |の印加は時刻t で終わり、時刻t より後は、電圧|V |が印加される。 However, the voltage | V 3 | applied at the end at time t 2, later than time t 2, the voltage | V 2 | is applied. そのため、液晶素子の透過率は破線30501に示したようにはならず、実線30502に示したようになる。 Therefore, the transmittance of the liquid crystal element does not become as shown in dashed line 30501 is as shown in solid line 30502. ここで、時刻t の時点において、透過率が概ねTR となっているように、電圧|V |の値を設定するのが好ましい。 Here, at the point of time t 2, the so transmittance is generally a TR 2, the voltage | V 3 | to set the values preferred. ここで、電圧|V |を、オーバードライブ電圧とも呼ぶこととする。 Here, the voltage | V 3 |, and also referred to as the overdrive voltage.

オーバードライブ電圧である|V |を変化させれば、液晶素子の応答時間をある程度制御することができる。 Overdriving voltage is | V 3 | be changed, and the response time of the liquid crystal element can be controlled to some extent. なぜならば、液晶素子の応答時間は、電界の強さによって変化するからである。 Because the response time of the liquid crystal element is because varies with the intensity of the electric field. 具体的には、電界が強いほど、液晶素子の応答時間は短くなり、電界が弱いほど、液晶素子の応答時間は長くなる。 Specifically, as the electric field is strong, the response time of the liquid crystal element becomes shorter, the more the electric field is weak, the response time of the liquid crystal element becomes longer.

オーバードライブ電圧である|V |は、電圧の変化量、すなわち、目的とする透過率TR およびTR を与える電圧|V |および|V |、にしたがって変化させるのが好ましい。 Overdriving voltage is | V 3 |, the change amount of the voltage, i.e., voltage gives a transmittance TR 1 and TR 2 aims | V 1 | and | V 2 |, preferably varied according. なぜならば、液晶素子の応答時間が電圧の変化量によって変わってしまっても、オーバードライブ電圧である|V |をそれに合わせて変化させれば、常に最適な応答時間を得ることができるからである。 This is because, even if the response time of the liquid crystal element has changed by a change in voltage is the overdrive voltage | than if the by changing accordingly, always it is possible to obtain an optimum response time | V 3 is there.

オーバードライブ電圧である|V |は、TN、VA、IPS、OCB等の液晶素子のモードによって変化させるのが好ましい。 Overdriving voltage is | V 3 | is, TN, VA, IPS, alter the liquid crystal element mode of OCB and the like are preferable. なぜならば、液晶素子の応答速度が液晶のモードによって異なってしまっても、オーバードライブ電圧である|V |をそれに合わせて変化させれば、常に最適な応答時間を得ることができるからである。 This is because, even if the response speed of the liquid crystal element is got different by the liquid crystal mode is the overdrive voltage | because the be changed accordingly, can always be obtained best response time | V 3 .

電圧書き換え周期Fは、入力信号のフレーム周期と同じでもよい。 Voltage rewriting period F may be the same as the frame period of the input signal. この場合は、液晶表示装置の周辺駆動回路を簡単にできるため、製造コストの低い液晶表示装置を得ることができる。 In this case, since it is possible the peripheral driving circuits of a liquid crystal display device easily can be obtained with low production costs liquid crystal display device.

電圧書き換え周期Fは、入力信号のフレーム周期よりも短くてもよい。 Voltage rewriting period F may be shorter than the frame period of the input signal. 例えば、電圧書き換え周期Fは入力信号のフレーム周期の1/2倍でもよいし、1/3倍でもよいし、それ以下でもよい。 For example, the voltage rewriting period F may be a half of a frame period of the input signal may be a 1/3-fold, or at or below. この方法は、黒挿入駆動、バックライト点滅、バックライトスキャン、動き補償による中間画像挿入駆動など、液晶表示装置のホールド駆動に起因する動画品質の低下の対策法と合わせて用いるのが効果的である。 This method, black insertion driving, backlight blinking, backlight scanning, such as an intermediate image insertion driving by motion compensation, and effective to use in conjunction with Countermeasure reduction in video quality due to hold driving of the liquid crystal display device is there. すなわち、液晶表示装置のホールド駆動に起因する動画品質の低下の対策法は、要求される液晶素子の応答時間が短いため、本実施の形態で説明したオーバードライブ駆動法を用いることで、比較的容易に液晶素子の応答時間を短くすることができる。 In other words, countermeasures method of lowering the video quality caused by hold driving of the liquid crystal display device, the response time of the liquid crystal element is required is short, by using the overdrive driving method described in this embodiment, relatively easily can be shortened response time of the liquid crystal element. 液晶素子の応答時間は、セルギャップ、液晶材料および液晶素子のモードなどによって本質的に短くすることは可能ではあるが、技術的に困難である。 Response time of the liquid crystal element, the cell gap, While it is possible to essentially shortened by such mode of the liquid crystal material and a liquid crystal element, it is technically difficult. そのため、オーバードライブのような駆動方法で液晶素子の応答時間を短くする方法を用いることは、非常に重要である。 Therefore, the use of the method of shortening the response time of the liquid crystal element in a driving method such as overdriving is very important.

電圧書き換え周期Fは、入力信号のフレーム周期よりも長くてもよい。 Voltage rewriting period F may be longer than the frame period of the input signal. たとえば、電圧書き換え周期Fは入力信号のフレーム周期の2倍でもよいし、3倍でもよいし、それ以上でもよい。 For example, the voltage rewriting period F may be twice the frame period of the input signal may be a 3-fold, or at more. この方法は、長期間電圧の書き換えが行なわれないか否かを判断する手段(回路)と合わせて用いるのが効果的である。 This method is long-term effective use in conjunction with means for determining whether rewriting the voltage is not performed (circuit). すなわち、長期間電圧の書き換えが行なわれない場合は、電圧の書き換え動作自体を行わないことによって、回路の動作をその期間中は停止させることができるので、消費電力の低い液晶表示装置を得ることができる。 That is, for a long period rewriting voltage is performed by not performing the rewriting operation itself of the voltage, since during the operation of the circuit that period can be stopped, to obtain a low power consumption liquid crystal display device can.

次に、オーバードライブ電圧|V |を、目的とする透過率TR およびTR を与える電圧|V |および|V |にしたがって変化させるための具体的な方法について説明する。 Next, the overdrive voltage | V 3 |, and voltage gives a transmittance TR 1 and TR 2 aims | V 1 | and | V 2 | specific method for altering accordingly described.

オーバードライブ回路は、目的とする透過率TR およびTR を与える電圧|V |および|V |にしたがって、オーバードライブ電圧|V |を適切に制御するための回路であるため、オーバードライブ回路に入力される信号は、透過率TR を与える電圧|V |に関係する信号と、透過率TR を与える電圧|V |に関係する信号であり、オーバードライブ回路から出力される信号は、オーバードライブ電圧|V |に関係する信号となる。 Overdrive circuit voltage gives a transmittance TR 1 and TR 2 aims | accordingly overdrive voltage | | V 1 | and | V 2 V 3 | for a circuit for controlling the proper, over signal input to the drive circuit, voltage gives a transmittance TR 1 | and the signal related to the voltage giving a transmittance TR 2 | | V 1 V 2 | a signal related to, output from the overdrive circuit that signal, the overdrive voltage | a signal related to | V 3. ここで、これらの信号としては、液晶素子に印加する電圧(|V |、|V |、|V |)のようなアナログの電圧値であってもよいし、液晶素子に印加する電圧を与えるためのデジタル信号であってもよい。 Here, as these signals, the voltage applied to the liquid crystal element (| V 1 |, | V 2 |, | V 3 |) may be a voltage value of the analog, such as, applied to the liquid crystal element voltage may be a digital signal for providing. ここでは、オーバードライブ回路に関係する信号はデジタル信号であるとして説明する。 Here, the signal related to the overdrive circuit is described as a digital signal.

まず、図82(A)を参照して、オーバードライブ回路の全体的な構成について説明する。 First, referring to FIG. 82 (A), described the overall configuration of the overdrive circuit. ここでは、オーバードライブ電圧を制御するための信号として、入力画像信号30101aおよび30101bを用いる。 Here, as a signal for controlling the overdriving voltage, using the input image signals 30101a and 30101B. これらの信号を処理した結果、オーバードライブ電圧を与える信号として、出力画像信号30104が出力されるとする。 As a result of processing these signals, as a signal to provide an overdrive voltage, the output image signal 30104 is output.

目的とする透過率TR およびTR を与える電圧|V |および|V |は、互いに隣り合ったフレームにおける画像信号であるため、入力画像信号30101aおよび30101bも、同様に互いに隣り合ったフレームにおける画像信号であることが好ましい。 A voltage providing a transmittance TR 1 and TR 2 ends | V 1 | and | V 2 |, since an image signal in the frame adjacent each other, the input image signals 30101a and 30101b be similarly adjacent to each other it is preferable that an image signal in the frame. このような信号を得るためには、入力画像信号30101aを、図82(A)における遅延回路30102に入力し、その結果出力される信号を、入力画像信号30101bとすることができる。 To obtain such a signal, the input image signal 30101A, input to the delay circuit 30102 in FIG. 82 (A), the signal so that output can be the input image signal 30101B. 遅延回路30102としては、たとえば、メモリが挙げられる。 The delay circuit 30102, for example, memory. すなわち、入力画像信号30101aを1フレーム分遅延させるために、メモリに当該入力画像信号30101aを記憶させておき、同時に、1つ前のフレームにおいて記憶させておいた信号を、入力画像信号30101bとしてメモリから取り出し、入力画像信号30101aと、入力画像信号30101bを、同時に補正回路30103に入力することで、互いに隣り合ったフレームにおける画像信号を扱えるようにすることができる。 That is, the memory in order to one frame delays the input image signal 30101A, may be stored the input image signal 30101A in the memory, at the same time, a signal which has been stored in the previous frame, as an input image signal 30101b removed from the input image signal 30101A, an input image signal 30101B, and inputs the same time correction circuit 30103, it is possible to handle the image signal in frame next to each other. そして、互いに隣り合ったフレームにおける画像信号を、補正回路30103に入力することで、出力画像信号30104を得ることができる。 Then, the image signal in frame next to each other, by inputting the correction circuit 30103, it is possible to obtain an output image signal 30104. なお、遅延回路30102としてメモリを用いたときは、1フレーム分遅延させるために、1フレーム分の画像信号を記憶できる容量を持ったメモリ(すなわち、フレームメモリ)とすることができる。 Incidentally, when using the memory as the delay circuit 30102, 1 in order to frame delay may be a memory having a capacity capable of storing image signals for one frame (i.e., frame memory). こうすることで、メモリ容量の過不足なく、遅延回路としての機能を有することができる。 In this way, without excess and deficiency of memory capacity, it may have a function as a delay circuit.

次に、メモリの容量を削減することを主な目的として構成された遅延回路30102について説明する。 It will now be described delay circuit 30102, which is configured to reduce the capacity of the memory as a main objective. 遅延回路30102としてこのような回路を用いることで、メモリの容量を削減することができるため、製造コストを低減することができる。 By using such a circuit as the delay circuit 30102, it is possible to reduce the capacity of the memory, it is possible to reduce the manufacturing cost.

このような特徴を持つ遅延回路30102として、具体的には、図82(B)に示すようなものを用いることができる。 As the delay circuit 30102 having such characteristics, specifically, it can be used as shown in FIG. 82 (B). 図82(B)に示す遅延回路30102は、エンコーダ30105、メモリ30106およびデコーダ30107を有する。 Delay circuit 30102 shown in FIG. 82 (B) has an encoder 30105, a memory 30106 and the decoder 30107.

図82(B)に示す遅延回路30102の動作としては、次のようなものとなる。 The operation of the delay circuit 30102 shown in FIG. 82 (B), becomes as follows. まず、入力画像信号30101aを、メモリ30106に記憶させる前に、エンコーダ30105によって、圧縮処理を行なう。 First, an input image signal 30101A, before to be stored in the memory 30106, by the encoder 30105, performs compression processing. これによって、メモリ30106に記憶させるべきデータのサイズを減らすことができる。 This makes it possible to reduce the size of the data to be stored in the memory 30106. その結果、メモリの容量を削減することができるため、製造コストを低減することができる。 As a result, it is possible to reduce the capacity of the memory, it is possible to reduce the manufacturing cost. そして、圧縮処理を施された画像信号は、デコーダ30107に送られ、ここで伸張処理を行なう。 The image signal subjected to compression processing is sent to the decoder 30107, wherein performing the expansion process. これによって、エンコーダ30105によって圧縮処理された前の信号を復元することができる。 This makes it possible to restore the signal before being compressed by the encoder 30105. ここで、エンコーダ30105およびデコーダ30107によって行なわれる圧縮伸張処理は、可逆的な処理であってもよい。 Here, compression and decompression process performed by the encoder 30105 and the decoder 30107 may be reversible treatment. こうすることで、圧縮伸張処理を行なった後でも画像信号の劣化がないため、最終的に装置に表示される画像の品質を落とすことなく、メモリの容量を削減することができる。 In this way, since there is no deterioration of the image signal even after performing the compression and decompression process, without degrading the quality of the final image displayed on the device, it is possible to reduce the capacity of the memory. さらに、エンコーダ30105およびデコーダ30107によって行なわれる圧縮伸張処理は、非可逆的な処理であってもよい。 Further, compression and decompression process performed by the encoder 30105 and the decoder 30107 may be non-reversible treatment. こうすることで、圧縮後の画像信号のデータのサイズを非常に小さくすることができるため、メモリの容量を大幅に削減することができる。 In this way, since the size of the data of the image signal after the compression can be made very small, it is possible to significantly reduce the capacity of the memory.

メモリの容量を削減するための方法としては、上に挙げたもの以外にも、さまざまな方法を用いることができる。 As a method for reducing the capacity of the memory, in addition to those listed above, it may be used various methods. エンコーダによって画像圧縮するのではなく、画像信号が有する色情報を削減する(たとえば、26万色から6万5千色に減色する)、またはデータ量を削減する(解像度を小さくする)、などの方法を用いることができる。 Instead of images compressed by the encoder, to reduce the color information image signals have (e.g., color reduction to 65,000 colors to 26 thousand colors), or (reduced resolution) to reduce the amount of data, such as the method can be used.

次に、補正回路30103の具体例について、図82(C)〜図82(E)を参照して説明する。 Next, a specific example of the correction circuit 30103 are described with reference to FIG. 82 (C) ~ Figure 82 (E). 補正回路30103は、2つの入力画像信号から、ある値の出力画像信号を出力するための回路である。 Correction circuit 30103 from the two input image signals, a circuit for outputting an output image signal of a certain value. ここで、2つの入力画像信号と、出力画像信号の関係が非線形であり、簡単な演算で求めることが難しい場合には、補正回路30103として、ルックアップテーブル(LUT)を用いてもよい。 Here, two input image signals, a non-linear relationship of the output image signal, when it is difficult to determine by a simple operation, as the correction circuit 30103, may be used a lookup table (LUT). LUTには、2つの入力画像信号と、出力画像信号の関係が、測定によってあらかじめ求められているため、2つの入力画像信号に対応する出力画像信号を、LUTを参照するだけで求めることができる(図82(C)参照)。 The LUT, two input image signals, the relationship of the output image signal, because it is determined in advance by measurement, an output image signal corresponding to the two input image signals can be obtained only by referring to the LUT (see FIG. 82 (C)). 補正回路30103として、LUT30108を用いることで、複雑な回路設計等を行なうことなく、補正回路30103を実現することができる。 As the correction circuit 30103, the use of LUT30108, without performing complicated circuit design or the like, it is possible to realize the correction circuit 30103.

LUT30108はメモリの1つであるため、メモリ容量をできるだけ削減することが、製造コストを低減する上で、好ましい。 Since LUT30108 is one of memories, reducing as much as possible the memory capacity, in reducing the manufacturing cost, which is preferable. それを実現するための補正回路30103の例として、図82(D)に示す回路が考えられる。 Examples of the correction circuit 30103 for realizing it is conceivable circuit shown in FIG. 82 (D). 図82(D)に示す補正回路30103は、LUT30109および加算器30110を有する。 Correction circuit 30103 shown in FIG. 82 (D) has a LUT30109 and an adder 30110. LUT30109には、入力画像信号30101aと、出力するべき出力画像信号30104の差分データが格納されている。 The LUT30109, the input image signal 30101A, difference data of the output image signal 30104 to be output is stored. つまり、入力画像信号30101aおよび入力画像信号30101bから、対応する差分データをLUT30109から取り出し、取り出した差分データと入力画像信号30101aを、加算器30110によって加算することで、出力画像信号30104を得ることができる。 That is, from the input image signal 30101a and the input image signal 30101B, taken out of the corresponding difference data from LUT30109, the difference data and the input image signal 30101a taken out, by adding by the adder 30110, to obtain an output image signal 30104 it can. なお、LUT30109に格納するデータを差分データとすることで、LUT30109のメモリ容量の削減が実現できる。 Note that by the data to be stored in LUT30109 the difference data can be realized to reduce the memory capacity of LUT30109. なぜならば、そのままの出力画像信号30104よりも、差分データの方がデータサイズは小さいため、LUT30109に必要なメモリ容量を小さくできるからである。 Because than raw output image signal 30104, for better differential data the data size is small, it is because it reduces the amount of memory required to LUT30109.

さらに、出力画像信号が、2つの入力画像信号の四則演算等の簡単な演算によって求められるならば、加算器、減算器、乗算器などの簡単な回路の組み合わせによって実現できる。 Further, the output image signal, if determined by simple calculation of the arithmetic operations or the like of the two input image signals, an adder, a subtracter, can be realized by a combination of simple circuits such as a multiplier. その結果、LUTを用いる必要が無くなり、製造コストを大幅に低減することができる。 As a result, it is not necessary to use a LUT, it is possible to greatly reduce the manufacturing cost. このような回路としては、図82(E)に示す回路を挙げることができる。 Such circuits include a circuit shown in FIG. 82 (E). 図82(E)に示す補正回路30103は、減算器30111、乗算器30112および加算器30113を有する。 Correction circuit 30103 shown in FIG. 82 (E) has a subtracter 30111, a multiplier 30112 and the adder 30113. まず、入力画像信号30101aと、入力画像信号30101bの差分を、減算器30111によって求める。 First, the input image signal 30101A, the difference between the input image signal 30101B, determined by the subtractor 30111. その後、乗算器30112によって、適切な係数を差分値に乗ずる。 Thereafter, the multiplier 30112 multiplies the appropriate coefficients to the difference value. そして、入力画像信号30101aに、適切な係数を乗じた差分値を、加算器30113によって加算することで、出力画像信号30104を得ることができる。 Then, the input image signal 30101A, a difference value obtained by multiplying the appropriate coefficient, by adding by the adder 30113, it is possible to obtain an output image signal 30104. このような回路を用いることによって、LUTを用いる必要が無くなり、製造コストを大幅に低減することができる。 By using such a circuit, it is not necessary to use a LUT, it is possible to greatly reduce the manufacturing cost.

ある条件の下で、図82(E)に示す補正回路30103を用いることによって、不適切な出力画像信号30104を出力することを防止することができる。 Under certain conditions, by using the correction circuit 30103 shown in FIG. 82 (E), it is possible to prevent the output inappropriate output image signal 30104. その条件とは、オーバードライブ電圧を与える出力画像信号30104と、入力画像信号30101aおよび入力画像信号30101bの差分値に、線形性があることである。 And its condition, and the output image signal 30104 which gives the overdrive voltage, the differential value of the input image signal 30101a and the input image signal 30101B, is that there is linearity. そして、この線形性の傾きを、乗算器30112によって乗ずる係数とする。 Then, the slope of the linearity, and the coefficient to be multiplied by the multiplier 30112. すなわち、このような性質を持つ液晶素子に、図82(E)に示す補正回路30103を用いることが好ましい。 That is, the liquid crystal element having such properties, it is preferable to use a correction circuit 30103 shown in FIG. 82 (E). このような性質を持つ液晶素子としては、応答速度の階調依存性の小さい、IPSモードの液晶素子が挙げられる。 As a liquid crystal element having such properties, a small gray scale dependence of the response speed, and a liquid crystal device having an IPS mode. このように、例えば、IPSモードの液晶素子に図82の(E)に示す補正回路30103を用いることによって、製造コストを大幅に低減でき、かつ、不適切な出力画像信号30104を出力することを防止することができるオーバードライブ回路を得ることができる。 Thus, for example, by using the correction circuit 30103 shown in (E) of FIG. 82 to the liquid crystal element of the IPS mode, can significantly reduce the manufacturing cost, and to output an improper output image signal 30104 it is possible to obtain an overdrive circuit can be prevented.

図82(A)〜図82(E)に示した回路と同等の働きを、ソフトウェア処理によって実現してもよい。 Function in the same way as the circuit shown in FIG. 82 (A) ~ FIG 82 (E), it may be realized by software processing. 遅延回路に用いるメモリについては、液晶表示装置が有する他のメモリ、液晶表示装置に表示する画像を送り出す側の装置(たとえば、パーソナルコンピュータやそれに準じた装置が有するビデオカード等)が有するメモリ等を流用することができる。 The memory used for the delay circuit, the other liquid crystal display device having a memory, device on the side sending the image to be displayed on the liquid crystal display device (e.g., a video card that personal computer or device conforming to it comprises) a memory or the like having it can be diverted. こうすることで、製造コストを低減できるだけでなく、オーバードライブの強さや利用する状況などを、ユーザが好みに応じて選択できるようにすることができる。 Thereby, not only the manufacturing cost can be reduced, and the strength and usage situations overdrive, the user can be made to be selected according to preference.

次に、コモン線の電位を操作する駆動について、図83を参照して説明する。 Next, driving which controls a potential of a common line is described with reference to FIG. 83. 図83(A)は、液晶素子のような容量的な性質を持つ表示素子を用いた表示装置において、走査線一本に対し、コモン線が一本配置されているときの、複数の画素回路を表した図である。 Figure 83 (A) is a display device using a display element having a capacitive nature, such as a liquid crystal element, to the scanning lines one, when the common line is disposed one, a plurality of pixel circuits it is a diagram showing a. 図83(A)に示す画素回路は、トランジスタ30201、補助容量30202、表示素子30203、映像信号線30204、走査線30205およびコモン線30206を備えている。 The pixel circuit shown in FIG. 83 (A) is a transistor 30201, an auxiliary capacitor 30202, a display element 30203, a video signal line 30204, a scan line 30205 and the common line 30206.

トランジスタ30201のゲート電極は、走査線30205に電気的に接続され、トランジスタ30201のソース電極およびドレイン電極の一方は、映像信号線30204に電気的に接続され、トランジスタ30201のソース電極およびドレイン電極の他方は、補助容量30202の一方の電極、および表示素子30203の一方の電極に電気的に接続されている。 The gate electrode of the transistor 30201 is electrically connected to the scan line 30205, one of a source electrode and a drain electrode of the transistor 30201 is electrically connected to the video signal line 30204, the other of the source electrode and the drain electrode of the transistor 30201 It is electrically connected to one electrode, and one electrode of the display element 30203 of the auxiliary capacitor 30202. また、補助容量30202の他方の電極は、コモン線30206に電気的に接続されている。 The other electrode of the auxiliary capacitor 30202 is electrically connected to the common line 30206.

まず、走査線30205によって選択された画素は、トランジスタ30201がオンとなるため、それぞれ、映像信号線30204を介して、表示素子30203および補助容量30202に映像信号に対応した電圧がかかる。 First, the pixels selected by the scan line 30205 because the transistor 30201 is turned on, respectively, via the video signal line 30204, such a voltage corresponding to a video signal to the display element 30203 and the auxiliary capacitor 30202. このとき、その映像信号が、コモン線30206に接続された全ての画素に対して最低階調を表示させるものだった場合、あるいは、コモン線30206に接続された全ての画素に対して最高階調を表示させるものだった場合は、画素にそれぞれ映像信号線30204を介して、映像信号を書き込む必要はない。 At this time, the video signal, when it was intended to display the lowermost gray scale to all pixels connected to the common line 30206 or the highest gray level for all pixels connected to the common line 30206 If was something to display the via respective video signal lines 30204 to the pixel, there is no need to write the video signal. 映像信号線30204を介して映像信号を書き込む代わりに、コモン線30206の電位を動かすことで、表示素子30203にかかる電圧を変えることができる。 Instead of writing the video signal through the video signal line 30204, by moving the potential of the common line 30206, it is possible to change the voltage applied to the display element 30203.

次に、図83(B)は、液晶素子のような容量的な性質を持つ表示素子を用いた表示装置において、走査線一本に対し、コモン線が2本配置されているときの、複数の画素回路を表した図である。 Next, FIG. 83 (B) is a display device using a display element having a capacitive nature, such as a liquid crystal element, to the scanning lines one, when the common line is disposed two, more it is a diagram showing a pixel circuit. 図83(B)に示す画素回路は、トランジスタ30211、補助容量30212、表示素子30213、映像信号線30214、走査線30215、第1のコモン線30216および第2のコモン線30217を備えている。 The pixel circuit shown in FIG. 83 (B), the transistor 30211, an auxiliary capacitor 30212, a display element 30213, a video signal line 30214, a scan line 30215, a first common line 30216 and the second common line 30217.

トランジスタ30211のゲート電極は、走査線30215に電気的に接続され、トランジスタ30211のソース電極およびドレイン電極の一方は、映像信号線30214に電気的に接続され、トランジスタ30211のソース電極およびドレイン電極の他方は、補助容量30212の一方の電極、および表示素子30213の一方の電極に電気的に接続されている。 The gate electrode of the transistor 30211 is electrically connected to the scan line 30215, one of a source electrode and a drain electrode of the transistor 30211 is electrically connected to the video signal line 30214, the other of the source electrode and the drain electrode of the transistor 30211 It is electrically connected to one electrode, and one electrode of the display element 30213 of the auxiliary capacitor 30212. また、補助容量30212の他方の電極は、第1のコモン線30216に電気的に接続されている。 The other electrode of the auxiliary capacitor 30212 is electrically connected to the first common line 30216. また、当該画素と隣接する画素においては、補助容量30212の他方の電極は、第2のコモン線30217に電気的に接続されている。 Further, in the pixel adjacent to the pixel, the other electrode of the auxiliary capacitor 30212 is electrically connected to the second common line 30217.

図83(B)に示す画素回路は、コモン線一本に対し電気的に接続されている画素が少ないため、映像信号線30214を介して映像信号を書き込む代わりに、第1のコモン線30216または第2のコモン線30217の電位を動かすことで、表示素子30213にかかる電圧を変えることができる頻度が、顕著に大きくなる。 The pixel circuit shown in FIG. 83 (B), since the pixels are electrically connected to one common line is small, instead of writing a video signal through the video signal line 30214, a first common line 30216 or by moving the potentials of the second common line 30217, frequency of changing voltage applied to the display element 30213 is significantly increased. また、ソース反転駆動またはドット反転駆動が可能になる。 Further, it is possible to source inversion driving or dot inversion driving. ソース反転駆動またはドット反転駆動により、素子の信頼性を向上させつつ、フリッカを抑えることができる。 The source inversion driving or dot inversion driving, while improving the reliability of the device, it is possible to suppress flicker.

次に、走査型バックライトについて、図84を参照して説明する。 Next, scanning backlight is described with reference to FIG. 84. 図84(A)は、冷陰極管を並置した、走査型バックライトを示す図である。 Figure 84 (A) is juxtaposed to the cold cathode tube is a diagram showing a scanning backlight. 図84(A)に示す走査型バックライトは、拡散板30301と、N個の冷陰極管30302―1から30302―Nと、を備える。 The scanning backlight shown in FIG. 84 (A) includes a diffusion plate 30301, and 30302-N from N pieces of the cold cathode fluorescent lamps 30302-1, a. N個の冷陰極管30302―1から30302―Nを、拡散板30301の後ろに並置することで、N個の冷陰極管30302―1から30302―Nは、その輝度を変化させて走査することができる。 The 30302-N from N pieces of the cold cathode fluorescent lamps 30302-1 are arranged on the back side of the diffusion plate 30301, 30302-N from N pieces of the cold cathode fluorescent lamps 30302-1, be scanned while luminance thereof is changed can.

走査するときの各冷陰極管の輝度の変化を、図84(C)を用いて説明する。 A change in the luminance of each cold cathode tube in scanning is described with reference to FIG. 84 (C). まず、冷陰極管30302―1の輝度を、一定時間変化させる。 First, the luminance of the cold cathode fluorescent lamp 30302-1 is changed for a certain time. その後、冷陰極管30302―1の隣に配置された冷陰極管30302―2の輝度を、同じ時間だけ変化させる。 Thereafter, the luminance of the cold cathode tubes 30302-2 which is provided adjacent to the cold cathode fluorescent lamp 30302-1 is changed for the same time. このように、冷陰極管30302―1から30302―Nまで、輝度を順に変化させる。 Thus, from the cold cathode fluorescent lamps 30302-1 to 30302-N, luminance is changed sequentially. なお、図84(C)においては、一定時間変化させる輝度は、元の輝度より小さいものとしたが、元の輝度より大きくてもよい。 In FIG. 84 (C), the luminance which is changed for a certain period is set to be lower than original luminance may be larger than the original luminance. また、冷陰極管30302―1から30302―Nまで走査するとしたが、逆方向に冷陰極管30302―Nから30302―1まで走査してもよい。 Further, although scanning is performed from the cold cathode fluorescent lamps 30302-1 to 30302-N, scanning may also be performed in the opposite direction from the cold cathode tubes 30302-N to 30302-1.

図84(C)のように駆動することで、バックライトの平均輝度を小さくすることができる。 By performing driving as in FIG. 84 (C), it is possible to reduce the average luminance of the backlight. したがって、液晶表示装置の消費電力の大部分を占める、バックライトの消費電力を低減することができる。 Therefore, the majority of the power consumption of the liquid crystal display device, it is possible to reduce the power consumption of the backlight.

走査型バックライトの光源として、LEDを用いてもよい。 As a light source of the scanning backlight, it may be used LED. その場合の走査型バックライトは、図84(B)のようになる。 Its scanning backlight in that case is as shown in FIG. 84 (B). 図84(B)に示す走査型バックライトは、拡散板30311と、LEDを並置した光源30312―1から30312―Nと、を備える。 The scanning backlight shown in FIG. 84 (B) includes a diffusion plate 30311, and 30312-N from sources 30312-1 juxtaposed the LED, the. 走査型バックライトの光源として、LEDを用いた場合、バックライトを薄く、軽くできる利点がある。 As a light source of the scanning backlight, the case of using the LED, thin backlight can be advantageously reduced. また、色再現範囲を広げることができるという利点がある。 Further, there is an advantage that it is possible to widen the color reproduction range. さらに、LEDを並置した光源30312―1から30312―Nのそれぞれに並置したLEDも、同様に走査することができるので、点走査型のバックライトとすることもできる。 Moreover, LED which are arranged in each of the light sources 30312-1 juxtaposed the LED 30312-N also, it is possible to scan in the same manner, may be a dot scanning backlight. 点走査型とすれば、動画像の画質をさらに向上させることができる。 By using the dot scanning backlight, it is possible to further improve the image quality of a moving image.

バックライトの光源としてLEDを用いた場合も、図84(C)に示すように輝度を変化させて駆動することができる。 The case of using the LED as the light source of the backlight, driving can be performed by changing luminance as shown in FIG. 84 (C).

次に、高周波駆動について、図85を参照して説明する。 Next, high frequency driving is described with reference to FIG. 85. 図85(A)は、1フレーム期間30400に1つの画像および1つの中間画像を表示するときの図である。 Figure 85 (A) is a diagram when displaying one image and one intermediate image in one frame period 30400. 30401は当該フレームの画像、30402は当該フレームの中間画像、30403は次フレームの画像、30404は次フレームの中間画像である。 30401 is of the frame image, 30402 intermediate image of the frame, the 30403 image of the next frame, the 30404 is an intermediate image of the next frame.

当該フレームの中間画像30402は、当該フレームおよび次フレームの映像信号を元に作成された画像であってもよい。 The intermediate image 30602 of the frame may be an image created based on the video signal of the frame and the next frame. また、当該フレームの中間画像30402は、当該フレームの画像30401から作成された画像であってもよい。 The intermediate image 30602 of the frame may be an image created from the image 30401 of the frame. また、当該フレームの中間画像30402は、黒画像であってもよい。 Further, the intermediate image 30602 of the frame may be a black image. こうすることで、ホールド型表示装置の動画像の画質を向上できる。 In this way, it is possible to improve the quality of moving images of a hold-type display device. また、1フレーム期間30400に1つの画像および1つの中間画像を表示する場合は、映像信号のフレームレートと整合性が取り易く、画像処理回路が複雑にならないという利点がある。 Moreover, when displaying one image and one intermediate image in one frame period 30400 is easily obtained frame rate and consistency of the video signal, there is an advantage that an image processing circuit does not become complicated.

図85(B)は、1フレーム期間30400が2つ連続する期間(2フレーム期間)に1つの画像および2つの中間画像を表示するときの図である。 Figure 85 (B) is a view of one frame period 30400 is displaying one image and two intermediate images in the period (two frame periods) for two consecutive. 30411は当該フレームの画像、30412は当該フレームの中間画像、30413は次フレームの中間画像、30414は次々フレームの画像である。 30411 is of the frame image, 30412 intermediate image of the frame, the 30413 intermediate image of the next frame, is 30,414 is an image of a frame after next.

当該フレームの中間画像30412および次フレームの中間画像30413は、当該フレーム、次フレーム、次々フレームの映像信号を元に作成された画像であってもよい。 The intermediate image 30412 and the intermediate image 30413 of the next frame of the frame, the frame, the next frame may be an image created based on the video signal of the frame after next. また、当該フレームの中間画像30412および次フレームの中間画像30413は、黒画像であってもよい。 The intermediate image 30412 and the intermediate image 30413 of the next frame of the frame may be a black image. 2フレーム期間に1つの画像および2つの中間画像を表示する場合は、周辺駆動回路の動作周波数をそれほど高速化することなく、効果的に動画像の画質を向上できるという利点がある。 When displaying one image and two intermediate images in two frame periods, without so much faster operating frequency of a peripheral driver circuit, effectively there is an advantage that it is possible to improve the quality of moving images.

本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容(一部でもよい)は、別の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことが出来る。 In the present embodiment, with respect to has been described with reference to various drawings, the contents described (or part thereof) Each figure contents (or may be part) described in another drawing, application , it can be carried out in combination or replaced with freely. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

本実施の形態の各々の図で述べた内容(一部でもよい)は、別の実施の形態の図で述べた内容(一部でもよい)対して、適用、組み合わせまたは置き換えなどを自由に行うことが出来る。 The contents described in each drawing of this embodiment (or part) is, the contents described in a drawing in another embodiment (part thereof) described for, carried freely applied to, combined with, or replaced with like it can be. さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Moreover, in the drawings of this embodiment mode, by combining each part with part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容(一部でもよい)を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents (or part thereof) described in other embodiment modes, an example of a case that embodies an example of changing an example, a part in the case of slightly deformed, in the case of improved one example, an example of detailed description thereof shows like an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせまたは置き換えを自由に行うことができる。 Therefore, the contents described in other embodiment modes can be performed application to this embodiment, the combination or replaced freely.

(実施の形態11) (Embodiment 11)
本実施の形態においては、液晶パネルの周辺部について説明する。 In the present embodiment, it will be described the peripheral portion of the liquid crystal panel.

図49は、エッジライト式と呼ばれるバックライトユニット20101と、液晶パネル20107と、を有している液晶表示装置の一例を示す図である。 Figure 49 is a diagram showing a backlight unit 20101 called edge light type, an example of a liquid crystal display device has a liquid crystal panel 20107, a. エッジライト式とは、バックライトユニットの端部に光源を配置し、その光源の蛍光を発光面全体から放射する方式である。 Edge A light type, a light source is provided at an end of the backlight unit, it is emitted from the entire light-emitting surface fluorescence of the light source. エッジライト式のバックライトユニット20101は、薄型で省電力化を図ることができる。 Edge-light type backlight unit 20101 can reduce power consumption in flat-panel.

バックライトユニット20101は、拡散板20102、導光板20103、反射板20104、ランプリフレクタ20105および光源20106によって構成される。 The backlight unit 20101 is constituted by the diffusion plate 20102, a light guide plate 20103, a reflection plate 20104, a lamp reflector 20105 and light source 20106.

光源20106は必要に応じて発光する機能を有している。 Light source 20106 has a function of emitting light as necessary. 例えば、光源20106としては冷陰極管、熱陰極管、発光ダイオード、無機EL素子または有機EL素子などが用いられる。 For example, as the light source 20106 cold cathode tube, a hot cathode tube, a light emitting diode, an inorganic EL element or an organic EL element is used.

図50(A)、(B)、(C)および(D)は、エッジライト式のバックライトユニットの詳細な構成を示す図である。 Figure 50 (A), (B), (C) and (D) are diagrams showing the detailed structure of the edge-light type backlight unit. なお、拡散板、導光板および反射板などはその説明を省略する。 The diffusion plate, light guide plate and the reflection plate, etc. will be omitted.

図50(A)に示すバックライトユニット20201は、光源として冷陰極管20203を用いた構成である。 The backlight unit 20201 shown in FIG. 50 (A) has a structure in which a cold cathode tube 20203 as a light source. 冷陰極管20203からの光を効率よく反射させるため、ランプリフレクタ20202が設けられている。 Order to efficiently reflect light from the cold cathode tube 20203, a lamp reflector 20202 is provided. このような構成は、冷陰極管20203からの輝度が高いため、大型表示装置に用いることが多い。 Such an arrangement, since high luminance from the cold cathode tube 20203, it is often used for a large display device.

図50(B)に示すバックライトユニット20211は、光源として発光ダイオード(LED)20213を用いた構成である。 The backlight unit 20211 shown in FIG. 50 (B) is a structure in which light-emitting diodes (LED) 20213 as the light source. 例えば、白色に発する発光ダイオード(LED)20213が、所定の間隔に配置される。 For example, light emitting diodes (LED) 20213 which emit white light are provided at a predetermined interval. そして、発光ダイオード(LED)20213からの光を効率よく反射させるため、ランプリフレクタ20212が設けられている。 Then, since the light from the light-emitting diodes (LED) 20213 efficiently reflect a lamp reflector 20212 is provided.

図50(C)に示すバックライトユニット20221は、光源として各色RGBの発光ダイオード(LED)20223、発光ダイオード(LED)20224および発光ダイオード(LED)20225を用いた構成である。 The backlight unit shown in FIG. 50 (C) 20221, each color of RGB light-emitting diodes as light sources (LED) 20223, a light emitting diode (LED) structure using 20224 and a light emitting diode (LED) 20225. 各色RGBの発光ダイオード(LED)20223、発光ダイオード(LED)20224および発光ダイオード(LED)20225は、それぞれ所定の間隔に配置される。 Each color RGB light-emitting diodes (LED) 20223, light-emitting diodes (LED) 20224 and a light emitting diode (LED) 20225 are respectively provided at a predetermined interval. 各色RGBの発光ダイオード(LED)20223、発光ダイオード(LED)20224および発光ダイオード(LED)20225を用いることによって、色再現性を高くすることができる。 Each color RGB light-emitting diodes (LED) 20223, using the light-emitting diode (LED) 20224 and a light emitting diode (LED) 20225, it is possible to increase the color reproducibility. そして、発光ダイオードからの光を効率よく反射させるため、ランプリフレクタ20222が設けられている。 Then, since the light from the light-emitting diode efficiently reflect a lamp reflector 20222 is provided.

図50(D)に示すバックライトユニット20231は、光源として各色RGBの発光ダイオード(LED)20233、発光ダイオード(LED)20234および発光ダイオード(LED)20235を用いた構成である。 The backlight unit shown in FIG. 50 (D) 20231, each color of RGB light-emitting diodes as light sources (LED) 20233, a light emitting diode (LED) structure using 20234 and a light emitting diode (LED) 20235. 例えば、各色RGBの発光ダイオード(LED)20233、発光ダイオード(LED)20234および発光ダイオード(LED)20235のうち、発光強度の低い色(例えば緑)は他の発光ダイオードよりも多く配置されている。 For example, light emitting diodes (LED) 20233 of each color RGB light emitting diode (LED) 20234 and a light emitting diode (LED) of 20235, a color with low emission intensity (e.g., green) is located more than other light-emitting diodes. 各色RGBの発光ダイオード(LED)20233、発光ダイオード(LED)20234および発光ダイオード(LED)20235を用いることによって、色再現性を高くすることができる。 Each color RGB light-emitting diodes (LED) 20233, using the light-emitting diode (LED) 20234 and a light emitting diode (LED) 20235, it is possible to increase the color reproducibility. そして、発光ダイオードからの光を効率よく反射させるため、ランプリフレクタ20232が設けられている。 Then, since the light from the light-emitting diode efficiently reflect a lamp reflector 20232 is provided.

図53は、直下型と呼ばれるバックライトユニットと、液晶パネルと、を有する液晶表示装置の一例を示す図である。 Figure 53 is a backlight unit called direct type, a diagram illustrating an example of a liquid crystal display device having a liquid crystal panel. 直下式とは、発光面の直下に光源を配置することで、その光源の蛍光を発光面全体から放射する方式である。 The direct type, by arranging the light source immediately below the light emitting surface is a method of emitting a fluorescence of the light source from the entire light-emitting surface. 直下式のバックライトユニットは、発光光量を効率よく利用することができる。 Direct-type backlight unit can efficiently utilize the amount of emitted light.

バックライトユニット20500は、拡散板20501、遮光板20502、ランプリフレクタ20503、光源20504および液晶パネル20505によって構成される。 The backlight unit 20500 is constituted by the diffusion plate 20501, a light-shielding plate 20502, a lamp reflector 20503, a light source 20504 and the liquid crystal panel 20505.

光源20504は、必要に応じて発光する機能を有している。 Light source 20504 has a function of emitting light as necessary. 例えば、光源20504としては、冷陰極管、熱陰極管、発光ダイオード、無機EL素子または有機EL素子などが用いられる。 For example, as the light source 20504, a cold cathode tube, a hot cathode tube, a light emitting diode, an inorganic EL element or an organic EL element is used.

図51は、偏光板(偏光フィルムともいう)の構成の一例を示す図である。 Figure 51 is a diagram showing an example of a structure of a polarizing plate (also referred to as a polarizing film).

偏光フィルム20300は、保護フィルム20301、基板フィルム20302、PVA偏光フィルム20303、基板フィルム20304、粘着剤層20305および離型フィルム20306を有する。 Polarizing film 20300 includes a protective film 20301, a substrate film 20302, PVA polarizing film 20303, a substrate film 20304, an adhesive layer 20305 and the release film 20306.

PVA偏光フィルム20303は、両側を基材となるフィルム(基板フィルム20302および基板フィルム20304)で挟むことで、信頼性を増すことができる。 PVA polarizing film 20303, by sandwiching by comprising on both sides a substrate film (substrate film 20302 and the substrate film 20304), reliability can be improved. なお、PVA偏光フィルム20303は、高透明性、高耐久性のトリアセチルセルロース(TAC)フィルムに挟まれていてもよい。 Incidentally, PVA polarizing film 20303, a high transparency, it may be sandwiched triacetyl cellulose (TAC) film having high durability. なお、基板フィルムおよびTACフィルムは、PVA偏光フィルム20303が有する偏光子の保護層として機能する。 The substrate film and the TAC film serves as a protective layer of the polarizer included in the PVA polarizing film 20303.

一方の基板フィルム(基板フィルム20304)には、液晶パネルのガラス基板に貼るための粘着剤層20305が貼られている。 On one of the substrate films (the substrate film 20304), adhesive layer 20305 to put on a glass substrate of the liquid crystal panel is attached. なお、粘着剤層20305は、粘着剤を片側の基板フィルム(基板フィルム20304)に塗布することで形成される。 The pressure-sensitive adhesive layer 20305 is formed by applying to one side of the substrate film an adhesive (substrate film 20304). 粘着剤層20305には、離形フィルム20306(セパレートフィルム)が備えられている。 The adhesive layer 20305, a release film 20306 is (a separate film) is provided.

他方の基板フィルム(基板フィルム20302)には、保護フィルム20301が備えられている。 On the other substrate films (the substrate film 20302), a protective film 20301 is provided.

偏光フィルム20300表面に、ハードコート散乱層(アンチグレア層)が備えられていてもよい。 The polarizing film 20300 surface may be provided with a hard coat scattering layer (antiglare layer). ハードコート散乱層は、AG処理によって表面に微細な凹凸が形成されており、外光を散乱させる防眩機能を有するため、液晶パネルへの外光の映り込みを防ぐことができる。 Hard coating scattering layer, AG processes are fine irregularities are formed on the surface by, for having the anti-glare function that scatters external light, it is possible to prevent the reflection of external light in the liquid crystal panel. また、表面反射を防ぐことができる。 Further, it is possible to prevent surface reflection.

偏光フィルム20300表面に、複数の屈折率の異なる光学薄膜層を多層化(アンチリフレクション処理、もしくはAR処理ともいう)してもよい。 The polarizing film 20300 surface, may be a plurality of refractive index different optical thin layer was multilayered (also referred to as anti-reflection treatment or AR treatment). 多層化された複数の屈折率の異なる光学薄膜層は、光の干渉効果によって表面の反射率を低減することができる。 Different optical thin film layers having a plurality of refractive index which is multilayered, it is possible to reduce the reflectance of the surface by an interference effect of light.

図52は、液晶表示装置のシステムブロックの一例を示す図である。 Figure 52 is a diagram illustrating an example of a system block of a liquid crystal display device.

画素部20405には、信号線20412が、信号線駆動回路20403から延伸して配置されている。 In the pixel portion 20405, signal lines 20412 are, are extended from the signal line driver circuit 20403. 画素部20405には、走査線20410が、走査線駆動回路20404から延伸して配置されている。 In the pixel portion 20405, scan lines 20410, are extended from a scan line driver circuit 20404. そして、信号線20412と走査線20410との交差領域に、複数の画素がマトリクス状に配置されている。 Then, in cross regions of the signal lines 20412 and the scan line 20410, a plurality of pixels are arranged in a matrix. なお、複数の画素それぞれは、スイッチング素子を有している。 Note that each of the plurality of pixels has a switching element. したがって、複数の画素それぞれに、液晶分子の傾きを制御するための電圧を独立して入力することができる。 Therefore, it is possible to each of the plurality of pixels, and inputs a voltage for controlling inclination of liquid crystal molecules independently. このように各交差領域にスイッチング素子が設けられた構造を、アクティブマトリクス型と呼ぶ。 Thus the structure in which a switching element is provided in each intersection region, referred to as an active matrix type. ただし、このようなアクティブマトリクス型に限定されず、パッシブマトリクス型の構成でもよい。 However, not limited to such an active matrix type may be configured of a passive matrix type. パッシブマトリクス型は、各画素にスイッチング素子がないため、工程が簡便である。 Passive matrix type, there is no switching element in each pixel, step is simple.

駆動回路部20408は、制御回路20402、信号線駆動回路20403および走査線駆動回路20404を有する。 Driving circuit unit 20408 includes a control circuit 20402, the signal line driver circuit 20403 and the scan line driver circuit 20404. 制御回路20402には、映像信号20401が入力されている。 The control circuit 20402, a video signal 20401 is input. 制御回路20402は、この映像信号20401に応じて、信号線駆動回路20403および走査線駆動回路20404を制御する。 The control circuit 20402 in accordance with the video signal 20401, to control the signal line driver circuit 20403 and the scan line driver circuit 20404. 制御回路20402は、信号線駆動回路20403および走査線駆動回路20404に、それぞれ制御信号を入力する。 The control circuit 20402, the signal line driver circuit 20403 and the scan line driver circuit 20404 inputs the control signals. そして、この制御信号に応じて、信号線駆動回路20403は、ビデオ信号を信号線20412に入力し、走査線駆動回路20404は、走査信号を走査線20410に入力する。 In response to this control signal, the signal line driver circuit 20403 inputs a video signal to the signal line 20412, the scan line driver circuit 20404 inputs a scan signal to the scan line 20410. そして、画素が有するスイッチング素子が走査信号に応じて選択され、画素の画素電極にビデオ信号が入力される。 Then, the switching element is selected in accordance with a scanning signal having pixels, the video signal is input to the pixel electrode of the pixel.

制御回路20402は、映像信号20401に応じて、電源20407も制御している。 The control circuit 20402 in accordance with the video signal 20401, power 20407 is also controlled. 電源20407は、照明手段20406へ電力を供給する手段を有している。 Power 20407 includes a means for supplying power to a lighting unit 20406. 照明手段20406としては、エッジライト式のバックライトユニット、または直下型のバックライトユニットを用いることができる。 The lighting unit 20406, can be used an edge light type backlight unit or a direct type backlight unit. ただし、照明手段20406として、フロントライトを用いてもよい。 However, as the illumination means 20406 may be used front light. フロントライトとは、画素部の前面側に取りつけ、全体を照らす発光体および導光体で構成された板状のライトユニットである。 The front light, attached to a front side of a pixel portion, a plate-like light unit that is composed of a light emitter and light guide to illuminate the whole. このような照明手段により、低消費電力で、均等に画素部を照らすことができる。 By such a lighting means, with low power consumption, it is possible to illuminate evenly the pixel portion.

図52(B)に示すように走査線駆動回路20404は、シフトレジスタ20441、レベルシフタ20442およびバッファ20443として機能する回路を有する。 Scan line driver circuit 20404 as shown in FIG. 52 (B) has a circuit functioning as a shift register 20441, a level shifter 20442, and a buffer 20443. シフトレジスタ20441にはゲートスタートパルス(GSP)、ゲートクロック信号(GCK)などの信号が入力される。 The shift register 20441 gate start pulse (GSP), a signal such as a gate clock signal (GCK) are inputted.

図52(C)に示すように信号線駆動回路20403は、シフトレジスタ20431、第1のラッチ20432、第2のラッチ20433、レベルシフタ20434およびバッファ20435として機能する回路を有する。 The signal line driver circuit 20403 as shown in FIG. 52 (C) includes a shift register 20431, a first latch 20432, a second latch 20433, has a circuit that functions as a level shifter 20434, and a buffer 20435. バッファ20435として機能する回路とは、弱い信号を増幅させる機能を有する回路であり、オペアンプなどを有する。 The circuit functioning as the buffer 20435, a circuit having a function of amplifying a weak signal, having such as an op amp. レベルシフタ20434には、スタートパルス(SSP)などの信号が、第1のラッチ20432には、ビデオ信号などのデータ(DATA)が入力される。 The level shifter 20434, signals such as a start pulse (SSP) is, in the first latch 20432, data such as a video signal (DATA) is input. 第2のラッチ20433には、ラッチ(LAT)信号を一時保持することができ、一斉に画素部20405へ入力させる。 The second latch 20433, can hold temporarily latch (LAT) signal to simultaneously input to the pixel portion 20405. これを線順次駆動と呼ぶ。 This is referred to as line sequential driving. そのため、線順次駆動ではなく、点順次駆動を行う画素であれば、第2のラッチは不要とすることができる。 Therefore, rather than line sequential drive, if a pixel dot sequential driving is performed, the second latch can be omitted.

本実施の形態において、液晶パネルは、さまざまなものを用いることができる。 In this embodiment, the liquid crystal panel can be used various things. 例えば、液晶パネルとして、2つの基板の間に液晶層が封止された構成を用いることができる。 For example, a liquid crystal panel, it is possible to use a structure in which a liquid crystal layer is sealed between the two substrates. 一方の基板上には、トランジスタ、容量素子、画素電極または配向膜などが形成されている。 On one substrate, a transistor, a capacitor, such as a pixel electrode or an alignment film is formed. 一方の基板の上面と反対側には、偏光板、位相差板またはプリズムシートが配置されていてもよい。 A surface opposite to a top surface of one substrate, a polarizing plate, a retardation plate or a prism sheet may be disposed. 他方の基板上には、カラーフィルタ、ブラックマトリクス、対向電極または配向膜などが形成されている。 The other substrate, a color filter, a black matrix, such as the counter electrode or oriented film. 他方の基板の上面と反対側には、偏光板または位相差板が配置されていてもよい。 A surface opposite to a top surface of the other substrate, a polarizing plate or a retardation plate may be disposed. なお、カラーフィルタおよびブラックマトリクスは、一方の基板の上面に形成されてもよい。 The color filter and the black matrix may be formed on the upper surface of one substrate. また、一方の基板の上面側またはその反対側にスリット(格子)を配置することで、3次元表示ができる。 Further, by disposing the slit (grid) on the top side or opposite side of the one substrate, it is three-dimensional display.

偏光板、位相差板およびプリズムシートをそれぞれ、2つの基板の間に配置することが可能である。 Each polarizing plate, a retardation plate and the prism sheet can be placed between the two substrates. あるいは、2つの基板のうちのいずれかと一体とすることが可能である。 Alternatively, it is possible to integrally with either of the two substrates.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容(一部でもよい)は、別の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 In the present embodiment has been described with reference to various drawings, the contents described (or part thereof) is each drawing, the contents described in another drawing (or part thereof), applied , it can be carried out in combination or replaced with freely. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

同様に、本実施の形態の各々の図で述べた内容(一部でもよい)は、別の実施の形態の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 Similarly, the contents described in each drawing of this embodiment (or part thereof) is the contents described in a drawing in another embodiment mode (or a part thereof) applied to, combined with, or replaced, etc. it can be carried out freely. さらに、本実施の形態の図の各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, for each of the parts of the drawing in this embodiment, by combining part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容(一部でもよい)を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents (or part thereof) described in other embodiment modes, an example of a case that embodies an example of changing an example, a part in the case of slightly deformed, in the case of improved one example, an example of detailed description thereof shows like an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせまたは置き換えを自由に行うことができる。 Therefore, the contents described in other embodiment modes can be performed application to this embodiment, the combination or replaced freely.

(実施の形態12) (Embodiment 12)
本実施の形態においては、液晶表示装置に適用できる画素の構成および画素の動作について説明する。 In this embodiment, the operation of the arrangement and the pixel of the pixel which can be applied to a liquid crystal display device.

本実施の形態において、液晶素子の動作モードとして、TN(Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、MVA(Multi−domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モードおよびAFLC(AntiFerroelectric Liquid Cryst In this embodiment, as an operation mode of the liquid crystal element, TN (Twisted Nematic) mode, IPS (In-Plane-Switching) mode, FFS (Fringe Field Switching) mode, MVA (Multi-domain Vertical Alignment) mode, PVA ( Patterned Vertical Alignment) mode, ASM (Axially Symmetric aligned Micro-cell) mode, OCB (Optical Compensated Birefringence) mode, FLC (Ferroelectric Liquid Crystal) mode and AFLC (AntiFerroelectric Liquid Cryst al)モードなどを用いることができる。 Or the like can be used al) mode.

図54(A)は、液晶表示装置に適用できる画素構成の一例を示す図である。 Figure 54 (A) is a diagram showing an example of a pixel structure which can be applied to the liquid crystal display device.

画素40100は、トランジスタ40101、液晶素子40102および容量素子40103を有している。 Pixel 40100 includes a transistor 40101, a liquid crystal element 40102 and the capacitor 40103. トランジスタ40101のゲートは、配線40105に接続されている。 The gate of the transistor 40101 is connected to the wiring 40105. トランジスタ40101の第1端子は、配線40104に接続されている。 The first terminal of the transistor 40101 is connected to the wiring 40104. トランジスタ40101の第2端子は、液晶素子40102の第1電極および容量素子40103の第1電極に接続される。 Second terminal of the transistor 40101 is connected to the first electrode and the first electrode of the capacitor 40103 of the liquid crystal element 40102. 液晶素子40102の第2電極は、対向電極40107に相当する。 The second electrode of the liquid crystal element 40102 corresponds to a counter electrode 40107. 容量素子40103の第2の電極は、配線40106に接続される。 The second electrode of the capacitor 40103 is connected to the wiring 40106.

配線40104は、信号線として機能する。 Wiring 40104 functions as a signal line. 配線40105は、走査線として機能する。 Wiring 40105 functions as a scan line. 配線40106は、容量線として機能する。 Wiring 40106 functions as a capacitor line. トランジスタ40101は、スイッチとして機能する。 Transistor 40101 functions as a switch. 容量素子40103は、保持容量として機能する。 Capacitor 40103 functions as a storage capacitor.

トランジスタ40101は、スイッチとして機能すればよい。 Transistor 40101, it is sufficient to function as a switch. また、トランジスタ40101の極性は、Pチャネル型でもよいし、Nチャネル型でもよい。 The polarity of the transistor 40101 may be a P-channel type may be an N-channel type.

図54(B)は、液晶表示装置に適用できる画素構成の一例を示す図である。 Figure 54 (B) is a diagram showing an example of a pixel structure which can be applied to the liquid crystal display device. 特に、図54(B)は、横電界モード(IPSモード、FFSモードを含む)に適した液晶表示装置に適用できる画素構成の一例を示す図である。 In particular, FIG. 54 (B), a horizontal electric field mode is a diagram showing an example of a pixel structure which can be applied to a liquid crystal display device suitable for (IPS mode, including FFS mode).

画素40110は、トランジスタ40111、液晶素子40112および容量素子40113を有している。 Pixel 40110 includes a transistor 40111, a liquid crystal element 40112 and the capacitor 40113. トランジスタ40111のゲートは、配線40115に接続されている。 The gate of the transistor 40111 is connected to the wiring 40115. トランジスタ40111の第1端子は、配線40114に接続されている。 The first terminal of the transistor 40111 is connected to the wiring 40114. トランジスタ40111の第2端子は、液晶素子40112の第1電極および容量素子40113の第1電極に接続される。 Second terminal of the transistor 40111 is connected to the first electrode and the first electrode of the capacitor 40113 of the liquid crystal element 40112. 液晶素子40112の第2電極は、配線40116と接続されている。 The second electrode of the liquid crystal element 40112 is connected to the wiring 40116. 容量素子40113の第2の電極は、配線40116に接続されている。 The second electrode of the capacitor 40113 is connected to the wiring 40116.

配線40114は、信号線として機能する。 Wiring 40114 functions as a signal line. 配線40115は、走査線として機能する。 Wiring 40115 functions as a scan line. 配線40116は、容量線として機能する。 Wiring 40116 functions as a capacitor line. トランジスタ40111は、スイッチとして機能する。 Transistor 40111 functions as a switch. 容量素子40113は、保持容量として機能する。 Capacitor 40113 functions as a storage capacitor.

トランジスタ40111は、スイッチとして機能すればよい。 Transistor 40111, it is sufficient to function as a switch. また、トランジスタ40111の極性はPチャネル型でもよいし、Nチャネル型でもよい。 The polarity of the transistor 40111 is may be a P-channel type may be an N-channel type.

図55は、液晶表示装置に適用できる画素構成の一例を示す図である。 Figure 55 is a diagram showing an example of a pixel structure which can be applied to the liquid crystal display device. 特に、図55は、配線数を減らして画素の開口率を大きくできる画素構成の一例である。 In particular, Figure 55 shows an example of a pixel structure which can increase an aperture ratio of a pixel by reducing the number of wires.

図55は、同じ列方向に配置された二つの画素(画素40200および画素40210)を示す。 Figure 55 shows two pixels which are provided in the same column direction (a pixel 40200 and a pixel 40210). 例えば、画素40200がN行目に配置されている場合、画素40210はN+1行目に配置されている。 For example, when the pixel 40200 is provided in an N-th row, the pixel 40210 is provided in an (N + 1) th row.

画素40200は、トランジスタ40201、液晶素子40202および容量素子40203を有している。 Pixel 40200 includes a transistor 40201, a liquid crystal element 40202 and the capacitor 40203. トランジスタ40201のゲートは、配線40205に接続されている。 The gate of the transistor 40201 is connected to the wiring 40205. トランジスタ40201の第1端子は、配線40204に接続されている。 The first terminal of the transistor 40201 is connected to the wiring 40204. トランジスタ40201の第2端子は、液晶素子40202の第1電極および容量素子40203の第1電極に接続される。 Second terminal of the transistor 40201 is connected to the first electrode and the first electrode of the capacitor 40203 of the liquid crystal element 40202. 液晶素子40202の第2電極は、対向電極40207に相当する。 The second electrode of the liquid crystal element 40202 corresponds to a counter electrode 40207. 容量素子40203の第2電極は、前行のトランジスタのゲートと同じ配線に接続されている。 The second electrode of the capacitor 40203 is connected to the same wiring as the gate of the transistor of the previous row.

画素40210は、トランジスタ40211、液晶素子40212および容量素子40213を有している。 Pixel 40210 includes a transistor 40211, a liquid crystal element 40212 and the capacitor 40213. トランジスタ40211のゲートは、配線40215に接続されている。 The gate of the transistor 40211 is connected to the wiring 40215. トランジスタ40211の第1端子は、配線40204に接続されている。 The first terminal of the transistor 40211 is connected to the wiring 40204. トランジスタ40211の第2端子は、液晶素子40212の第1電極および容量素子40213の第1電極に接続される。 Second terminal of the transistor 40211 is connected to the first electrode and the first electrode of the capacitor 40213 of the liquid crystal element 40212. 液晶素子40212の第2電極は、対向電極40217に相当する。 The second electrode of the liquid crystal element 40212 corresponds to a counter electrode 40217. 容量素子40213の第2電極は、前行のトランジスタのゲートと同じ配線(配線40205)に接続されている。 The second electrode of the capacitor 40213 is connected to the same wiring as the gate of the transistor of the previous row (the wiring 40205).

配線40204は、信号線として機能する。 Wiring 40204 functions as a signal line. 配線40205は、N行目の走査線として機能する。 Wiring 40205 functions as a N-th scanning line. そして、配線40205は、N+1段目の容量線としても機能する。 The wiring 40205 also functions as a N + 1-stage capacitor line. トランジスタ40201は、スイッチとして機能する。 Transistor 40201 functions as a switch. 容量素子40203は、保持容量として機能する。 Capacitor 40203 functions as a storage capacitor.

配線40215は、N+1行目の走査線として機能する。 Wiring 40215 functions as a (N + 1) th row of scan lines. そして、配線40215は、N+2段目の容量線としても機能する。 The wiring 40215 also functions as a N + 2-stage capacitor line. トランジスタ40211は、スイッチとして機能する。 Transistor 40211 functions as a switch. 容量素子40213は、保持容量として機能する。 Capacitive element 40213 functions as a storage capacitor.

トランジスタ40201およびトランジスタ40211は、スイッチとして機能すればよい。 Transistor 40201 and the transistor 40211 may be function as a switch. また、トランジスタ40201の極性およびトランジスタ40211の極性は、Pチャネル型でもよいし、Nチャネル型でもよい。 The polarity of the polarity and the transistor 40211 of the transistor 40201 may be a P-channel type may be an N-channel type.

図56は、液晶表示装置に適用できる画素構成の一例を示す図である。 Figure 56 is a diagram showing an example of a pixel structure which can be applied to the liquid crystal display device. 特に、図56は、サブ画素を用いることで視野角を向上できる画素構成の一例である。 In particular, Figure 56 is an example of a pixel structure which can improve the viewing angle by using a subpixel.

画素40320は、サブ画素40300と、サブ画素40310と、を有している。 Pixel 40320 includes a subpixel 40300 and a subpixel 40310 and. 以下、画素40320が、2つのサブ画素を有している場合について説明するが、画素40320は3つ以上のサブ画素を有していてもよい。 Hereinafter, the pixel 40320 is, there will be described a case that has two sub-pixels, pixel 40320 may include three or more subpixels.

サブ画素40300は、トランジスタ40301、液晶素子40302および容量素子40303を有している。 Subpixel 40300 includes a transistor 40301, a liquid crystal element 40302 and the capacitor 40303. トランジスタ40301のゲートは、配線40305に接続されている。 The gate of the transistor 40301 is connected to the wiring 40305. トランジスタ40301の第1端子は、配線40304に接続されている。 The first terminal of the transistor 40301 is connected to the wiring 40304. トランジスタ40301の第2端子は、液晶素子40302の第1電極および容量素子40303の第1電極に接続されている。 Second terminal of the transistor 40301 is connected to the first electrode and the first electrode of the capacitor 40303 of the liquid crystal element 40302. 液晶素子40302の第2電極は、対向電極40307に相当する。 The second electrode of the liquid crystal element 40302 corresponds to a counter electrode 40307. 容量素子40303の第2の電極は、配線40306に接続されている。 The second electrode of the capacitor 40303 is connected to the wiring 40306.

サブ画素40310は、トランジスタ40311、液晶素子40312および容量素子40313を有している。 Subpixel 40310 includes a transistor 40311, a liquid crystal element 40312 and the capacitor 40313. トランジスタ40311のゲートは、配線40315に接続されている。 The gate of the transistor 40311 is connected to the wiring 40315. トランジスタ40311の第1端子は、配線40304に接続されている。 The first terminal of the transistor 40311 is connected to the wiring 40304. トランジスタ40311の第2端子は、液晶素子40312の第1電極および容量素子40313の第1電極に接続されている。 Second terminal of the transistor 40311 is connected to the first electrode and the first electrode of the capacitor 40313 of the liquid crystal element 40312. 液晶素子40312の第2電極は、対向電極40317に相当する。 The second electrode of the liquid crystal element 40312 corresponds to a counter electrode 40317. 容量素子40313の第2の電極は、配線40306に接続されている。 The second electrode of the capacitor 40313 is connected to the wiring 40306.

配線40304は、信号線として機能する。 Wiring 40304 functions as a signal line. 配線40305は、走査線として機能する。 Wiring 40305 functions as a scan line. 配線40315は、信号線として機能する。 Wiring 40315 functions as a signal line. 配線40306は、容量線として機能する。 Wiring 40306 functions as a capacitor line. トランジスタ40301は、スイッチとして機能する。 Transistor 40301 functions as a switch. トランジスタ40311は、スイッチとして機能する。 Transistor 40311 functions as a switch. 容量素子40303は、保持容量として機能する。 Capacitor 40303 functions as a storage capacitor. 容量素子40313は、保持容量として機能する。 Capacitor 40313 functions as a storage capacitor.

トランジスタ40301は、スイッチとして機能すればよい。 Transistor 40301, it is sufficient to function as a switch. また、トランジスタ40301の極性は、Pチャネル型でもよいし、Nチャネル型でもよい。 The polarity of the transistor 40301 may be a P-channel type may be an N-channel type. トランジスタ40311は、スイッチとして機能すればよい。 Transistor 40311, it is sufficient to function as a switch. また、トランジスタ40311の極性は、Pチャネル型でもよいし、Nチャネル型でもよい。 The polarity of the transistor 40311 may be a P-channel type may be an N-channel type.

サブ画素40300に入力するビデオ信号は、サブ画素40310に入力するビデオ信号と異なる値としてもよい。 Video signal input to the subpixel 40300 may be a video signal and different values ​​for input to the subpixel 40310. この場合、液晶素子40302の液晶分子の配向が、液晶素子40312の液晶分子の配向と異なるため、視野角を広くすることができる。 In this case, the orientation of the liquid crystal molecules of the liquid crystal element 40302 is, because different from the orientation of the liquid crystal molecules of the liquid crystal element 40312, it is possible to widen the viewing angle.

なお、本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容(一部でもよい)は、別の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 In the present embodiment has been described with reference to various drawings, (or part thereof) the contents described in each drawing, the contents described in another drawing (or part thereof) applied to, combined with, or replaced with like can be freely. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

同様に、本実施の形態の各々の図で述べた内容(一部でもよい)は、別の実施の形態の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 Similarly, the contents described in each drawing of this embodiment (or part thereof) is the contents described in a drawing in another embodiment mode (or a part thereof) applied to, combined with, or replaced, etc. it can be carried out freely. さらに、本実施の形態の図の各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, for each of the parts of the drawing in this embodiment, by combining part of another embodiment mode can be configured much more drawings.

なお、本実施の形態は、他の実施の形態で述べた内容(一部でもよい)を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 Note that this embodiment, the contents described in other embodiments (or a part thereof) described in other embodiment of an example in the case of slightly deformed, an example of changing a part was modified an example of a case, an example of detailed description thereof shows like an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせまたは置き換えを自由に行うことができる。 Therefore, the contents described in other embodiment modes can be performed application to this embodiment, the combination or replaced freely.

(実施の形態13) (Embodiment 13)
本実施の形態においては、各種液晶モードについて説明する。 In the present embodiment, various liquid crystal modes are described.

まず、断面図を用いて各種液晶モードについて説明する。 First, various liquid crystal modes are described with reference to cross-sectional views.

図57(A)、(B)は、TNモードの断面の模式図である。 Figure 57 (A), (B) are schematic views of cross sections of a TN mode.

互いに対向するように配置された第1の基板50101および第2の基板50102に、液晶層50100が挟持されている。 The first substrate 50101 and a second substrate 50102 which are provided so as to face each other, the liquid crystal layer 50100 is held between. 第1の基板50101の上面には、第1の電極50105が形成されている。 On the upper surface of the first substrate 50101, a first electrode 50105 are formed. 第2の基板50102の上面には、第2の電極50106が形成されている。 On the upper surface of the second substrate 50102, a second electrode 50106 are formed. 第1の基板50101の液晶層50100と反対側には、第1の偏光板50103が配置されている。 The opposite side of the liquid crystal layer 50100 of the first substrate 50101, a first polarizing plate 50103 are arranged. 第2の基板50102の液晶層50100と反対側には、第2の偏光板50104が配置されている。 The opposite side of the liquid crystal layer 50100 of the second substrate 50102, the second polarizing plate 50104 are arranged. なお、第1の偏光板50103と第2の偏光板50104とは、クロスニコルになるように配置されている。 Note that the first polarizing plate 50103 and the second polarizing plate 50104 are provided so as to be in a cross nicol state.

第1の偏光板50103は、第1の基板50101の上面、つまり、第1の基板50101と液晶層50100との間に配置されてもよい。 The first polarizing plate 50103 is the top surface of the first substrate 50101, i.e., may be disposed between the first substrate 50101 and the liquid crystal layer 50100. 第2の偏光板50104は、第2の基板50102の上面、つまり、第2の基板50102と液晶層50100との間に配置されてもよい。 The second polarizing plate 50104 has an upper surface of the second substrate 50102, i.e., may be disposed between the second substrate 50102 and the liquid crystal layer 50100.

第1の電極50105および第2の電極50106のうち、少なくとも一方の電極が透光性を有していればよい(透過型または反射型)。 Of the first electrode 50105 and the second electrode 50106, at least one electrode may have a light-transmitting property (transmissive or reflective). あるいは、両方の電極が透光性を有し、かつ一方の電極の一部が反射性を有していてもよい(半透過型)。 Alternatively, both electrodes have a light-transmitting properties, and part of one of the electrodes may have reflectivity (a semi-transmissive type).

図57(A)は、第1の電極50105および第2の電極50106に、電圧が印加(縦電界方式と呼ぶ)された場合の断面の模式図である。 Figure 57 (A), the first electrode 50105 and the second electrode 50106 is a schematic view of a cross section in the case where voltage is applied (referred to as a vertical electric field mode).

図57(B)は、第1の電極50105および第2の電極50106に、電圧が印加されていない場合の断面の模式図である。 Figure 57 (B), the first electrode 50105 and the second electrode 50106 is a schematic view of a cross section in the case where no voltage is applied.

図58(A)、(B)は、VAモードの断面の模式図である。 Figure 58 (A), (B) are schematic views of cross sections of a VA mode. VAモードは、無電界の時に液晶分子が基板に垂直となるように配向されているモードである。 VA mode, liquid crystal molecules when no electric field is a mode that is oriented to be perpendicular to the substrate.

互いに対向するように配置された第1の基板50201および第2の基板50202に、液晶層50200が挟持されている。 The first substrate 50201 and a second substrate 50202 which are provided so as to face each other, the liquid crystal layer 50200 is held between. 第1の基板50201の上面には、第1の電極50205が形成されている。 On the upper surface of the first substrate 50201, a first electrode 50205 are formed. 第2の基板50202の上面には、第2の電極50206が形成されている。 On the upper surface of the second substrate 50202, a second electrode 50206 are formed. 第1の基板50201の液晶層50200と反対側には、第1の偏光板50203が配置されている。 The opposite side of the liquid crystal layer 50200 of the first substrate 50201, a first polarizing plate 50203 are arranged. 第2の基板50202の液晶層50200と反対側には、第2の偏光板50204が配置されている。 The opposite side of the liquid crystal layer 50200 of the second substrate 50202, the second polarizing plate 50204 are arranged. なお、第1の偏光板50203と第2の偏光板50204とは、クロスニコルになるように配置されている。 Note that the first polarizing plate 50203 and the second polarizing plate 50204 are provided so as to be in a cross nicol state.

第1の偏光板50203は、第1の基板50201の上面、つまり、第1の基板50201と液晶層50200との間に配置されてもよい。 The first polarizing plate 50203 is the top surface of the first substrate 50201, i.e., may be disposed between the first substrate 50201 and the liquid crystal layer 50200. 第2の偏光板50204は、第2の基板50202の上面、つまり、第2の基板50202と液晶層50200との間に配置されてもよい。 The second polarizing plate 50204 has an upper surface of the second substrate 50202, i.e., may be disposed between the second substrate 50202 and the liquid crystal layer 50200.

第1の電極50205および第2の電極50206のうち、少なくとも一方の電極が透光性を有していればよい(透過型または反射型)。 Of the first electrode 50205 and the second electrode 50206, at least one electrode may have a light-transmitting property (transmissive or reflective). あるいは、両方の電極が透光性を有し、かつ一方の電極の一部が反射性を有していてもよい(半透過型)。 Alternatively, both electrodes have a light-transmitting properties, and part of one of the electrodes may have reflectivity (a semi-transmissive type).

図58(A)は、第1の電極50205および第2の電極50206に、電圧が印加(縦電界方式と呼ぶ)された場合の断面の模式図である。 Figure 58 (A), the first electrode 50205 and the second electrode 50206 is a schematic view of a cross section in the case where voltage is applied (referred to as a vertical electric field mode).

図58(B)は、第1の電極50205および第2の電極50206に、電圧が印加されていない場合の断面の模式図である。 Figure 58 (B), the first electrode 50205 and the second electrode 50206 is a schematic view of a cross section in the case where no voltage is applied.

図58(C)、(D)は、MVAモードの断面の模式図である。 Figure 58 (C), (D) are schematic views of cross sections of an MVA mode. MVAモードは、それぞれの部分の視野角依存性を互いに補償する方法である。 MVA mode is a method of compensating for the viewing angle dependency of each portion to each other.

互いに対向するように配置された第1の基板50211および第2の基板50212に、液晶層50210が挟持されている。 The first substrate 50211 and a second substrate 50212 which are provided so as to face each other, the liquid crystal layer 50210 is held between. 第1の基板50211の上面には、第1の電極50215が形成されている。 On the upper surface of the first substrate 50211, a first electrode 50215 are formed. 第2の基板50212の上面には、第2の電極50216が形成されている。 On the upper surface of the second substrate 50212, a second electrode 50216 are formed. 第1の電極50215上には、配向制御用に第1の突起物50217が形成されている。 Over the first electrode 50215, the first protrusion 50217 is formed on the orientation control. 第2の電極50216上には、配向制御用に第2の突起物50218が形成されている。 Over the second electrode 50216, the second protrusion 50218 is formed on the orientation control. 第1の基板50211の液晶層50210と反対側には、第1の偏光板50213が配置されている。 The opposite side of the liquid crystal layer 50210 of the first substrate 50211, a first polarizing plate 50213 are arranged. 第2の基板50212の液晶層50210と反対側には、第2の偏光板50214が配置されている。 The opposite side of the liquid crystal layer 50210 of the second substrate 50212, the second polarizing plate 50214 are arranged. なお、第1の偏光板50213と第2の偏光板50214とは、クロスニコルになるように配置されている。 Note that the first polarizing plate 50213 and the second polarizing plate 50214 are provided so as to be in a cross nicol state.

第1の偏光板50213は、第1の基板50211の上面、つまり、第1の基板50211と液晶層50210との間に配置されてもよい。 The first polarizing plate 50213 is the top surface of the first substrate 50211, i.e., may be disposed between the first substrate 50211 and the liquid crystal layer 50210. 第2の偏光板50214は、第2の基板50212の上面、つまり、第2の基板50212と液晶層50210との間に配置されてもよい。 The second polarizing plate 50214 has an upper surface of the second substrate 50212, i.e., may be disposed between the second substrate 50212 and the liquid crystal layer 50210.

第1の電極50215および第2の電極50216のうち、少なくとも一方の電極が透光性を有していればよい(透過型または反射型)。 Of the first electrode 50215 and the second electrode 50216, at least one electrode may have a light-transmitting property (transmissive or reflective). あるいは、両方の電極が透光性を有し、かつ一方の電極の一部が反射性を有していてもよい(半透過型)。 Alternatively, both electrodes have a light-transmitting properties, and part of one of the electrodes may have reflectivity (a semi-transmissive type).

図58(C)は、第1の電極50215および第2の電極50216に、電圧が印加(縦電界方式と呼ぶ)された場合の断面の模式図である。 Figure 58 (C), the first electrode 50215 and the second electrode 50216 is a schematic view of a cross section in the case where voltage is applied (referred to as a vertical electric field mode).

図58(D)は、第1の電極50215および第2の電極50216に、電圧が印加されていない場合の断面の模式図である。 Figure 58 (D), the first electrode 50215 and the second electrode 50216 is a schematic view of a cross section in the case where no voltage is applied.

図59(A)、(B)は、OCBモードの断面の模式図である。 Figure 59 (A), (B) are schematic views of cross sections of an OCB mode. OCBモードは、液晶層内で液晶分子の配列が光学的に補償状態を形成しているため、視野角依存が少ない。 OCB mode, because alignment of liquid crystal molecules in the liquid crystal layer forms a optically compensated, the viewing angle dependence is small. この液晶分子の状態は、ベンド配向と呼ばれる。 State of the liquid crystal molecules is referred to as a bend alignment.

互いに対向するように配置された第1の基板50301および第2の基板50302に、液晶層50300が挟持されている。 The first substrate 50301 and a second substrate 50302 which are provided so as to face each other, the liquid crystal layer 50300 is held between. 第1の基板50301の上面には、第1の電極50305が形成されている。 On the upper surface of the first substrate 50301, a first electrode 50305 are formed. 第2の基板50302の上面には、第2の電極50306が形成されている。 On the upper surface of the second substrate 50302, a second electrode 50306 are formed. 第1の基板50301の液晶層50300と反対側には、第1の偏光板50303が配置されている。 The opposite side of the liquid crystal layer 50300 of the first substrate 50301, a first polarizing plate 50303 are arranged. 第2の基板50302の液晶層50300と反対側には、第2の偏光板50304が配置されている。 The opposite side of the liquid crystal layer 50300 of the second substrate 50302, the second polarizing plate 50304 are arranged. なお、第1の偏光板50303と第2の偏光板50304とは、クロスニコルになるように配置されている。 Note that the first polarizing plate 50303 and the second polarizing plate 50304 are provided so as to be in a cross nicol state.

第1の偏光板50303は、第1の基板50301の上面、つまり、第1の基板50301と液晶層50300との間に配置されてもよい。 The first polarizing plate 50303 is the top surface of the first substrate 50301, i.e., may be disposed between the first substrate 50301 and the liquid crystal layer 50300. 第2の偏光板50304は、第2の基板50302の上面、つまり、第2の基板50302と液晶層50300との間に配置されてもよい。 The second polarizing plate 50304 has an upper surface of the second substrate 50302, i.e., may be disposed between the second substrate 50302 and the liquid crystal layer 50300.

第1の電極50305および第2の電極50306のうち、少なくとも一方の電極が透光性を有していればよい(透過型または反射型)。 Of the first electrode 50305 and the second electrode 50306, at least one electrode may have a light-transmitting property (transmissive or reflective). あるいは、両方の電極が透光性を有し、かつ一方の電極の一部が反射性を有していてもよい(半透過型)。 Alternatively, both electrodes have a light-transmitting properties, and part of one of the electrodes may have reflectivity (a semi-transmissive type).

図59(A)は、第1の電極50305および第2の電極50306に、電圧が印加(縦電界方式と呼ぶ)された場合の断面の模式図である。 Figure 59 (A), the first electrode 50305 and the second electrode 50306 is a schematic view of a cross section in the case where voltage is applied (referred to as a vertical electric field mode).

図59(B)は、第1の電極50305および第2の電極50306に、電圧が印加されていない場合の断面の模式図である。 Figure 59 (B), the first electrode 50305 and the second electrode 50306 is a schematic view of a cross section in the case where no voltage is applied.

図59(C)、(D)は、FLCモードまたはAFLCモードの断面の模式図である。 Figure 59 (C), (D) is a schematic sectional view of the FLC mode or AFLC mode.

互いに対向するように配置された第1の基板50311および第2の基板50312に、液晶層50310が挟持されている。 The first substrate 50311 and a second substrate 50312 which are provided so as to face each other, the liquid crystal layer 50310 is held between. 第1の基板50311の上面には、第1の電極50315が形成されている。 On the upper surface of the first substrate 50311, a first electrode 50315 are formed. 第2の基板50312の上面には、第2の電極50316が形成されている。 On the upper surface of the second substrate 50312, a second electrode 50316 are formed. 第1の基板50311の液晶層50310と反対側には、第1の偏光板50313が配置されている。 The opposite side of the liquid crystal layer 50310 of the first substrate 50311, a first polarizing plate 50313 are arranged. 第2の基板50312の液晶層50310と反対側には、第2の偏光板50314が配置されている。 The opposite side of the liquid crystal layer 50310 of the second substrate 50312, the second polarizing plate 50314 are arranged. なお、第1の偏光板50313と第2の偏光板50314とは、クロスニコルになるように配置されている。 Note that the first polarizing plate 50313 and the second polarizing plate 50314 are provided so as to be in a cross nicol state.

第1の偏光板50313は、第1の基板50311の上面、つまり、第1の基板50311と液晶層50310との間に配置されてもよい。 The first polarizing plate 50313 is the top surface of the first substrate 50311, i.e., may be disposed between the first substrate 50311 and the liquid crystal layer 50310. 第2の偏光板50314は、第2の基板50312の上面、つまり、第2の基板50312と液晶層50310との間に配置されてもよい。 The second polarizing plate 50314 has an upper surface of the second substrate 50312, i.e., may be disposed between the second substrate 50312 and the liquid crystal layer 50310.

第1の電極50315および第2の電極50316のうち、少なくとも一方の電極が透光性を有していればよい(透過型または反射型)。 Of the first electrode 50315 and the second electrode 50316, at least one electrode may have a light-transmitting property (transmissive or reflective). あるいは、両方の電極が透光性を有し、かつ一方の電極の一部が反射性を有していてもよい(半透過型)。 Alternatively, both electrodes have a light-transmitting properties, and part of one of the electrodes may have reflectivity (a semi-transmissive type).

図59(C)は、第1の電極50315および第2の電極50316に、電圧が印加(縦電界方式と呼ぶ)された場合の断面の模式図である。 Figure 59 (C), the first electrode 50315 and the second electrode 50316 is a schematic view of a cross section in the case where voltage is applied (referred to as a vertical electric field mode).

図59(D)は、第1の電極50315および第2の電極50316に、電圧が印加されていない場合の断面の模式図である。 Figure 59 (D), the first electrode 50315 and the second electrode 50316 is a schematic view of a cross section in the case where no voltage is applied.

図60(A)、(B)は、IPSモードの断面の模式図である。 Figure 60 (A), (B) are schematic views of cross sections of an IPS mode. IPSモードは、液晶層内で液晶分子の配列を光学的に補償でき、液晶分子を基板に対して常に平面内で回転させるモードであり、電極を一方の基板側のみに設けた横電界方式をとる。 IPS mode can optically compensate the alignment of liquid crystal molecules in the liquid crystal layer is always mode to rotate in a plane of the liquid crystal molecules to the substrate, the horizontal electric field method in which a electrode only on one substrate side take.

互いに対向するように配置された第1の基板50401および第2の基板50402に、液晶層50400が挟持されている。 The first substrate 50401 and a second substrate 50402 which are provided so as to face each other, the liquid crystal layer 50400 is held between. 第2の基板50402の上面には、第1の電極50405および第2の電極50406が形成されている。 On the upper surface of the second substrate 50402, a first electrode 50405 and the second electrode 50406 is formed. 第1の基板50401の液晶層50400と反対側には、第1の偏光板50403が配置されている。 The opposite side of the liquid crystal layer 50400 of the first substrate 50401, a first polarizing plate 50403 are arranged. 第2の基板50402の液晶層50400と反対側には、第2の偏光板50404が配置されている。 The opposite side of the liquid crystal layer 50400 of the second substrate 50402, the second polarizing plate 50404 are arranged. なお、第1の偏光板50403と第2の偏光板50404とは、クロスニコルになるように配置されている。 Note that the first polarizing plate 50403 and the second polarizing plate 50404 are provided so as to be in a cross nicol state.

第1の偏光板50403は、第1の基板50401の上面、つまり、第1の基板50401と液晶層との間に配置されてもよい。 The first polarizing plate 50403 is the top surface of the first substrate 50401, i.e., may be disposed between the first substrate 50401 and the liquid crystal layer. 第2の偏光板50404は、第2の基板50402の上面、つまり、第2の基板50402と液晶層との間に配置されてもよい。 The second polarizing plate 50404 has an upper surface of the second substrate 50402, i.e., may be disposed between the second substrate 50402 and the liquid crystal layer.

第1の電極50405および第2の電極50406のうち、少なくとも一方の電極が透光性を有していればよい(透過型または反射型)。 Of the first electrode 50405 and the second electrode 50406, at least one electrode may have a light-transmitting property (transmissive or reflective). あるいは、両方の電極が透光性を有し、かつ一方の電極の一部が反射性を有していてもよい(半透過型)。 Alternatively, both electrodes have a light-transmitting properties, and part of one of the electrodes may have reflectivity (a semi-transmissive type).

図60(A)は、第1の電極50405および第2の電極50406に、電圧が印加(縦電界方式と呼ぶ)された場合の断面の模式図である。 Figure 60 (A), the first electrode 50405 and the second electrode 50406 is a schematic view of a cross section in the case where voltage is applied (referred to as a vertical electric field mode).

図60(B)は、第1の電極50405および第2の電極50406に、電圧が印加されていない場合の断面の模式図である。 Figure 60 (B), the first electrode 50405 and the second electrode 50406 is a schematic view of a cross section in the case where no voltage is applied.

図60(C)、(D)は、FFSモードの断面の模式図である。 Figure 60 (C), (D) are schematic views of cross sections of an FFS mode. FFSモードは、液晶層内で液晶分子の配列を光学的に補償でき、液晶分子を基板に対して常に平面内で回転させるモードであり、電極を一方の基板側のみに設けた横電界方式をとる。 FFS mode can optically compensate the alignment of liquid crystal molecules in the liquid crystal layer is always mode to rotate in a plane of the liquid crystal molecules to the substrate, the horizontal electric field method in which a electrode only on one substrate side take.

互いに対向するように配置された第1の基板50411および第2の基板50412に、液晶層50410が挟持されている。 The first substrate 50411 and a second substrate 50412 which are provided so as to face each other, the liquid crystal layer 50410 is held between. 第2の基板50412の上面には、第2の電極50416が形成されている。 On the upper surface of the second substrate 50412, a second electrode 50416 are formed. 第2の電極50416の上面には、絶縁膜50417が形成されている。 On the upper surface of the second electrode 50416, insulating layer 50417 is formed. 絶縁膜50417上には、第1の電極50415が形成されている。 On the insulating film 50417, a first electrode 50415 are formed. 第1の基板50411の液晶層50410と反対側には、第1の偏光板50413が配置されている。 The opposite side of the liquid crystal layer 50410 of the first substrate 50411, a first polarizing plate 50413 are arranged. 第2の基板50412の液晶層50410と反対側には、第2の偏光板50414が配置されている。 The opposite side of the liquid crystal layer 50410 of the second substrate 50412, the second polarizing plate 50414 are arranged. なお、第1の偏光板50413と第2の偏光板50414とは、クロスニコルになるように配置されている。 Note that the first polarizing plate 50413 and the second polarizing plate 50414 are provided so as to be in a cross nicol state.

第1の偏光板50413は、第1の基板50411の上面、つまり、第1の基板50411と液晶層50410との間に配置されてもよい。 The first polarizing plate 50413 is the top surface of the first substrate 50411, i.e., may be disposed between the first substrate 50411 and the liquid crystal layer 50410. 第2の偏光板50414は、第2の基板50412の上面、つまり、第2の基板50412と液晶層50410との間に配置されてもよい。 The second polarizing plate 50414 has an upper surface of the second substrate 50412, i.e., may be disposed between the second substrate 50412 and the liquid crystal layer 50410.

第1の電極50415および第2の電極50416のうち、少なくとも一方の電極が透光性を有していればよい(透過型または反射型)。 Of the first electrode 50415 and the second electrode 50416, at least one electrode may have a light-transmitting property (transmissive or reflective). あるいは、両方の電極が透光性を有し、かつ一方の電極の一部が反射性を有していてもよい(半透過型)。 Alternatively, both electrodes have a light-transmitting properties, and part of one of the electrodes may have reflectivity (a semi-transmissive type).

図60(C)は、第1の電極50415および第2の電極50416に、電圧が印加(縦電界方式と呼ぶ)された場合の断面の模式図である。 Figure 60 (C), the first electrode 50415 and the second electrode 50416 is a schematic view of a cross section in the case where voltage is applied (referred to as a vertical electric field mode).

図60(D)は、第1の電極50415および第2の電極50416に、電圧が印加されていない場合の断面の模式図である。 Figure 60 (D), the first electrode 50415 and the second electrode 50416 is a schematic view of a cross section in the case where no voltage is applied.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容(一部でもよい)は、別の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 In the present embodiment has been described with reference to various drawings, the contents described (or part thereof) is each drawing, the contents described in another drawing (or part thereof), applied , it can be carried out in combination or replaced with freely. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

本実施の形態の各々の図で述べた内容(一部でもよい)は、別の実施の形態の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 The contents described in each drawing of this embodiment (or part thereof) is the contents described in a drawing in another embodiment mode (or a part thereof) applied to, combined with, or replaced, etc. freely It can be carried out. さらに、本実施の形態の図の各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, for each of the parts of the drawing in this embodiment, by combining part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容(一部でもよい)を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents (or part thereof) described in other embodiment modes, an example of a case that embodies an example of changing an example, a part in the case of slightly deformed, in the case of improved one example, an example of detailed description thereof shows like an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせまたは置き換えを自由に行うことができる。 Therefore, the contents described in other embodiment modes can be performed application to this embodiment, the combination or replaced freely.

(実施の形態14) (Embodiment 14)
本実施の形態においては、表示装置の画素構造について説明する。 In this embodiment, pixel structure of a display device is described. 特に、液晶表示装置の画素構造について説明する。 In particular, it described pixel structure of a liquid crystal display device.

各液晶モードとトランジスタとを組み合わせた場合の画素構造について、画素の断面図を参照して説明する。 A pixel structure in the case of a combination of a crystal modes and a transistor will be described with reference to the cross-sectional view of a pixel.

トランジスタとしては、非晶質シリコン、多結晶シリコン、微結晶(マイクロクリスタル、セミアモルファスとも言う)シリコンなどに代表される、非単結晶半導体層を有する薄膜トランジスタ(TFT)などを用いることができる。 The transistor, amorphous silicon, polycrystalline silicon, microcrystalline (also referred to as semi-amorphous) typified silicon, or the like can be used a thin film transistor including a non-single-crystal semiconductor layer (TFT).

トランジスタの構造としては、トップゲート型またはボトムゲート型などを用いることができる。 The structure of a transistor can be used as the top gate type or bottom gate type. ボトムゲート型のトランジスタとしては、チャネルエッチ型またはチャネル保護型などを用いることができる。 The bottom-gate transistor, or the like can be used channel-etch type or channel-protective type.

図61は、TN方式とトランジスタとを組み合わせた場合の、画素の断面図の一例である。 Figure 61, when a combination of a TN mode and a transistor, which is an example of a cross-sectional view of a pixel. 第1の基板10101と、第2の基板10116とが、液晶分子10118を有する液晶10111を挟持している。 A first substrate 10101 and a second substrate 10116 is, sandwiching a liquid crystal 10111 having liquid crystal molecules 10118. 第1の基板10101には、トランジスタ、画素電極および配向膜などが配置され、第2の基板10116には、遮光膜10114、カラーフィルタ10115、対向電極および配向膜などが配置されている。 The first substrate 10101, a transistor, is like the arrangement pixel electrode and the alignment film, the second substrate 10116, the light-shielding film 10114, a color filter 10115, a counter electrode and an alignment film are arranged. そして、第1の基板10101と、第2の基板10116との間には、スペーサ10117が配置されている。 Then, the first substrate 10101, between the second substrate 10116, a spacer 10117 is disposed. 図61に示す画素構造を液晶表示装置に適用することによって、安価に液晶表示装置を製造することができる。 By applying the liquid crystal display device the pixel structure shown in FIG. 61, it is possible to inexpensively manufacture the liquid crystal display device.

図62(A)は、MVA(Multi−domain Vertical Alignment)方式と、トランジスタとを組み合わせた場合の、画素の断面図の一例である。 Figure 62 (A) is, when combined with MVA (Multi-domain Vertical Alignment) mode and a transistor, which is an example of a cross-sectional view of a pixel. 第1の基板10201と、第2の基板10216とが、液晶分子10218を有する液晶10211を挟持している。 A first substrate 10201 and a second substrate 10216 is, sandwiching a liquid crystal 10211 having liquid crystal molecules 10218. 第1の基板10201には、トランジスタ、画素電極および配向膜などが配置され、第2の基板10216には、遮光膜10214、カラーフィルタ10215、対向電極、配向制御用突起10219および配向膜などが配置されている。 The first substrate 10201, a transistor, is like the arrangement pixel electrode and the alignment film, the second substrate 10216, the light-shielding film 10214, a color filter 10215, a counter electrode, an alignment control projection 10219, and an alignment film are arranged It is. そして、第1の基板10201と、第2の基板10216との間には、スペーサ10217が配置されている。 Then, the first substrate 10201, between the second substrate 10216, a spacer 10217 is disposed. 図62(A)に示す画素構造を、液晶表示装置に適用することによって、視野角が大きく、応答速度が速く、コントラストの大きい液晶表示装置を得ることができる。 The pixel structure shown in FIG. 62 (A), by applying the liquid crystal display device, wide viewing angle, high response speed, it is possible to obtain a large liquid crystal display device contrast.

図62(B)は、PVA(Patterned Vertical Alignment)方式と、トランジスタとを組み合わせた場合の、画素の断面図の一例である。 Figure 62 (B) is, when combined with PVA (Patterned Vertical Alignment) mode and a transistor, which is an example of a cross-sectional view of a pixel. 第1の基板10231と、第2の基板10246とが、液晶分子10248を有する液晶10241を挟持している。 A first substrate 10231 and a second substrate 10246 is, sandwiching a liquid crystal 10241 having liquid crystal molecules 10248. 第1の基板10231には、トランジスタ、画素電極および配向膜などが配置され、第2の基板10231には、遮光膜10244、カラーフィルタ10245、対向電極および配向膜などが配置されている。 The first substrate 10231, a transistor, is like the arrangement pixel electrode and the alignment film, the second substrate 10231, the light-shielding film 10244, a color filter 10245, a counter electrode and an alignment film are arranged. なお、画素電極は、電極切り欠け部10249を有している。 The pixel electrode includes an electrode cutting chipping unit 10249. そして、第1の基板10231と、第2の基板10246との間には、スペーサ10247が配置されている。 Then, the first substrate 10231, between the second substrate 10246, a spacer 10247 is disposed. 図62(B)に示す画素構造を、液晶表示装置に適用することによって、視野角が大きく、応答速度が速く、コントラストの大きい液晶表示装置を得ることができる。 The pixel structure shown in FIG. 62 (B), by applying the liquid crystal display device, wide viewing angle, high response speed, it is possible to obtain a large liquid crystal display device contrast.

図63(A)は、IPS(In−Plane−Switching)方式と、トランジスタとを組み合わせた場合の、画素の断面図の一例である。 Figure 63 (A) is, when combined with IPS (In-Plane-Switching) mode and a transistor, which is an example of a cross-sectional view of a pixel. 第1の基板10301と、第2の基板10316とが、液晶分子10318を有する液晶10311を挟持している。 A first substrate 10301 and a second substrate 10316 is, sandwiching a liquid crystal 10311 having liquid crystal molecules 10318. 第1の基板10301には、トランジスタ、画素電極、共通電極および配向膜などが形成され、第2の基板10316には、遮光膜10314、カラーフィルタ10315および配向膜などが形成されている。 The first substrate 10301, a transistor, a pixel electrode, a common electrode and an alignment film is formed, the second substrate 10316, the light-shielding film 10314, a color filter 10315, and an alignment film is formed. そして、第1の基板10301と、第2の基板10316との間には、スペーサ10317が形成されている。 Then, the first substrate 10301, between the second substrate 10316, a spacer 10317 is formed. 図63(A)に示す画素構造を、液晶表示装置に適用することによって、原理的に視野角が大きく、応答速度の階調依存性の小さい液晶表示装置を得ることができる。 The pixel structure shown in FIG. 63 (A), by applying the liquid crystal display device, theoretically viewing angle is large, it is possible to obtain a gradation dependence of small liquid crystal display device of the response speed.

図63(B)は、FFS(Fringe Field Switching)方式と、トランジスタとを組み合わせた場合の、画素の断面図の一例である。 Figure 63 (B) is, when combined with FFS (Fringe Field Switching) mode and a transistor, which is an example of a cross-sectional view of a pixel. 第1の基板10331と、第2の基板10346とが、液晶分子10348を有する液晶10341を挟持している。 A first substrate 10331 and a second substrate 10346 is, sandwiching a liquid crystal 10341 having liquid crystal molecules 10348. 第1の基板10331には、トランジスタ、画素電極、共通電極および配向膜などが配置され、第2の基板10346には、遮光膜10344、カラーフィルタ10345および配向膜などが配置されている。 The first substrate 10331, a transistor, a pixel electrode, a common electrode and an alignment film are disposed, on the second substrate 10346, the light-shielding film 10344, a color filter 10345, and an alignment film are arranged. そして、第1の基板10331と、第2の基板10346との間には、スペーサ10347が配置されている。 Then, the first substrate 10331, between the second substrate 10346, a spacer 10347 is disposed. 図63(B)に示す画素構造を、液晶表示装置に適用することによって、原理的に視野角が大きく、応答速度の階調依存性の小さい液晶表示装置を得ることができる。 The pixel structure shown in FIG. 63 (B), by applying the liquid crystal display device, theoretically viewing angle is large, it is possible to obtain a gradation dependence of small liquid crystal display device of the response speed.

ここで、各導電層または各絶縁膜に用いることができる材料について説明する。 Here it will be described materials which can be used for the conductive layer or the insulating film.

図61の第1の絶縁膜10102、図62(A)の第1の絶縁膜10202、図62(B)の第1の絶縁膜10232、図63(A)の第1の絶縁膜10302および図63(B)の第1の絶縁膜10332としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン(SiOxNy)膜などの絶縁膜を用いることができる。 The first insulating film 10102 in FIG. 61, the first insulating film 10202, a first insulating film 10232 in FIG. 62 (B), the first insulating film 10302 and the diagram of FIG. 63 (A) of FIG. 62 (A) 63 as the first insulating film 10332 in (B), it is possible to use an insulating film such as a silicon oxide film, a silicon film or a silicon oxynitride oxynitride (SiOxNy) film. あるいは、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン(SiOxNy)膜などのうち、2つ以上の膜を組み合わせた積層構造の絶縁膜を用いることができる。 Alternatively, a silicon oxide film, and a silicon film or a silicon oxynitride oxynitride (SiOxNy) film, it is possible to use an insulating film of a laminated structure combining two or more films.

図61の第1の導電層10103、図62(A)の第1の導電層10203、図62(B)の第1の導電層10233、図63(A)の第1の導電層10303および図63(B)の第1の導電層10333としては、Mo、Ti、Al、Nd、Crなどを用いることができる。 The first conductive layer 10103 in FIG. 61, the first conductive layer 10203, the first conductive layer 10233, the first conductive layer 10303 and the diagram of FIG. 63 (A) of FIG. 62 (B) of FIG. 62 (A) 63 as the first conductive layer 10333 in (B), it is possible to use Mo, Ti, Al, Nd, Cr and the like. あるいは、Mo、Ti、Al、Nd、Crなどのうち、2つ以上を組み合わせた積層構造を用いることもできる。 Alternatively, Mo, Ti, Al, Nd, of such Cr, may also be a laminated structure of a combination of two or more.

図61の第2の絶縁膜10104、図62(A)の第2の絶縁膜10204、図62(B)の第2の絶縁膜10234、図63(A)の第2の絶縁膜10304および図63(B)の第2の絶縁膜10334としては、熱酸化膜、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などを用いることができる。 The second insulating film 10104 in FIG. 61, the second insulating film 10204, a second insulating film 10234 in FIG. 62 (B), a second insulating film 10304 and the diagram of FIG. 63 (A) of FIG. 62 (A) 63 as the second insulating film 10334 in (B) can be used thermally oxidized film, a silicon oxide film, a silicon oxide film or a silicon nitride film nitride, or the like. あるいは、熱酸化膜、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などのうち、2つ以上を組み合わせた積層構造などを用いることができる。 Alternatively, the thermal oxide film, a silicon oxide film, and a silicon nitride film or a silicon oxynitride film, or the like can be used stacked structure of a combination of two or more. なお、半導体層と接する部分は、酸化シリコン膜であることが好ましい。 The portion in contact with the semiconductor layer is preferably a silicon oxide film. なぜなら、酸化シリコン膜にすると、半導体層との界面におけるトラップ準位が少なくなるからである。 This is because, when the silicon oxide film, is because the trap level at the interface between the semiconductor layer. なお、Moと接する部分は、窒化シリコン膜であることが好ましい。 The portion in contact with Mo is preferably a silicon nitride film. なぜなら、窒化シリコン膜は、Moを酸化させないからである。 This is because the silicon nitride film is because does not oxidize Mo.

図61の第1の半導体層10105、図62(A)の第1の半導体層10205、図62(B)の第1の半導体層10235、図63(A)の第1の半導体層10305および図63(B)の第1の半導体層10335としては、シリコンまたはシリコンゲルマニウム(SiGe)などを用いることができる。 The first semiconductor layer 10105 in FIG. 61, the first semiconductor layer 10205, the first semiconductor layer 10235 in FIG. 62 (B), the first semiconductor layer 10305 and the diagram of FIG. 63 (A) of FIG. 62 (A) 63 as the first semiconductor layer 10335 in (B), it is possible to use a silicon or silicon germanium (SiGe).

図61の第2の半導体層10106、図62(A)の第2の半導体層10206、図62(B)の第2の半導体層10236、図63(A)の第2の半導体層10306および図63(B)の第2の半導体層10336としては、リンなどを含んだシリコンなどを用いることができる。 The second semiconductor layer 10106 in FIG. 61, the second semiconductor layer 10206, the second semiconductor layer 10236 in FIG. 62 (B), the second semiconductor layer 10306 and the diagram of FIG. 63 (A) of FIG. 62 (A) 63 as the second semiconductor layer 10336 in (B), it is possible to use a silicon containing phosphorus or the like.

図61の第2の導電層10107、第3の導電層10109および第4の導電層10113、図62(A)の第2の導電層10207、第3の導電層10209および第4の導電層10213、図62(B)の第2の導電層10237、第3の導電層10239および第4の導電層10243、図63(A)の第2の導電層10307および第3の導電層10309、もしくは図63(B)の第2の導電層10337、第3の導電層10339および第4の導電層10343の透明性を有する材料としては、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物(ITO)膜、インジウムスズ酸化物(ITO)に酸化珪素を混ぜたインジウムスズ珪素酸化物(ITSO)膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物(I A second conductive layer 10107 in FIG. 61, the third conductive layer 10109 and the fourth conductive layer 10113, a second conductive layer 10207 in FIG. 62 (A), the third conductive layer 10209 and the fourth conductive layer 10213 , a second conductive layer 10237 in FIG. 62 (B), the third conductive layer 10239 and the fourth conductive layer 10243, a second conductive layer in FIG. 63 (a) 10307 and the third conductive layer 10309 or drawing, 63 (B) of the second conductive layer 10337, as a material having a transparency of the third conductive layer 10339 and the fourth conductive layer 10343, indium tin oxide mixed with tin oxide indium oxide (ITO) film , indium tin oxide (ITO) on the indium tin silicon oxide mixed with silicon oxide (ITSO) film, an indium zinc oxide mixed with zinc oxide to indium oxide (I O)膜、酸化亜鉛膜または酸化スズ膜などを用いることができる。 O) film, such as a zinc oxide film or tin oxide film may be used. なお、IZOとは、ITOに2〜20wt%の酸化亜鉛(ZnO)を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料である。 Incidentally, the IZO, a transparent conductive material formed by sputtering using a target obtained by mixing 2 to 20 wt% of zinc oxide (ZnO) of ITO.

図61の第2の導電層10107および第3の導電層10109、図62(A)の第2の導電層10207および第3の導電層10209、図62(B)の第2の導電層10237および第3の導電層10239、図63(A)の第2の導電層10307および第3の導電層10309、もしくは図63(B)の第2の導電層10337、第3の導電層10339および第4の導電層10343の反射性を有する材料としては、Ti、Mo、Ta、Cr、W、Alなどを用いることができる。 The second conductive layer 10107 and the third conductive layer in FIG. 61 10109, the second conductive layer 10207 and the third conductive layer 10209 in FIG. 62 (A), the second conductive layer 10237 in FIG. 62 (B) and the third conductive layer 10239, FIG. 63 the second conductive layer 10307 and the third conductive layer 10309 in (a) or FIG. 63 (B) of the second conductive layer 10337, a third conductive layer 10339 and the fourth the material having a reflective conductive layer 10343, may be used Ti, Mo, Ta, Cr, W, Al and the like. あるいは、Ti、Mo、Ta、CrおよびWと、Alを積層させた2層構造、AlをTi、Mo、Ta、Cr、Wなどの金属で挟んだ3層積層構造としてもよい。 Alternatively, Ti, Mo, Ta, and Cr and W, 2-layer structure as a laminate of Al, the Al Ti, Mo, Ta, Cr, or a three-layer structure is sandwiched between metals such W.

図61の第3の絶縁膜10108、図62(A)の第3の絶縁膜10208、図62(B)の第3の絶縁膜10238、図62(B)の第3の導電層10239、図63(A)の第3の絶縁膜10308、図63(B)の第3の絶縁膜10338および第4の絶縁膜10349としては、無機材料(酸化シリコン、窒化シリコン、酸化窒化シリコンなど)あるいは、低誘電率の有機化合物材料(感光性または非感光性の有機樹脂材料)などを用いることができる。 The third insulating film 10108 in FIG. 61, FIG. 62 the third insulating film 10208 in (A), the third insulating film 10238 in FIG. 62 (B), the third conductive layer 10239 in FIG. 62 (B), FIG. 63 (a) of the third insulating film 10308, a third insulating film 10338 and the fourth insulating film 10349 in FIG. 63 (B), an inorganic material (silicon oxide, silicon nitride, silicon oxynitride), or, such as low dielectric constant of the organic compound material (a photosensitive or non-photosensitive organic resin material) can be used. あるいは、シロキサンを含む材料を用いることもできる。 Alternatively, it is also possible to use a material containing siloxane. なお、シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される材料である。 Note that siloxane is a material in which a skeleton structure is formed by a bond of silicon (Si) and oxygen (O). 置換基として、少なくとも水素を含む有機基(例えばアルキル基、アリール基)が用いられる。 As a substituent, an organic group (e.g. an alkyl group, an aryl group) containing at least hydrogen is used. あるいは、置換基としてフルオロ基を用いてもよい。 Alternatively, a fluoro group may be used as the substituent. あるいは、置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。 Alternatively, it may be used as the substituent, an organic group containing at least hydrogen and a fluoro group.

図61の第1の配向膜10110および第2の配向膜10112、図62(A)の第1の配向膜10210および第2の配向膜10212、図62(B)の第1の配向膜10240および第2の配向膜10242、図63(A)の第1の配向膜10310および第2の配向膜10312、図63(B)の第1の配向膜10340および第2の配向膜10342としては、ポリイミドなどの高分子膜を用いることができる。 First alignment film 10110 and a second alignment film 10112 in FIG. 61, the first alignment film 10210 and a second alignment film 10212 in FIG. 62 (A), a first alignment layer of FIG. 62 (B) 10240 and the second alignment film 10242, a first alignment film 10310 and a second alignment film 10312 in FIG. 63 (a), a first alignment film 10340 and a second alignment film 10342 in FIG. 63 (B) is a polyimide it can be used a polymer film such.

次に、各液晶モードと、トランジスタとを、組み合わせた場合の画素構造について、画素の上面図(レイアウト図)を参照して説明する。 Then, each liquid crystal mode, a pixel structure in the case where a transistor, in combination, will be described with reference top view of a pixel (the layout).

なお、液晶モードとしては、TN(Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、MVA(Multi−domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モードなどを用いること As the liquid crystal mode, TN (Twisted Nematic) mode, IPS (In-Plane-Switching) mode, FFS (Fringe Field Switching) mode, MVA (Multi-domain Vertical Alignment) mode, PVA (Patterned Vertical Alignment) mode, ASM (Axially Symmetric aligned Micro-cell) mode, OCB (Optical Compensated Birefringence) mode, FLC (Ferroelectric Liquid Crystal) mode, AFLC (AntiFerroelectric Liquid Crystal) mode be used, for example ができる。 Can.

図64は、TN方式とトランジスタとを組み合わせた場合の画素の上面図の一例である。 Figure 64 is an example of a top view of a pixel in the case where a combination of a TN mode and a transistor. 図64に示す画素構造を液晶表示装置に適用することによって、安価に液晶表示装置を製造することができる。 By applying the liquid crystal display device the pixel structure shown in FIG. 64, it is possible to inexpensively manufacture the liquid crystal display device.

図64に示す画素は、走査線10401、映像信号線10402、容量線10403、トランジスタ10404、画素電極10405および画素容量10406を有している。 Pixel shown in FIG. 64, the scan line 10401, a video signal line 10402, a capacitor line 10403, a transistor 10404, and a pixel electrode 10405 and the pixel capacitor 10406.

図65(A)は、MVA方式とトランジスタとを組み合わせた場合の、画素の上面図の一例である。 Figure 65 (A) is, in the case of a combination of the MVA mode and a transistor, which is an example of a top view of the pixel. 図65(A)に示す画素構造を、液晶表示装置に適用することによって、視野角が大きく、応答速度が速く、コントラストの大きい液晶表示装置を得ることができる。 The pixel structure shown in FIG. 65 (A), by applying the liquid crystal display device, wide viewing angle, high response speed, it is possible to obtain a large liquid crystal display device contrast.

図65(A)に示す画素は、走査線10501、映像信号線10502、容量線10503、トランジスタ10504、画素電極10505、画素容量10506および配向制御用突起10507を有する。 Pixel shown in FIG. 65 (A) has a scan line 10501, a video signal line 10502, a capacitor line 10503, a transistor 10504, a pixel electrode 10505, a pixel capacitor 10506, and an alignment control projection 10507.

図65(B)は、PVA方式とトランジスタとを組み合わせた場合の画素の上面図の一例である。 Figure 65 (B) is an example of a top view of a pixel in the case where a combination of a PVA mode and a transistor. 図65(B)に示す画素構造を液晶表示装置に適用することによって、視野角が大きく、応答速度が速く、コントラストの大きい液晶表示装置を得ることができる。 By applying the pixel structure in a liquid crystal display device shown in FIG. 65 (B), wide viewing angle, high response speed, it is possible to obtain a large liquid crystal display device contrast.

図65(B)に示す画素は、走査線10511、映像信号線10512、容量線10513、トランジスタ10514、画素電極10515、画素容量10516および電極切り欠き部10517を有する。 Pixel shown in FIG. 65 (B) has a scan line 10511, a video signal line 10512, a capacitor line 10513, a transistor 10514, a pixel electrode 10515, a pixel capacitor 10516, and an electrode cutout portion 10517.

図66(A)は、IPS方式とトランジスタとを組み合わせた場合の、画素の上面図の一例である。 Figure 66 (A) is, in the case of a combination of the IPS mode and a transistor, which is an example of a top view of the pixel. 図66(A)に示す画素構造を液晶表示装置に適用することによって、原理的に視野角が大きく、応答速度の階調依存性の小さい液晶表示装置を得ることができる。 By applying the pixel structure in a liquid crystal display device shown in FIG. 66 (A), theoretically the viewing angle is large, it is possible to obtain a small liquid crystal display device gradation dependence of response speed.

図66(A)に示す画素は、走査線10601、映像信号線10602、共通電極10603、トランジスタ10604および画素電極10605を有する。 Pixel shown in FIG. 66 (A) has a scan line 10601, a video signal line 10602, a common electrode 10603, a transistor 10604 and the pixel electrode 10605.

図66(B)は、FFS方式とトランジスタとを組み合わせた場合の、画素の上面図である。 Figure 66 (B) is, in the case of a combination of the FFS mode and a transistor, a top view of a pixel. 図66(B)に示す画素構造を液晶表示装置に適用することによって、原理的に視野角が大きく、応答速度の階調依存性の小さい液晶表示装置を得ることができる。 By applying the pixel structure in a liquid crystal display device shown in FIG. 66 (B), in principle the viewing angle is large, it is possible to obtain a small liquid crystal display device gradation dependence of response speed.

図66(B)に示す画素は、走査線10611、映像信号線10612、共通電極10613、トランジスタ10614および画素電極10615を有する。 Pixel shown in FIG. 66 (B) has a scan line 10611, a video signal line 10612, a common electrode 10613, a transistor 10614 and the pixel electrode 10615.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容(一部でもよい)は、別の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 In the present embodiment has been described with reference to various drawings, the contents described (or part thereof) is each drawing, the contents described in another drawing (or part thereof), applied , it can be carried out in combination or replaced with freely. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

本実施の形態の各々の図で述べた内容(一部でもよい)は、別の実施の形態の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 The contents described in each drawing of this embodiment (or part thereof) is the contents described in a drawing in another embodiment mode (or a part thereof) applied to, combined with, or replaced, etc. freely It can be carried out. さらに、本実施の形態の図の各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, for each of the parts of the drawing in this embodiment, by combining part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容(一部でもよい)を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents (or part thereof) described in other embodiment modes, an example of a case that embodies an example of changing an example, a part in the case of slightly deformed, in the case of improved one example, an example of detailed description thereof shows like an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせまたは置き換えを自由に行うことができる。 Therefore, the contents described in other embodiment modes can be performed application to this embodiment, the combination or replaced freely.

(実施の形態15) (Embodiment 15)
本実施の形態においては、表示装置の画素の構成および画素の動作について説明する。 In this embodiment, the operation of the arrangement and the pixel of the pixels of the display device.

図67(A)、(B)は、デジタル時間階調駆動の一例を示すタイミングチャートである。 Figure 67 (A), (B) is a timing chart showing an example of digital time grayscale driving. 図67(A)のタイミングチャートは、画素への信号書き込み期間(アドレス期間)と、発光期間(サステイン期間)とが、分離されている場合の駆動方法を示す。 The timing chart of FIG. 67 (A) shows a signal writing period (an address period) to a pixel, the light emitting period (the sustain period), but the driving method in the case are separated.

1表示領域分の画像を、完全に表示するための期間を1フレーム期間という。 An image for one display region, that one full frame period period for displaying. 1フレーム期間は、複数のサブフレーム期間を有し、1サブフレーム期間は、アドレス期間とサステイン期間とを有する。 One frame period includes a plurality of subframe periods, one sub-frame period includes an address period and a sustain period. アドレス期間Ta1〜Ta4は、全行分の画素への信号書き込みにかかる時間を示し、期間Tb1〜Tb4は一行分の画素(または一画素分)への信号書き込みにかかる時間を示している。 Address period Ta1~Ta4 may indicate time for writing signals to pixels in all rows, period Tb1~Tb4 indicate time for writing signals to pixels in one row (or one pixel). サステイン期間Ts1〜Ts4は、画素へ書き込まれたビデオ信号にしたがって点灯または非点灯状態を維持する時間を示し、その長さの比をTs1:Ts2:Ts3:Ts4=2 :2 :2 :2 =8:4:2:1としている。 Sustain period Ts1~Ts4 indicate time for maintaining a lighting or non-lighting state in accordance with a video signal written to the pixel, the ratio of its length Ts1: Ts2: Ts3: Ts4 = 2 3: 2 2: 2 1 : 2 0 = 8: 4: 2: 1. また、どのサステイン期間で発光するかによって、階調を表現している。 Further, depending emitting at which the sustain period, and gray scales.

ここで、図67(B)を参照して、i行目の画素行に着目して説明する。 Referring now to FIG. 67 (B), it is described with the i-th pixel row. まず、アドレス期間Ta1において、1行目から順に、走査線に画素選択信号が入力され、アドレス期間Ta1のうち期間Tb1(i)において、i行目の画素が選択される。 First, in the address period Ta1, in order from the first row, the pixel selection signal is input to the scan line, in the period Tb1 (i) in the address period Ta1, i-th row of pixels is selected. そして、i行目の画素が選択されているときに、信号線からi行目の画素へ、ビデオ信号が入力される。 When the i-th row of pixels is selected, the i-th row of the pixel from the signal line, a video signal is input. そして、i行目の画素にビデオ信号が書き込まれると、i行目の画素は再び信号が入力されるまでその信号を保持する。 Then, when the video signal is written to the i-th row of pixels, the pixel in the i-th row holds the signal until a signal is input again. この書き込まれたビデオ信号によって、サステイン期間Ts1におけるi行目の画素の点灯、非点灯が制御される。 By the written video signal, the lighting of the pixel in the i-th row in the sustain period Ts1, non-lighting is controlled. 同様に、アドレス期間Ta2、Ta3、Ta4においてi行目の画素へビデオ信号が入力され、そのビデオ信号によってサステイン期間Ts2、Ts3、Ts4におけるi行目の画素の点灯、非点灯が制御される。 Similarly, the video signal is inputted in the address period Ta2, Ta3, Ta4 the i-th row of pixels, the sustain period Ts2 by the video signal, Ts3, lighting of the pixel in the i-th row in Ts4, non-lighting is controlled. そして、それぞれのサブフレーム期間において、アドレス期間中は点灯せず、アドレス期間が終了した後、サステイン期間が始まり、点灯させるための信号が書き込まれている画素が点灯する。 Then, in each subframe period, during the address period without lighting, after the address period ends, begins the sustain period, a pixel signal is written for lighting is turned on.

ここでは4ビット階調を表現する場合について説明したが、ビット数および階調数はこれに限定されない。 Here, there has been described a case where 4-bit gradation, the number and the gradation number of bits is not limited thereto. なお、点灯の順番はTs1、Ts2、Ts3、Ts4である必要はなく、ランダムでもよいし、複数に分割して発光をさせてもよい。 The order of the lit Ts1, Ts2, Ts3, need not be Ts4, may be random, may be the light emission divided into a plurality. なお、Ts1、Ts2、Ts3、Ts4の点灯時間は、2のべき乗にする必要はなく、同じ長さの点灯時間にしてもよいし、2のべき乗から少しだけずらしてもよい。 Incidentally, Ts1, Ts2, Ts3, Ts4 lighting time of need not be a power of two, and may be turned the same length of time, may from a power of two be shifted slightly.

続いて、画素への信号書き込み期間(アドレス期間)と、発光期間(サステイン期間)とが、分離されていない場合の駆動方法について説明する。 Subsequently, the signal writing period (an address period) to a pixel, and the light-emitting period (a sustain period), but describes a method of driving the if not separated. ビデオ信号の書き込み動作が完了した行の画素は、次に画素へ信号が書き込まれるまで(または消去されるまで)、信号を保持する。 Pixels in a row in which a writing operation of the video signal is completed, then (until or erased) signal to the pixel until written, holds the signal. 書き込み動作から、次にこの画素へ信号が書き込まれるまでの期間を、データ保持時間という。 From the write operation, then the period until the signal is written to the pixel, that the data retention time. そして、このデータ保持時間中は、画素に書き込まれたビデオ信号に従って、画素が点灯または非点灯となる。 Then, in the data retention time, in accordance with the video signal written to the pixel, the pixel is lit or unlit. 同じ動作が、最終行まで行われ、アドレス期間が終了する。 The same operations are performed until the last row, the address period is completed. そして、データ保持時間が終了した行から順に、次のサブフレーム期間の信号書き込み動作へ移る。 Then, from the row in which the data holding time ends sequentially proceeds to a signal writing operation of the next subframe period.

このように、信号書き込み動作が完了し、データ保持時間となると、画素へ書き込まれたビデオ信号に従って、直ちに画素が点灯または非点灯となる駆動方法の場合には、同時に2行に信号を入力できない。 Thus, the signal writing operation is completed and the data holding time, in accordance with the video signal written to the pixel immediately to the case of the driving method of the pixel is lit or unlit, you can not enter the signal into two lines at the same time . そのため、アドレス期間を重ならないようにしなければならないので、データ保持時間を、アドレス期間より短くすることができない。 Therefore, since it must not overlap the address period, the data holding time can not be shorter than the address period. その結果、高階調表示が困難になる。 As a result, high grayscale display is difficult.

よって、消去期間を設けることにより、アドレス期間より短い、データ保持時間を設定する。 Thus, by providing an erasing period, shorter than the address period, to set the data retention time. 消去期間を設け、アドレス期間より短いデータ保持時間を設定する場合の駆動方法について、図68(A)に示す。 An erasing period is provided, a driving method for setting the short data retention time than the address period, shown in FIG. 68 (A).

ここで、図68(B)を参照して、i行目の画素行に着目して説明する。 Referring now to FIG. 68 (B), it is described with the i-th pixel row. アドレス期間Ta1において、1行目から順に、走査線に画素走査信号が入力され、画素が選択される。 In the address period Ta1, in order from the first row, the pixel scanning signal is input to the scan line, the pixel is selected. そして、期間Tb1(i)においてi行目の画素が選択されているときに、i行目の画素にビデオ信号が入力される。 When the pixel of the i-th row in the period Tb1 (i) is selected, a video signal is input to the i-th row of pixels. そして、i行目の画素にビデオ信号が書き込まれると、i行目の画素は、再び信号が入力されるまでその信号を保持する。 Then, when the video signal is written to the i-th row of pixels, the pixel in the i-th row maintains the signal until a signal is input again. この書き込まれたビデオ信号によって、サステイン期間Ts1(i)におけるi行目の画素の点灯、非点灯が制御される。 By the written video signal, the lighting of the pixel in the i-th row in the sustain period Ts1 (i), non-lighting is controlled. つまり、i行目にビデオ信号の書き込み動作が完了したら、直ちに書き込まれたビデオ信号にしたがって、i行目の画素が点灯または非点灯の状態となる。 In other words, after the writing operation of the video signal to the i-th row is completed, in accordance with immediately written video signal, the i-th row of pixels in a state of lighting or non-lighting. 同様に、アドレス期間Ta2、Ta3、Ta4においてi行目の画素へビデオ信号が入力され、そのビデオ信号によってサステイン期間Ts2、Ts3、Ts4におけるi行目の画素の点灯、非点灯が制御される。 Similarly, the video signal is inputted in the address period Ta2, Ta3, Ta4 the i-th row of pixels, the sustain period Ts2 by the video signal, Ts3, lighting of the pixel in the i-th row in Ts4, non-lighting is controlled. そして、サステイン期間Ts4(i)は、その終期を消去動作の開始によって設定される。 Then, a sustain period Ts4 (i) is set by the start of an erasing operation end. なぜなら、i行目の消去時間Te(i)において、i行目の画素に書き込まれたビデオ信号に関わらず、強制的に非点灯となるからである。 This is because, in the i-th row erasing time Te (i), regardless of the video signal written to the pixel in the i-th row, be forced to non-lighting. つまり、消去時間Te(i)が始まるとi行目の画素のデータ保持時間が終了する。 That is, the data holding time of the pixel in the i-th row ends when the erasing time Te (i) starts.

よって、アドレス期間とサステイン期間とを分離せずに、アドレス期間より短いデータ保持時間を持つ、高階調かつデューティー比(1フレーム期間中の点灯期間の割合)の高い表示装置を提供することができる。 Thus, it is possible to provide without separating the address period and the sustain period, with short data retention time than the address period, a display device with high high gradation and the duty ratio (ratio of lighting periods in one frame period) . 瞬間輝度を低くすることが可能であるため、表示素子の信頼性の向上を図ることが可能である。 Since it is possible moment to lower the luminance, it is possible to improve the reliability of the display device.

ここでは4ビット階調を表現する場合について説明したが、ビット数および階調数はこれに限定されない。 Here, there has been described a case where 4-bit gradation, the number and the gradation number of bits is not limited thereto. また、点灯の順番はTs1、Ts2、Ts3、Ts4である必要はなく、ランダムでもよいし、複数に分割して発光をしてもよい。 The order of the lit Ts1, Ts2, Ts3, need not be Ts4, may be random, or may be a light emission divided into a plurality. また、Ts1、Ts2、Ts3、Ts4の点灯時間は、2のべき乗にする必要はなく、同じ長さの点灯時間にしてもよいし、2のべき乗からずらしてもよい。 Further, Ts1, Ts2, Ts3, lighting time of Ts4 need not be a power of two, and may be turned the same length of time, it may be shifted from the power of two.

デジタル時間階調駆動を適用可能な画素の構成および画素の動作について説明する。 It explained digital time configuration and operation of a pixel which can be grayscale driving.

図69は、デジタル時間階調駆動を適用可能な画素構成の一例を示す図である。 Figure 69 is a diagram showing an example of an pixel structure to which digital time grayscale driving.

画素80300は、スイッチング用トランジスタ80301、駆動用トランジスタ80302、発光素子80304および容量素子80303を有している。 Pixel 80300 includes a switching transistor 80301, a driving transistor 80302, a light-emitting element 80304 and the capacitor 80303. スイッチング用トランジスタ80301は、ゲートが、走査線80306に接続され、第1電極(ソース電極およびドレイン電極の一方)が、信号線80305に接続され、第2電極(ソース電極およびドレイン電極の他方)が、駆動用トランジスタ80302のゲートに接続されている。 Switching transistor 80301, a gate is connected to the scan line 80306, a first electrode (one of a source electrode and a drain electrode) is connected to the signal line 80305, a second electrode (the other of the source electrode and the drain electrode) It is connected to the gate of the driving transistor 80302. 駆動用トランジスタ80302は、ゲートが、容量素子80303を介して電源線80307に接続され、第1電極が、電源線80307に接続され、第2電極が、発光素子80304の第1電極(画素電極)に接続されている。 The driving transistor 80302 has a gate connected to the power supply line 80307 through the capacitor 80303, a first electrode connected to a power supply line 80307, ​​a second electrode, a first electrode (pixel electrode) of the light-emitting element 80304 It is connected to the. 発光素子80304の第2電極は、共通電極80308に相当する。 The second electrode of the light-emitting element 80304 corresponds to a common electrode 80308.

発光素子80304の第2電極(共通電極80308)には、低電源電位が設定されている。 The second electrode of the light-emitting element 80304 (the common electrode 80308), a low power supply potential is set. 低電源電位とは、電源線80307に設定される高電源電位を基準にして、低電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設定されていてもよい。 The low power supply potential, and a high power supply potential set to the power supply line 80307 to a reference, a potential satisfying the low power supply potential <a high power supply potential, as the low power supply potential for example GND, even if such 0V is set good. この高電源電位と、低電源電位との電位差を、発光素子80304に印加して、発光素子80304に電流を流す。 This and the high power supply potential, the potential difference between the low power supply potential, is applied to the light-emitting element 80304, a current flows to the light-emitting element 80304. ここで、発光素子80304を発光させるため、高電源電位と、低電源電位との電位差が、発光素子80304の順方向しきい値電圧以上となるように、それぞれの電位を設定する。 Here, for the light emitting element 80304, and a high power supply potential, the potential difference between the low power supply potential, so that the forward threshold voltage or more light-emitting elements 80304, and setting the respective potentials.

容量素子80303は、駆動用トランジスタ80302のゲート容量を代用して省略することも可能である。 Capacitive element 80303 can also be omitted by substituting the gate capacitance of the driving transistor 80302. 駆動用トランジスタ80302のゲート容量については、ソース領域、ドレイン領域またはLDD領域などと、ゲート電極とが重なって、オーバーラップしている領域で容量が形成されていてもよい。 The gate capacitance of the driving transistor 80302, a source region, and the like drain region or LDD region overlap the gate electrode, in a region which overlaps may capacitance is formed. あるいは、チャネル領域と、ゲート電極との間で、容量が形成されていてもよい。 Alternatively, a channel region, between the gate electrode may have capacitance is formed.

電圧入力電圧駆動方式の場合には、駆動用トランジスタ80302のゲートには、駆動用トランジスタ80302が十分にオンするか、オフするかの、2つの状態となるビデオ信号を入力する。 In the case of voltage-input voltage driving method, the gate of the driving transistor 80302, or the driving transistor 80302 is turned on fully, if off, a video signal is input to the two states. つまり、駆動用トランジスタ80302は、線形領域で動作する。 That is, the driver transistor 80302 operates in a linear region.

駆動用トランジスタ80302が、飽和領域で動作するようなビデオ信号を入力することで、発光素子80304に電流を流すことができる。 The driving transistor 80302 is, by inputting a video signal such as to operate in a saturation region, current can be supplied to the light-emitting element 80304. 発光素子80304が、電流に応じて輝度を決定するような素子であれば、発光素子80304の劣化による輝度の低下を抑制することができる。 Emitting element 80304 is, if an element such as to determine the luminance according to a current, a decrease in luminance due to deterioration of the light-emitting element 80304 can be suppressed. さらに、ビデオ信号をアナログとすることで、発光素子80304にビデオ信号に応じた電流を流すことができる。 Further, by the video signal and analog, it can flow a current corresponding to the video signal to the light-emitting element 80304. この場合、アナログ階調駆動ができる。 In this case, it is an analog grayscale driving.

しきい値電圧補正型と呼ばれる、画素の構成および動作について説明する。 It called a threshold voltage compensation, the configuration and operation of the pixel. しきい値電圧補正型の画素は、デジタル時間階調駆動およびアナログ階調駆動に適用することができる。 Pixel threshold voltage compensation can be applied to digital time gray scale drive and analog gray scale driving.

図70は、しきい値電圧補正型と呼ばれる画素の構成の一例を示す図である。 Figure 70 is a diagram showing an example of a configuration of a pixel called a threshold voltage compensation.

図70に示す画素は、駆動用トランジスタ80600、第1のスイッチ80601、第2のスイッチ80602、第3のスイッチ80603、第1の容量素子80604、第2の容量素子80605および発光素子80620を有している。 Pixel shown in FIG. 70, a driving transistor 80600, a first switch 80601, a second switch 80602, a third switch 80603, a first capacitive element 80604 has a second capacitor 80605, and the light-emitting element 80620 ing. 駆動用トランジスタ80600のゲートは、第1の容量素子80604と、第1のスイッチ80601とを、順に介して信号線80611と接続されている。 The gate of the driving transistor 80600 includes a first capacitor 80604, a first switch 80601 is connected to the signal line 80611 through sequentially. また、駆動用トランジスタ80600のゲートは、第2の容量素子80605を介して、電源線80612と接続されている。 The gate of the driving transistor 80600 through the second capacitor 80605 is connected to the power supply line 80612. 駆動用トランジスタ80600の第1電極は、電源線80612と接続されている。 First electrode of the driving transistor 80600 is connected to the power supply line 80612. 駆動用トランジスタ80600の第2電極は、第3のスイッチ80603を介して、発光素子80620の第1の電極と接続されている。 Second electrode of the driving transistor 80600 through the third switch 80603 is connected to the first electrode of the light-emitting element 80620. また、駆動用トランジスタ80600の第2電極は、第2のスイッチ80602を介して、駆動用トランジスタ80600のゲートと接続されている。 The second electrode of the driving transistor 80600 through the second switch 80602 is connected to the gate of the driving transistor 80600. 発光素子80620の第2の電極は、共通電極80621に相当する。 A second electrode of the light-emitting element 80620 corresponds to a common electrode 80621. なお、第1のスイッチ80601、第2のスイッチ80602および第3のスイッチ80603は、それぞれ第1の走査線80613に入力される信号、第2の走査線80615に入力される信号および第3の走査線80614に入力される信号によって、オンとオフが制御されている。 The first switch 80601, the second switch 80602 and the third switch 80603, a signal is respectively inputted to the first scan line 80613, a signal and a third scan is input to the second scan line 80615 by a signal input to line 80614, on and off is controlled.

図70に示す画素構成は、これに限定されない。 Pixel structure illustrated in FIG. 70 is not limited thereto. 例えば、図70に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路などを追加してもよい。 For example, a switch, a resistor, a capacitor 70, a resistor, a capacitor, may be added, such as transistors or logic circuits. 例えば、第2のスイッチ80602を、Pチャネル型トランジスタまたはNチャネル型のトランジスタで構成し、第3のスイッチ80603を、第2のスイッチ80602とは別の極性のトランジスタで構成し、第2のスイッチ80602および第3のスイッチ80603を、同じ走査線で制御してもよい。 For example, the second switch 80602, and a P-channel type transistor or N-channel transistor, a third switch 80603, and the second switch 80602 is constituted by another polar transistor, the second switch the 80602 and the third switch 80603 may be controlled by the same scan line.

電流入力型と呼ばれる画素の構成および動作について説明する。 It will be described the configuration and operation of a pixel called a current input. 電流入力型の画素は、デジタル階調駆動およびアナログ階調駆動に適用することができる。 Pixels of the current input type, can be applied to digital gray scale driving and analog gray scale driving.

図71は、電流入力型と呼ばれる画素の構成の一例を示す図である。 Figure 71 is a diagram showing an example of a configuration of a pixel called a current input.

図71に示す画素は、駆動用トランジスタ80700、第1のスイッチ80701、第2のスイッチ80702、第3のスイッチ80703、容量素子80704および発光素子80730を有している。 Pixel shown in FIG. 71, a driving transistor 80700, a first switch 80701, a second switch 80702, a third switch 80703, and a capacitor 80704 and the light-emitting element 80730. 駆動用トランジスタ80700のゲートは、第2のスイッチ80702と、第1のスイッチ80701とを順に介して、信号線80711に接続されている。 The gate of the driving transistor 80700 includes a second switch 80702, a first switch 80701 through sequentially and connected to the signal line 80711. 駆動用トランジスタ80700のゲートは、容量素子80704を介して、電源線80712に接続されている。 The gate of the driving transistor 80700 through the capacitor 80704 is connected to the power supply line 80712. 駆動用トランジスタ80700の第1電極は、電源線80712に接続されている。 First electrode of the driving transistor 80700 is connected to the power supply line 80712. 駆動用トランジスタ80700の第2電極は、第1のスイッチ80701を介して、信号線80711に接続されている。 Second electrode of the driving transistor 80700 through the first switch 80701 is connected to a signal line 80711. 駆動用トランジスタ80700の第2電極は、第3のスイッチ80703を介して発光素子80730の第1の電極に接続されている。 Second electrode of the driving transistor 80700 is connected to a first electrode of the light-emitting element 80730 through the third switch 80703. 発光素子80730の第2の電極は、共通電極80731に相当する。 A second electrode of the light-emitting element 80730 corresponds to a common electrode 80731. なお、第1のスイッチ80701、第2のスイッチ80702および第3のスイッチ80703は、それぞれ第1の走査線80713に入力される信号、第2の走査線80714に入力される信号および第3の走査線80715に入力される信号によって、オンとオフが制御されている。 The first switch 80701, the second switch 80702 and the third switch 80703, a signal is respectively inputted to the first scan line 80713, a signal and a third scan is input to the second scan line 80714 by a signal input to line 80715, on and off is controlled.

図71に示す画素構成は、これに限定されない。 Pixel structure illustrated in FIG. 71 is not limited thereto. 例えば、図71に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路などを追加してもよい。 For example, a switch, a resistor, a capacitor 71, a resistor, a capacitor, may be added, such as transistors or logic circuits. 例えば、第1のスイッチ80701を、Pチャネル型トランジスタまたはNチャネル型トランジスタで構成し、第2のスイッチ80702を、第1のスイッチ80701と同じ極性のトランジスタで構成し、第1のスイッチ80701および第2のスイッチ80702を、同じ走査線で制御してもよい。 For example, the first switch 80701, and a P-channel type transistor or N-channel transistor, the second switch 80702, made of the same polarity of the transistor and the first switch 80701, a first switch 80701 and the the second switch 80702 may be controlled by the same scan line. 第2のスイッチ80702は、駆動用トランジスタ80700のゲートと信号線80711との間に配置されていてもよい。 The second switch 80702 may be disposed between the gate and the signal line 80711 of the driving transistor 80700.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容(一部でもよい)は、別の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 In the present embodiment has been described with reference to various drawings, the contents described (or part thereof) is each drawing, the contents described in another drawing (or part thereof), applied , it can be carried out in combination or replaced with freely. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

本実施の形態の各々の図で述べた内容(一部でもよい)は、別の実施の形態の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 The contents described in each drawing of this embodiment (or part thereof) is the contents described in a drawing in another embodiment mode (or a part thereof) applied to, combined with, or replaced, etc. freely It can be carried out. さらに、本実施の形態の図の各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, for each of the parts of the drawing in this embodiment, by combining part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容(一部でもよい)を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents (or part thereof) described in other embodiment modes, an example of a case that embodies an example of changing an example, a part in the case of slightly deformed, in the case of improved one example, an example of detailed description thereof shows like an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせまたは置き換えを自由に行うことができる。 Therefore, the contents described in other embodiment modes can be performed application to this embodiment, the combination or replaced freely.

(実施の形態16) (Embodiment 16)
本実施の形態においては、表示装置の画素構造について説明する。 In this embodiment, pixel structure of a display device is described. 特に、有機EL素子を用いた表示装置の画素構造について説明する。 In particular, it described pixel structure of a display device using an organic EL element.

図72(A)は、1つの画素に、2つのトランジスタを有する画素の上面図(レイアウト図)の一例である。 Figure 72 (A) is, in one pixel, which is an example of a top view of a pixel with two transistors (layout diagram). 図72(B)は、図72(A)に示すX−X'の部分の断面図の一例である。 Figure 72 (B) is an example of a cross-sectional view of a portion of the X-X 'shown in FIG. 72 (A).

図72(A)は、第1のトランジスタ60105、第1の配線60106、第2の配線60107、第2のトランジスタ60108、第3の配線60111、対向電極60112、コンデンサ60113、画素電極60115、隔壁60116、有機導電体膜60117、有機薄膜60118および基板60119を示している。 Figure 72 (A), the first transistor 60105, a first wiring 60106, a second wiring 60107, a second transistor 60108, a third wiring 60111, a counter electrode 60112, a capacitor 60113, a pixel electrode 60115, a partition wall 60116 shows the organic conductive film 60117, an organic thin film 60118 and the substrate 60119. なお、第1のトランジスタ60105は、スイッチング用トランジスタとして、第2のトランジスタ60108は駆動用トランジスタとして、それぞれ用いられるのが好適である。 Note that the first transistor 60105 as a switching transistor, the second transistor 60108 as a driving transistor, it is preferable to use respectively. また、第1の配線60106はゲート信号線として、第2の配線60107はソース信号線として、第3の配線60111は電流供給線として、それぞれ用いられるのが好適である。 A first wiring 60106 as a gate signal line, a second wiring 60107 is a source signal line, the third wiring 60111 as a current supply line, it is preferable to use respectively.

第1のトランジスタ60105のゲート電極は、第1の配線60106と電気的に接続され、第1のトランジスタ60105のソース電極およびドレイン電極の一方は、第2の配線60107と電気的に接続され、第1のトランジスタ60105のソース電極およびドレイン電極の他方は、第2のトランジスタ60108のゲート電極およびコンデンサ60113の一方の電極と電気的に接続されている。 The gate electrode of the first transistor 60105 is connected to the first wiring 60106 and electrically, one of a source electrode and a drain electrode of the first transistor 60105 is electrically connected to the second wiring 60107, a the other of the source electrode and the drain electrode of the first transistor 60105 is one electrode electrically connected to the gate electrode and the capacitor 60113 of the second transistor 60108. なお、第1のトランジスタ60105のゲート電極は、複数のゲート電極によって構成されている。 Note that the gate electrode of the first transistor 60105 is constituted by a plurality of gate electrodes. こうすることで、第1のトランジスタ60105の、オフ状態におけるリーク電流を低減することができる。 In this way, the first transistor 60105 can be reduced leakage current in an off state.

第2のトランジスタ60108のソース電極およびドレイン電極の一方は、第3の配線60111と電気的に接続され、第2のトランジスタ60108のソース電極およびドレイン電極の他方は、画素電極60115と電気的に接続されている。 One of a source electrode and a drain electrode of the second transistor 60108 is connected to the third wiring 60111 and electrically, the other of the source electrode and the drain electrode of the second transistor 60108 is electrically connected to the pixel electrode 60115 It is. こうすることで、画素電極60115に流れる電流を、第2のトランジスタ60108によって制御することができる。 In this way, the current flowing to the pixel electrode 60115 can be controlled by the second transistor 60108.

画素電極60115上には、有機導電体膜60117が設けられ、さらに有機薄膜60118(有機化合物層)が設けられている。 On the pixel electrode 60115, an organic conductive film 60117 is provided, more organic thin film 60118 (the organic compound layer) is provided. 有機薄膜60118(有機化合物層)上には、対向電極60112が設けられている。 On the organic thin film 60118 (the organic compound layer), the counter electrode 60112 is provided. なお、対向電極60112は、全ての画素で共通に接続されるように形成されていてもよく、シャドーマスクなどを用いてパターン形成されていてもよい。 The counter electrode 60112 may be formed so as to be connected to common to all the pixels, or may be patterned using a shadow mask or the like.

有機薄膜60118(有機化合物層)から発せられた光は、画素電極60115または対向電極60112のうちいずれかを透過して発せられる。 Light emitted from the organic thin film 60118 (the organic compound layer) is transmitted through either the pixel electrode 60115 or the counter electrode 60112.

図72(B)において、画素電極側、すなわちトランジスタなどが形成されている側に光が発せられる場合を下面放射、対向電極側に光が発せられる場合を上面放射と呼ぶ。 In FIG. 72 (B), the pixel electrode side, that is, when a bottom emission light is emitted to the side, such as a transistor is formed, it referred to the case where light is emitted to the counter electrode side and top emission.

下面放射の場合、画素電極60115は透明導電膜によって形成されるのが好適である。 For bottom emission, the pixel electrode 60115 is preferably formed by a transparent conductive film. 逆に、上面放射の場合、対向電極60112は透明導電膜によって形成されるのが好適である。 Conversely, in the case of top emission, the counter electrode 60112 is preferably formed by a transparent conductive film.

カラー表示の発光装置においては、R,G,Bそれぞれの発光色を持つEL素子を作り分けてもよいし、単色のEL素子を全体一様に作り、カラーフィルタによってR,G,Bの発光を得るようにしてもよい。 In color display of the light emitting device, R, G, may be separately formed EL elements having respective light emission colors B, made uniform across a single color of the EL element, luminescence of R, G, B by the color filter it may be obtained.

図72に示した構成はあくまで一例であり、画素レイアウト、断面構成、EL素子の電極の積層順などに関して、図72に示した構成以外にも、さまざまな構成をとることができる。 Configuration shown in FIG. 72 is only an example, pixel layout, cross-sectional configuration, with respect to such stacking order of electrodes of an EL element, in addition to the configuration shown in FIG. 72, it may take a variety of configurations. また、発光素子は、図示した有機薄膜で構成される素子の他に、LEDのような結晶性の素子、無機薄膜で構成される素子など、さまざまな素子を用いることができる。 The light emitting element may be used as well as the element formed of the organic thin film shown, crystalline element such as an LED, and an element formed of an inorganic thin film, the various elements.

本実施の形態において、さまざまな図を用いて述べてきたが、各々の図で述べた内容(一部でもよい)は、別の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 In the present embodiment has been described with reference to various drawings, the contents described (or part thereof) is each drawing, the contents described in another drawing (or part thereof), applied , it can be carried out in combination or replaced with freely. さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, in FIG described so far, with respect to each part, by combining another part, can be constructed much more drawings.

本実施の形態の各々の図で述べた内容(一部でもよい)は、別の実施の形態の図で述べた内容(一部でもよい)に対して、適用、組み合わせまたは置き換えなどを自由に行うことができる。 The contents described in each drawing of this embodiment (or part thereof) is the contents described in a drawing in another embodiment mode (or a part thereof) applied to, combined with, or replaced, etc. freely It can be carried out. さらに、本実施の形態の図の各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成できる。 Further, for each of the parts of the drawing in this embodiment, by combining part of another embodiment mode can be configured much more drawings.

本実施の形態は、他の実施の形態で述べた内容(一部でもよい)を、具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合の一例、応用した場合の一例および関連がある部分についての一例などを示している。 This embodiment, the contents (or part thereof) described in other embodiment modes, an example of a case that embodies an example of changing an example, a part in the case of slightly deformed, in the case of improved one example, an example of detailed description thereof shows like an example of the example and the parts related to when applied. したがって、他の実施の形態で述べた内容は、本実施の形態への適用、組み合わせまたは置き換えを自由に行うことができる。 Therefore, the contents described in other embodiment modes can be performed application to this embodiment, the combination or replaced freely.

(実施の形態17) (Embodiment 17)
本実施の形態においては、EL素子の構造について説明する。 In this embodiment, a description will be given of the structure of the EL element. 特に、有機EL素子の構造について説明する。 In particular, a description will be given of the structure of the organic EL element.

混合接合型のEL素子の構成について説明する。 Description will be given of a configuration of a mixed junction type EL element. その一例として、正孔注入材料からなる正孔注入層、正孔輸送材料からなる正孔輸送層、発光材料からなる発光層、電子輸送材料からなる電子輸送層、電子注入材料からなる電子注入層などが、明確に区別されるような積層構造ではなく、正孔注入材料、正孔輸送材料、発光材料、電子輸送材料、電子注入材料などの材料のうち、複数の材料が混合された層(混合層)を有する構成(以下、混合接合型のEL素子と表記する)について説明する。 As an example, a hole injection layer formed of a hole injecting material, a hole transporting layer formed of a hole transporting material, light emitting layer made of light-emitting material, an electron transporting layer formed of an electron transporting material, an electron injection layer formed of an electron injecting material such is not a laminated structure as is clearly distinguished, hole injection materials, hole transport materials, luminescent materials, electron transporting materials, of the materials, such as an electron injection material, a layer in which a plurality of materials are mixed ( mixed layer) structure having a (hereinafter, referred to as mixed junction type EL element) will be described.

図73(A)、(B)、(C)、(D)および(E)は、混合接合型のEL素子の構造を示す模式図である。 Figure 73 (A), (B), (C), (D) and (E) is a schematic view showing a structure of a mixed junction type EL element. なお、陽極190101と陰極190102の間に挟まれた層が、EL層に相当する。 Note that a layer interposed between the anode 190101 and the cathode 190102 corresponds to an EL layer.

図73(A)に示される構成は、EL層が正孔輸送材料からなる正孔輸送領域190103と、電子輸送材料からなる電子輸送領域190104とを含んでいる。 Configuration shown in FIG. 73 (A) is, EL layer and the hole transporting region 190103 formed of a hole transporting material, and an electron transporting region 190104 formed of an electron transporting material. 正孔輸送領域190103は、電子輸送領域190104よりも陽極側に位置している。 The hole transport region 190 103 is located on the anode side than the electron transporting region 190104. また、正孔輸送領域190103と、電子輸送領域190104の間に、正孔輸送材料および電子輸送材料の両方を含む混合領域190105が設けられている。 Further, a hole transporting region 190103, between the electron transport region 190 104, the mixed region 190105 is provided that includes both the hole transporting material and electron transporting material.

陽極190101から陰極190102の方向に、混合領域190105内の正孔輸送材料の濃度が減少し、混合領域190105内の電子輸送材料の濃度が増加することを特徴とする。 From the anode 190101 to the direction of the cathode 190102, a concentration of the hole transporting material in the mixed region 190105 is decreased and the concentration of the electron transporting material in the mixed region 190105 is characterized by increased.

濃度勾配の設定の仕方は、自由に設定することが可能である。 Method for setting the concentration gradient can be freely set. 例えば、正孔輸送材料のみからなる正孔輸送領域190103が存在せず、正孔輸送材料および電子輸送材料の両方を含む混合領域190105内部で、各機能材料の濃度の割合が変化する(濃度勾配を有する)構成であってもよい。 For example, there is no hole transporting region 190103 formed of only the hole transporting material, an internal mixing region 190105 including both the hole transporting material and electron transporting material, the proportion of concentration of each functional material changes (gradient it may be the having) configuration. あるいは、正孔輸送材料のみからなる正孔輸送領域190103および電子輸送材料のみからなる電子輸送領域190104が存在せず、正孔輸送材料および電子輸送材料の両方を含む混合領域190105内部で、各機能材料の濃度の割合が変化する(濃度勾配を有する)構成であってもよい。 Alternatively, it composed only of a hole transporting material hole transporting region 190103 and the electron transporting region 190104 formed of only the electron transporting material is not present in the mixed region 190105 interior including both a hole transporting material and an electron transporting material, the function ratio of the concentration of the material is changed (having a concentration gradient) may be configured. あるいは、濃度の割合は、陽極または陰極からの距離に依存して変化する構成であってもよい。 Alternatively, the ratio of concentration may be configured to vary depending on the distance from the anode or the cathode. なお、濃度の割合の変化は連続的であってもよい。 The change in the percentage of concentration may be continuous.

混合領域190105内に、発光材料が添加された領域190106を有する。 In the mixing region 190105, having an area 190 106 where the light emitting material is added. 発光材料によって、EL素子の発光色を制御することができる。 The luminescent material, it is possible to control the emission color of the EL element. また、発光材料によって、キャリアをトラップすることができる。 Further, the light emitting material, it is possible to trap the carrier. 発光材料としては、キノリン骨格を含む金属錯体、ベンゾオキサドール骨格を含む金属錯体、ベンゾチアゾ−ル骨格を含む金属錯体などの他、各種蛍光色素を用いることができる。 As the light-emitting material, a metal complex containing a quinoline skeleton, a metal complex containing benzox d'skeleton, benzothiazole - other metal complexes containing Le skeleton, it is possible to use various fluorescent pigments. これらの発光材料を添加することによって、EL素子の発光色を制御することができる。 By adding the luminescent materials, it is possible to control the emission color of the EL element.

陽極190101としては、効率よく正孔を注入するため、仕事関数の大きな電極材料を用いることが好ましい。 For the anode 190101, for efficiently injecting holes, it is preferable to use a large electrode material work function. 例えば、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物(IZO)、ZnO、SnO またはIn などの透明電極を用いることができる。 For example, indium tin oxide (ITO), indium zinc oxide (IZO), ZnO, may be used a transparent electrode such as SnO 2 or In 2 O 3. あるいは、透光性を有する必要が無いならば、陽極190101は、不透明の金属材料でもよい。 Alternatively, if there is no need to have a light-transmitting property, the anode 190101 may be formed of an opaque metal material.

正孔輸送材料としては、芳香族アミン系の化合物などを用いることができる。 As the hole-transporting material, or the like can be used compounds of the aromatic amine.

電子輸送材料としては、キノリン誘導体、8−キノリノールまたはその誘導体を配位子とする金属錯体(特に、トリス(8−キノリノラト)アルミニウム(Alq ))などを用いることができる。 As the electron transporting material include quinoline derivatives, 8-quinolinol or a metal complex having a derivative thereof as a ligand (especially tris (8-quinolinolato) aluminum (Alq 3)), or the like can be used.

陰極190102としては、効率よく電子を注入するため、仕事関数の小さな電極材料を用いることが好ましい。 As the cathode 190102, for efficiently injecting electrons, it is preferable to use a small electrode material work function. 例えば、アルミニウム、インジウム、マグネシウム、銀、カルシウム、バリウム、リチウムなどの金属を単体で用いることができる。 For example, it is possible to use aluminum, indium, magnesium, silver, calcium, barium, a metal such as lithium alone. あるいは、これらの金属の合金であってもよいし、これらの金属と他の金属との合金であってもよい。 Alternatively, it may be an alloy of these metals, or an alloy of these metals and other metals.

図73(A)とは異なる構成のEL素子の模式図を、図73(B)に示す。 A schematic diagram of an EL element having a structure different from FIG. 73 and (A), shown in FIG. 73 (B). なお、図73(A)と同じ部分は同じ符号を用いて示し、説明は省略する。 Note that the same portions as those in FIG. 73 (A) are denoted by the same reference numerals, and description thereof is omitted.

図73(B)では、発光材料が添加された領域を有さない。 In FIG. 73 (B), no area where light-emitting material is added. しかし、電子輸送領域190104に添加する材料として、電子輸送性および発光性の両方を有する材料(電子輸送発光材料)、例えば、トリス(8−キノリノラト)アルミニウム(Alq )を用いる構成とすることによって、発光させることができる。 However, as a material added to the electron transporting region 190104, a material having both an electron transporting property and light-emitting property (an electron transport luminescent material), for example, by adopting a configuration using tris (8-quinolinolato) aluminum (Alq 3) , it is possible to emit light.

あるいは、正孔輸送領域190103に添加する材料として、正孔輸送性および発光性の両方を有する材料(正孔輸送発光材料)を用いてもよい。 Alternatively, as a material added to the hole transporting region 190103, it may be a material (hole-transporting light-emitting material) having both a hole transporting property and light emitting property.

図73(A)および図73(B)とは異なる構成のEL素子の模式図を図73(C)に示す。 A schematic diagram of an EL element having a different configuration from that of FIG. 73 (A) and FIG. 73 (B) shown in FIG. 73 (C). なお、図73(A)および図73(B)と同じ部分は同じ符号を用いて示し、説明は省略する。 Note that the same portions as those in FIG. 73 (A) and FIG. 73 (B) are denoted by the same reference numerals, and description thereof is omitted.

図73(C)において、正孔輸送材料に比べて、最高被占分子軌道と最低空分子軌道とのエネルギー差が大きい正孔ブロッキング性材料が、混合領域190105内に添加された領域190107を有する。 In FIG. 73 (C), as compared with a hole transport material, a hole blocking material is larger energy difference between the highest occupied molecular orbital and the lowest unoccupied molecular orbital has a region 190107 added into the mixing region 190105 . 正孔ブロッキング性材料が添加された領域190107を、混合領域190105内の発光材料が添加された領域190106より、陰極190102側に配置することによって、キャリアの再結合率を上げ、発光効率を上げることができる。 The area 190107 the hole blocking material is added, than the region 190106 to luminescent material in the mixed region 190105 is added, by placing the cathode 190102 side, increasing the recombination rate of the carriers, increasing the luminous efficiency can. 上記、正孔ブロッキング性材料が添加された領域190107を設ける構成は、特に、三重項励起子による発光(燐光)を利用するEL素子において有効である。 Above, the configuration the hole blocking material is provided region 190107 added is especially effective in an EL element which utilizes light emission (phosphorescence) by a triplet exciton.

図73(A)、図73(B)および図73(C)とは異なる構成のEL素子の模式図を図73(D)に示す。 Figure 73 (A), shown in FIG. 73 (D) is a schematic view of an EL device having a different configuration from that of FIG. 73 (B) and FIG. 73 (C). なお、図73(A)、図73(B)および図73(C)と同じ部分は同じ符号を用いて示し、説明は省略する。 Incidentally, FIG. 73 (A), FIG. 73 (B) and the same parts as in FIG. 73 (C) are denoted by the same reference numerals, and description thereof is omitted.

図73(D)において、電子輸送材料に比べて、最高被占分子軌道と最低空分子軌道とのエネルギー差が大きい電子ブロッキング性材料が、混合領域190105内に添加された領域190108を有する。 In FIG. 73 (D), as compared with the electron-transporting material, electron blocking material energy difference is large between the highest occupied molecular orbital and the lowest unoccupied molecular orbital has a region 190108 added into the mixing region 190105. 電子ブロッキング性材料が添加された領域190108を、混合領域190105内の発光材料が添加された領域190106より、陽極190101側に配置することによって、キャリアの再結合率を上げ、発光効率を上げることができる。 The area 190108 of electron blocking material is added, than the region 190106 to luminescent material in the mixed region 190105 is added, by placing the anode 190101 side, a recombination rate of carriers, is to increase the luminous efficiency it can. 上記、電子ブロッキング性材料が添加された領域190108を設ける構成は、特に、三重項励起子による発光(燐光)を利用するEL素子において有効である。 Above, structure in which an electron-blocking material is provided region 190108 added is especially effective in an EL element which utilizes light emission (phosphorescence) by a triplet exciton.

図73(E)は、図73(A)、図73(B)、図73(C)および図73(D)とは異なる混合接合型のEL素子の構成を示す模式図である。 Figure 73 (E), as shown in FIG. 73 (A), FIG. 73 (B), is a schematic diagram showing a configuration of a different mi