JP5458233B2

JP5458233B2 - 半導体記憶装置

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Publication number: JP5458233B2
Application number: JP2007177300A
Authority: JP
Inventors: 康樹山本
Original assignee: PS4 Luxco SARL
Current assignee: PS4 Luxco SARL
Priority date: 2007-07-05
Filing date: 2007-07-05
Publication date: 2014-04-02
Anticipated expiration: 2027-07-05
Also published as: US20090009235A1; US7715263B2; JP2009015972A

Description

本発明は、ＤＲＡＭ等の半導体記憶装置に係り、特に内部電源の電位レベルの温度調整機能を有する半導体記憶装置に関する。

近年のＤＲＡＭ等の半導体記憶装置では内部で自己発生した電源レベルにより動作しているものが多いが、それらの基準となる電位レベルはＤＲＡＭ個々について個別調整することが必要とされる。
このような内部電源の電位レベルの調整を行う先願としては、外部電源電圧を基に電位の異なる内部電源電圧を生成する複数の電圧発生回路を有し、論理ゲートの動作特性に応じて、電圧発生回路を選択して電圧を供給するようにした半導体装置がある（特許文献１参照）。
また、直列に接続したトランジスタを選択してオン抵抗により調整された電圧を得る半導体記憶装置（特許文献２参照）がある。
特開平０５−０５６５５９号公報特開２００３−０８５９７１

従来のＤＲＡＭ等の半導体記憶装置に内蔵された電位レベル作成回路の電流制御による駆動用トランジスタサイズ調整機能としては駆動用トランジスタをトランジスタ幅の異なるものに切り替える、または駆動用トランジスタを追加することにより変更する方法が取られてきた。そのうちトランジスタサイズの微調整を行なう際には異なるトランジスタ幅のものを切り替える方式、またはできるだけ小さいトランジスタ幅のものを追加する方法で、大調整を行なう際には微調整で使用したものよりも大きいトランジスタ幅を持つものを追加するまたは微調整で使用したものと同等のトランジスタ数倍量を追加する方法を用いてきた。

近年、ＤＲＡＭ等の半導体記憶装置においては、常時動作する回路であるが故の低消費電力化や、高精度化が求められているが、上述した従来の方法では、駆動用トランジスタサイズの詳細な調整を可能とする微調整の調整ステップと広範囲をカバーするための大調整の調整ステップとでギャップが生じやすく、一部の調整段階での調整精度の悪化が発生しやすく、それが全体の調整精度の悪化を招いている。

この精度悪化の主な要因は駆動用トランジスタの動作電流のうちトランジスタ幅に影響されない微小な電流であり、従来は無視できるレベルであったその微小電流が調整回路の動作電流が低減されたことにより影響度を増してきたためである。この微小電流は製造工程などで変動を起こしやすく、予め電流量を見込んだ回路とすることでは精度を保ちにくいという問題が有った。

本発明は、このような事情に鑑みてなされたものであり、所望の電位を出力する電位作成回路における電位レベルの大幅な調整を行う大調整機能や、低消費電流の性能を損なうことなく、上記電位レベルの高精度の調整機能を有する半導体記憶装置を提供することを目的とする。

上記目的を達成するために本発明の半導体記憶装置は、メモリセルアレイに対して所望の電位レベルを供給する電位レベル作成回路を有する半導体記憶装置において、前記電位レベル作成回路は、出力する電位レベルとなる出力電位レベル配線と接地との間に互いに並列に接続され、トランジスタ幅のみ異なる複数の駆動用ＭＯＳトランジスタを有し、周囲温度に応じて電位レベル調整する際に、前記複数の駆動用ＭＯＳトランジスタのうち、同時に駆動される駆動用ＭＯＳトランジスタ数が常に同数となるように制御する機能を有することを特徴とする。

また、本発明の半導体記憶装置は、メモリセルアレイに対して所望の電位レベルを供給する電位レベル作成回路を有する半導体記憶装置において、前記電位レベル作成回路は、周囲温度を検知する温度センサと、前記メモリセルアレイに供給すべき電位レベルを生成する電位レベル生成回路と、前記電位レベル生成回路から出力される電位レベルを前記温度センサの検知出力に基づいて補正するための制御信号を出力する制御回路と、前記制御信号に基づいて前記電位レベル生成回路から出力される電位レベルを調整する電位レベル調整回路とを有し、前記電位レベル調整回路は、前記電位レベル生成回路から出力される電位レベルとなる出力電位レベル配線と接地との間に互いに並列に接続され、トランジスタ幅のみ異なる複数の駆動用ＭＯＳトランジスタを有し、前記制御回路は、電位レベル調整時に前記複数の駆動用ＭＯＳトランジスタのうち同時に駆動される駆動用ＭＯＳトランジスタ数が常に同数となるように前記電位レベル調整回路を制御することを特徴とする。

本発明の半導体記憶装置によれば、メモリセルアレイに対して所望の電位レベルを供給する電位レベル作成回路を有する半導体記憶装置において、前記電位レベル作成回路は、出力する電位レベルとなる出力電位レベル配線と接地との間に互いに並列に接続され、トランジスタ幅のみ異なる複数の駆動用ＭＯＳトランジスタを有し、周囲温度に応じて電位レベル調整する際に、前記複数の駆動用ＭＯＳトランジスタのうち、同時に駆動される駆動用ＭＯＳトランジスタ数が常に同数となるように制御する機能を有するので、電位レベル調整時には、上記出力電位レベル配線と接地間に接続されるトランジスタの個数一定に保たれる。
これにより、駆動用トランジスタのトランジスタ幅に影響されない微小な寄生電流成分については変化が生じないので、正確にトランジスタ幅の差分のみの変更による電位調整を行うことができ、複数の駆動用トランジスタの各々のトランジスタ幅の差分を微細に、かつ段階的に設定することにより電位調整を高精度に行うことができる。

以下、本発明の実施形態を、図面を参照して詳細に説明する。本発明の実施形態に係る半導体記憶装置の構成を図１に示す。同図において、半導体記憶装置１は、温度センサ１００と、制御回路１０１と、電位レベル調整回路１０２と、電位レベル生成回路１０３と、メモリセルアレイ２０とを有している。
温度センサ１００と、制御回路１０１と、電位レベル調整回路１０２と、電位レベル生成回路１０３とでメモリセルに出力する電位レベルを作成する電位レベル作成回路１０を構成している。

温度センサ１００は半導体記憶装置１の周囲温度を検知する。
電位レベル生成回路１０３はメモリセルアレイ２０に供給すべき電位レベルＶLEBELを生成する。

制御回路１０１は電位レベル生成回路１０３から出力される電位レベルＶLEBELを温度センサ１００の検知出力に基づいて補正するための制御信号を出力する。すなわち、制御回路１０１は、周囲温度の変動により、電位レベル生成回路１０３から出力される電位レベルルＶLEBELが変動した分だけ、電位レベルを補正するための制御信号を出力する。
電位レベル調整回路１０２は、制御回路１０１から出力される制御信号に基づいて電位レベル生成回路１０３から出力される電位レベルＶLEBELを調整する。

電位レベル調整回路１０２は、後述するように、電位レベル生成回路１０３から出力される電位レベルＶLEBELとなる出力電位レベル配線と接地との間に互いに並列に接続され、トランジスタ幅のみ異なる複数の駆動用ＭＯＳトランジスタを有している。
制御回路１０１は、電位レベル調整時に前記複数の駆動用ＭＯＳトランジスタのうち同時に駆動される駆動用ＭＯＳトランジスタ数が常に同数となるように電位レベル調整回路１０２を制御する。

次に、図１における電位レベル調整回路１０２の概略構成の一例を図２に示す。同図において、電位レベル調整回路１０２は、駆動トランジスタ選択回路２０１、２０２、２０３と、選択用ＮＭＯＳトランジスタＴ００１〜Ｔ０２４と、それぞれトランジスタ幅のみ異なる駆動用ＮＭＯＳトランジスタＴ１０１〜Ｔ１２４とを有している。

また、電位レベル生成回路１０３から出力される電位レベルＶLEBELとなる、端子１１０に一端が接続された出力電位レベル配線ＸＬと接地との間に複数の駆動用ＮＭＯＳトランジスタＴ１０１〜Ｔ１２４が選択用ＮＭＯＳトランジスタＴ００１〜Ｔ０２４を介して互いに並列に接続されている。また、電位レベル調整回路１０２は、制御用端子１２１〜１２９を有しており、図１に示した制御回路１０１より出力される制御信号Ｃ００１〜Ｃ００９が制御用端子Ｃ００１〜Ｃ００９から入力されるようになっている。

即ち、駆動トランジスタ選択回路２０１から出力される選択信号ＳＥＬ０１〜ＳＥＬ０８によりオン、オフ状態が制御される選択用ＮＭＯＳトランジスタＴ００１〜Ｔ００８のドレインが共通接続されて出力電位レベル配線ＸＬに接続されている。また、選択用ＮＭＯＳトランジスタＴ００１〜Ｔ００８のソースは、それぞれ駆動用ＮＭＯＳトランジスタＴ１０１〜Ｔ１０８のドレインに接続され、駆動用ＮＭＯＳトランジスタＴ１０１〜Ｔ１０８のソースは、共通接続されて接地されている。また、駆動用ＮＭＯＳトランジスタＴ１０１〜Ｔ１０８のゲートは共通接続され、出力電位レベル配線ＸＬに接続されている。

また、駆動トランジスタ選択回路２０１から選択信号ＳＥＬ０１〜ＳＥＬ０８が出力される各出力端は、対応する選択用ＮＭＯＳトランジスタＴ００１〜Ｔ００８のゲートにそれぞれ接続されている。
駆動トランジスタ選択回路２０１では、制御回路１０１から制御用端子１２１、１２２、１２３に入力される３ビットの制御信号（Ｃ００１、Ｃ００２、Ｃ００３）により選択信号ＳＥＬ０１〜ＳＥＬ０８のうちいずれか一つの選択信号が選択的に出力されるようになっている。

また、駆動トランジスタ選択回路２０２から出力される選択信号ＳＥＬ０９〜ＳＥＬ１６によりオン、オフ状態が制御される選択用ＮＭＯＳトランジスタＴ００９〜Ｔ０１６のドレインが共通接続されて出力電位レベル配線ＸＬに接続されている。また、選択用ＮＭＯＳトランジスタＴ００９〜Ｔ０１６のソースは、それぞれ駆動用ＮＭＯＳトランジスタＴ１０９〜Ｔ１１６のドレインに接続され、駆動用ＮＭＯＳトランジスタＴ１０９〜Ｔ１１６のソースは、共通接続されて接地されている。また、駆動用ＮＭＯＳトランジスタＴ１０９〜Ｔ１１６のゲートは共通接続され、出力電位レベル配線ＸＬに接続されている。

また、駆動トランジスタ選択回路２０２から選択信号ＳＥＬ０９〜ＳＥＬ１６が出力される各出力端は、対応する選択用ＮＭＯＳトランジスタＴ００９〜Ｔ０１６のゲートにそれぞれ接続されている。
駆動トランジスタ選択回路２０２では、制御回路１０１から制御用端子１２４、１２５，１２６に入力される３ビットの制御信号（Ｃ００４、Ｃ００５、Ｃ００６）により選択信号ＳＥＬ０９〜ＳＥＬ１６のうちいずれか一つの選択信号が選択的に出力されるようになっている。

また、駆動トランジスタ選択回路２０３から出力される選択信号ＳＥＬ１７〜ＳＥＬ２４によりオン、オフ状態が制御される選択用ＮＭＯＳトランジスタＴ０１７〜Ｔ０２４のドレインが共通接続されて出力電位レベル配線ＸＬに接続されている。また、選択用ＮＭＯＳトランジスタＴ０１７〜Ｔ０２４のソースは、それぞれ駆動用ＮＭＯＳトランジスタＴ１１７〜Ｔ１２４のドレインに接続され、駆動用ＮＭＯＳトランジスタＴ１１７〜Ｔ１２４のソースは、共通接続されて接地されている。また、駆動用ＮＭＯＳトランジスタＴ１１７〜Ｔ１２４のゲートは共通接続され、出力電位レベル配線ＸＬに接続されている。

また、駆動トランジスタ選択回路２０３から選択信号ＳＥＬ１７〜ＳＥＬ２４が出力される各出力端は、対応する選択用ＮＭＯＳトランジスタＴ０１７〜Ｔ０２４のゲートにそれぞれ接続されている。
駆動トランジスタ選択回路２０３では、制御回路１０１から制御用端子１２７、１２８、１２９に入力される３ビットの制御信号（Ｃ００７、Ｃ００８、Ｃ００９）により選択信号ＳＥＬ１７〜ＳＥＬ２４のうちいずれか一つの選択信号が選択的に出力されるようになっている。

次に、駆動トランジスタ選択回路２０１、２０２、２０３の具体的構成の一例を図３に示す。駆動トランジスタ選択回路２０１、２０２、２０３は同一構成であるので、駆動トランジスタ選択回路２０１を例にとり説明する。

図３において駆動トランジスタ選択回路２０１は、図１における制御回路１０１から制御信号が入力される制御用端子１２１、１２２、１２３に入力端がそれぞれ接続されるインバータ５００、５０１、５０２と、ＮＡＮＤゲート５１１〜５１８と、ＮＡＮＤゲート５１１〜５１８の各々の出力端に入力端が接続されるインバータ５２１〜５２８と、インバータ５２１〜５２８の各出力端がそれぞれ接続される出力端子２１１〜２１８とを有している。

ＮＡＮＤゲート５１１はインバータ５００、５０１、５０２の各出力の論理積を、ＮＡＮＤゲート５１２は制御用端子１２１から入力される制御信号Ｃ１と、インバータ５０１の出力と、インバータ５０２の出力との論理積を、ＮＡＮＤゲート５１３はインバータ５００の出力と、制御用端子１２２から入力される制御信号Ｃ２と、インバータ５０２の出力との論理積を、ＮＡＮＤゲート５１４は制御用端子１２１から入力される制御信号Ｃ１と、制御用端子１２２から入力される制御信号Ｃ２と、インバータ５０２の出力との論理積を、ＮＡＮＤゲート５１５はインバータ５００の出力と、インバータ５０１の出力と、制御用端子１２３から入力される制御信号Ｃ３との論理積を、ＮＡＮＤゲート５１６は制御用端子１２１から入力される制御信号Ｃ１と、インバータ５０１の出力と、制御用端子１２３から入力される制御信号Ｃ３との論理積を、ＮＡＮＤゲート５１７はインバータ５００の出力と、制御用端子１２２から入力される制御信号Ｃ２と、制御用端子１２３から入力される制御信号Ｃ３との論理積を、ＮＡＮＤゲート５１８は制御用端子１２１から入力される制御信号Ｃ１と、制御用端子１２２から入力される制御信号Ｃ２と、制御用端子１２３から入力される制御信号Ｃ３との論理積を、それぞれとり、各論理積演算出力を対応するインバータ５２１〜５２８にそれぞれ、出力するように接続されている。

駆動トランジスタ選択回路２０１では、図１における制御回路１０１より制御用端子１２１、１２２、１２３に入力される３ビットの制御信号（Ｃ１，Ｃ２，Ｃ３）（Ｃ１が最下位ビット、Ｃ３が最上位ビット）により出力端子２１１〜２１８より選択的に一つの選択信号が出力されるようになっている。
駆動トランジスタ選択回路２０２、２０３についても、上記構成は同様である。

図４は、図２に示した電位レベル調整回路１０２における駆動用ＮＭＯＳトランジスタＴ１０１〜Ｔ１２４の切り替えを行った際における各駆動用ＮＭＯＳトランジスタのトランジスタ幅と、その差分についての一覧を示す図である。

上記構成において、図２に示す電位レベル調整回路１０２が動作している期間は、駆動トランジスタ選択回路２０１、２０２、２０３は、各々、制御用端子１２１〜１２３、１２４〜１２６、１２７〜１２９に制御回路１０１から入力される３ビットの制御信号により、それぞれ１つのみ選択信号が選択的に出力される。この結果、電位がＶLEBELとなっている出力電位レベル配線ＸＬと接地との間に接続される駆動用ＮＭＯＳトランジスタの数は常に３個となる。

電位レベル調整回路１０２の出力を変更する、すなわち、出力電位レベル配線ＸＬの電位レベルの変更を行なうために駆動用ＮＭＯＳトランジスタの切り替えを行なう場合について説明する。切り替え前の初期状態では、駆動トランジスタ選択回路２０１、２０２、２０３よりそれぞれ選択信号ＳＥＬ０１，ＳＥＬ０９，ＳＥＬ１７が出力されており、駆動用ＮＭＯＳトランジスタＴ１０１、Ｔ１０９、Ｔ１１７が駆動され、これらの、は出力電位レベル配線ＸＬと接地間に接続された状態にある。

ここで、周囲温度の変化により、電位レベル調整回路１０２から出力される電位レベルＶLEBELが変動するため、出力電位レベル配線ＸＬに出力されている電位レベルＶLEBELの調整が制御回路１０１から出力される制御信号に基づいて行われる。ここで、例えば電位レベルＶLEBELを下げるために、トランジスタ幅換算で１０．２μｍ分の駆動用ＮＭＯＳトランジスタの駆動能力を上げるには、切り替え前に選択されていた選択信号ＳＥＬ０１を選択信号ＳＥＬ０４へ、選択信号ＳＥＬ０９を選択信号ＳＥＬ１５へと切り替えるように制御回路１０１より、制御用端子１２１〜１２３及び制御用端子１２４〜１２６にそれぞれ、３ビットの制御信号（Ｃ００１，Ｃ００２，Ｃ００３），（Ｃ００４，Ｃ００５，Ｃ００６）が出力される。

上述したように、選択信号ＳＥＬ０１を選択信号ＳＥＬ０４へ、選択信号ＳＥＬ０９を選択信号ＳＥＬ１５へと切り替えることにより、出力電位レベル配線ＸＬと接地間に接続されるように駆動される駆動用ＮＭＯＳトランジスタは、Ｔ１０１からＴ１０４に、Ｔ１０９からＴ１１５に切り替えられる。駆動用ＮＭＯＳトランジスタＴ１０４の駆動用ＮＭＯＳトランジスタＴＴ１０１に対するトランジスタ幅の差分と、駆動用ＮＭＯＳトランジスタＴ１１５の駆動用ＮＭＯＳトランジスタＴ１０９に対するトランジスタ幅の差分は、図４に示される通りそれぞれの０．６μｍと９．６μｍであり合計で１０．２μｍ分だけ、トランジスタ幅が増加するように駆動用ＮＭＯＳトランジスタの切り替えが行われる。

駆動用ＮＭＯＳトランジスタを切り替える際は出力電位レベル配線ＶLEBELに接続する駆動用ＮＭＯＳトランジスタをトランジスタ幅以外は同じ形状ものと交換することとなるために、トランジスタ幅に依らない微小な寄生電流成分には変化がないため無視することができる。勿論、本実施形態に係る半導体記憶装置の電位レベル調整回路１０２における選択用ＮＭＯＳトランジスタや駆動用ＮＭＯＳトランジスタは、トランジスタ幅以外は同じ形状となるように回路配置時に配慮されるべきである。
本実施形態では電位レベルの調整を、図４から明らかなように駆動用ＮＭＯＳトランジスタのトランジスタ幅換算で０．０μｍから１０２．２μｍまで０．２μｍ刻みの調整を調整段階間差のばらつき無しで実現できる。

本発明の実施形態に係る半導体記憶装置における電位レベル調整回路の他の構成例（概略構成図）を図５に示す。本電位レベル調整回路が図２に示した電位レベル調整回路と構成上、異なるのは、３つの駆動トランジスタ選択回路のうち、２つの駆動トランジスタ選択回路のみ常に能動状態にするようにした点であり、他の構成は、図２と同様である。

すなわち、図５において、電位レベル調整回路１０２Ａは、駆動トランジスタ選択回路３０１、２０２、３０３と、選択用ＮＭＯＳトランジスタＴ００１〜Ｔ０２４と、それぞれトランジスタ幅のみ異なる駆動用ＮＭＯＳトランジスタＴ１０１〜Ｔ１２４とを有している。

また、電位レベル生成回路１０３から出力される電位レベルＶLEBELとなる、端子１１０に一端が接続された出力電位レベル配線ＸＬと接地との間に複数の駆動用ＮＭＯＳトランジスタＴ１０１〜Ｔ１２４が選択用ＮＭＯＳトランジスタＴ００１〜Ｔ０２４を介して互いに並列に接続されている。また、電位レベル調整回路１０２Ａは、制御用端子１２１〜１２９を有しており、図１に示した制御回路１０１より出力される制御信号Ｃ００１〜Ｃ００９が制御用端子１２１〜１２９から入力されるようになっている。

さらに、電位レベル調整回路１０２Ａは、駆動トランジスタ選択回路３０１、３０３を選択的に能動状態にする選択回路４０１を有している。選択回路４０１は、選択信号入力端子１３０から入力される回路選択信号Ｅ００１の論理レベルを反転した回路選択信号Ｅ０１１を出力するインバータ４１０と、インバータ４１０の出力Ｅ０１１の論理レベルを反転した回路選択信号Ｅ０１２を出力するインバータ４１１とを有している。

選択回路４０１より制御線ＣＬ１を介して回路選択信号Ｅ０１１が駆動トランジスタ選択回路３０１に、また選択回路４０１より制御線ＣＬ２を介して回路選択信号Ｅ０１２が駆動トランジスタ選択回路３０３に出力されるようになっている。

ここで、回路選択信号Ｅ０１１がハイレベルのときのみ、駆動トランジスタ選択回路３０１が能動状態となり、制御用端子１２１〜１２３から入力される３ビットの制御信号（Ｃ００１，Ｃ００２，Ｃ００３）により選択信号ＳＥＬ０１〜ＳＥＬ０８のうちのいずれか一つの選択信号が出力される。同様に回路選択信号Ｅ０１２がハイレベルのときのみ、駆動トランジスタ選択回路３０３が能動状態となり、制御用端子１２７〜１２９から入力される３ビットの制御信号（Ｃ００７，Ｃ００８，Ｃ００９）により選択信号ＳＥＬ１７〜ＳＥＬ２４のうちのいずれか一つの選択信号が出力される。

また、駆動トランジスタ選択回路２０２は、常時、制御用端子１２４〜１２６より入力される３ビットの制御信号（Ｃ００４，Ｃ００５，Ｃ００６）により１つの選択信号ＳＥＬ０９〜ＳＥＬ１６のうちのいずれか一つの選択信号が出力される。

すなわち、選択信号入力端子１３０から入力される回路選択信号Ｅ００１の論理レベルがローレベルのときには、駆動トランジスタ選択回路３０１及び２０２が能動状態となり、回路選択信号Ｅ００１の論理レベルがハイレベルのときには駆動トランジスタ選択回路２０２及び３０３が能動状態となり、電位レベル調整回路１０２が動作している期間に出力電位レベル配線ＸＬと接地との間に接続される駆動用ＮＭＯＳトランジスタは常に２個となる。

図５に示した電位レベル調整回路１０２Ａにおける駆動トランジスタ選択回路３０１、３０３の具体的構成を図６に示す。る駆動トランジスタ選択回路３０１、３０３は同一構成であるので、駆動トランジスタ選択回路３０１を例にとり、説明する。

図３に示した駆動トランジスタ選択回路２０１と構成上、異なるのは３入力ＮＡＮＤゲート５１１〜５１８の代わりに、４入力ＮＡＮＤゲート６０１〜６０８を設け、４入力ＮＡＮＤゲート６０１〜６０８の各１入力端子に入力端子１４０より回路選択信号Ｅ（Ｅ０１１）を入力するようにした点であり、その他の構成は同一であるので、重複する説明を省略する。駆動トランジスタ選択回路３０３の場合には、４入力ＮＡＮＤゲート６０１〜６０８の各１入力端子に入力端子１４０より回路選択信号Ｅ（Ｅ０１２）を入力する点が駆動トランジスタ選択回路３０１と異なるだけである。

図５及び図６に示す実施例では上述したように、電位レベル調整回路が動作している期間に出力電位レベル配線ＸＬと接続される駆動用ＮＭＯＳトランジスタは常に２個となるが、駆動トランジスタ選択回路３０１、２０２の調整範囲では電位調整量（トランジスタ幅換算による）が不足した際に回路選択信号Ｅ００１の制御により調整範囲の拡大を図ることができる。

次に、本発明の実施形態に係る半導体記憶装置の電位レベル調整回路のさらに他の構成例を図７に示す。
本実施例に係る電位レベル調整回路１０２Ｂが図２に示した電位レベル調整回路１０２と構成上、異なるのは、駆動用ＮＭＯＳトランジスタＴ１０１からＴ１２４による調整よりもさらに調整間差を小さくして精度を上げたい場合に使用する駆動用ＮＭＯＳトランジスタＴ１２５、Ｔ１２６と、一時的に大きく能力変更を行なうための駆動用ＮＭＯＳトランジスタＴ１２７〜Ｔ１２９を備えた点であり、その他の構成は同様である。

図７において、電位レベル調整回路１０２Ｂは、駆動トランジスタ選択回路２０１、２０２、２０３と、選択用ＮＭＯＳトランジスタＴ００１〜Ｔ０２９と、それぞれトランジスタ幅のみ異なる駆動用ＮＭＯＳトランジスタＴ１０１〜Ｔ１２９とを有している。ここで、図２の構成に新たに加えられた駆動用ＮＭＯＳトランジスタＴ１２５、Ｔ１２６のトランジスタ幅は、それぞれ、１．０μｍ、１．１μｍであり、駆動用ＮＭＯＳトランジスタＴ１２７、Ｔ１２８、Ｔ１２９のトランジスタ幅は、それぞれ５．０μｍ、１０．０μｍ、１５．０μｍである。

電位レベル生成回路１０３から出力される電位レベルＶLEBELとなる、端子１１０に一端が接続された出力電位レベル配線ＸＬと接地との間には、複数の駆動用ＮＭＯＳトランジスタＴ１０１〜Ｔ１２９が選択用ＮＭＯＳトランジスタＴ００１〜Ｔ０２９を介して互いに並列に接続されている。また、電位レベル調整回路１０２Ｂは、制御用端子１２１〜１２９、１５０〜１５３を有しており、図１に示した制御回路１０１より出力される制御信号Ｃ００１〜Ｃ００９、Ｃ０１０〜Ｃ０１３が制御用端子１２１〜１２９から入力されるようになっている。

但し、制御信号Ｃ０１０により、インバータ５２９を介して駆動用ＮＭＯＳトランジスタＴ１２５、１２６のうちのいずれか一つの駆動用ＮＭＯＳトランジスタが選択され、かつ制御信号Ｃ０１１、Ｃ０１２、Ｃ０１３により、駆動用ＮＭＯＳトランジスタＴ１２７、Ｔ１２８、Ｔ１２９のいずれか一つが選択されるように構成されている。
したがって、本実施例では電位レベル調整回路１０２Ｂが動作している期間に出力電位レベル配線ＸＬと接続される駆動トランジスタは常に５個となる。
図８に図２、５、７に示した各駆動トランジスタ選択回路の内部信号名とそれらの概略構成図における信号名との対応関係を示す。

発明の半導体記憶装置によれば、駆動トランジスタ能力を変更する際には常にサイズの異なるものを入れ替えるように制御することにより、電位調整回路から出力される電位に接続される駆動用トランジスタの個数は一定に保たれる。それによりトランジスタ幅に影響されない微小電流の分は変化が無くなり、正確にトランジスタ幅の差分のみの電位調整が可能になる。

本発明の利用分野として、低消費電力を要求される携帯電話や携帯メディアプレーヤーのような電池駆動の携帯電子機器が挙げられる。

本発明の実施形態に係る半導体記憶装置の全体構成を示すブロック図。図１に示した本発明の実施形態に係る半導体記憶装置における電位レベル調整回路の概略構成の一例を示す図。図２における駆動トランジスタ選択回路の具体的構成を示すブロック図。図２に示した電位レベル調整回路における各駆動用ＮＭＯＳトランジスタのトランジスタ幅と、その差分についての一覧を示す図。図１に示した本発明の実施形態に係る半導体記憶装置における電位レベル調整回路の概略構成の他の例を示す図。図５における駆動トランジスタ選択回路の具体的構成を示すブロック図。図１に示した本発明の実施形態に係る半導体記憶装置における電位レベル調整回路の概略構成のさらに他の例を示す図。図２、５、７に示した各駆動トランジスタ選択回路の内部信号名とそれらの概略構成図における信号名との対応関係を示す図。

符号の説明

１…半導体記憶装置、１０…電位レベル作成回路、２０…メモリセルアレイ、１００…温度センサ、１０１…制御回路、１０２…電位レベル調整回路、１０３…電位レベル生成回路、２０１、２０２、２０３…駆動トランジスタ選択回路、１２１〜１２９、１５０〜１５３…制御用端子、ＸＬ…出力電位レベル配線、Ｔ００１〜Ｔ０２９…選択用ＮＭＯＳトランジスタ、Ｔ１０１〜Ｔ１２９…駆動用ＮＭＯＳトランジスタ

Claims

メモリセルアレイに対して所望の電位レベルを供給する電位レベル作成回路を有する半導体記憶装置において、
前記電位レベル作成回路は、
出力する電位レベルとなる出力電位レベル配線と接地との間に互いに並列に接続され、トランジスタ幅のみ異なる複数の駆動用ＭＯＳトランジスタを有し、
周囲温度に応じて電位レベル調整する際に、前記複数の駆動用ＭＯＳトランジスタのうち、同時に駆動される駆動用ＭＯＳトランジスタ数が常に同数となるように制御する機能を有することを特徴とする半導体記憶装置。
メモリセルアレイに対して所望の電位レベルを供給する電位レベル作成回路を有する半導体記憶装置において、
前記電位レベル作成回路は、
周囲温度を検知する温度センサと、
前記メモリセルアレイに供給すべき電位レベルを生成する電位レベル生成回路と、
前記電位レベル生成回路から出力される電位レベルを前記温度センサの検知出力に基づいて補正するための制御信号を出力する制御回路と、
前記制御信号に基づいて前記電位レベル生成回路から出力される電位レベルを調整する電位レベル調整回路と、
を有し、
前記電位レベル調整回路は、前記電位レベル生成回路から出力される電位レベルとなる出力電位レベル配線と接地との間に互いに並列に接続され、トランジスタ幅のみ異なる複数の駆動用ＭＯＳトランジスタを有し、
前記制御回路は、電位レベル調整時に前記複数の駆動用ＭＯＳトランジスタのうち同時に駆動される駆動用ＭＯＳトランジスタ数が常に同数となるように前記電位レベル調整回路を制御することを特徴とする半導体記憶装置。