JP5411422B2 - Bipolar semiconductor device, control method for their preparation and the Zener voltage - Google Patents

Bipolar semiconductor device, control method for their preparation and the Zener voltage Download PDF

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Description

本発明は、バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法に関し、より詳細にはツェナーダイオード、特に、炭化珪素を用いたツェナーダイオードに関するものである。 The present invention is a bipolar type semiconductor device, relates to a control method for their preparation and the zener voltage, the zener diode is more, in particular, to a Zener diode using silicon carbide.

ツェナーダイオードは高キャリア密度のpn接合界面を持ったバイポーラ型半導体素子であり、逆電圧印加時に生じる降伏現象(なだれ降伏もしくはツェナー降伏)を利用したダイオードである。 Zener diode is a bipolar semiconductor device having a pn junction interface of the high carrier density, a diode using the breakdown phenomenon that occurs when a reverse voltage is applied (avalanche or Zener breakdown). 降伏が生じる範囲では、ダイオードの端子間電圧は通電電流によらず一定(以下、ツェナー電圧)に保たれることを特徴とする。 To the extent that breakdown occurs, the terminal voltage of the diode is constant irrespective of the applied current (hereinafter, the Zener voltage), characterized in that kept.

従来、Si等を用いたツェナーダイオードが知られているが、本発明者は、炭化珪素(SiC)を用いたツェナーダイオードの作製方法を検討した。 Conventionally, the Zener diode using Si or the like are known, the present inventors have investigated a method for manufacturing a Zener diode using silicon carbide (SiC). SiCは、シリコン(Si)に比べて絶縁破壊強度が約10倍、熱伝導度が約3倍と各種の優れた特性を有しており、パワー半導体装置に好適な材料として注目されている。 SiC is, the dielectric breakdown strength of about 10 times that of silicon (Si), thermal conductivity has excellent characteristics of about three times and various, it has attracted attention as materials suitable power semiconductor device.

SiCバイポーラ半導体素子としては、pnダイオードなどが既に知られている(特許文献1、非特許文献1〜7)。 The SiC bipolar semiconductor devices, such as pn diodes are already known (Patent Document 1, Non-Patent Document 1 to 7). 例えば、SiCで構成したpnダイオードは、10kVの高耐圧素子の場合、Siで構成したpnダイオードに比べて順方向電圧が約1/3と低く、オフ時の速度に相当する逆回復時間が約1/20以下と高速であり、電力損失を約1/5以下に低減でき省エネルギー化に大きく貢献できる。 For example, pn diodes constituted by SiC, in the case of high-voltage element of 10 kV, low forward voltage of about 1/3 as compared with the pn diode configured in Si, the reverse recovery time corresponding to the speed of the off approximately 1/20 is less and high-speed, can contribute greatly to energy saving can be reduced to about 1/5 or less power loss.

SiC pnダイオード以外のSiCバイポーラ素子、例えばSiC npnトランジスタ、SiC SIAFET、SiC SIJFETなどについても同様に電力損失が低減されることが報告されている。 SiC pn diode other than a SiC bipolar devices, for example SiC npn transistors, SiC SIAFET, is likewise power loss for such SiC SIJFET has been reported to be reduced.
特開2002−185015号公報 JP 2002-185015 JP

現状、SiCツェナーダイオードの形成においては、第1導電型のSiC基板上にエピタキシャル成長法により第1導電型のSiC導電層を形成した後、この第1導電型のSiC導電層の上もしくは表面に、エピタキシャル成長法もしくはイオン打込みにより第2導電型のSiC導電層を形成することで、pn接合を形成している。 Currently, in the formation of SiC Zener diode, after the epitaxial growth a first conductivity type SiC substrate to form an SiC conductive layer of the first conductivity type, on or the surface of the SiC conductive layer of the first conductivity type, by epitaxial growth or ion implantation by forming a SiC conductive layer of the second conductivity type and forms a pn junction.

このような手法で形成されたSiCツェナーダイオードの、pn接合が階段接合をしておりアクセプタ密度≧ドナー密度であるという条件下において、キャリア密度とツェナー電圧との関係を図2に示す。 Such approach SiC Zener diode formed by, under conditions that a pn junction is acceptor density ≧ donor density has abrupt junctions, showing the relationship between the carrier density and the Zener voltage in FIG. 図中に示されている電圧値はツェナー電圧値である。 Voltage values ​​shown in the figure is a Zener voltage. この図から、ドナー密度やアクセプタ密度を適切に選択することで幅広いツェナー電圧をもつダイオードが得られることがわかる。 From this figure, it can be seen that the diode having a wide zener voltage by appropriately selecting the donor density and acceptor density is obtained. また、低いツェナー電圧を持つダイオードを得るためにはキャリア密度を高くする必要があることがわかる。 Further, it can be seen that it is necessary to increase the carrier density in order to obtain a diode having a low Zener voltage.

ただし、キャリア密度の上限値はドーパント(不純物とも呼ばれる)のSiCに対する固溶限界等により制約を受ける。 However, the upper limit value of the carrier density is limited by the solid solubility limit, etc. for SiC dopant (also referred to as impurities). 例えばp型導電層のドーパントの一つであるアルミニウムのSiCに対する固溶限界は約2×10 21 cm -3であり、加えて、アルミニウムがSiC中でアクセプタとして機能し得る上限値は8.9×10 19 cm -3程度と報告されている(非特許文献3,4)。 For example the solubility limit for SiC aluminum, one of the dopant of p-type conductive layer is about 2 × 10 21 cm -3, in addition, the upper limit of aluminum may function as an acceptor in the SiC 8.9 has been reported to × 10 19 cm -3 of about (non-Patent documents 3 and 4). 同様にn型導電層のドーパントの一つである窒素がSiC中でドナーとして機能し得る上限値は4×10 19 cm -3である(非特許文献6,7)。 Upper limit of nitrogen which is one of the dopants of the n-type conductive layer can function as a donor in SiC as well is 4 × 10 19 cm -3 (6,7). しかも窒素をドーパントとしたn型導電層では、ドナー密度が2×10 19 cm -3以上になると積層欠陥の発生が顕著になるといわれている(非特許文献5)。 Moreover in the n-type conductive layer and the dopant is nitrogen, the generation of the stacking fault donor density is 2 × 10 19 cm -3 or more are said to be remarkable (Non-Patent Document 5).

次に、従来の方法で作製したSiCツェナーダイオードにおける問題点を説明する。 Next, the problems in SiC Zener diodes produced by the conventional methods.
まず、エピタキシャル成長法により第2導電型のSiC導電層を形成する場合の問題点を示す。 First, the problem in the case of forming a SiC conductive layer of the second conductivity type by an epitaxial growth method. エピタキシャル成長法によるSiC導電層の形成過程には、エピタキシャル成長開始直後(ガス導入開始)から定常状態に至るまでの過渡状態が存在し、この間ドーピング密度は安定しない。 The formation process of the SiC conductive layer by epitaxial growth method, there is a transient state from the epitaxial growth immediately after starting (gas introduction start) until the steady state, the doping density is not stable during this period.

たとえばn型の基板上にn型導電層を形成し、この上に、エピタキシャル成長法によりp型導電層を形成したダイオードにおいて、ドナー密度が1×10 18 cm -3のn型導電層を用いてツェナー電圧が70Vのダイオードを実現しようとした場合、その上に必要なp型エピタキシャル層のアクセプタ密度は1×10 19 cm -3である。 For example the n-type conductive layer is formed on the n-type substrate, on this, the diode having a p-type conductive layer by epitaxial growth, the donor density with n-type conductive layer of 1 × 10 18 cm -3 If the zener voltage is to realize a diode 70 V, acceptor density of the p-type epitaxial layer necessary thereon is 1 × 10 19 cm -3. しかし、図3に示すようにpn接合近傍におけるアクセプタ密度が設計値から外れると、得られるツェナー電圧は60V〜130Vの間で変化し設計値どおりのツェナー電圧を得ることができず、歩留まりが低下する。 However, out of the acceptor density design values ​​in the vicinity pn junction as shown in FIG. 3, the resulting zener voltage can not be obtained changed zener voltage of designed values ​​between 60V~130V, lowering the yield to. 特にアクセプタ密度が設計値に比べ低くなった場合、得られるツェナー電圧と設計値との乖離は大きくなることがわかる。 Especially if the acceptor density is lower than the design value, the deviation between the design values ​​obtained Zener voltage and it can be seen that the increase.

一方、過渡状態の許容時間は、p型導電層へ伸びる空乏層の幅、およびエピタキシャル成長速度によって概ね予測できる。 On the other hand, the allowable time of the transient state, the width of the depletion layer extending into the p-type conductive layer, and can be generally predicted by epitaxial growth rate. 図4はツェナー電圧とp型導電層へ伸びる空乏層の幅(すなわち、p型導電層形成される空乏層の厚さ)との関係を示している。 Figure 4 shows the relationship between the width of the depletion layer extending to the Zener voltage and the p-type conductive layer (i.e., the thickness of the depletion layer formed p-type conductive layer).

図4から、10V〜100Vのツェナー電圧を持つダイオードは、p型導電層へ数nm〜100nm程度の厚さで空乏層が伸長することがわかる。 From Figure 4, a diode having a zener voltage of 10V~100V It can be seen that the depletion layer in a thickness of about several nm~100nm to p-type conductive layer is extended. つまりp型導電層のアクセプタ密度は、少なくともp型導電層がpn界面から数百pm〜10nmの厚さ(空乏層の厚さの1/10程度)に成長する間で安定させる必要がある。 That acceptor density of the p-type conductive layer, it is necessary to stabilize between at least the p-type conductive layer is grown to a thickness of a few hundred pm~10nm from pn interface (about 1/10 of the thickness of the depletion layer). エピタキシャル成長速度を2〜20μm/hと考えた場合、エピタキシャル成長開始から数秒以内にアクセプタ密度を安定させなければならないことになるが、現状のエピタキシャル成長技術ではこのような制御は不可能である。 Considering the epitaxial growth rate and 2 to 20 [mu] m / h, but would have to be to stabilize the acceptor density within a few seconds from the epitaxial growth initiated, such control in the state of the epitaxial growth technique is not possible.

非特許文献2によれば約22Vのツェナー電圧をもつメサ型のSiCツェナーダイオードが報告されている。 SiC Zener diode mesa having a zener voltage of about 22V, according to Non-Patent Document 2 has been reported. このダイオードのアクセプタ密度は1×10 19 cm -3と記されている。 Acceptor density of the diode is labeled 1 × 10 19 cm -3. しかし図2からわかるように、当該アクセプタ密度で得られるツェナー電圧は40〜50Vと考えられる。 However, as can be seen from Figure 2, the zener voltage obtained in the acceptor density is considered 40~50V. にもかかわらず約22Vのツェナー電圧が得られたのは、メサ端部に局所的電界集中が生じて通電したのか、もしくはpn接合界面近傍のp型導電層のアクセプタ密度が予想より高かったことが要因として考えられる。 Despite the zener voltage of about 22V is obtained, the local electric field what concentration energized occurred, or that the acceptor density of the pn junction interface area of ​​the p-type conductive layer is higher than expected the mesa edge but it is considered as a contributing factor.

このように、エピタキシャル成長法でpn接合界面を形成した場合、設計どおりかつ再現性のあるツェナー電圧を得ることは難しい。 Thus, when forming a pn junction interface with the epitaxial growth method, it is difficult to obtain a Zener voltage with as designed and reproducible.
一方、エピタキシャル成長法の代わりにイオン打込み法によりp型導電層を形成する手法がある。 On the other hand, there is a method of forming a p-type conductive layer by an ion implantation method instead of the epitaxial growth method. イオン打込み法を用いれば、エピタキシャル成長法に比べて比較的精度よくドーピング密度を制御することができる。 Using the ion implantation method, it is possible to control the relatively accurately doping density than the epitaxial growth method. イオン打込みによりp型導電層を形成したダイオードのツェナー電圧は、n型導電層のドナー密度とイオン打込み層の形成条件(イオン種、ドーズ量そして打込みエネルギー)により決定される。 Zener voltage of the diode forming the p-type conductive layer by ion implantation, the conditions for forming the n-type conductive layer donor density and the ion implantation layer is determined by (ion species, dose and implantation energy).

図5はドナー密度(Nd)が1×10 17 cm -3 、1×10 18 cm -3 、2×10 18 cm -3 、2×10 19 cm -3および4×10 19 cm -3の各n型導電層の表面に、アルミニウムをドーパントとし、イオン打込み表面から打込み深さに至るp型導電層のドーピング密度が2×10 21となるようなp型導電層を形成した場合の、イオン打込みエネルギーとツェナー電圧および打込み深さの関係を示す。 Figure 5 is a donor density (Nd) is 1 × 10 17 cm -3, 1 × 10 18 cm -3, 2 × 10 18 cm -3, each of 2 × 10 19 cm -3 and 4 × 10 19 cm -3 on the surface of the n-type conductive layer, the aluminum as a dopant, in the case of forming a p-type conductive layer, such as doping density of the p-type conductive layer extending in the depth implantation from ion implantation surface becomes 2 × 10 21, ion implantation It shows the relationship between the energy and the Zener voltage and driving depth. 10〜500keVの打込みエネルギーにおいて、ツェナー電圧は、打込みエネルギーすなわち打込み深さの増加にともない上昇している。 In implantation energy of 10~500KeV, the Zener voltage has risen with the increase of the driving energy or driving depth. また500keV以上の打込みエネルギーにおいては、ツェナー電圧と両者の関係には飽和傾向がみられる。 In the above implantation energy 500 keV, saturation tendency is observed in the relationship between the Zener voltage and both.

また実際のダイオードにおいてはp型導電層の表面にアノード電極が形成されている。 An anode electrode is formed on the surface of the p-type conductive layer in addition practical diode. p型導電層の表面に電極材となる金属薄膜を形成した後、高温下で合金化アニールを行うことにより電極材金属とSiCの合金層が形成されオーミック電極となる。 After forming the metal thin film as an electrode material on the surface of the p-type conductive layer, an alloy layer of the electrode material metal and SiC by performing alloying annealing is formed at a high temperature becomes an ohmic electrode. この合金層とpn接合界面の距離、すなわちp型導電層の厚さは、パンチスルーを防止するために十分な厚さにしておく必要があり、例えば1μm以上の厚さのp型導電層が用いられる。 The alloy layer and the distance of the pn junction interface, that is, the thickness of the p-type conductive layer, must be thick enough to prevent punch-through, for example, 1μm or more p-type conductive layer having a thickness of used. このようにイオン打込みによりp型導電層を形成した場合、図5からわかるように高キャリア密度の導電層を適用しても30〜40V以下のツェナー電圧を持つダイオードを得ることは難しい。 Thus when forming the p-type conductive layer by ion implantation, it is difficult to obtain a diode having a 30~40V following Zener voltage be applied to the conductive layer having a high carrier density can be seen from FIG.

イオン打込みで1μm以上の厚さをもつp型導電層を形成するためには、1MeV以上の打込みエネルギーが必要である。 To form a p-type conductive layer having a 1μm thickness of more than by ion implantation, it is necessary to more implantation energy 1 MeV. 最大打込みエネルギーを1MeVとして、Alドーピング密度がAlの固溶限界となる2×10 21 cm -3のボックスプロファイルを形成する場合、Alイオンのドーズ量はおおよそ2×10 17 cm -2となる。 The maximum implantation energy as 1 MeV, if Al doping density to form a 2 × 10 21 Box profile cm -3 which is a solid solubility limit of Al, the dose of Al ions becomes approximately 2 × 10 17 cm -2. このような高ドーズエネルギーおよび高ドーズ量のイオン打込み作業はコストの増大につながるため、イオン打込みのみでp型導電層を形成することは好ましくない。 Since such lead to ion implantation work a high dose energy and high dose increase in cost, by forming the p-type conductive layer only ion implantation is undesirable.

本発明は、上記した従来技術における問題点を解決するためになされたものであり、幅広いツェナー電圧(たとえば、10〜500V)範囲において、ツェナー電圧の精度の高いバイポーラ型半導体装置を提供すること、および幅広いツェナー電圧(たとえば、10V〜500V)をもつダイオードを、歩留まり良く作製することを目的としている。 The present invention has been made to solve the problems in the prior art described above, a wide range of zener voltage (e.g., 10~500V) in the range, providing a highly accurate bipolar semiconductor device of the Zener voltage, and broad Zener voltage (for example, 10V~500V) a diode having, are intended to be manufactured with high yield.
従来の製造方法で、幅広いツェナー電圧(たとえば、10V〜500V)を有するツェナーダイオードを歩留りよく得ようとすると、以上をまとめると、下記の問題点がある。 In conventional manufacturing methods, broad Zener voltage (for example, 10V~500V) is to be obtained with good yield a zener diode having a summary, there is the following problems.
・エピタキシャル成長法で第2導電型層を形成する場合 エピタキシャル成長開始から数秒以内にキャリア密度を安定させなければならないが、現状のエピタキシャル成長技術ではこのような制御は不可能である。 · When an epitaxial growth method to form a second conductivity type layer must stabilize the carrier density within a few seconds from the epitaxial growth started, such control in the state of the epitaxial growth technique is not possible.
・イオン打込み法のみで第2導電型層を形成する場合 パンチスルーを抑制するために1μm以上の深さ、すなわち1MeV以上の打込みエネルギーで第2導電型層を形成する必要があるが、この方法では高エネルギーでかつ高ドーズ量のイオン打込みとなり、すなわち高コストとなるため好ましい方法ではない。 Ion implantation only the second conductivity type layer when forming punch through a 1μm or more depth to inhibit, i.e. it is necessary to form a second conductivity type layer in the above implantation energy 1 MeV, the method in high energy a and becomes high dose ion implantation, i.e. not a preferred method for the high cost. また40V以下のツェナー電圧をもつツェナーダイオードを得ることは不可能である。 Moreover to obtain a zener diode with the following Zener voltage 40V is not possible.

本発明者は、上述の課題を解決するために鋭意検討した結果、第1導電型導電層の表面にイオン打込み法等によりドーピング密度が制御された第2導電型導電層を形成し、さらにこの上にエピタキシャル成長法等により第2導電型導電層を形成することで、pn接合界面近傍のキャリア密度を制御し、かつ十分な厚みの第2導電型導電層を有したダイオードを得る手法、ならびに該ダイオード(ツェナーダイオード)によれば、幅広いツェナー電圧を高い精度で実現できることを見出し、本発明を完成するに至った。 The present inventor has conducted extensive studies to solve the problems described above, to form a second conductivity type conductive layer doping density by ion implantation or the like on the surface of the first conductive type conductive layer is controlled, further the by forming the second conductive type conductive layer by epitaxial growth method or the like above, to control the carrier density in the pn junction interface area, and obtain a sufficient diode having a second conductivity type conductive layer having a thickness of techniques, as well as the According to the diode (Zener diode), found to be able to realize a broad Zener voltage with high accuracy, and have completed the present invention.

本発明のバイポーラ型半導体装置は、メサ構造を有し、第1導電型炭化珪素単結晶基板と、第1導電型炭化珪素導電層と、第2導電型高ドーピング層と、第2導電型炭化珪素導電層とがこの順序で積層されてなることを特徴としている。 Bipolar semiconductor device of the present invention has a mesa structure, a first conductivity type silicon carbide single crystal substrate, a first conductivity type silicon carbide conductive layer, a second conductivity type highly doped layer, a second conductivity type carbide and a silicon conductive layer is characterized in that, which are stacked in this order.

前記第1導電型炭化珪素導電層および前記第2導電型炭化珪素導電層は、エピタキシャル成長法により形成されてなることが好ましい。 The first conductivity type silicon carbide conductive layer and the second conductivity type silicon carbide conductive layer is preferably formed by epitaxial growth.
前記高ドーピング層は、イオン打込みにより形成されてなることが好ましい。 The high doping layer is preferably formed by ion implantation.

第2導電型がp型である場合には、前記高ドーピング層は、アルミニウムをイオン打込みすることにより形成されてなることが好ましい。 When the second conductivity type is p-type, the highly doped layer is preferably formed by aluminum ion implantation of.
第2導電型がn型である場合には、前記高ドーピング層は、窒素または燐をイオン打込みすることにより形成されてなることが好ましい。 When the second conductivity type is n-type, the highly doped layer is preferably made of nitrogen or phosphorus is formed by ion implantation.

前記高ドーピング層の厚さは15nm〜550nmであり、前記高ドーピング層のドーピング密度は1×10 17 cm -3 〜2×10 21 cm -3であることが好ましい。 The thickness of the high doped layer is 15Nm~550nm, doping density of the high doped layer is preferably 1 × 10 17 cm -3 ~2 × 10 21 cm -3.
本発明の第1のツェナー電圧の制御方法は、前記バイポーラ型半導体装置のツェナー電圧の制御方法であって、前記高ドーピング層のドーピング密度を1×10 17 cm -3 〜2×10 21 cm -3とすることにより10〜500Vのツェナー電圧を連続的に得ることを特徴としている。 The method of the first zener voltage of the present invention, the method of controlling an Zener voltage of the bipolar semiconductor device, the high doped layer doping density 1 × 10 17 cm -3 ~2 × 10 21 cm - It is characterized by obtaining a Zener voltage of 10~500V continuously by 3 to.

本発明の第2のツェナー電圧の制御方法は、前記バイポーラ型半導体装置のツェナー電圧の制御方法であって、前記第1導電型炭化珪素導電層のドーピング密度を5×10 16 cm -3 〜4×10 19 cm -3とすることにより10〜500Vのツェナー電圧を連続的に得ることを特徴としている。 Control method of the second zener voltage of the present invention, the bipolar method of controlling an Zener voltage of the semiconductor device, the first conductivity type silicon carbide conductive layer doping density 5 × 10 16 cm -3 ~4 of × is characterized by obtaining a Zener voltage of 10~500V continuously by a 10 19 cm -3.

本発明のバイポーラ型半導体装置の製造方法は、前記第1導電型炭化珪素単結晶基板の上にエピタキシャル成長法により前記第1導電型炭化珪素導電層を形成し、次いでこの第1導電型炭化珪素導電層の表面に10keV〜500keVの打込みエネルギーで、且つ、ドーズ量が1.5×10 13 〜1×10 17 cm -2となるようなイオン打込み条件にて前記第2導電型高ドーピング層を形成した後、さらにこの第2導電型高ドーピング層の表面にエピタキシャル成長法により前記第2導電型炭化珪素導電層を形成することを特徴としている。 Method for manufacturing a bipolar semiconductor device of the present invention, the the first conductivity type silicon carbide epitaxial growth method on a single crystal substrate to form said first conductivity type silicon carbide conductive layer, then the first conductivity type silicon carbide conductivity in the surface implantation energy of 10keV~500keV layer, and forming a second conductivity type highly doped layer at such an ion implantation conditions dose is 1.5 × 10 13 ~1 × 10 17 cm -2 after, is characterized by further forming said second conductivity type silicon carbide conductive layer by epitaxial growth on the surface of the second conductivity type highly doped layer.

前記製造方法においては、前記高ドーピング層をイオン打込みにより形成し、次いで1600℃以上の温度で熱処理を行うことで打込みイオンを活性化した後、該高ドーピング層の表面にエピタキシャル成長法により第2導電型炭化珪素導電層を形成することが好ましい。 In the above manufacturing method, the high doped layer is formed by ion implantation, and then after the ion implantation was activated by performing heat treatment at 1600 ° C. or higher, the second conductive by epitaxial growth on the surface of the high doped layer it is preferable to form the -type silicon carbide conductive layer.

本発明によれば、幅広いツェナー電圧(たとえば、10〜500V)範囲において、ツェナー電圧の精度の高いバイポーラ型半導体装置が提供される。 According to the present invention, a wide range of the Zener voltage (for example, 10~500V) in the range, highly accurate bipolar semiconductor device of the Zener voltage is provided.
本発明によれば、pn接合界面近傍のキャリア密度を制御し、かつ十分な厚みの第2導電型導電層を有したダイオードを形成することにより、幅広いツェナー電圧(たとえば、10〜500V)のツェナー電圧を有するダイオードを歩留まり良く作製することができる。 According to the present invention, by forming a controlled carrier density of the pn junction interface area, and having a second conductivity type conductive layer having a sufficient thickness diodes, Zener broad Zener voltage (for example, 10~500V) it can be manufactured with high diodes with voltage yield.

以下、本発明について図面を参照しながらさらに具体的に説明する。 Will be more specifically described with reference to the drawings the present invention.
図1に示すように、本発明のバイポーラ型半導体装置(炭化珪素(SiC)ツェナーダイオード)1においては、第1導電型炭化珪素単結晶基板2と、第1導電型炭化珪素導電層3と、第2導電型高ドーピング層4と、第2導電型炭化珪素導電層5とがこの順序で積層されている。 As shown in FIG. 1, in a bipolar semiconductor device (silicon carbide (SiC) Zener diode) 1 of the present invention, the first conductivity type silicon carbide single crystal substrate 2, a first conductivity type silicon carbide conductive layer 3, a second conductivity type highly doped layer 4, a second conductivity type silicon carbide conductive layer 5 are laminated in this order. なお、同図は説明用のものであり、その実際の寸法等は、本明細書の記載および、従来技術に基づいて当業者が理解する所による。 Note that the figures are for illustration, the actual dimensions and the like, description and herein, by where those skilled in the art will appreciate based on the prior art. また本発明においては、第1導電型炭化珪素単結晶基板2から第1導電型炭化珪素導電層3に向かう方向を「上」と称す場合がある。 In the present invention, a direction from the first conductivity type silicon carbide single crystal substrate 2 to the first conductivity type silicon carbide conductive layer 3 may be referred to as "upper".

以下、第1導電型がn型、第2導電型がp型の場合を中心に説明する。 Hereinafter, the first conductivity type is n-type, the second conductivity type will be mainly described the case of a p-type.
第1導電型炭化珪素単結晶基板(n +基板)2は、昇華法(改良レーリー法)、CVD A first conductivity type silicon carbide single crystal substrate (n + substrate) 2, a sublimation method (modified Lely method), CVD
法などにより得られたSiCバルク結晶をスライスするなどして得られたn型のSiC単結晶基板である。 Act is an n-type SiC single crystal substrate obtained by, for example, slicing the SiC bulk crystal obtained by such.

第1導電型炭化珪素導電層(n +型導電層)3は、窒素、燐などをドーパントとして含有しており、そのドナー密度は5×10 16 cm -3 〜4×10 19 cm -3程度であり、積層欠陥の発生を抑制する観点からは、2×10 19 cm -3以下であることが好ましい。 A first conductivity type silicon carbide conductive layer (n + conductive layer) 3 are nitrogen, and contain phosphorus or the like as a dopant, the donor density of 5 × 10 16 cm -3 ~4 × 10 19 cm -3 approximately in it, from the viewpoint of suppressing the occurrence of stacking faults, it is preferably 2 × 10 19 cm -3 or less. ドナー密度を上記範囲から任意に選択することで、10〜500Vのツェナー電圧を連続的に得ることができる。 The donor density by selecting arbitrarily from the range, it is possible to obtain a zener voltage of 10~500V continuously.

+型導電層3の形成方法としてはエピタキシャル成長法が挙げられ、エピタキシャル成長法によってn +基板2と同一の結晶型であるn +型のSiC単結晶膜を成長させてn + As a method for forming the n + type conductive layer 3 include epitaxial growth method, is grown n + -type SiC single crystal film of the same crystal type and the n + substrate 2 by an epitaxial growth method n +
型導電層3が形成される。 Type conductive layer 3 is formed.

本発明のバイポーラ型半導体装置は、第1導電型炭化珪素導電層(n +型導電層)3と第2導電型炭化珪素導電層(p +型導電層)5との間に第2導電型高ドーピング層(p +型高ドーピング層)4を有することを特徴としており、該第2導電型高ドーピング層(p + Bipolar semiconductor device of the present invention, the first conductivity type silicon carbide conductive layer (n + conductive layer) 3 and the second conductivity type between the second conductivity type silicon carbide conductive layer (p + conductive layer) 5 highly doped layer (p + -type high doped layer) 4 is characterized by having a second conductivity type highly doped layer (p +
型高ドーピング層)4のドーピング密度は、該p +型導電層5のドーピング密度よりもドーピング密度よりも高いことが好ましい。 Doping density type high doped layer) 4 is higher than the doping density than the doping density of the p + conductive layer 5 are preferred.

このp +型高ドーピング層4により、前記p +型導電層5のドーピング濃度が不安定であっても、ツェナー電圧の精度を高めることができる。 This p + -type high doped layer 4, even unstable doping concentration of the p + conductive layer 5, it is possible to improve the accuracy of the zener voltage.
+型高ドーピング層4の厚さは、好ましくは15〜550nmであり、より好ましくは30〜550nmであり、さらに好ましくは50〜550nmである。 p + -type high thickness of the doped layer 4 is preferably 15~550Nm, more preferably 30~550Nm, more preferably from 50~550Nm.

なお、本発明において、「第2導電型高ドーピング層(p +型高ドーピング層)4の厚さ」とは、この第2導電型高ドーピング層(p +型高ドーピング層)4が第1導電型炭化珪素導電層(n +型導電層)3の表面からイオンを打ち込んで形成される場合であれば、 In the present invention, the term "second conductivity type highly doped layer (p + -type highly-doped layer) thickness of 4", the second conductivity type highly doped layer (p + -type high doped layer) 4 is first in the case where the conductive type silicon carbide conductive layer from (n + conductive layer) 3 on the surface is formed by implanting ions,
深さ方向へのドーピング密度分布(多段イオン打込み(注入)法の場合には、最大のイオン打込みエネルギーにより形成されるドーピング密度分布)において、該表面から最大のアクセプタ密度を与える位置までの距離(深さ)をいう。 Doping density distribution in the depth direction (in the case of a multi-stage ion implantation (implantation) method, the doping density distribution formed by the maximum of the ion implantation energy) distance in to a position which gives the maximum of the acceptor density from the surface ( It refers to the depth).

10〜500Vのツェナー電圧を実現するためには、p型高ドーピング層4のアクセプタ密度は1×10 17 cm -3 〜8.9×10 19 cm -3とすれば良い。 To achieve the Zener voltage of 10~500V the acceptor density of the p-type highly doped layer 4 may be set to 1 × 10 17 cm -3 ~8.9 × 10 19 cm -3. 図4からわかるように、特に10〜100V程度の低いツェナー電圧を実現するためには2×10 18 cm -3以上のアクセプタ密度とすることが望ましい。 As can be seen from FIG. 4, it is particularly desirable to 2 × 10 18 cm -3 or more acceptor density in order to achieve a low Zener voltage of about 10~100V.

ここで、イオン打込みによるAlのドーピング密度の意味とアクセプタ密度の意味とは異なることを説明する。 Here, describing different from the meaning of the meaning and the acceptor density of the doping density of Al by ion implantation. イオン打込みしたAlは、イオン打込み後の活性化処理(高温アニール処理)によって活性化され、アクセプタとして機能する。 Ion implantation was Al is activated by the activation treatment after ion implantation (high temperature annealing), and functions as an acceptor. たとえば8.9×10 19 For example, 8.9 × 10 19
cm -3のアクセプタ密度を得たい場合、活性化処理後のAlの活性化率が10%ならば、8.9×10 20 cm -3のドーピング密度をもつAlのイオン打込みが必要となる。 If it is desired to obtain an acceptor density of cm -3, the activation rate of Al after activation treatment if 10%, Al ion implantation is required to have a doping density of 8.9 × 10 20 cm -3. この活性化率は活性化処理の条件によって変化するため、Alドーピング密度の上限値はアルミニウムのSiCに対する固溶限界値である2×10 21 cm -3とした。 Therefore the activation rate is changed by the conditions of the activation treatment, the upper limit of the Al doping density was set to 2 × 10 21 cm -3 is solid solubility limit for SiC aluminum. またAlがアクセプタとして機能しうる上限値は8.9×10 19 cm -3とされている。 The upper limit Al can function as an acceptor is a 8.9 × 10 19 cm -3.

p型高ドーピング層4の形成方法としては、n +型導電層3の表面にイオンを打込む方法(イオン打込み法)、熱拡散法などが挙げられる。 As a method of forming p-type highly doped layer 4, n + surface implanting ions method conductive layer 3 (ion implantation method), thermal diffusion method. Siと異なりSiCはドーパントの拡散定数が小さいため、SiCには熱拡散法の適用が難しいことを考慮すると、イオン打込み法が好ましい。 Because unlike Si SiC is small diffusion constant of the dopant, considering that it is difficult to apply the thermal diffusion in SiC, the ion implantation method are preferable.

イオン打込み法の場合、硼素やアルミニウムなどをイオン打込みすることが好ましく、硼素に比べ高温下で炭化珪素中に拡散することが少ない、すなわち注入したプロファイルを損なうことが少なく、設計に近いドーピングプロファイルを得ることができる点では、アルミニウムをイオン打込みすることが特に好ましい。 For ion implantation, it is preferable to implant ions such as boron or aluminum, it is less likely to diffuse in the silicon carbide at a high temperature compared with the boron, i.e. less likely to impair the implanted profile, the doping profile close to the design is that we can obtain, it is particularly preferred to aluminum ions implanted.

イオン打込み法により形成されたp型高ドーピング層(p型イオン打込み層)4の、打込み表面から15nm〜550nmの深さにおける最大ドーピング密度は、好ましくは1×10 17 cm -3 〜2×10 21 cm -3 、さらに好ましくは2×10 18 cm -3 〜2×10 21 cm -3である。 P-type highly doped layer formed by ion implantation of (p-type ion implanted layer) 4, the maximum doping density at a depth of 15nm~550nm from implantation surface is preferably 1 × 10 17 cm -3 ~2 × 10 21 cm -3, more preferably 2 × 10 18 cm -3 ~2 × 10 21 cm -3.

10〜500Vのツェナー電圧を実現するためには、p型高ドーピング層4形成の際のイオン打込みは、たとえば1eV〜10MeVの打込みエネルギーにてドーズ量が1.5×10 13 〜1×10 17 cm -2となるような条件で実施すればよい。 To achieve the Zener voltage of 10~500V is, p-type highly doped layer 4 forming the ion implantation during, for example, a dose of 1.5 × at implantation energy of 1eV~10MeV 10 13 ~1 × 10 17 it may be carried out in such conditions the cm -2. 尚、多段エネルギーによりイオン打込みを行うことでボックスプロファイルを形成しても良い。 Note that the multi-stage energy may form a box profile by performing ion implantation.

特に、10〜100V程度の低いツェナー電圧を実現するためには、10〜500keVの打込みエネルギーにてドーズ量が3×10 14 〜1×10 17 cm -2となるような条件でイオン打込みを実施することが好ましい。 In particular, in order to achieve a low Zener voltage of about 10~100V is carried out ion implantation under conditions such as the dose at implantation energy of 10~500keV becomes 3 × 10 14 ~1 × 10 17 cm -2 it is preferable to. 打込みエネルギーの下限値は、打込み可能な最低レベルの打込みエネルギーである。 The lower limit of implantation energy is the lowest level of implantation energy possible implantation. また、打込みエネルギーの上限値は、図5より導かれる。 The upper limit of the implantation energy is derived from FIG. 図5はp型イオン打込み層におけるアクセプタ密度を8.9×10 19 cm -3に固定した場合の、打込みエネルギーとツェナー電圧の関係を示している。 Figure 5 is a case of fixing an acceptor density in the p-type ion implanted layer to 8.9 × 10 19 cm -3, which shows the relationship between the implantation energy and the Zener voltage. 図5から、打込みエネルギーを500keV以上にしても、ツェナー電圧の変化は認められない。 From Figure 5, even if the implantation energy than 500 keV, the change of the Zener voltage is not observed. よって打込みエネルギーの上限値を500keVとした。 Therefore, the upper limit of the implantation energy was set to 500keV.

さらに、図5から明らかなように、10〜500keVの範囲で打込みエネルギーを変化させることにより、ツェナー電圧を精度良く容易に調節することができる。 Furthermore, as is clear from FIG. 5, by changing the energy implantation in a range of 10~500KeV, it is possible to adjust the Zener voltage accuracy easily.
ドーズ量の前記下限値は、10keVの打込みエネルギーにて1×10 17 cm -3のドーピング密度を形成するために必要なドーズ量として求めた値である。 The lower limit of the dose is a value determined as the dose required to form the doping density of 1 × 10 17 cm -3 at implantation energy of 10 keV. また、ドーズ量の前記上限値は、10〜500keVにて多段打込みを行い、ドーピング密度が2×10 21 cm -3のボックスプロファイルを得るときに必要な全ドーズ量として求めた値である。 Further, the upper limit of the dose, performs multi-stage implantation at 10~500KeV, a value determined as the total dose required when the doping density to obtain a box profile of 2 × 10 21 cm -3.

イオンを打込んだ後、後述するp +型導電層5を形成する前には、Ar等の雰囲気中で温度1600℃〜1800℃で熱処理することにより、注入イオンを活性化させることが望ましい。 After implanting ions, before the formation of the p + conductive layer 5 to be described later, by heat treatment at a temperature 1600 ° C. to 1800 ° C. in an atmosphere such as Ar, it is desirable to activate the implanted ions. 熱処理時間は、たとえば1分間〜30分間程度である。 The heat treatment time is, for example, about 1 to 30 minutes.

第2導電型炭化珪素導電層(p +型導電層)5は、硼素やアルミニウムをドーパントとして含有しており、そのアクセプタ密度は、好ましくは5×10 17 cm -3 〜8.9×10 19 cm -3 、さらに好ましくは5×10 18 cm -3 〜8.9×10 19 cm -3である。 The second conductive-type silicon carbide conductive layer (p + conductive layer) 5, which contains a boron or aluminum as a dopant, the acceptor density is preferably 5 × 10 17 cm -3 ~8.9 × 10 19 cm -3, more preferably from 5 × 10 18 cm -3 ~8.9 × 10 19 cm -3. このp + The p +
型導電層5により、後述するアノード電極とpn接合界面とを十分に隔離することができ、パンチスルー等を防ぐことができるので、バイポーラ型半導体装置の製造における歩留りの向上が可能となる。 The conductive layer 5, it is possible to sufficiently separate the anode electrode and the pn junction interface, which will be described later, it is possible to prevent a punch-through or the like, it is possible to improve the yield in the manufacture of a bipolar semiconductor device.

+型導電層5の形成方法としては、エピタキシャル成長法が挙げられ、p +型イオン打込み層4を形成した後、このp +型イオン打込み層4の上にエピタキシャル成長法によってp +型のSiC単結晶膜を成長させて、p +型導電層5が形成される。 p + type conductive layer as a method of forming 5, include epitaxy, the p + -type After forming the ion implanted layer 4, p + -type SiC single by epitaxial growth on the p + ion implanted layer 4 by growing a crystal film, p + conductive layer 5 is formed.

本発明のバイポーラ型半導体装置1は、メサ構造を有している。 Bipolar semiconductor device 1 of the present invention has a mesa structure. このメサ構造は以下の手順で形成することができる。 The mesa structure may be formed by the following procedure.
まず、第2導電型炭化珪素導電層(p +型導電層)5の上に例えばCVD法(Chem First, a second conductivity type silicon carbide conductive layer (p + conductive layer) on the 5, for example, a CVD method (Chem
ical Vapour Deposition)により厚さ10μm程度の酸化ケイ素膜を形成する。 ical Vapor Deposition) by forming the thickness of 10μm approximately silicon oxide film. この酸化ケイ素膜上にフォトリソグラフィー技術によりメサ形状に対応したフォトレジスト膜を形成する。 By photolithography on the silicon oxide film to form a photoresist film corresponding to the mesa structure. 続いてフッ化水素酸により、フォトレジスト膜のない部分すなわち露出した酸化ケイ素膜を除去する。 Subsequently the hydrofluoric acid, to remove the free portion or exposed silicon oxide film of photoresist film. この作業によりp +型導電層5の表面にはメサ形状に対応した酸化ケイ素膜が形成される。 The silicon oxide film on the surface of the p + conductive layer 5 corresponding to the mesa shape is formed by this operation.

この酸化ケイ素膜をマスクとして、露出している第2導電型炭化珪素導電層(p +型導電層)5の領域を例えば反応性イオンエッチング(RIE)により第2導電型炭化珪素導電層(p +型導電層)5から、第1導電型炭化珪素導電層(n +型導電層)3の一部に至るまで除去し、メサ構造6を形成する。 The silicon oxide film as a mask, a second conductivity type silicon carbide conductive layer exposed (p + conductive layer) by 5 regions, for example, reactive ion etching (RIE) a second conductivity type silicon carbide conductive layer (p + conductive layer) 5, was removed down to the part of the first conductivity type silicon carbide conductive layer (n + conductive layer) 3, to form a mesa structure 6. メサ構造の高さおよび幅は、たとえば、それぞれ4μmである。 Height and width of the mesa structure is, for example, a 4μm, respectively. なお、RIE用のマスクは酸化ケイ素膜に限らず、アルミニウムやニッケル等でも良い。 The mask for RIE is not limited to a silicon oxide film, or aluminum or nickel.

本発明のバイポーラ型半導体装置1は、メサ構造の周辺部での電界集中を緩和するために、少なくともpn接合界面からメサ構造の周辺部にかけて、電界緩和構造7を有していることが好ましい。 Bipolar semiconductor device 1 of the present invention, in order to reduce the electric field concentration at the periphery of the mesa structure, at least from the pn junction interface toward the peripheral portion of the mesa structure, it is preferable to have an electric field relaxation structure 7. 本発明のバイポーラ型半導体装置1が前記電界緩和構造7を有すると、pn境界面端部やメサ形状に起因して発生することのある局所的な電界集中を回避し、電界の集中をpn境界面全体に分散させることにより、該半導体装置における局所的な絶縁破壊を回避することができる。 When bipolar semiconductor device 1 of the present invention has the electric field relaxation structure 7, to avoid local field concentration that may occur due to the pn interface end and a mesa shape, pn boundary concentration of an electric field by dispersed throughout the surface, it is possible to avoid local breakdown of the semiconductor device. この電界緩和構造7は、少なくともpn接合界面からメサ周辺部にかけて硼素やアルミニウムをドーパントとしてイオン打込みすることにより形成される。 The electric field relaxation structure 7 is formed by ion implantation of boron or aluminum at least pn junction interface toward mesa periphery as a dopant. イオン打込み後には、Ar等の雰囲気中で温度1600℃〜1800℃で熱処理することにより、注入イオンを活性化させる。 After ion implantation, by thermal treatment at 1600 ° C. to 1800 ° C. in an atmosphere such as Ar, the implanted ions are activated.

本発明のバイポーラ型半導体装置1は、素子表面を保護するための酸化膜8(厚さ40nm程度)を有していることが好ましい。 Bipolar semiconductor device 1 of the present invention preferably has an oxide film 8 (thickness of about 40 nm) to protect the device surface. この酸化膜8は、たとえば熱酸化法により形成される。 The oxide film 8 is formed, for example, by thermal oxidation.

本発明のバイポーラ型半導体装置1用のカソード電極9およびアノード電極10は、たとえば以下の方法で形成することができる。 A cathode electrode 9 and the anode electrode 10 of the bipolar type semiconductor device 1 of the present invention can be formed for example by the following method. まず、前述同様、フォトリソグラフィー技術およびフッ酸を使用して、第1導電型炭化珪素単結晶基板(n +基板)2および第2導電型炭化珪素導電層(p +型導電層)5から不要な酸化膜8を除去し、炭化珪素導電層を露出させる。 First, the same manner as described above, by using the photolithography technique and hydrofluoric acid, unnecessary from the first conductivity type silicon carbide single crystal substrate (n + substrate) 2 and a second conductivity type silicon carbide conductive layer (p + conductive layer) 5 removed Do oxide film 8, to expose the silicon carbide conductive layer. 次にスパッタリング法等を用いて、n +基板2の下面にはカソード電極9としてニッケル(厚さ:たとえば350nm)を、p +型導電層5の上面にはアノード電極1 Then using a sputtering method, or the like, n + nickel as a cathode electrode 9 on the lower surface of the substrate 2 (thickness: for example 350 nm) and, p + type conductive layer on the upper surface of 5 the anode electrode 1
0としてチタン(厚さ:たとえば50nm)およびアルミニウム(厚さ:たとえば125nm)の金属薄膜を順に形成する。 0 as titanium (thickness: e.g. 50 nm) and aluminum: forming a metal thin film (thickness for example 125 nm) in this order. これらの電極は、金属薄膜を形成した後、熱処理を行うことで合金化され、オーミック電極となる。 These electrodes can be formed by forming a metal thin film, is alloyed by a heat treatment is carried out, the ohmic electrode.

また本発明において、SiC単結晶の結晶型、結晶面などは、特に限定されるものではなく、各種のものについて本発明の効果を得ることができる。 In the present invention, the crystal type SiC single crystal, such as crystal surface is not limited in particular, it is possible to obtain the effect of the present invention for various things.
上述したバイポーラ型半導体装置1においては、第1導電型がn型、第2導電型がp型(n +基板2と、n +型導電層3と、p +型高ドーピング層4と、p +型導電層5とがこの順序で積層されている)であるが、導電型が反対、すなわち第1導電型がp型、第2導電型がn型(p +基板2と、p +型導電層3と、n +型高ドーピング層(n +型イオン打込み層)4と、n +型導電層5とがこの順序で積層されている)であってもよい。 In bipolar semiconductor device 1 described above, the first conductivity type is n-type, the second conductivity type is a p-type (n + substrate 2, and n + type conductive layer 3, the p + -type high doped layer 4, p + conductive layer 5 and is is a this is laminated in the order), conductivity type opposite, i.e. the first conductivity type is p-type, the second conductivity type is an n-type (p + substrate 2, p + -type a conductive layer 3, n + -type highly-doped layer and the (n + ion implanted layer) 4, and the n + conductive layer 5 may be a are laminated in this order).

以下、実施例により本発明をより具体的に説明するが、本発明はこれらの実施例に限定されるものではない。 Hereinafter, the present invention will be described more specifically with reference to Examples, the present invention is not limited to these examples.
[実施例] [Example]
以下の手順により、図1に示したSiCツェナーダイオード(以下「素子」ともいう。)を複数個作製した。 The following procedure (hereinafter also referred to as "elements".) SiC Zener diode shown in Figure 1 has a plurality prepared.

まず昇華法(改良レーリー法)より製造されたSiCバルク結晶をスライスして得られた、n型の4H−SiC単結晶基板であるn +基板2(ドナー密度7×10 18 cm -3 、厚さ400μm)の上に、エピタキシャル成長法によってn +基板2と同一の結晶型であるn +型のSiC単結晶膜を成長させ、n +型導電層3を形成した。 It was first obtained by slicing the sublimation method (modified Lely method) SiC bulk crystal produced from, n + substrate 2 is an n-type 4H-SiC single crystal substrate (donor density 7 × 10 18 cm -3, thickness over the 400 [mu] m), by an epitaxial growth method to grow the n + -type SiC single crystal film of the same crystal type and the n + substrate 2 to form the n + type conductive layer 3. +型導電層3は窒素をドーパントとして含有しており、n +型導電層3のドナー密度は2×10 19 cm -3であった。 n + conductive layer 3 is to contain nitrogen as a dopant, a donor density of n + type conductive layer 3 was 2 × 10 19 cm -3.

続いて、各n +型導電層3の表面にアルミニウムをイオン打込みすることでp型イオン打込み層4を形成した。 Subsequently, to form a p-type ion implanted layer 4 by ion implantation of aluminum on the surface of the n + conductive layer 3. イオン打込み条件は30keVの打込みエネルギーにてドーズ量が4×10 15 cm -2となるような条件で実施した。 Ion implantation conditions were carried out under the condition the dose is 4 × 10 15 cm -2 at implantation energy of 30 keV. この条件におけるドーピング密度の深さ方向のプロファイルは、打込み表面からの深さ30nmにおいて最大ドーピング密度1×10 21 cm -3を示すものであった。 Depth profile of the doping density in these conditions were those showing a maximum doping density 1 × 10 21 cm -3 at a depth 30nm from implantation surface. すなわち、厚さ30nm、最大ドーピング密度1×10 21 cm -3のp +型高ドーピング層4を形成した。 That is, to form a thick 30 nm, the maximum doping density 1 × 10 21 p + -type highly-doped layer 4 of cm -3.

イオンを打込んだ後、後述するp +型導電層5を形成する前に、Ar雰囲気中で3分間、温度1800℃の熱処理をすることにより、打込まれた前記イオン(注入イオン)を活性化させた。 After implanting ions, before the formation of the p + conductive layer 5 to be described later, 3 minutes in an Ar atmosphere, by the heat treatment at temperature 1800 ° C., the implanted the ion (implanted ions) activity It was of.

+型イオン打込み層4を形成した後、このp +型イオン打込み層4の上にエピタキシャル成長法によってp +型のSiC単結晶膜を成長させて、p +型導電層5を形成した。 After forming the p + ion implanted layer 4, the p + ion implanted layer is grown p + -type SiC single crystal film by epitaxial growth on a 4 to form a p + conductive layer 5. + p +
型導電層5はアルミニウムをドーパントとして含有しており、p +型導電層5のアクセプタ密度は8×10 18 cm -3 〜8×10 19 cm -3であった。 Conductive layer 5 has contain aluminum as a dopant, an acceptor density of the p + conductive layer 5 was 8 × 10 18 cm -3 ~8 × 10 19 cm -3.

次に、p +型導電層5の上にCVD法により厚さ10μm程度の酸化ケイ素膜を形成した。 Next, a silicon oxide film having a thickness of about 10μm by the CVD method on the p + conductive layer 5. この酸化ケイ素膜上に、フォトリソグラフィー技術により、メサ形状に対応したフォトレジスト膜を形成した。 On this silicon oxide film, by photolithography, to form a photoresist film corresponding to the mesa structure. 続いてフッ化水素酸により、フォトレジスト膜のない部分、すなわち露出した酸化ケイ素膜を除去した。 By subsequently hydrofluoric acid, to remove a portion having no photoresist film, i.e., the exposed silicon oxide film. この酸化ケイ素膜をマスクとして、反応性イオンエッチング(RIE)により、露出しているp +型導電層5の領域から、n +型導電層3の一部に至るまで除去し、高さおよび幅が各4μmであるメサ構造6を形成した。 The silicon oxide film as a mask, reactive ion etching (RIE), to remove from the area of the p + conductive layer 5 exposed, up to the part of the n + conductive layer 3, the height and width There was formed a mesa structure 6 is each 4 [mu] m.

次に、メサ周辺部での電界集中を緩和するために、アルミニウムをドーパントとして、イオン打込みにより電界緩和構造7を形成した。 Next, in order to relax the electric field concentration in the mesa periphery, aluminum as a dopant to form the field relaxation structure 7 by ion implantation. イオン打込み後、Ar雰囲気中で1600℃〜1800℃の熱処理にて注入イオンを活性化させた。 After ion implantation, to activate the implanted ions by heat treatment at 1600 ° C. to 1800 ° C. in an Ar atmosphere.

次に、素子表面を保護するため、電極を除く素子表面に熱酸化法により厚さ40nm程度の酸化膜8を形成した。 Next, in order to protect the device surface, to form an oxide film 8 having a thickness of about 40nm by the thermal oxidation method on the surface of the device except for the electrode.
続いて前述同様、フォトリソグラフィー技術およびフッ酸を使用して、n +基板2およびp +型導電層5から不要な酸化ケイ素膜および酸化膜8を除去し、炭化珪素導電層を露出させた。 Then the same manner as described above, by using the photolithography technique and hydrofluoric acid, to remove an unnecessary silicon oxide film and the oxide film 8 from the n + substrate 2 and the p + conductive layer 5 to expose the silicon carbide conductive layer. 次にスパッタリング法を用いて、n +基板2の下面にはカソード電極9としてニッケル(厚さ350nm)の金属薄膜形成した後、1100℃で熱処理することにより合金化し、オーミック電極を得た。 Then by sputtering, on the lower surface of the n + substrate 2 after forming a thin metal film of nickel (thickness 350 nm) as a cathode electrode 9, alloyed by heat treatment at 1100 ° C., to obtain an ohmic electrode. 同様にp +型導電層5の上面にはアノード電極10としてチタン(厚さ50nm)およびアルミニウム(厚さ125nm)の金属薄膜を順に形成した後、900℃で熱処理することにより合金化し、オーミック電極を得た。 Similarly after the upper surface of the p + conductive layer 5 forming a metal thin film of titanium (thickness 50 nm) and aluminum (thickness 125 nm) as the anode electrode 10 in sequence, alloyed by heat treatment at 900 ° C., the ohmic electrode It was obtained.

[比較例] [Comparative Example]
p+型イオン打込み層4を形成しなかった以外は実施例と同様の方法により複数個の素子を製造した。 Except for not forming the p + ion implanted layer 4 was prepared a plurality of elements by a method similar to Example. なお、n +型導電層3のドナー密度は1×10 19 cm -3であり、p +型導電層5のアクセプタ密度は1×10 18 cm -3 〜5×10 18 cm -3であった。 Incidentally, the donor density of n + type conductive layer 3 is 1 × 10 19 cm -3, the acceptor density of the p + conductive layer 5 was 1 × 10 18 cm -3 ~5 × 10 18 cm -3 .

[結果] [result]
図2より、ドナー密度が2×10 19 cm -3の場合、アクセプタ密度を調節することにより得られるツェナー電圧は約15〜30Vである。 From FIG. 2, when the donor density of 2 × 10 19 cm -3, the Zener voltage obtained by adjusting the acceptor density is about 15~30V.

同様に、比較例の場合ドナー密度が1×10 19 cm -3であるところ、アクセプタ密度を調節することにより得られるツェナー電圧は約20〜40Vである。 Similarly, where if the donor density of Comparative Example is 1 × 10 19 cm -3, the Zener voltage obtained by adjusting the acceptor density is about 20~40V.
ツェナー電圧の評価結果を図7に示す。 The evaluation results of the Zener voltage shown in FIG. 実施例の場合は、65%の素子においてツェナー電圧が20±2Vの範囲で得られた(一例として、電流−逆方向電圧特性を図5に示す)。 For example, obtained in the range of 20 ± 2V Zener voltage at 65% of the element (as one example, current - shows reverse voltage characteristics in FIG. 5). 一方、比較例の場合はp型導電層のアクセプタ密度が低くなったことにより、得られたツェナー電圧は40以上と高く、その範囲も40〜75Vと広範囲であった。 On the other hand, by the case of the comparative example was low acceptor density of the p-type conductive layer, resulting zener voltage is as high as 40 or more, its range was also 40~75V and widespread.

このようにn +型導電層3とp +型導電層5との間にp +型イオン打込み層4を設けることで、ツェナー電圧値のばらつきが少なく(歩留まり良く)かつ、イオン打込みのみでp +型導電層を形成した場合には実現不可能な、低いツェナー電圧をもつダイオードを実現することができた。 Thus n + conductive layer 3 and the p + conductive layer 5 and by providing the p + ion implanted layer 4 in between, less variation in Zener voltage value (high yield) and ion implantation only p + If -type conductive layer unfeasible, it was possible to realize a diode having a low Zener voltage.

本発明のバイポーラ型半導体装置(炭化珪素(SiC)ツェナーダイオード)の実施例を示した断面図である。 Is a sectional view showing an embodiment of a bipolar semiconductor device of the present invention (silicon carbide (SiC) Zener diode). pn接合界面付近におけるキャリア密度(ドナー密度およびアクセプタ密度)とツェナー電圧との関係を示すグラフである。 It is a graph showing the relationship between the carrier density (donor density and acceptor density) and the Zener voltage of the pn junction near the interface. アクセプタ密度とツェナー電圧との関係を示すグラフである。 Is a graph showing the relationship between the acceptor density and the Zener voltage. ツェナー電圧とp型導電層に形成される空乏層の厚さとの関係を示すグラフである。 Is a graph showing the relationship between the thickness of a depletion layer formed in the zener voltage and the p-type conductive layer. イオン打込み条件とツェナー電圧との関係を示すグラフである。 Is a graph showing the relationship between ion implantation condition and the Zener voltage. SiCツェナーダイオードの電流−逆方向電圧特性を示すグラフである。 Current of the SiC Zener diode - is a graph showing a reverse voltage characteristics. 実施例および比較例で製造されたバイポーラ型半導体装置のツェナー電圧を示す図である。 It is a diagram illustrating a zener voltage of the bipolar type semiconductor device fabricated in Examples and Comparative Examples.

符号の説明 DESCRIPTION OF SYMBOLS

1 バイポーラ型半導体装置(SiCツェナーダイオード) 1 bipolar semiconductor device (SiC Zener diode)
2 第1導電型炭化珪素単結晶基板(n +基板) 2 a first conductivity type silicon carbide single crystal substrate (n + substrate)
3 第1導電型炭化珪素導電層(n +型導電層) 3 a first conductivity type silicon carbide conductive layer (n + conductive layer)
4 第2導電型高ドーピング層(p +型イオン打込み層) 4 the second conductivity type highly doped layer (p + ion implanted layer)
5 第2導電型炭化珪素導電層(p +型導電層) 5 a second conductivity type silicon carbide conductive layer (p + conductive layer)
6 メサ構造7 電界緩和構造8 酸化膜9 カソード電極10 アノード電極 6 mesa structure 7 field relaxation structure 8 oxide film 9 cathode electrode 10 anode electrode

Claims (10)

  1. メサ構造を有し、第1導電型炭化珪素単結晶基板と、第1導電型炭化珪素導電層と、第2導電型高ドーピング層と、第2導電型炭化珪素導電層とがこの順序で積層されてなり、該第2導電型高ドーピング層のドーピング密度が該第2導電型炭化珪素導電層のドーピング密度よりも高く、ツェナーダイオードであることを特徴とするバイポーラ型半導体装置。 It has a mesa structure, a first conductivity type silicon carbide single crystal substrate, a first conductivity type silicon carbide conductive layer, a second conductivity type highly doped layer, and a second conductivity type silicon carbide conductive layer laminated in this order Ri Na is the doping density of the second conductivity type highly doped layer is higher than the doping density of the second conductivity type silicon carbide conductive layer, bipolar semiconductor device which is a Zener diode.
  2. 前記第1導電型炭化珪素導電層および前記第2導電型炭化珪素導電層がエピタキシャル成長法により形成されてなることを特徴とする請求項1に記載のバイポーラ型半導体装置。 Bipolar semiconductor device according to claim 1, characterized in that said first conductivity type silicon carbide conductive layer and the second conductivity type silicon carbide conductive layer formed by the epitaxial growth method.
  3. 前記高ドーピング層がイオン打込みにより形成されてなることを特徴とする請求項1または2に記載のバイポーラ型半導体装置。 Bipolar semiconductor device according to claim 1 or 2, wherein the high doping layer is characterized by comprising formed by ion implantation.
  4. 第2導電型がp型であって、前記高ドーピング層が、アルミニウムをイオン打込みすることにより形成されてなることを特徴とする請求項3に記載のバイポーラ型半導体装置。 Second conductivity type is a p-type, the highly doped layer is bipolar semiconductor device according to claim 3, characterized in that aluminum formed by formed by ion implantation of.
  5. 第2導電型がn型であって、前記高ドーピング層が、窒素または燐をイオン打込みすることにより形成されてなることを特徴とする請求項3に記載のバイポーラ型半導体装置。 Second conductivity type is an n type, bipolar type semiconductor device according to claim 3, wherein the high doping layer, nitrogen or phosphorus, characterized by comprising been formed by ion implantation.
  6. 前記高ドーピング層の厚さが15nm〜550nmであり、前記高ドーピング層のドーピング密度が1×10 17 cm -3 〜2×10 21 cm -3であることを特徴とする請求項1〜5のいずれかに記載のバイポーラ型半導体装置。 The thickness of the high doped layer is 15Nm~550nm, of claim 1, wherein the doping density of the high doped layer is 1 × 10 17 cm -3 ~2 × 10 21 cm -3 bipolar semiconductor device according to any one.
  7. 請求項1〜6のいずれかに記載のバイポーラ型半導体装置のツェナー電圧の制御方法であって、前記高ドーピング層のドーピング密度を1×10 17 cm -3 〜2×10 21 cm -3とすることにより10〜500Vのツェナー電圧を得ることを特徴とするツェナー電圧の制御方法。 A method of controlling a Zener voltage of the bipolar semiconductor device according to any one of claims 1 to 6, and the one the doping density of the high-doped layer × 10 17 cm -3 ~2 × 10 21 cm -3 the method of the Zener voltage, wherein Rukoto give zener voltage of 10~500V by.
  8. 請求項1〜6のいずれかに記載のバイポーラ型半導体装置のツェナー電圧の制御方法であって、前記第1導電型炭化珪素導電層のドーピング密度を5×10 16 cm -3 〜4×10 19 cm -3とすることにより10〜500Vのツェナー電圧を得ることを特徴とするツェナー電圧の制御方法。 A method of controlling a Zener voltage of the bipolar semiconductor device according to claim 1, wherein the doping density of the first conductivity type silicon carbide conductive layer 5 × 10 16 cm -3 ~4 × 10 19 the method of the Zener voltage, wherein Rukoto give zener voltage of 10~500V with cm -3.
  9. 前記第1導電型炭化珪素単結晶基板の上にエピタキシャル成長法により前記第1導電型炭化珪素導電層を形成し、次いでこの第1導電型炭化珪素導電層の表面に10keV〜500keVの打込みエネルギーで、且つ、ドーズ量が1.5×10 13 〜1×10 17 cm -2となるようなイオン打込み条件にて前記第2導電型高ドーピング層を形成した後、さらにこの第2導電型高ドーピング層の表面にエピタキシャル成長法により前記第2導電型炭化珪素導電層を形成することを特徴とする請求項1〜6のいずれかに記載のバイポーラ型半導体装置の製造方法。 Said first conductivity type silicon carbide conductive layer is formed by epitaxial growth on the first conductive-type silicon carbide single crystal substrate, followed by implantation energy of 10keV~500keV the surface of the first conductivity type silicon carbide conductive layer, and, after forming the second conductivity type highly doped layer at the ion implantation conditions such as the dose is 1.5 × 10 13 ~1 × 10 17 cm -2, further the second conductivity type highly doped layer method for manufacturing a bipolar semiconductor device according to claim 1, on the surface of and forming the second conductivity type silicon carbide conductive layer by epitaxial growth.
  10. 前記高ドーピング層をイオン打込みにより形成し、次いで1600℃以上の温度で熱処理を行うことで打込みイオンを活性化した後、該高ドーピング層の表面にエピタキシャル成長法により第2導電型炭化珪素導電層を形成することを特徴とする請求項9に記載のバイポーラ型半導体装置の製造方法。 Formed by the high doping layer ion implantation, and then after the ion implantation was activated by performing heat treatment at 1600 ° C. or higher, the second conductivity type silicon carbide conductive layer by epitaxial growth on the surface of the high doped layer to method for manufacturing a bipolar semiconductor device according to claim 9, wherein the forming.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5213350B2 (en) * 2007-04-26 2013-06-19 関西電力株式会社 Silicon carbide zener diode
US8445917B2 (en) * 2009-03-20 2013-05-21 Cree, Inc. Bidirectional silicon carbide transient voltage suppression devices
JPWO2010110246A1 (en) * 2009-03-25 2012-09-27 ローム株式会社 Semiconductor device
CN102754213B (en) * 2010-02-23 2015-08-05 菅原良孝 The semiconductor device
KR101049797B1 (en) * 2011-02-28 2011-07-19 주식회사 시지트로닉스 Device and fabrication method of high-performance tvs
JP5717674B2 (en) * 2012-03-02 2015-05-13 株式会社東芝 A method of manufacturing a semiconductor device
US8866148B2 (en) 2012-12-20 2014-10-21 Avogy, Inc. Vertical GaN power device with breakdown voltage control
EP2968729B1 (en) 2013-03-14 2018-08-15 Fresenius Kabi Deutschland GmbH Packaging system for oxygen-sensitive drugs
US9072781B2 (en) 2013-03-14 2015-07-07 Becton, Dickinson France S.A.S. Morphine formulations
JP6178181B2 (en) * 2013-09-12 2017-08-09 株式会社東芝 Semiconductor device and manufacturing method thereof
JP2018088489A (en) 2016-11-29 2018-06-07 株式会社日立製作所 Semiconductor device and manufacturing method thereof power converter

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6083814A (en) * 1998-08-31 2000-07-04 Abb Research Ltd. Method for producing a pn-junction for a semiconductor device of SiC
JP3955396B2 (en) * 1998-09-17 2007-08-08 株式会社ルネサステクノロジ Semiconductor surge absorbing element
JP3630594B2 (en) * 1999-09-14 2005-03-16 株式会社日立製作所 SiC Schottky diode
JP4011848B2 (en) 2000-12-12 2007-11-21 クリー・インコーポレーテッド High withstand voltage semiconductor device
JP4016595B2 (en) * 2000-12-12 2007-12-05 サンケン電気株式会社 Semiconductor device and manufacturing method thereof
US6784520B2 (en) * 2002-04-18 2004-08-31 Matsushita Electric Industrial Co., Ltd. Semiconductor devices constitute constant voltage devices used to raise internal voltage
JP3935446B2 (en) * 2002-04-18 2007-06-20 松下電器産業株式会社 Semiconductor device and manufacturing method thereof
DE10243813A1 (en) * 2002-09-20 2004-04-01 Robert Bosch Gmbh Semiconductor device and process for their preparation
JP4585772B2 (en) * 2004-02-06 2010-11-24 関西電力株式会社 High-withstand voltage wide-gap semiconductor devices and power devices

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