JP5375226B2 - Synchronous rectification type switching regulator and operation control method thereof - Google Patents

Synchronous rectification type switching regulator and operation control method thereof Download PDF

Info

Publication number
JP5375226B2
JP5375226B2 JP2009062659A JP2009062659A JP5375226B2 JP 5375226 B2 JP5375226 B2 JP 5375226B2 JP 2009062659 A JP2009062659 A JP 2009062659A JP 2009062659 A JP2009062659 A JP 2009062659A JP 5375226 B2 JP5375226 B2 JP 5375226B2
Authority
JP
Japan
Prior art keywords
voltage
current
backflow
switch element
synchronous rectification
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009062659A
Other languages
Japanese (ja)
Other versions
JP2010220338A (en
Inventor
淳二 西田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP2009062659A priority Critical patent/JP5375226B2/en
Publication of JP2010220338A publication Critical patent/JP2010220338A/en
Application granted granted Critical
Publication of JP5375226B2 publication Critical patent/JP5375226B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a synchronous rectification switching regulator equipped with a backflow prevention circuit which can prevent a backflow by surely detecting a sign of the generation of the backflow even if an input voltage and an output voltage are changed, and its operation control method. <P>SOLUTION: A backflow detection comparator 7 compares a voltage VLX at a connection part LX, i.e., one of both ends of a synchronous rectification transistor M2, at which a voltage becomes high when the backflow is generated, with a voltage which is smaller than a ground voltage GND, i.e., a reference voltage generated according to the output voltage Vout by an offset voltage Voff which is generated according to the output voltage Vout, and detects the sign of the generation of the backflow from the backflow detection comparator 7 or the generation of the backflow. When receiving a signal CPO which indicates that the sign of the generation of the backflow or the generation of the backflow is detected, a control circuit 6 brings the synchronous rectification transistor M2 into a blocked state by forcibly turning it off. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、非絶縁型スイッチングレギュレータに関し、特に、同期整流トランジスタを備えた同期整流型スイッチングレギュレータの逆流防止回路に関する。   The present invention relates to a non-insulated switching regulator, and more particularly to a backflow prevention circuit for a synchronous rectification switching regulator including a synchronous rectification transistor.

図7は、従来の逆流防止回路を備えた同期整流方式の降圧型スイッチングレギュレータの回路例を示した図である。
図7のスイッチングレギュレータ100では、出力電圧Voutが上昇し、帰還電圧Vfbが基準電圧Vrefよりも大きくなると、誤差増幅回路111の出力電圧である誤差電圧Veが低下する。すると、三角波発振回路113から出力された三角波電圧Vtと交差する位置が低下するため、PWMコンパレータ112から出力されるパルスは、ローレベルの時間が短く、ハイレベルの時間が長くなる。この結果、スイッチングトランジスタM101のオンデューティサイクルが小さくなり、インダクタL101に供給するエネルギー量が減少し、出力電圧Voutは低下する。
FIG. 7 is a diagram showing a circuit example of a synchronous rectification step-down switching regulator including a conventional backflow prevention circuit.
In the switching regulator 100 of FIG. 7, when the output voltage Vout increases and the feedback voltage Vfb becomes larger than the reference voltage Vref, the error voltage Ve that is the output voltage of the error amplifier circuit 111 decreases. Then, since the position where the triangular wave voltage Vt output from the triangular wave oscillation circuit 113 intersects is lowered, the pulse output from the PWM comparator 112 has a short low level time and a high level time. As a result, the on-duty cycle of the switching transistor M101 decreases, the amount of energy supplied to the inductor L101 decreases, and the output voltage Vout decreases.

逆に、出力電圧Voutが低下し、帰還電圧Vfbが基準電圧Vrefよりも小さくなると、誤差電圧Veが上昇する。すると、三角波電圧Vtと交差する位置が上昇するため、PWMコンパレータ112から出力されるパルス信号は、ローレベルの時間が長く、ハイレベルの時間が短くなる。この結果、スイッチングトランジスタM101のオンデューティサイクルが大きくなり、インダクタL101に供給するエネルギー量が増加するため、出力電圧Voutは上昇する。
このような動作を繰り返すことにより、帰還電圧Vfbが基準電圧Vrefと等しい電圧になるように出力電圧Voutが制御される。
Conversely, when the output voltage Vout decreases and the feedback voltage Vfb becomes smaller than the reference voltage Vref, the error voltage Ve increases. Then, since the position where the triangular wave voltage Vt is crossed rises, the pulse signal output from the PWM comparator 112 has a longer low level time and a shorter high level time. As a result, the on-duty cycle of the switching transistor M101 increases and the amount of energy supplied to the inductor L101 increases, so that the output voltage Vout increases.
By repeating such an operation, the output voltage Vout is controlled so that the feedback voltage Vfb becomes equal to the reference voltage Vref.

PWMコンパレータ112の出力信号がハイレベルになると、スイッチングトランジスタM101がオフすると同時に、インバータ回路117の出力信号はローレベルになり、NAND回路118の第1入力端はローレベルになる。また、スイッチングトランジスタM101がオフすると、インダクタL101の逆起電力の作用で接続部LXは負電圧になるため、逆流検出コンパレータ120の出力信号はローレベルになる。この結果、NAND回路118の第2入力端もローレベルになるため、NAND回路118の出力信号はハイレベルになり、同期整流トランジスタM102がオンする。同期整流トランジスタM102がオンすると、接地電圧GNDから同期整流トランジスタM102とインダクタL101を介して出力端子OUTに電流が流れる。   When the output signal of the PWM comparator 112 becomes high level, the switching transistor M101 is turned off and at the same time, the output signal of the inverter circuit 117 becomes low level, and the first input terminal of the NAND circuit 118 becomes low level. When the switching transistor M101 is turned off, the connection LX becomes a negative voltage due to the action of the counter electromotive force of the inductor L101, so that the output signal of the backflow detection comparator 120 becomes a low level. As a result, since the second input terminal of the NAND circuit 118 is also at a low level, the output signal of the NAND circuit 118 is at a high level, and the synchronous rectification transistor M102 is turned on. When the synchronous rectification transistor M102 is turned on, a current flows from the ground voltage GND to the output terminal OUT via the synchronous rectification transistor M102 and the inductor L101.

出力端子OUTから出力される出力電流が小さい場合は、スイッチングトランジスタM101のオンデューティサイクルが極めて小さくなり、インダクタL101に蓄えられるエネルギーが少なくなる。このため、同期整流トランジスタM102がオンしている間に、インダクタL101のエネルギーをすべて放出してしまう。すると、出力コンデンサC101に蓄えられていた電荷がインダクタL101と同期整流トランジスタM102を介して、接地電圧GNDに放電されることによる電流の逆流が発生し、電力変換効率を大きく低下させてしまう。   When the output current output from the output terminal OUT is small, the on-duty cycle of the switching transistor M101 is extremely small, and the energy stored in the inductor L101 is small. For this reason, all the energy of the inductor L101 is released while the synchronous rectification transistor M102 is on. Then, a reverse current flows due to the electric charge stored in the output capacitor C101 being discharged to the ground voltage GND through the inductor L101 and the synchronous rectification transistor M102, and the power conversion efficiency is greatly reduced.

前記逆流が発生すると、接続部LXの電圧は正電圧になり、逆流検出コンパレータ120の出力信号はハイレベルになる。すると、NAND回路118の第2入力端がハイレベルになるため、NAND回路118の出力信号はローレベルになり、同期整流トランジスタM102はオフして遮断状態になる。このようにして、前記逆流を防止することができる。
しかし、逆流検出コンパレータ120やNAND回路118には動作遅れが存在するため、接続部LXの電圧が正電圧になったことを検出してから同期整流トランジスタM102をオフさせるようにしたのでは、実際に同期整流トランジスタM102がオフするまでの間にかなりの逆電流が流れていまい、完全に前記逆流を防止することができなかった。
When the backflow occurs, the voltage at the connection LX becomes a positive voltage, and the output signal of the backflow detection comparator 120 becomes a high level. Then, since the second input terminal of the NAND circuit 118 becomes a high level, the output signal of the NAND circuit 118 becomes a low level, and the synchronous rectification transistor M102 is turned off to be in a cut-off state. In this way, the backflow can be prevented.
However, since there is an operation delay in the backflow detection comparator 120 and the NAND circuit 118, if the synchronous rectification transistor M102 is turned off after detecting that the voltage of the connection portion LX becomes a positive voltage, A considerable reverse current did not flow until the synchronous rectification transistor M102 was turned off, and the reverse flow could not be completely prevented.

このようなことから、図8に示すように、逆流検出コンパレータ120の反転入力端と接地電圧GNDとの間に負電圧である参照電圧Voffを与えていた(例えば、特許文献1参照。)。接続部LXの電圧が上昇し参照電圧Voffを超えた時点で逆流検出コンパレータ120が動作し、実際に同期整流トランジスタM102がオフしたときに、接続部LXの電圧がちょうど接地電圧GNDになるような電圧に、参照電圧Voffを設定する。このようにすることで、前記逆流を完全に防止することができる。また、図8では、逆流検出コンパレータ120やNAND回路118等の動作速度が温度依存性を持ったため、温度に応じて参照電圧Voffの電圧を変化させ、広い温度範囲にわたって前記逆流を防止するようにしていた。   For this reason, as shown in FIG. 8, a reference voltage Voff, which is a negative voltage, is applied between the inverting input terminal of the backflow detection comparator 120 and the ground voltage GND (see, for example, Patent Document 1). When the voltage at the connection portion LX rises and exceeds the reference voltage Voff, the reverse current detection comparator 120 operates, and when the synchronous rectification transistor M102 is actually turned off, the voltage at the connection portion LX becomes just the ground voltage GND. The reference voltage Voff is set as the voltage. By doing in this way, the said backflow can be prevented completely. In FIG. 8, since the operating speed of the backflow detection comparator 120, the NAND circuit 118, and the like has temperature dependence, the voltage of the reference voltage Voff is changed according to the temperature to prevent the backflow over a wide temperature range. It was.

接続部LXの電圧は、同期整流トランジスタM102がオンした直後に最も低下し、時間の経過と共に上昇して接地電圧GNDに近づく。このときの接続部LXの電圧変化速度d(VLX)/dtは、下記(1)式のようになる。
d(VLX)/dt=Vout/L×Ron………………(1)
但し、Ronは同期整流トランジスタM102のオン抵抗であり、LはインダクタL101のインダクタンスである。
The voltage at the connection portion LX decreases most immediately after the synchronous rectification transistor M102 is turned on, rises with time, and approaches the ground voltage GND. The voltage change rate d (VLX) / dt of the connection portion LX at this time is expressed by the following equation (1).
d (VLX) / dt = Vout / L × Ron (1)
Here, Ron is the on-resistance of the synchronous rectification transistor M102, and L is the inductance of the inductor L101.

すなわち、出力電圧Voutが大きいほど接続部LXの電圧上昇速度が速くなることが分かる。このため、出力電圧Voutを可変にし、しかも出力電圧範囲を大きくしたスイッチングレギュレータでは、出力電圧Voutが大きくなるほど、同期整流トランジスタM102がオフするときの接続部LXの電圧が大きくなる。このようなことから、前記逆流を完全に防ぐためには、参照電圧Voffを出力電圧Voutの最大値に合わせて大きく設定する必要があった。   That is, it can be seen that the higher the output voltage Vout, the faster the voltage rise rate of the connection portion LX. Therefore, in a switching regulator in which the output voltage Vout is variable and the output voltage range is increased, the voltage at the connection LX when the synchronous rectification transistor M102 is turned off increases as the output voltage Vout increases. For this reason, in order to completely prevent the backflow, it is necessary to set the reference voltage Voff large in accordance with the maximum value of the output voltage Vout.

しかし、参照電圧Voffを大きな値に設定すると、出力電圧Voutが小さい場合、参照電圧Voffが大き過ぎてインダクタL101のエネルギーがすべて放出される前に同期整流トランジスタM102をオフさせてしまうため、出力電圧Voutのリプルが増加したり、変換効率を低下させたりしてしまうという問題があった。
また、参照電圧Voffとして逆流検出コンパレータ120の差動入力のオフセット電圧を利用する方法が多く用いられており、該差動入力にオフセット電圧を持たせる方法として、差動入力トランジスタの一方の素子サイズを大きくする方法が一般に用いられている。しかし、このような方法では、入力電圧Vinが大きく変動した場合に前記オフセット電圧が変動してしまうという問題があった。
However, if the reference voltage Voff is set to a large value, if the output voltage Vout is small, the reference voltage Voff is too large and the synchronous rectification transistor M102 is turned off before all the energy of the inductor L101 is released. There is a problem that ripple of Vout increases or conversion efficiency is lowered.
Further, a method of using the offset voltage of the differential input of the backflow detection comparator 120 as the reference voltage Voff is often used. As a method of giving the offset voltage to the differential input, one element size of the differential input transistor is used. A method of increasing the value is generally used. However, such a method has a problem that the offset voltage fluctuates when the input voltage Vin fluctuates greatly.

本発明は、このような問題を解決するためになされたものであり、出力電圧Voutのリプルが増加したり、変換効率が低下したりすることなく、入力電圧Vinや出力電圧Voutが変わっても確実に逆流の発生兆候を検出して該逆流を防止することができる逆流防止回路を備えた同期整流型スイッチングレギュレータ及びその動作制御方法を得ることを目的とする。   The present invention has been made to solve such a problem. Even if the input voltage Vin or the output voltage Vout changes without increasing the ripple of the output voltage Vout or reducing the conversion efficiency. It is an object of the present invention to provide a synchronous rectification switching regulator having a backflow prevention circuit capable of reliably detecting the occurrence of backflow and preventing the backflow, and an operation control method thereof.

この発明に係る同期整流型スイッチングレギュレータは、入力端子に入力された入力電圧を、設定された電圧に変換して出力端子から出力電圧として出力する同期整流型スイッチングレギュレータにおいて、
制御電極に入力された制御信号に応じてスイッチングを行う第1スイッチ素子と、
第1スイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
制御電極に入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第2スイッチ素子と、
前記出力端子から出力される出力電圧が前記設定された定電圧になるように前記第1スイッチ素子に対するスイッチング制御を行うと共に、前記第2スイッチ素子に対して前記第1スイッチ素子と相反するスイッチング動作を行わせる制御回路部と、
前記出力端子から前記第2スイッチ素子の方向に電流が流れる逆流の発生検出を行い、該検出結果を示す信号を前記制御回路部に出力する逆流検出回路部と、
を備え、
前記逆流検出回路部は、前記第2スイッチ素子の両端の内、前記逆流が発生した際に電圧が大きくなる方の端部の電圧と、他方の端部の電圧よりも前記設定された電圧に応じて生成した電圧だけ小さくした参照電圧との電圧比較を行って、前記逆流が発生する兆候又は前記逆流の発生の検出を行い、前記制御回路部は、前記逆流検出回路部から前記逆流が発生する兆候又は前記逆流の発生を検出したことを示す信号が入力されると、前記第2スイッチ素子を強制的にオフさせて遮断状態にするものである。
A synchronous rectification switching regulator according to the present invention is a synchronous rectification switching regulator that converts an input voltage input to an input terminal into a set voltage and outputs the output voltage as an output voltage from the output terminal.
A first switch element that performs switching in response to a control signal input to the control electrode;
An inductor charged with an input voltage by the switching of the first switching element is carried out,
A second switch element for synchronous rectification that performs switching in accordance with a control signal input to the control electrode to discharge the inductor;
The switching operation for the first switch element is performed so that the output voltage output from the output terminal becomes the set constant voltage, and the switching operation for the second switch element is opposite to the first switch element. A control circuit unit for performing
A backflow detection circuit unit that detects the occurrence of a backflow in which a current flows from the output terminal in the direction of the second switch element, and outputs a signal indicating the detection result to the control circuit unit;
With
The backflow detection circuit unit is configured such that, of both ends of the second switch element, the voltage at the end where the voltage increases when the backflow occurs and the set voltage than the voltage at the other end A voltage comparison with a reference voltage reduced by the generated voltage is performed to detect an indication that the reverse flow occurs or the occurrence of the reverse flow, and the control circuit unit generates the reverse flow from the reverse flow detection circuit unit. When a signal indicating that this is detected or the occurrence of the backflow is detected, the second switch element is forcibly turned off to be in a cut-off state.

具体的には、前記逆流検出回路部は、差動入力を構成する差動対をなす2つのトランジスタを有する差動増幅回路を備えた逆流検出用のコンパレータからなり、該差動増幅回路の入力オフセット電圧が前記参照電圧をなすようにした。   Specifically, the backflow detection circuit unit includes a backflow detection comparator including a differential amplifier circuit having two transistors forming a differential pair constituting a differential input, and the input of the differential amplifier circuit The offset voltage forms the reference voltage.

また、前記逆流検出用のコンパレータは、前記差動対をなす各トランジスタの一方に、前記制御回路部からの制御信号に応じて、前記出力電圧に応じた電流値になるように生成されたオフセット電流を供給するようにした。   The backflow detection comparator has an offset generated in one of the transistors constituting the differential pair so as to have a current value corresponding to the output voltage in accordance with a control signal from the control circuit unit. An electric current was supplied.

この場合、外部から入力された出力電圧設定信号に応じた電流値の前記オフセット電流を生成して前記逆流検出用のコンパレータに出力するオフセット電流生成回路部を備え、前記制御回路部は、前記出力端子から出力される前記出力電圧に比例した帰還電圧を生成すると共に、前記出力電圧設定信号に応じた基準電圧を生成し、該帰還電圧が該基準電圧と同電圧になるように前記第1スイッチ素子及び前記第2スイッチ素子のスイッチング制御を行うようにした。 In this case, an offset current generation circuit unit that generates the offset current having a current value corresponding to an output voltage setting signal input from the outside and outputs the offset current to the backflow detection comparator is provided, and the control circuit unit includes the output to generate a feedback voltage proportional to the output voltage output from the terminal, generates a criteria voltage corresponding to the output voltage setting signal, the so said feedback voltage becomes the reference voltage and the voltage first Switching control of the switch element and the second switch element is performed.

また、前記差動増幅回路に供給する異なる複数の電流値のバイアス電流を生成して前記逆流検出用のコンパレータに出力するバイアス電流生成回路部を備え、前記逆流検出用のコンパレータは、該バイアス電流生成回路部から入力された各バイアス電流の1つを、前記制御回路部からの制御信号に応じて選択して前記差動増幅回路に供給し、前記制御回路部は、前記逆流検出用のコンパレータに対して、前記第2スイッチ素子をオンさせると同時に前記バイアス電流を増加させて、該コンパレータに入力された電圧の変化に対する応答速度が速くなるようにした。   And a bias current generation circuit unit configured to generate bias currents having different current values to be supplied to the differential amplifier circuit and output the bias currents to the backflow detection comparator, wherein the backflow detection comparator includes the bias current One of the bias currents input from the generation circuit unit is selected according to a control signal from the control circuit unit and supplied to the differential amplifier circuit, and the control circuit unit includes the backflow detection comparator On the other hand, the bias current is increased at the same time when the second switch element is turned on, so that the response speed to the change in the voltage input to the comparator is increased.

また、前記バイアス電流生成回路部は、第1バイアス電流と該第1バイアス電流よりも小さい第2バイアス電流をそれぞれ生成して前記逆流検出用のコンパレータに出力し、前記逆流検出用のコンパレータは、前記制御回路部からの制御信号に応じて、前記第1バイアス電流に前記第2バイアス電流を加えた電流、又は前記第2バイアス電流のいずれか一方を選択して前記差動増幅回路に供給するようにした。   The bias current generation circuit unit generates a first bias current and a second bias current smaller than the first bias current and outputs the first bias current to the counter current detection comparator. The counter current detection comparator includes: In response to a control signal from the control circuit unit, either the current obtained by adding the second bias current to the first bias current or the second bias current is selected and supplied to the differential amplifier circuit. I did it.

また、前記バイアス電流生成回路部及び前記オフセット電流生成回路部は、共通の定電流源からの定電流を基にして、前記各バイアス電流及び前記オフセット電流をそれぞれ生成するようにした。   The bias current generation circuit unit and the offset current generation circuit unit generate the bias current and the offset current, respectively, based on a constant current from a common constant current source.

また、前記定電流源は、前記定電流の電流値を調整する調整手段を備えるようにした。   In addition, the constant current source includes an adjusting unit that adjusts a current value of the constant current.

また、前記逆流検出用のコンパレータは、前記差動増幅回路の出力電圧を増幅して前記制御回路部に出力する増幅回路を備え、該増幅回路は、前記第2バイアス電流を負荷電流源にするようにした。   The backflow detection comparator includes an amplifier circuit that amplifies the output voltage of the differential amplifier circuit and outputs the amplified output voltage to the control circuit unit. The amplifier circuit uses the second bias current as a load current source. I did it.

具体的には、前記定電流源は、前記オフセット電流に比例して前記第1バイアス電流及び前記第2バイアス電流の各電流値が調整されるようにした。   Specifically, in the constant current source, the current values of the first bias current and the second bias current are adjusted in proportion to the offset current.

また、前記制御回路部は、前記逆流検出回路部から前記逆流を検出したことを示す信号が入力されると、直ちに前記第2スイッチ素子をオフさせて遮断状態にすると共に、所定時間後に前記逆流検出回路部に対して逆流検出動作を停止させ、次の制御サイクルで前記第2スイッチ素子をオンさせて導通状態にするときに前記逆流検出回路部に対して逆流検出動作を開始させるようにした。   In addition, when a signal indicating that the backflow is detected is input from the backflow detection circuit unit, the control circuit unit immediately turns off the second switch element and puts it in a shut-off state. The backflow detection operation is stopped for the detection circuit section, and the backflow detection operation is started for the backflow detection circuit section when the second switch element is turned on in the next control cycle to make it conductive. .

また、この発明に係る同期整流型スイッチングレギュレータの動作制御方法は、制御電極に入力された制御信号に応じてスイッチングを行う第1スイッチ素子と、
該第1スイッチ素子のスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
制御電極に入力された制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第2スイッチ素子と、
を備え、
出力端子から出力される出力電圧が、設定された電圧になるように、前記第1のスイッチ素子に対するスイッチング制御を行うと共に、前記第2スイッチ素子に対して前記第1スイッチ素子と相反するスイッチング動作を行わせ、前記入力端子に入力された入力電圧を前記設定された電圧に変換して前記出力端子から出力する同期整流型スイッチングレギュレータの動作制御方法において、
前記スイッチング制御時に前記第2スイッチ素子をオンさせて導通状態にすると同時に、前記第2スイッチ素子の両端の内、前記出力端子から前記第2スイッチ素子の方向に電流が流れる逆流が発生した際に電圧が大きくなる方の端部の電圧と、他方の端部の電圧よりも前記設定された電圧に応じて生成した電圧だけ小さくした参照電圧との電圧比較を行って、前記逆流が発生する兆候又は前記逆流の発生の検出を行い、
前記逆流が発生する兆候又は前記逆流の発生を検出すると、前記第2スイッチ素子を強制的にオフさせて遮断状態になるようにした。
The operation control method of the synchronous rectification type switching regulator according to the present invention includes a first switch element that performs switching according to a control signal input to the control electrode,
An inductor that is charged by an input voltage input to an input terminal by switching of the first switch element;
A second switching element for synchronous rectification that performs switching in accordance with a control signal input to the control electrode and discharges the inductor;
With
Switching control for the first switch element is performed so that the output voltage output from the output terminal becomes a set voltage, and the switching operation for the second switch element is opposite to the first switch element. In the operation control method of a synchronous rectification switching regulator that converts the input voltage input to the input terminal into the set voltage and outputs the voltage from the output terminal.
During the switching control, the second switch element is turned on to be in a conductive state, and at the same time, a reverse flow in which a current flows from the output terminal to the second switch element is generated at both ends of the second switch element. A voltage comparison between the voltage at the end where the voltage is increased and the reference voltage that is smaller than the voltage at the other end by a voltage generated according to the set voltage is an indication that the reverse flow occurs. Alternatively, the occurrence of the backflow is detected,
When an indication of the occurrence of the reverse flow or the occurrence of the reverse flow is detected, the second switch element is forcibly turned off to enter a cut-off state.

具体的には、前記入力端子に入力された入力電圧を、外部から入力された出力電圧設定信号に応じた電圧に変換して前記出力端子から出力し、
前記出力端子から出力される前記出力電圧に比例した帰還電圧を生成すると共に、前記出力電圧設定信号に応じた基準電圧を生成し、
前記帰還電圧が該基準電圧と同電圧になるように前記第1スイッチ素子及び前記第2スイッチ素子のスイッチング制御を行うようにした。

Specifically, the input voltage input to the input terminal is converted to a voltage according to an output voltage setting signal input from the outside, and output from the output terminal,
To generate a feedback voltage proportional to the output voltage output from the output terminal to generate a criteria voltage corresponding to the output voltage setting signal,
Switching control of the first switch element and the second switch element is performed so that the feedback voltage becomes the same voltage as the reference voltage.

また、前記逆流を検出すると、直ちに前記第2スイッチ素子をオフさせて遮断状態にすると共に、所定時間後に前記逆流検出動作を停止し、次の制御サイクルで前記第2スイッチ素子をオンさせて導通状態にするときに前記逆流検出動作を開始するようにした。   Further, when the backflow is detected, the second switch element is immediately turned off to be cut off, the backflow detection operation is stopped after a predetermined time, and the second switch element is turned on in the next control cycle to conduct. The backflow detection operation is started when the state is set.

本発明の同期整流型スイッチングレギュレータ及びその動作制御方法によれば、前記スイッチング制御時に前記第2スイッチ素子をオンさせて導通状態にすると同時に、前記第2スイッチ素子の両端の内、前記出力端子から前記第2スイッチ素子の方向に電流が流れる逆流が発生した際に電圧が大きくなる方の端部の電圧と、前記設定された電圧に応じた電圧に設定される基準電圧との電圧比較を行って、前記逆流が発生する兆候又は前記逆流の発生の検出を行い、前記逆流が発生する兆候又は前記逆流の発生を検出すると、前記第2スイッチ素子を強制的にオフさせて遮断状態にするようにした。このことから、入力電圧や出力電圧が変わっても確実に逆流の発生兆候を検出して該逆流を防止することができる。   According to the synchronous rectification type switching regulator and the operation control method thereof of the present invention, at the time of the switching control, the second switch element is turned on to be in a conductive state, and at the same time, from both output terminals of the second switch element. A voltage comparison is made between the voltage at the end where the voltage increases when a reverse flow in which a current flows in the direction of the second switch element and a reference voltage set to a voltage corresponding to the set voltage. The sign of the reverse flow or the occurrence of the reverse flow is detected, and when the sign of the reverse flow or the occurrence of the reverse flow is detected, the second switch element is forcibly turned off to be in a cut-off state. I made it. Therefore, even if the input voltage or the output voltage changes, it is possible to reliably detect the occurrence of backflow and prevent the backflow.

本発明の第1の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。It is the figure which showed the circuit example of the synchronous rectification type | mold switching regulator in the 1st Embodiment of this invention. 図1の逆流検出コンパレータ7の回路例を示した図である。It is the figure which showed the circuit example of the backflow detection comparator 7 of FIG. 図1のスイッチングレギュレータ1の動作例を示したタイミングチャートである。3 is a timing chart showing an operation example of the switching regulator 1 of FIG. 1. 図1のバイアス/オフセット電流設定回路8の回路例を示した図である。FIG. 2 is a diagram showing a circuit example of a bias / offset current setting circuit 8 in FIG. 1. 図4のディプレッション型NMOSトランジスタM32の構成例を示した図である。FIG. 5 is a diagram illustrating a configuration example of a depletion type NMOS transistor M32 in FIG. 図4のディプレッション型NMOSトランジスタM32の他の構成例を示した図である。FIG. 6 is a diagram showing another configuration example of the depletion type NMOS transistor M32 of FIG. 従来の逆流防止回路を備えた同期整流方式の降圧型スイッチングレギュレータの回路例を示した図である。It is the figure which showed the circuit example of the step-down switching regulator of the synchronous rectification system provided with the conventional backflow prevention circuit. 従来の逆流防止回路を備えた同期整流方式の降圧型スイッチングレギュレータの他の回路例を示した図である。It is the figure which showed the other circuit example of the synchronous rectification system step-down type switching regulator provided with the conventional backflow prevention circuit.

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
図1のスイッチングレギュレータ1は、入力端子INに入力された入力電圧Vinを外部から入力された出力電圧設定信号HYSDによって設定された電圧に降圧して出力電圧Voutとして出力端子OUTから出力する同期整流方式の降圧型スイッチングレギュレータをなしている。
Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a diagram illustrating a circuit example of a synchronous rectification switching regulator according to a first embodiment of the present invention.
The switching regulator 1 of FIG. 1 steps down the input voltage Vin input to the input terminal IN to a voltage set by the output voltage setting signal HYSD input from the outside, and outputs the voltage from the output terminal OUT as the output voltage Vout. This is a step-down switching regulator.

スイッチングレギュレータ1は、入力電圧Vinの出力制御を行うためのスイッチング動作を行うPMOSトランジスタからなるスイッチングトランジスタM1と、NMOSトランジスタからなる同期整流トランジスタM2と、インダクタL1と、出力コンデンサC1と、出力電圧Voutを分圧して帰還電圧Vfbを生成し出力する出力電圧検出用の抵抗R1,R2とを備えている。また、スイッチングレギュレータ1は、外部からの出力電圧設定信号HYSDに応じた基準電圧Vrefを生成して出力する基準電圧発生回路2と、前記帰還電圧Vfbと基準電圧Vrefとの電圧差を増幅して誤差電圧Veを生成し出力する誤差増幅回路3とを備えている。   The switching regulator 1 includes a switching transistor M1 composed of a PMOS transistor, a synchronous rectification transistor M2 composed of an NMOS transistor, an inductor L1, an output capacitor C1, and an output voltage Vout that perform a switching operation for performing output control of the input voltage Vin. Output voltage detection resistors R1 and R2 for generating and outputting a feedback voltage Vfb. Further, the switching regulator 1 amplifies the voltage difference between the feedback voltage Vfb and the reference voltage Vref, and the reference voltage generation circuit 2 that generates and outputs the reference voltage Vref according to the output voltage setting signal HYSD from the outside. And an error amplifier circuit 3 that generates and outputs an error voltage Ve.

また、スイッチングレギュレータ1は、所定の三角波電圧Vtを生成して出力する三角波発振回路4と、三角波電圧Vtと誤差電圧Veとの電圧比較を行って、誤差電圧Veに応じたパルス幅を有するPWM制御を行うためのパルス信号Spwmを生成して出力するPWMコンパレータ5と、PWMコンパレータ5からのパルス信号に応じて、スイッチングトランジスタM1のスイッチング制御を行うための制御信号PHSと、同期整流トランジスタM2のスイッチング制御を行うための制御信号NLSとをそれぞれ生成して出力する制御回路6とを備えている。更に、スイッチングレギュレータ1は、出力端子OUTから同期整流トランジスタM2に向かって電流が流れる逆流の発生兆候の検出を行う逆流検出コンパレータ7と、逆流検出コンパレータ7に対してバイアス電流とオフセット電流の供給を行うバイアス/オフセット電流設定回路8とを備えている。   The switching regulator 1 compares the triangular wave voltage Vt and the error voltage Ve with a triangular wave oscillation circuit 4 that generates and outputs a predetermined triangular wave voltage Vt, and a PWM having a pulse width corresponding to the error voltage Ve. A PWM comparator 5 that generates and outputs a pulse signal Spwm for performing control, a control signal PHS for performing switching control of the switching transistor M1 according to the pulse signal from the PWM comparator 5, and the synchronous rectification transistor M2 A control circuit 6 that generates and outputs a control signal NLS for performing switching control is provided. Furthermore, the switching regulator 1 supplies a bias current and an offset current to the backflow detection comparator 7 that detects the occurrence of a backflow that flows from the output terminal OUT toward the synchronous rectification transistor M2. A bias / offset current setting circuit 8 is provided.

なお、スイッチングトランジスタM1は第1スイッチ素子を、同期整流トランジスタM2は第2スイッチ素子を、基準電圧発生回路2、抵抗R1,R2、誤差増幅回路3、三角波発振回路4、PWMコンパレータ5及び制御回路6は制御回路部を、逆流検出コンパレータ7は逆流検出回路部をそれぞれなす。また、バイアス/オフセット電流設定回路8は、オフセット電流生成回路部をなすと共にバイアス電流生成回路部をなす。また、スイッチングレギュレータ1において、インダクタL1及び出力コンデンサC1を除く各回路を1つのICに集積するようにしてもよく、場合によっては、スイッチングトランジスタM1及び/又は同期整流トランジスタM2、インダクタL1並びに出力コンデンサC1を除く各回路を1つのICに集積するようにしてもよい。   The switching transistor M1 is a first switch element, the synchronous rectifier transistor M2 is a second switch element, a reference voltage generation circuit 2, resistors R1 and R2, an error amplification circuit 3, a triangular wave oscillation circuit 4, a PWM comparator 5, and a control circuit. 6 is a control circuit unit, and the backflow detection comparator 7 is a backflow detection circuit unit. The bias / offset current setting circuit 8 forms an offset current generation circuit unit and a bias current generation circuit unit. In the switching regulator 1, each circuit other than the inductor L1 and the output capacitor C1 may be integrated in one IC. In some cases, the switching transistor M1 and / or the synchronous rectification transistor M2, the inductor L1, and the output capacitor Each circuit except C1 may be integrated in one IC.

入力端子INと接地電圧GNDとの間にはスイッチングトランジスタM1と同期整流トランジスタM2が直列に接続され、スイッチングトランジスタM1と同期整流トランジスタM2との接続部LXと、出力端子OUTとの間にインダクタL1が接続されている。出力端子OUTと接地電圧GNDとの間には、抵抗R1及びR2の直列回路と出力コンデンサC1が並列に接続されている。基準電圧発生回路2には外部からの出力電圧設定信号HYSDが入力されており、抵抗R1と抵抗R2との接続部の電圧である帰還電圧Vfbは誤差増幅回路3の反転入力端に入力されている。誤差増幅回路3の非反転入力端には基準電圧Vrefが入力されており、誤差増幅回路3の出力端はPWMコンパレータ5の反転入力端に接続されている。   A switching transistor M1 and a synchronous rectification transistor M2 are connected in series between the input terminal IN and the ground voltage GND, and an inductor L1 is connected between the connection LX between the switching transistor M1 and the synchronous rectification transistor M2 and the output terminal OUT. Is connected. A series circuit of resistors R1 and R2 and an output capacitor C1 are connected in parallel between the output terminal OUT and the ground voltage GND. An output voltage setting signal HYSD from the outside is input to the reference voltage generation circuit 2, and a feedback voltage Vfb that is a voltage at a connection portion between the resistors R 1 and R 2 is input to the inverting input terminal of the error amplifier circuit 3. Yes. The reference voltage Vref is input to the non-inverting input terminal of the error amplifier circuit 3, and the output terminal of the error amplifier circuit 3 is connected to the inverting input terminal of the PWM comparator 5.

PWMコンパレータ5の非反転入力端には三角波電圧Vtが入力され、PWMコンパレータ5から出力されたパルス信号Spwmは、制御回路6に入力される。制御回路6は、スイッチングトランジスタM1及び同期整流トランジスタM2の各ゲートに制御信号PHS及びNLSを対応して出力し、スイッチングトランジスタM1及び同期整流トランジスタM2の動作制御を行う。
また、逆流検出コンパレータ7の反転入力端は接続部LXに接続され、逆流検出コンパレータ7の非反転入力端は接地電圧GNDに接続されている。逆流検出コンパレータ7の出力信号CPOは制御回路6に入力され、逆流検出コンパレータ7は、制御回路6からの各制御信号FLOCK及びSLOCKによって動作制御される。バイアス/オフセット電流設定回路8には出力電圧設定信号HYSDが入力されており、バイアス/オフセット電流設定回路8は、出力電圧設定信号HYSDに応じたオフセット電流ioffと、所定の第1バイアス電流ib1及び第2バイアス電流ib2をそれぞれ生成して逆流検出コンパレータ7に供給する。
The triangular wave voltage Vt is input to the non-inverting input terminal of the PWM comparator 5, and the pulse signal Spwm output from the PWM comparator 5 is input to the control circuit 6. The control circuit 6 outputs control signals PHS and NLS corresponding to the gates of the switching transistor M1 and the synchronous rectification transistor M2, and controls the operation of the switching transistor M1 and the synchronous rectification transistor M2.
Further, the inverting input terminal of the backflow detection comparator 7 is connected to the connection portion LX, and the non-inverting input terminal of the backflow detection comparator 7 is connected to the ground voltage GND. The output signal CPO of the backflow detection comparator 7 is input to the control circuit 6, and the backflow detection comparator 7 is controlled in operation by the control signals FLOCK and SLOCK from the control circuit 6. An output voltage setting signal HYSD is input to the bias / offset current setting circuit 8, and the bias / offset current setting circuit 8 includes an offset current ioff corresponding to the output voltage setting signal HYSD, a predetermined first bias current ib1, and The second bias current ib2 is generated and supplied to the backflow detection comparator 7.

ここで、出力電圧設定信号HYSDは、例えば、出力端子OUTに接続された負荷回路(図示せず)に含まれるCPU等から出力されるデジタル信号であり、スイッチングレギュレータ1の出力電圧Voutの電圧設定を行うための信号である。
また、基準電圧発生回路2は、出力電圧設定信号HYSDをDA変換して基準電圧Vrefを生成し出力する。このため、出力電圧設定信号HYSDに応じて出力電圧Voutの電圧値を変えることができる。
Here, the output voltage setting signal HYSD is, for example, a digital signal output from a CPU or the like included in a load circuit (not shown) connected to the output terminal OUT, and the voltage setting of the output voltage Vout of the switching regulator 1 is performed. It is a signal for performing.
The reference voltage generation circuit 2 DA converts the output voltage setting signal HYSD to generate and output a reference voltage Vref. For this reason, the voltage value of the output voltage Vout can be changed according to the output voltage setting signal HYSD.

バイアス/オフセット電流設定回路8は、第1バイアス電流ib1、第2バイアス電流ib2、及びオフセット電流ioffをそれぞれ生成して逆流検出コンパレータ7に供給する。なお、第1バイアス電流ib1、第2バイアス電流ib2及びオフセット電流ioffはいずれもシンク電流である。
制御回路6は、入力されたパルス信号Spwmに応じてスイッチングトランジスタM1及び同期整流トランジスタM2を排他的にオンさせて導通状態にするように、スイッチングトランジスタM1及び同期整流トランジスタM2の動作制御を行うと共に、逆流検出コンパレータ7の動作制御を行う。
The bias / offset current setting circuit 8 generates a first bias current ib1, a second bias current ib2, and an offset current ioff, and supplies them to the backflow detection comparator 7. The first bias current ib1, the second bias current ib2 and the offset current ioff are all sink currents.
The control circuit 6 controls the operation of the switching transistor M1 and the synchronous rectification transistor M2 so that the switching transistor M1 and the synchronous rectification transistor M2 are exclusively turned on in accordance with the input pulse signal Spwm to be in a conductive state. The operation of the backflow detection comparator 7 is controlled.

このような構成において、まず、逆流検出コンパレータ7が前記逆流の発生兆候を検出していない場合、すなわち逆流検出コンパレータ7の出力信号CPOがハイレベルである場合の動作について説明する。
このような状態において、出力電圧Voutが大きくなると、誤差増幅回路3からの誤差電圧Veが低下し、PWMコンパレータ5からのパルス信号Spwmのパルス幅が変化する。この結果、スイッチングトランジスタM1がオンする時間が短くなり、それに応じて同期整流トランジスタM2がオンする時間が長くなって、出力電圧Voutが低下するように制御される。
In such a configuration, first, an operation when the backflow detection comparator 7 has not detected the occurrence sign of the backflow, that is, when the output signal CPO of the backflow detection comparator 7 is at a high level will be described.
In this state, when the output voltage Vout increases, the error voltage Ve from the error amplifier circuit 3 decreases, and the pulse width of the pulse signal Spwm from the PWM comparator 5 changes. As a result, the time for which the switching transistor M1 is turned on is shortened, and accordingly, the time for which the synchronous rectification transistor M2 is turned on is lengthened, and the output voltage Vout is controlled to decrease.

また、出力電圧Voutが小さくなると、誤差増幅回路3からの誤差電圧Veが上昇し、PWMコンパレータ5からのパルス信号Spwmのパルス幅が変化する。この結果、スイッチングトランジスタM1がオンする時間が長くなり、それに応じて同期整流トランジスタM2がオンする時間が短くなって、出力電圧Voutが上昇するように制御される。スイッチングレギュレータ1は、このような動作を繰り返して、出力電圧Voutを設定された電圧で一定になるように制御する。   When the output voltage Vout decreases, the error voltage Ve from the error amplifier circuit 3 increases, and the pulse width of the pulse signal Spwm from the PWM comparator 5 changes. As a result, the time for which the switching transistor M1 is turned on is lengthened, and the time for which the synchronous rectification transistor M2 is turned on is shortened accordingly, and the output voltage Vout is controlled to rise. The switching regulator 1 repeats such an operation and controls the output voltage Vout to be constant at a set voltage.

一方、同期整流トランジスタM2がオンしているときに、接続部LXの電圧VLXが正電圧になったことを逆流検出コンパレータ7が検出すると、逆流検出コンパレータ7は出力信号CPOをローレベルにする。制御回路6は、ローレベルの信号CPOが入力されると、直ちに制御信号NLSをローレベルにして同期整流トランジスタM2をオフさせる。但し、逆流検出コンパレータ7の差動入力にはオフセット電圧Voffを持たせてあり、逆流検出コンパレータ7は、接続部LXの電圧VLXが接地電圧GNDに到達する少し前に出力信号CPOをローレベルにして、制御回路6がローレベルの信号CPOを受けて同期整流トランジスタM2をオフさせた時点で、接続部LXの電圧VLXが接地電圧GNDと等しくなるようにしている。逆流検出コンパレータ7のオフセット電圧Voffは、出力電圧設定信号HYSDに応じて変わるようにしているため、出力電圧Voutが大きく変動しても、常に最適なオフセット電圧Voffが設定されるようになっている。   On the other hand, when the backflow detection comparator 7 detects that the voltage VLX of the connection portion LX has become a positive voltage while the synchronous rectification transistor M2 is on, the backflow detection comparator 7 sets the output signal CPO to a low level. When the low-level signal CPO is input, the control circuit 6 immediately sets the control signal NLS to low level to turn off the synchronous rectification transistor M2. However, the differential input of the backflow detection comparator 7 has an offset voltage Voff. The backflow detection comparator 7 sets the output signal CPO to a low level slightly before the voltage VLX of the connection portion LX reaches the ground voltage GND. Thus, when the control circuit 6 receives the low level signal CPO and turns off the synchronous rectification transistor M2, the voltage VLX of the connection portion LX is made equal to the ground voltage GND. Since the offset voltage Voff of the backflow detection comparator 7 changes according to the output voltage setting signal HYSD, the optimum offset voltage Voff is always set even if the output voltage Vout varies greatly. .

図2は、逆流検出コンパレータ7の回路例を示した図であり、図2を使用して逆流検出コンパレータ7の動作についてもう少し詳細に説明する。
図2において、バイアス/オフセット電流設定回路8は、端子Ib1からシンク電流である第1バイアス電流ib1を、端子Ib2からシンク電流である第2バイアス電流ib2をそれぞれ出力し、端子Ioffからシンク電流であるオフセット電流ioffを出力する。バイアス/オフセット電流設定回路8は、入力された出力電圧設定信号HYSD信号に応じてオフセット電流ioffを変化させる。
FIG. 2 is a diagram showing a circuit example of the backflow detection comparator 7. The operation of the backflow detection comparator 7 will be described in more detail with reference to FIG.
In FIG. 2, the bias / offset current setting circuit 8 outputs a first bias current ib1 that is a sink current from the terminal Ib1, a second bias current ib2 that is a sink current from the terminal Ib2, and a sink current from the terminal Ioff. A certain offset current ioff is output. The bias / offset current setting circuit 8 changes the offset current ioff in accordance with the input output voltage setting signal HYSD signal.

逆流検出コンパレータ7は、PMOSトランジスタM11〜M20及びNMOSトランジスタM21〜M24で構成されている。
PMOSトランジスタM11及びM13はカレントミラー回路を形成しており、PMOSトランジスタM11及びM13において、各ソースは入力電圧Vinにそれぞれ接続され、各ゲートは接続され該接続部はPMOSトランジスタM11のドレインに接続されている。PMOSトランジスタM11のドレインはバイアス/オフセット電流設定回路8の端子Ib1に接続されている。差動対をなすPMOSトランジスタM19及びM20の各ソースは接続され、該接続部とPMOSトランジスタM13のドレインとの間にPMOSトランジスタM14が接続されている。PMOSトランジスタM14のゲートには制御回路6からの制御信号FLOCKが入力されている。
The backflow detection comparator 7 includes PMOS transistors M11 to M20 and NMOS transistors M21 to M24.
The PMOS transistors M11 and M13 form a current mirror circuit. In the PMOS transistors M11 and M13, each source is connected to the input voltage Vin, each gate is connected, and the connection portion is connected to the drain of the PMOS transistor M11. ing. The drain of the PMOS transistor M11 is connected to the terminal Ib1 of the bias / offset current setting circuit 8. The sources of the PMOS transistors M19 and M20 forming a differential pair are connected, and the PMOS transistor M14 is connected between the connection portion and the drain of the PMOS transistor M13. A control signal FLOCK from the control circuit 6 is input to the gate of the PMOS transistor M14.

PMOSトランジスタM19のゲートは、反転入力端をなし電圧VLXが入力されており、PMOSトランジスタM20のゲートは、非反転入力端をなし接地電圧GNDが入力されている。PMOSトランジスタM19のドレインと接地電圧GNDとの間にはNMOSトランジスタM22が接続されており、PMOSトランジスタM20のドレインと接地電圧GNDとの間にはNMOSトランジスタM23が接続されている。NMOSトランジスタM22及びM23の各ゲートは接続され、該接続部はNMOSトランジスタM22のドレインに接続されており、NMOSトランジスタM22及びM23はカレントミラー回路を形成している。   The gate of the PMOS transistor M19 has an inverting input terminal, and the voltage VLX is input. The gate of the PMOS transistor M20 has a non-inverting input terminal, and the ground voltage GND is input. An NMOS transistor M22 is connected between the drain of the PMOS transistor M19 and the ground voltage GND, and an NMOS transistor M23 is connected between the drain of the PMOS transistor M20 and the ground voltage GND. The gates of the NMOS transistors M22 and M23 are connected, and the connection is connected to the drain of the NMOS transistor M22. The NMOS transistors M22 and M23 form a current mirror circuit.

PMOSトランジスタM19及びM20の各ソースの接続部とバイアス/オフセット電流設定回路8の端子Ioffとの間には、PMOSトランジスタM18とNMOSトランジスタM21が直列に接続され、PMOSトランジスタM18及びNMOSトランジスタM21の各ゲートには制御回路6からの制御信号SLOCKがそれぞれ入力されている。PMOSトランジスタM18とNMOSトランジスタM21との接続部は、PMOSトランジスタM19とNMOSトランジスタM22との接続部に接続されている。   A PMOS transistor M18 and an NMOS transistor M21 are connected in series between a connection portion of each source of the PMOS transistors M19 and M20 and a terminal Ioff of the bias / offset current setting circuit 8, and each of the PMOS transistor M18 and the NMOS transistor M21 is connected. A control signal SLOCK from the control circuit 6 is input to each gate. A connection portion between the PMOS transistor M18 and the NMOS transistor M21 is connected to a connection portion between the PMOS transistor M19 and the NMOS transistor M22.

PMOSトランジスタM12及びM17はカレントミラー回路を形成しており、PMOSトランジスタM12及びM17において、各ソースは入力電圧Vinにそれぞれ接続され、各ゲートは接続され該接続部はPMOSトランジスタM12のドレインに接続されると共にPMOSトランジスタM16のゲートに接続されている。PMOSトランジスタM12のドレインはバイアス/オフセット電流設定回路8の端子Ib2に接続されている。
PMOSトランジスタM17と接地電圧GNDとの間にはNMOSトランジスタM24が接続され、NMOSトランジスタM24のゲートは、PMOSトランジスタ20とNMOSトランジスタM23との接続部に接続されている。
The PMOS transistors M12 and M17 form a current mirror circuit. In the PMOS transistors M12 and M17, each source is connected to the input voltage Vin, each gate is connected, and the connection is connected to the drain of the PMOS transistor M12. And connected to the gate of the PMOS transistor M16. The drain of the PMOS transistor M12 is connected to the terminal Ib2 of the bias / offset current setting circuit 8.
An NMOS transistor M24 is connected between the PMOS transistor M17 and the ground voltage GND, and a gate of the NMOS transistor M24 is connected to a connection portion between the PMOS transistor 20 and the NMOS transistor M23.

PMOSトランジスタM17に並列にPMOSトランジスタM15が接続され、PMOSトランジスタM15のゲートには制御回路6からの制御信号SLOCKが入力されており、PMOSトランジスタM15及びM17の各ドレインの接続部と、PMOSトランジスタM19及びM20の各ソースの接続部との間にPMOSトランジスタM16が接続されている。PMOSトランジスタM17とNMOSトランジスタM24との接続部が電流検出コンパレータ7の出力端をなし、該接続部から出力信号CPOが出力される。   A PMOS transistor M15 is connected in parallel to the PMOS transistor M17, and a control signal SLOCK from the control circuit 6 is input to the gate of the PMOS transistor M15. The connection between the drains of the PMOS transistors M15 and M17, and the PMOS transistor M19 And a PMOS transistor M16 is connected between each source connection of M20. A connection portion between the PMOS transistor M17 and the NMOS transistor M24 serves as an output terminal of the current detection comparator 7, and an output signal CPO is output from the connection portion.

このような構成において、PMOSトランジスタM13,M14,M19,M20及びNMOSトランジスタM22,M23が差動増幅回路を形成しており、逆流検出コンパレータ7の初段の増幅回路をなしている。NMOSトランジスタM22とM23は、前記差動増幅回路の差動対をなす差動入力トランジスタであるPMOSトランジスタM19及びM20の負荷をなしており、PMOSトランジスタM13が前記差動増幅回路のバイアス電流源になっている。PMOSトランジスタM13はPMOSトランジスタM11とカレントミラー回路を構成しているため、PMOSトランジスタM13のドレイン電流は第1バイアス電流ib1と同電流になる。PMOSトランジスタM14は、制御信号FLOCKによってオン/オフ制御され、前記差動増幅回路への第1バイアス電流ib1の供給/遮断の制御を行う。   In such a configuration, the PMOS transistors M13, M14, M19, M20 and the NMOS transistors M22, M23 form a differential amplifier circuit, and form the first stage amplifier circuit of the backflow detection comparator 7. The NMOS transistors M22 and M23 constitute a load of PMOS transistors M19 and M20 which are differential input transistors forming a differential pair of the differential amplifier circuit, and the PMOS transistor M13 serves as a bias current source of the differential amplifier circuit. It has become. Since the PMOS transistor M13 forms a current mirror circuit with the PMOS transistor M11, the drain current of the PMOS transistor M13 is the same as the first bias current ib1. The PMOS transistor M14 is ON / OFF controlled by the control signal FLOCK, and controls supply / cutoff of the first bias current ib1 to the differential amplifier circuit.

PMOSトランジスタM17とNMOSトランジスタM24は、2段目の増幅回路を構成しており、前記差動増幅回路の出力電圧を更に増幅して制御信号CPOとして出力する。NMOSトランジスタM24のゲートが前記2段目の増幅回路の入力端をなしており、PMOSトランジスタM17は、NMOSトランジスタM24の定電流負荷になっている。PMOSトランジスタM17は、PMOSトランジスタM12とカレントミラー回路を構成しているため、PMOSトランジスタM17のドレイン電流は第2バイアス電流ib2と同電流になる。   The PMOS transistor M17 and the NMOS transistor M24 constitute a second stage amplifier circuit, which further amplifies the output voltage of the differential amplifier circuit and outputs it as a control signal CPO. The gate of the NMOS transistor M24 forms the input terminal of the second stage amplifier circuit, and the PMOS transistor M17 is a constant current load of the NMOS transistor M24. Since the PMOS transistor M17 forms a current mirror circuit with the PMOS transistor M12, the drain current of the PMOS transistor M17 is the same as the second bias current ib2.

PMOSトランジスタM15は、制御信号SLOCKによってオン/オフ制御され、PMOSトランジスタM15がオンすると、逆流検出コンパレータ7の出力端は強制的にハイレベル、すなわち入力電Vinにプルアップされる。この場合、PMOSトランジスタM16とPMOSトランジスタM12がカレントミラー回路を構成するため、PMOSトランジスタM16には第2バイアス電流ib2が流れ、該第2バイアス電流ib2は、前記差動増幅回路の第1バイアス電流ib1に加算される。   The PMOS transistor M15 is ON / OFF controlled by the control signal SLOCK. When the PMOS transistor M15 is turned ON, the output terminal of the backflow detection comparator 7 is forcibly pulled up to the high level, that is, the input voltage Vin. In this case, since the PMOS transistor M16 and the PMOS transistor M12 constitute a current mirror circuit, the second bias current ib2 flows through the PMOS transistor M16, and the second bias current ib2 is the first bias current of the differential amplifier circuit. It is added to ib1.

PMOSトランジスタM18の素子サイズは、PMOSトランジスタM19及びM20の素子サイズよりも大きく、このため、制御信号SLOCKがローレベルになると、PMOSトランジスタM18のドレイン電流の方がPMOSトランジスタM20のドレイン電流よりも大きくなる。PMOSトランジスタM18のドレイン電流がNMOSトランジスタM22のドレイン電流になり、PMOSトランジスタM20のドレイン電流がNMOSトランジスタM23のドレイン電流になるため、NMOSトランジスタM23のドレイン電圧が低下してNMOSトランジスタM24をオフさせる。   The device size of the PMOS transistor M18 is larger than the device sizes of the PMOS transistors M19 and M20. Therefore, when the control signal SLOCK becomes low level, the drain current of the PMOS transistor M18 is larger than the drain current of the PMOS transistor M20. Become. Since the drain current of the PMOS transistor M18 becomes the drain current of the NMOS transistor M22 and the drain current of the PMOS transistor M20 becomes the drain current of the NMOS transistor M23, the drain voltage of the NMOS transistor M23 decreases to turn off the NMOS transistor M24.

なお、後述するように制御信号SLOCKがローレベルのときは、PMOSトランジスタM19のゲート電圧である接続部LXの電圧VLXは正電圧になっており、PMOSトランジスタM19のドレイン電流はほとんど流れないため、前記動作に関与することはない。また、PMOSトランジスタM18がオンしている間は、NMOSトランジスタM21はオフしているため、オフセット電流ioffも前記動作に関与することはない。
制御信号SLOCKがハイレベルになると、PMOSトランジスタM18がオフすると共にNMOSトランジスタM21がオンするため、オフセット電流ioffはPMOSトランジスタM19のドレイン電流に加算され、PMOSトランジスタM19とM20のゲート電圧にオフセット電圧Voffが発生する。オフセット電圧Voffは、オフセット電流ioffに応じて変化する。
As will be described later, when the control signal SLOCK is at a low level, the voltage VLX of the connection portion LX which is the gate voltage of the PMOS transistor M19 is a positive voltage, and the drain current of the PMOS transistor M19 hardly flows. It does not participate in the operation. Since the NMOS transistor M21 is off while the PMOS transistor M18 is on, the offset current ioff does not participate in the operation.
When the control signal SLOCK becomes high level, the PMOS transistor M18 is turned off and the NMOS transistor M21 is turned on. Therefore, the offset current ioff is added to the drain current of the PMOS transistor M19, and the offset voltage Voff is added to the gate voltages of the PMOS transistors M19 and M20. Will occur. The offset voltage Voff changes according to the offset current ioff.

図3は、図1のスイッチングレギュレータ1の動作例を示したタイミングチャートである。なお、図3では、ibは逆流検出コンパレータ7の初段増幅回路である前記差動増幅回路に供給されるバイアス電流であり、区間1は逆流が発生するサイクルを、区間2は逆流が発生しないサイクルをそれぞれ示している。
図2及び図3を参照して、逆流検出コンパレータ7の動作について更に詳しく説明する。
まず、区間1について説明する。
時刻t0で、制御信号PHSがローレベルになり、スイッチングトランジスタM1がオンし、電圧VLXは入力電圧Vinまで上昇してインダクタL1にエネルギーが供給される。
FIG. 3 is a timing chart showing an operation example of the switching regulator 1 of FIG. In FIG. 3, ib is a bias current supplied to the differential amplifier circuit, which is the first stage amplifier circuit of the reverse current detection comparator 7. Section 1 is a cycle in which reverse current occurs, and section 2 is a cycle in which no reverse current occurs. Respectively.
The operation of the backflow detection comparator 7 will be described in more detail with reference to FIGS.
First, section 1 will be described.
At time t0, the control signal PHS becomes low level, the switching transistor M1 is turned on, the voltage VLX rises to the input voltage Vin, and energy is supplied to the inductor L1.

また、制御回路6は、制御信号FLOCKをハイレベルにすると共に制御信号SLOCKをローレベルにする。制御信号FLOCKがハイレベルになると、PMOSトランジスタM14がオフするため、前記差動増幅回路への第1バイアス電流ib1の供給は遮断される。制御信号SLOCKがローレベルになるとPMOSトランジスタM15がオンして出力信号CPOをプルアップし、第2バイアス電流ib2がPMOSトランジスタM16を介して前記差動増幅回路へ供給されるため、前記差動増幅回路のバイアス電流は第2バイアス電流ib2だけになる。同時に、PMOSトランジスタM18がオンし、NMOSトランジスタM24をオフさせるため、出力信号CPOはハイレベルに固定される。   Further, the control circuit 6 sets the control signal FLOCK to the high level and sets the control signal SLOCK to the low level. When the control signal FLOCK becomes high level, the PMOS transistor M14 is turned off, so that the supply of the first bias current ib1 to the differential amplifier circuit is cut off. When the control signal SLOCK becomes low level, the PMOS transistor M15 is turned on to pull up the output signal CPO, and the second bias current ib2 is supplied to the differential amplifier circuit via the PMOS transistor M16. The circuit bias current is only the second bias current ib2. At the same time, the PMOS transistor M18 is turned on and the NMOS transistor M24 is turned off, so that the output signal CPO is fixed at a high level.

次に、時刻t1で、制御信号PHSがハイレベルになってスイッチングトランジスタM1がオフし、同時に制御信号NLSがハイレベルになって同期整流トランジスタM2がオンする。すると、インダクタL1の逆起電力の作用で接続部LXの電圧VLXが負電圧まで低下する。この後、インダクタL1のエネルギーの放出に伴って電圧VLXは上昇する。このときの電圧VLXの電圧上昇速度d(VLX)/dtは、前記(1)式で表される。すなわち、出力電圧Voutが大きいほど電圧VLXの電圧上昇速度が速い。   Next, at time t1, the control signal PHS goes high and the switching transistor M1 turns off. At the same time, the control signal NLS goes high and the synchronous rectification transistor M2 turns on. Then, the voltage VLX at the connection portion LX decreases to a negative voltage due to the action of the counter electromotive force of the inductor L1. Thereafter, the voltage VLX increases as the energy of the inductor L1 is released. The voltage increase rate d (VLX) / dt of the voltage VLX at this time is expressed by the above equation (1). That is, as the output voltage Vout increases, the voltage increase rate of the voltage VLX increases.

逆流検出コンパレータ7において、反転入力端の電圧VLXが、非反転入力端の接地電圧GNDを超えてから、実際に同期整流トランジスタM2がオフするまでには遅延時間Tdの遅れが存在し、遅延時間Tdは、大半が逆流検出コンパレータ7によるものである。このようなことから、電圧VLXが、接地電圧GNDに到達するよりも遅延時間Tdだけ前のときの電圧値になると、逆流検出コンパレータ7が動作を開始するようにすれば、同期整流トランジスタM2がオフするタイミングを、電圧VLXが接地電圧GNDに達した時点に合わせることができる。このため、逆流検出コンパレータ7の差動入力にオフセット電圧Voffを設け、オフセット電圧Voffを、電圧VLXが接地電圧GNDに到達するよりも遅延時間Tdだけ前のときの電圧値になるように設定している。更に、前記(1)式から分かるように、電圧VLXの上昇速度は出力電圧Voutに応じて変わるため、オフセット電圧Voffも出力電圧Voutに応じて変化するようにしている。   In the reverse current detection comparator 7, there is a delay time Td from when the voltage VLX at the inverting input terminal exceeds the ground voltage GND at the non-inverting input terminal until the synchronous rectification transistor M2 is actually turned off. Td is mostly due to the backflow detection comparator 7. For this reason, if the voltage VLX reaches a voltage value that is a delay time Td before reaching the ground voltage GND, the synchronous rectification transistor M2 can be operated if the reverse current detection comparator 7 starts operating. The timing of turning off can be matched with the time when the voltage VLX reaches the ground voltage GND. For this reason, an offset voltage Voff is provided at the differential input of the backflow detection comparator 7, and the offset voltage Voff is set to a voltage value when the delay time Td is earlier than the voltage VLX reaches the ground voltage GND. ing. Further, as can be seen from the above equation (1), since the rising speed of the voltage VLX changes according to the output voltage Vout, the offset voltage Voff also changes according to the output voltage Vout.

時刻t1で、制御回路6は、制御信号FLOCKをローレベルにすると共に、制御信号SLOCKをハイレベルにする。制御信号FLOCKがローレベルになると、PMOSトランジスタM14がオンし、前記差動増幅回路に第1バイアス電流ib1が供給される。また、制御信号SLOCKがハイレベルになると、PMOSトランジスタM15及びM18がそれぞれオフし、NMOSトランジスタM21がオンする。
逆流検出コンパレータ7の反転入力端は負電圧になっているため、出力信号CPOはハイレベルである。このため、PMOSトランジスタM17のドレイン電流はNMOSトランジスタM24には流れず、PMOSトランジスタM16を介して前記差動増幅回路のバイアス電流に加算される。このようなことから、前記差動増幅回路のバイアス電流ibは、第1バイアス電流ib1と第2バイアス電流ib2の和になり、逆流検出コンパレータ7の応答速度を速くすることができる。
At time t1, the control circuit 6 sets the control signal FLOCK to low level and sets the control signal SLOCK to high level. When the control signal FLOCK becomes low level, the PMOS transistor M14 is turned on, and the first bias current ib1 is supplied to the differential amplifier circuit. When the control signal SLOCK becomes high level, the PMOS transistors M15 and M18 are turned off, and the NMOS transistor M21 is turned on.
Since the inverting input terminal of the backflow detection comparator 7 is a negative voltage, the output signal CPO is at a high level. For this reason, the drain current of the PMOS transistor M17 does not flow to the NMOS transistor M24 but is added to the bias current of the differential amplifier circuit via the PMOS transistor M16. For this reason, the bias current ib of the differential amplifier circuit is the sum of the first bias current ib1 and the second bias current ib2, and the response speed of the backflow detection comparator 7 can be increased.

また、バイアス/オフセット電流設定回路8のオフセット電流ioffはNMOSトランジスタM21を介してPMOSトランジスタM19に供給される。このため、オフセット電流ioffだけPMOSトランジスタM19のドレイン電流が増加し、逆に、PMOSトランジスタM20のドレイン電流はオフセット電流ioffだけ小さくなる。MOSトランジスタにおけるゲート電圧とドレイン電流は関数であるから、ドレイン電流の増加したPMOSトランジスタM19のゲート‐ソース間電圧Vgs19は、ドレイン電流が減少したPMOSトランジスタM20のゲート‐ソース間電圧Vgs20よりも大きくなる。電圧Vgs19と電圧Vgs20との電圧差がオフセット電圧Voffになり、オフセット電圧Voffはオフセット電流ioffが大きいほど大きくなる。   The offset current ioff of the bias / offset current setting circuit 8 is supplied to the PMOS transistor M19 via the NMOS transistor M21. For this reason, the drain current of the PMOS transistor M19 increases by the offset current ioff, and conversely, the drain current of the PMOS transistor M20 decreases by the offset current ioff. Since the gate voltage and the drain current in the MOS transistor are functions, the gate-source voltage Vgs19 of the PMOS transistor M19 having the increased drain current becomes larger than the gate-source voltage Vgs20 of the PMOS transistor M20 having the decreased drain current. . The voltage difference between the voltage Vgs19 and the voltage Vgs20 becomes the offset voltage Voff, and the offset voltage Voff increases as the offset current ioff increases.

PMOSトランジスタM20のゲートは接地電圧GNDに接続されているため、PMOSトランジスタM19のゲート電圧が、接地電圧GNDよりもオフセット電圧Voffだけ小さい電圧になったときに前記差動増幅回路は平衡になり、更に大きくなると逆流検出コンパレータ7の動作が反転する。すなわち、電圧VLXが接地電圧GNDよりもオフセット電圧Voffだけ小さい電圧になると、逆流検出コンパレータ7は反転動作を開始することになる。   Since the gate of the PMOS transistor M20 is connected to the ground voltage GND, the differential amplifier circuit is balanced when the gate voltage of the PMOS transistor M19 becomes a voltage that is smaller than the ground voltage GND by the offset voltage Voff. When it further increases, the operation of the backflow detection comparator 7 is reversed. That is, when the voltage VLX becomes a voltage that is lower than the ground voltage GND by the offset voltage Voff, the backflow detection comparator 7 starts an inversion operation.

図3の電圧VLXにおいて、実線で示した上昇速度の遅い電圧VLX1である場合は、オフセット電圧VoffをVoff1に設定し、破線で示した上昇速度の速い電圧VLX2である場合は、オフセット電圧VoffをVoff2に設定する。すると、上昇速度の遅い電圧VLX1と上昇速度の速い電圧VLX2の両方において、時刻t2で逆流検出コンパレータ7の反転動作が始まり、遅延時間Td後の時刻t3で逆流検出コンパレータ7の出力信号CPOがローレベルになり、制御回路6は同期整流トランジスタM2をオフさせる。
時刻t3は、電圧VLXがちょうど接地電圧GNDまで上昇した時点であるため、前記逆流は発生せず、しかもインダクタL1のエネルギーをすべて放出しており、出力電圧Voutのリプルが小さく、電力変換効率も最も高くなる。
In the voltage VLX of FIG. 3, when the voltage VLX1 is a slow rising speed indicated by a solid line, the offset voltage Voff is set to Voff1, and when the voltage VLX2 is a fast rising speed VLX2 indicated by a broken line, the offset voltage Voff is Set to Voff2. Then, in both the voltage VLX1 having a slow rising speed and the voltage VLX2 having a fast rising speed, the reverse flow detection comparator 7 starts inverting at time t2, and the output signal CPO of the reverse flow detection comparator 7 is low at time t3 after the delay time Td. At this level, the control circuit 6 turns off the synchronous rectification transistor M2.
Since the time t3 is the time when the voltage VLX has just risen to the ground voltage GND, the reverse flow does not occur, all the energy of the inductor L1 is released, the ripple of the output voltage Vout is small, and the power conversion efficiency is also low. Highest.

制御回路6は、信号CPOがローレベルになると、直ちに制御信号FLOCKをハイレベルにすると共に制御信号SLOCKをローレベルにする。この時点が時刻t4であり、逆流検出コンパレータ7のPMOSトランジスタM15及びM18がそれぞれオンする。すると、図2の説明で述べたように、逆流検出コンパレータ7の出力信号CPOがPMOSトランジスタM15でプルアップされると共に、NMOSトランジスタM24がオフするため、出力信号CPOは直ちにハイレベルに戻る。また、制御信号FLOCKがハイレベルになるため、PMOSトランジスタM14がオフし、前記差動増幅回路の第1バイアス電流ib1の供給が遮断され、前記差動増幅回路のバイアス電流ibは、PMOSトランジスタM16を介して供給される第2バイアス電流ib2だけになる。   When the signal CPO becomes low level, the control circuit 6 immediately sets the control signal FLOCK to high level and sets the control signal SLOCK to low level. This time is time t4, and the PMOS transistors M15 and M18 of the backflow detection comparator 7 are turned on. Then, as described in the description of FIG. 2, the output signal CPO of the backflow detection comparator 7 is pulled up by the PMOS transistor M15 and the NMOS transistor M24 is turned off, so that the output signal CPO immediately returns to the high level. Further, since the control signal FLOCK becomes a high level, the PMOS transistor M14 is turned off, the supply of the first bias current ib1 of the differential amplifier circuit is cut off, and the bias current ib of the differential amplifier circuit is the PMOS transistor M16. Only the second bias current ib2 supplied via the second current is supplied.

このように、時刻t4で逆流検出コンパレータ7の出力信号を固定してしまうため、時刻t4から時刻t5に至る電圧VLXが不安定な期間に、逆流検出コンパレータ7の出力信号CPOを安定させることができる。
次に、区間2について説明を行う。
時刻t5から時刻t6は、前記した時刻t0から時刻t1のときと同じ動作が行われる。時刻t6では、制御信号PHSがハイレベルになってスイッチングトランジスタM1がオフすると共に、制御信号NLSがハイレベルになって同期整流トランジスタM2がオンする。
Thus, since the output signal of the backflow detection comparator 7 is fixed at time t4, the output signal CPO of the backflow detection comparator 7 can be stabilized during the period when the voltage VLX from time t4 to time t5 is unstable. it can.
Next, the section 2 will be described.
From time t5 to time t6, the same operation as that from time t0 to time t1 is performed. At time t6, the control signal PHS goes high and the switching transistor M1 turns off, and the control signal NLS goes high and the synchronous rectification transistor M2 turns on.

更に、制御回路6は、制御信号SLOCKをハイレベルにすると共に制御信号FLOCKをローレベルにする。この結果、逆流検出コンパレータ7の前記差動増幅回路には第1バイアス電流ib1と第2バイアス電流ib2の和が供給され、前記差動増幅回路は高速動作が可能になり、遅延時間Tdを短くすることができる。時刻t6では、スイッチングトランジスタM1がオフする時刻t1と同様、電圧VLXが負電圧になるが、区間1の場合と異なって、同期整流トランジスタM2がオンしている期間に、電圧VLXが、設定されたオフセット電圧まで上昇しないうちに、時刻t7で、次のスイッチングトランジスタM1のオンサイクルに入っている。このため、前記逆流は発生せず、逆流検出コンパレータ7の出力信号CPOも反転しない。   Further, the control circuit 6 sets the control signal SLOCK to high level and sets the control signal FLOCK to low level. As a result, the sum of the first bias current ib1 and the second bias current ib2 is supplied to the differential amplifier circuit of the backflow detection comparator 7, which enables the differential amplifier circuit to operate at high speed and shortens the delay time Td. can do. At time t6, the voltage VLX becomes a negative voltage, similarly to the time t1 when the switching transistor M1 is turned off, but unlike the case of the section 1, the voltage VLX is set during the period in which the synchronous rectification transistor M2 is on. Before the offset voltage rises, the next switching transistor M1 enters the on cycle at time t7. For this reason, the backflow does not occur and the output signal CPO of the backflow detection comparator 7 is not inverted.

このように、制御信号FLOCK及びSLOCKにより、逆流検出コンパレータ7の動作を必要としない期間は、前記差動増幅回路のバイアス電流ibを第2バイアス電流ib2だけにして消費電流を減少させ、逆流検出コンパレータ7の動作が必要な期間は、バイアス電流ibを、第1バイアス電流ib1に第2バイアス電流ib2を加えた値に増加させて応答速度を速くし、遅延時間Tdが短くなるようにしている。このようにすることにより、逆流検出コンパレータ7の応答速度を速くしながら、消費電流の低減を図ることができる。また、オフセット電圧Voffをオフセット電流ioffで発生ささているため、オフセット電圧Voffは入力電圧Vinに影響されなくなり、より安定したオフセット電圧Voffを得ることができる。   As described above, by the control signals FLOCK and SLOCK, during the period when the operation of the backflow detection comparator 7 is not required, the bias current ib of the differential amplifier circuit is set to only the second bias current ib2 to reduce the current consumption, thereby detecting the backflow. During a period in which the operation of the comparator 7 is necessary, the bias current ib is increased to a value obtained by adding the second bias current ib2 to the first bias current ib1 to increase the response speed and shorten the delay time Td. . By doing so, the current consumption can be reduced while increasing the response speed of the backflow detection comparator 7. Further, since the offset voltage Voff is generated by the offset current ioff, the offset voltage Voff is not affected by the input voltage Vin, and a more stable offset voltage Voff can be obtained.

次に、図4は、バイアス/オフセット電流設定回路8の回路例を示した図である。
図4において、バイアス/オフセット電流設定回路8は、NMOSトランジスタM31、M33〜M42、ディプレッション型NMOSトランジスタM32及びエンコーダ21で構成されている。
エンコーダ21は、入力された出力電圧設定信号HYSDを所定の方法でエンコードし、3つの信号SW0〜SW2をそれぞれ生成して出力する。
NMOSトランジスタM31のドレインが端子Ib1をなして第1バイアス電流ib1を出力し、NMOSトランジスタM33のドレインが端子Ib2をなして第2バイアス電流ib2を出力する。
Next, FIG. 4 is a diagram showing a circuit example of the bias / offset current setting circuit 8.
4, the bias / offset current setting circuit 8 includes NMOS transistors M31 and M33 to M42, a depletion type NMOS transistor M32, and an encoder 21.
The encoder 21 encodes the input output voltage setting signal HYSD by a predetermined method, and generates and outputs three signals SW0 to SW2, respectively.
The drain of the NMOS transistor M31 forms the terminal Ib1 and outputs the first bias current ib1, and the drain of the NMOS transistor M33 forms the terminal Ib2 and outputs the second bias current ib2.

NMOSトランジスタM31とM33のゲートは接続され、該接続部にはイネーブル信号ENLが入力されている。イネーブル信号ENLは、逆流検出コンパレータ7の動作のオン/オフ制御を行うためのものであり、イネーブル信号ENLがローレベルときは、バイアス/オフセット電流設定回路8の動作が停止して、逆流検出コンパレータ7への第1バイアス電流ib1及び第2バイアス電流ib2の供給をそれぞれ停止する。   The gates of the NMOS transistors M31 and M33 are connected, and an enable signal ENL is input to the connection portion. The enable signal ENL is used for on / off control of the operation of the backflow detection comparator 7. When the enable signal ENL is at a low level, the operation of the bias / offset current setting circuit 8 is stopped and the backflow detection comparator is operated. 7, the supply of the first bias current ib1 and the second bias current ib2 is stopped.

NMOSトランジスタM31のソースはディプレッション型NMOSトランジスタM32のドレインに接続され、ディプレッション型NMOSトランジスタM32のゲートとソースが接続され、該接続部はNMOSトランジスタM34のドレインに接続されている。NMOSトランジスタM34〜M36、M38、M40及びM42はカレントミラー回路を形成しており、NMOSトランジスタM34〜M36、M38、M40及びM42において、各ソースはそれぞれ接地電圧GNDに接続され、各ゲートは接続され該接続部はNMOSトランジスタM34のドレインに接続されている。   The source of the NMOS transistor M31 is connected to the drain of the depletion type NMOS transistor M32, the gate and source of the depletion type NMOS transistor M32 are connected, and the connection is connected to the drain of the NMOS transistor M34. The NMOS transistors M34 to M36, M38, M40 and M42 form a current mirror circuit. In the NMOS transistors M34 to M36, M38, M40 and M42, each source is connected to the ground voltage GND and each gate is connected. The connecting portion is connected to the drain of the NMOS transistor M34.

NMOSトランジスタM35のドレインはNMOSトランジスタM33のソースに接続され、NMOSトランジスタM38のドレインはNMOSトランジスタM37のソースに、NMOSトランジスタM40のドレインはNMOSトランジスタM39のソースに、NMOSトランジスタM42のドレインはNMOSトランジスタM41のソースにそれぞれ接続されている。NMOSトランジスタM36、M37、M39及びM41の各ドレインは接続され、該接続部は端子Ioffをなしている。また、NMOSトランジスタM37のゲートには信号SW0が、NMOSトランジスタM39のゲートには信号SW1が、NMOSトランジスタM41のゲートには信号SW2がそれぞれ入力されている。
ディプレッション型NMOSトランジスタM32は、0バイアスされているためドレイン電流が所定の定電流になり、該定電流が第1バイアス電流ib1の電流値になる。
The drain of the NMOS transistor M35 is connected to the source of the NMOS transistor M33, the drain of the NMOS transistor M38 is the source of the NMOS transistor M37, the drain of the NMOS transistor M40 is the source of the NMOS transistor M39, and the drain of the NMOS transistor M42 is the NMOS transistor M41. Connected to each source. The drains of the NMOS transistors M36, M37, M39, and M41 are connected, and the connection portion forms a terminal Ioff. The signal SW0 is input to the gate of the NMOS transistor M37, the signal SW1 is input to the gate of the NMOS transistor M39, and the signal SW2 is input to the gate of the NMOS transistor M41.
Since the depletion type NMOS transistor M32 is zero-biased, the drain current becomes a predetermined constant current, and the constant current becomes the current value of the first bias current ib1.

ここで、ディプレッション型NMOSトランジスタM32は、トリミングによって0バイアス時のドレイン電流を調整できるようになっている。該トリミングの方法には既存の方法を使用することができ、例えば、図5に示すように、トリミングヒューズF1〜F3にディプレッション型NMOSトランジスタM51〜M53を対応して直列に接続した各直列回路を並列に接続し、トリミングヒューズF1〜F3をトリミングによって選択的に切断して並列に接続されるトランジスタの個数を変更する方法がある。   Here, the depletion type NMOS transistor M32 can adjust the drain current at zero bias by trimming. As the trimming method, an existing method can be used. For example, as shown in FIG. 5, each series circuit in which depletion type NMOS transistors M51 to M53 are connected in series to the trimming fuses F1 to F3. There is a method of changing the number of transistors connected in parallel by connecting them in parallel and selectively cutting the trimming fuses F1 to F3 by trimming.

また、図6に示すように、ディプレッション型NMOSトランジスタM32のソースとゲートとの間にトリミング抵抗R31を接続し、トリミングによって抵抗R31の抵抗値を変えて、ディプレッション型NMOSトランジスタM32のゲートバイアス電圧を変えることによりディプレッション型NMOSトランジスタM32のドレイン電流を変更する方法等がある。なお、図5のディプレッション型NMOSトランジスタM32、及び図6のトリミング抵抗R31はそれぞれ調整手段をなす。   Further, as shown in FIG. 6, a trimming resistor R31 is connected between the source and gate of the depletion type NMOS transistor M32, and the resistance value of the resistor R31 is changed by trimming, so that the gate bias voltage of the depletion type NMOS transistor M32 is changed. For example, there is a method of changing the drain current of the depletion type NMOS transistor M32 by changing it. Note that the depletion type NMOS transistor M32 of FIG. 5 and the trimming resistor R31 of FIG.

このような構成において、NMOSトランジスタM34とM35はカレントミラー回路を構成しており、NMOSトランジスタM35の素子サイズは、NMOSトランジスタM34の素子サイズよりも小さく、NMOSトランジスタM35のドレイン電流は第1バイアス電流ib1よりも小さくなるようにしてある。NMOSトランジスタM35のドレイン電流が第2バイアス電流ib2になり、該電流はNMOSトランジスタM33を介して端子Ib2から出力される。
また、信号SW0〜SW2の組み合わせによって、NMOSトランジスタM38、M40、M42の各ドレインと端子Ioffとの接続が決定される。
NMOSトランジスタM36の素子サイズもNMOSトランジスタM34の素子サイズより小さく、NMOSトランジスタM36のドレイン電流は第1バイアス電流ib1よりも小さい。NMOSトランジスタM36のドレイン電流はオフセット電流ioffの一部になっている。
In such a configuration, the NMOS transistors M34 and M35 constitute a current mirror circuit, the element size of the NMOS transistor M35 is smaller than the element size of the NMOS transistor M34, and the drain current of the NMOS transistor M35 is the first bias current. It is made smaller than ib1. The drain current of the NMOS transistor M35 becomes the second bias current ib2, and this current is output from the terminal Ib2 via the NMOS transistor M33.
Further, the connection between the drains of the NMOS transistors M38, M40, and M42 and the terminal Ioff is determined by the combination of the signals SW0 to SW2.
The element size of the NMOS transistor M36 is also smaller than the element size of the NMOS transistor M34, and the drain current of the NMOS transistor M36 is smaller than the first bias current ib1. The drain current of the NMOS transistor M36 is a part of the offset current ioff.

NMOSトランジスタM38、M40及びM42において、素子サイズの比は、1:2:4になっており、ドレイン電流の比も1:2:4になっている。信号SW0〜SW2の組み合わせで、NMOSトランジスタM36のドレイン電流に加算されるオフセット電流ioffの一部の電流値を0〜7までの8通りに変化させることができる。端子Ioffから出力されるオフセット電流ioffは、最大でも第1バイアス電流ib1よりも小さい電流値である。   In the NMOS transistors M38, M40 and M42, the element size ratio is 1: 2: 4, and the drain current ratio is 1: 2: 4. A combination of the signals SW0 to SW2 can change the current value of a part of the offset current ioff added to the drain current of the NMOS transistor M36 in eight ways from 0 to 7. The offset current ioff output from the terminal Ioff has a current value smaller than the first bias current ib1 at the maximum.

このように、本第1の実施の形態におけるスイッチングレギュレータは、接続部LXの電圧VLXが参照電圧である接地電圧GND以下であるか否かの検出を行って逆流の発生兆候を検出する逆流検出コンパレータ7に、出力電圧Voutの電圧値に応じて電圧値が変わるオフセット電圧Voffを持たせるようにして、逆流検出の判断基準となる参照電圧の電圧値を出力電圧Voutの電圧値に応じて変えるようにした。このことから、出力電圧Voutのリプルが増加したり、変換効率が低下したりすることなく、入力電圧Vinや出力電圧Voutが変わっても確実に逆流の発生兆候を検出して該逆流を防止することができる。   As described above, the switching regulator according to the first embodiment detects reverse flow detection by detecting whether or not the voltage VLX of the connection portion LX is equal to or lower than the ground voltage GND that is the reference voltage. The comparator 7 is provided with an offset voltage Voff whose voltage value changes according to the voltage value of the output voltage Vout, and the voltage value of the reference voltage serving as a determination criterion for backflow detection is changed according to the voltage value of the output voltage Vout. I did it. Therefore, even if the input voltage Vin or the output voltage Vout is changed without increasing the ripple of the output voltage Vout or reducing the conversion efficiency, the occurrence of the reverse flow is reliably detected and the reverse flow is prevented. be able to.

また、逆流検出を行わない期間は、制御信号FLOCK及びSLOCKにより、前記差動増幅回路のバイアス電流を第2バイアス電流ib2だけにして消費電流を低下させ、逆流検出を行う期間は、バイアス電流を第1バイアス電流ib1と第2バイアス電流ib2との和に増やして応答速度を速くし、逆流検出動作の遅延時間Tdが短くなるようにした。このことから、逆流検出コンパレータ7の応答速度を速くしながら、消費電流の低減を図ることができる。   In addition, during the period in which no backflow detection is performed, the bias current of the differential amplifier circuit is set to the second bias current ib2 only by the control signals FLOCK and SLOCK to reduce the current consumption. In the period during which backflow detection is performed, the bias current is The response speed is increased by increasing the sum of the first bias current ib1 and the second bias current ib2, and the delay time Td of the backflow detection operation is shortened. As a result, the current consumption can be reduced while increasing the response speed of the backflow detection comparator 7.

また、前記差動増幅回路のオフセット電圧Voffをオフセット電流ioffで発生させるようにしたことから、オフセット電圧Voffが入力電圧Vinに影響されなくなり、より安定したオフセット電圧Voffを得ることができる。
更に、逆流検出コンパレータ7が逆流を検出してから、次にスイッチングトランジスタM1がオンするまでの間、逆流検出コンパレータ7の出力信号CPOの信号レベルを元に戻して固定するようにしたことから、同期整流トランジスタM2がオフした後の電圧VLXが不安定な期間に、逆流検出コンパレータ7の出力信号CPOを安定させることができる。
Further, since the offset voltage Voff of the differential amplifier circuit is generated by the offset current ioff, the offset voltage Voff is not affected by the input voltage Vin, and a more stable offset voltage Voff can be obtained.
Further, since the backflow detection comparator 7 detects the backflow and until the switching transistor M1 is turned on next time, the signal level of the output signal CPO of the backflow detection comparator 7 is restored and fixed. The output signal CPO of the backflow detection comparator 7 can be stabilized during the period when the voltage VLX is unstable after the synchronous rectification transistor M2 is turned off.

また、第1バイアス電流ib1、第2バイアス電流ib2及びオフセット電流ioffの基準となる基準電流源を同じにしたことから、該基準電流源からの電流値をトリミングによって調整しても、第1バイアス電流ib1、第2バイアス電流ib2及びオフセット電流ioffの比が変わらないため、オフセット電流ioffがバイアス電流よりも大きくなることはなく、最適なバランスを維持することができる。   Further, since the reference current source that is the reference for the first bias current ib1, the second bias current ib2, and the offset current ioff is the same, the first bias can be adjusted even if the current value from the reference current source is adjusted by trimming. Since the ratio of the current ib1, the second bias current ib2 and the offset current ioff does not change, the offset current ioff does not become larger than the bias current, and an optimal balance can be maintained.

なお、前記第1の実施の形態では、オフセット電流ioffの設定は出力電圧設定信号HYSDを用いて行ったが、これは一例であり、本発明はこの方法に限定するものではなく、出力電圧VoutをADコンバータ等でデジタル信号に変換した信号を出力電圧設定信号HYSDの代わりにエンコーダ21に入力するようにしてもよい。更に、オフセット電流ioffの設定をデジタル制御ではなく、アナログ制御にすることも可能である。
また、前記第1の実施の形態では、PWM制御を使用した降圧型スイッチングレギュレータを例にして説明したが、これは一例であり、本発明は昇圧型スイッチングレギュレータにも適用することができ、更にはPFM制御等の制御を使用した降圧型及び昇圧型の各スイッチングレギュレータにも適用することができる。
In the first embodiment, the offset current ioff is set using the output voltage setting signal HYSD. However, this is an example, and the present invention is not limited to this method. The output voltage Vout is not limited to this method. May be input to the encoder 21 in place of the output voltage setting signal HYSD. Further, the offset current ioff can be set to analog control instead of digital control.
In the first embodiment, the step-down switching regulator using PWM control has been described as an example. However, this is an example, and the present invention can also be applied to a step-up switching regulator. Can also be applied to step-down and step-up switching regulators using control such as PFM control.

1 スイッチングレギュレータ
2 基準電圧発生回路
3 誤差増幅回路
4 三角波発振回路
5 PWMコンパレータ
6 制御回路
7 逆流検出コンパレータ
8 バイアス/オフセット電流設定回路
21 エンコーダ
M1 スイッチングトランジスタ
M2 同期整流トランジスタ
L1 インダクタ
C1 出力コンデンサ
R1,R2 抵抗
M11〜M20 PMOSトランジスタ
M21〜M24,M31,M33〜M42 NMOSトランジスタ
M32 ディプレッション型NMOSトランジスタ
DESCRIPTION OF SYMBOLS 1 Switching regulator 2 Reference voltage generation circuit 3 Error amplification circuit 4 Triangular wave oscillation circuit 5 PWM comparator 6 Control circuit 7 Backflow detection comparator 8 Bias / offset current setting circuit 21 Encoder M1 Switching transistor M2 Synchronous rectification transistor L1 Inductor C1 Output capacitor R1, R2 Resistance M11 to M20 PMOS transistor M21 to M24, M31, M33 to M42 NMOS transistor M32 Depletion type NMOS transistor

特開2006−60977号公報JP 2006-60977 A

Claims (14)

入力端子に入力された入力電圧を、設定された電圧に変換して出力端子から出力電圧として出力する同期整流型スイッチングレギュレータにおいて、
制御電極に入力された制御信号に応じてスイッチングを行う第1スイッチ素子と、
第1スイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
制御電極に入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第2スイッチ素子と、
前記出力端子から出力される出力電圧が前記設定された定電圧になるように前記第1スイッチ素子に対するスイッチング制御を行うと共に、前記第2スイッチ素子に対して前記第1スイッチ素子と相反するスイッチング動作を行わせる制御回路部と、
前記出力端子から前記第2スイッチ素子の方向に電流が流れる逆流の発生検出を行い、該検出結果を示す信号を前記制御回路部に出力する逆流検出回路部と、
を備え、
前記逆流検出回路部は、前記第2スイッチ素子の両端の内、前記逆流が発生した際に電圧が大きくなる方の端部の電圧と、他方の端部の電圧よりも前記設定された電圧に応じて生成した電圧だけ小さくした参照電圧との電圧比較を行って、前記逆流が発生する兆候又は前記逆流の発生の検出を行い、前記制御回路部は、前記逆流検出回路部から前記逆流が発生する兆候又は前記逆流の発生を検出したことを示す信号が入力されると、前記第2スイッチ素子を強制的にオフさせて遮断状態にすることを特徴とする同期整流型スイッチングレギュレータ。
In the synchronous rectification switching regulator that converts the input voltage input to the input terminal to the set voltage and outputs it as the output voltage from the output terminal.
A first switch element that performs switching in response to a control signal input to the control electrode;
An inductor charged with an input voltage by the switching of said first switching element is carried out,
A second switch element for synchronous rectification that performs switching in accordance with a control signal input to the control electrode to discharge the inductor;
The switching operation for the first switch element is performed so that the output voltage output from the output terminal becomes the set constant voltage, and the switching operation for the second switch element is opposite to the first switch element. A control circuit unit for performing
A backflow detection circuit unit that detects the occurrence of a backflow in which a current flows from the output terminal in the direction of the second switch element, and outputs a signal indicating the detection result to the control circuit unit;
With
The backflow detection circuit unit is configured such that, of both ends of the second switch element, the voltage at the end where the voltage increases when the backflow occurs and the set voltage than the voltage at the other end A voltage comparison with a reference voltage reduced by the generated voltage is performed to detect an indication that the reverse flow occurs or the occurrence of the reverse flow, and the control circuit unit generates the reverse flow from the reverse flow detection circuit unit. The synchronous rectification type switching regulator is characterized in that when the signal indicating that the occurrence of the reverse flow or the occurrence of the backflow is detected is input, the second switch element is forcibly turned off to be in a cut-off state.
前記逆流検出回路部は、差動入力を構成する差動対をなす2つのトランジスタを有する差動増幅回路を備えた逆流検出用のコンパレータからなり、該差動増幅回路の入力オフセット電圧が前記参照電圧をなすことを特徴とする請求項1記載の同期整流型スイッチングレギュレータ。   The backflow detection circuit unit includes a backflow detection comparator including a differential amplifier circuit having two transistors forming a differential pair constituting a differential input, and the input offset voltage of the differential amplifier circuit is referred to the reference The synchronous rectification type switching regulator according to claim 1, wherein the voltage is a voltage. 前記逆流検出用のコンパレータは、前記差動対をなす各トランジスタの一方に、前記制御回路部からの制御信号に応じて、前記出力電圧に応じた電流値になるように生成されたオフセット電流を供給することを特徴とする請求項2記載の同期整流型スイッチングレギュレータ。   The backflow detection comparator has an offset current generated so as to have a current value corresponding to the output voltage in accordance with a control signal from the control circuit unit in one of the transistors forming the differential pair. The synchronous rectification type switching regulator according to claim 2, wherein the synchronous rectification type switching regulator is supplied. 外部から入力された出力電圧設定信号に応じた電流値の前記オフセット電流を生成して前記逆流検出用のコンパレータに出力するオフセット電流生成回路部を備え、前記制御回路部は、前記出力端子から出力される前記出力電圧に比例した帰還電圧を生成すると共に、前記出力電圧設定信号に応じた基準電圧を生成し、該帰還電圧が該基準電圧と同電圧になるように前記第1スイッチ素子及び前記第2スイッチ素子のスイッチング制御を行うことを特徴とする請求項3記載の同期整流型スイッチングレギュレータ。 An offset current generation circuit unit that generates the offset current having a current value corresponding to an output voltage setting signal input from the outside and outputs the offset current to the backflow detection comparator is provided, and the control circuit unit outputs from the output terminal to generate a feedback voltage proportional to the output voltage, the output voltage group produces a reference voltage corresponding to the setting signal, and the first switching element such that the feedback voltage becomes the reference voltage and the same voltage 4. The synchronous rectification switching regulator according to claim 3, wherein switching control of the second switch element is performed. 前記差動増幅回路に供給する異なる複数の電流値のバイアス電流を生成して前記逆流検出用のコンパレータに出力するバイアス電流生成回路部を備え、前記逆流検出用のコンパレータは、該バイアス電流生成回路部から入力された各バイアス電流の1つを、前記制御回路部からの制御信号に応じて選択して前記差動増幅回路に供給し、前記制御回路部は、前記逆流検出用のコンパレータに対して、前記第2スイッチ素子をオンさせると同時に前記バイアス電流を増加させて、該コンパレータに入力された電圧の変化に対する応答速度が速くなるようにすることを特徴とする請求項4記載の同期整流型スイッチングレギュレータ。   A bias current generation circuit unit configured to generate bias currents having different current values to be supplied to the differential amplifier circuit and to output the bias currents to the backflow detection comparator, wherein the backflow detection comparator includes the bias current generation circuit; One of the bias currents input from the control unit is selected according to a control signal from the control circuit unit and supplied to the differential amplifier circuit, and the control circuit unit supplies the backflow detection comparator to the differential current detection circuit. 5. The synchronous rectification according to claim 4, wherein the bias current is increased simultaneously with turning on the second switch element so that a response speed to a change in voltage input to the comparator is increased. Type switching regulator. 前記バイアス電流生成回路部は、第1バイアス電流と該第1バイアス電流よりも小さい第2バイアス電流をそれぞれ生成して前記逆流検出用のコンパレータに出力し、前記逆流検出用のコンパレータは、前記制御回路部からの制御信号に応じて、前記第1バイアス電流に前記第2バイアス電流を加えた電流、又は前記第2バイアス電流のいずれか一方を選択して前記差動増幅回路に供給することを特徴とする請求項5記載の同期整流型スイッチングレギュレータ。   The bias current generation circuit unit generates a first bias current and a second bias current smaller than the first bias current, and outputs the first bias current to the backflow detection comparator. The backflow detection comparator According to a control signal from the circuit unit, either a current obtained by adding the second bias current to the first bias current or the second bias current is selected and supplied to the differential amplifier circuit. 6. The synchronous rectification type switching regulator according to claim 5, wherein: 前記バイアス電流生成回路部及び前記オフセット電流生成回路部は、共通の定電流源からの定電流を基にして、前記各バイアス電流及び前記オフセット電流をそれぞれ生成することを特徴とする請求項6記載の同期整流型スイッチングレギュレータ。   7. The bias current generation circuit unit and the offset current generation circuit unit generate the bias current and the offset current, respectively, based on a constant current from a common constant current source. Synchronous rectification type switching regulator. 前記定電流源は、前記定電流の電流値を調整する調整手段を備えることを特徴とする請求項7記載の同期整流型スイッチングレギュレータ。   The synchronous rectification type switching regulator according to claim 7, wherein the constant current source includes an adjusting unit that adjusts a current value of the constant current. 前記逆流検出用のコンパレータは、前記差動増幅回路の出力電圧を増幅して前記制御回路部に出力する増幅回路を備え、該増幅回路は、前記第2バイアス電流を負荷電流源にすることを特徴とする請求項8記載の同期整流型スイッチングレギュレータ。   The backflow detection comparator includes an amplifier circuit that amplifies the output voltage of the differential amplifier circuit and outputs the amplified voltage to the control circuit unit, and the amplifier circuit uses the second bias current as a load current source. The synchronous rectification type switching regulator according to claim 8, wherein: 前記定電流源は、前記オフセット電流に比例して前記第1バイアス電流及び前記第2バイアス電流の各電流値が調整されることを特徴とする請求項8又は9記載の同期整流型スイッチングレギュレータ。   10. The synchronous rectification type switching regulator according to claim 8, wherein the constant current source adjusts each current value of the first bias current and the second bias current in proportion to the offset current. 前記制御回路部は、前記逆流検出回路部から前記逆流を検出したことを示す信号が入力されると、直ちに前記第2スイッチ素子をオフさせて遮断状態にすると共に、所定時間後に前記逆流検出回路部に対して逆流検出動作を停止させ、次の制御サイクルで前記第2スイッチ素子をオンさせて導通状態にするときに前記逆流検出回路部に対して逆流検出動作を開始させることを特徴とする請求項1、2、3、4、5、6、7、8、9又は10記載の同期整流型スイッチングレギュレータ。   When the signal indicating that the backflow is detected is input from the backflow detection circuit unit, the control circuit unit immediately turns off the second switch element and puts it in a shut-off state, and the backflow detection circuit after a predetermined time The backflow detection operation is stopped for the part, and the backflow detection circuit part is started to start the backflow detection circuit part when the second switch element is turned on in the next control cycle to make it conductive. The synchronous rectification type switching regulator according to claim 1, 2, 3, 4, 5, 6, 7, 8, 9, or 10. 制御電極に入力された制御信号に応じてスイッチングを行う第1スイッチ素子と、
該第1スイッチ素子のスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
制御電極に入力された制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第2スイッチ素子と、
を備え、
出力端子から出力される出力電圧が、設定された電圧になるように、前記第1のスイッチ素子に対するスイッチング制御を行うと共に、前記第2スイッチ素子に対して前記第1スイッチ素子と相反するスイッチング動作を行わせ、前記入力端子に入力された入力電圧を前記設定された電圧に変換して前記出力端子から出力する同期整流型スイッチングレギュレータの動作制御方法において、
前記スイッチング制御時に前記第2スイッチ素子をオンさせて導通状態にすると同時に、前記第2スイッチ素子の両端の内、前記出力端子から前記第2スイッチ素子の方向に電流が流れる逆流が発生した際に電圧が大きくなる方の端部の電圧と、他方の端部の電圧よりも前記設定された電圧に応じて生成した電圧だけ小さくした参照電圧との電圧比較を行って、前記逆流が発生する兆候又は前記逆流の発生の検出を行い、
前記逆流が発生する兆候又は前記逆流の発生を検出すると、前記第2スイッチ素子を強制的にオフさせて遮断状態にすることを特徴とする同期整流型スイッチングレギュレータの動作制御方法。
A first switch element that performs switching in response to a control signal input to the control electrode;
An inductor that is charged by an input voltage input to an input terminal by switching of the first switch element;
A second switching element for synchronous rectification that performs switching in accordance with a control signal input to the control electrode and discharges the inductor;
With
Switching control for the first switch element is performed so that the output voltage output from the output terminal becomes a set voltage, and the switching operation for the second switch element is opposite to the first switch element. In the operation control method of a synchronous rectification switching regulator that converts the input voltage input to the input terminal into the set voltage and outputs the voltage from the output terminal.
During the switching control, the second switch element is turned on to be in a conductive state, and at the same time, a reverse flow in which a current flows from the output terminal to the second switch element is generated at both ends of the second switch element. A voltage comparison between the voltage at the end where the voltage is increased and the reference voltage that is smaller than the voltage at the other end by a voltage generated according to the set voltage is an indication that the reverse flow occurs. Alternatively, the occurrence of the backflow is detected,
An operation control method for a synchronous rectification switching regulator, wherein when the sign of the occurrence of the reverse flow or the occurrence of the reverse flow is detected, the second switch element is forcibly turned off to be in a cut-off state.
前記入力端子に入力された入力電圧を、外部から入力された出力電圧設定信号に応じた電圧に変換して前記出力端子から出力し、
前記出力端子から出力される前記出力電圧に比例した帰還電圧を生成すると共に、前記出力電圧設定信号に応じた基準電圧を生成し、
前記帰還電圧が該基準電圧と同電圧になるように前記第1スイッチ素子及び前記第2スイッチ素子のスイッチング制御を行うことを特徴とする請求項12記載の同期整流型スイッチングレギュレータの動作制御方法。
The input voltage input to the input terminal is converted to a voltage according to an output voltage setting signal input from the outside and output from the output terminal,
To generate a feedback voltage proportional to the output voltage output from the output terminal to generate a criteria voltage corresponding to the output voltage setting signal,
13. The operation control method for a synchronous rectification switching regulator according to claim 12, wherein switching control of the first switch element and the second switch element is performed so that the feedback voltage is equal to the reference voltage.
前記逆流を検出すると、直ちに前記第2スイッチ素子をオフさせて遮断状態にすると共に、所定時間後に前記逆流検出動作を停止し、次の制御サイクルで前記第2スイッチ素子をオンさせて導通状態にするときに前記逆流検出動作を開始することを特徴とする請求項12又は13記載の同期整流型スイッチングレギュレータの動作制御方法。   When the backflow is detected, the second switch element is immediately turned off to be in a cut-off state, and after a predetermined time, the backflow detection operation is stopped, and the second switch element is turned on in a next control cycle to be in a conductive state. 14. The operation control method for a synchronous rectification switching regulator according to claim 12, wherein the backflow detection operation is started when the operation is started.
JP2009062659A 2009-03-16 2009-03-16 Synchronous rectification type switching regulator and operation control method thereof Expired - Fee Related JP5375226B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009062659A JP5375226B2 (en) 2009-03-16 2009-03-16 Synchronous rectification type switching regulator and operation control method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009062659A JP5375226B2 (en) 2009-03-16 2009-03-16 Synchronous rectification type switching regulator and operation control method thereof

Publications (2)

Publication Number Publication Date
JP2010220338A JP2010220338A (en) 2010-09-30
JP5375226B2 true JP5375226B2 (en) 2013-12-25

Family

ID=42978567

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009062659A Expired - Fee Related JP5375226B2 (en) 2009-03-16 2009-03-16 Synchronous rectification type switching regulator and operation control method thereof

Country Status (1)

Country Link
JP (1) JP5375226B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016019642A1 (en) * 2014-08-07 2016-02-11 中兴通讯股份有限公司 Device for preventing current from flowing backward

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5280920B2 (en) * 2009-03-31 2013-09-04 新日本無線株式会社 Switching power supply
TWI613882B (en) 2011-12-16 2018-02-01 半導體能源研究所股份有限公司 Dc-dc converter, power receiving device, and power feeding system
JP6039327B2 (en) * 2012-09-14 2016-12-07 リコー電子デバイス株式会社 Switching power supply
JP6063708B2 (en) * 2012-10-23 2017-01-18 ローム株式会社 Switching power supply
JP6115492B2 (en) * 2014-02-17 2017-04-19 株式会社デンソー Power converter
KR102184479B1 (en) * 2015-12-07 2020-12-01 에스케이텔레콤 주식회사 DC-DC Converter with Adaptive Zero Current Detector
CN111934525B (en) * 2020-08-10 2023-04-28 电子科技大学 Negative level detection circuit
CN116027096A (en) * 2021-10-26 2023-04-28 中兴通讯股份有限公司 Reverse flow detection method, drive control method, device, equipment and storage medium

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4326427B2 (en) * 2004-08-06 2009-09-09 パナソニック株式会社 Synchronous rectifier circuit and switching power supply using the same
JP4545525B2 (en) * 2004-08-24 2010-09-15 ルネサスエレクトロニクス株式会社 Semiconductor integrated circuit and switching power supply for DC voltage conversion
JP2006262646A (en) * 2005-03-17 2006-09-28 Ricoh Co Ltd Step-down switching regulator
JP4850540B2 (en) * 2005-12-26 2012-01-11 富士通セミコンダクター株式会社 DC-DC converter and control circuit for DC-DC converter
JP4045292B1 (en) * 2006-08-10 2008-02-13 株式会社リコー Synchronous rectification switching regulator, control circuit for synchronous rectification switching regulator, and operation control method for synchronous rectification switching regulator
JP2008092635A (en) * 2006-09-29 2008-04-17 Ricoh Co Ltd Synchronous rectifying type switching regulator, control circuit of synchronous rectifying type switching regulator, and operation control method of synchronous rectifying type switching regulator
JP2008206366A (en) * 2007-02-22 2008-09-04 Ricoh Co Ltd Voltage rise/fall type switching regulator

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016019642A1 (en) * 2014-08-07 2016-02-11 中兴通讯股份有限公司 Device for preventing current from flowing backward

Also Published As

Publication number Publication date
JP2010220338A (en) 2010-09-30

Similar Documents

Publication Publication Date Title
JP5375226B2 (en) Synchronous rectification type switching regulator and operation control method thereof
JP4971086B2 (en) Switching regulator and pulse width limit value adjusting method thereof
JP5091027B2 (en) Switching regulator
JP5014714B2 (en) Switching regulator and switching regulator control circuit
JP4031507B2 (en) Synchronous rectification switching regulator, control circuit for synchronous rectification switching regulator, and operation control method for synchronous rectification switching regulator
JP2008206214A (en) Switching regulator
KR100899208B1 (en) Synchronous rectification switching regulator, control circuit for synchronous rectification switching regulator, and control method for same
JP4045292B1 (en) Synchronous rectification switching regulator, control circuit for synchronous rectification switching regulator, and operation control method for synchronous rectification switching regulator
JP5354662B2 (en) Switching regulator
JP2008092635A (en) Synchronous rectifying type switching regulator, control circuit of synchronous rectifying type switching regulator, and operation control method of synchronous rectifying type switching regulator
JP5315988B2 (en) DC-DC converter and power supply circuit including the DC-DC converter
JP2008206239A (en) Semiconductor device
JP2009290986A (en) Backflow prevention circuit for synchronous rectification dc-dc converter
JP2009219179A (en) Current mode control type switching regulator
JP2010063276A (en) Current-mode control type switching regulator
JP2008206366A (en) Voltage rise/fall type switching regulator
JP2010211788A (en) Voltage regulator
JP5369750B2 (en) Power supply circuit and operation control method thereof
JP2008295166A (en) Switching regulator
JP4935585B2 (en) Error amplification circuit and switching power supply circuit
JP2010051152A (en) Current mode control type switching regulator
JP6949648B2 (en) Switching power supply
JP2007236194A (en) Synchronous rectification type switching regulator
CN107086778B (en) Low power standby mode for buck regulator
JP2005261102A (en) Switching regulator

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130604

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130731

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130827

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130909

LAPS Cancellation because of no payment of annual fees