JP5363037B2

JP5363037B2 - comparator

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Publication number: JP5363037B2
Application number: JP2008163493A
Authority: JP
Inventors: 俊之内田
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2008-06-23
Filing date: 2008-06-23
Publication date: 2013-12-11
Anticipated expiration: 2028-06-23
Also published as: JP2010004468A

Abstract

<P>PROBLEM TO BE SOLVED: To provide a comparator that operates fast. <P>SOLUTION: The comparator includes a differential amplifier circuit 11, first inverting amplifier circuits 12 and 14 which are connected to output terminals of the differential amplifier circuit, and invert and amplify the output of the differential amplifier circuit, second inverting amplifier circuits 13 and 15 which invert and amplify outputs of the first inverting amplifying circuits, and a latch circuit 16 which latches outputs of the second inverting amplifier circuits. The first and second inverting amplifier circuits which have a low amplification factor and low output impedance are connected to the outputs of the differential amplifier circuit, and the voltage potential difference between two signals input to the trailing-stage latch circuit is amplified fast, so that a comparator circuit operates fast. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、コンパレータに関する。 The present invention relates to a comparator.

従来のコンパレータについて説明する。図３は、従来のコンパレータを示す回路図である。 A conventional comparator will be described. FIG. 3 is a circuit diagram showing a conventional comparator.

ここで、入力信号ＶＩＮＰ及び入力信号ＶＩＮＮは、大きさをほぼ等しくし、符号を異ならせている。 Here, the input signal VINP and the input signal VINN have substantially the same magnitude and different signs.

入力信号ＶＩＮＰは、ＮＭＯＳトランジスタ８３のゲートに入力し、ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８３によって増幅され、信号ＶＯＮ１になる。信号ＶＯＮ１は、ラッチ７２に入力し、クロック信号ＣＬＫがハイからローになると論理振幅まで増幅され、出力信号ＶＯＵＴＰになる。出力信号ＶＯＵＴＰは、クロック信号ＣＬＫがローからハイになると出力したまま保持される。 The input signal VINP is input to the gate of the NMOS transistor 83, amplified by the PMOS transistor 81 and the NMOS transistor 83, and becomes the signal VON1. The signal VON1 is input to the latch 72. When the clock signal CLK goes from high to low, the signal VON1 is amplified to the logic amplitude and becomes the output signal VOUTP. The output signal VOUTP is held as it is output when the clock signal CLK goes from low to high.

入力信号ＶＩＮＮは、ＮＭＯＳトランジスタ８４のゲートに入力し、ＰＭＯＳトランジスタ８２及びＮＭＯＳトランジスタ８４によって増幅され、信号ＶＯＰ１になる。信号ＶＯＰ１は、ラッチ７２に入力し、クロック信号ＣＬＫがハイからローになると論理振幅まで増幅され、出力信号ＶＯＵＴＮになる。出力信号ＶＯＵＴＮは、クロック信号ＣＬＫがローからハイになると出力したまま保持される。 The input signal VINN is input to the gate of the NMOS transistor 84, amplified by the PMOS transistor 82 and the NMOS transistor 84, and becomes the signal VOP1. The signal VOP1 is input to the latch 72. When the clock signal CLK changes from high to low, the signal VOP1 is amplified to a logic amplitude and becomes an output signal VOUTN. The output signal VOUTN is held as it is output when the clock signal CLK goes from low to high.

ここで、差動増幅回路７１の増幅率はＧであるとすると、
ＶＯＮ１＝Ｇ×ＶＩＮＰ・・・（３１）
ＶＯＰ１＝Ｇ×ＶＩＮＮ・・・（３２）
が成立する。ＰＭＯＳトランジスタ８１〜８２のトランスコンダクタンスはｇｍ８１であり、ＮＭＯＳトランジスタ８３〜８４のトランスコンダクタンスはｇｍ８３であり、差動増幅回路７１の出力端子であるＰＭＯＳトランジスタ８１〜８２のドレインにおける出力インピーダンスはそれぞれＺであるとすると、増幅率Ｇは
Ｇ＝−ｇｍ８３／ｇｍ８１＝−ｇｍ８３×Ｚ・・・（３３）
によって算出される。出力インピーダンスＺは
Ｚ＝１／ｇｍ８１・・・（３４）
によって算出される（例えば、特許文献１参照）。
特開２００５−１５１４３８号公報 Here, if the amplification factor of the differential amplifier circuit 71 is G,
VON1 = G × VINP (31)
VOP1 = G × VINN (32)
Is established. The transconductance of the PMOS transistors 81 to 82 is gm81, the transconductance of the NMOS transistors 83 to 84 is gm83, and the output impedance at the drains of the PMOS transistors 81 to 82 that are the output terminals of the differential amplifier circuit 71 is Z. Assuming that there is an amplification factor G, G = −gm83 / gm81 = −gm83 × Z (33)
Is calculated by The output impedance Z is Z = 1 / gm81 (34)
(See, for example, Patent Document 1).
JP 2005-151438 A

しかし、増幅率Ｇが低いと、信号ＶＯＰ１と信号ＶＯＮ１との電圧差が小さくなるので、ラッチ７２に入力する信号ＶＯＰ１及び信号ＶＯＮ１が論理振幅まで増幅されるまでの時間が長くなってしまう。よって、コンパレータの動作が遅くなってしまう。 However, when the amplification factor G is low, the voltage difference between the signal VOP1 and the signal VON1 becomes small, so that the time until the signal VOP1 and the signal VON1 input to the latch 72 are amplified to the logic amplitude becomes long. Therefore, the operation of the comparator is delayed.

ここで、ＮＭＯＳトランジスタ８３〜８４のサイズが大きくなり、トランスコンダクタンスｇｍ８３が大きくなれば、式（３３）より、増幅率Ｇが高くなるので、コンパレータの動作が速くなるかに見える。しかし、実際には、ＮＭＯＳトランジスタ８３〜８４におけるゲート容量及びゲート・ドレイン間寄生容量Ｃｇｄ１〜Ｃｇｄ２が大きくなるので、コンパレータの動作は速くならない。 Here, if the size of the NMOS transistors 83 to 84 is increased and the transconductance gm83 is increased, the amplification factor G is increased from the equation (33), so that it seems that the operation of the comparator becomes faster. However, in practice, the gate capacitance and the gate-drain parasitic capacitances Cgd1 to Cgd2 in the NMOS transistors 83 to 84 are increased, so that the operation of the comparator is not accelerated.

本発明は、このような点に鑑みてなされ、高速動作を行うことができるコンパレータを提供する。 The present invention has been made in view of these points, and provides a comparator capable of performing high-speed operation.

本発明は、上記課題を解決するため、コンパレータにおいて、非反転入力端子をコンパレータの非反転入力端子に接続され、反転入力端子をコンパレータの反転入力端子に接続され、ダイオード接続した第一トランジスタのドレインである非反転出力端子を第三反転増幅回路の入力端子に接続され、ダイオード接続した第二トランジスタのドレインである反転出力端子を第一反転増幅回路の入力端子に接続される差動増幅回路と、ダイオード接続した第三トランジスタのドレインである出力端子を第二反転増幅回路の入力端子に接続される前記第一反転増幅回路と、ダイオード接続した第四トランジスタのドレインである出力端子をラッチの第二入力端子に接続される前記第二反転増幅回路と、ダイオード接続した第五トランジスタのドレインである出力端子を第四反転増幅回路の入力端子に接続される前記第三反転増幅回路と、ダイオード接続した第六トランジスタのドレインである出力端子を前記ラッチの第一入力端子に接続される前記第四反転増幅回路と、第一出力端子をコンパレータの非反転出力端子に接続され、第二出力端子をコンパレータの反転出力端子に接続される前記ラッチと、を備えることを特徴とするコンパレータを提供する。 In order to solve the above problems, the present invention provides a comparator in which a non-inverting input terminal is connected to a non-inverting input terminal of a comparator, an inverting input terminal is connected to an inverting input terminal of a comparator, and a drain of a diode-connected first transistor A non-inverting output terminal that is connected to the input terminal of the third inverting amplifier circuit, and an inverting output terminal that is the drain of the diode-connected second transistor is connected to the input terminal of the first inverting amplifier circuit; The output terminal, which is the drain of the diode-connected third transistor, is connected to the input terminal of the second inverting amplifier circuit, and the output terminal, which is the drain of the fourth diode-connected transistor, is latched. The second inverting amplifier circuit connected to the two input terminals and the drain of the diode-connected fifth transistor The third inverting amplifier circuit having an output terminal connected to the input terminal of the fourth inverting amplifier circuit, and the output terminal being the drain of a diode-connected sixth transistor connected to the first input terminal of the latch A comparator comprising: a fourth inverting amplifier circuit; and the latch having a first output terminal connected to a non-inverting output terminal of the comparator and a second output terminal connected to an inverting output terminal of the comparator. To do.

本発明では、第一〜第四反転増幅回路によって増幅率が高くなり、ラッチに入力する２つの信号の電圧差が大きくなるので、２つの信号が論理振幅まで増幅されるまでの時間が短くなる。よって、コンパレータの動作が速くなる。 In the present invention, the amplification factor is increased by the first to fourth inverting amplifier circuits, and the voltage difference between the two signals input to the latch is increased. Therefore, the time until the two signals are amplified to the logic amplitude is shortened. . Therefore, the operation of the comparator becomes faster.

また、差動増幅回路及び第一〜第四反転増幅回路において、それぞれ、出力インピーダンスは低いので、この出力インピーダンス及び各回路の出力容量による極が高い所定周波数にシフトすることができる。つまり、周波数が前述の所定周波数まで高くなっても、増幅率が低くならない。 In the differential amplifier circuit and the first to fourth inverting amplifier circuits, the output impedance is low, so that the pole due to the output impedance and the output capacity of each circuit can be shifted to a high predetermined frequency. That is, even when the frequency is increased to the predetermined frequency, the amplification factor does not decrease.

以下、本発明の実施形態を、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

まず、コンパレータの構成について説明する。図１は、コンパレータを示すブロック図である。図２は、コンパレータを示す回路図である。 First, the configuration of the comparator will be described. FIG. 1 is a block diagram illustrating a comparator. FIG. 2 is a circuit diagram showing the comparator.

［要素］コンパレータは、差動増幅回路１１、反転増幅回路１２〜１５及びラッチ１６を備える。差動増幅回路１１は、ＰＭＯＳトランジスタ２１〜２２及びＮＭＯＳトランジスタ２３〜２５を有する。反転増幅回路１２は、ＰＭＯＳトランジスタ２６〜２７及びＮＭＯＳトランジスタ２８を有する。反転増幅回路１３は、ＰＭＯＳトランジスタ２９及びＮＭＯＳトランジスタ３０を有する。反転増幅回路１４は、ＰＭＯＳトランジスタ３１〜３２及びＮＭＯＳトランジスタ３３を有する。反転増幅回路１５は、ＰＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３５を有する。 [Element] The comparator includes a differential amplifier circuit 11, inverting amplifier circuits 12 to 15, and a latch 16. The differential amplifier circuit 11 includes PMOS transistors 21 to 22 and NMOS transistors 23 to 25. The inverting amplifier circuit 12 includes PMOS transistors 26 to 27 and an NMOS transistor 28. The inverting amplifier circuit 13 includes a PMOS transistor 29 and an NMOS transistor 30. The inverting amplifier circuit 14 includes PMOS transistors 31 to 32 and an NMOS transistor 33. The inverting amplifier circuit 15 includes a PMOS transistor 34 and an NMOS transistor 35.

［要素の接続状況］差動増幅回路１１は、非反転入力端子をコンパレータの非反転入力端子に接続され、反転入力端子をコンパレータの反転入力端子に接続され、非反転出力端子を反転増幅回路１４の入力端子に接続され、反転出力端子を反転増幅回路１２の入力端子に接続される。反転増幅回路１２は、出力端子を反転増幅回路１３の入力端子に接続される。反転増幅回路１３は、出力端子をラッチ１６の第二入力端子に接続される。反転増幅回路１４は、出力端子を反転増幅回路１５の入力端子に接続される。反転増幅回路１５は、出力端子をラッチ１６の第一入力端子に接続される。ラッチ１６は、第一出力端子をコンパレータの非反転出力端子に接続され、第二出力端子をコンパレータの反転出力端子に接続される。 [Element Connection Status] In the differential amplifier circuit 11, the non-inverting input terminal is connected to the non-inverting input terminal of the comparator, the inverting input terminal is connected to the inverting input terminal of the comparator, and the non-inverting output terminal is connected to the inverting amplifier circuit 14. The inverting output terminal is connected to the input terminal of the inverting amplifier circuit 12. The inverting amplifier circuit 12 has an output terminal connected to the input terminal of the inverting amplifier circuit 13. The inverting amplifier circuit 13 has an output terminal connected to the second input terminal of the latch 16. The inverting amplifier circuit 14 has an output terminal connected to the input terminal of the inverting amplifier circuit 15. The inverting amplifier circuit 15 has an output terminal connected to the first input terminal of the latch 16. The latch 16 has a first output terminal connected to the non-inverting output terminal of the comparator and a second output terminal connected to the inverting output terminal of the comparator.

ＮＭＯＳトランジスタ２３は、ゲートをコンパレータの非反転入力端子に接続され、ソースをＮＭＯＳトランジスタ２５のドレインに接続され、ドレインをＰＭＯＳトランジスタ２１のゲート及びドレインに接続される。ＮＭＯＳトランジスタ２４は、ゲートをコンパレータの反転入力端子に接続され、ソースをＮＭＯＳトランジスタ２５のドレインに接続され、ドレインをＰＭＯＳトランジスタ２２のゲート及びドレインに接続される。ＰＭＯＳトランジスタ２１〜２２は、ソースを電源端子に接続される。ＰＭＯＳトランジスタ２５は、ゲートをバイアス電圧入力端子に接続され、ソースを接地端子に接続される。 The NMOS transistor 23 has a gate connected to the non-inverting input terminal of the comparator, a source connected to the drain of the NMOS transistor 25, and a drain connected to the gate and drain of the PMOS transistor 21. The NMOS transistor 24 has a gate connected to the inverting input terminal of the comparator, a source connected to the drain of the NMOS transistor 25, and a drain connected to the gate and drain of the PMOS transistor 22. The sources of the PMOS transistors 21 to 22 are connected to the power supply terminal. The PMOS transistor 25 has a gate connected to the bias voltage input terminal and a source connected to the ground terminal.

ＰＭＯＳトランジスタ２６は、ゲートをＮＭＯＳトランジスタ２３のドレインに接続され、ソースを電源端子に接続され、ドレインをＮＭＯＳトランジスタ２８のドレインに接続される。ＰＭＯＳトランジスタ２７は、ゲート及びドレインをＮＭＯＳトランジスタ２８のドレインに接続され、ソースを電源端子に接続される。ＮＭＯＳトランジスタ２８は、ゲートをバイアス電圧入力端子に接続され、ソースを接地端子に接続される。 The PMOS transistor 26 has a gate connected to the drain of the NMOS transistor 23, a source connected to the power supply terminal, and a drain connected to the drain of the NMOS transistor 28. The PMOS transistor 27 has a gate and a drain connected to the drain of the NMOS transistor 28 and a source connected to the power supply terminal. The NMOS transistor 28 has a gate connected to the bias voltage input terminal and a source connected to the ground terminal.

ＰＭＯＳトランジスタ２９は、ゲートをＰＭＯＳトランジスタ２７のゲート及びドレインに接続され、ソースを電源端子に接続され、ドレインをＮＭＯＳトランジスタ３０のゲート及びドレインに接続される。ＮＭＯＳトランジスタ３０は、ソースを接地端子に接続される。 The PMOS transistor 29 has a gate connected to the gate and drain of the PMOS transistor 27, a source connected to the power supply terminal, and a drain connected to the gate and drain of the NMOS transistor 30. The NMOS transistor 30 has a source connected to the ground terminal.

ＰＭＯＳトランジスタ３１は、ゲートをＮＭＯＳトランジスタ２４のドレインに接続され、ソースを電源端子に接続され、ドレインをＮＭＯＳトランジスタ３３のドレインに接続される。ＰＭＯＳトランジスタ３２は、ゲート及びドレインをＮＭＯＳトランジスタ３３のドレインに接続され、ソースを電源端子に接続される。ＮＭＯＳトランジスタ３３は、ゲートをバイアス電圧入力端子に接続され、ソースを接地端子に接続される。 The PMOS transistor 31 has a gate connected to the drain of the NMOS transistor 24, a source connected to the power supply terminal, and a drain connected to the drain of the NMOS transistor 33. The PMOS transistor 32 has a gate and a drain connected to the drain of the NMOS transistor 33 and a source connected to the power supply terminal. The NMOS transistor 33 has a gate connected to the bias voltage input terminal and a source connected to the ground terminal.

ＰＭＯＳトランジスタ３４は、ゲートをＰＭＯＳトランジスタ３２のゲート及びドレインに接続され、ソースを電源端子に接続され、ドレインをＮＭＯＳトランジスタ３５のゲート及びドレインに接続される。ＮＭＯＳトランジスタ３５は、ソースを接地端子に接続される。 The PMOS transistor 34 has a gate connected to the gate and drain of the PMOS transistor 32, a source connected to the power supply terminal, and a drain connected to the gate and drain of the NMOS transistor 35. The NMOS transistor 35 has a source connected to the ground terminal.

ラッチ１６は、第一入力端子をＮＭＯＳトランジスタ３５のゲート及びドレインに接続され、第二入力端子をＮＭＯＳトランジスタ３０のゲート及びドレインに接続され、第一出力端子をコンパレータの非反転出力端子に接続され、第二出力端子をコンパレータの反転出力端子に接続される。 The latch 16 has a first input terminal connected to the gate and drain of the NMOS transistor 35, a second input terminal connected to the gate and drain of the NMOS transistor 30, and a first output terminal connected to the non-inverting output terminal of the comparator. The second output terminal is connected to the inverting output terminal of the comparator.

［各トランジスタのサイズ］ＰＭＯＳトランジスタ２１〜２２のサイズは、同一である。ＮＭＯＳトランジスタ２３〜２４のサイズは、同一である。ＰＭＯＳトランジスタ２６及びＰＭＯＳトランジスタ３１のサイズは、同一である。ＰＭＯＳトランジスタ２７及びＰＭＯＳトランジスタ３２のサイズは、同一である。ＮＭＯＳトランジスタ２８及びＮＭＯＳトランジスタ３３のサイズは、同一である。ＰＭＯＳトランジスタ２９及びＰＭＯＳトランジスタ３４のサイズは、同一である。ＮＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ３５のサイズは、同一である。 [Size of Each Transistor] The size of the PMOS transistors 21 to 22 is the same. The sizes of the NMOS transistors 23 to 24 are the same. The sizes of the PMOS transistor 26 and the PMOS transistor 31 are the same. The sizes of the PMOS transistor 27 and the PMOS transistor 32 are the same. The sizes of the NMOS transistor 28 and the NMOS transistor 33 are the same. The sizes of the PMOS transistor 29 and the PMOS transistor 34 are the same. The sizes of the NMOS transistor 30 and the NMOS transistor 35 are the same.

［所定トランジスタの機能］ＮＭＯＳトランジスタ２５は、ゲートにバイアス電圧ＶＢを印加され、一定のドレイン電流を出力し、定電流回路として機能する。ＮＭＯＳトランジスタ２８及びＮＭＯＳトランジスタ３３も同様である。ＰＭＯＳトランジスタ２１は、ダイオード接続し、ソースを電源端子に接続され、ドレインを差動増幅回路１１の出力端子に接続され、差動増幅回路１１の出力インピーダンスを低くする。ＰＭＯＳトランジスタ２２も同様である。ＰＭＯＳトランジスタ２７は、ダイオード接続し、ソースを電源端子に接続され、ドレインを反転増幅回路１２の出力端子に接続され、反転増幅回路１２の出力インピーダンスを低くする。ＰＭＯＳトランジスタ３２も同様である。ＮＭＯＳトランジスタ３０は、ダイオード接続し、ソースを接地端子に接続され、ドレインを反転増幅回路１３の出力端子に接続され、反転増幅回路１３の出力インピーダンスを低くする。ＮＭＯＳトランジスタ３５も同様である。 [Function of Predetermined Transistor] The NMOS transistor 25 is applied with a bias voltage VB at its gate, outputs a constant drain current, and functions as a constant current circuit. The same applies to the NMOS transistor 28 and the NMOS transistor 33. The PMOS transistor 21 is diode-connected, the source is connected to the power supply terminal, the drain is connected to the output terminal of the differential amplifier circuit 11, and the output impedance of the differential amplifier circuit 11 is lowered. The same applies to the PMOS transistor 22. The PMOS transistor 27 is diode-connected, the source is connected to the power supply terminal, the drain is connected to the output terminal of the inverting amplifier circuit 12, and the output impedance of the inverting amplifier circuit 12 is lowered. The same applies to the PMOS transistor 32. The NMOS transistor 30 is diode-connected, the source is connected to the ground terminal, the drain is connected to the output terminal of the inverting amplifier circuit 13, and the output impedance of the inverting amplifier circuit 13 is lowered. The same applies to the NMOS transistor 35.

［要素の機能］差動増幅回路１１は、入力された入力信号ＶＩＮＰを増幅率Ｇ１で増幅して出力信号ＶＯＮ１として出力する。また、差動増幅回路１１は、入力信号ＶＩＮＮを入力されて増幅率Ｇ１で増幅して出力信号ＶＯＰ１として出力する。この時、
ＶＯＮ１＝Ｇ１×ＶＩＮＰ・・・（１）
ＶＯＰ１＝Ｇ１×ＶＩＮＮ・・・（２）
が成立する。ＰＭＯＳトランジスタ２１〜２２のトランスコンダクタンスはｇｍ２１であり、ＮＭＯＳトランジスタ２３〜２４のトランスコンダクタンスはｇｍ２３であり、差動増幅回路１１の出力端子であるＰＭＯＳトランジスタ２１〜２２のドレインにおける出力インピーダンスはそれぞれＺ１であるとすると、増幅率Ｇ１は
Ｇ１＝−ｇｍ２３／ｇｍ２１＝−ｇｍ２３×Ｚ１・・・（３）
によって算出される。出力インピーダンスＺ１は
Ｚ１＝１／ｇｍ２１・・・（４）
によって算出される。入力信号ＶＩＮＰが入力信号ＶＩＮＮよりも高いと、その分、ＮＭＯＳトランジスタ２３のドレイン電流がＮＭＯＳトランジスタ２４のドレイン電流よりも多くなり、低いと、その分、少なくなる。ここで、ＮＭＯＳトランジスタ２３〜２４のサイズが小さくなるようにすると、トランスコンダクタンスｇｍ２３も小さくなり、式（３）より、増幅率Ｇ１も低くなり、差動増幅回路１１の動作が速くなる。また、式（４）より、出力インピーダンスＺ１は低くなる。よって、この出力インピーダンスＺ１及びＰＭＯＳトランジスタ２６またはＰＭＯＳトランジスタ３１のゲート容量などの出力容量による極が高い所定周波数にシフトすることができる。つまり、周波数が前述の所定周波数まで高くなっても、増幅率Ｇ１が低くならない。 [Functions of Elements] The differential amplifier circuit 11 amplifies the input signal VINP with an amplification factor G1 and outputs it as an output signal VON1. Further, the differential amplifier circuit 11 receives the input signal VINN, amplifies it with the amplification factor G1, and outputs it as the output signal VOP1. At this time,
VON1 = G1 × VINP (1)
VOP1 = G1 × VINN (2)
Is established. The transconductance of the PMOS transistors 21 to 22 is gm21, the transconductance of the NMOS transistors 23 to 24 is gm23, and the output impedance at the drains of the PMOS transistors 21 to 22 that are the output terminals of the differential amplifier circuit 11 is Z1. If there is, the amplification factor G1 is G1 = −gm23 / gm21 = −gm23 × Z1 (3)
Is calculated by The output impedance Z1 is Z1 = 1 / gm21 (4)
Is calculated by When the input signal VINP is higher than the input signal VINN, the drain current of the NMOS transistor 23 is increased correspondingly, and when the input signal VINP is lower, the drain current is decreased correspondingly. Here, when the size of the NMOS transistors 23 to 24 is reduced, the transconductance gm23 is also reduced, and the amplification factor G1 is also reduced from the equation (3), and the operation of the differential amplifier circuit 11 is accelerated. Further, from the equation (4), the output impedance Z1 is lowered. Therefore, the pole due to the output impedance Z1 and the output capacitance such as the gate capacitance of the PMOS transistor 26 or the PMOS transistor 31 can be shifted to a high predetermined frequency. That is, even if the frequency increases to the predetermined frequency, the amplification factor G1 does not decrease.

反転増幅回路１２は、入力された信号ＶＯＮ１を増幅率Ｇ２で増幅して信号ＶＯＰ２として出力する。この時、
ＶＯＰ２＝Ｇ２×ＶＯＮ１・・・（６）
が成立する。ＰＭＯＳトランジスタ２６のトランスコンダクタンスはｇｍ２６であり、ＰＭＯＳトランジスタ２７のトランスコンダクタンスはｇｍ２７であり、反転増幅回路１２の出力端子であるＰＭＯＳトランジスタ２７のドレインにおける出力インピーダンスはＺ２であるとすると、増幅率Ｇ２は
Ｇ２＝−ｇｍ２６／ｇｍ２７＝−ｇｍ２６×Ｚ２・・・（７）
によって算出される。出力インピーダンスＺ２は
Ｚ２＝１／ｇｍ２７・・・（８）
によって算出される。ここで、増幅率Ｇ２は、式（７）より、トランスコンダクタンスｇｍ２６〜ｇｍ２７の比になるので、低くなる。しかし、ＰＭＯＳトランジスタ２６のゲート・ドレイン間の寄生容量によるミラー効果が抑制され、反転増幅回路１２の動作が速くなる。また、式（８）より、出力インピーダンスＺ２は低くなる。よって、この出力インピーダンスＺ２及びＰＭＯＳトランジスタ２９のゲート容量などの出力容量による極が高い所定周波数にシフトすることができる。つまり、周波数が前述の所定周波数まで高くなっても、増幅率Ｇ２が低くならない。 The inverting amplifier circuit 12 amplifies the input signal VON1 with an amplification factor G2 and outputs it as a signal VOP2. At this time,
VOP2 = G2 × VON1 (6)
Is established. If the transconductance of the PMOS transistor 26 is gm26, the transconductance of the PMOS transistor 27 is gm27, and the output impedance at the drain of the PMOS transistor 27 that is the output terminal of the inverting amplifier circuit 12 is Z2, the amplification factor G2 is G2 = −gm26 / gm27 = −gm26 × Z2 (7)
Is calculated by The output impedance Z2 is Z2 = 1 / gm27 (8)
Is calculated by Here, the amplification factor G2 becomes a ratio of the transconductances gm26 to gm27 from the equation (7), and thus becomes low. However, the mirror effect due to the parasitic capacitance between the gate and drain of the PMOS transistor 26 is suppressed, and the operation of the inverting amplifier circuit 12 becomes faster. Further, from the equation (8), the output impedance Z2 becomes low. Therefore, the pole due to the output capacitance such as the output impedance Z2 and the gate capacitance of the PMOS transistor 29 can be shifted to a high predetermined frequency. That is, even if the frequency increases to the predetermined frequency, the amplification factor G2 does not decrease.

反転増幅回路１４は、入力された信号ＶＯＰ１を増幅率Ｇ２で増幅して信号ＶＯＮ２として出力する。この時、上記のように、
ＶＯＮ２＝Ｇ２×ＶＯＰ１・・・（５）
Ｇ２＝−ｇｍ２６／ｇｍ２７＝−ｇｍ２６×Ｚ２・・・（７）
Ｚ２＝１／ｇｍ２７・・・（８）
が成立する。 The inverting amplifier circuit 14 amplifies the input signal VOP1 with an amplification factor G2 and outputs the amplified signal VON2. At this time, as above,
VON2 = G2 × VOP1 (5)
G2 = −gm26 / gm27 = −gm26 × Z2 (7)
Z2 = 1 / gm27 (8)
Is established.

反転増幅回路１３は、入力された信号ＶＯＰ２を増幅率Ｇ３で増幅して信号ＶＯＮ３として出力する。この時、
ＶＯＮ３＝Ｇ３×ＶＯＰ２・・・（１０）
が成立する。ＰＭＯＳトランジスタ２９のトランスコンダクタンスはｇｍ２９であり、ＮＭＯＳトランジスタ３０のトランスコンダクタンスはｇｍ３０であり、反転増幅回路１３の出力端子であるＮＭＯＳトランジスタ３０のドレインにおける出力インピーダンスはＺ３であるとすると、増幅率Ｇ３は
Ｇ３＝−ｇｍ２９／ｇｍ３０＝−ｇｍ２９×Ｚ３・・・（１１）
によって算出される。出力インピーダンスＺ３は
Ｚ３＝１／ｇｍ３０・・・（１２）
によって算出される。ここで、ＰＭＯＳトランジスタ２９のサイズが小さくなるようにすると、トランスコンダクタンスｇｍ２９も小さくなり、式（１１）より、増幅率Ｇ３も低くなり、反転増幅回路１３の動作が速くなる。また、式（１２）より、出力インピーダンスＺ３は低くなる。よって、この出力インピーダンスＺ３及びラッチ１６の入力トランジスタ（図示せず）のゲート容量などの出力容量による極が高い所定周波数にシフトすることができる。つまり、周波数が前述の所定周波数まで高くなっても、増幅率Ｇ３が低くならない。 The inverting amplifier circuit 13 amplifies the input signal VOP2 with an amplification factor G3 and outputs it as a signal VON3. At this time,
VON3 = G3 × VOP2 (10)
Is established. If the transconductance of the PMOS transistor 29 is gm29, the transconductance of the NMOS transistor 30 is gm30, and the output impedance at the drain of the NMOS transistor 30 that is the output terminal of the inverting amplifier circuit 13 is Z3, the amplification factor G3 is G3 = −gm29 / gm30 = −gm29 × Z3 (11)
Is calculated by The output impedance Z3 is Z3 = 1 / gm30 (12)
Is calculated by Here, when the size of the PMOS transistor 29 is reduced, the transconductance gm29 is also reduced, and the gain G3 is also reduced from the equation (11), and the operation of the inverting amplifier circuit 13 is accelerated. Moreover, the output impedance Z3 becomes low from Formula (12). Therefore, the pole due to the output capacitance such as the output capacitance Z3 and the gate capacitance of the input transistor (not shown) of the latch 16 can be shifted to a high predetermined frequency. That is, even if the frequency increases to the predetermined frequency, the amplification factor G3 does not decrease.

反転増幅回路１５は、入力された信号ＶＯＮ２を増幅率Ｇ３で増幅して信号ＶＯＰ３として出力する。この時、上記のように、
ＶＯＰ３＝Ｇ３×ＶＯＮ２・・・（９）
Ｇ３＝−ｇｍ２９／ｇｍ３０＝−ｇｍ２９×Ｚ３・・・（１１）
Ｚ３＝１／ｇｍ３０・・・（１２）
が成立する。 The inverting amplifier circuit 15 amplifies the input signal VON2 with an amplification factor G3 and outputs it as a signal VOP3. At this time, as above,
VOP3 = G3 × VON2 (9)
G3 = −gm29 / gm30 = −gm29 × Z3 (11)
Z3 = 1 / gm30 (12)
Is established.

ここで、式（１）、式（６）及び式（１０）より、
ＶＯＮ３＝Ｇ１×Ｇ２×Ｇ３×ＶＩＮＰ・・・（１３）
が成立する。また、式（２）、式（５）及び式（９）より、
ＶＯＰ３＝Ｇ１×Ｇ２×Ｇ３×ＶＩＮＮ・・・（１４）
が成立する。増幅率Ｇ１〜Ｇ３のそれぞれの増幅率は低くても、式（１４）にように、それらの積は高くなり、差動増幅回路１１及び反転増幅回路１２〜１５による増幅率が高くなることができる。 Here, from Equation (1), Equation (6) and Equation (10),
VON3 = G1 × G2 × G3 × VINP (13)
Is established. Moreover, from Formula (2), Formula (5), and Formula (9),
VOP3 = G1 × G2 × G3 × VINN (14)
Is established. Even if each of the amplification factors G1 to G3 is low, the product thereof increases as shown in the equation (14), and the amplification factors by the differential amplifier circuit 11 and the inverting amplifier circuits 12 to 15 may increase. it can.

ラッチ１６では、クロック信号ＣＬＫがローになると、ラッチ１６は入力された信号ＶＯＰ３及び信号ＶＯＮ３を比較増幅して出力信号ＶＯＵＴＮ及び出力信号ＶＯＵＴＰとしてそれぞれ出力する。その後、クロック信号ＣＬＫがハイになると、ラッチ１６は出力信号ＶＯＵＴＮ及び出力信号ＶＯＵＴＰを保持する。 In the latch 16, when the clock signal CLK becomes low, the latch 16 compares and amplifies the input signal VOP3 and the signal VON3 and outputs them as the output signal VOUTN and the output signal VOUTP, respectively. Thereafter, when the clock signal CLK becomes high, the latch 16 holds the output signal VOUTN and the output signal VOUTP.

次に、コンパレータの動作について説明する。 Next, the operation of the comparator will be described.

入力信号ＶＩＮＰは、ＮＭＯＳトランジスタ２３のゲートに入力し、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２３によって増幅され、信号ＶＯＮ１になる。信号ＶＯＮ１は、ＰＭＯＳトランジスタ２６のゲートに入力し、ＰＭＯＳトランジスタ２６〜２７によって増幅され、信号ＶＯＰ２になる。信号ＶＯＰ２は、ＰＭＯＳトランジスタ２９のゲートに入力し、ＰＭＯＳトランジスタ２９及びＮＭＯＳトランジスタ３０によって増幅され、信号ＶＯＮ３になる。信号ＶＯＮ３は、ラッチ１６に入力し、クロック信号ＣＬＫがハイからローになると論理振幅まで増幅され、出力信号ＶＯＵＴＰになる。出力信号ＶＯＵＴＰは、クロック信号ＣＬＫがローからハイになると出力したまま保持される。 The input signal VINP is input to the gate of the NMOS transistor 23, amplified by the PMOS transistor 21 and the NMOS transistor 23, and becomes the signal VON1. The signal VON1 is input to the gate of the PMOS transistor 26, amplified by the PMOS transistors 26 to 27, and becomes the signal VOP2. The signal VOP2 is input to the gate of the PMOS transistor 29, amplified by the PMOS transistor 29 and the NMOS transistor 30, and becomes the signal VON3. The signal VON3 is input to the latch 16, and when the clock signal CLK goes from high to low, it is amplified to a logic amplitude and becomes the output signal VOUTP. The output signal VOUTP is held as it is output when the clock signal CLK goes from low to high.

入力信号ＶＩＮＮは、ＮＭＯＳトランジスタ２４のゲートに入力し、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２４によって増幅され、信号ＶＯＰ１になる。信号ＶＯＰ１は、ＰＭＯＳトランジスタ３１のゲートに入力し、ＰＭＯＳトランジスタ３１〜３２によって増幅され、信号ＶＯＮ２になる。信号ＶＯＮ２は、ＰＭＯＳトランジスタ３４のゲートに入力し、ＰＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３５によって増幅され、信号ＶＯＰ３になる。信号ＶＯＰ３は、ラッチ１６に入力し、クロック信号ＣＬＫがハイからローになると論理振幅まで増幅され、出力信号ＶＯＵＴＮになる。出力信号ＶＯＵＴＮは、クロック信号ＣＬＫがローからハイになると出力したまま保持される。 The input signal VINN is input to the gate of the NMOS transistor 24, amplified by the PMOS transistor 22 and the NMOS transistor 24, and becomes the signal VOP1. The signal VOP1 is input to the gate of the PMOS transistor 31 and amplified by the PMOS transistors 31 to 32 to become the signal VON2. The signal VON2 is input to the gate of the PMOS transistor 34, is amplified by the PMOS transistor 34 and the NMOS transistor 35, and becomes a signal VOP3. The signal VOP3 is input to the latch 16, and when the clock signal CLK goes from high to low, the signal VOP3 is amplified to a logic amplitude and becomes an output signal VOUTN. The output signal VOUTN is held as it is output when the clock signal CLK goes from low to high.

このようにすると、反転増幅回路１２〜１５によって増幅率が高くなり、ラッチ１６に入力する信号ＶＯＰ３と信号ＶＯＮ３との電圧差が大きくなるので、信号ＶＯＰ３及び信号ＶＯＮ３が論理振幅まで増幅されるまでの時間が短くなる。よって、コンパレータの動作が速くなる。 In this way, the amplification factor is increased by the inverting amplifier circuits 12 to 15 and the voltage difference between the signal VOP3 and the signal VON3 input to the latch 16 is increased, so that the signals VOP3 and VON3 are amplified to the logic amplitude. The time is shortened. Therefore, the operation of the comparator becomes faster.

また、差動増幅回路１１及び反転増幅回路１２〜１５において、それぞれ、出力インピーダンスは低いので、この出力インピーダンス及び各回路の出力容量による極が高い所定周波数にシフトすることができる。つまり、周波数が前述の所定周波数まで高くなっても、増幅率が低くならない。 Further, in the differential amplifier circuit 11 and the inverting amplifier circuits 12 to 15, since the output impedance is low, the pole due to the output impedance and the output capacity of each circuit can be shifted to a high predetermined frequency. That is, even when the frequency is increased to the predetermined frequency, the amplification factor does not decrease.

なお、コンパレータは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを逆に構成されても良い。 The comparator may be configured by reversing the PMOS transistor and the NMOS transistor.

本実施形態のコンパレータのブロック図である。It is a block diagram of the comparator of this embodiment. 本実施形態のコンパレータの回路図の一例である。It is an example of the circuit diagram of the comparator of this embodiment. 従来のコンパレータの回路図である。It is a circuit diagram of a conventional comparator.

Explanation of symbols

１１差動増幅回路
１２〜１５反転増幅回路
１６ラッチ 11 Differential Amplifier Circuits 12-15 Inverting Amplifier Circuit 16 Latch

Claims

A differential amplifier circuit that amplifies the difference between signals input to the input terminal and outputs the amplified signal to the output terminal;
A first inverting amplifier circuit connected to the output terminal of the differential amplifier circuit and inverting and amplifying the output of the differential amplifier circuit;
A second inverting amplifier circuit connected to the output terminal of the first inverting amplifier circuit and inverting and amplifying the output of the first inverting amplifier circuit;
And a latch circuit for latching an output of the second inverting amplifier circuit.
The first inverting amplifier circuit includes a first transistor having a gate connected to an output terminal of the differential amplifier circuit, a constant current circuit provided in series with the first transistor, and the first transistor. And a second transistor having a gate and a drain connected in parallel,
The second inverting amplifier circuit includes a third transistor having a gate connected to an output terminal of the first inverting amplifier circuit, and a fourth transistor having a gate and a drain connected in series with the third transistor. Transistors
A comparator circuit comprising: