JP5289805B2 - The method for manufacturing a substrate for a semiconductor device fabrication - Google Patents

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舜平 山崎
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Description

本発明は、半導体層を有する半導体装置製造用基板を作製する方法に関する。 The present invention relates to a method of manufacturing a semiconductor device for manufacturing a substrate having a semiconductor layer.

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。 Note that a semiconductor device in this specification refers to all devices that can function by utilizing semiconductor characteristics, and electro-optical devices, semiconductor circuits, and electronic devices are all semiconductor devices.

バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層が存在するSOI(Silicon on Insulator)基板を使った集積回路が開発されている。 Instead of a bulk silicon wafer, integrated circuits using an SOI (Silicon on Insulator) substrate in which there is a thin insulating surface single-crystal semiconductor layer has been developed. SOI基板を使うことで、トランジスタのドレインと基板間における寄生容量を低減されるため、SOI基板は半導体集積回路の性能を向上させるものとして注目されている。 By using an SOI substrate, to be reduced parasitic capacitance between a drain substrate of the transistor, the SOI substrate has attracted attention as one improving performance of semiconductor integrated circuits.

SOI基板を製造する方法の1つに、スマートカット法が知られている。 One method for manufacturing an SOI substrate, the smart cut method is known. スマートカット法によるSOI基板の作製方法概要を以下に説明する。 Illustrating a method for manufacturing outline of an SOI substrate by a Smart Cut method is described below. シリコンウエハに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成する。 Forming a microbubble layer at a predetermined depth from the surface by implanting hydrogen ions into a silicon wafer. 酸化シリコン膜を介して、水素イオンを注入したシリコンウエハを別のシリコンウエハに接合させる。 Through the silicon oxide film, bonding the silicon wafer by implanting hydrogen ions into another silicon wafer. しかる後加熱処理を行うことで、該微小気泡層が劈開面となり、水素イオンを注入したウエハが薄膜状に剥離している。 By performing thereafter heat treatment, the microbubble layer is a cleavage plane, implanted wafer is peeled off as a thin film of hydrogen ions. スマートカット法は水素イオン注入剥離法と呼ぶこともある。 Smart Cut method may be referred to as a hydrogen ion implantation separation method.

また、シリコンウエハから分離されたシリコン層をガラス基板に貼り付けたSOI基板が知られている(特許文献1及び2参照)。 Further, a silicon layer which is separated from the silicon wafer is an SOI substrate which was attached to a glass substrate is known (see Patent Documents 1 and 2). 特許文献1(特開平11−0977379号公報)では、剥離工程の後、半導体基板を再利用している。 Patent Document 1 (JP-A-11-0977379), after separation step, and reusing the semiconductor substrate. 単結晶シリコン基板からシリコン層を剥離した後、ベース基板に貼り付けたシリコン層を機械研磨することで平坦化している。 After peeling the silicon layer from the single crystal silicon substrate, and flattened by mechanically polishing the silicon layer pasted to the base substrate.

また、特許文献2(特開2005−252244号公報)では、剥離工程の後、ガラス基板に貼り付けられたSi薄膜にレーザ光を照射して、Si薄膜を再結晶化させて、Si薄膜の結晶品質を高めている。 In Patent Document 2 (JP 2005-252244), after separation step, the Si thin film affixed to the glass substrate is irradiated with a laser beam, by recrystallized Si thin film, the Si thin film to enhance the crystal quality.
特開平11−097379号公報 JP 11-097379 discloses 特開2005−252244号公報 JP 2005-252244 JP

半導体層が分離された半導体基板を再利用するための再生処理方法を提供することを、本発明の課題の一つとする。 That the semiconductor layer to provide a process for regeneration for reuse semiconductor substrate separated, and an object of the present invention. また、液晶パネルの製造に用いられるガラス基板など耐熱温度が低い基板を用いてSOI構造を有する半導体基板を作製する方法を提供することを、本発明の課題の一つとする。 Further, to provide a method of heat-resistant temperature such as the glass substrates used in the manufacture of the liquid crystal panel for producing a semiconductor substrate having an SOI structure with a lower substrate, and an object of the present invention.

本発明の半導体層を有する半導体基板は半導体装置の製造用基板として用いることができる。 A semiconductor substrate having a semiconductor layer of the present invention can be used as substrate for manufacturing a semiconductor device. 半導体装置製造用基板を、半導体基板とよぶことがある。 The substrate for semiconductor device fabrication, may be referred to as a semiconductor substrate. 半導体基板から半導体層を分離するため、水素ガス、希ガス、ハロゲンガス及びハロゲン化合物ガスから選ばれた1種または複数種類のガスを含むソースガスを励起してイオン種を生成し、前記ソースガスから生成されたイオン種を半導体基板に注入して、前記半導体基板の表面から所定の深さの領域にイオン注入層を形成する。 For separating the semiconductor layer from the semiconductor substrate, hydrogen gas, a rare gas, by exciting a source gas containing one or more kinds of gas selected from the halogen gas and a halogen compound gas to produce ion species, the source gas the ionic species generated from the implanted into the semiconductor substrate to form an ion implanted layer at a predetermined depth from the surface region of the semiconductor substrate. 前記半導体基板を加熱して、イオン注入層に亀裂を生じさせることで、半導体基板から半導体層が分離される。 Wherein heating the semiconductor substrate, by causing a crack in the ion-implanted layer, the semiconductor layer is separated from the semiconductor substrate.

半導体基板の半導体層が分離された面は、平坦性が損なわれている。 Surface on which the semiconductor layer is separated semiconductor substrate is impaired flatness. そのため、この面を平坦化するために、分離が生じた面側からレーザ光を半導体基板に照射する。 Therefore, in order to planarize the surface, irradiated from the separation occurs side laser light to the semiconductor substrate. レーザ光を照射することで、半導体基板の上層を部分溶融させ、溶融部分が冷却され固化することで、半導体基板の分離が生じた面が平坦化されるため、半導体基板を再利用することが可能になる。 By irradiating a laser beam to melt portions upper layer of the semiconductor substrate, that is melted portion is cooled and solidified, for separation of the semiconductor substrate surface generated is flattened, it is possible to reuse the semiconductor substrate possible to become.

また、半導体層を分離した後、半導体基板を加熱処理して、酸化膜を形成する。 Also, after separating the semiconductor layer, and heating the semiconductor substrate to form an oxide film. この酸化工程で、半導体基板の欠陥が減少し、また酸化膜と半導体基板と界面の局在準位密度を低減されるため、半導体基板を再利用することが可能になる。 In this oxidation process, defects in the semiconductor substrate is reduced, also because they are reducing localized level density of the oxide film and the semiconductor substrate and the interface, it is possible to reuse the semiconductor substrate.

例えば、SOI基板のような半導体装置製造用基板の製造に用いる半導体基板に、再生処理した半導体基板を利用することができる。 For example, the semiconductor substrate used in the production of semiconductor device manufacturing substrate such as a SOI substrate, it is possible to use a semiconductor substrate obtained by the reproduction processing. また、再生処理した半導体基板を用いて、集積回路などの半導体装置を作製することも可能である。 Further, by using a semiconductor substrate obtained by reproduction processing, it is possible to manufacture a semiconductor device such as an integrated circuit.

半導体装置製造用基板のベース基板と、半導体基板とを接合させるために、接合層には被形成面の凹凸を平滑化し、また親水性表面を形成する層を設ける。 A base substrate of the substrate for semiconductor device fabrication, in order to bond the semiconductor substrate, the bonding layer to smooth the unevenness of the formation surface and a layer for forming a hydrophilic surface. 接合層には、有機シランをシリコンソースガスとし、化学気相成長法(CVD、Chemical Vapor Deposition)により形成される酸化シリコン膜を用いることができる。 The bonding layer, an organic silane as a silicon source gas, a chemical vapor deposition (CVD, Chemical Vapor Deposition) can be used a silicon oxide film formed by. 有機シランガスとしては、珪酸エチル(テトラエトキシシランとも呼ぶ。略称TEOS、化学式Si(OC )、トリメチルシラン(TMS:(CH SiH)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC )、トリスジメチルアミノシラン(SiH(N(CH )等のシリコン含有化合物が適用される。 Containing compounds, such as tetraethoxysilane (also referred to as tetraethoxysilane abbreviated TEOS, chemical formula Si (OC 2 H 5) 4 .), Trimethylsilane (TMS: (CH 3) 3 SiH), tetramethylcyclotetrasiloxane (TMCTS), octamethylcyclotetrasiloxane (OMCTS), hexamethyldisilazane (HMDS), triethoxysilane (SiH (OC 2 H 5) 3), or trisdimethylaminosilane (SiH (N (CH 3) 2) 3) a silicon-containing, such as compound is applied.

レーザ光を照射して、半導体基板を平坦化する再生処理を行うことで、この半導体基板を再利用することが可能になり、資源を有効に活用することができる。 Is irradiated with a laser beam, by performing the reproduction process for planarizing the semiconductor substrate, it is possible to reuse this semiconductor substrate, resources can be utilized effectively. また、この再生処理された半導体基板を用いて、半導体基板を作製することで、基板の製造コストを低減することができる。 By using the reproduction processed semiconductor substrate, by manufacturing a semiconductor substrate, it is possible to reduce the manufacturing cost of the substrate.

以下に、本発明を説明する。 The present invention will be described below. ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。 However, the present invention can be implemented in many different embodiments without departing from the spirit and scope of the present invention, it is readily by those skilled in the art that modes and details can be variously changed It is understood. 従って、本発明は実施の形態及び実施例の記載内容に限定して解釈されるものではない。 Accordingly, the present invention is not to be construed as being limited to the description of embodiments and examples. また、異なる図面間で同じ参照符号が付されている要素は同じ要素であり、材料、形状、作製方法などについて繰り返しになる説明は省略している。 Also elements are denoted by the same reference numerals in different drawings are the same elements, materials, shape, repetitive descriptions on manufacturing methods, and the like is omitted.

(実施の形態1) (Embodiment 1)
図1は、半導体基板の作製方法の一例を示す断面図である。 Figure 1 is a sectional view showing an example of a method for manufacturing a semiconductor substrate. 図1を用いて、この基板の作製方法の一例を説明する。 With reference to FIG. 1, illustrating an example of a method for manufacturing this substrate.

図1(A)に示すように、半導体基板の支持基板となる第1基板101を用意する。 As shown in FIG. 1 (A), it is prepared first substrate 101 as a support substrate of the semiconductor substrate. 第1基板101には、液晶表示装置など電子工業用に使用されているガラス基板(「無アルカリガラス基板」とも呼ばれる)を用いることができる。 The first substrate 101, a glass substrate can be used that is used like a liquid crystal display device in the electronics industry (also referred to as "non-alkali glass substrate"). このような工業用ガラス基板は、熱膨張係数が25×10 −7 /℃以上50×10 −7 /℃以下(好ましくは、30×10 −7 /℃以上40×10 −7 /℃以下)であって、歪み点が580℃以上680℃以下(好ましくは、600℃以上680℃以下)である。 Such industrial glass substrate has a thermal expansion coefficient of 25 × 10 -7 / ℃ least 50 × 10 -7 / ℃ or less (preferably, 30 × 10 -7 / ℃ least 40 × 10 -7 / ℃ or less) a is, strain point 580 ° C. or higher 680 ° C. or less (preferably, 600 ° C. or higher 680 ° C. or less). このような特性を有する工業用ガラス基板としては、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料でなる基板がある。 As the industrial glass substrate having properties, for example, a substrate made of a glass material such as aluminosilicate glass, aluminoborosilicate glass, barium borosilicate glass.

また、第1基板101には、ガラス基板の他、セラミック基板、石英基板やサファイア基板などの絶縁体でなる絶縁性基板、金属やステンレスなどの導電体でなる導電性基板、シリコンやガリウムヒ素など半導体でなる半導体基板等を用いることができる。 Further, the first substrate 101, a glass substrate, a ceramic substrate, an insulating substrate formed of an insulator, such as a quartz substrate, or a sapphire substrate, a conductive substrate made of a conductive material such as metal or stainless steel, silicon, gallium arsenide, etc. it is possible to use a semiconductor substrate or the like made of a semiconductor.

図1(B)に示すように第2基板102を用意する。 As shown in FIG. 1 (B) preparing a second substrate 102. 第2基板102は半導体基板が用いられる。 The second substrate 102 is a semiconductor substrate is used. 半導体基板を薄片化した半導体層を支持基板に貼り合わせることで、半導体基板が作製される。 The semiconductor substrate by bonding a semiconductor layer thinned to a supporting substrate, a semiconductor substrate is prepared. 第2基板102となる半導体基板には単結晶半導体基板が好ましい。 The semiconductor substrate as a second substrate 102 preferably is a single crystal semiconductor substrate. 多結晶半導体基板を用いることもできる。 It is also possible to use a polycrystalline semiconductor substrate. この半導体基板は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、炭化シリコンなどの第4属元素でなる基板を用いることができる。 The semiconductor substrate is silicon, germanium, silicon - can be used germanium, a substrate made by the fourth group element such as silicon carbide. また、半導体基板にはガリウムヒ素、インジウムリンなど化合物半導体でなる基板も用いることができる。 Further, the semiconductor substrate may be used a substrate made of gallium arsenide, indium phosphide, etc. compound semiconductor.

第2基板102を洗浄して、清浄にする。 Wash the second substrate 102, to clean. そして、図1(C)に示すように、第2基板102上面に保護膜103を形成する。 Then, as shown in FIG. 1 (C), to form a protective film 103 on the second substrate 102 top surface. イオン注入層105を形成するためのイオン注入工程で第2基板102が金属などの不純物に汚染されることを防止する、注入されるイオンの衝撃で第2基板102が損傷することを防止するなどの目的のために、保護膜103を形成する。 Second substrate 102 is prevented from being contaminated by impurities such as metal ion implantation process for forming an ion-implanted layer 105, the impact of the implanted ions, such as the second substrate 102 can be prevented from being damaged for the purpose of forming the protective film 103. この保護膜103は、CVD法等により、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などの絶縁材料を堆積することで形成できる。 The protective film 103 by CVD or the like, a silicon oxide film, a silicon nitride film, a silicon nitride oxide film can be formed by depositing an insulating material such as silicon oxynitride film. また、第2基板102を熱酸化することで、保護膜103を形成することができる。 Further, the second substrate 102 by thermal oxidation, it is possible to form a protective film 103.

なお、本明細書において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、酸素が55原子%以上65原子%以下、窒素が1原子%以上20原子%以下、Siが25原子%以上35原子%以下、水素が0.1原子%以上10原子%以下の範囲で含まれる物質とする。 In the present specification, silicon oxynitride contains more oxygen than nitrogen, be those containing more oxygen than nitrogen, oxygen 55 atom% 65 atom% or less, nitrogen 1 atom% to 20 atom % or less, Si is 35 atomic% 25 atomic% or less, hydrogen is a substance contained in a range of 10 atomic% 0.1 atomic% or more. また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、酸素が15原子%以上30原子%以下、窒素が20原子%以上35原子%以下、Siが25原子%以上35原子%以下、水素が15原子%以上25原子%以下の範囲で含まれる物質とする。 Further, silicon nitride oxide, as its composition, there is more nitrogen than oxygen, oxygen 15 atom% to 30 atom% or less, nitrogen 20 atom% to 35 atom% or less, Si is 35 atom% 25 atom% or less, hydrogen is a substance contained in a range of 25 atomic% 15 atomic% or more.

窒化酸化シリコン膜は、プロセスガスにSiH 、N OおよびNH を用いてプラズマCVD法で形成することできる。 Silicon nitride oxide film can be formed by a plasma CVD method using SiH 4, N 2 O and NH 3 as a process gas. また、酸化窒化シリコン膜は、プロセスガスにSiH およびN Oを用いてプラズマCVD法で形成することできる。 Further, silicon oxynitride film can be formed by a plasma CVD method using SiH 4 and N 2 O in the process gas.

次に、図1(D)に示すように、保護膜103を介して、電界で加速されたイオンでなるイオンビーム104を第2基板102に照射することにより、第2基板102の表面から所定の深さの領域にイオン種を注入して、イオン注入層105を形成する。 Next, as shown in FIG. 1 (D), through the protective film 103, by irradiating an ion beam 104 including ions accelerated by an electric field to the second substrate 102, predetermined from the surface of the second substrate 102 the depth of the region by implanting ion species to form an ion implantation layer 105. イオン注入層105が形成される領域の深さは、イオンビーム104の加速エネルギーとイオンビームの入射角によって制御することができる。 The depth at which the ion implantation layer 105 is formed can be controlled by the angle of incidence of the acceleration energy of the ion beam 104. イオンの平均進入深さとほぼ同じ深さ領域に、イオン注入層105が形成される。 Substantially the same depth region to the average penetration depth of the ions, the ion implantation layer 105 is formed.
このイオン注入工程は、加速されたイオン種でなるイオンビーム104を第2基板102に照射することで、イオン種を構成する元素を第2基板102に添加する工程である。 This ion implantation step, an ion beam 104 including ions accelerated by species by irradiating the second substrate 102, a step of adding the elements constituting the ionic species in the second substrate 102. よって、イオン注入層105は、イオン種を構成する元素が添加されている領域である。 Therefore, the ion implantation layer 105 is a region where elements constituting the ion species is added. また、イオン注入層105は、加速されたイオン種の衝撃で結晶構造が失われ、脆くなっている層(脆化層)でもある。 The ion implantation layer 105 is accelerated ion species impact the crystal structure is lost, is also the layer that is brittle (fragile layer).

イオンを注入する深さで、第2基板102から分離される半導体層の厚さが決定される。 At a depth of implanting ions, the thickness of the semiconductor layer which is separated from the second substrate 102 is determined. 第2基板102から分離される半導体層の厚さは5nm以上500nm以下であり、好ましい厚さの範囲は10nm以上200nm以下である。 The thickness of the semiconductor layer which is separated from the second substrate 102 is a 5nm or 500nm or less, preferred thickness range is 10nm or more 200nm or less. イオンを注入する深さを考慮して、イオンの加速電圧を調節する。 Taking into account the depth of implanting ions to adjust the acceleration voltage of the ion.

イオンを第2基板102に注入するには、ソースガスを励起して生成したイオン種を質量分離して、所定の質量を有するイオン種を注入するイオン注入装置を用いることができる。 The ions implanted into the second substrate 102 is mass-separated ion species generated by exciting a source gas, it is possible to use an ion implantation apparatus for implanting an ion species having a predetermined mass. また、質量分離をせずに、プロセスガスから生成した複数種類のイオン種を注入するイオンドーピング装置を用いることができる。 It can also be used without mass separation, an ion doping apparatus for injecting a plurality of types of ion species generated from the process gas.

イオンドーピング装置を用いる場合のイオン注入工程は、以下のような条件で行うことができる。 Ion implantation process in the case of using an ion doping apparatus can be performed under the following conditions.
・加速電圧 10kV以上100kV以下 And acceleration voltage 10kV more than 100kV below
(好ましくは30kV以上80kV以下) (Preferably 30kV more than 80kV or less)
・ドーズ量 1×10 16 /cm 以上4×10 16 /cm 以下・ビーム電流密度 2μA/cm 以上 · Dose 1 × 10 16 / cm 2 or more 4 × 10 16 / cm 2 or less beam current density 2 .mu.A / cm 2 or more
(好ましくは5μA/cm 以上、より好ましくは10μA/cm 以上) (Preferably 5 .mu.A / cm 2 or more, more preferably 10 .mu.A / cm 2 or higher)

このイオン注入工程のソースガスには、水素ガスを用いることができる。 The source gas in the ion implantation step, a hydrogen gas can be used. 水素ガス(H ガス)からH 、H 、H が生成されるが、水素ガスをソースガスに用いる場合は、H が最も多く第2基板102に注入されることが好ましい。 H + hydrogen gas (H 2 gas), H 2 +, although H 3 + is generated, in the case of using a hydrogen gas as a source gas, it the amount of H 3 + is most injected into the second substrate 102 preferable. イオンを注入することで、H 、H を注入するよりもイオンの注入効率が向上し、かつ注入時間を短縮することができる。 By injecting the H 3 + ions, H +, can be improved injection efficiency of ions than injecting H 2 +, and to shorten the infusion time. また、イオン注入層105に亀裂が生じやすくなる。 Further, a crack is easily generated in the ion implantation layer 105.

イオン注入装置を用いる場合は、質量分離により、H イオンが注入されるようにすることが好ましい。 In the case of using an ion implantation apparatus, a mass separation, it is preferable that H 3 + ions are to be implanted. イオンドーピング装置を用いる場合は、イオンビーム104に、イオン種H 、H 、H の総量に対してH イオンが70%以上含まれるようにすることが好ましい。 In the case of using an ion doping apparatus, an ion beam 104, the ion species H +, H 2 +, it is preferable that H 3 + ions to be included more than 70% of the total amount of H 3 +. イオンの割合は80%以上がより好ましい。 The proportion of H 3 + ions is more preferably 80% or more. このようにH の割合を高めておくことで、イオンドーピング装置によって、イオン注入層105には1×10 20 atoms/cm 以上の水素を含ませることが可能である。 Thus With a high proportion of H 3 +, the ion doping apparatus, the ion implantation layer 105 it is possible to include 1 × 10 20 atoms / cm 3 or more hydrogen. イオン注入層105には、5×10 20 atoms/cm 以上の水素を含ませることが好ましい。 The ion implantation layer 105, it is preferable to include 5 × 10 20 atoms / cm 3 or more hydrogen. 第2基板102に局所的に高濃度の水素注入領域を形成すると、結晶構造が失われ微小な空孔が形成されるため、イオン注入層105は多孔質構造となっている。 When locally forming high concentration hydrogen implanted region of the second substrate 102, because microvoids crystal structure is lost is formed, the ion implantation layer 105 has a porous structure. そのため、比較的低温(600℃以下)の熱処理によってイオン注入層105に形成された微小な空洞の体積変化が起こり、イオン注入層105に沿って、第2基板102を劈開することができる。 Therefore, a relatively low temperature (600 ° C. or less) heat treatment by a change occurs in the volume of microvoids formed in the ion implantation layer 105, along the ion-implanted layer 105, can be cleaved and the second substrate 102.
また、イオン注入層105を第2基板102の浅い領域に形成するためには、イオンの加速電圧を低くする必要があるが、水素ガスを励起することで生成されたプラズマ中のH イオンの割合を高くすることで、原子状水素(H)を効率よく、第2基板102に添加することができる。 Further, an ion-implanted layer 105 to form the shallow region of the second substrate 102, it is necessary to lower the acceleration voltage of the ion, H 3 + ions in the plasma generated by exciting a hydrogen gas by increasing the ratio of atomic hydrogen (H) efficiently, it can be added to the second substrate 102. それは、H イオンはH イオンの3倍の質量を持つことから、同じ深さに水素原子を1つ添加する場合、H イオンの加速電圧は、H イオンの加速電圧の3倍にすることが可能であるからである。 It if H 3 + ions are because of its 3-fold the mass of H + ions, which one hydrogen atom is added to the same depth, the acceleration voltage of H 3 + ions, 3 an accelerating voltage of H + ions This is because it is possible to double. イオンの加速電圧を高くすることがきれば、イオン注入工程のタクトタイムを短縮することが可能となり、生産性を向上することができる。 You wear is possible to increase the acceleration voltage of the ion, it is possible to shorten the tact time of the ion implantation process, it is possible to improve productivity.

イオン注入工程のソースガスには水素ガスの他に、重水素、ヘリウム、アルゴンなどの希ガス、フッ素ガス、塩素ガスに代表されるハロゲンガス、フッ素化合物ガス(例えば、BF )等のハロゲン化合物ガスから選ばれた一種または複数種類のガスを用いることができる。 Other source gases in hydrogen gas in the ion implantation step, deuterium, helium, noble gases such as argon, fluorine gas, a halogen gas typified by chlorine gas, fluorine compound gas (e.g., BF 3) halogen compound such as it can be used one or more kinds of gas selected from a gas. ソースガスにヘリウムを用いる場合は、質量分離を行わないことで、He イオンの割合が高いイオンビーム104を作り出すことができる。 When helium is used for a source gas, that without mass separation, may be the proportion of He + ions produces a high ion beam 104. このようなイオンビーム104を第2基板102に照射することで、効率良く、微小な空孔をイオン注入層105に形成することができる。 By irradiation of such an ion beam 104 to the second substrate 102, efficiently, microvoids can be formed in the ion implantation layer 105.

また、複数回のイオン注入工程を行うことで、イオン注入層105を形成することもできる。 Further, by performing a plurality of times of ion implantation steps, it is also possible to form an ion implantation layer 105. この場合、イオン注入工程ごとにプロセスガスを異ならせても、同じでもよい。 In this case, even with different process gases for each ion implantation step may be the same. 例えば、まず、ソースガスに希ガスを用いてイオン注入を行う。 For example, first, the ion implantation by using a rare gas as a source gas. 次に、水素ガスをプロセスガスに用いてイオン注入工程を行う。 Next, an ion implantation process using a hydrogen gas as a process gas. また、初めにハロゲンガス又はハロゲン化合物ガスを用いてイオン注入工程を行い、次に、水素ガスを用いてイオン注入工程を行うこともできる。 Also, initially performing ion implantation step using a halogen gas or a halogen compound gas, then, it is also possible to carry out an ion implantation process using hydrogen gas.

イオン注入層105を形成した後、エッチングにより保護膜103を除去する。 After forming the ion-implanted layer 105, to remove the protective film 103 by etching. 次に、保護膜が形成されていた第2基板102の上面に、図1(E)に示すように、接合層107を形成する。 Next, the upper surface of the second substrate 102 which the protective film was formed, as shown in FIG. 1 (E), to form the bonding layer 107. 接合層107は、平滑で親水性の接合面を第2基板102に形成するための層である。 Bonding layer 107 is a layer for forming the bonding surface of the hydrophilic to the second substrate 102 is smooth. このような接合層107には、化学的な反応により形成される絶縁膜が好ましく、酸化シリコン膜が好ましい。 Such bonding layer 107, an insulating film formed by a chemical reaction is preferable, a silicon oxide film is preferable. 接合層107に用いられる酸化シリコン膜の厚さは10nm以上200nm以下とすることができる。 The thickness of the silicon oxide film used for the bonding layer 107 can be a 10nm or 200nm or less. 好ましい厚さは10nm以上100nm以下であり、より好ましくは20nm以上50nm以下である。 A preferred thickness is at 10nm or more 100nm or less, more preferably 20nm or more 50nm or less.

接合層107を形成する工程では、第2基板102の加熱温度はイオン注入層105に注入した元素または分子が離脱しない温度とし、その加熱温度は350℃以下が好ましい。 In the step of forming the bonding layer 107, the heating temperature of the second substrate 102 to a temperature that does not leave an element or molecule is injected into the ion implantation layer 105, the heating temperature is preferably 350 ° C. or less. 言い換えると、この加熱温度はイオン注入層105から脱ガスが起こらない温度とする。 In other words, the heating temperature is a temperature which does not occur degassing from the ion implantation layer 105. 従って接合層107を形成するには、CVD法、特にプラズマCVD法を用いることが好ましい。 Therefore, to form the bonding layer 107, a CVD method, it is particularly preferable to use a plasma CVD method. なお、第2基板102から半導体層108を分離するための熱処理温度は接合層107の成膜温度よりも高い温度が適用される。 The heat treatment temperature for separating the semiconductor layer 108 from the second substrate 102 is a temperature higher than the film formation temperature of the bonding layer 107.

接合層107の酸化シリコン膜をCVD法で形成する場合には、シリコンソースガスとして有機シランガスを用いることが好ましい。 In the case of forming a silicon oxide film of the bonding layer 107 by the CVD method, it is preferable to use an organic silane gas as a silicon source gas. 酸素ソースガスには酸素(O )ガスを用いることができる。 The oxygen source gas can be used oxygen (O 2) gas. 有機シランガスには、珪酸エチル(TEOS:化学式Si(OC )、テトラメチルシラン(TMS:化学式Si(CH )、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC )、又はトリスジメチルアミノシラン(SiH(N(CH )などを用いることができる。 The organic silane gas, tetraethoxysilane (TEOS: Si (OC 2 H 5) 4 ), tetramethylsilane (TMS: chemical formula Si (CH 3) 4), tetramethylcyclotetrasiloxane (TMCTS), octamethylcyclotetrasiloxane (OMCTS), hexamethyldisilazane (HMDS), triethoxysilane (SiH (OC 2 H 5) 3), or trisdimethylaminosilane (SiH (N (CH 3) 2) 3) or the like can be used. 接合層107は、酸化シリコン膜の他、酸化窒化シリコン膜または窒化酸化シリコン膜で形成することもできる。 Bonding layer 107 may be formed of other, a silicon oxynitride film or a silicon nitride oxide film of the silicon oxide film. 酸化窒化シリコン膜は、例えば、プロセスガスにSiH およびN Oを用いてプラズマCVD法で形成することできる。 Silicon oxide nitride film, for example, may be a process gas using SiH 4 and N 2 O is formed by a plasma CVD method. また、窒化酸化シリコン膜は、プロセスガスにSiH 、N OおよびNH を用いてプラズマCVD法で形成することができる。 Further, silicon nitride oxide film can be formed by a plasma CVD method using SiH 4, N 2 O and NH 3 as a process gas.

図1(F)は接合工程を説明する断面図であり、第1基板101と第2基板102とを貼り合わせた状態を示している。 Figure 1 (F) is a cross-sectional view illustrating a bonding step, which shows a state in which bonding between the first substrate 101 and the second substrate 102. 接合工程を行うには、まず、接合界面を形成する第1基板101及び接合層107の表面を超音波洗浄などの方法で洗浄する。 To effectuate the joining step, first, to clean the surface of the first substrate 101 and the bonding layer 107 to form a bonding interface by a method such as ultrasonic cleaning. そして、第1基板101と接合層107を密着させると、第1基板101の表面と接合層107の表面が近づくため、これら表面の界面にファン・デル・ワールス力が作用し、水素結合が形成され、接合層107と第1基板101が接合する。 When brought into close contact first substrate 101 and the bonding layer 107, the surface of the surface and the bonding layer 107 of the first substrate 101 approaches, the interface to the van der Waals forces of the surface acts, hydrogen bond formation is, the bonding layer 107 and the first substrate 101 are bonded. 接合層107に、有機シランを用いてCVD法で形成した酸化シリコン膜を用いることで、第1基板101及び第2基板102を加熱することなく、第1基板101と接合層107を常温で接合することができる。 The bonding layer 107, by using the silicon oxide film formed by a CVD method using organosilane, without heating the first substrate 101 and the second substrate 102, bonding the first substrate 101 and the bonding layer 107 at room temperature can do. また、第1基板101に、ガラス基板を用いることが可能になる。 Further, the first substrate 101, it is possible to use a glass substrate.

結合力がより強固な接合を形成するために、例えば、第1基板101の表面を酸素プラズマ処理若しくはオゾン処理して、その表面を親水性にする処理を行う方法がある。 For bonding force to form a stronger joint, for example, a surface of the first substrate 101 to oxygen plasma treatment or ozone treatment, a method of performing a process of the surface hydrophilic. この処理によって第1基板101の表面に水酸基が付加されるため、接合工程において、第1基板101の表面の水酸基が作用して、接合層107との接合界面に水素結合が形成される。 Hydroxyl is added to the surface of the first substrate 101 by this process, in the bonding step, the hydroxyl group of the surface of the first substrate 101 acts, hydrogen bonds are formed at the bonding interface between the bonding layer 107.

第1基板101と接合層107を密着させた後、加熱処理又は加圧処理を行うことが好ましい。 After adhesion of the bonding layer 107 and the first substrate 101, it is preferable to perform heat treatment or pressure treatment. 加熱処理又は加圧処理を行うことで、第1基板101と接合層107の結合力を向上させることができるからである。 By performing the heat treatment or pressure treatment, it is because it is possible to improve the bonding strength of the first substrate 101 and the bonding layer 107. 加熱処理の温度は、第1基板101の耐熱温度以下であることが好ましく、加熱温度は400℃以上600℃以下とすることができる。 The temperature of the heat treatment is preferably first at a temperature below the heat resistant temperature of the substrate 101, the heating temperature can be 400 ° C. or higher 600 ° C. or less. 加圧処理は、接合界面に垂直な方向に力が加わるように行い、加える圧力は第1基板101及び第2基板102の強度を考慮して決定する。 Pressure treatment is performed such that a force is applied in a direction perpendicular to the bonding interface, the pressure applied is determined in consideration of the strength of the first substrate 101 and the second substrate 102.

図1(G)は、第2基板102から半導体層108を分離する分離工程を説明する図である。 Figure 1 (G) are diagrams illustrating a separation step of separating the semiconductor layer 108 from the second substrate 102. 半導体層108を分離するには、第1基板101と接合層107を接合した後、第2基板102を加熱する熱処理を行う。 To separate the semiconductor layer 108, after joining the bonding layer 107 and the first substrate 101, a heat treatment is performed to heat the second substrate 102. 第2基板102の加熱温度は400℃以上600℃未満とすることができる。 The heating temperature of the second substrate 102 may be less than 600 ° C. 400 ° C. or higher. 第2基板102の加熱温度は接合層107を形成するときの第2基板102の温度以上とすることが好ましい。 It is preferable heating temperature of the second substrate 102 is set to at least the temperature of the second substrate 102 for forming the bonding layer 107.

400℃以上600℃未満の温度範囲で熱処理を行うことでイオン注入層105に形成された微小な空孔に体積変化が起こりイオン注入層105に亀裂が生ずる。 400 ° C. to 600 microvoids formed in the ion-implanted layer 105 by performing a heat treatment at a temperature range of less than ° C. in a change occurs in the volume cracks in the ion implantation layer 105 is produced. その結果、イオン注入層105に沿って、第2基板102が劈開される。 As a result, along the ion-implanted layer 105, the second substrate 102 is cleaved. 接合層107は第1基板101と接合しているので、第1基板101上には第2基板102から分離された半導体層108が固定されている。 Since the bonding layer 107 is bonded to the first substrate 101, the first substrate 101 over the semiconductor layer 108 which is separated from the second substrate 102 is fixed. また、この熱処理で、第1基板101と接合層107との接合界面が加熱されるので、接合界面に水素結合よりも結合力が強い共有結合が形成されるので、接合界面での結合力を向上させることができる。 Further, in this heat treatment, the bonding interface between the first substrate 101 and the bonding layer 107 is heated, since bonding force is strong covalent bond is formed than hydrogen bonded to the bonding interface, the bonding force at the bonding interface it is possible to improve. 112は半導体層108が分離された第2基板を示している。 112 denotes a second substrate on which the semiconductor layer 108 is separated.

図1(G)に示す分離工程で、第1基板101に半導体層108が設けられた半導体基板100が作製される。 In the separation step shown in FIG. 1 (G), the semiconductor substrate 100 on which the semiconductor layer 108 is provided on the first substrate 101 is manufactured. この半導体基板100は、第1基板101上に接合層107が形成され、半導体層108と接合層107が接合している基板である。 The semiconductor substrate 100, the bonding layer 107 is formed on the first substrate 101, a substrate bonding layer 107 is bonded to the semiconductor layer 108.

第2基板112には、半導体層108が分離された面が形成される。 The second substrate 112, the surface semiconductor layer 108 is separated is formed. この面は、イオン注入層105で亀裂が生じた面である。 This surface is a surface crack occurs in the ion implantation layer 105. そのため、第2基板112のこの面は、第2基板102の上面よりも平坦性が損なわれ、凹凸が形成されている。 Therefore, the surface of the second substrate 112, flatness than the upper surface of the second substrate 102 is impaired, irregularities are formed. 第2基板112を再利用できる状態にするための再生処理を行う。 The regeneration process for the ready to reuse the second substrate 112 performed. 再生処理として、図1(H)に示すように、レーザ光109を照射して、半導体基板の平坦化処理を行う。 As the reproduction process, as shown in FIG. 1 (H), is irradiated with a laser beam 109, planarization treatment is performed in the semiconductor substrate.

図1(H)は平坦化処理を説明するための断面図である。 Figure 1 (H) are sectional views for explaining the flattening process. 図1(H)に示すように、半導体層108が分離された面側から、第2基板112にレーザ光109を照射して、第2基板112を部分溶融させる。 As shown in FIG. 1 (H), from the surface semiconductor layer 108 is separated side, by irradiating the laser beam 109 on the second substrate 112, a second substrate 112 is partially melted. 102Aはレーザ光109が照射された第2基板112を示している。 102A shows a second substrate 112 which the laser beam 109 is irradiated. なお、部分溶融とは、溶融している部分と、固体の部分がある状態をいう。 Note that the partial melting means a portion that is melted, the state in which there is a portion of the solids. 他方、完全溶融とは、すべて溶融して、液体の状態になっていることをいう。 On the other hand, a complete melting of all by melting, means that in the state of liquid. レーザ光で第2基板112を完全溶融させてしまうと、第2基板102Aの結晶性を低下させるおそれがある。 When the second substrate 112 with a laser beam thereby is completely melted, which may reduce the crystallinity of the second substrate 102A.

第2基板102Aは、レーザ光109によって溶融された部分が冷却し、固化するため、平坦性が向上される。 The second substrate 102A is melt portion cooled by the laser beam 109, for solidifying, the flatness is improved. また、レーザ光109の照射により平坦性の向上と共に、半導体基板100の製造過程で生じた欠陥が減少し、第2基板112の結晶性が向上される。 Further, the improvement in flatness by the irradiation of the laser beam 109, defects caused by the manufacturing process of the semiconductor substrate 100 is reduced, the crystallinity of the second substrate 112 is improved.

レーザ光109を発振するレーザは、連続発振レーザ、疑似連続発振レーザ及びパルス発振レーザのいずれでもよい。 Laser oscillating a laser beam 109, a continuous wave laser may be either a pseudo continuous wave laser, or a pulsed laser. このようなレーザには、例えば、KrFレーザなどのエキシマレーザ、Arレーザ、Krレーザ等の気体レーザがある。 Such lasers, e.g., excimer laser such as KrF laser, Ar laser, a gas laser such as a Kr laser. その他、固体レーザとして、YAGレーザ、YVO レーザ、YLFレーザ、YAlO レーザ、GdVO レーザ、KGWレーザ、KYWレーザ、アレキサンドライトレーザ、Ti:サファイアレーザ、Y レーザ等がある。 Other, as a solid laser, YAG laser, YVO 4 laser, YLF laser, YAlO 3 laser, GdVO 4 laser, KGW laser, KYW laser, an alexandrite laser, Ti: sapphire laser, a Y 2 O 3 laser, or the like. なお、エキシマレーザはパルス発振レーザであるが、YAGレーザなどの固体レーザには、連続発振レーザにも、疑似連続発振レーザにも、パルス発振レーザにもなるものがある。 An excimer laser is a pulsed laser, and some solid lasers such as a YAG laser can be a continuous laser, a pseudo continuous wave laser, there is also and a pulsed laser.

レーザ光の波長は、第2基板112に吸収される波長であり、レーザ光の表皮深さ(skin depth)等を考慮して決定することができる。 Wavelength of the laser light is a wavelength that is absorbed by the second substrate 112, it may be determined in consideration of the skin depth of the laser beam (skin depth) or the like. 例えば、波長は250nm以上700nm以下の範囲とすることができる。 For example, the wavelength can be 700nm or less of the range of 250 nm. また、レーザ光のエネルギーも、レーザ光の波長、レーザビームの表皮深さ、第2基板112の膜厚等を考慮して決定することができる。 In addition, the energy of the laser beam can also be determined in consideration of the wavelength of the laser beam, the laser beam of the skin depth, the thickness of the second substrate 112 or the like. レーザ光のエネルギーは、例えば、300mJ/cm 以上800mJ/cm 以下の範囲とすることができる。 The energy of the laser beam, for example, be a 300 mJ / cm 2 or more 800 mJ / cm 2 or less. またレーザ光の照射は、大気雰囲気のような酸素を含む雰囲気、または窒素雰囲気のような不活性雰囲気で行うことができる。 The irradiation of the laser beam can be performed in an inert atmosphere such as an atmosphere containing oxygen such as an air atmosphere or a nitrogen atmosphere. 窒素などの不活性雰囲気のほうが、大気雰囲気よりも第2基板112の平坦性を向上させる効果が高く、またクラックの発生を抑える効果が高い。 An inert atmosphere such as nitrogen, high effect of improving the flatness of the second substrate 112 than the air atmosphere and the effect of suppressing the generation of cracks is high.

レーザ光109を照射して、平坦化された第2基板102Aを、図1(B)の第2基板102に再利用することで、半導体基板100を作製することができる。 Is irradiated with a laser beam 109, the second substrate 102A that is flattened, by reusing the second substrate 102 in FIG. 1 (B), it is possible to manufacture a semiconductor substrate 100. また、この第2基板102Aを半導体基板100の作製以外の用途に用いてもよく、第2基板102Aで半導体集積回路などの半導体装置を製造することもできる。 Alternatively, it is also possible to use the second substrate 102A in applications other than manufacturing a semiconductor substrate 100, it is also possible to manufacture a semiconductor device such as a semiconductor integrated circuit in the second substrate 102A.

なお、再生処理された第2基板102Aで、半導体基板100を作製する場合、保護膜103を形成する前に、レーザ光109の照射で第2基板102Aに形成された酸化膜をエッチングなどにより除去する工程を必要に応じて行う。 Note that removing the second substrate 102A that is playback processing, the case of manufacturing a semiconductor substrate 100, prior to forming the protective film 103, the oxide film formed on the second substrate 102A by irradiation of laser light 109 by etching or the like when necessary the step of.

また、第2基板112と同様、半導体基板100上の半導体層108の上面も平坦性が損なわれ、凹凸が形成されている。 Further, similarly to the second substrate 112, the upper surface of the semiconductor layer 108 on the semiconductor substrate 100 flatness is impaired, irregularities are formed. そのため、半導体基板100で半導体装置を製造する前に、半導体層108の平坦化処理を行うことが好ましい。 Therefore, prior to manufacturing the semiconductor device in the semiconductor substrate 100, it is preferable to perform the planarization process of a semiconductor layer 108. この平坦化処理は、図1(I)に示すように、レーザ光110を半導体層108側から照射することで行うことができる。 The planarization process, as shown in FIG. 1 (I), can be performed by irradiating a laser beam 110 from the semiconductor layer 108 side. 半導体層108に対するレーザ光110の照射は、図1(H)のレーザ光109の照射と同様に行うことができる。 Irradiation of the laser beam 110 to the semiconductor layer 108 can be performed similarly to the irradiation of the laser beam 109 in FIG. 1 (H). 半導体層108を部分溶融させるため、レーザ光110を発振するレーザはエキシマレーザなどのパルス発振レーザが好ましい。 For partial melting of the semiconductor layer 108, a laser that oscillates a laser beam 110 is pulsed laser such as an excimer laser is preferable.

レーザ光110を照射することで、半導体層108の上面が平坦化され、また欠陥が減少されるため、結晶性が向上された半導体層118を形成することができる。 By irradiating the laser beam 110, the upper surface of the semiconductor layer 108 is planarized, and because the defect is reduced, it is possible to form a semiconductor layer 118 which crystallinity is improved. このような半導体層118を有する半導体基板100を用いて、半導体装置を作製した場合、複数の半導体素子の特性のばらつきを抑えることができる。 Using a semiconductor substrate 100 having such a semiconductor layer 118, in the case of manufacturing a semiconductor device, it is possible to suppress variations in characteristics of a plurality of semiconductor elements. また、レーザ光110の照射で半導体層108の平坦化を行うため、機械研磨が困難で、耐熱性が低いガラス基板を第1基板101に用いることができる。 Further, in order to perform planarization of the semiconductor layer 108 in the irradiation of the laser beam 110, mechanical polishing is difficult, it is possible to use a low heat-resistant glass substrate to the first substrate 101.

1枚の第1基板101上に複数の半導体層108を固定した半導体基板100を作製することができる。 The semiconductor substrate 100 which is fixed a plurality of semiconductor layers 108 on the first substrate 101 on a piece can be manufactured. 例えば、図1(B)〜図1(E)を用いて説明した工程を、複数回繰り返し、イオン注入層105が形成された第2基板102を複数枚用意する。 For example, the steps described with reference to FIG. 1 (B) ~ FIG 1 (E), repeated several times, to prepare a plurality of second substrate 102 ion implantation layer 105 is formed. 次いで、図1(F)の接合工程を複数回繰り返して、1枚の第1基板101に複数の第2基板102を固定する。 Then, by repeating several times the bonding step of FIG. 1 (F), to fix the plurality of second substrate 102 on the first substrate 101 of one. そして、図1(G)の加熱工程を行い、各第2基板102を分離することで、第1基板101上に、複数の半導体層108が固定された半導体基板100が作製される。 Then, a heating process of FIG. 1 (G), to separate the respective second substrate 102, the first substrate 101, the semiconductor substrate 100 in which a plurality of semiconductor layers 108 are fixed is prepared. そして、図1(I)に示すようにレーザ光110を照射し、複数の半導体層108の平坦化を行う。 Then, the laser beam 110 is irradiated as shown in FIG. 1 (I), is flattened in the plurality of semiconductor layers 108.

(実施の形態2) (Embodiment 2)
図2(A)は、分離工程後の第2基板112の断面図である。 2 (A) is a cross-sectional view of the second substrate 112 after the separation step. 本実施の形態では、第2基板112を再生処理の一例を説明する。 In this embodiment, an example of a reproducing process and the second substrate 112. まず、700℃以上の温度で加熱して、第2基板112を酸化させて、図2(B)に示すように酸化膜113を形成する。 First, by heating at 700 ° C. or higher, the second substrate 112 is oxidized to form an oxide film 113 as shown in FIG. 2 (B). 図2(B)は熱酸化工程を説明する断面図である。 Figure 2 (B) is a cross-sectional view illustrating a thermal oxidation process.

熱酸化の温度は、950℃以上1100℃以下が好ましい。 Temperature of thermal oxidation is preferably 950 ° C. or higher 1100 ° C. or less. 処理時間は0.1〜6時間、好ましくは0.5〜1時間とすればよい。 Treatment time is 0.1 to 6 hours, preferably may be 0.5 to 1 hour. 酸化膜113の膜厚は、10nm以上1000nm以下とすることができ、40nm以上200nm以下が好ましい。 The film thickness of the oxide film 113 may be a 10nm or 1000nm or less, preferably 40nm or more 200nm or less. このような高温の熱酸化を行うことで、第2基板112の欠陥が除去され結晶性を向上された第2基板102Bが形成される。 By performing the thermal oxidation of such a high temperature, a second substrate 102B defects of the second substrate 112 is improved removed crystallinity is formed. さらに、イオン注入工程で注入された元素または分子を、第2基板112から除去することもできる。 Furthermore, an element or molecule that is implanted in the ion implantation step can be removed from the second substrate 112.

図2(B)の熱酸化処理は、100%ドライ酸素雰囲気での加熱処理で行うドライ酸化処理を適用できる。 Thermal oxidation process in FIG. 2 (B) can be applied to dry oxidation process carried out in heat treatment in a 100% dry oxygen atmosphere. 例えば、熱酸化雰囲気は、ハロゲンを含む酸素雰囲気とすることが好ましい。 For example, the thermal oxidation atmosphere is preferably an oxygen atmosphere containing halogen. 例えば、塩酸(HCl)を0.5体積%以上10体積%以下の濃度で含む酸素雰囲気とすることすることができる。 For example, hydrochloric acid (HCl) can be be an oxygen atmosphere at a concentration of less than 10 vol% 0.5 vol%. なお、ハロゲンの濃度は3体積%程度が好ましい。 The concentration of the halogen is preferably about 3% by volume. 酸素雰囲気にハロゲンを含ませるには、HClの他に、HF、NF 、HBr、Cl 、ClF 、BCl 、F 、Br 、トリクロロエチレン、ジクロロエチレンなどから選ばれた一種又は複数種のガスを用いることができる。 To include the halogen oxygen atmosphere, in addition to HCl, HF, NF 3, HBr , Cl 2, ClF 3, BCl 3, F 2, Br 2, trichlorethylene, dichloroethylene, etc. from the selected one or more of it is possible to use a gas.

950℃以上1100℃以下で加熱し酸素雰囲気にハロゲンを含ませる第2基板112の熱酸化処理によって、第2基板112のゲッタリング処理を行うこともできる。 By thermal oxidation of the second substrate 112 to include halogen to the heated oxygen atmosphere at 950 ° C. or higher 1100 ° C. or less, it can be performed gettering process of the second substrate 112. ハロゲン元素を用いることで、第2基板112中の金属不純物のゲッタリングが効果的に行われる。 By using a halogen element, gettering metal impurities in the second substrate 112 is effectively performed. 塩酸を雰囲気に添加した場合は、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して除去される。 If the addition of hydrochloric acid in the atmosphere, by the action of chlorine, impurities such as metal is removed by released into air it turns into volatile chloride. また、塩酸を雰囲気に添加した場合は雰囲気に水素が含まれており、この雰囲気中の水素は、第2基板102Bと酸化膜113の界面の欠陥を補償して界面の局在準位密度を低減する機能を有する。 Also, the case of adding hydrochloric acid to an atmosphere which contains hydrogen atmosphere, hydrogen in the atmosphere, the local level density of the interface to compensate for defects in the interface of the second substrate 102B and the oxide film 113 It has a function of reducing.

ハロゲンを含む雰囲気での熱酸化処理によって、酸化膜113にハロゲンを含ませることができる。 By thermal oxidation treatment in an atmosphere containing a halogen, it can contain halogen in the oxide film 113. ハロゲンの濃度は1×10 17 /cm 以上5×10 20 /cm 以上とすることで、酸化膜113が不純物元素を捕獲するゲッタリングサイトとして機能し第2基板102Bの汚染を防止する保護膜としての機能を発現させることができる。 The concentration of halogen by a 1 × 10 17 / cm 3 to 5 × 10 20 / cm 3 or more, protection against contamination of the second substrate 102B functions as a gettering site the oxide film 113 to capture impurity element it can be expressed a function as a membrane.

次に、エッチング処理を行い、図2(C)に示すように、第2基板102Bから酸化膜113を除去する。 Next, the etching process, as shown in FIG. 2 (C), to remove the oxide film 113 from the second substrate 102B. 第2基板102Bを図1(B)の第2基板102として再利用して、半導体基板100を作製することができる。 By reusing the second substrate 102B as the second substrate 102 in FIG. 1 (B), it is possible to manufacture a semiconductor substrate 100.

なお、図2(B)の酸化膜113を除去していない第2基板102Bを再利用することも可能である。 It is also possible to reuse the second substrate 102B that does not remove the oxide film 113 in FIG. 2 (B). この場合、図1(C)の保護膜103が形成された第2基板102として、酸化膜113が形成された第2基板102Bを再利用することができる。 In this case, as the second substrate 102 to the protective film 103 shown in FIG. 1 (C) is formed, it is possible to reuse the second substrate 102B that oxide film 113 is formed.

(実施の形態3) (Embodiment 3)
本実施の形態では、第2基板112の再生処理の一例を説明する。 In this embodiment, an example of a reproduction processing of the second substrate 112. 図3は再生処理を説明するための図面である。 Figure 3 is a view for explaining a reproduction process.

まず、図3(A)に示すように、実施の形態1と同様に、第2基板112にレーザ光109を照射して、欠陥が減少され、平坦性が向上された第2基板102Aを形成する。 First, as shown in FIG. 3 (A), as in the first embodiment, formed on the second substrate 112 is irradiated with a laser beam 109, the defect is reduced, the second substrate 102A flatness is improved to. 次いで、第2基板102Aを700℃以上の温度で加熱して、酸化させて、図3(B)に示すように酸化膜113を形成する。 Then, the second substrate 102A is heated at 700 ° C. or higher, it is oxidized to form an oxide film 113 as shown in Figure 3 (B).

図3(B)は熱酸化工程を説明する断面図である。 Figure 3 (B) is a cross-sectional view illustrating a thermal oxidation process. この熱酸化工程は、図2(B)の熱酸化工程と同様に行うことができる。 This thermal oxidation step can be performed similarly to the thermal oxidation step of FIG. 2 (B). 図3(B)の熱酸化処理を行うことで、欠陥が減少され、酸化膜113との界面準位密度が低減された第2基板102Cが形成される。 By performing the thermal oxidation process of FIG. 3 (B), the defect is reduced, the second substrate 102C interface state density between the oxide film 113 is reduced can be formed. なお、熱酸化処理を行う前に、レーザ光109の照射で第2基板102Aに形成された酸化膜をエッチングなどにより除去する工程を必要に応じて行う。 Note that before the thermal oxidation treatment is performed as necessary step for the oxide film formed on the second substrate 102A by irradiation with the laser light 109 is removed by etching.

次に、図3(C)に示すように、エッチング処理を行って、第2基板102Cから酸化膜113を除去する。 Next, as shown in FIG. 3 (C), and etching treatment to remove the oxide film 113 from the second substrate 102C. 第2基板102Cを図1(B)の第2基板102として再利用して、半導体基板100を作製することができる。 By reusing the second substrate 102C as the second substrate 102 in FIG. 1 (B), it is possible to manufacture a semiconductor substrate 100.

図3(B)の酸化膜113を除去していない第2基板102Cを再利用することも可能である。 It is also possible to reuse the second substrate 102C that does not remove the oxide film 113 in FIG. 3 (B). この場合、図1(C)の保護膜103が形成された第2基板102として、酸化膜113が形成された第2基板102Cを再利用することができる。 In this case, as the second substrate 102 to the protective film 103 shown in FIG. 1 (C) is formed, it is possible to reuse the second substrate 102C oxide film 113 is formed.

(実施の形態4) (Embodiment 4)
本実施の形態では、第2基板112の再生処理の一例を説明する。 In this embodiment, an example of a reproduction processing of the second substrate 112. 図4は再生処理を説明するための図面である。 Figure 4 is a view for explaining a reproduction process.

図4(A)乃至図4(C)は、実施の形態2の再生処理と同じ工程を示す断面図である。 Figure 4 (A) through FIG. 4 (C) is a sectional view showing the same process as the reproduction process of the second embodiment. まず、実施の形態2で説明した工程を行い、酸化膜113が除去された第2基板102Bを形成する。 First, the process described in the second embodiment, a second substrate 102B in which the oxide film 113 is removed. 次に、図4(D)に示すように第2基板102Bにレーザ光109を照射して、第2基板102Dを形成する。 Then, by irradiating a laser beam 109 to the second substrate 102B as shown in FIG. 4 (D), to form the second substrate 102D. 図4(D)のレーザ光109の照射工程は、図1(H)のレーザ光109の照射工程と同様に行うことができる。 Irradiation step with the laser beam 109 in FIG. 4 (D) can be performed similarly to the irradiation step with the laser beam 109 in FIG. 1 (H). このレーザ光109の照射工程は、第2基板102Bの欠陥をさらに減少させることを目的とする。 The irradiation step of laser beam 109 is intended to further reduce the defect of the second substrate 102B.

第2基板102Dを図1(B)の第2基板102として再利用して、半導体基板100を作製することができる。 By reusing the second substrate 102D as the second substrate 102 in FIG. 1 (B), it is possible to manufacture a semiconductor substrate 100. 第2基板102Dを再利用する場合、図4(D)のレーザ光109の照射によって形成された酸化膜を必要に応じて除去する。 When reusing the second substrate 102D, optionally removing the oxide film formed by irradiation of laser beam 109 in Figure 4 (D).

(実施の形態5) (Embodiment 5)
図5(A)は、分離工程後の第2基板112の断面図である。 5 (A) is a cross-sectional view of the second substrate 112 after the separation step. 本実施の形態では、第2基板112を再生処理の一例を説明する。 In this embodiment, an example of a reproducing process and the second substrate 112. まず、700℃以上の温度で加熱して、第2基板112を酸化させて、図5(B)に示すように酸化膜113を形成する。 First, by heating at 700 ° C. or higher, the second substrate 112 is oxidized to form an oxide film 113 as shown in FIG. 5 (B). この熱酸化工程は、図2(B)の熱酸化工程と同様に行うことができる。 This thermal oxidation step can be performed similarly to the thermal oxidation step of FIG. 2 (B).

次いで、図5(C)に示すように、酸化膜113が形成された第2基板102Bに対して、レーザ光109を照射する。 Then, as shown in FIG. 5 (C), the second substrate 102B that oxide film 113 is formed is irradiated with laser light 109. このレーザ光の照射工程は、図1(H)のレーザ光の照射工程と同様に行うことができる。 Irradiation step of the laser light can be performed similarly to the irradiation step with the laser beam of FIG. 1 (H). このレーザ光109の照射工程は、第2基板102Bの欠陥をさらに減少させることを目的とし、図5(C)に示すように、レーザ光109が照射された第2基板102Eを形成する。 Irradiation step of the laser beam 109, further reducing defects of the second substrate 102B purposes, as shown in FIG. 5 (C), to form the second substrate 102E of the laser beam 109 is irradiated.

次に、エッチング処理を行って、図5(D)に示すように、第2基板102Eから酸化膜113を除去する。 Next, by performing an etching process, as shown in FIG. 5 (D), to remove the oxide film 113 from the second substrate 102E. 第2基板102Eを図1(B)の第2基板102として再利用して、半導体基板100を作製することができる。 By reusing the second substrate 102E as the second substrate 102 in FIG. 1 (B), it is possible to manufacture a semiconductor substrate 100.

また、図5(C)の酸化膜113を除去していない第2基板102Eを再利用することも可能である。 It is also possible to reuse the second substrate 102E which do not remove the oxide film 113 of FIG. 5 (C). この場合、図1(C)の保護膜103が形成された第2基板102として、酸化膜113が形成された第2基板102Eを再利用することができる。 In this case, as the second substrate 102 to the protective film 103 shown in FIG. 1 (C) is formed, it is possible to reuse the second substrate 102E of the oxide film 113 is formed.

図5(C)の工程では、酸化膜113を介してレーザ光109を照射するため、酸化膜113を反射防止膜として機能させ、レーザ光109が効率良く第2基板102Bに吸収されるように酸化膜113の厚さを調節する。 In the step of FIG. 5 (C), the order to irradiate the laser beam 109 through the oxide film 113, the oxide film 113 to function as an antireflection film, so that the laser beam 109 is absorbed efficiently second substrate 102B adjusting the thickness of the oxide film 113.

幾何光学的に、酸化膜113の厚さd oxは下記式(1)及び式(2)で決定することができる。 In geometrical optics, the thickness d ox of the oxide film 113 can be determined by the following formula (1) and (2).
ox =λ/4n ox ×(2m+1+φ /2π)±D ・・・(1) d ox = λ / 4n ox × (2m + 1 + φ 1 / 2π) ± D ··· (1)
φ =tan −1 {2n ox /(n ox −n −k )} ・・・(2) φ 1 = tan -1 {2n ox k S / (n ox 2 -n S 2 -k S 2)} ··· (2)

式(1)及び(2)の各変数は以下の通りである。 Each variable in the formula (1) and (2) are as follows.
ox :酸化膜113の膜厚 λ:レーザ光109の波長 n ox :酸化膜113の屈折率 n :第2基板102Bの屈折率 k :第2基板102Bの消衰係数 φ :酸化膜113と第2基板102Bの界面での反射で生じるレーザ光109の位相差 m:0以上の整数 D:補正値 d ox: thickness of the oxide film 113 lambda: wavelength n ox of the laser beam 109: refractive index n S of the oxide film 113: refractive index k S of the second substrate 102B: extinction coefficient of the second substrate 102B phi 1: oxidation phase difference m of the laser beam 109 with the membrane 113 occurs by the reflection at the interface of the second substrate 102B: 0 or an integer D: correction value

なお、式(1)の補正値Dは、酸化膜113の膜厚の均一性などを含めるための定数であり、D≦10nmとすることができる。 The correction value D of the formula (1) is a constant for inclusion of such uniformity of the film thickness of the oxide film 113 may be a D ≦ 10 nm. 例えば、第2基板102が単結晶シリコン基板であり、レーザ光109の波長308nmの場合は、酸化膜113の厚さd oxの好ましい範囲は、48nm±10nmとなる。 For example, the second substrate 102 is a monocrystalline silicon substrate, in the case of wavelength 308nm of the laser beam 109, the preferred range of the thickness d ox of the oxide film 113 becomes 48 nm ± 10 nm.

(実施の形態6) (Embodiment 6)
図6は、半導体基板の作製方法の一例を示す断面図である。 Figure 6 is a sectional view showing an example of a method for manufacturing a semiconductor substrate. 図6を用いて、この基板の作製方法の一例を説明する。 With reference to FIG. 6, illustrating an example of a method for manufacturing this substrate.

図1(A)を用いて説明したように、半導体基板の支持基板となる第1基板101を用意する(図6(A))。 Figure 1 (A) as described with reference to, preparing a first substrate 101 which is a supporting substrate of a semiconductor substrate (FIG. 6 (A)). また、図1(B)を用いて説明したように、第2基板102を用意する。 Further, as described with reference to FIG. 1 (B), providing a second substrate 102. 図6(B)は第2基板102の断面図である。 6 (B) is a sectional view of the second substrate 102.

第2基板102を洗浄して、清浄にする。 Wash the second substrate 102, to clean. そして、図6(C)に示すように、第2基板102上面に、バリア層120を形成する。 Then, as shown in FIG. 6 (C), the second substrate 102 top surface, a barrier layer 120. 第1基板にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板を用いても、バリア層120を設けることで、このような不純物が基板から半導体層へ拡散することを防止できる。 It is a substrate including an impurity which reduces reliability of a semiconductor device such as an alkali metal or alkaline earth metal to the first substrate, by providing the barrier layer 120, such impurities into the semiconductor layer from the substrate It can be prevented from spreading. バリア層120は、少なくとも、アルカリ金属又はアルカリ土類金属をブロッキングする効果の高い膜を少なくとも1層含んでいる。 Barrier layer 120 is at least contains at least one layer highly effective in blocking the alkali metal or alkaline earth metal film. このような膜としては、窒化シリコン膜、窒化酸化シリコン膜又は窒化アルミニウム膜などがあげられる。 As such a film, a silicon nitride film, etc. silicon nitride oxide film or an aluminum nitride film. バリア層120は単層膜、又は2層以上の膜を積層した多層膜で形成することができ、また絶縁層で形成することができる。 Barrier layer 120 may be formed single-layer film, or two or more layers of film in a multilayer film obtained by stacking, also may be formed of an insulating layer.

例えば、バリア層120を1層の膜で構成する場合は、窒化シリコン、窒化酸化シリコン、又は窒化アルミニウムで形成することができる。 For example, when a barrier layer 120 with a film of one layer may be formed of silicon nitride, silicon nitride oxide, or aluminum nitride. 2層構造のバリア層120において、第2基板102に接して形成される層は、他方のブロッキング効果の高い層の内部応力が半導体層に作用しないように、応力を緩和するような膜を選択することが好ましい。 In the barrier layer 120 having a two-layer structure, the layer formed in contact with the second substrate 102, so that the internal stress of the high other blocking effect layer does not act on the semiconductor layer, select a membrane so as to relieve stress it is preferable to. バリア層120を2層構造とする場合には、例えば、次の構造があげられる。 When the barrier layer 120 to a two-layer structure, for example, the following structures can be mentioned. 酸化シリコン膜と窒化シリコン膜の積層膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜の積層膜、酸化窒化シリコン膜と窒化酸化シリコン膜。 Stacked film of a silicon oxide film and a silicon nitride film, silicon oxynitride film and a silicon nitride film, a silicon film and a silicon nitride oxide film laminated film of oxide, silicon oxide nitride film and a silicon nitride oxide film. なお、例示した2層構造は、先に記載した膜が第2基板102側(下層)に形成される膜である。 Incidentally, exemplified two-layer structure is a film layer as described above is formed on the second substrate 102 side (lower layer).

本実施の形態では、バリア層120を2層構造とし、下層をプロセスガスにSiH およびN Oを用いてプラズマCVD法で形成した酸化窒化シリコン膜121とし、上層をプロセスガスにSiH およびNH を用いてプラズマCVD法で形成した窒化酸化シリコン膜122とする。 In this embodiment, the barrier layer 120 has a two-layer structure, a silicon oxynitride film 121 formed by a plasma CVD method using SiH 4 and N 2 O to lower the process gas, SiH 4 and the upper layer process gas and a silicon nitride oxide film 122 formed by a plasma CVD method using NH 3.

次に、図6(D)に示すように、電界で加速されたイオンでなるイオンビーム104を、バリア層120を介して第2基板102に照射して、第2基板102の表面から所定の深さの領域に、イオン注入層105を形成する。 Next, as shown in FIG. 6 (D), an ion beam 104 including ions accelerated by an electric field, by irradiating the second substrate 102 via the barrier layer 120, a predetermined from the surface of the second substrate 102 the depth of the region, to form an ion implantation layer 105. この工程は、図1(D)を用いて説明したイオン注入層105の形成と同様に行うことができる。 This step can be performed in a manner similar to the formation of the ion implantation layer 105 described with reference to FIG. 1 (D). バリア層120が形成されていることで、イオン注入層105を形成するためのイオン注入工程で、第2基板102が金属などの不純物で汚染されることを防止でき、また注入されるイオンの衝撃で第2基板102が損傷されることを防止できる。 By barrier layer 120 is formed, the ion implantation process for forming an ion-implanted layer 105 can prevent the second substrate 102 is contaminated with impurities such as metal, also impact the implanted ions in possible to prevent the second substrate 102 from being damaged.

イオン注入層105を形成した後、バリア層120の上面に、図6(E)で示すように、接合層107を形成する。 After forming the ion-implanted layer 105, the upper surface of the barrier layer 120, as shown in FIG. 6 (E), the forming the bonding layer 107. 接合層107は、図1(E)を用いて説明した接合層107の形成方法と同様な方法で、接合層107を形成することができる。 Bonding layer 107 may be in a forming method similar to the method of the bonding layer 107 described with reference to FIG. 1 (E), to form the bonding layer 107. ここでは、酸素及びTEOSガスをプロセスガスに用いて、プラズマCVD法で形成した酸化シリコン膜を接合層107に用いる。 Here, using oxygen and TEOS gas as a process gas, a silicon oxide film formed by a plasma CVD method in the bonding layer 107.

図6(F)は接合工程を説明する断面図であり、第1基板101と第2基板102を貼り合わせた状態が示されている。 FIG 6 (F) is a cross-sectional view illustrating a bonding step, a state of bonding the first substrate 101 and the second substrate 102 is shown. 第1基板101と第2基板102を貼り合わせるには、まず、接合界面を形成する第1基板101及び接合層107の表面を超音波洗浄などの方法で洗浄する。 The bonded to the first substrate 101 and the second substrate 102, firstly, cleaning the surface of the first substrate 101 and the bonding layer 107 to form a bonding interface by a method such as ultrasonic cleaning. そして、図1(F)を用いて説明した接合工程と同様に、第1基板101と接合層107を密着させて、第1基板101と接合層107を接合させる。 Then, as in the bonding step described with reference to FIG. 1 (F), in intimate contact with the first substrate 101 and the bonding layer 107, bonding the bonding layer 107 and the first substrate 101.

第1基板101と接合層107を接合させる前に、第1基板101の表面を酸素プラズマ処理若しくはオゾン処理して親水性にする処理を行うこともできる。 Before bonding the first substrate 101 and the bonding layer 107, it is also possible to perform processing of the surface of the first substrate 101 with oxygen plasma treatment or ozone treatment to hydrophilic. また、第1基板101と接合層107を密着させた後、この結合力を向上させるため、実施の形態1で説明した加熱処理又は加圧処理を行うことが好ましい。 Further, after the adhesion of the bonding layer 107 and the first substrate 101, in order to improve the bonding force, it is preferable to perform heat treatment or pressure treatment described in Embodiment 1.

図6(G)は、第2基板102から半導体層108を分離する分離工程を説明する図である。 FIG 6 (G) are diagrams illustrating a separation step of separating the semiconductor layer 108 from the second substrate 102. 本実施の形態の分離工程は、図1(G)を用いて説明した分離工程と同様に行うことができる。 Separation process embodiment can be performed similarly to the separation step described with reference to FIG. 1 (G). 半導体層108を分離するには、第1基板101と接合層107を接合した後、第2基板102を400℃以上600℃未満の温度で加熱する。 To separate the semiconductor layer 108, after joining the bonding layer 107 and the first substrate 101, a second substrate 102 is heated at a temperature below 400 ° C. or higher 600 ° C.. この加熱温度は接合層107を形成するときの第2基板102の温度以上とすることが好ましい。 The heating temperature is preferably at least the temperature of the second substrate 102 for forming the bonding layer 107.

図6(G)に示す分離工程で、第1基板101に半導体層108が設けられた半導体基板125が作製される。 In the separation step shown in FIG. 6 (G), the semiconductor substrate 125 on which the semiconductor layer 108 is provided on the first substrate 101 is manufactured. この半導体基板125は、第1基板101上に、接合層107、窒化酸化シリコン膜122及び酸化窒化シリコン膜121でなるバリア層120、半導体層108の順に積層されている多層構造の基板であり、半導体層108と接合層107が接合している基板である。 The semiconductor substrate 125, the first substrate 101, bonding layer 107, barrier layer 120 made of silicon nitride oxide film 122 and silicon oxynitride film 121 is a substrate of the multilayer structure are sequentially stacked semiconductor layer 108, the semiconductor layer 108 and the bonding layer 107 is a substrate that is bonded.

分離された第2基板112を図6(B)の第2基板102として再利用するために、図6(H)に示すように、レーザ光109を照射して、第2基板112を部分溶融させて、平坦化処理を行い、第2基板102Aを作製する。 In order to reuse the second substrate 112 which is separated as the second substrate 102 in FIG. 6 (B), as shown in FIG. 6 (H), it is irradiated with a laser beam 109, partial melting of the second substrate 112 by, planarization treatment is performed, to produce a second substrate 102A. この平坦化処理は図1(H)を用いて説明した平坦化処理と同様に行うことができる。 The planarization treatment can be carried out similarly to the planarization process described with reference to FIG. 1 (H). なお、この第2基板102Aを半導体基板125の作製以外の用途に用いることも可能であり、第2基板102Aで半導体集積回路を製造することもできる。 Incidentally, it is also possible to use the second substrate 102A in applications other than manufacturing a semiconductor substrate 125, it is also possible to manufacture a semiconductor integrated circuit in the second substrate 102A.

図6(H)の再生処理の代わりに、実施の形態2〜実施の形態5で説明した再生処理を行うこともできる。 Instead of the playback process in FIG. 6 (H), it is also possible to perform the reproduction process described in Embodiment Modes 2 to 5. The. 第2基板102B、第2基板102C、第2基板102D、第2基板102Eを再利用して、半導体基板125を作製することができる。 Second substrate 102B, the second substrate 102C, a second substrate 102D, by reusing the second substrate 102E, it is possible to manufacture a semiconductor substrate 125.

また、図2(B)の酸化膜113が形成された第2基板102B、及び図3(B)の酸化膜113が形成された第2基板102Cを用いることもできる。 It is also possible to use a second substrate 102C second substrate 102B oxide film 113 is formed, and the oxide film 113 shown in FIG. 3 (B) is formed in FIG. 2 (B). この場合は、図6(B)の工程で、酸化膜113上にバリア層120を形成する。 In this case, in the step of FIG. 6 (B), a barrier layer 120 on the oxide film 113.

また、本実施の形態でも、図6(I)に示すように半導体基板125にレーザ光110を照射することが好ましい。 Also in this embodiment, it is preferable to irradiate the laser beam 110 on the semiconductor substrate 125 as shown in FIG. 6 (I). レーザ光110を照射することで、半導体層108の上面を平坦化し、また半導体層108の欠陥が減少され、結晶性が向上された半導体層118を形成することができる。 By irradiating the laser beam 110, to flatten the upper surface of the semiconductor layer 108, also the defect of the semiconductor layer 108 is reduced, it is possible to form a semiconductor layer 118 which crystallinity is improved. このような半導体層118を有する半導体基板125を用いて、半導体装置を作製した場合、複数の半導体素子の特性のばらつきを抑えることができる。 Using a semiconductor substrate 125 having such a semiconductor layer 118, in the case of manufacturing a semiconductor device, it is possible to suppress variations in characteristics of a plurality of semiconductor elements. また、レーザ光110の照射で半導体層108の平坦化を行うため、機械研磨が困難で、耐熱性が低いガラス基板を第1基板101に用いることができる。 Further, in order to perform planarization of the semiconductor layer 108 in the irradiation of the laser beam 110, mechanical polishing is difficult, it is possible to use a low heat-resistant glass substrate to the first substrate 101.

1枚の第1基板101に上に複数の半導体層108を固定した半導体基板125を作製することができる。 So that a semiconductor substrate 125 which is fixed a plurality of semiconductor layers 108 on the first substrate 101 of one. 例えば、図6(B)〜図6(E)を用いて説明した工程を、複数回繰り返し、イオン注入層105が形成された第2基板102を複数枚用意する。 For example, the steps described with reference to FIG. 6 (B) ~ FIG 6 (E), repeated several times, to prepare a plurality of second substrate 102 ion implantation layer 105 is formed. 次いで、図6(F)に示す接合工程を行い、第1基板101に複数の第2基板102を固定する。 Next, by joining step shown in FIG. 6 (F), to fix the plurality of second substrate 102 on the first substrate 101. そして、図6(G)の加熱工程を行い、各第2基板102を分離することで、第1基板101上に、複数の半導体層108が固定された半導体基板125が作製される。 Then, a heating process of FIG. 6 (G), to separate the respective second substrate 102, the first substrate 101, the semiconductor substrate 125 in which a plurality of semiconductor layers 108 are fixed is prepared. そして、図6(I)に示す半導体層108へレーザ光110を照射し、複数の半導体層108の平坦化を行う。 Then, the laser beam 110 is irradiated to the semiconductor layer 108 shown in FIG. 6 (I), it is flattened in the plurality of semiconductor layers 108.

(実施の形態7) (Embodiment 7)
図7は、半導体基板の作製方法の一例を示す断面図である。 Figure 7 is a sectional view showing an example of a method for manufacturing a semiconductor substrate. 図7を用いて、この基板の作製方法の一例を説明する。 With reference to FIG. 7, illustrating an example of a method for manufacturing this substrate.

図1(A)を用いて説明したように、半導体基板の支持基板となる第1基板101を用意する。 Figure 1 (A) as described with reference to, preparing a first substrate 101 which is a supporting substrate of a semiconductor substrate. 図7(A)に示すように、第1基板101上面にバリア層130を形成し、バリア層130上面に接合層131を形成する。 As shown in FIG. 7 (A), the first substrate 101 top surface to form a barrier layer 130, to form the bonding layer 131 to the barrier layer 130 top surface.

第1基板101にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板を用いても、バリア層130を形成することで、このような不純物が第1基板101から半導体層へ拡散することが防止することができる。 Be a substrate including an impurity which reduces reliability of a semiconductor device such as an alkali metal or alkaline earth metal to the first substrate 101, by forming the barrier layer 130, such impurities are first substrate it can be prevented from diffusing from 101 to the semiconductor layer. バリア層130は一層又は複数の層で構成することができ、その厚さは10nm以上400nm以下とすることができる。 Barrier layer 130 can be composed of more or more layers, the thickness thereof can be 10nm or 400nm or less. バリア層130は、少なくとも、アルカリ金属又はアルカリ土類金属をブロッキングする効果の高い膜を少なくとも1層含んでいる。 Barrier layer 130 is at least contains at least one layer highly effective in blocking the alkali metal or alkaline earth metal film. このような膜には、窒化シリコン膜、窒化酸化シリコン膜又は窒化アルミニウム膜などがある。 Such film, a silicon nitride film, and the like silicon nitride oxide film or aluminum nitride film.

例えば、バリア層130を1層の膜で構成する場合は、厚さ10nm以上200nm以下の窒化シリコン、窒化酸化シリコン、又は窒化アルミニウムで形成することができる。 For example, when a barrier layer 130 with a film of one layer may be formed to a thickness 10nm or 200nm or less silicon nitride, silicon nitride oxide, or aluminum nitride. バリア層120を2層構造とする場合には、例えば、次の組み合わせがあげられる。 When the barrier layer 120 to a two-layer structure, for example, the following combinations can be mentioned. 窒化シリコン膜と酸化シリコン膜の積層膜、窒化シリコン膜と酸化窒化シリコン膜、窒化酸化シリコン膜と酸化シリコン膜の積層膜、窒化酸化シリコン膜と酸化窒化シリコン膜。 Stacking a silicon nitride film and a silicon oxide film film, a silicon film and silicon oxynitride film nitride, a stacked film of silicon nitride oxide film and a silicon oxide film, silicon nitride oxide film and a silicon nitride film. なお、例示した2層構造の膜において、先に記載した膜が第1基板101上面に形成される膜である。 Note that in the film of the illustrated two-layer structure is a film layer as described above is formed on the first substrate 101 top surface. 2層構造のバリア層130において、上層は、下層のブロッキング効果の高い層の内部応力が半導体層に作用しないように、応力を緩和するような膜を選択することが好ましい。 In the barrier layer 130 having a two-layer structure, the top layer, so that the internal stress of the high underlying blocking effect layer does not act on the semiconductor layer, it is preferable to select a membrane so as to relieve the stress. また上層の厚さは10nm以上200nm以下、下層の厚さは10nm以上200nm以下とすることができる。 The upper thickness is 10nm or more 200nm or less, the thickness of the lower layer can be a 10nm or 200nm or less.

ここでは、バリア層130を2層構造とし、下層をプロセスガスにSiH およびNH を用いてプラズマCVD法で形成した窒化酸化シリコン膜とし、上層をプロセスガスにSiH およびN Oを用いてプラズマCVD法で形成した酸化窒化シリコン膜とする。 Here, the barrier layer 130 has a two-layer structure, a silicon nitride oxide film formed by a plasma CVD method using SiH 4 and NH 3 the lower layer as a process gas using SiH 4 and N 2 O to the upper layer to the process gas Te and silicon oxynitride film formed by a plasma CVD method.

接合層131は、第2基板102に形成される接合層107と接合する材料で形成される。 Bonding layer 131 is formed of a material that is bonded to the bonding layer 107 formed on the second substrate 102. そのため、接合層131は、接合層107と同じ材料でなる膜が好ましく、酸化シリコン膜が好ましい。 Therefore, the bonding layer 131 are preferably film made of the same material as the bonding layer 107, a silicon oxide film is preferable. 接合層131も接合層107と同様に、酸素と有機シランガスをプロセスガスに用いてCVD法により形成される酸化シリコン膜を用いることができる。 Like the bonding layer 131 and the bonding layer 107 can be a silicon oxide film formed by CVD using oxygen and an organic silane gas as a process gas. 接合層131に用いられる酸化シリコン膜の厚さは10nm以上200nm以下であり、好ましい厚さは10nm以上100nm以下であり、より好ましい厚さは20nm以上50nm以下である。 The thickness of the silicon oxide film used for the bonding layer 131 is at 10nm or more 200nm or less, preferred thickness is at 10nm or more 100nm or less, and more preferably the thickness is 20nm or more 50nm or less. なお、シリコンソースガスに有機シランと異なるガスを用いて形成した酸化シリコン膜を用いることができる。 Incidentally, it is possible to use a silicon oxide film formed using different organosilane gas as a silicon source gas. バリア層130を形成せず、接合層131を第1基板101に密接して形成してもよい。 Without forming the barrier layer 130 may be formed by closely bonding layer 131 on the first substrate 101.

また、図7(B)〜図7(E)はそれぞれ、図1(B)〜図1(E)と同じ工程を説明する断面図である。 Further, FIG. 7 (B) ~ FIG 7 (E) are cross-sectional views for explaining the same process as FIG. 1 (B) ~ FIG 1 (E). 実施の形態1と同様に、図7(B)〜図7(E)で示す工程を行い、上面に接合層107が形成され、所定の深さの領域にイオン注入層105が形成された第2基板102を用意する。 As in the first embodiment, a step shown in FIG. 7 (B) ~ FIG 7 (E), the bonding layer 107 is formed on the upper surface, the ion implantation layer 105 in a region at a predetermined depth is formed 2 providing a substrate 102.

図7(F)は接合工程を説明する断面図であり、第1基板101と第2基板102を貼り合わせた状態が示されている。 Figure 7 (F) is a cross-sectional view illustrating a bonding step, a state of bonding the first substrate 101 and the second substrate 102 is shown. この工程は図1(F)の接合工程と同様に行うことができる。 This step can be carried out similarly to the bonding step of FIG. 1 (F). まず接合界面を形成する接合層107及び接合層131の表面を超音波洗浄などの方法で洗浄する。 First the surface of the bonding layer 107 and the bonding layer 131 to form a bonding interface is washed by a method such as ultrasonic cleaning. そして、図1(F)を用いて説明した接合工程と同様に、第1基板101の接合層131と第2基板102の接合層107を密着させて、接合層131と接合層107を接合させる。 Then, as in the bonding step described with reference to FIG. 1 (F), the bonding layer 131 of the first substrate 101 in close contact with the bonding layer 107 of the second substrate 102, bonding the bonding layer 107 and the bonding layer 131 . 接合層107を、有機シランをシリコンソースガスに用いた酸化シリコン膜で形成することで、接合層131と接合層107を常温で接合することができる。 The bonding layer 107, an organic silane by forming a silicon oxide film used as a silicon source gas, the bonding layer 131 and the bonding layer 107 can be bonded at normal temperature. 接合工程の後、接合層131と接合層107との結合力を向上させるため、実施の形態1で説明した加熱処理又は加圧処理を行うことが好ましい。 After the bonding step, in order to improve the bonding force between the bonding layer 131 and the bonding layer 107, it is preferable to perform heat treatment or pressure treatment described in Embodiment 1.

図7(G)は、第2基板102から半導体層108を分離する分離工程を説明する図である。 Figure 7 (G) are diagrams illustrating a separation step of separating the semiconductor layer 108 from the second substrate 102. 本実施の形態の分離工程は、図1(G)を用いて説明した分離工程と同様に行うことができる。 Separation process embodiment can be performed similarly to the separation step described with reference to FIG. 1 (G). 半導体層108を分離するには、接合層131と接合層107を接合した後、第2基板102を400℃以上600℃未満の温度で加熱する。 To separate the semiconductor layer 108, after joining the bonding layer 107 and the bonding layer 131, the second substrate 102 is heated at a temperature below 400 ° C. or higher 600 ° C.. この加熱温度は接合層107を形成するときの第2基板102の温度以上とすることが好ましい。 The heating temperature is preferably at least the temperature of the second substrate 102 for forming the bonding layer 107.

図7(G)に示す分離工程で、第1基板101に半導体層108が設けられた半導体基板135が作製される。 In the separation step shown in FIG. 7 (G), the semiconductor substrate 135 on which the semiconductor layer 108 is provided on the first substrate 101 is manufactured. この半導体基板135は、第1基板101上に、窒化酸化シリコン膜及び酸化窒化シリコン膜でなるバリア層130、接合層131、接合層107、半導体層108の順に積層されている多層構造の基板であり、接合層131と接合層107が接合している基板である。 The semiconductor substrate 135, the first substrate 101, the barrier layer 130 made of silicon nitride oxide film and a silicon oxynitride film, the bonding layer 131, bonding layer 107, the substrate of the multilayer structure are sequentially stacked semiconductor layer 108 There is a substrate bonding layer 131 and the bonding layer 107 are bonded.

分離された第2基板112を図7(B)の第2基板102として再利用するめに、図7(H)に示すように、レーザ光109を照射して、第2基板112を部分溶融させて、平坦化処理を行い、第2基板102Aを作製する。 In order to reuse the second substrate 112 which is separated as the second substrate 102 of FIG. 7 (B), as shown in FIG. 7 (H), is irradiated with a laser beam 109, the second substrate 112 is partially melted Te, planarization treatment is performed, to produce a second substrate 102A. この平坦化処理は図1(H)を用いて説明した平坦化処理と同様に行うことができる。 The planarization treatment can be carried out similarly to the planarization process described with reference to FIG. 1 (H). なお、この第2基板102Aを半導体基板135の作製以外の用途に用いることも可能であり、第2基板102Aで半導体集積回路を製造することもできる。 Incidentally, it is also possible to use the second substrate 102A in applications other than manufacturing a semiconductor substrate 135, it is also possible to manufacture a semiconductor integrated circuit in the second substrate 102A.

なお、再生処理された第2基板102Aで、半導体基板135を作製する場合、保護膜103を形成する前に、レーザ光109の照射で第2基板102Aに形成された酸化膜をエッチングなどにより除去する工程を必要に応じて行う。 Note that removing the second substrate 102A that is playback processing, the case of manufacturing a semiconductor substrate 135, before forming the protective film 103, the oxide film formed on the second substrate 102A by irradiation of laser light 109 by etching or the like when necessary the step of. また、再生処理として、レーザ光109を照射した後、機械研磨などにより、第2基板102Aの表面を鏡面状に研磨する研磨処理を行うこともできる。 Moreover, as the reproduction process, after irradiation with the laser beam 109, such as by mechanical polishing, it can be performed polishing process for polishing the surface of the second substrate 102A mirror-finished.

図7(H)の再生処理の代わりに、実施の形態2〜実施の形態5で説明した再生処理を行うこともできる。 Instead of the playback process in FIG. 7 (H), it is also possible to perform the reproduction process described in Embodiment Modes 2 to 5. The. 第2基板102B、第2基板102C、第2基板102D、第2基板102Eを再利用して、半導体基板135を作製することができる。 Second substrate 102B, the second substrate 102C, a second substrate 102D, by reusing the second substrate 102E, it is possible to manufacture a semiconductor substrate 135.

また、図2(B)の酸化膜113が形成された第2基板102B、及び図3(B)の酸化膜113が形成された第2基板102Cを用いることもできる。 It is also possible to use a second substrate 102C second substrate 102B oxide film 113 is formed, and the oxide film 113 shown in FIG. 3 (B) is formed in FIG. 2 (B). この場合、これらの基板を、図7(C)の保護膜103が形成された第2基板102として用いることができる。 In this case, it is possible using such a substrate, a second substrate 102 which the protective film 103 in FIG. 7 (C) is formed.

また、本実施の形態でも、図7(I)に示すように半導体基板135にレーザ光110を照射することが好ましい。 Also in this embodiment, it is preferable to irradiate the laser beam 110 on the semiconductor substrate 135 as shown in FIG. 7 (I). レーザ光110を照射することで、半導体層108の上面を平坦化し、また半導体層108の欠陥が減少され、結晶性が向上された半導体層118を形成することができる。 By irradiating the laser beam 110, to flatten the upper surface of the semiconductor layer 108, also the defect of the semiconductor layer 108 is reduced, it is possible to form a semiconductor layer 118 which crystallinity is improved. このような半導体層118を有する半導体基板135を用いて、半導体装置を作製した場合、複数の半導体素子の特性のばらつきを抑えることができる。 Using a semiconductor substrate 135 having such a semiconductor layer 118, in the case of manufacturing a semiconductor device, it is possible to suppress variations in characteristics of a plurality of semiconductor elements. また、レーザ光110の照射で半導体層108の平坦化を行うため、機械研磨が困難で、耐熱性が低いガラス基板を第1基板101に用いることができる。 Further, in order to perform planarization of the semiconductor layer 108 in the irradiation of the laser beam 110, mechanical polishing is difficult, it is possible to use a low heat-resistant glass substrate to the first substrate 101.

1枚の第1基板101に上に複数の半導体層108を固定した半導体基板135を作製することができる。 So that a semiconductor substrate 135 which is fixed a plurality of semiconductor layers 108 on the first substrate 101 of one. 例えば、図7(B)〜図7(E)を用いて説明した工程を、複数回繰り返し、イオン注入層105が形成された第2基板102を複数枚用意する。 For example, the steps described with reference to FIG. 7 (B) ~ FIG 7 (E), repeated several times, to prepare a plurality of second substrate 102 ion implantation layer 105 is formed. 次いで、図7(F)に示す接合工程を行い、第1基板101に複数の第2基板102を固定する。 Next, by joining step shown in FIG. 7 (F), to fix the plurality of second substrate 102 on the first substrate 101. そして、図7(G)の加熱工程を行い、各第2基板102を分離することで、第1基板101上に、複数の半導体層108が貼り付けられた半導体基板135が作製される。 Then, a heating process of Fig. 7 (G), to separate the respective second substrate 102, the first substrate 101, the semiconductor substrate 135 pasted plurality of semiconductor layers 108 are fabricated. そして、図7(I)に示すようにレーザ光110を照射し、複数の半導体層108の平坦化を行う。 Then, the laser beam 110 is irradiated as shown in FIG. 7 (I), is flattened in the plurality of semiconductor layers 108.

(実施の形態8) (Embodiment 8)
図8は、半導体基板の作製方法の一例を示す断面図である。 Figure 8 is a sectional view showing an example of a method for manufacturing a semiconductor substrate. 図8を用いて、この基板の作製方法の一例を説明する。 With reference to FIG. 8, an example of a method for manufacturing this substrate.

図1(A)を用いて説明したように、半導体基板の支持基板となる第1基板101を用意する。 Figure 1 (A) as described with reference to, preparing a first substrate 101 which is a supporting substrate of a semiconductor substrate. 図8(A)に示すように、第1基板101上面に接合層131を形成する。 As shown in FIG. 8 (A), to form the bonding layer 131 on the first substrate 101 top surface. 接合層131は、図7(A)の接合層131と同様に形成することができる。 Bonding layer 131 can be formed similarly to the bonding layer 131 in FIG. 7 (A). なお、図7(A)と同様に、第1基板101上に、バリア層130を形成し、その上に接合層131を形成してもよい。 Similarly to FIG. 7 (A), the first substrate 101, a barrier layer 130 may be formed bonding layer 131 thereon.

また、図8(B)〜図8(E)はそれぞれ、図6(B)〜図6(E)と同じ工程を説明する断面図である。 Further, FIG. 8 (B) ~ FIG 8 (E) are cross-sectional views for explaining the same process as FIG. 6 (B) ~ FIG 6 (E). 実施の形態6と同様に、図8(B)〜図8(E)で示す工程を行い、上面にバリア層120及び接合層107が積層され、所定の深さの領域にイオン注入層105が形成された第2基板102を用意する。 As in the sixth embodiment, a step shown in FIG. 8 (B) ~ FIG 8 (E), the barrier layer 120 and the bonding layer 107 is laminated on the upper surface, the ion implantation layer 105 in a region at a predetermined depth providing a second substrate 102 formed.

図8(F)は接合工程を説明する断面図であり、第1基板101と第2基板102を貼り合わせた状態が示されている。 Figure 8 (F) is a cross-sectional view illustrating a bonding step, a state of bonding the first substrate 101 and the second substrate 102 is shown. この工程は図7(F)の接合工程と同様に行うことができ、接合層131と接合層107を常温で接合することができる。 This step can be performed similarly to the bonding step of FIG. 7 (F), the bonding layer 131 and the bonding layer 107 can be bonded at normal temperature. 接合工程の後、接合層131と接合層107との結合力を向上させるため、実施の形態1で説明した加熱処理又は加圧処理を行うことが好ましい。 After the bonding step, in order to improve the bonding force between the bonding layer 131 and the bonding layer 107, it is preferable to perform heat treatment or pressure treatment described in Embodiment 1.

図8(G)は、第2基板102から半導体層108を分離する分離工程を説明する図である。 Figure 8 (G) are diagrams illustrating a separation step of separating the semiconductor layer 108 from the second substrate 102. 本実施の形態の分離工程は、図1(G)を用いて説明した分離工程と同様に行うことができる。 Separation process embodiment can be performed similarly to the separation step described with reference to FIG. 1 (G). 半導体層108を分離するには、接合層131と接合層107を接合した後、第2基板102を400℃以上600℃未満の温度で加熱する。 To separate the semiconductor layer 108, after joining the bonding layer 107 and the bonding layer 131, the second substrate 102 is heated at a temperature below 400 ° C. or higher 600 ° C.. この加熱温度は接合層107を形成するときの第2基板102の温度以上とすることが好ましい。 The heating temperature is preferably at least the temperature of the second substrate 102 for forming the bonding layer 107.

図8(G)に示す分離工程で、第1基板101に半導体層108が設けられた半導体基板145が作製される。 In the separation step shown in FIG. 8 (G), the semiconductor substrate 145 on which the semiconductor layer 108 is provided on the first substrate 101 is manufactured. この半導体基板145は、第1基板101上に、接合層131、接合層107、窒化酸化シリコン膜及び酸化窒化シリコン膜でなるバリア層130、半導体層108の順に積層されている多層構造の基板であり、接合層131と接合層107が接合している基板である。 The semiconductor substrate 145, the first substrate 101, bonding layer 131, bonding layer 107, barrier layer 130 made of silicon nitride oxide film and a silicon oxynitride film, the substrate of the multilayer structure are sequentially stacked semiconductor layer 108 There is a substrate bonding layer 131 and the bonding layer 107 are bonded.

分離された第2基板112を図8(B)の第2基板102として再利用するめに、図8(H)に示すように、レーザ光109を照射する。 In order to reuse the second substrate 112 which is separated as the second substrate 102 of FIG. 8 (B), as shown in FIG. 8 (H), it is irradiated with laser light 109. レーザ光109を照射することにより第2基板112を部分溶融させて、第2基板112を平坦化し、第2基板102Aを作製する。 And the second substrate 112 is partially melted by irradiating a laser beam 109, a second substrate 112 and planarized to produce a second substrate 102A. この平坦化処理は図1(H)を用いて説明した平坦化処理と同様に行うことができる。 The planarization treatment can be carried out similarly to the planarization process described with reference to FIG. 1 (H). なお、この第2基板102Aを半導体基板145の作製以外の用途に用いることも可能であり、第2基板102Aで半導体集積回路などの半導体装置を製造することもできる。 Incidentally, it is also possible to use the second substrate 102A in applications other than manufacturing a semiconductor substrate 145, it is also possible to manufacture a semiconductor device such as a semiconductor integrated circuit in the second substrate 102A.

なお、再生処理された第2基板102Aで、半導体基板145を作製する場合、保護膜103を形成する前に、レーザ光109の照射で第2基板102Aに形成された酸化膜をエッチングなどにより除去する工程を必要に応じて行う。 Note that removing the second substrate 102A that is playback processing, the case of manufacturing a semiconductor substrate 145, before forming the protective film 103, the oxide film formed on the second substrate 102A by irradiation of laser light 109 by etching or the like when necessary the step of. また、再生処理として、レーザ光109を照射した後、機械研磨などにより、第2基板102Aの表面を鏡面状に研磨する研磨処理を行うこともできる。 Moreover, as the reproduction process, after irradiation with the laser beam 109, such as by mechanical polishing, it can be performed polishing process for polishing the surface of the second substrate 102A mirror-finished.

図8(H)の再生処理の代わりに、実施の形態2〜実施の形態5で説明した再生処理を行うこともできる。 Instead of the playback process in FIG. 8 (H), it is also possible to perform the reproduction process described in Embodiment Modes 2 to 5. The. 第2基板102B、第2基板102C、第2基板102D、第2基板102Eを再利用して、半導体基板145を作製することができる。 Second substrate 102B, the second substrate 102C, a second substrate 102D, by reusing the second substrate 102E, it is possible to manufacture a semiconductor substrate 145.

また、図2(B)の酸化膜113が形成された第2基板102B、及び図3(B)の酸化膜113が形成された第2基板102Cを用いることもできる。 It is also possible to use a second substrate 102C second substrate 102B oxide film 113 is formed, and the oxide film 113 shown in FIG. 3 (B) is formed in FIG. 2 (B). この場合は、図8(B)の工程で、酸化膜113上にバリア層120を形成する。 In this case, in the step of FIG. 8 (B), a barrier layer 120 on the oxide film 113.

また、本実施の形態でも、図8(I)に示すように半導体基板145にレーザ光110を照射することが好ましい。 Also in this embodiment, it is preferable to irradiate the laser beam 110 on the semiconductor substrate 145 as shown in FIG. 8 (I). レーザ光110を照射することで、半導体層108の上面を平坦化し、また半導体層108の欠陥が減少され、結晶性が向上された半導体層118を形成することができる。 By irradiating the laser beam 110, to flatten the upper surface of the semiconductor layer 108, also the defect of the semiconductor layer 108 is reduced, it is possible to form a semiconductor layer 118 which crystallinity is improved. このような半導体層118を有する半導体基板145を用いて、半導体装置を作製した場合、複数の半導体素子の特性のばらつきを抑えることができる。 Using a semiconductor substrate 145 having such a semiconductor layer 118, in the case of manufacturing a semiconductor device, it is possible to suppress variations in characteristics of a plurality of semiconductor elements. また、レーザ光110の照射で半導体層108の平坦化を行うため、機械研磨が困難で、耐熱性が低いガラス基板を第1基板101に用いることができる。 Further, in order to perform planarization of the semiconductor layer 108 in the irradiation of the laser beam 110, mechanical polishing is difficult, it is possible to use a low heat-resistant glass substrate to the first substrate 101.

1枚の第1基板101に上に複数の半導体層108を固定した半導体基板145を作製することができる。 So that a semiconductor substrate 145 which is fixed a plurality of semiconductor layers 108 on the first substrate 101 of one. 例えば、図8(B)〜図8(F)を用いて説明した工程を、複数回繰り返し、イオン注入層105が形成された第2基板102を複数枚用意する。 For example, the steps described with reference to FIG. 8 (B) ~ FIG 8 (F), repeated several times, to prepare a plurality of second substrate 102 ion implantation layer 105 is formed. 次いで、図8(F)に示す接合工程を行い、第1基板101に複数の第2基板102を固定する。 Next, by joining step shown in FIG. 8 (F), to fix the plurality of second substrate 102 on the first substrate 101. そして、図8(G)の加熱工程を行い、各第2基板102を分離することで、第1基板101上に、複数の半導体層108が固定された半導体基板145が作製される。 Then, a heating process of FIG. 8 (G), to separate the respective second substrate 102, the first substrate 101, the semiconductor substrate 145 in which a plurality of semiconductor layers 108 are fixed is prepared. そして、図8(I)に示すようにレーザ光110を照射し、複数の半導体層108の平坦化を行う。 Then, the laser beam 110 is irradiated as shown in FIG. 8 (I), is flattened in the plurality of semiconductor layers 108.

(実施の形態9) (Embodiment 9)
図1、図6、図7及び図8を用いて説明した半導体基板の作製方法では、ガラス基板等の耐熱温度が700℃以下の第1基板101であっても、半導体層108とベース基板との結合力を強固にすることができる。 1, in FIG. 6, 7 and a method for manufacturing a semiconductor substrate described with reference to FIG. 8, a first substrate 101 heat-resistant temperature of 700 ° C. or less, such as a glass substrate, a semiconductor layer 108 and the base substrate and the binding force can be strengthened. また、無アルカリガラス基板などの各種のガラス基板を第1基板101に適用することが可能となる。 Further, it is possible to apply various glass substrates such as alkali-free glass substrate to the first substrate 101. 従って、第1基板101にガラス基板を用いることで、一辺が1メートルを超える大面積な半導体基板を製造することができる。 Therefore, by using the glass substrate on the first substrate 101 may be one side to produce a large-area semiconductor substrate longer than one meter. このような大面積な半導体製造基板に複数の半導体素子を形成することで、液晶ディスプレイ、エレクトロルミネッセンスディスプレイを作製することができる。 By forming a plurality of semiconductor elements in such a large-area semiconductor production substrate can be manufactured liquid crystal displays, electroluminescence displays. また、このような表示装置だけでなく、半導体基板を用いて、太陽電池、フォトIC、半導体記憶装置など各種の半導体装置を製造することができる。 In addition to such display devices, using a semiconductor substrate, a solar cell, a photo IC, it is possible to manufacture various semiconductor devices such as semiconductor memory devices.

以下、図9と図10を参照して、半導体基板で半導体装置を作製する方法を説明する。 Hereinafter, with reference to FIGS. 9 and 10, a method of manufacturing a semiconductor device in a semiconductor substrate. ここでは、図1の方法で作製された半導体基板100を用いる。 Here, a semiconductor substrate 100 manufactured by the method of FIG. もちろん、他の構成の半導体基板を用いることもできる。 Of course, it is also possible to use a semiconductor substrate having another structure.

図9(A)に示すように、第1基板101に接合層107を介して半導体層118が設けられている。 As shown in FIG. 9 (A), the semiconductor layer 118 through the bonding layer 107 on the first substrate 101 is provided. まず、半導体層118上に、素子形成領域に合わせて窒化シリコン層155、酸化シリコン層156を形成する。 First, on the semiconductor layer 118, silicon nitride layer 155 in accordance with the element formation region to form a silicon oxide layer 156. 酸化シリコン層156は、素子分離のために半導体層118をエッチングするときのハードマスクとして用いる。 The silicon oxide layer 156 is used as a hard mask in etching the semiconductor layer 118 for element isolation. 窒化シリコン層155は、半導体層118をエッチングするときのエッチングストッパとして用いられる。 Silicon nitride layer 155 is a semiconductor layer 118 as an etching stopper in etching. 次いで、しきい値電圧を制御するために、半導体層118に、硼素、アルミニウム、ガリウムなどのp型不純物、又はヒ素、リンなどのn型不純物を添加する。 Then, in order to control the threshold voltage, the semiconductor layer 118, is added boron, aluminum, p-type impurity such as gallium or arsenic, the n-type impurity such as phosphorus. 例えば、p型不純物として硼素を用いた場合、5×10 17 cm −3以上1×10 18 cm −3以下の濃度で添加すればよい。 For example, in the case of using boron as p-type impurity may be added at 1 × 10 18 cm -3 or less in concentration of 5 × 10 17 cm -3 or more.

次いで、図9(B)に示すように、酸化シリコン層156をマスクとして半導体層118及び接合層107をエッチングする。 Then, as shown in FIG. 9 (B), etching the semiconductor layer 118 and the bonding layer 107 a silicon oxide layer 156 as a mask. そして、エッチングにより露出した半導体層118及び接合層107の端面に対してプラズマ処理により窒化し、窒化物層157を形成する。 The nitrided by plasma treatment to the end faces of the semiconductor layer 118 and the bonding layer 107 exposed by etching to form a nitride layer 157. この窒化処理により、少なくとも半導体層118の周辺端部には窒化シリコン層が形成される。 By this nitriding treatment, the peripheral edge of at least the semiconductor layer 118 a silicon nitride layer is formed. 窒化シリコンは絶縁性であり、耐酸化性がある。 Silicon nitride is an insulating, there is oxidation resistance. そのため、窒化シリコン層を形成することで、半導体層118の端面から電流が漏れることを防止でき、半導体層118と接合層107との間に、端面から酸化膜が成長してバーズビークが形成されるのを防止できる。 Therefore, by forming the silicon nitride layer can prevent a current from leaking from the end face of the semiconductor layer 118, between the semiconductor layer 118 and the bonding layer 107, the bird's beak is formed by oxide film growth from the end face that the can be prevented.

図9(C)は、素子分離絶縁層158を堆積する工程を説明するための断面図である。 FIG. 9 (C) is a sectional view for explaining a step of depositing an element isolation insulating layer 158. 素子分離絶縁層158はTEOSと酸素を用いて酸化シリコン膜をCVD法で堆積することで形成する。 Element isolation insulating layer 158 is formed by depositing by CVD silicon oxide film using TEOS and oxygen. 図9(C)に示すように、半導体層118と半導体層118の隙間を埋めるように、素子分離絶縁層158は厚く堆積する。 As shown in FIG. 9 (C), so as to fill the gaps of the semiconductor layer 118 and the semiconductor layer 118, the element isolation insulating layer 158 is deposited to be thick.

図9(D)は窒化シリコン層155が露出するまで素子分離絶縁層158を除去する工程を示している。 Figure 9 (D) shows a step of removing the element isolation insulating layer 158 until the silicon nitride layer 155 is exposed. この除去工程は、ドライエッチングで行うことができる。 This removal step can be performed by dry etching. このとき窒化シリコン層155はエッチングストッパとなる。 In this case the silicon nitride layer 155 as an etching stopper. 素子分離絶縁層158は半導体層118の間に埋め込まれるように残存する。 Element isolation insulating layer 158 is left so as to be embedded between the semiconductor layer 118. 窒化シリコン層155はその後除去する。 Silicon nitride layer 155 is then removed. なお、この除去工程は化学的機械研磨によって行うこともできる。 Note that this removal step can be performed by chemical mechanical polishing.

次に、図9(E)に示すように、ゲート絶縁層159、2層構造のゲート電極160、サイドウオール絶縁層161、第1不純物領域162、第2不純物領域163、絶縁層164を形成する。 Next, as shown in FIG. 9 (E), a gate insulating layer 159,2 layer gate electrode 160 of the structure, the side wall insulating layer 161, the first impurity region 162, second impurity regions 163 to form an insulating layer 164 . 第1不純物領域162、第2不純物領域163を半導体層118に形成することで、チャネル形成領域165が形成される。 By forming the first impurity region 162, a second impurity region 163 in the semiconductor layer 118, a channel forming region 165 are formed. 絶縁層164は窒化シリコンで形成し、ゲート電極160をエッチングするときのハードマスクとして用いる。 Insulating layer 164 is formed of silicon nitride, using a gate electrode 160 as a hard mask for etching.

図10(A)に示すように、層間絶縁層166を形成する。 As shown in FIG. 10 (A), an interlayer insulating layer 166. 層間絶縁層166はBPSG(Boron Phosphorus Silicon Glass)膜を形成してリフローにより平坦化させる。 Interlayer insulating layer 166 is then planarized by reflow to form a BPSG (Boron Phosphorus Silicon Glass) film. また、TEOSを用いて酸化シリコン膜を形成し化学的機械研磨処理によって平坦化してもよい。 It may also be planarized by forming chemical mechanical polishing a silicon oxide film using TEOS. 平坦化処理においてゲート電極160上の絶縁層164はエッチングストッパとして機能する。 Insulating layer 164 on the gate electrode 160 functions as an etching stopper in the planarization process. 層間絶縁層166にはコンタクトホール167を形成する。 The interlayer insulating layer 166 to form a contact hole 167. コンタクトホール167は、サイドウオール絶縁層161を利用してセルフアラインコンタクトの構成となっている。 Contact hole 167 has a configuration of a self-aligned contact utilizes a sidewall insulating layer 161.

その後、図10(B)で示すように、六フッ化タングステンを用い、CVD法でコンタクトプラグ170を形成する。 Thereafter, as shown in FIG. 10 (B), the use of a tungsten hexafluoride to form the contact plugs 170 by CVD. さらに絶縁層171を形成し、コンタクトプラグ170に合わせて開口を形成して配線172を設ける。 Further, the insulating layer 171 is formed, providing the wiring 172 to form an opening in accordance with the contact plug 170. 配線172はアルミニウム若しくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜を形成する。 Wiring 172 is formed of aluminum or an aluminum alloy, the upper and lower forming molybdenum, chromium, a metal film such as titanium as a barrier metal.

このように、第1基板101に接合された半導体層118を用いて電界効果トランジスタを作製することができる。 Thus, it is possible to produce a field effect transistor using a semiconductor layer 118 which is bonded to the first substrate 101. 本形態に係る半導体層118は、結晶方位が一定の単結晶半導体であるため、均一で高性能な電界効果トランジスタを得ることができる。 The semiconductor layer 118 according to the present embodiment, the crystal orientation is constant of the single crystal semiconductor can be obtained a uniform, high-performance field-effect transistor. すなわち、閾値電圧や移動度などトランジスタ特性として重要な特性値の不均一性を抑制し、高移動化などの高性能化を達成することができる。 That is, it is possible to suppress inhomogeneity of values ​​of important transistor characteristics, such as threshold voltage and mobility, and to achieve high performance such as high mobility.

また、半導体層118にレーザ光を照射して、半導体層118の表面の平坦性を向上させているため、電界効果トランジスタのチャネル形成領域とゲート絶縁層との界面準位密度を低くすることができる。 Further, by irradiating a laser beam to the semiconductor layer 118, for thereby improving the flatness of the surface of the semiconductor layer 118, it is possible to lower the interface state density between the channel formation region and the gate insulating layer of the field effect transistor it can. よって、低い駆動電圧、高い電界効果移動、小さいサブスレッショルド値等、優れた特性を備えた電界効果トランジスタを形成することができる。 Therefore, low driving voltage, high field effect mobility, small sub-threshold values ​​and the like, it is possible to form a field effect transistor having excellent characteristics.

半導体製造用基板に形成された電界効果トランジスタを用いて、様々な用途の半導体装置を作製することができる。 Using a field effect transistor formed on a semiconductor substrate for manufacturing, it is possible to manufacture a semiconductor device for various applications. 以下、図面を用いて、半導体装置の具体的な態様を説明する。 Hereinafter, with reference to the drawings, a specific embodiment of a semiconductor device.

まず、半導体装置の一例として、マイクロプロセッサについて説明する。 First, as an example of a semiconductor device, a microprocessor will be described. 図11はマイクロプロセッサ200の構成例を示すブロック図である。 Figure 11 is a block diagram showing a configuration example of a microprocessor 200.

マイクロプロセッサ200は、演算回路201(Arithmetic logic unit。ALUともいう。)、演算回路制御部202(ALU Controller)、命令解析部203(Instruction Decoder)、割り込み制御部204(Interrupt Controller)、タイミング制御部205(Timing Controller)、レジスタ206(Register)、レジスタ制御部207(Register Controller)、バスインターフェース208(Bus I/F)、読み出し専用メモリ209(ROM)、及びメモリインターフェース210(ROM I/F)を有している。 Microprocessor 200 (also referred to as Arithmetic logic unit.ALU.) Operation circuit 201, the ALU controller 202 (ALU Controller), instruction decoder 203 (Instruction Decoder), the interrupt control unit 204 (Interrupt Controller), a timing controller 205 (Timing controller), register 206 (register), the register control unit 207 (register controller), a bus interface 208 (bus I / F), read only memory 209 (ROM), and a memory interface 210 (ROM I / F) It has.

バスインターフェース208を介してマイクロプロセッサ200に入力された命令は、命令解析部203に入力され、デコードされた後、演算回路制御部202、割り込み制御部204、レジスタ制御部207、タイミング制御部205に入力される。 An instruction input to the microprocessor 200 via the bus interface 208 is input to the instruction decoder 203, and then input to the ALU controller 202, the interrupt controller 204, the register controller 207, a timing controller 205 It is input. 演算回路制御部202、割り込み制御部204、レジスタ制御部207、タイミング制御部205は、デコードされた命令に基づき各種制御を行う。 ALU controller 202, the interrupt controller 204, the register controller 207, a timing controller 205 conduct various controls based on the decoded instruction.

具体的に演算回路制御部202は、演算回路201の動作を制御するための信号を生成する。 Specifically, the ALU controller 202 generates signals for controlling the operation of the ALU 201. また、割り込み制御部204は、マイクロプロセッサ200のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。 The interrupt control unit 204 during program execution in the microprocessor 200, an interrupt request output device or a peripheral circuit, and processes based on its priority or a mask state. レジスタ制御部207は、レジスタ206のアドレスを生成し、マイクロプロセッサ200の状態に応じてレジスタ206の読み出しや書き込みを行う。 The register controller 207 generates an address of the register 206, to the register 206 in accordance with the state of the microprocessor 200. タイミング制御部205は、演算回路201、演算回路制御部202、命令解析部203、割り込み制御部204、レジスタ制御部207の動作のタイミングを制御する信号を生成する。 The timing control unit 205, ALU 201, the ALU controller 202, the instruction decoder 203, the interrupt control unit 204, generates signals for controlling timing of operation of the register control unit 207.

例えばタイミング制御部205は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。 For example, the timing controller 205, a based on a reference clock signal CLK1, provided with an internal clock generator for generating an internal clock signal CLK2, and supplies the clock signal CLK2 to the above circuits. なお、図11に示すマイクロプロセッサ200は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。 Note that the microprocessor 200 shown in FIG. 11 is only an example in which the configuration is simplified, and practical microprocessors have various structures depending on usage.

このようなマイクロプロセッサ200は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の単結晶半導体層(SOI層)によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。 The micro processor 200, the crystal orientation which is bonded to the substrate or an insulating substrate having an insulating surface an integrated circuit is formed by a constant of the single crystal semiconductor layer (SOI layer), the processing speed only It not without power consumption can be achieved.

次に、非接触でデータの送受信を行う機能、及び演算機能を備えた半導体装置の一例を説明する。 Next, function of transmitting and receiving data without contact, and an example of a semiconductor device having an arithmetic function will be described. 図12は、このような半導体装置の構成例を示すブロック図である。 Figure 12 is a block diagram showing a structural example of such a semiconductor device. 図12に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ(以下、「RFCPU」という)と呼ぶことができる。 The semiconductor device shown in FIG. 12, a computer that operates to transmit and receive signals to and from an external device by wireless communication (hereinafter, referred to as an "RFCPU") can be referred to as.

図12に示すように、RFCPU211は、アナログ回路部212とデジタル回路部213を有している。 As shown in FIG. 12, RFCPU 211 has an analog circuit portion 212 and a digital circuit portion 213. RFCPU211は、アナログ回路部212として、共振容量を有する共振回路214、整流回路215、定電圧回路216、リセット回路217、発振回路218、復調回路219、変調回路220、および電源管理回路230を有している。 RFCPU211 as an analog circuit portion 212 includes a resonance circuit 214, a rectifier circuit 215, a constant voltage circuit 216, a reset circuit 217, an oscillation circuit 218, a demodulation circuit 219, the modulation circuit 220 and the power control circuit 230, with a resonance capacitor ing. デジタル回路部213は、RFインターフェース221、制御レジスタ222、クロックコントローラ223、CPUインターフェース224、中央処理ユニット225(CPU225)、ランダムアクセスメモリ226(RAM226)、読み出し専用メモリ227(ROM227)を有している。 Digital circuit 213, RF interface 221, a control register 222, a clock controller 223, CPU interface 224, a central processing unit 225 (CPU 225), a random access memory 226 (RAM 226), and a read only memory 227 (ROM 227) .

RFCPU211の動作の概要は以下の通りである。 Overview of the operation of RFCPU211 is as follows. アンテナ228が受信した信号は共振回路214により誘導起電力を生じる。 Signals received by an antenna 228 produces an induced electromotive force by the resonance circuit 214. 誘導起電力は、整流回路215を経て容量部229に充電される。 Induced electromotive force is stored in a capacitor portion 229 through the rectifier circuit 215. この容量部229はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。 The capacitor portion 229 is preferably formed using a capacitor such as a ceramic capacitor or an electric double layer capacitor. 容量部229はRFCPU211と一体形成されている必要はなく、別部品としてRFCPU211を構成する絶縁表面を有する基板に取り付けることもできる。 Capacitor portion 229 does not need to be integrated with the RFCPU 211, it can be attached to a substrate having an insulating surface that constitutes the RFCPU 211 as a separate component.

リセット回路217は、デジタル回路部213をリセットし初期化する信号を生成する。 The reset circuit 217 generates a signal for resetting and initializing the digital circuit portion 213. 例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。 For example, a signal that rises with delay after increase in the power supply voltage as a reset signal. 発振回路218は、定電圧回路216により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。 Oscillator circuit 218, in response to a control signal generated by the constant voltage circuit 216 changes the frequency and duty ratio of a clock signal. 復調回路219は、受信信号を復調する回路であり、変調回路220は、送信するデータを変調する回路である。 Demodulation circuit 219 is a circuit for demodulating a received signal, the modulation circuit 220 is a circuit which modulates data to be transmitted.

例えば、復調回路219はローパスフィルタで形成され、振幅変調(ASK)方式の受信信号を、その振幅の変動をもとに、二値化する。 For example, the demodulation circuit 219 is formed using a low-pass filter, a received signal of an amplitude shift keying (ASK) system based on variation of the amplitude, binarizes. また、送信データを振幅変調(ASK)方式の送信信号の振幅を変動させて送信するため、変調回路220は、共振回路214の共振点を変化させることで通信信号の振幅を変化させている。 Further, in order to transmit the transmission data by changing the amplitude of the transmission signals of an amplitude shift keying (ASK) scheme, the modulation circuit 220 changes the amplitude of a communication signal by changing a resonance point of the resonance circuit 214.

クロックコントローラ223は、電源電圧又は中央処理ユニット225における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。 The clock controller 223 generates a control signal for changing the frequency and duty ratio of a clock signal in response to the power supply voltage or current consumption in the central processing unit 225. 電源電圧の監視は電源管理回路230が行っている。 The power supply voltage is monitored by the power management circuit 230.

アンテナ228からRFCPU211に入力された信号は復調回路219で復調された後、RFインターフェース221で制御コマンドやデータなどに分解される。 After the signal input to the RFCPU211 from the antenna 228 is demodulated by the demodulation circuit 219 and decomposed like into a control command, data in the RF interface 221. 制御コマンドは制御レジスタ222に格納される。 The control command is stored in the control register 222. 制御コマンドには、読み出し専用メモリ227に記憶されているデータの読み出し、ランダムアクセスメモリ226へのデータの書き込み、中央処理ユニット225への演算命令などが含まれている。 The control command, the data stored in the read only memory 227 reading, and the data to the random access memory 226 writing, and arithmetic instruction to the central processing unit 225 is included.

中央処理ユニット225は、CPUインターフェース224を介して読み出し専用メモリ227、ランダムアクセスメモリ226、制御レジスタ222にアクセスする。 The central processing unit 225, read only memory 227 via the CPU interface 224, random access memory 226, and the control register 222. CPUインターフェース224は、中央処理ユニット225が要求するアドレスより、読み出し専用メモリ227、ランダムアクセスメモリ226、制御レジスタ222のいずれかに対するアクセス信号を生成する機能を有している。 CPU interface 224 is from the address the central processing unit 225 requests, read-only memory 227 has a function of generating an access signal to the random access memory 226, any of the control register 222.

中央処理ユニット225の演算方式は、読み出し専用メモリ227にOS(オペレーティングシステム)を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。 Arithmetic method of the central processing unit 225, may be stored in the read only memory 227 OS (the operating system), a method may be employed to read out and execute the program along with the boot. また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。 Also, a circuit dedicated to arithmetic is formed, the processing may be employed a method of processing using hardware. ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、プログラムを使って、残りの演算を中央処理ユニット225が実行する方式を適用することができる。 In the method in which both hardware and software, perform part of the processing in a dedicated arithmetic circuit, using a program, a method can be employed for the rest of the arithmetic CPU 225 executes.

このようなRFCPU211は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の半導体層によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。 Such RFCPU211, since crystal orientation which is bonded to the substrate or an insulating substrate having an insulating surface is an integrated circuit by a constant of the semiconductor layer is formed, reduction of power consumption as well as processing speed be able to. それにより、電力を供給する容量部229を小型化しても長時間の動作を保証することができる。 Thereby, it is possible to be miniaturized capacitor portion 229 which supplies power to ensure the operation for a long period of time.

(実施の形態10) (Embodiment 10)
本実施の形態では、イオン注入層を形成する方法について説明する。 In this embodiment, a method for forming an ion-implanted layer.

イオン注入層の形成は、水素(H)に由来するイオン(以下「水素イオン種」と呼ぶ)を加速して、半導体基板に照射することにより行うことができる。 Forming the ion implantation layer is to accelerate the hydrogen ions derived from the (H) (hereinafter referred to as "hydrogen ion species"), it can be carried out by irradiating the semiconductor substrate. より具体的には、水素ガス又は水素を組成に含むガスをソースガス(原材料)として用い、ソースガスを励起して水素プラズマを発生させ、該水素プラズマ中の水素イオン種を半導体基板に対して照射することで、半導体基板中にイオン注入層を形成している。 More specifically, using a gas containing a composition with hydrogen gas or hydrogen as a source gas (raw material), a hydrogen plasma is generated by exciting a source gas, to the semiconductor substrate with the hydrogen ion species in the hydrogen plasma by irradiating, to form an ion implantation layer in the semiconductor substrate.

[水素プラズマ中のイオン] [Ions in the hydrogen plasma]
上記のような水素プラズマ中には、H 、H 、H といった水素イオン種が存在する。 The hydrogen plasma as described above, H +, H 2 +, hydrogen ion species is present such H 3 +. 以下に、各水素イオン種の反応過程(生成過程、消滅過程)を示す反応式を列挙する。 The following lists the hydrogen ion species of the reaction processes (formation processes, destruction processes) of the reaction formula showing the.
e+H→e+H +e e + H → e + H + + e ・・・・・(1) ..... (1)
e+H →e+H +e e + H 2 → e + H 2 + + e ・・・・・(2) ..... (2)
e+H →e+(H →e+H+H e + H 2 → e + ( H 2) * → e + H + H ・・・・・(3) ..... (3)
e+H →e+(H →e+H +H ・・・・・(4) e + H 2 + → e + (H 2 +) * → e + H + + H ····· (4)
+H →H +H H 2 + + H 2 → H 3 + + H ・・・・・(5) ..... (5)
+H →H +H+H H 2 + + H 2 → H + + H + H 2 ・・・・・(6) ..... (6)
e+H →e+H +H+H e + H 3 + → e + H + + H + H ・・・・・(7) ..... (7)
e+H →H +H e + H 3 + → H 2 + H ・・・・・(8) ..... (8)
e+H →H+H+H e + H 3 + → H + H + H ・・・・・(9) ..... (9)

図13に、上記の反応の一部を模式的に表したエネルギーダイアグラムを示す。 Figure 13 is an energy diagram which schematically shows some of the reactions described above. なお、図13に示すエネルギーダイアグラムは模式図に過ぎず、反応に係るエネルギーの関係を厳密に規定するものではない点に留意されたい。 Note that the energy diagram shown in FIG. 13 is merely a schematic diagram and is noted not intended to strictly define the relationships of energies of the reactions.

[H の生成過程] [H 3 + process generation of]
上記のように、H は、主として反応式(5)により表される反応過程により生成される。 As described above, H 3 + is mainly produced through the reaction process that is represented by the reaction equation (5). 一方で、反応式(5)と競合する反応として、反応式(6)により表される反応過程が存在する。 On the other hand, as a reaction that competes with the reaction equation (5), the reaction process represented by the reaction equation (6) is present. が増加するためには、少なくとも、反応式(5)の反応が、反応式(6)の反応より多く起こる必要がある(なお、H が減少する反応としては他にも(7)、(8)、(9)が存在するため、(5)の反応が(6)の反応より多いからといって、必ずしもH が増加するとは限らない。)。 For H 3 + to increase, at least, the reaction of the reaction equation (5) is the reaction formula (6) There are many needs to occur from the reaction of (Incidentally, there are also other reactions which the amount of H 3 + ( 7), (8), (to 9) are present, (5) reaction just because more than reaction (6) of the, not necessarily of H 3 + is increased.). 反対に、反応式(5)の反応が、反応式(6)の反応より少ない場合には、プラズマ中におけるH の割合は減少する。 Conversely, the reaction of the reaction equation (5) is, if less than the reaction of the reaction equation (6) is, H 3 + ratio of in a plasma is decreased.

各反応式において、右辺(最右辺)の生成物の増加量は、その左辺(最左辺)に示す原料の密度や、その反応に係る速度係数などに依存する。 In each reaction formula, the amount of increase in the product of the right-hand side (rightmost side), the density and the source material on the left-hand side (top left), which depends on the rate coefficient of the reaction. ここで、H の運動エネルギーが約11eVより小さい場合には(5)の反応が主要となり(すなわち、反応式(5)に係る速度係数が、反応式(6)に係る速度係数と比較して十分に大きくなり)、H の運動エネルギーが約11eVより大きい場合には(6)の反応が主要となることが実験的に確認されている。 Here, if the kinetic energy of H 2 + is about 11eV less become the dominant reaction of (5) (that is, the rate coefficient of the reaction equation (5) than the rate coefficient of the reaction equation (6) to be sufficiently large), if the kinetic energy of H 2 + is greater than about 11eV to be a major reaction of (6) it has been confirmed experimentally.

荷電粒子は電場から力を受けて運動エネルギーを得る。 Charged particle gains kinetic energy by receiving a force from an electric field. 該運動エネルギーは、電場によるポテンシャルエネルギーの減少量に対応している。 The kinetic energy corresponds to the amount of decrease in potential energy due to an electric field. 例えば、ある荷電粒子が他の粒子と衝突するまでの間に得る運動エネルギーは、動き出す前の荷電粒子のポテンシャルエネルギーと、他の荷電粒子と衝突する前の荷電粒子のポテンシャルエネルギーとの差に等しい。 For example, the kinetic energy that the charged particles gains before colliding with another particle is equal to the difference between the potential energy of the front of the charged particles start moving, the potential energy of the front of the charged particles that collide with other charged particles . つまり、電場中において、他の粒子と衝突することなく長い距離を移動できる状況では、そうではない状況と比較して、荷電粒子の運動エネルギー(の平均)は大きくなる傾向にある。 In other words, in a field, in a situation that can travel a long distance without colliding with other particles, as compared to not the case situation, the kinetic energy (average) of the charged particle tends to increase. このように、荷電粒子の運動エネルギーが増大する傾向は、粒子の平均自由行程が大きい状況、すなわち、圧力が低い状況で生じ得る。 Thus, a tendency that the kinetic energy of the charged particles increases the mean free path is large availability of particles, i.e., in a situation where pressure is low.

また、平均自由行程が小さくとも、その間に大きな運動エネルギーを得ることができる状況であれば、荷電粒子の運動エネルギーは大きくなる。 Further, even small mean free path, as long as a situation where it is possible to obtain a high amount of kinetic energy while the kinetic energy of the charged particles is increased. すなわち、平均自由行程が小さくとも、電位差が大きい状況であれば、荷電粒子の持つ運動エネルギーは大きくなると言える。 In other words, even a small mean free path, if the potential difference is large situation, the kinetic energy of a charged particle is said to be large.

これをH に適用してみる。 This is applied to H 2 +. プラズマの生成に係るチャンバー内のように電場の存在を前提とすれば、該チャンバー内の圧力が低い状況ではH の運動エネルギーは大きくなり、該チャンバー内の圧力が高い状況ではH の運動エネルギーは小さくなる。 Assuming the existence of an electric field as in the chamber of the plasma generation, H 2 + kinetic energy becomes large in a low pressure condition of the chamber, the pressure in the chamber is at a high status H 2 + the kinetic energy decreases. つまり、チャンバー内の圧力が低い状況では(6)の反応が主要となるため、H は減少する傾向となり、チャンバー内の圧力が高い状況では(5)の反応が主要となるため、H は増加する傾向となる。 That is, since the pressure in the chamber is the main reaction of (6) with a lower availability, H 3 + tends to be decreased, because the pressure is high availability in the chamber reaction of (5) is the main, H 3 + tends to be increased. また、プラズマ生成領域における電場(又は電界)が強い状況、すなわち、ある二点間の電位差が大きい状況では、H の運動エネルギーは大きくなる。 Further, the electric field in the plasma generation region (or electric field) is strong conditions, i.e., the potential difference between given two points is large situations, H 2 + kinetic energy increases. 反対の状況では、H の運動エネルギーは小さくなる。 In the opposite situation, H 2 + of the kinetic energy is reduced. つまり、電場が強い状況では(6)の反応が主要となるためH は減少する傾向となり、電場が弱い状況では(5)の反応が主要となるため、H は増加する傾向となる。 That is, the electric field is strong situation tends reaction to decrease, and therefore H 3 + (6) is the main reason an electric field is weak situation in which the reaction of (5) is the main, and the tendency of H 3 + increases Become.

[イオン源による差異] [Differences Depending on Ion Source]
ここで、イオン種の割合(特にH の割合)が異なる例を示す。 Here, an example, in which the proportions of ion species (particularly, the proportion of H 3 +) are different. 図14は、100%水素ガス(イオン源の圧力:4.7×10 −2 Pa)から生成されるイオンの質量分析結果を示すグラフである。 Figure 14 is a 100% hydrogen gas is a graph showing the results of mass spectrometry of ions that are generated from (the pressure of an ion source 4.7 × 10 -2 Pa). 横軸はイオンの質量である。 The horizontal axis is the mass of the ion. スペクトル中、質量1、2、3のピークは、それぞれ、H 、H 、H に対応する。 In the spectrum, the peak of the mass 1, 2 and 3, respectively, H +, H 2 +, corresponds to H 3 +. 縦軸は、スペクトルの強度であり、イオンの数に対応する。 The vertical axis represents the intensity of the spectrum, corresponding to the number of ions. 図14では、質量が異なるイオンの数量を、質量3のイオンを100とした場合の相対比で表している。 In Figure 14, the number of ions with different masses is expressed as a relative ratio when the ion with a mass of 3 is defined as 100. 図14から、上記イオン源により生成されるイオンの割合は、H :H :H =1:1:8程度となることが分かる。 From Figure 14, the proportion of ions generated by the ion source, H +: H 2 +: H 3 + = 1: 1: , is about 8. なお、このような割合のイオンは、プラズマを生成するプラズマソース部(イオン源)と、当該プラズマからイオンビームを引き出すための引出電極などから構成されるイオンドーピング装置によっても得ることが出来る。 Note that ions at such a ratio, the plasma source unit for generating a plasma (ion source), it can be obtained by an ion doping apparatus and the like extraction electrode that extracts an ion beam from the plasma.

図15は、図14とは異なるイオン源を用いた場合であって、イオン源の圧力がおおよそ3×10 −3 Paの時に、PH から生成したイオンの質量分析結果を示すグラフである。 Figure 15 is a case of using an ion source different from that of FIG. 14, the pressure of the ion source is approximately when the 3 × 10 -3 Pa, which is a graph showing the results of mass spectrometry of ions generated from PH 3. この質量分析結果は、水素イオン種に着目したものである。 The mass spectrometry results were focused on the hydrogen ion species. また、質量分析は、イオン源から引き出されたイオンを測定することにより行った。 In addition, the mass spectrometry was performed by measurement of ions that were extracted from the ion source. 図14と同様、図15のグラフの横軸はイオンの質量を示し、質量1、2、3のピークは、それぞれH 、H 、H に対応する。 Similar to FIG. 14, the horizontal axis of the graph in Figure 15 represents ion mass peak of mass 1,2,3, H +, respectively, H 2 +, corresponds to H 3 +. その縦軸はイオンの数量に対応するスペクトルの強度である。 The vertical axis represents the intensity of the spectrum corresponding to the number of ions. 図15から、プラズマ中のイオンの割合はH :H :H =37:56:7程度であることが分かる。 From Figure 15, the percentage of ions in the plasma are H +: H 2 +: H 3 + = 37: 56: , it is about 7. なお、図15はソースガスがPH の場合のデータであるが、ソースガスとして100%水素ガスを用いたときも、水素イオン種の割合は同程度になる。 Although FIG. 15 shows the data obtained when the source gas is PH 3, also, the proportion of the hydrogen ion species is about the same when a 100% hydrogen gas as a source gas.

図15のデータを得たイオン源の場合には、H 、H およびH のうち、H が7%程度しか生成されていない。 In the case of the ion source to obtain the data of FIG. 15, H +, H 2 + and H 3 + of, H 3 + is only about 7% are produced. 他方、図14のデータを得たイオン源の場合には、H の割合を50%以上(図14のデータでは80%程度)とすることが可能である。 On the other hand, in the case of the ion source to obtain the data of FIG. 14, the proportion of H 3 + 50% (the data in Figure 14 is about 80%) may be a. これは、上記[H の生成過程]の考察において明らかになったチャンバー内の圧力および電場に起因するものと考えられる。 This is considered to result from the pressure and electric field inside a chamber, which is evident in the discussion of the [H 3 + Formation Process].

[H の照射メカニズム] [H 3 + Irradiation Mechanism]
図14のような複数のイオン種を含むプラズマを生成し、生成されたイオン種を質量分離しないで半導体基板に照射する場合、半導体基板の表面には、H 、H 、H の各イオンが照射される。 And plasma that contains a plurality of ion species as shown in FIG. 14, the case of irradiating the produced ion species into the semiconductor substrate without mass separation, the surface of the semiconductor substrate, H +, H 2 +, H 3 + each ion is irradiated. イオンの照射からイオン注入層の形成までのメカニズムを再現するために、次の5種類のモデル(モデル1乃至5)を考える。 In order to reproduce the mechanism, from the irradiation with ions to the formation of an ion-implanted layer, the following five types of models (Models 1 to 5).
1. 1. 照射されるイオン種がH で、照射後もH (H)である場合 2. When the ion species used for irradiation is H +, after the irradiation is H + (H) 2. 照射されるイオン種がH で、照射後もH (H )のままである場合 3. Where the ion species used for irradiation is H 2 +, after the irradiation remains H 2 + (H 2) 3 . 照射されるイオン種がH で、照射後に2個のH(H )に分裂する場合 4. Where the ion species used for irradiation is H 2 +, which splits into two H (H +) after the irradiation. 照射されるイオン種がH で、照射後もH (H )のままである場合 5. Where the ion species used for irradiation is H 3 +, after the irradiation remains H 3 + (H 3) 5 . 照射されるイオン種がH で、照射後に3個のH(H )に分裂する場合 The ion species used for irradiation is H 3 +, which splits after the three H (H +) irradiation

[シミュレーション結果と実測値との比較] [Comparison of Simulation Results with Measured Values]
上記のモデル1乃至5を基にして、水素イオン種をSi基板に照射するシミュレーションを行った。 Based on the model 1 to 5 above, it was simulated for irradiating an Si substrate with hydrogen ion species. シミュレーション用のソフトウェアとして、SRIM(the Stopping and Range of Ions in Matter)を用いた。 As software for the simulation, using the SRIM (the Stopping and Range of Ions in Matter). SRIMは、モンテカルロ法によるイオン導入過程のシミュレーションソフトウェアであり、TRIM(the Transport of Ions in Matter)の改良版である。 SRIM is a simulation software of ion introduction process by the Monte Carlo method, which is an improved version of the TRIM (the Transport of Ions in Matter). なお、SRIMは非晶質構造を対象とするソフトウェアではあるが、高エネルギー、高ドーズの条件で水素イオン種を照射する場合には、SRIMを適用することが可能である。 Incidentally, SRIM is software intended for amorphous structures, in the case of exposure to high-energy, the hydrogen ion species in the conditions of high dose, it is possible to apply the SRIM. それは、水素イオン種とSi原子の衝突により、Si基板の結晶構造が非単結晶構造に変化するためである。 It by the collision of the hydrogen ion species with Si atoms is because the crystal structure of the Si substrate changes into a non-single-crystal structure.

以下に、シミュレーション結果について説明する。 Hereinafter, simulation results will be described. なお、本実施の形態のシミュレーションでは、モデル2を用いた計算ではH を質量2倍のH に置き換えている。 In the simulation of this embodiment, a calculation based on Model 2 was performed replaces the H 2 + twice the mass to H +. また、モデル3ではH を運動エネルギー1/2のH に置き換え、モデル4ではH を質量3倍のH に置き換え、モデル5ではH を運動エネルギー1/3のH に置き換えている。 Also, replacing the model 3 H 2 + in the kinetic energy 1/2 H +, replacing the model 4, H 3 + three times the mass H +, the model 5 with H 3 + in the kinetic energy 1/3 H + to have replaced.

上記のモデル1乃至モデル5を用いて、加速電圧80kVで水素イオン種をSi基板に照射した場合(H換算で10万個照射時)について、それぞれ、Si基板中の水素元素(H)の深さ方向の分布を計算した。 It is performed using Models 1 to 5 above, if the hydrogen ion species at an acceleration voltage of 80kV was irradiated to the Si substrate for (100,000 upon irradiation with for H), respectively, the depth of the hydrogen element (H) in the Si substrate was calculated direction distributed. 図16に、その計算結果を示す。 16 shows the calculation results. さらに、図16に、Si基板中の水素元素(H)の深さ方向の分布の実測値も示す。 Further, in FIG. 16 also shows measured values ​​of the distribution in the depth direction of a hydrogen element in the Si substrate (H). この実測値は、SIMS(Secondary Ion Mass Spectroscopy)により測定したデータ(以下、SIMSデータと呼ぶ。)ある。 The measured value, SIMS data measured by (Secondary Ion Mass Spectroscopy) (hereinafter, referred to as SIMS data.) There. SIMSで測定した試料は、図14のデータを測定した条件で生成した水素イオン種(H 、H 、H )を、加速電圧80kVで照射したSi基板である。 Sample measured by SIMS, the produced hydrogen ion species in conditions data were measured in FIG. 14 (H +, H 2 + , H 3) to a Si substrate irradiated at an acceleration voltage 80 kV.

図16において、モデル1乃至モデル5を用いた計算値のグラフの縦軸は、それぞれ、水素原子の数を示す右縦軸である。 16, the vertical axis of the graph of calculated values ​​using Models 1 to 5 are respectively the right vertical axis showing the number of hydrogen atoms. SIMSデータのグラフの縦軸は、水素原子の濃度を示す左縦軸である。 The vertical axis of the graph of the SIMS data is a left vertical axis indicates the concentration of hydrogen atoms. 計算値およびSIMSデータ共に、そのグラフの横軸はSi基板表面からの深さを表している。 The calculated values ​​and the SIMS data both horizontal axis of the graph represents the depth from the Si substrate surface.

実測値であるSIMSデータと計算値とを比較すると、モデル2およびモデル4は明らかにSIMSデータのグラフのピークから外れており、また、SIMSデータにはモデル3に対応するピークは存在していない。 Comparing the SIMS data and the calculated value, which is measured values, Models 2 and 4 obviously deviate from the peak of the graph of the SIMS data, also, there is no peak in the SIMS data corresponding to the model 3 exist . このことから、モデル2乃至モデル4の寄与は、モデル1およびモデル5の寄与よりも、相対的に小さいことが分かる。 Therefore, the contribution of each of Models 2 to 4, rather than the contribution of Models 1 and 5 is relatively small. イオンの運動エネルギーがkeVのオーダーであるのに対して、H−Hの結合エネルギーは数eV程度に過ぎないことを考えれば、モデル2およびモデル4の寄与が小さいのは、Si元素との衝突により、大部分のH やH が、H やHに分離しているためと思われる。 That the kinetic energy of ions is on the order of keV, given that the H-H bond energy is only about several eV, the contribution of each of Models 2 and 4 is small, collides with Si atoms the, H 2 + and H 3 + is mostly appears because it separates into H + or H.

従って、モデル2乃至モデル4は、以下の考察では考慮しない。 Accordingly, Models 2 to 4 will not be considered in the following discussion. 次に、モデル1およびモデル5を用い、加速電圧が80kV、60kV、および40kVで、水素イオン種をSi基板に照射した場合(H換算で10万個照射時)をシミュレーションした結果を説明する。 Next, using Models 1 and 5, the acceleration voltage is 80 kV, 60 kV, and at 40 kV, illustrating a simulation result of the case of irradiating an Si substrate with hydrogen ion species (100,000 upon irradiation with for H).

図17乃至図19に、Si基板中の水素(H)の深さ方向の分布の計算した結果を示す。 17 to 19 shows the calculated result of the distribution in the depth direction of hydrogen (H) in the Si substrate. 図17、図18および図19には、それぞれ、加速電圧が80kV、60kV、および40kVの場合の計算結果が示されている。 17, 18 and 19, respectively, the acceleration voltage is 80 kV, are shown 60 kV, and the calculation results in the case of the 40kV is. さらに、図17乃至図19には、実測値であるSIMSデータ、およびSIMSデータにフィッティングしたグラフ(以下、フィッティング関数と呼ぶ)も示されている。 Further, in FIGS. 17 to 19, SIMS data, which is measured values, and the graph of fitting the SIMS data (hereinafter, referred to as a fitting function) are also shown. SIMSで測定した試料は、図14のデータを測定した条件で生成した水素イオン種(H 、H 、H )を、加速電圧80kV、60kV、または40kVで加速して、照射したSi基板である。 Sample measured by SIMS, the produced hydrogen ion species in conditions data were measured in FIG. 14 (H +, H 2 + , H 3) the acceleration voltage 80 kV, are accelerated by 60kV or 40 kV,, irradiated Si it is a substrate. なお、モデル1およびモデル5を用いた計算値のグラフの縦軸は右縦軸の水素原子の数であり、SIMSデータおよびフィッティング関数のグラフの縦軸は左縦軸の水素原子の濃度である。 The vertical axis of the graph of calculated values ​​using Models 1 and 5 is the number of hydrogen atoms of the right vertical axis, the vertical axis of the graph of the SIMS data and the fitting function is the concentration of the hydrogen atoms of the left vertical axis . また、各グラフの横軸はSi基板表面からの深さを表している。 The horizontal axis of each graph represents the depth from the Si substrate surface.

ここでは、フィッティング関数はモデル1およびモデル5を考慮して以下の計算式(f1)により求めている。 Here, the fitting function is obtained by the following equation in consideration of Models 1 and 5 (f1). 計算式(f1)中、X、Yはフィッティングに係るパラメータであり、Vは体積である。 In the calculation formula (f1), X, Y represent fitting parameters, V is the volume.
[フィッティング関数] [Fitting function]
=X/V×[モデル1のデータ]+Y/V×[モデル5のデータ]・・・(f1) = X / V × [Model 1 Data] + Y / V × [Data Model 5] ··· (f1)

フィッティング関数の決定には、現実に照射されるイオン種の割合(H :H :H =1:1:8程度、図14参照)を考えれば、H の寄与(すなわち、モデル3)についても考慮すべきであるが、以下に示す理由により、ここでは、H の寄与を除外している。 The determination of the fitting function, the proportions of ion species used for actual irradiation (H +: H 2 +: H 3 + = 1: 1: about 8, see FIG. 14) Considering, H 2 + contribution (i.e. , model 3) should also be considered, for the reasons indicated below, here, it excludes the contribution of H 2 +.
・モデル3に示される照射過程により導入される水素は、モデル5の照射過程と比較して僅かであるため、除外しても大きな影響はない(SIMSデータにモデル3に対応するピークが現れていない。図16参照。)。 Hydrogen introduced by the irradiation process represented by Model 3, since as compared with the irradiation process of Model 5 is small, has a peak appears be excluded corresponding to the model 3 in the big impact is not (SIMS data no. see Figure 16.).
・モデル3によるSi基板中の水素元素の深さ方向プロファイルは、モデル5の深さ方向プロファイルとピーク位置が近いため(図16参照。)、モデル3の寄与は、モデル5の照射過程において生じるチャネリング(結晶の格子構造に起因する元素の移動)により隠れてしまう可能性が高い。 Depth profile of the hydrogen element in the Si substrate by Model 3 depth profile and the peak position of the model 5 is close (refer to FIG. 16.), The contribution of Model 3 occurs in the irradiation process of Model 5 channeling is likely to be obscured by the (movement of atoms due to crystal lattice structure). すなわち、モデル3のフィッティングパラメータを見積もるのは困難である。 That is, it is difficult to estimate fitting parameters for Model 3. これは、本シミュレーションが非晶質Siを前提としており、結晶性に起因する影響を考慮していないことによるものである。 This present simulation has assumed amorphous Si, it is by no consideration of the influence due to crystallinity.

図20に、計算式(f1)のフィッティングパラメータを示す。 Figure 20 shows the fitting parameters formula (f1). いずれの加速電圧においても、Si基板に導入されるHの数の比は、[モデル1]:[モデル5]=1:42〜1:45程度(モデル1におけるHの数を1とした場合、モデル5におけるHの数は42以上45以下程度)であり、照射されるイオン種の数の比は、[H (モデル1)]:[H (モデル5)]=1:14〜1:15程度(モデル1におけるH の数を1とした場合、モデル5におけるH の数は14以上15以下程度)である。 In any acceleration voltage, the ratio of the amount of H introduced to the Si substrate according to Model 1: Model 5 = 1: 42 to 1: about 45 (when the amount of H in Model 1 1 , amount of H in model 5 is is about 42 to 45), the ratio of the number of ions used for irradiation, [H + (model 1)]: [H 3 + ( model 5) = 1:14 to 1: about 15 (when the amount of H + in model 1 1, the amount of H 3 + in model 5 is about 14 to 15) is. モデル3を考慮していないことや、非晶質Siと仮定して計算していることなどを考えれば、図20に示す比は、実際の照射に係る水素イオン種の比(H :H :H =1:1:8程度、図14参照。)に近い値が得られていると言える。 And it does not take into account the model 3, given and that are calculated on the assumption that amorphous Si, the ratio shown in FIG. 20, the actual hydrogen ion species ratios according to irradiation (H +: H 2 +: H 3 + = 1 : 1: 8 or so, it can be said that a value closer to refer to FIG. 14) is obtained..

[H を用いる効果] [H 3 + the use effect]
図14に示すようなH の割合を高めた水素イオン種を基板に照射することで、H に起因する複数のメリットを享受することができる。 The hydrogen ion species with a higher proportion of H 3 + as shown in FIG. 14 by irradiating the substrate, it is possible to receive the plurality of benefits resulting from H 3 +. 例えば、H はH やHなどに分離して基板内に導入されるため、主にH やH を照射する場合と比較して、イオンの導入効率を向上させることができる。 For example, H 3 + is to be introduced into the substrate by separation such as H + or H, mainly in comparison with the case of irradiation with H + and H 2 +, thereby improving the introduction efficiency of the ion . これにより、半導体基板の生産性向上を図ることができる。 Thus, it is possible to improve the productivity of the semiconductor substrate. また、同様に、H が分離した後のH やHの運動エネルギーは小さくなる傾向にあるから、薄い半導体層の製造に向いている。 In addition, because the kinetic energy of H + or H after the amount of H 3 + has splits similarly tends to be low, it is suitable for manufacture of thin semiconductor layers.

なお、本実施の形態では、H を効率的に照射するために、図14に示すような水素イオン種を照射可能なイオンドーピング装置を用いる方法について説明している。 In this embodiment, in order to irradiate with H 3 + efficiently describes a method of using an ion doping apparatus that is capable of irradiation with the hydrogen ion species as shown in FIG. 14. イオンドーピング装置は廉価で、大面積処理に優れているため、このようなイオンドーピング装置を用いてH を照射することで、半導体特性の向上、ならびに、半導体基板の大面積化、低コスト化および生産性向上などの顕著な効果を得ることができる。 Ion doping apparatuses are inexpensive and excellent for use in large-area treatment, irradiation with H 3 + by use of such an ion doping apparatus, improvement in semiconductor characteristics, and, a large area of the semiconductor substrate, a low-cost it can be obtained remarkable effects such as reduction and productivity improvement. 一方で、H の照射を第一に考えるのであれば、イオンドーピング装置を用いることに限定して解釈する必要はない。 On the other hand, if priority is given to irradiation of H 3 + in the first, not necessarily limited to the use of an ion doping apparatus.

半導体基板を作製する方法を説明する断面図。 Cross-sectional views illustrating a method of manufacturing a semiconductor substrate. 半導体基板(第2基板)の再生処理方法を説明する断面図。 Sectional view for explaining a reproduction processing method of a semiconductor substrate (second substrate). 半導体基板(第2基板)の再生処理方法を説明する断面図。 Sectional view for explaining a reproduction processing method of a semiconductor substrate (second substrate). 半導体基板(第2基板)の再生処理方法を説明する断面図。 Sectional view for explaining a reproduction processing method of a semiconductor substrate (second substrate). 半導体基板(第2基板)の再生処理方法を説明する断面図。 Sectional view for explaining a reproduction processing method of a semiconductor substrate (second substrate). 半導体基板を作製する方法を説明する断面図。 Cross-sectional views illustrating a method of manufacturing a semiconductor substrate. 半導体基板を作製する方法を説明する断面図。 Cross-sectional views illustrating a method of manufacturing a semiconductor substrate. 半導体基板を作製する方法を説明する断面図。 Cross-sectional views illustrating a method of manufacturing a semiconductor substrate. 半導体基板から半導体装置を製造する方法を説明する断面図。 Cross-sectional views illustrating a method of manufacturing a semiconductor device from a semiconductor substrate. 半導体基板から半導体装置を製造する方法を説明する断面図。 Cross-sectional views illustrating a method of manufacturing a semiconductor device from a semiconductor substrate. 半導体基板から得られるマイクロプロセッサの構成を示すブロック図。 Block diagram showing the structure of a microprocessor obtained from the semiconductor substrate. 半導体基板から得られるRFCPUの構成を示すブロック図。 Block diagram showing the configuration of RFCPU obtained from the semiconductor substrate. 水素イオン種のエネルギーダイアグラム。 Hydrogen ion species energy diagram. イオンの質量分析結果を示すグラフ。 Graph showing the results of mass spectrometry of ions. イオンの質量分析結果を示すグラフ。 Graph showing the results of mass spectrometry of ions. 加速電圧が80kVの場合の水素元素の深さ方向プロファイル(計算値および実測値)のグラフ。 Graph of depth profile of the hydrogen element when the acceleration voltage is 80 kV (calculated values ​​and measured values). 加速電圧が80kVの場合の水素元素の深さ方向プロファイル(計算値、実測値およびフィッティング関数)のグラフ。 Graph of depth profile of the hydrogen element when the acceleration voltage is 80 kV (calc, found and fitting functions). 加速電圧が60kVの場合の水素元素の深さ方向プロファイル(計算値、実測値およびフィッティング関数)のグラフ。 Graph of depth profile of the hydrogen element when the acceleration voltage is 60 kV (calc, found and fitting functions). 加速電圧が40kVの場合の水素元素の深さ方向プロファイル(計算値、実測値およびフィッティング関数)のグラフ。 Graph of depth profile of the hydrogen element when the acceleration voltage is 40 kV (calc, found and fitting functions). 図18乃至図19に示すフィッティング関数のフィッティングパラメータ(水素元素比および水素イオン種比)の表。 Table of 18 to fitting parameters of the fitting function shown in FIG. 19 (hydrogen element ratios and hydrogen ion species ratios).

符号の説明 DESCRIPTION OF SYMBOLS

100 半導体基板101 第1基板102 第2基板112 第2基板102A 第2基板102B 第2基板102C 第2基板102D 第2基板102E 第2基板103 保護膜104 イオンビーム105 イオン注入層107 接合層108 半導体層118 半導体層109 レーザ光110 レーザ光113 酸化膜120 バリア層121 酸化窒化シリコン膜122 窒化酸化シリコン膜125 半導体基板130 バリア層131 接合層135 半導体基板145 半導体基板155 窒化シリコン層156 酸化シリコン層157 窒化物層158 素子分離絶縁層159 ゲート絶縁層160 ゲート電極161 サイドウオール絶縁層162 第1不純物領域163 第2不純物領域164 絶縁層165 チャネル形成領域166 層間絶縁層167 コンタク 100 semiconductor substrate 101 a first substrate 102 and the second substrate 112 and the second substrate 102A second substrate 102B second substrate 102C second substrate 102D second substrate 102E second substrate 103 protecting film 104 ion beam 105 ion-implanted layer 107 bonding layer 108 semiconductor layer 118 semiconductor layer 109 laser beam 110 laser beam 113 oxide film 120 barrier layer 121 a silicon oxynitride film 122 a silicon nitride oxide film 125 semiconductor substrate 130 barrier layer 131 bonding layer 135 semiconductor substrate 145 a semiconductor substrate 155 of silicon nitride layer 156 a silicon oxide layer 157 nitride layer 158 element isolation insulating layer 159 gate insulating layer 160 gate electrode 161 sidewall insulating layer 162 first impurity region 163 a second impurity region 164 insulating layer 165 channel forming region 166 interlayer insulating layer 167 contactors ホール170 コンタクトプラグ171 絶縁層172 配線200 マイクロプロセッサ201 演算回路202 演算回路制御部203 命令解析部204 割り込み制御部205 タイミング制御部206 レジスタ207 レジスタ制御部208 バスインターフェース209 読み出し専用メモリ210 メモリインターフェース211 RFCPU Hole 170 contact plug 171 insulating layer 172 lines 200 microprocessor 201 arithmetic circuit 202 ALU controller 203 instruction decoder 204 interrupt controller 205 a timing control unit 206 registers 207 the register controller 208 bus interface 209 read only memory 210 Memory interface 211 RFCPU
212 アナログ回路部213 デジタル回路部214 共振回路215 整流回路216 定電圧回路217 リセット回路218 発振回路219 復調回路220 変調回路221 RFインターフェース222 制御レジスタ223 クロックコントローラ224 CPUインターフェース225 中央処理ユニット226 ランダムアクセスメモリ227 読み出し専用メモリ228 アンテナ229 容量部230 電源管理回路 212 analog circuit 213 the digital circuit portion 214 resonant circuit 215 rectifying circuit 216 the constant voltage circuit 217 reset circuit 218 oscillation circuit 219 demodulating circuit 220 modulation circuit 221 RF interface 222 control register 223 clock controller 224 CPU interface 225 the central processing unit 226 a random access memory 227 read only memory 228 antenna 229 parts by volume 230 power control circuit

Claims (2)

  1. 半導体基板から分離された半導体層と、前記半導体層が固定されている第1基板を有する半導体装置製造用基板の作製方法であって、 A semiconductor layer separated from the semiconductor substrate, a method for manufacturing a substrate for a semiconductor device fabrication having a first substrate on which the semiconductor layer is fixed,
    水素ガス、希ガス、ハロゲンガス及びハロゲン化合物ガスから選ばれた1種または複数種類のガスを含むソースガスを励起してイオン種を生成し、前記半導体基板でなる第2基板に前記イオン種を注入することにより、前記第2基板の表面から所定の深さの領域にイオン注入層を形成し、 Hydrogen gas, a rare gas, by exciting a source gas containing one or more kinds of gas selected from the halogen gas and a halogen compound gas to produce ion species, the ion species to a second substrate made of a semiconductor substrate by injecting an ion implantation layer formed in a region of the surface from a predetermined depth of the second substrate,
    前記第1基板に第1接合層を形成し、 A first bonding layer is formed on the first substrate,
    前記第2基板に第2接合層を形成し、 The second bonding layer formed on the second substrate,
    前記第1接合層と前記第2接合層を接合することで、前記第1基板と前記第2基板を貼り合わせ、 By joining the second bonding layer and the first bonding layer, bonding the first substrate and the second substrate,
    前記第2基板の加熱によって前記イオン注入層で前記第2基板を分離することにより、 By separating the second substrate at the ion implantation layer by heating the second substrate,
    前記第2基板から分離された前記半導体層が固定された第1基板を形成し、 A first substrate on which the semiconductor layer separated from the second substrate is fixed is formed,
    前記半導体層が分離された第2基板を再生処理する工程を含み、 Includes the step of reproducing process of the second substrate on which the semiconductor layer has been separated,
    前記再生処理は、前記第2基板を熱酸化して、酸化膜を形成した後、前記酸化膜を介して、前記第2基板にレーザ光を照射する工程を少なくとも含むことを特徴とする半導体装置製造用基板の作製方法。 The reproduction process, said second substrate is thermally oxidized after forming the oxide film, through the oxide film, a semiconductor device which comprises at least a step of irradiating laser light to the second substrate a method for manufacturing a substrate for manufacturing.
  2. 請求項において、 According to claim 1,
    窒素雰囲気中で前記レーザ光を照射することを特徴とする半導体装置製造用基板の作製方法。 The method for manufacturing a substrate for a semiconductor device manufacturing, which comprises irradiating the laser beam in a nitrogen atmosphere.
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