JP5263508B2 - Voltage conversion circuit - Google Patents
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Abstract
Description
本発明は、モデム等の情報通信機器の電源回路に使用される電圧変換回路に関し、特に、交流−直流変換回路に関する。 The present invention relates to a voltage conversion circuit used for a power supply circuit of an information communication device such as a modem, and more particularly to an AC-DC conversion circuit.
図９は、背景技術に係る電圧変換回路（交流−直流変換回路）の構成を示す回路図である（例えば下記非特許文献１参照）。この電圧変換回路は、交流電源１の電圧を直流に整流した後に降圧して負荷５に供給するものであり、図９に示すように、トランジスタＱ、ダイオードＤ１〜Ｄ４，Ｄ７，Ｄａ、トランスＴ、チョークコイルＬ、及びコンデンサＣａ，Ｃ４を備えて構成されている。
FIG. 9 is a circuit diagram showing a configuration of a voltage conversion circuit (AC-DC conversion circuit) according to the background art (see, for example, Non-Patent
図９に示した電圧変換回路は、トランスＴを備えて構成されている。一般的にトランスは大型であるため、トランスＴを備えることによって電圧変換回路の全体が大型化する。また、トランスは巻線又は鉄芯内で損失が発生するため、トランスＴを備えることによって電圧変換回路の変換効率が低下する。 The voltage conversion circuit shown in FIG. 9 includes a transformer T. Since the transformer is generally large, the entire voltage conversion circuit is enlarged by including the transformer T. Moreover, since a loss occurs in the winding or the iron core, the transformer T reduces the conversion efficiency of the voltage conversion circuit.
本発明はかかる事情に鑑みて成されたものであり、トランスを省略することにより、装置の小型化及び変換効率の向上を実現し得る、電圧変換回路を得ることを目的とする。 The present invention has been made in view of such circumstances, and an object of the present invention is to obtain a voltage conversion circuit that can realize downsizing of the device and improvement of conversion efficiency by omitting a transformer.
本発明の第１の態様に係る電圧変換回路は、交流の第１電圧を整流して直流の第２電圧を出力する整流回路と、前記第２電圧を降圧して直流の第３電圧を出力する第１の降圧回路と、前記第３電圧を降圧して直流の第４電圧を出力する第２の降圧回路とを備え、前記第１の降圧回路は、複数の第１のコンデンサと、前記複数の第１のコンデンサの接続を、前記第２電圧による前記複数の第１のコンデンサの充電動作時には直列接続に切り換え、前記複数の第１のコンデンサの放電動作時には並列接続に切り換える、第１のスイッチング素子とを有し、前記第２の降圧回路は、第２のスイッチング素子と、前記第２のスイッチング素子が導通状態である時に前記第３電圧によって充電され、前記第２のスイッチング素子が非道通状態である時に放電される、第２のコンデンサとを有することを特徴とするものである。 A voltage conversion circuit according to a first aspect of the present invention includes a rectifier circuit that rectifies an AC first voltage and outputs a DC second voltage, and steps down the second voltage to output a DC third voltage. And a second step-down circuit for stepping down the third voltage and outputting a fourth DC voltage, wherein the first step-down circuit includes a plurality of first capacitors, The connection of the plurality of first capacitors is switched to a series connection during the charging operation of the plurality of first capacitors by the second voltage, and is switched to a parallel connection during the discharging operation of the plurality of first capacitors. The second step-down circuit is charged by the third voltage when the second switching element and the second switching element are in a conductive state, and the second switching element is inoperable. When you are in communication It is conductive, and is characterized in that a second capacitor.
第１の態様に係る電圧変換回路によれば、複数の第１のコンデンサは、直列接続された状態で第２電圧によって充電される。従って、各第１のコンデンサの電圧は、第２電圧よりも低くなる。そのため、複数の第１のコンデンサのうちの一の第１のコンデンサの電圧を第３電圧として取り出すことにより、第２電圧が降圧された第３電圧を得ることができる。しかも、放電動作時には複数の第１のコンデンサが並列接続されるため、後段の第２の降圧回路に対して複数の第１のコンデンサから十分な電流を供給することが可能である。また、第２の降圧回路においては、第２のスイッチング素子を制御することにより、第２のスイッチング素子のオン期間とオフ期間との比によって、第３電圧から所望の電圧値の第４電圧を得ることができる。 According to the voltage conversion circuit according to the first aspect, the plurality of first capacitors are charged by the second voltage while being connected in series. Therefore, the voltage of each first capacitor is lower than the second voltage. Therefore, the third voltage obtained by stepping down the second voltage can be obtained by taking out the voltage of the first capacitor of the plurality of first capacitors as the third voltage. In addition, since the plurality of first capacitors are connected in parallel during the discharging operation, it is possible to supply sufficient current from the plurality of first capacitors to the second step-down circuit in the subsequent stage. Further, in the second step-down circuit, by controlling the second switching element, the fourth voltage having a desired voltage value is obtained from the third voltage according to the ratio between the ON period and the OFF period of the second switching element. Can be obtained.
本発明の第２の態様に係る電圧変換回路は、第１の態様に係る電圧変換回路において特に、前記第１の降圧回路と前記第２の降圧回路との間に接続され、直流の入力電圧を降圧して直流の出力電圧を出力する、第３の降圧回路をさらに備え、前記第３の降圧回路は、複数の第３のコンデンサと、前記入力電圧による前記複数の第３のコンデンサの充電動作と、前記複数の第３のコンデンサの放電動作とを切り換える、第３のスイッチング素子と、前記複数の第３のコンデンサの接続を、前記第３の降圧回路の入力に対して、前記複数の第３のコンデンサの充電動作時には直列接続に切り換え、前記複数の第３のコンデンサの放電動作時には並列接続に切り換える、第４のスイッチング素子とを有することを特徴とするものである。 A voltage conversion circuit according to a second aspect of the present invention is, in the voltage conversion circuit according to the first aspect, particularly connected between the first step-down circuit and the second step-down circuit, and a DC input voltage. And a third step-down circuit that outputs a DC output voltage, the third step-down circuit charging a plurality of third capacitors and the plurality of third capacitors by the input voltage. Switching between the operation and the discharge operation of the plurality of third capacitors, the connection of the third switching element and the plurality of third capacitors with respect to the input of the third step-down circuit. And a fourth switching element that switches to a serial connection during the charging operation of the third capacitor and switches to a parallel connection during the discharging operation of the plurality of third capacitors.
第２の態様に係る電圧変換回路によれば、第１の降圧回路の後段に第３の降圧回路が縦続接続されることにより、第１の降圧回路に入力された入力電圧を第３の降圧回路によってさらに降圧することができる。 According to the voltage conversion circuit according to the second aspect, the third step-down circuit is cascade-connected to the subsequent stage of the first step-down circuit, so that the input voltage input to the first step-down circuit is changed to the third step-down circuit. The voltage can be further stepped down by the circuit.
本発明の第３の態様に係る電圧変換回路は、第２の態様に係る電圧変換回路において特に、縦続接続された複数の前記第３の降圧回路を備え、初段の前記第３の降圧回路においては、前記第３電圧によって、初段の前記第３の降圧回路が有する前記複数の第３のコンデンサが充電され、二段目以降の前記第３の降圧回路においては、前段の前記第３の降圧回路から出力された前記出力電圧によって、自段の前記第３の降圧回路が有する前記複数の第３のコンデンサが充電されることを特徴とするものである。 The voltage conversion circuit according to the third aspect of the present invention is the voltage conversion circuit according to the second aspect, particularly including the plurality of third step-down circuits connected in cascade, and the first step-down voltage circuit in the first stage. The third voltage of the third step-down circuit in the first stage is charged by the third voltage. In the third step-down circuit in the second and subsequent stages, the third step-down circuit in the previous stage is charged. The plurality of third capacitors included in the third step-down circuit in the stage are charged by the output voltage output from the circuit.
第３の態様に係る電圧変換回路によれば、第１の降圧回路の後段に複数の第３の降圧回路が縦続接続されることにより、第１の降圧回路に入力された入力電圧を、複数の第３の降圧回路によってさらに降圧することができる。従って、縦続接続する第３の降圧回路の段数を変更することによって、最終段の第３の降圧回路の出力電圧として、所望のレベルに降圧された電圧を得ることが可能となる。 According to the voltage conversion circuit according to the third aspect, a plurality of third step-down circuits are cascade-connected downstream of the first step-down circuit, whereby a plurality of input voltages input to the first step-down circuit are received. The third step-down circuit can further step down the voltage. Therefore, by changing the number of stages of the third step-down circuit connected in cascade, it is possible to obtain a voltage stepped down to a desired level as the output voltage of the third step-down circuit in the final stage.
本発明の第４の態様に係る電圧変換回路は、第１〜第３のいずれか一つの態様に係る電圧変換回路において特に、前記第２の降圧回路は、前記第２のスイッチング素子が導通状態である時に前記第３電圧によってエネルギが蓄積されるコイルと、前記第２のスイッチング素子が非道通状態である時に、前記コイルに蓄積されたエネルギを負荷に対して供給するダイオードとをさらに有することを特徴とするものである。 The voltage conversion circuit according to a fourth aspect of the present invention is the voltage conversion circuit according to any one of the first to third aspects, and in particular, the second step-down circuit has the second switching element in a conductive state. And a coil for storing energy by the third voltage when the second switching element is in a non-passing state, and a diode for supplying the energy stored in the coil to a load when the second switching element is in a non-passing state. It is characterized by.
第４の態様に係る電圧変換回路によれば、第３電圧にリプルが生じている場合であっても、第２の降圧回路が有するコイル及びダイオードの作用によって、及び、第２のスイッチング素子のオン／オフの周期を最適化することによって、そのリプルを除去又は抑制することができる。 According to the voltage conversion circuit according to the fourth aspect, even when the ripple is generated in the third voltage, the action of the coil and the diode included in the second step-down circuit, and the second switching element By optimizing the on / off period, the ripple can be removed or suppressed.
本発明の第５の態様に係る電圧変換回路は、第１〜第４のいずれか一つの態様に係る電圧変換回路において特に、前記第１の降圧回路は、前記第２電圧による前記複数の第１のコンデンサの充電動作と、前記複数の第１のコンデンサの放電動作とを切り換える、第５のスイッチング素子をさらに有することを特徴とするものである。 The voltage conversion circuit according to a fifth aspect of the present invention is the voltage conversion circuit according to any one of the first to fourth aspects, in particular, the first step-down circuit includes the plurality of second voltages by the second voltage. And a fifth switching element that switches between a charging operation of one capacitor and a discharging operation of the plurality of first capacitors.
第５の態様に係る電圧変換回路によれば、第５のスイッチング素子を制御することによって、複数の第１のコンデンサの充電動作と放電動作とを、能動的に切り換えることが可能となる。従って、複数の第１のコンデンサの充電期間及び放電期間を所望に設定することが可能となる。 According to the voltage conversion circuit of the fifth aspect, it is possible to actively switch between the charging operation and the discharging operation of the plurality of first capacitors by controlling the fifth switching element. Accordingly, it is possible to set charging periods and discharging periods of the plurality of first capacitors as desired.
本発明の第６の態様に係る電圧変換回路は、第５の態様に係る電圧変換回路において特に、前記第１の降圧回路は、前記整流回路と前記第１の降圧回路との電気的な接続又は分離を切り換える、第６のスイッチング素子をさらに有することを特徴とするものである。 The voltage conversion circuit according to a sixth aspect of the present invention is the voltage conversion circuit according to the fifth aspect, in particular, the first step-down circuit is an electrical connection between the rectifier circuit and the first step-down circuit. Alternatively, a sixth switching element that switches separation is further provided.
第６の態様に係る電圧変換回路によれば、第５のスイッチング素子が非導通状態である場合には第６のスイッチング素子も非導通状態とすることにより、整流回路と第１の降圧回路とを電気的に分離することが可能となる。その結果、電圧変換回路の入力と出力との間を、電気的に分離することが可能となる。 According to the voltage conversion circuit of the sixth aspect, when the fifth switching element is in a non-conductive state, the sixth switching element is also in a non-conductive state, whereby the rectifier circuit, the first step-down circuit, Can be electrically separated. As a result, the input and output of the voltage conversion circuit can be electrically separated.
本発明の第７の態様に係る電圧変換回路は、第３の態様に係る電圧変換回路において特に、複数の前記第３の降圧回路の各々は、第７のスイッチング素子をさらに有し、初段の前記第３の降圧回路が有する前記第７のスイッチング素子は、前記複数の第１のコンデンサの充電動作時には、初段の前記第３の降圧回路を前記第１の降圧回路から電気的に分離し、前記複数の第１のコンデンサの放電動作時には、初段の前記第３の降圧回路を前記第１の降圧回路に電気的に接続し、二段目以降の前記第３の降圧回路が有する前記第７のスイッチング素子は、前段の前記第３の降圧回路が有する前記複数の第３のコンデンサの充電動作時には、自段の前記第３の降圧回路を前段の前記第３の降圧回路から電気的に分離し、前段の前記第３の降圧回路が有する前記複数の第３のコンデンサの放電動作時には、自段の前記第３の降圧回路を前段の前記第３の降圧回路に電気的に接続することを特徴とするものである。 The voltage conversion circuit according to a seventh aspect of the present invention is the voltage conversion circuit according to the third aspect, in particular, each of the plurality of third step-down circuits further includes a seventh switching element, The seventh switching element of the third step-down circuit electrically isolates the first step-down circuit from the first step-down circuit when charging the plurality of first capacitors. During the discharging operation of the plurality of first capacitors, the third step-down circuit in the first stage is electrically connected to the first step-down circuit, and the seventh step-down circuit in the second and subsequent stages has the seventh step-down circuit. The switching element electrically isolates the third step-down circuit of its own stage from the third step-down circuit of the previous stage during the charging operation of the plurality of third capacitors included in the third step-down circuit of the previous stage. The third step-down circuit in the previous stage During discharge operation of the plurality of third capacitor having, is characterized in that for electrically connecting said third step-down circuit the stage in front of the third step-down circuit.
第７の態様に係る電圧変換回路によれば、前段の第３の降圧回路が有する第７のスイッチング素子が導通状態である場合には、自段の第３の降圧回路が有する第７のスイッチング素子を非導通状態とし、前段の第３の降圧回路が有する第７のスイッチング素子が非導通状態である場合には、自段の第３の降圧回路が有する第７のスイッチング素子を導通状態とすることにより、電圧変換回路の入力と出力との間を、いずれかの第７のスイッチング素子によって電気的に分離することが可能となる。 According to the voltage conversion circuit of the seventh aspect, when the seventh switching element included in the third step-down circuit in the previous stage is in the conductive state, the seventh switching included in the third step-down circuit in the own stage. When the element is turned off and the seventh switching element of the third step-down circuit in the previous stage is turned off, the seventh switching element of the third step-down circuit in the previous stage is turned on. As a result, the input and output of the voltage conversion circuit can be electrically separated by any of the seventh switching elements.
本発明の第８の態様に係る電圧変換回路は、第１〜第７のいずれか一つの態様に係る電圧変換回路において特に、電圧変換回路は情報通信機器の電源回路に使用されることを特徴とするものである。 The voltage conversion circuit according to the eighth aspect of the present invention is the voltage conversion circuit according to any one of the first to seventh aspects, in particular, the voltage conversion circuit is used for a power supply circuit of an information communication device. It is what.
第８の態様に係る電圧変換回路によれば、トランスを省略したことにより、小型化でき、また、発熱量も少ない。そのため、壁際や部屋の隅等の、狭所でかつ熱対策の面からも不利な環境下に設置されやすい情報通信機器の電源回路として好適である。 According to the voltage conversion circuit of the eighth aspect, since the transformer is omitted, the size can be reduced and the amount of generated heat is small. Therefore, it is suitable as a power supply circuit for an information communication device that is easily installed in a confined environment, such as near a wall or corner of a room, and also from the viewpoint of heat countermeasures.
本発明に係る電圧変換回路によれば、トランスを省略することにより、装置の小型化及び変換効率の向上を図ることが可能となる。 According to the voltage conversion circuit of the present invention, it is possible to reduce the size of the device and improve the conversion efficiency by omitting the transformer.
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the element which attached | subjected the same code | symbol in different drawing shall show the same or corresponding element.
図１は、本発明の実施の形態に係る電圧変換回路（交流−直流変換回路）の構成を示す回路図である。電圧変換回路は、整流回路２と降圧回路３，４とを備えて構成されている。
FIG. 1 is a circuit diagram showing a configuration of a voltage conversion circuit (AC-DC conversion circuit) according to an embodiment of the present invention. The voltage conversion circuit includes a
整流回路２においては、複数のダイオードＤ１〜Ｄ４によってダイオードブリッジが形成されている。ダイオードＤ１のアノードは、端子Ｎ１ａを介して交流電源１に接続されており、ダイオードＤ１のカソードは、端子Ｎ２ａに接続されている。ダイオードＤ２のアノードは、端子Ｎ２ｂに接続されており、ダイオードＤ２のカソードは、端子Ｎ１ａを介して交流電源１に接続されている。ダイオードＤ３のアノードは、端子Ｎ１ｂを介して交流電源１に接続されており、ダイオードＤ３のカソードは、端子Ｎ２ａに接続されている。ダイオードＤ４のアノードは、端子Ｎ２ｂに接続されており、ダイオードＤ４のカソードは、端子Ｎ１ｂを介して交流電源１に接続されている。
In the
降圧回路３は、コンデンサＣ１〜Ｃ３と、ダイオードＤ５，Ｄ６と、スイッチング素子の一例としてのＮチャネルＭＯＳＦＥＴ（以下「トランジスタ」と略称する）Ｑ１〜Ｑ４とを有している。 The step-down circuit 3 includes capacitors C1 to C3, diodes D5 and D6, and N-channel MOSFETs (hereinafter abbreviated as “transistors”) Q1 to Q4 as examples of switching elements.
トランジスタＱ１のドレイン電極は、ノードＰ１に接続されている。トランジスタＱ１のソース電極は、ノードＰ２に接続されている。トランジスタＱ２のドレイン電極は、ノードＰ２に接続されている。トランジスタＱ２のソース電極は、ノードＰ３に接続されている。トランジスタＱ３のドレイン電極は、ノードＰ４に接続されている。トランジスタＱ３のソース電極は、ノードＰ５に接続されている。トランジスタＱ４のドレイン電極は、ノードＰ５に接続されている。トランジスタＱ４のソース電極は、ノードＰ６に接続されている。 The drain electrode of the transistor Q1 is connected to the node P1. The source electrode of the transistor Q1 is connected to the node P2. The drain electrode of the transistor Q2 is connected to the node P2. The source electrode of the transistor Q2 is connected to the node P3. The drain electrode of the transistor Q3 is connected to the node P4. The source electrode of the transistor Q3 is connected to the node P5. The drain electrode of the transistor Q4 is connected to the node P5. The source electrode of the transistor Q4 is connected to the node P6.
コンデンサＣ１の一方電極は、ノードＰ１に接続されている。コンデンサＣ１の他方電極は、ノードＰ４に接続されている。コンデンサＣ２の一方電極は、ノードＰ２に接続されている。コンデンサＣ２の他方電極は、ノードＰ５に接続されている。コンデンサＣ３の一方電極は、ノードＰ３に接続されている。コンデンサＣ３の他方電極は、ノードＰ６に接続されている。 One electrode of the capacitor C1 is connected to the node P1. The other electrode of the capacitor C1 is connected to the node P4. One electrode of the capacitor C2 is connected to the node P2. The other electrode of the capacitor C2 is connected to the node P5. One electrode of the capacitor C3 is connected to the node P3. The other electrode of the capacitor C3 is connected to the node P6.
ダイオードＤ５のアノードは、ノードＰ４に接続されている。ダイオードＤ５のカソードは、ノードＰ２に接続されている。ダイオードＤ６のアノードは、ノードＰ５に接続されている。ダイオードＤ６のカソードは、ノードＰ３に接続されている。 The anode of the diode D5 is connected to the node P4. The cathode of the diode D5 is connected to the node P2. The anode of the diode D6 is connected to the node P5. The cathode of the diode D6 is connected to the node P3.
ノードＰ２は端子Ｎ３ａに接続されており、ノードＰ５は端子Ｎ３ｂに接続されている。ノードＰ１は端子Ｎ２ａに接続されており、ノードＰ６は端子Ｎ２ｂに接続されている。 Node P2 is connected to terminal N3a, and node P5 is connected to terminal N3b. Node P1 is connected to terminal N2a, and node P6 is connected to terminal N2b.
降圧回路４は、トランジスタＱ５、チョークコイルＬ、ダイオードＤ７、及びコンデンサＣ４を有している。 The step-down circuit 4 includes a transistor Q5, a choke coil L, a diode D7, and a capacitor C4.
トランジスタＱ５のドレイン電極は、端子Ｎ３ａに接続されている。トランジスタＱ５のソース電極は、ノードＰ７に接続されている。チョークコイルＬは、ノードＰ７とノードＰ８との間に接続されている。ダイオードＤ７のアノードは、ノードＰ９に接続されている。ダイオードＤ７のカソードは、ノードＰ７に接続されている。コンデンサＣ４の一方電極は、ノードＰ８に接続されている。コンデンサＣ４の他方電極は、ノードＰ１０に接続されている。ノードＰ８は、端子Ｎ４ａを介して負荷５に接続されている。ノードＰ１０は、端子Ｎ４ｂを介して負荷５に接続されている。ノードＰ９は、端子Ｎ３ｂに接続されている。
The drain electrode of the transistor Q5 is connected to the terminal N3a. The source electrode of the transistor Q5 is connected to the node P7. The choke coil L is connected between the node P7 and the node P8. The anode of the diode D7 is connected to the node P9. The cathode of the diode D7 is connected to the node P7. One electrode of the capacitor C4 is connected to the node P8. The other electrode of the capacitor C4 is connected to the node P10. The node P8 is connected to the
図２は、本実施の形態に係る電圧変換回路の動作を示すタイミングチャートである。交流電源１によって、端子Ｎ１ａと端子Ｎ１ｂとの間には、電圧Ｖ１が印加されている。電圧Ｖ１が端子Ｎ２ａと端子Ｎ２ｂとの間の電圧Ｖ２以上となる期間においては、順バイアスによってダイオードＤ１（及びＤ４）又はダイオードＤ３（及びＤ２）がオンされるため、交流電源１から整流回路２を介して、降圧回路３に電流が供給される。一方、電圧Ｖ１が電圧Ｖ２未満となる期間においては、ダイオードＤ１及びダイオードＤ３がともにオフされるため、交流電源１から降圧回路３に電流は供給されない。
FIG. 2 is a timing chart showing the operation of the voltage conversion circuit according to the present embodiment. The
時刻Ｔ１〜Ｔ２の期間においては、ダイオードＤ３がオンされ、交流電源１から降圧回路３に電流が供給される。
During the period from time T1 to time T2, the diode D3 is turned on, and current is supplied from the
この時刻Ｔ１〜Ｔ２の期間においては、トランジスタＱ１〜Ｑ４の各ゲート電極に、ローレベルのゲート電圧（ゲート−ソース間電圧。以下同様。）が印加されている。これにより、トランジスタＱ１〜Ｑ４がオフされ、トランジスタＱ１〜Ｑ４の各ドレイン電極と各ソース電極との間が非導通状態となる。その結果、コンデンサＣ１〜Ｃ３が直列接続される。つまり、ノードＰ１から、コンデンサＣ１、ノードＰ４、ダイオードＤ５、ノードＰ２、コンデンサＣ２、ノードＰ５、ダイオードＤ６、ノードＰ３、及びコンデンサＣ３をこの順に経由してノードＰ６に到る経路が形成される。 During the period from time T1 to time T2, a low-level gate voltage (a gate-source voltage; the same applies hereinafter) is applied to the gate electrodes of the transistors Q1 to Q4. As a result, the transistors Q1 to Q4 are turned off, and the drain electrodes and the source electrodes of the transistors Q1 to Q4 are in a non-conductive state. As a result, the capacitors C1 to C3 are connected in series. That is, a path is formed from the node P1 to the node P6 via the capacitor C1, the node P4, the diode D5, the node P2, the capacitor C2, the node P5, the diode D6, the node P3, and the capacitor C3 in this order.
この時、交流電源１から整流回路２を介して降圧回路３に電流が供給されているため、直列接続されたコンデンサＣ１〜Ｃ３は、この電流によって充電される。その結果、端子Ｎ３ａと端子Ｎ３ｂとの間の電圧Ｖ３が、徐々に上昇する。
At this time, since current is supplied from the
時刻Ｔ２〜Ｔ３の期間においては、ダイオードＤ１及びダイオードＤ３がともにオフされ、交流電源１から降圧回路３に電流は供給されない。この時刻Ｔ２〜Ｔ３の期間においても、トランジスタＱ１〜Ｑ４の各ゲート電極には、ローレベルのゲート電圧が印加されている。その結果、コンデンサＣ１〜Ｃ３は直列接続の状態を維持する。この時、交流電源１から降圧回路３に電流が供給されていないため、直列接続されたコンデンサＣ１〜Ｃ３は、放電動作を行う。コンデンサＣ２の放電に伴い、電圧Ｖ３は徐々に低下する。また、電圧Ｖ２も徐々に低下する。
During the period from time T2 to T3, both the diode D1 and the diode D3 are turned off, and no current is supplied from the
時刻Ｔ３〜Ｔ４は、電圧Ｖ１が所定値（この例では電圧Ｖ２の最大値Ｖｍａｘの１／３）未満となる期間である。この時刻Ｔ３〜Ｔ４の期間においては、トランジスタＱ１〜Ｑ４の各ゲート電極に、ハイレベルのゲート電圧が印加される。これにより、トランジスタＱ１〜Ｑ４がオンされ、トランジスタＱ１〜Ｑ４の各ドレイン電極と各ソース電極との間が導通状態となる。その結果、コンデンサＣ１〜Ｃ３が並列接続される。つまり、端子Ｎ３ａと端子Ｎ３ｂとの間で、コンデンサＣ１〜Ｃ３が並列接続される。 Times T3 to T4 are periods in which the voltage V1 is less than a predetermined value (in this example, 1/3 of the maximum value Vmax of the voltage V2). During the period from time T3 to time T4, a high level gate voltage is applied to each gate electrode of the transistors Q1 to Q4. Thereby, the transistors Q1 to Q4 are turned on, and the drain electrodes and the source electrodes of the transistors Q1 to Q4 are brought into conduction. As a result, the capacitors C1 to C3 are connected in parallel. That is, the capacitors C1 to C3 are connected in parallel between the terminal N3a and the terminal N3b.
この時、交流電源１から降圧回路３には電流が供給されていない。従って、コンデンサＣ１〜Ｃ３は放電動作を行っている。コンデンサＣ１〜Ｃ３からの放電電流は、降圧回路４に供給される。ここで、コンデンサＣ２の一方電極からコンデンサＣ１の他方電極に向けての電流の逆流が、ダイオードＤ５によって規制される。また、コンデンサＣ３の一方電極からコンデンサＣ２の他方電極に向けての電流の逆流が、ダイオードＤ６によって規制される。
At this time, no current is supplied from the
コンデンサＣ１〜Ｃ３から放電電流が流出することにより、図２に示すように、電圧Ｖ３が徐々に低下する。同様に、電圧値Ｖ２も徐々に低下する。但し、時刻Ｔ３〜Ｔ４の期間においては、コンデンサＣ２のみからではなく、並列接続されたコンデンサＣ１〜Ｃ３から降圧回路４に電流が供給される。そのため、時刻Ｔ３〜Ｔ４の期間における電圧Ｖ３の低下の程度は、時刻Ｔ２〜Ｔ３の期間におけるそれよりも緩やかである。なお、静電容量が十分に大きいコンデンサをコンデンサＣ１〜Ｃ３として採用することにより、放電電流の流出に伴う電圧Ｖ３の低下を抑制することができる。 As the discharge current flows out from the capacitors C1 to C3, the voltage V3 gradually decreases as shown in FIG. Similarly, the voltage value V2 gradually decreases. However, during the period of time T3 to T4, current is supplied to the step-down circuit 4 not only from the capacitor C2 but also from the capacitors C1 to C3 connected in parallel. Therefore, the degree of decrease in the voltage V3 during the period from time T3 to T4 is more gradual than that during the period from time T2 to T3. In addition, by adopting capacitors having a sufficiently large capacitance as the capacitors C1 to C3, it is possible to suppress a decrease in the voltage V3 due to discharge current discharge.
時刻Ｔ４〜Ｔ５の期間においては、時刻Ｔ２〜Ｔ３の期間と同様に、トランジスタＱ１〜Ｑ４の各ゲート電極に、ローレベルのゲート電圧が印加される。その結果、コンデンサＣ１〜Ｃ３は直列接続される。この時、交流電源１から降圧回路３に電流が供給されていないため、直列接続されたコンデンサＣ１〜Ｃ３は、放電動作を行う。コンデンサＣ２の放電に伴い、電圧Ｖ３は徐々に低下する。また、電圧Ｖ２も徐々に低下する。
In the period from time T4 to T5, similarly to the period from time T2 to T3, a low-level gate voltage is applied to each gate electrode of the transistors Q1 to Q4. As a result, the capacitors C1 to C3 are connected in series. At this time, since no current is supplied from the
時刻Ｔ５において、ダイオードＤ１がオンされ、交流電源１から降圧回路３に電流が供給される。以降の動作は上記と同様である。
At time T5, the diode D1 is turned on, and current is supplied from the
図２に示すように、降圧回路３からの出力電圧Ｖ３は、電圧変換回路への入力電圧Ｖ１よりも小さい。換言すれば、電圧変換回路への入力電圧Ｖ１が、整流回路２によって整流された後、降圧回路３によって降圧されて、出力電圧Ｖ３として出力されている。
As shown in FIG. 2, the output voltage V3 from the step-down circuit 3 is smaller than the input voltage V1 to the voltage conversion circuit. In other words, the input voltage V1 to the voltage conversion circuit is rectified by the
ここで、コンデンサＣ１，Ｃ２，Ｃ３の各静電容量をそれぞれＣ１，Ｃ２，Ｃ３とすると、出力電圧Ｖ３は、
Ｖ３＝３・Ｖ１／（（１／Ｃ１＋１／Ｃ２＋１／Ｃ３）・（Ｃ１＋Ｃ２＋Ｃ３））
となる。
Here, assuming that the capacitances of the capacitors C1, C2, and C3 are C1, C2, and C3, respectively, the output voltage V3 is
V3 = 3 · V1 / ((1/1 /
It becomes.
コンデンサＣ１〜Ｃ３の各静電容量が互いに等しい場合（つまりＣ１＝Ｃ２＝Ｃ３である場合）には、
Ｖ３＝Ｖ１／３
となる。つまり、この場合は、入力電圧Ｖ１が降圧回路３によって１／３に降圧されて、出力電圧Ｖ３として出力されている。
When the capacitances of the capacitors C1 to C3 are equal to each other (that is, when C1 = C2 = C3),
V3 = V1 / 3
It becomes. That is, in this case, the input voltage V1 is stepped down to 1/3 by the step-down circuit 3 and output as the output voltage V3.
上記の例では３個のコンデンサＣ１〜Ｃ３が用いられたが、コンデンサの個数は３個に限らず、複数個であれば良い。一般化して、ｎ個（ｎは２以上の自然数）のコンデンサが用いられると仮定すると、
Ｖ３＝ｎ・Ｖ１／（（１／Ｃ１＋・・・＋１／Ｃｎ）・（Ｃ１＋・・・＋Ｃｎ））
となる。
In the above example, three capacitors C1 to C3 are used. However, the number of capacitors is not limited to three and may be plural. In general, assuming that n (n is a natural number greater than or equal to 2) capacitors are used,
V3 = n · V1 / ((1 / C1 +... + 1 / Cn). (C1 +... + Cn))
It becomes.
全てのコンデンサＣ１〜Ｃｎの各静電容量が互いに等しい場合（つまりＣ１＝・・・＝Ｃｎである場合）には、
Ｖ３＝Ｖ１／ｎ
となる。
When the capacitances of all capacitors C1 to Cn are equal to each other (that is, when C1 =... = Cn),
V3 = V1 / n
It becomes.
次に、降圧回路４の動作について説明する。 Next, the operation of the step-down circuit 4 will be described.
降圧回路４の入力端子Ｎ３ａ，Ｎ３ｂには、前段の降圧回路３からの出力電圧Ｖ３が印加されている。ハイレベルのゲート電圧の印加によってトランジスタＱ５がオンされると、この電圧Ｖ３によってコンデンサＣ４が充電される。また、ローレベルのゲート電圧の印加によってトランジスタＱ５がオフされると、コンデンサＣ４は放電される。トランジスタＱ５のゲート電圧を制御し、オン期間とオフ期間との比（デューティ・サイクル）を調整することによって、電圧Ｖ３が所望のレベルに降圧された出力電圧Ｖ４（端子Ｎ４ａと端子Ｎ４ｂとの間の電圧）を得ることができる。例えば、図２に示すようにトランジスタＱ５のオン期間とオフ期間とが互いに等しい場合には、電圧Ｖ３が１／２に降圧された出力電圧Ｖ４を得ることができる。 The output voltage V3 from the previous step-down voltage circuit 3 is applied to the input terminals N3a and N3b of the voltage step-down circuit 4. When the transistor Q5 is turned on by application of a high level gate voltage, the capacitor C4 is charged by this voltage V3. Further, when the transistor Q5 is turned off by application of a low level gate voltage, the capacitor C4 is discharged. By controlling the gate voltage of the transistor Q5 and adjusting the ratio (duty cycle) between the on period and the off period, the output voltage V4 (between the terminal N4a and the terminal N4b) is stepped down to a desired level. Voltage). For example, as shown in FIG. 2, when the on period and the off period of the transistor Q5 are equal to each other, the output voltage V4 obtained by stepping down the voltage V3 by 1/2 can be obtained.
ここで、トランジスタＱ５のオン期間においては、端子Ｎ３ａからトランジスタＱ５を介してチョークコイルＬに電流が流れることにより、電圧Ｖ３によってチョークコイルＬにエネルギが蓄積される。なお、この時、ダイオードＤ７には逆バイアスが印加されるため、ダイオードＤ７はオフされている。 Here, during the ON period of the transistor Q5, current flows from the terminal N3a to the choke coil L via the transistor Q5, so that energy is accumulated in the choke coil L by the voltage V3. At this time, since a reverse bias is applied to the diode D7, the diode D7 is turned off.
次に、トランジスタＱ５がオフされると、ダイオードＤ７のカソードから、チョークコイルＬ、端子Ｎ４ａ、負荷５、及び端子Ｎ４ｂをこの順に経由してダイオードＤ７のアノードに到る経路（環流ループ）が形成され、これにより、チョークコイルＬに蓄積されていたエネルギが負荷５に供給される。つまり、ダイオードＤ７がオンすることによって、チョークコイルＬに蓄積されていたエネルギが環流させられる。その結果、電圧Ｖ３にリプルが生じている場合であっても、チョークコイルＬ及びダイオードＤ７の作用によって、及び、トランジスタＱ５のオン／オフの周期を最適化することによって、そのリプルを除去又は抑制することができる。
Next, when the transistor Q5 is turned off, a path (circulation loop) is formed from the cathode of the diode D7 to the anode of the diode D7 via the choke coil L, the terminal N4a, the
本実施の形態に係る電圧変換回路によれば、トランスＴ（図９参照）を省略できるため、装置の小型化及び変換効率の向上を図ることができる。 According to the voltage conversion circuit according to the present embodiment, since the transformer T (see FIG. 9) can be omitted, the apparatus can be reduced in size and the conversion efficiency can be improved.
また、本実施の形態に係る電圧変換回路によれば、複数のコンデンサＣ１〜Ｃ３は、直列接続された状態で、降圧回路３への入力電圧Ｖ２によって充電される。従って、各コンデンサＣ１〜Ｃ３の両端電圧は、入力電圧Ｖ２よりも低くなる。そのため、複数のコンデンサＣ１〜Ｃ３のうちの一のコンデンサ（上記の例ではコンデンサＣ２）の両端電圧を出力電圧Ｖ３として取り出すことにより、入力電圧Ｖ２が降圧された出力電圧Ｖ３を得ることができる。しかも、放電動作時には複数のコンデンサＣ１〜Ｃ３が並列接続されるため、後段の降圧回路４に対して複数のコンデンサＣ１〜Ｃ３から十分な電流を供給することが可能である。また、降圧回路４においては、トランジスタＱ５のゲート電圧を制御することにより、トランジスタＱ５のオン期間とオフ期間との比によって、電圧Ｖ３から所望の電圧値の出力電圧Ｖ４を得ることができる。 Further, according to the voltage conversion circuit according to the present embodiment, the plurality of capacitors C1 to C3 are charged by the input voltage V2 to the step-down circuit 3 while being connected in series. Accordingly, the voltage across the capacitors C1 to C3 is lower than the input voltage V2. Therefore, by taking out the voltage across one capacitor (capacitor C2 in the above example) among the plurality of capacitors C1 to C3 as the output voltage V3, the output voltage V3 obtained by stepping down the input voltage V2 can be obtained. Moreover, since the plurality of capacitors C1 to C3 are connected in parallel during the discharging operation, it is possible to supply a sufficient current from the plurality of capacitors C1 to C3 to the subsequent step-down voltage circuit 4. In step-down circuit 4, by controlling the gate voltage of transistor Q5, output voltage V4 having a desired voltage value can be obtained from voltage V3 by the ratio of the on period and off period of transistor Q5.
また、本実施の形態に係る電圧変換回路によれば、放電動作時に、コンデンサＣ３からコンデンサＣ２に向けて逆流する電流がダイオードＤ６によって規制され、コンデンサＣ２からコンデンサＣ１に向けて逆流する電流がダイオードＤ５によって規制される。従って、コンデンサＣ２，Ｃ３からの放電電流は適切に後段の降圧回路４に供給される。その結果、複数のコンデンサＣ１〜Ｃ３から降圧回路４に対して十分な電流を供給することが可能となる。 Also, according to the voltage conversion circuit of the present embodiment, during the discharge operation, the current that flows backward from the capacitor C3 toward the capacitor C2 is regulated by the diode D6, and the current that flows backward from the capacitor C2 toward the capacitor C1 Regulated by D5. Therefore, the discharge current from the capacitors C2 and C3 is appropriately supplied to the subsequent step-down circuit 4. As a result, a sufficient current can be supplied to the step-down circuit 4 from the plurality of capacitors C1 to C3.
＜第１の変形例＞
図３は、第１の変形例に係る電圧変換回路の構成を示す回路図である。第１の変形例に係る電圧変換回路は、図１に示した電圧変換回路において、降圧回路３と降圧回路４との間に、降圧回路３と同様の降圧回路６を追加したものである。つまり、降圧回路を複数段（この例では３段）に縦続接続したものである。
<First Modification>
FIG. 3 is a circuit diagram showing a configuration of a voltage conversion circuit according to the first modification. The voltage conversion circuit according to the first modification is obtained by adding a step-down circuit 6 similar to the step-down circuit 3 between the step-down circuit 3 and the step-down circuit 4 in the voltage conversion circuit shown in FIG. That is, the step-down circuit is cascaded in a plurality of stages (in this example, three stages).
降圧回路６は、降圧回路３と同様に、コンデンサＣ５〜Ｃ７と、ダイオードＤ８，Ｄ９と、トランジスタＱ６〜Ｑ９とを有している。また、降圧回路６は、トランジスタＱ２０を有している。各素子の接続関係は図３に示した通りであり、基本的には降圧回路３と同様の構成であるため、繰り返しの説明は省略する。 Similar to the step-down circuit 3, the step-down circuit 6 includes capacitors C5 to C7, diodes D8 and D9, and transistors Q6 to Q9. The step-down circuit 6 has a transistor Q20. The connection relationship of each element is as shown in FIG. 3 and basically has the same configuration as that of the step-down circuit 3, and repeated description is omitted.
図４は、第１の変形例に係る電圧変換回路の動作を示すタイミングチャートである。時刻Ｔ１〜Ｔ２の期間においては、ダイオードＤ１がオンされ、交流電源１から降圧回路３に電流が供給される。
FIG. 4 is a timing chart showing the operation of the voltage conversion circuit according to the first modification. During the period from time T1 to time T2, the diode D1 is turned on, and current is supplied from the
この時刻Ｔ１〜Ｔ２の期間においては、トランジスタＱ１〜Ｑ４の各ゲート電極に、ローレベルのゲート電圧が印加されている。これにより、トランジスタＱ１〜Ｑ４がオフされ、トランジスタＱ１〜Ｑ４の各ドレイン電極と各ソース電極との間が非導通状態となる。その結果、コンデンサＣ１〜Ｃ３が直列接続される。つまり、コンデンサＣ１、ダイオードＤ５、コンデンサＣ２、ダイオードＤ６、及びコンデンサＣ３をこの順に経由する経路が形成される。 During the period from time T1 to time T2, a low level gate voltage is applied to each gate electrode of the transistors Q1 to Q4. As a result, the transistors Q1 to Q4 are turned off, and the drain electrodes and the source electrodes of the transistors Q1 to Q4 are in a non-conductive state. As a result, the capacitors C1 to C3 are connected in series. That is, a path that passes through the capacitor C1, the diode D5, the capacitor C2, the diode D6, and the capacitor C3 in this order is formed.
この時、交流電源１から整流回路２を介して降圧回路３に電流が供給されているため、直列接続されたコンデンサＣ１〜Ｃ３は、この電流によって充電される。その結果、端子Ｎ５ａと端子Ｎ５ｂとの間の電圧Ｖ５が、徐々に上昇する。
At this time, since current is supplied from the
また、時刻Ｔ１〜Ｔ２の期間においては、トランジスタＱ２０のゲート電極に、ローレベルのゲート電圧が印加されている。これにより、トランジスタＱ２０がオフされ、トランジスタＱ２０のドレイン電極とソース電極との間が非導通状態となる。 In the period from time T1 to T2, a low level gate voltage is applied to the gate electrode of the transistor Q20. Thereby, the transistor Q20 is turned off, and the drain electrode and the source electrode of the transistor Q20 are brought out of electrical conduction.
また、時刻Ｔ１〜Ｔ２の期間においては、トランジスタＱ６〜Ｑ９の各ゲート電極に、ハイレベルのゲート電圧が印加される。これにより、トランジスタＱ６〜Ｑ９がオンされ、トランジスタＱ６〜Ｑ９の各ドレイン電極と各ソース電極との間が導通状態となる。その結果、コンデンサＣ５〜Ｃ７が並列接続される。つまり、端子Ｎ３ａと端子Ｎ３ｂとの間で、コンデンサＣ５〜Ｃ７が並列接続される。 In the period from time T1 to T2, a high level gate voltage is applied to each gate electrode of the transistors Q6 to Q9. Thereby, the transistors Q6 to Q9 are turned on, and the drain electrodes and the source electrodes of the transistors Q6 to Q9 are brought into conduction. As a result, the capacitors C5 to C7 are connected in parallel. That is, the capacitors C5 to C7 are connected in parallel between the terminal N3a and the terminal N3b.
この時、トランジスタＱ２０がオフされているため、コンデンサＣ５〜Ｃ７には降圧回路３からの出力電圧Ｖ５が印加されない。従って、コンデンサＣ５〜Ｃ７は放電動作を行う。コンデンサＣ５〜Ｃ７からの放電電流は、降圧回路４に供給される。ここで、コンデンサＣ６の一方電極からコンデンサＣ５の他方電極に向けての電流の逆流が、ダイオードＤ８によって規制される。また、コンデンサＣ７の一方電極からコンデンサＣ６の他方電極に向けての電流の逆流が、ダイオードＤ９によって規制される。 At this time, since the transistor Q20 is turned off, the output voltage V5 from the step-down circuit 3 is not applied to the capacitors C5 to C7. Accordingly, the capacitors C5 to C7 perform a discharging operation. Discharge currents from the capacitors C5 to C7 are supplied to the step-down circuit 4. Here, the reverse flow of the current from one electrode of the capacitor C6 to the other electrode of the capacitor C5 is restricted by the diode D8. Further, the reverse flow of current from one electrode of the capacitor C7 to the other electrode of the capacitor C6 is restricted by the diode D9.
コンデンサＣ５〜Ｃ７から放電電流が流出することにより、図４に示すように、端子Ｎ３ａと端子Ｎ３ｂとの間の電圧Ｖ３が徐々に低下する。但し、静電容量が十分に大きいコンデンサをコンデンサＣ５〜Ｃ７として採用することにより、放電電流の流出に伴う電圧Ｖ３の低下を抑制することができる。 As the discharge current flows out from the capacitors C5 to C7, the voltage V3 between the terminal N3a and the terminal N3b gradually decreases as shown in FIG. However, by adopting capacitors having a sufficiently large capacitance as the capacitors C5 to C7, it is possible to suppress a decrease in the voltage V3 due to discharge current discharge.
時刻Ｔ２〜Ｔ３の期間においては、ダイオードＤ１及びダイオードＤ３がともにオフされ、交流電源１から降圧回路３に電流は供給されない。この時刻Ｔ２〜Ｔ３の期間においても、トランジスタＱ１〜Ｑ４の各ゲート電極には、ローレベルのゲート電圧が印加されている。その結果、コンデンサＣ１〜Ｃ３は直列接続の状態を維持する。この時、交流電源１から降圧回路３に電流が供給されていないため、直列接続されたコンデンサＣ１〜Ｃ３は、放電動作を行う。コンデンサＣ２の放電に伴い、電圧Ｖ５は徐々に低下する。また、電圧Ｖ２も徐々に低下する。
During the period from time T2 to T3, both the diode D1 and the diode D3 are turned off, and no current is supplied from the
また、時刻Ｔ２〜Ｔ３の期間においても、トランジスタＱ２０のゲート電極に、ローレベルのゲート電圧が印加されている。これにより、トランジスタＱ２０がオフされ、トランジスタＱ２０のドレイン電極とソース電極との間が非導通状態となる。 Also during the period from time T2 to T3, a low-level gate voltage is applied to the gate electrode of the transistor Q20. Thereby, the transistor Q20 is turned off, and the drain electrode and the source electrode of the transistor Q20 are brought out of electrical conduction.
また、時刻Ｔ２〜Ｔ３の期間においては、トランジスタＱ６〜Ｑ９の各ゲート電極に、ローレベルのゲート電圧が印加される。これにより、トランジスタＱ６〜Ｑ９がオフされ、トランジスタＱ６〜Ｑ９の各ドレイン電極と各ソース電極との間が非導通状態となる。その結果、コンデンサＣ５〜Ｃ７が直列接続される。 In the period from time T2 to T3, a low level gate voltage is applied to each gate electrode of the transistors Q6 to Q9. Thereby, the transistors Q6 to Q9 are turned off, and the drain electrodes and the source electrodes of the transistors Q6 to Q9 are in a non-conductive state. As a result, the capacitors C5 to C7 are connected in series.
この時、トランジスタＱ２０がオフされているため、コンデンサＣ５〜Ｃ７には降圧回路３からの出力電圧Ｖ５が印加されない。従って、コンデンサＣ５〜Ｃ７は放電動作を行う。コンデンサＣ５〜Ｃ７からの放電電流は、降圧回路４に供給される。コンデンサＣ５〜Ｃ７から放電電流が流出することにより、電圧Ｖ３が徐々に低下する。 At this time, since the transistor Q20 is turned off, the output voltage V5 from the step-down circuit 3 is not applied to the capacitors C5 to C7. Accordingly, the capacitors C5 to C7 perform a discharging operation. Discharge currents from the capacitors C5 to C7 are supplied to the step-down circuit 4. As the discharge current flows out from the capacitors C5 to C7, the voltage V3 gradually decreases.
電圧Ｖ１が電圧Ｖ２の最大値Ｖｍａｘの１／３未満となる時刻Ｔ３〜Ｔ４の期間において、トランジスタＱ１〜Ｑ４の各ゲート電極に、ハイレベルのゲート電圧が印加される。これにより、トランジスタＱ１〜Ｑ４がオンされ、トランジスタＱ１〜Ｑ４の各ドレイン電極と各ソース電極との間が導通状態となる。その結果、コンデンサＣ１〜Ｃ３が並列接続される。つまり、端子Ｎ５ａと端子Ｎ５ｂとの間で、コンデンサＣ１〜Ｃ３が並列接続される。 A high level gate voltage is applied to each gate electrode of the transistors Q1 to Q4 during a period from time T3 to T4 when the voltage V1 is less than 1/3 of the maximum value Vmax of the voltage V2. Thereby, the transistors Q1 to Q4 are turned on, and the drain electrodes and the source electrodes of the transistors Q1 to Q4 are brought into conduction. As a result, the capacitors C1 to C3 are connected in parallel. That is, the capacitors C1 to C3 are connected in parallel between the terminal N5a and the terminal N5b.
この時、交流電源１から降圧回路３には電流が供給されていない。従って、コンデンサＣ１〜Ｃ３は放電動作を行っている。コンデンサＣ１〜Ｃ３からの放電電流は、降圧回路６に供給される。
At this time, no current is supplied from the
コンデンサＣ１〜Ｃ３から放電電流が流出することにより、図４に示すように、電圧Ｖ５が徐々に低下する。但し、時刻Ｔ３〜Ｔ４の期間においては、コンデンサＣ２のみからではなく、並列接続されたコンデンサＣ１〜Ｃ３から降圧回路６に電流が供給される。そのため、時刻Ｔ３〜Ｔ４の期間における電圧Ｖ５の低下の程度は、時刻Ｔ２〜Ｔ３の期間におけるそれよりも緩やかである。 As the discharge current flows out from the capacitors C1 to C3, the voltage V5 gradually decreases as shown in FIG. However, during the period of time T3 to T4, current is supplied to the step-down circuit 6 not only from the capacitor C2 but also from the capacitors C1 to C3 connected in parallel. Therefore, the degree of decrease in the voltage V5 during the period from time T3 to T4 is more gradual than that during the period from time T2 to T3.
時刻Ｔ３〜Ｔ４の期間においては、トランジスタＱ２０のゲート電極に、ハイレベルのゲート電圧が印加される。これにより、トランジスタＱ２０がオンされ、トランジスタＱ２０のドレイン電極とソース電極との間が導通状態となる。 During the period from time T3 to time T4, a high level gate voltage is applied to the gate electrode of the transistor Q20. As a result, the transistor Q20 is turned on and a conductive state is established between the drain electrode and the source electrode of the transistor Q20.
また、時刻Ｔ３〜Ｔ４の期間においては、トランジスタＱ６〜Ｑ９の各ゲート電極に、ローレベルのゲート電圧が印加されている。これにより、コンデンサＣ５〜Ｃ７は、直列接続の状態を維持している。つまり、コンデンサＣ５、ダイオードＤ８、コンデンサＣ６、ダイオードＤ９、及びコンデンサＣ７をこの順に経由する経路が形成されている。 In the period from time T3 to T4, a low level gate voltage is applied to each gate electrode of the transistors Q6 to Q9. Thereby, the capacitors C5 to C7 maintain the state of series connection. That is, a path that passes through the capacitor C5, the diode D8, the capacitor C6, the diode D9, and the capacitor C7 in this order is formed.
この時、トランジスタＱ２０がオンされているため、直列接続されたコンデンサＣ５〜Ｃ７は、降圧回路３からの出力電圧Ｖ５によって充電される。その結果、電圧Ｖ３が徐々に上昇する。 At this time, since the transistor Q20 is turned on, the capacitors C5 to C7 connected in series are charged by the output voltage V5 from the step-down circuit 3. As a result, the voltage V3 gradually increases.
時刻Ｔ４〜Ｔ５の期間においては、時刻Ｔ２〜Ｔ３の期間と同様に、トランジスタＱ１〜Ｑ４の各ゲート電極に、ローレベルのゲート電圧が印加される。その結果、コンデンサＣ１〜Ｃ３は直列接続される。この時、交流電源１から降圧回路３に電流が供給されていないため、直列接続されたコンデンサＣ１〜Ｃ３は、放電動作を行う。コンデンサＣ２の放電に伴い、電圧Ｖ５は徐々に低下する。
In the period from time T4 to T5, similarly to the period from time T2 to T3, a low-level gate voltage is applied to each gate electrode of the transistors Q1 to Q4. As a result, the capacitors C1 to C3 are connected in series. At this time, since no current is supplied from the
また、時刻Ｔ４〜Ｔ５の期間においては、トランジスタＱ２０のゲート電極に、ローレベルのゲート電圧が印加される。これにより、トランジスタＱ２０がオフされ、トランジスタＱ２０のドレイン電極とソース電極との間が非導通状態となる。 In the period from time T4 to T5, a low level gate voltage is applied to the gate electrode of the transistor Q20. Thereby, the transistor Q20 is turned off, and the drain electrode and the source electrode of the transistor Q20 are brought out of electrical conduction.
また、時刻Ｔ４〜Ｔ５の期間においては、トランジスタＱ６〜Ｑ９の各ゲート電極に、ローレベルのゲート電圧が印加されている。これにより、コンデンサＣ５〜Ｃ７は、直列接続の状態を維持している。 In the period from time T4 to T5, a low level gate voltage is applied to the gate electrodes of the transistors Q6 to Q9. Thereby, the capacitors C5 to C7 maintain the state of series connection.
この時、トランジスタＱ２０がオフされているため、コンデンサＣ５〜Ｃ７には降圧回路３からの出力電圧Ｖ５が印加されない。従って、コンデンサＣ５〜Ｃ７は放電動作を行う。コンデンサＣ５〜Ｃ７からの放電電流は、降圧回路４に供給される。コンデンサＣ５〜Ｃ７から放電電流が流出することにより、電圧Ｖ３が徐々に低下する。 At this time, since the transistor Q20 is turned off, the output voltage V5 from the step-down circuit 3 is not applied to the capacitors C5 to C7. Accordingly, the capacitors C5 to C7 perform a discharging operation. Discharge currents from the capacitors C5 to C7 are supplied to the step-down circuit 4. As the discharge current flows out from the capacitors C5 to C7, the voltage V3 gradually decreases.
時刻Ｔ５において、ダイオードＤ３がオンされ、交流電源１から降圧回路３に電流が供給される。以降の動作は上記と同様である。
At time T5, the diode D3 is turned on, and current is supplied from the
図４に示すように、降圧回路３からの出力電圧Ｖ５は、電圧変換回路への入力電圧Ｖ１よりも小さい。換言すれば、入力電圧Ｖ１が、整流回路２によって整流された後、降圧回路３によって降圧されて、出力電圧Ｖ５として出力されている。また、降圧回路６からの出力電圧Ｖ３は、降圧回路６への入力電圧Ｖ５よりも小さい。換言すれば、入力電圧Ｖ５が降圧回路６によって降圧されて、出力電圧Ｖ３として出力されている。結果として、入力電圧Ｖ１が降圧回路３，６によって降圧されて、出力電圧Ｖ３として出力されている。
As shown in FIG. 4, the output voltage V5 from the step-down circuit 3 is smaller than the input voltage V1 to the voltage conversion circuit. In other words, the input voltage V1 is rectified by the
ここで、コンデンサＣ５，Ｃ６，Ｃ７の各静電容量をそれぞれＣ５，Ｃ６，Ｃ７とすると、出力電圧Ｖ３は、
Ｖ３＝３・Ｖ５／（（１／Ｃ５＋１／Ｃ６＋１／Ｃ７）・（Ｃ５＋Ｃ６＋Ｃ７））
となる。
Here, assuming that the capacitances of the capacitors C5, C6, and C7 are C5, C6, and C7, respectively, the output voltage V3 is
V3 = 3 · V5 / ((1 /
It becomes.
コンデンサＣ５〜Ｃ７の各静電容量が互いに等しい場合（つまりＣ５＝Ｃ６＝Ｃ７である場合）には、
Ｖ３＝Ｖ５／３
となる。つまり、この場合は、入力電圧Ｖ５が降圧回路６によって１／３に降圧されて、出力電圧Ｖ３として出力されている。なお、上記の例では３個のコンデンサＣ５〜Ｃ７が用いられたが、コンデンサの個数は３個に限らず、複数個であれば良い。
When the capacitances of the capacitors C5 to C7 are equal to each other (that is, when C5 = C6 = C7),
V3 = V5 / 3
It becomes. That is, in this case, the input voltage V5 is stepped down to 1/3 by the step-down circuit 6 and output as the output voltage V3. In the above example, three capacitors C5 to C7 are used. However, the number of capacitors is not limited to three, and may be any number.
コンデンサＣ１〜Ｃ３の各静電容量が互いに等しく（つまりＣ１＝Ｃ２＝Ｃ３）、コンデンサＣ５〜Ｃ７の各静電容量が互いに等しい（つまりＣ５＝Ｃ６＝Ｃ７）場合には、
Ｖ３＝Ｖ１・１／３・１／３＝Ｖ１／９
となる。つまり、この場合は、入力電圧Ｖ１が降圧回路３，６によって１／９に降圧されて、出力電圧Ｖ３として降圧回路６から出力される。
When the capacitances of the capacitors C1 to C3 are equal to each other (that is, C1 = C2 = C3) and the capacitances of the capacitors C5 to C7 are equal to each other (that is, C5 = C6 = C7),
V3 = V1 / 1/3/1/3 = V1 / 9
It becomes. That is, in this case, the input voltage V1 is stepped down to 1/9 by the step-down circuits 3 and 6, and is output from the step-down circuit 6 as the output voltage V3.
上記実施の形態と同様に、降圧回路６からの出力電圧Ｖ３は、降圧回路４に入力され、トランジスタＱ５の制御によって所望の電圧値の出力電圧Ｖ４に降圧される。 Similar to the above embodiment, the output voltage V3 from the step-down circuit 6 is input to the step-down circuit 4, and is stepped down to an output voltage V4 having a desired voltage value under the control of the transistor Q5.
第１の変形例に係る電圧変換回路によれば、降圧回路３の後段に降圧回路６が縦続接続されることにより、電圧変換回路への入力電圧Ｖ１を降圧回路６によってさらに降圧することができる。 According to the voltage conversion circuit according to the first modification, the step-down circuit 6 is cascade-connected to the subsequent stage of the step-down circuit 3, so that the input voltage V1 to the voltage conversion circuit can be further stepped down by the step-down circuit 6. .
＜第２の変形例＞
図５は、第２の変形例に係る電圧変換回路の構成を示す回路図である。第２の変形例に係る電圧変換回路は、図３に示した第１の変形例に係る電圧変換回路において、降圧回路６と降圧回路４との間に、降圧回路６と同様の降圧回路７を追加したものである。つまり、降圧回路を複数段（この例では４段）に縦続接続したものである。
<Second Modification>
FIG. 5 is a circuit diagram showing a configuration of a voltage conversion circuit according to a second modification. The voltage conversion circuit according to the second modified example is similar to the step-down circuit 6 between the step-down circuit 6 and the step-down circuit 4 in the voltage conversion circuit according to the first modification shown in FIG. Is added. That is, the step-down circuits are cascaded in a plurality of stages (four stages in this example).
降圧回路７は、降圧回路６と同様に、コンデンサＣ８〜Ｃ１０と、ダイオードＤ１０，Ｄ１１と、トランジスタＱ１０〜Ｑ１３，Ｑ２１とを有している。各素子の接続関係は図５に示した通りであり、降圧回路６と同様の構成であるため、繰り返しの説明は省略する。 Similar to the step-down circuit 6, the step-down circuit 7 includes capacitors C8 to C10, diodes D10 and D11, and transistors Q10 to Q13 and Q21. The connection relationship of each element is as shown in FIG. 5 and has the same configuration as that of the step-down circuit 6, and thus repeated description is omitted.
トランジスタＱ２０のオン期間（つまりコンデンサＣ５〜Ｃ７の充電期間）においては、トランジスタＱ２１はオフされ、コンデンサＣ８〜Ｃ１０は放電動作を行う。一方、トランジスタＱ２０のオフ期間（つまりコンデンサＣ５〜Ｃ７の放電期間）においては、トランジスタＱ２１はオンされ、降圧回路６からの出力電圧（端子Ｎ６ａと端子Ｎ６ｂとの間の電圧）によってコンデンサＣ８〜Ｃ１０は充電動作を行う。 In the on period of transistor Q20 (that is, the charging period of capacitors C5 to C7), transistor Q21 is turned off and capacitors C8 to C10 perform a discharging operation. On the other hand, in the off period of the transistor Q20 (that is, the discharge period of the capacitors C5 to C7), the transistor Q21 is turned on, and the capacitors C8 to C10 are output by the output voltage (voltage between the terminals N6a and N6b) from the step-down circuit 6. Performs the charging operation.
第２の変形例に係る電圧変換回路によれば、降圧回路３の後段に複数の降圧回路６，７が縦続接続されることにより、電圧変換回路への入力電圧Ｖ１を、複数の降圧回路６，７によってさらに降圧することができる。従って、縦続接続する降圧回路６，７の段数を変更することによって、最終段の降圧回路７の出力電圧として、所望のレベルに降圧された電圧Ｖ３を得ることが可能となる。 According to the voltage conversion circuit according to the second modification, a plurality of step-down circuits 6 and 7 are connected in cascade at the subsequent stage of the step-down circuit 3, whereby the input voltage V1 to the voltage conversion circuit is supplied to the plurality of step-down circuits 6. , 7 can be further stepped down. Therefore, by changing the number of stages of the step-down circuits 6 and 7 connected in cascade, the voltage V3 stepped down to a desired level can be obtained as the output voltage of the step-down circuit 7 at the final stage.
＜第３の変形例＞
図６は、第３の変形例に係る電圧変換回路の構成を示す回路図である。第３の変形例に係る電圧変換回路は、図１に示した電圧変換回路において、トランジスタＱ３０を追加したものである。トランジスタＱ３０のドレイン電極は、端子Ｎ２ａに接続されている。トランジスタＱ３０のソース電極は、ノードＰ１に接続されている。
<Third Modification>
FIG. 6 is a circuit diagram showing a configuration of a voltage conversion circuit according to a third modification. The voltage conversion circuit according to the third modification is obtained by adding a transistor Q30 to the voltage conversion circuit shown in FIG. The drain electrode of the transistor Q30 is connected to the terminal N2a. The source electrode of transistor Q30 is connected to node P1.
上記実施の形態に係る電圧変換回路では、コンデンサＣ１〜Ｃ３の充電期間及び放電期間は、ダイオードＤ１，Ｄ３のオン期間又はオフ期間に基づいて受動的に定められた。これに対して、第３の変形例に係る電圧変換回路では、トランジスタＱ３０のオン又はオフによって、コンデンサＣ１〜Ｃ３の充電期間又は放電期間が能動的に規定される。 In the voltage conversion circuit according to the above embodiment, the charging period and discharging period of the capacitors C1 to C3 are passively determined based on the on period or the off period of the diodes D1 and D3. On the other hand, in the voltage conversion circuit according to the third modification, the charging period or discharging period of the capacitors C1 to C3 is actively defined by turning on or off the transistor Q30.
具体的に、トランジスタＱ３０のゲート電極にハイレベルのゲート電圧を印加することによってトランジスタＱ３０がオンされ、これにより、整流回路２からの出力電圧によってコンデンサＣ１〜Ｃ３は充電動作を行う。トランジスタＱ３０のオン期間においては、トランジスタＱ１〜Ｑ４はオフされる。
Specifically, the transistor Q30 is turned on by applying a high level gate voltage to the gate electrode of the transistor Q30, whereby the capacitors C1 to C3 perform a charging operation by the output voltage from the
一方、トランジスタＱ３０のゲート電極にローレベルのゲート電圧を印加することによってトランジスタＱ３０がオフされ、これにより、コンデンサＣ１〜Ｃ３は放電動作を行う。トランジスタＱ３０のオフ期間においては、トランジスタＱ１〜Ｑ４はオンされる。 On the other hand, the transistor Q30 is turned off by applying a low-level gate voltage to the gate electrode of the transistor Q30, whereby the capacitors C1 to C3 perform a discharging operation. In the off period of transistor Q30, transistors Q1-Q4 are turned on.
第３の変形例に係る電圧変換回路によれば、トランジスタＱ３０のゲート電圧を制御することによって、コンデンサＣ１〜Ｃ３の充電動作と放電動作とを、能動的に切り換えることが可能となる。従って、コンデンサＣ１〜Ｃ３の充電期間及び放電期間を所望に設定することが可能となる。 According to the voltage conversion circuit according to the third modification, the charging operation and discharging operation of the capacitors C1 to C3 can be actively switched by controlling the gate voltage of the transistor Q30. Therefore, the charging period and discharging period of the capacitors C1 to C3 can be set as desired.
＜第４の変形例＞
図７は、第４の変形例に係る電圧変換回路の構成を示す回路図である。第４の変形例に係る電圧変換回路は、図６に示した第３の変形例に係る電圧変換回路において、トランジスタＱ３１を追加したものである。トランジスタＱ３１のドレイン電極は、ノードＰ６に接続されている。トランジスタＱ３１のソース電極は、端子Ｎ２ｂに接続されている。
<Fourth Modification>
FIG. 7 is a circuit diagram showing a configuration of a voltage conversion circuit according to a fourth modification. The voltage conversion circuit according to the fourth modification is obtained by adding a transistor Q31 to the voltage conversion circuit according to the third modification shown in FIG. The drain electrode of the transistor Q31 is connected to the node P6. The source electrode of the transistor Q31 is connected to the terminal N2b.
トランジスタＱ３０のオン期間（つまりコンデンサＣ１〜Ｃ３の充電期間）においては、トランジスタＱ３１のゲート電極にハイレベルのゲート電圧が印加されることにより、トランジスタＱ３１もオンされる。 In the on period of the transistor Q30 (that is, the charging period of the capacitors C1 to C3), the transistor Q31 is also turned on by applying a high level gate voltage to the gate electrode of the transistor Q31.
一方、トランジスタＱ３０のオフ期間（つまりコンデンサＣ１〜Ｃ３の放電期間）においては、トランジスタＱ３１のゲート電極にローレベルのゲート電圧が印加されることにより、トランジスタＱ３１もオフされる。トランジスタＱ３０，Ｑ３１が双方ともオフされるため、コンデンサＣ１〜Ｃ３の放電期間においては、交流電源１と負荷５とを電気的に分離することが可能となる。
On the other hand, in the off period of the transistor Q30 (that is, the discharge period of the capacitors C1 to C3), the transistor Q31 is also turned off by applying a low level gate voltage to the gate electrode of the transistor Q31. Since both the transistors Q30 and Q31 are turned off, the
＜第５の変形例＞
図８は、第５の変形例に係る電圧変換回路の構成を示す回路図である。第５の変形例に係る電圧変換回路は、図５に示した第２の変形例に係る電圧変換回路において、トランジスタＱ４０，Ｑ４１を追加したものである。トランジスタＱ４０のソース電極は、端子Ｎ５ｂに接続されている。トランジスタＱ４１のソース電極は、端子Ｎ６ｂに接続されている。
<Fifth Modification>
FIG. 8 is a circuit diagram showing a configuration of a voltage conversion circuit according to a fifth modification. The voltage conversion circuit according to the fifth modification is obtained by adding transistors Q40 and Q41 to the voltage conversion circuit according to the second modification shown in FIG. The source electrode of the transistor Q40 is connected to the terminal N5b. The source electrode of the transistor Q41 is connected to the terminal N6b.
トランジスタＱ２０のオン期間においては、トランジスタＱ４０のゲート電極にハイレベルのゲート電圧が印加されることにより、トランジスタＱ４０もオンされる。また、トランジスタＱ２１のオン期間においては、トランジスタＱ４１のゲート電極にハイレベルのゲート電圧が印加されることにより、トランジスタＱ４１もオンされる。 In the ON period of the transistor Q20, a high level gate voltage is applied to the gate electrode of the transistor Q40, so that the transistor Q40 is also turned on. Further, in the on period of the transistor Q21, the transistor Q41 is also turned on by applying a high level gate voltage to the gate electrode of the transistor Q41.
一方、トランジスタＱ２０のオフ期間においては、トランジスタＱ４０のゲート電極にローレベルのゲート電圧が印加されることにより、トランジスタＱ４０もオフされる。また、トランジスタＱ２１のオフ期間においては、トランジスタＱ４１のゲート電極にローレベルのゲート電圧が印加されることにより、トランジスタＱ４１もオフされる。 On the other hand, during the off period of transistor Q20, transistor Q40 is also turned off by applying a low-level gate voltage to the gate electrode of transistor Q40. Further, in the off period of the transistor Q21, the transistor Q41 is also turned off by applying a low-level gate voltage to the gate electrode of the transistor Q41.
上記の通り、トランジスタＱ２０のオン期間（つまりコンデンサＣ５〜Ｃ７の充電期間）はトランジスタＱ２１のオフ期間（つまりコンデンサＣ８〜Ｃ１０の放電期間）に等しく、トランジスタＱ２０のオフ期間（つまりコンデンサＣ５〜Ｃ７の放電期間）はトランジスタＱ２１のオン期間（つまりコンデンサＣ８〜Ｃ１０の充電期間）に等しい。従って、トランジスタＱ２０，Ｑ４０がともにオンされている期間においては、トランジスタＱ２１，Ｑ４１はともにオフされており、一方、トランジスタＱ２１，Ｑ４１がともにオンされている期間においては、トランジスタＱ２０，Ｑ４０はともにオフされている。つまり、トランジスタＱ２０，Ｑ４０の対と、トランジスタＱ２１，Ｑ４１の対との一方は、オフされている。 As described above, the on period of the transistor Q20 (that is, the charging period of the capacitors C5 to C7) is equal to the off period of the transistor Q21 (that is, the discharging period of the capacitors C8 to C10), and the off period of the transistor Q20 (that is, the capacitors C5 to C7) The discharging period is equal to the ON period of the transistor Q21 (that is, the charging period of the capacitors C8 to C10). Therefore, both the transistors Q21 and Q41 are off while the transistors Q20 and Q40 are both on, while the transistors Q20 and Q40 are both off while the transistors Q21 and Q41 are both on. Has been. That is, one of the pair of transistors Q20 and Q40 and the pair of transistors Q21 and Q41 is turned off.
その結果、第５の変形例に係る電圧変換回路によれば、オフされているトランジスタＱ２０，Ｑ４０又はトランジスタＱ２１，Ｑ４１によって、交流電源１と負荷５との間を電気的に分離することが可能となる。
As a result, according to the voltage conversion circuit of the fifth modification, the
＜第６の変形例＞
トランジスタＱ１〜Ｑ４，Ｑ６〜Ｑ１３は、ＳｉＣ（シリコンカーバイド）の基板、ＧａＮ（ガリウムナイトライド）の基板、又はダイヤモンド半導体の基板を用いたトランジスタであることが望ましい。ＳｉＣ、ＧａＮ、又はダイヤモンド半導体の基板を用いたトランジスタは、シリコン基板を用いたトランジスタよりも高耐圧である。従って、高耐圧であるが集積化が困難な縦型トランジスタとは異なり、複数のトランジスタＱ１〜Ｑ４，Ｑ６〜Ｑ１３を、横型トランジスタとして基板の同一面上に並べて形成することが可能となる。つまり、複数のトランジスタＱ１〜Ｑ４，Ｑ６〜Ｑ１３を、単体のＩＣチップとして集積化することが可能となる。その結果、さらなる小型化を図ることができる。
<Sixth Modification>
The transistors Q1 to Q4 and Q6 to Q13 are preferably transistors using a SiC (silicon carbide) substrate, a GaN (gallium nitride) substrate, or a diamond semiconductor substrate. A transistor using a substrate of SiC, GaN, or diamond semiconductor has a higher breakdown voltage than a transistor using a silicon substrate. Therefore, unlike a vertical transistor that has a high breakdown voltage but is difficult to integrate, a plurality of transistors Q1 to Q4 and Q6 to Q13 can be formed side by side on the same surface of the substrate as horizontal transistors. That is, a plurality of transistors Q1 to Q4 and Q6 to Q13 can be integrated as a single IC chip. As a result, further downsizing can be achieved.
なお、他のトランジスタＱ５，Ｑ２０，Ｑ２１，Ｑ３０，Ｑ３１，Ｑ４０，Ｑ４１についても同様に、ＳｉＣ、ＧａＮ、又はダイヤモンド半導体の基板を用いることにより、シリコン基板を用いたトランジスタと比較して、高耐圧化を図ることができる。 Similarly, the other transistors Q5, Q20, Q21, Q30, Q31, Q40, and Q41 use a SiC, GaN, or diamond semiconductor substrate, so that a high breakdown voltage is obtained as compared with a transistor that uses a silicon substrate. Can be achieved.
＜第７の変形例＞
上記実施の形態又は上記各変形例に係る電圧変換回路は、モデム、ルータ、ホームゲートウェイ、セットトップボックス、又はノートパソコン等の情報通信機器の電源回路としての用途に好適である。例えば、ＰＬＣ（Power Line Communication）等の電力線通信システムにおいては、電力線（又は電力線と信号線との同軸ケーブル）と各端末との間にモデムが介挿される。このモデムの電源回路内の電圧変換回路として、上記実施の形態又は上記各変形例に係る電圧変換回路を用いることができる。
<Seventh Modification>
The voltage conversion circuit according to the above embodiment or each of the above modifications is suitable for use as a power supply circuit of an information communication device such as a modem, a router, a home gateway, a set top box, or a notebook personal computer. For example, in a power line communication system such as PLC (Power Line Communication), a modem is interposed between a power line (or a coaxial cable between a power line and a signal line) and each terminal. As the voltage conversion circuit in the power supply circuit of the modem, the voltage conversion circuit according to the above embodiment or each of the above modifications can be used.
上記実施の形態又は上記各変形例に係る電圧変換回路によれば、トランスＴ（図９参照）を省略したことにより、小型化でき、また、発熱量も少ない。そのため、壁際や部屋の隅等の、狭所でかつ熱対策の面からも不利な環境下に設置されやすいモデム等の情報通信機器の電源回路として好適である。 According to the voltage conversion circuit according to the above embodiment or each of the above modifications, the transformer T (see FIG. 9) is omitted, so that the size can be reduced and the amount of generated heat is small. Therefore, it is suitable as a power supply circuit for an information communication device such as a modem that is easily installed in a confined environment such as near a wall or a corner of a room and also disadvantageous from the viewpoint of heat countermeasures.
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined not by the above-mentioned meaning but by the scope of claims for patent, and is intended to include all modifications within the scope and meaning equivalent to the scope of claims for patent.
１ 交流電源
２ 整流回路
３，４，６，７ 降圧回路
５ 負荷
Ｑ１〜Ｑ１３，Ｑ２０，Ｑ２１，Ｑ３０，Ｑ３１，Ｑ４０，Ｑ４１ トランジスタ
Ｃ１〜Ｃ１０ コンデンサ
Ｄ１〜Ｄ１１ ダイオード
1
Claims (7)
前記第２電圧を降圧して直流の第３電圧を出力する第１の降圧回路と、
前記第３電圧を降圧して直流の第４電圧を出力する第２の降圧回路と
を備え、
前記第１の降圧回路は、
複数のコンデンサからなる第１のコンデンサ群と、
前記第１のコンデンサ群の接続を、前記第２電圧による前記第１のコンデンサ群の充電動作時には直列接続に切り換え、前記第１のコンデンサ群の放電動作時には並列接続に切り換える、第１のスイッチング素子群と、
第１のダイオードと
を有し、
前記第１のコンデンサ群は、第１のコンデンサおよび第２のコンデンサを含み、
前記第１のスイッチング素子群は、第１のスイッチング素子および第２のスイッチング素子を含み、
前記第１のスイッチング素子は、前記第１のコンデンサの第１端に電気的に接続された第１端と、前記第１のダイオードの第１端および前記第２のコンデンサの第１端に電気的に接続された第２端とを有し、
前記第２のスイッチング素子は、前記第１のコンデンサの第２端および前記第１のダイオードの第２端に電気的に接続された第１端と、前記第２のコンデンサの第２端に電気的に接続された第２端とを有し、
前記第２のコンデンサの両端電圧が前記第３電圧として出力され、
前記第２の降圧回路は、
第３のスイッチング素子と、
前記第３のスイッチング素子が導通状態である時に前記第３電圧によって充電され、前記第３のスイッチング素子が非道通状態である時に放電される、第３のコンデンサと
を有し、
前記第１の降圧回路は、さらに、第２のダイオードを含み、
前記第１のコンデンサ群は、さらに、第４のコンデンサを含み、
前記第１のスイッチング素子群は、さらに、第４のスイッチング素子および第５のスイッチング素子を含み、
前記第４のスイッチング素子は、前記第２のコンデンサの第１端に電気的に接続された第１端と、前記第２のダイオードの第１端および前記第４のコンデンサの第１端に電気的に接続された第２端とを有し、
前記第５のスイッチング素子は、前記第２のコンデンサの第２端および前記第２のダイオードの第２端に電気的に接続された第１端と、前記第４のコンデンサの第２端に電気的に接続された第２端と
を有する、電圧変換回路。 A rectifier circuit that rectifies the first AC voltage and outputs the second DC voltage;
A first step-down circuit for stepping down the second voltage and outputting a third DC voltage;
A second step-down circuit that steps down the third voltage and outputs a fourth DC voltage;
The first step-down circuit includes:
A first capacitor group comprising a plurality of capacitors;
A first switching element that switches the connection of the first capacitor group to a series connection when the first capacitor group is charged by the second voltage, and switches to a parallel connection when the first capacitor group is discharging. Group,
A first diode;
The first capacitor group includes a first capacitor and a second capacitor;
The first switching element group includes a first switching element and a second switching element,
The first switching element is electrically connected to a first end electrically connected to a first end of the first capacitor, a first end of the first diode, and a first end of the second capacitor. Connected second end,
The second switching element has a first end electrically connected to a second end of the first capacitor and a second end of the first diode, and an electrical connection to a second end of the second capacitor. Connected second end,
The voltage across the second capacitor is output as the third voltage,
The second step-down circuit includes
A third switching element;
A third capacitor that is charged by the third voltage when the third switching element is in a conductive state and discharged when the third switching element is in a non-passive state;
The first step-down circuit further includes a second diode,
The first capacitor group further includes a fourth capacitor;
The first switching element group further includes a fourth switching element and a fifth switching element,
The fourth switching element is electrically connected to a first end electrically connected to a first end of the second capacitor, a first end of the second diode, and a first end of the fourth capacitor. Connected second end,
The fifth switching element has a first end electrically connected to a second end of the second capacitor and a second end of the second diode, and an electrical connection to a second end of the fourth capacitor. And a second end connected to each other.
前記第３の降圧回路は、
複数のコンデンサからなる第２のコンデンサ群と、
前記入力電圧による前記第２のコンデンサ群の充電動作と、前記第２のコンデンサ群の放電動作とを切り換える、第６のスイッチング素子と、
前記第２のコンデンサ群の接続を、前記第２のコンデンサ群の充電動作時には直列接続に切り換え、前記第２のコンデンサ群の放電動作時には並列接続に切り換える、第２のスイッチング素子群と
を有し、
縦続接続された複数の前記第３の降圧回路を備え、
初段の前記第３の降圧回路においては、前記第３電圧によって、初段の前記第３の降圧回路が有する前記第２のコンデンサ群が充電され、
前記第３の降圧回路は、さらに、第３のダイオードおよび第４のダイオードを有し、
前記第２のコンデンサ群は、第５のコンデンサないし第７のコンデンサを含み、
前記第２のスイッチング素子群は、第１０のスイッチング素子ないし第１３のスイッチング素子を含み、
前記第１０のスイッチング素子は、前記第５のコンデンサの第１端に電気的に接続された第１端と、前記第３のダイオードの第１端および前記第６のコンデンサの第１端に電気的に接続された第２端とを有し、
前記第１１のスイッチング素子は、前記第５のコンデンサの第２端および前記第３のダイオードの第２端に電気的に接続された第１端と、前記第６のコンデンサの第２端に電気的に接続された第２端とを有し、
前記第１２のスイッチング素子は、前記第６のコンデンサの第１端に電気的に接続された第１端と、前記第４のダイオードの第１端および前記第７のコンデンサの第１端に電気的に接続された第２端とを有し、
前記第１３のスイッチング素子は、前記第６のコンデンサの第２端および前記第４のダイオードの第２端に電気的に接続された第１端と、前記第７のコンデンサの第２端に電気的に接続された第２端とを有し、
二段目以降の前記第３の降圧回路においては、前段の前記第３の降圧回路における前記第６のコンデンサの両端電圧によって、自段の前記第３の降圧回路が有する前記第２のコンデンサ群が充電される、請求項１に記載の電圧変換回路。 A third step-down circuit connected between the first step-down circuit and the second step-down circuit and stepping down a DC input voltage and outputting a DC output voltage;
The third step-down circuit
A second capacitor group comprising a plurality of capacitors;
A sixth switching element that switches between charging operation of the second capacitor group by the input voltage and discharging operation of the second capacitor group;
A second switching element group for switching the connection of the second capacitor group to a serial connection during a charging operation of the second capacitor group and to a parallel connection during a discharging operation of the second capacitor group; ,
A plurality of the third step-down circuits connected in cascade;
In the third step-down circuit in the first stage, the second capacitor group included in the third step-down circuit in the first stage is charged by the third voltage,
The third step-down circuit further includes a third diode and a fourth diode,
The second capacitor group includes a fifth capacitor to a seventh capacitor;
The second switching element group includes tenth to thirteenth switching elements,
The tenth switching element is electrically connected to a first end electrically connected to a first end of the fifth capacitor, a first end of the third diode, and a first end of the sixth capacitor. Connected second end,
The eleventh switching element is electrically connected to a second end of the fifth capacitor and a second end of the third diode, and to a second end of the sixth capacitor. Connected second end,
The twelfth switching element is electrically connected to a first end electrically connected to a first end of the sixth capacitor, a first end of the fourth diode, and a first end of the seventh capacitor. Connected second end,
The thirteenth switching element is electrically connected to a second end of the sixth capacitor and a second end of the fourth diode, and to a second end of the seventh capacitor. Connected second end,
In the third step-down circuit in the second and subsequent stages, the second capacitor group included in the third step-down circuit in its own stage is determined by the voltage across the sixth capacitor in the third step-down circuit in the previous stage The voltage conversion circuit according to claim 1, wherein
前記第３のスイッチング素子が導通状態である時に前記第３電圧によってエネルギが蓄積されるコイルと、
前記第３のスイッチング素子が非道通状態である時に、前記コイルに蓄積されたエネルギを負荷に対して供給するダイオードと
をさらに有する、請求項１または２に記載の電圧変換回路。 The second step-down circuit includes
A coil in which energy is stored by the third voltage when the third switching element is in a conductive state;
3. The voltage conversion circuit according to claim 1, further comprising a diode that supplies energy stored in the coil to a load when the third switching element is in an out-of-service state.
初段の前記第３の降圧回路が有する前記第９のスイッチング素子は、前記第１のコンデンサ群の充電動作時には、初段の前記第３の降圧回路を前記第１の降圧回路から電気的に分離し、前記第１のコンデンサ群の放電動作時には、初段の前記第３の降圧回路を前記第１の降圧回路に電気的に接続し、
二段目以降の前記第３の降圧回路が有する前記第９のスイッチング素子は、前段の前記第３の降圧回路が有する前記第２のコンデンサ群の充電動作時には、自段の前記第３の降圧回路を前段の前記第３の降圧回路から電気的に分離し、前段の前記第３の降圧回路が有する前記第２のコンデンサ群の放電動作時には、自段の前記第３の降圧回路を前段の前記第３の降圧回路に電気的に接続する、請求項２に記載の電圧変換回路。 Each of the plurality of third step-down circuits further includes a ninth switching element,
The ninth switching element included in the first step-down voltage circuit electrically isolates the first step-down voltage circuit from the first step-down circuit during the charging operation of the first capacitor group. In the discharging operation of the first capacitor group, the first step-down circuit is electrically connected to the first step-down circuit,
The ninth switching element of the third step-down circuit in the second and subsequent stages has the third step-down circuit in its own stage during the charging operation of the second capacitor group of the third step-down circuit in the previous stage. The circuit is electrically separated from the third step-down circuit in the previous stage, and when the second capacitor group included in the third step-down circuit in the previous stage is discharged, the third step-down circuit in its own stage is placed in the previous stage. The voltage conversion circuit according to claim 2, wherein the voltage conversion circuit is electrically connected to the third step-down circuit.
The voltage conversion circuit according to any one of claims 1 to 6, which is used in a power supply circuit of an information communication device.
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