JP5245462B2 - 圧電素子の駆動回路、液滴吐出ヘッド及び液滴吐出装置 - Google Patents

Description

本発明は、圧電素子の駆動回路、液滴吐出ヘッド及び液滴吐出装置に関する。

特許文献１には、インク滴を吐出するノズル開口に連通し、かつインクを加圧手段により加圧する圧力発生室を複数備えた記録ヘッドと、加圧手段のそれぞれに信号供給路を介して駆動信号を供給する駆動信号発生手段と、を備えたインクジェット記録装置において、信号供給路にインピーダンス変更手段を接続し、インク滴を同時に吐出するノズル開口の数に対応して駆動信号発生手段と加圧手段との間のインピーダンスを調整することにより、記録ヘッドの構造に起因するインク滴の速度変化を、信号供給路のインピーダンスにより圧力発生手段の駆動力を変化させることで補正する技術が開示されている。

また、特許文献２には、圧電素子を駆動する駆動回路において、駆動回路に発生する電流パスに加わる抵抗を変化させることにより、圧電素子の充放電の速度を制御する技術が開示されている。

また、特許文献３には、圧電素子を用いてインク室の容積を変化させることにより、インク室内のインクをノズルから噴射させるマルチノズルタイプのインクジェット記録装置において、複数のノズルの各々に対して、圧電素子の充電から放電までの時間又は放電から充電までの時間を制御することにより、各ノズルから噴射されるインク滴の液速のバラツキを解消する技術が開示されている。

更に、特許文献４には、吐出液を吐出させるための複数のノズルと、当該複数のノズルから吐出する吐出液を収容するための複数の吐出液収容部と、前記ノズルから吐出液を吐出させるために吐出液収容部に圧力を加える複数の圧電素子と、を有するインクジェットヘッドを検査するインクジェットヘッド検査装置において、検査対象となる２つのノズルに対応する各圧電素子について、各々接地側電極又はその反対側電極の差動電圧を増幅し、得られた差動電圧に基づいて検査対象となる２つのノズルについて吐出液の吐出不良の有無を判定する技術が開示されている。
特開２００２−１７８５１０号公報 特開２００３−２７６１８８号公報 特開２００２−３１６４１４号公報 特開２００６−８８５７７号公報

本発明は、以上の技術背景においてなされたものであり、通常駆動時における圧電素子の駆動回路の特性を維持しつつ、本発明を適用しない場合に比較して圧電素子の共振周波数の検出精度を高めることができる圧電素子の駆動回路、液滴吐出ヘッド及び液滴吐出装置を提供することを目的とする。

上記目的を達成するために、請求項１に記載の圧電素子の駆動回路は、所定電圧レベルの第１直流電圧を生成する電源と、前記電源の前記第１直流電圧を出力する第１出力端子にソース端子が接続されたＰチャネルＭＯＳトランジスタと、ドレイン端子が前記ＰチャネルＭＯＳトランジスタのドレイン端子に接続されると共に、ソース端子が接地されたＮチャネルＭＯＳトランジスタと、前記ＮチャネルＭＯＳトランジスタと並列に接続された圧電素子の共振周波数を検出するとき、前記圧電素子、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタを有する回路から決まる遮断周波数が前記共振周波数を超えるように、前記ＰチャネルＭＯＳトランジスタのゲート端子に当該ＰチャネルＭＯＳトランジスタをオフ状態にするものとして予め定められた第２直流電圧を印加し、かつ前記ＮチャネルＭＯＳトランジスタのゲート端子に当該ＮチャネルＭＯＳトランジスタをオン状態にする第１交流電圧を印加するか、又は前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に前記第１直流電圧を印加し、かつ前記ＮチャネルＭＯＳトランジスタのソース端子に第２交流電圧を印加する印加手段と、前記圧電素子の端子間電圧又は前記圧電素子を流れる電流を出力する第２出力端子と、を備えている。

また、請求項２に記載の発明は、請求項１記載の発明において、前記圧電素子を通常駆動させるための駆動電圧を前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に印加する第２印加手段と、前記第２印加手段による前記駆動電圧の前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタへの印加を可能にする印加可能状態と当該印加を不可能にする印加不可能状態との間で前記第２印加手段による印加状態を切り替える切替手段と、前記印加手段による印加が行われる場合は前記印加不可能状態となり、前記印加手段による印加が行われない場合は前記印加可能状態となるように前記切替手段を制御する制御手段と、を更に備えたものである。

また、請求項３に記載の発明は、請求項２記載の発明において、前記印加手段が、前記圧電素子の共振周波数を検出するとき、前記遮断周波数が前記共振周波数を超えるように、前記ＰチャネルＭＯＳトランジスタのゲート端子に前記第２直流電圧を印加し、かつ前記ＮチャネルＭＯＳトランジスタのゲート端子に前記第１交流電圧を印加し、前記第２印加手段が、前記圧電素子を通常駆動させるとき、前記印加手段による印加状態に拘らず前記駆動電圧を前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に印加し、前記切替手段が、前記第２印加手段の前記駆動電圧を出力する第３出力端子と前記ＰチャネルＭＯＳトランジスタのゲート端子とを接続する状態及び切断する状態の間で切り替える第１切替手段と、前記第３出力端子と前記ＮチャネルＭＯＳトランジスタのゲート端子とを接続する状態及び切断する状態の間で切り替える第２切替手段と、を有し、前記制御手段が、前記印加手段による印加が行われる場合は前記第１切替手段及び第２切替手段を双方とも前記切断する状態に切り替え、前記印加手段による印加が行われない場合は前記第１切替手段及び第２切替手段を双方とも前記接続する状態に切り替えるように制御するものである。

また、請求項４に記載の発明は、請求項３記載の発明において、前記第１切替手段及び前記第２切替手段が、トランスファ・ゲート又は３ステート・バッファであるものとしたものである。

また、請求項５に記載の発明は、請求項２記載の発明において、前記印加手段が、前記圧電素子の共振周波数を検出するとき、前記遮断周波数が前記共振周波数を超えるように、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に前記第１直流電圧を印加し、かつ前記ＮチャネルＭＯＳトランジスタのソース端子に前記第２交流電圧を印加し、前記第２印加手段が、前記圧電素子を通常駆動させるとき、前記印加手段による印加状態に拘らず前記駆動電圧を前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に印加し、前記切替手段が、前記第１出力端子と前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子とを接続する状態及び切断する状態の間で切り替える第３切替手段と、前記第２印加手段の前記駆動電圧を出力する第３出力端子と前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子とを接続する状態及び切断する状態の間で切り替える第４切替手段と、前記ＮチャネルＭＯＳトランジスタのソース端子とグランドとを接続する状態及び切断する状態の間で切り替える第５切替手段と、有し、前記制御手段が、前記印加手段による印加が行われる場合は前記第３切替手段を前記接続する状態に、前記第４切替手段及び前記第５切替手段を前記切断する状態に各々切り替え、前記印加手段による印加が行われない場合は前記第３切替手段を前記切断する状態に、前記第４切替手段及び前記第５切替手段を前記接続する状態に各々切り替えるように制御するものである。

また、請求項６に記載の発明は、請求項５記載の発明において、前記第３〜第５切替手段が、トランスファ・ゲート又は３ステート・バッファであるものとしたものである。

また、請求項７に記載の発明は、請求項２記載の発明において、前記印加手段が、前記圧電素子の共振周波数を検出するとき、前記遮断周波数が前記共振周波数を超えるように、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に前記第１直流電圧を印加し、かつ前記ＮチャネルＭＯＳトランジスタのソース端子に前記第２交流電圧を印加し、前記第２印加手段が、前記圧電素子を通常駆動させるとき、前記印加手段による印加状態に拘らず前記駆動電圧を前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に印加し、前記ＮチャネルＭＯＳトランジスタのソース端子が当該ＮチャネルＭＯＳトランジスタに直列に接続された第２ＮチャネルＭＯＳトランジスタを介して接地され、前記切替手段が、前記第１出力端子と前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子とを接続する状態及び切断する状態の間で切り替える第６切替手段と、前記第２印加手段の前記駆動電圧を出力する第３出力端子と前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子とを接続する状態及び切断する状態の間で切り替える第７切替手段と、前記第２ＮチャネルＭＯＳトランジスタのゲート端子が前記第３出力端子に接続された状態と当該ゲート端子が接地された状態とを切り替える第８切替手段と、を有し、前記制御手段が、前記印加手段による印加が行われる場合は前記第６切替手段を前記接続する状態に、前記第７切替手段を前記切断する状態に、前記第８切替手段を前記第２ＮチャネルＭＯＳトランジスタのゲート端子が接地された状態に各々切り替え、前記印加手段による印加が行われない場合は前記第６切替手段を前記切断する状態に、前記第７切替手段を前記接続する状態に、前記第８切替手段を前記第２ＮチャネルＭＯＳトランジスタのゲート端子が前記第３出力端子に接続された状態に各々切り替えるように制御するものである。

また、請求項８に記載の発明は、請求項７記載の発明において、前記第６切替手段及び第７切替手段が、トランスファ・ゲート又は３ステート・バッファであるものとしたものである。

一方、上記目的を達成するために、請求項９記載の液滴吐出ヘッドは、請求項１〜請求項８の何れか１項に記載の圧電素子の駆動回路と、前記圧電素子が通常駆動されることにより液滴を吐出するノズルと、を備えている。

一方、上記目的を達成するために、請求項１０記載の液滴吐出装置は、請求項９記載の液滴吐出ヘッドと、画像情報に基づいて前記ノズルから液滴を記録媒体に吐出させるように前記液滴吐出ヘッドを制御するヘッド制御手段と、を備えている。

請求項１、請求項９及び請求項１０に記載の発明によれば、通常駆動時における圧電素子の駆動回路の特性を維持しつつ、本発明を適用しない場合に比較して圧電素子の共振周波数の検出精度を高めることができる、という効果が得られる。

また、請求項２に記載の発明によれば、駆動電圧のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタに対する不要な印加を防止することができる結果、本発明を適用しない場合に比較して高精度に圧電素子の共振周波数の検出することができる、という効果が得られる。

また、請求項３、請求項５及び請求項７に記載の発明によれば、印加可能状態と印加不可能状態との間の切り替えをより一層確実に行うことができる、という効果が得られる。

更に、請求項４、請求項６及び請求項８に記載の発明によれば、印加可能状態と印加不可能状態との間の切り替えをより一層高速に行うことができる、という効果が得られる。

以下、図面を参照して、本発明を実施するための最良の形態について詳細に説明する。本実施形態では、本発明をインクジェット記録装置に適用した場合を例に説明する。

［第１の実施形態］
図１は、本第１の実施形態に係るインクジェット記録装置１２の構成を示す概略構成図である。

同図に示すように、第１の実施形態に係るインクジェット記録装置１２は、筐体１４と、筐体１４内の底部に設けられ、記録用紙Ｐを供給する給紙トレイ１６と、給紙トレイ１６から供給された記録用紙Ｐに画像を記録する画像記録部３０と、画像記録部３０で画像が記録された記録用紙Ｐが排出される排紙トレイ４６とを有する。

画像記録部３０と給紙トレイ１６との間には、所定の給紙経路２２に沿って記録用紙Ｐを搬送する一群の給紙ローラ対２０が設けられ、画像記録部３０と排紙トレイ４６との間には、所定の排紙経路４４に沿って記録用紙Ｐを搬送する一群の排紙ローラ対４２が設けられている。また、最も上流側の給紙ローラ対２０と給紙トレイ１６との間には、記録用紙Ｐを１枚ずつ取り出すピックアップローラ１８が設けられている。

更に、画像記録部３０と給紙トレイ１６との間には、画像記録部３０で画像が記録され、排紙経路４４に送り出された記録用紙Ｐを、搬送経路５２に沿って画像記録部３０の入り口に戻す一群のローラ対５０が設けられている。

画像記録部３０は、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）の各色に対応する４個の記録ヘッド３２を備えている。

画像記録部３０と給紙トレイ１６との間には、４個の記録ヘッド３２においてインクが吐出される吐出領域を通過するように記録用紙Ｐを搬送する搬送コンベア２９が設けられている。

記録ヘッド３２は、記録用紙Ｐの幅に相当する有効印字領域を有する長尺のヘッドで、記録用紙Ｐの幅方向に後述するノズルが複数配列されており、記録用紙Ｐの幅方向の印字領域に一斉にインク滴を吐出するようになっている。記録ヘッド３２と記録用紙Ｐとを搬送コンベア２９によって相対的に移動することで上記インク滴により記録用紙Ｐに画像を記録（画像形成）することができる。

なお、各記録ヘッド３２のインクは、水性インク、油性インク、又は溶剤系インクであり、公知のインクを用いれば良い。

搬送コンベア２９は、駆動ローラ２４、張架ローラ２５、従動ローラ２６及び搬送ベルト２８を備えている。搬送ベルト２８は、駆動ローラ２４、張架ローラ２５及び従動ローラ２６に張り架けられており、搬送ベルト２８は、駆動ローラ２４が回転駆動することにより回転される。

また、搬送ベルト２８を挟んで駆動ローラ２４に相対するように加熱定着ローラ３６が設けられている。なお、搬送ベルト２８は、シームレスベルトであっても、帯状体を環状に接合したシームドベルトであってもよい。

図２は、本第１の実施形態に係るインクジェット記録装置１２における記録ヘッド３２及びその周辺の構成を示す概略構成図である。

記録ヘッド３２は、数百〜数千個の噴射素子を集積したものであり、各噴射素子は、同図の断面図に示すように、圧力室６６にインクを供給するためのインク供給路６４、インクが充填される圧力室６６、圧力室６６からインク滴を噴射させるノズル６８、及び圧力室６６に圧力を加える圧電素子（ピエゾアクチュエータ）６２を有し、圧電素子６２で圧力室６６内を加圧して、ノズル６８からインク滴を吐出するようになっている。

また、噴射素子では、対応する色のインクが充填されたインクタンク５４（図１参照。）から、インク供給路６４を介して圧力室６６にインクが充填され、圧力室６６に連通したノズル６８にインクが供給される。

圧力室６６の壁面の一部は振動板６６Ａからなり、振動板６６Ａに圧電素子６２が設けられており、圧電素子６２によって振動板６６Ａを変形させて振動させることで、圧力室６６内に圧力を加える。この圧電素子６２の振動によって加えられる圧力によって、圧力室６６内に充填されたインクがインク滴としてノズル６８から吐出される一方、圧力室６６にはインク供給路６４を介してインクタンク５４からインクが補充されるようになっている。

また、同図に示されるように、各記録ヘッド３２には、各圧電素子６２に接続され、当該圧電素子６２を駆動させる駆動回路３８が備えられている。

図３は、本第１の実施形態に係るインクジェット記録装置１２の電気系の要部構成を示すブロック図である。

同図に示すように、インクジェット記録装置１２は、ＣＰＵ（中央処理装置）７０ａ、ＲＯＭ（Read Only Memory）７０ｂ、ＲＡＭ（Random Access Memory）７０ｃ、ＮＶＭ（Non Volatile Memory)７０ｄ、通信インタフェース７０ｅ、記録ヘッド制御部７０ｆ、搬送制御部７０ｇ及びＵＩ（ユーザ・インタフェース）パネル７０ｈを含んで構成されている。

ＣＰＵ７０ａは、インクジェット記録装置１２全体の動作を司るものである。ＲＯＭ７０ｂは、インクジェット記録装置１２の作動を制御する制御プログラム、後述する動作モード実行処理プログラムや各種データ等を予め記憶したものである。ＲＡＭ７０ｃは、各種プログラムの実行時のワークエリア等として用いられるものである。ＮＶＭ７０ｄは、装置の電源スイッチが切られても保持しなければならない各種情報を記憶するものである。

通信インタフェース７０ｅは、外部のパーソナル・コンピュータ等の端末装置７２に接続され、端末装置７２から画像情報や各種データ等を受信するためのものである。

記録ヘッド制御部７０ｆは、記録ヘッド３２毎に設けられ、対応する記録ヘッド３２の駆動を制御するものであり、記録用紙Ｐに記録する画像を示す画像情報に基づいて圧電素子６２を通常駆動させるための駆動電圧を駆動電圧端子９０を介して駆動回路３８に印加する。

搬送制御部７０ｇは、ピックアップローラ１８や給紙ローラ対２０等の用紙搬送経路上に設けられたローラを回転駆動させるモータ（図示省略）の作動を制御することにより記録用紙Ｐの搬送を制御するものである。

ＵＩパネル７０ｈは、ディスプレイ上に透過型のタッチパネルが重ねられたタッチパネルディスプレイ等から構成され、各種情報がディスプレイの表示面に表示されると共に、ユーザがタッチパネルに触れることにより所望の情報や指示が入力される。

ＣＰＵ７０ａ、ＲＯＭ７０ｂ、ＲＡＭ７０ｃ、ＮＶＭ７０ｄ、通信インタフェース７０ｅ、記録ヘッド制御部７０ｆ、搬送制御部７０ｇ及びＵＩパネル７０ｈは、システムバスＢＵＳを介して相互に接続されている。従って、ＣＰＵ７０ａは、ＲＯＭ７０ｂ、ＲＡＭ７０ｃ及びＮＶＭ７０ｄへのアクセスと、通信インタフェース７０ｅを介した端末装置７２との各種情報の授受の制御と、記録ヘッド制御部７０ｆを介した記録用紙Ｐに対する画像の記録の制御と、搬送制御部７０ｇを介した記録用紙Ｐの搬送の制御と、ＵＩパネル７０ｈへの各種情報の表示と、ＵＩパネル７０ｈに対するユーザの操作指示内容の把握と、を各々行うことができる。

また、インクジェット記録装置１２は、内部電源７０ｉを備えている。内部電源７０ｉは、内部電源端子７４ａ及び電源供給ラインを介して各部へ駆動用の電力を供給するものである。内部電源７０ｉもまた、上述したシステムバスＢＵＳに接続されている。従って、ＣＰＵ７０ａは、内部電源７０ｉの作動の制御も行うことができる。

なお、内部電源７０ｉは、後述するＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という。）８６ａに印加すべき第１直流電圧としての電圧ＨＶを生成する。

また、インクジェット記録装置１２は、筐体１４の側面に設けられた外部電源端子７６，８０を備えている。外部電源端子７６，８０には、記録ヘッド３２に設けられている圧電素子６２の共振周波数を検出するためのインピーダンス・アナライザ７８が接続されており、インピーダンス・アナライザ７８は、圧電素子６２の周波数を検出する検出モードにおいて、外部電源端子７６，８０に互いに異なる所定電圧を印加する。

図示は省略するが、インピーダンス・アナライザ７８は記録ヘッド制御部７０ｆに接続されており、記録ヘッド制御部７０ｆは、インピーダンス・アナライザ７８による外部電源端子７６，８０の各々への印加電圧を常時監視している。

ここで、本第１の実施形態に係る駆動回路３８の構成について説明する。

図４には、本発明を適用しない場合であって、圧電素子６２を通常駆動させる際の駆動回路及びその周辺の構成が示されている。

同図に示すように、この駆動回路は、ＰＭＯＳ及びＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という。）を備えている。

ＰＭＯＳのソース端子及びバックゲート端子は、内部電源端子７４ａを介して内部電源７０ｉに接続されており、ＰＭＯＳのドレイン端子は、ＮＭＯＳのドレイン端子に接続されている。また、ＮＭＯＳのソース端子及びバックゲート端子は接地されている。また、圧電素子６２はＮＭＯＳと並列に接続されている。更に、ＰＭＯＳ及びＮＭＯＳの各々のゲート端子は、駆動電圧端子９０を介して記録ヘッド制御部７０ｆに接続されている。

圧電素子６２を通常駆動させるとき、ＰＭＯＳ及びＮＭＯＳの各々のゲート端子には記録ヘッド制御部７０ｆにより上記駆動電圧が印加され、ＰＭＯＳのソース端子及びバックゲート端子には内部電源７０ｉから電圧ＨＶが印加される。

同図に示す駆動回路において、上記駆動電圧の電圧レベルがハイレベルである場合はＰＭＯＳがオフ状態でＮＭＯＳがオン状態となるため、圧電素子６２の両端子は接地される。これに対し、上記駆動電圧の電圧レベルがローレベルである場合はＰＭＯＳがオン状態でＮＭＯＳがオフ状態となるため、圧電素子６２には電圧ＨＶが印加される。この結果、記録ヘッド３２が駆動されて、対応するノズルからインク滴が吐出される。

一方、図５には、本発明を適用しない場合で、かつ注目ノズルの圧電素子６２の周波数を検出する際の駆動回路及びその周辺の構成が示されている。

同図（ａ）示す駆動回路は、図４に示す駆動回路と比較して、ＰＭＯＳのソース端子及びバックゲート端子が内部電源７０ｉに接続されている点に代えてＰＭＯＳのソース端子及びバックゲート端子がインピーダンス・アナライザ７８の出力端子に接続されている点、ＰＭＯＳ及びＮＭＯＳの各々のゲート端子が記録ヘッド制御部７０ｆに接続されている点に代えてＰＭＯＳ及びＮＭＯＳの各々のゲート端子が接地されている点のみが異なっている。なお、圧電素子６２の接地側の端子８２にはインピーダンス・アナライザ７８の入力端子が接続されている。また、全ての圧電素子６２の各端子８２は共通のグランドに接続されている。

検出モードでは、検出対象の圧電素子６２以外の圧電素子６２に対応する駆動回路のＰＭＯＳ及びＮＭＯＳが所定の状態（一例として、ＰＭＯＳがオフ状態、ＮＭＯＳがオン状態）にされ、インピーダンス・アナライザ７８によって検出対象の圧電素子６２に対応する駆動回路のＰＭＯＳのソース端子及びバックゲート端子に電圧ＨＶに交流電圧ｖ_inを重畳した電圧ＨＶ+ｖ_inが印加される。これによって、インピーダンス・アナライザ７８では、検出対象の圧電素子６２に流れる電流ｉが検出され、電圧ＨＶ+ｖ_in及び電流ｉに基づいてゲインが算出されることにより周波数が検出される。

なお、この場合、実際には、図４に示した駆動回路と図５（ａ）に示した駆動回路が組み合わされ、スイッチ素子（図示省略）にて図４の回路構成と図５（ａ）の回路構成が、その動作モードに応じて切り替えられる。つまり、駆動回路は、圧電素子６２を通常駆動させる通常駆動モードのときには図４に示す回路構成となり、検出モードのときには図５に示す回路構成となる。

図５（ａ）に示す駆動回路において、圧電素子６２の共振周波数を検出するとき、ＰＭＯＳのソース端子及びバックゲート端子に、電圧ＨＶ+v_inを印加した場合、ＰＭＯＳはオン状態でＮＭＯＳはオフ状態となるため、ＮＭＯＳを無視することができ、この場合、図５（ａ）に示す回路は図５（ｂ）に示す回路とみなすことができる。更に、ＰＭＯＳは飽和領域で駆動されるため、図５（ｂ）に示す回路を図５（ｃ）に示す回路とみなすことができる。

なお、図５において、ｇ_ｍはＰＭＯＳの相互コンダクタンスを、Ｒ_pはＰＭＯＳのドレイン端子とソース端子との間の抵抗を、Ｖ_outは電圧ＨＶを駆動回路に印加したときの圧電素子６２に印加される電圧を、ｖ_outは交流電圧ｖ_inを駆動回路に印加したときの圧電素子６２に印加される電圧を、各々示している。

ところで、従来、以上のような駆動回路により駆動される圧電素子６２の共振周波数を検出する方法として、ゲインＡ（ω）（＝（ｖ_out／ｖ_in））を算出していた。なお、ωは交流電圧ｖ_inの周波数を示している。

ゲインＡ（ω）は以下の（１）〜（４）式に示す演算式から算出される。なお、（１）〜（４）式において、ｉ_dはＰＭＯＳのドレイン端子とソース端子との間に流れる電流の変動量を、Ｃは圧電素子６２の静電容量を、ω_pは圧電素子６２の容量成分と、ＰＭＯＳ及びＮＭＯＳを有する合成回路の抵抗とから決まる遮断周波数を、各々示している。

図６は、インピーダンス・アナライザ７８により圧電素子６２の共振周波数を検出したときの（３）式におけるゲインＡ（ω）と周波数ωとの関係を示すグラフである。なお、図６のω_cは検出対象とする圧電素子６２の共振周波数である。

同図に示すように、本発明を適用していない駆動回路を用いて圧電素子６２の共振周波数ω_cを検出する場合、一般的にＲ_pは圧電素子６２を通常駆動させるときの波形生成の都合上数百ｋΩで、圧電素子６２の静電容量は数百ｐＦ程度であるため、遮断周波数ω_pが５００ｋＨＺ程度になり、共振周波数ω_cは６００ｋＨＺ付近にあるため、遮断周波数ω_p＜共振周波数ω_cとなってしまい、共振周波数ω_cを特定することが困難である。

そこで、本第１の実施形態に係るインクジェット記録装置１２では、駆動回路３８を図７に示す回路構成としている。

図７には、本第１の実施形態に係るインクジェット記録装置１２の駆動回路３８及びその周辺の構成が示されている。

同図（ａ）に示すように、駆動回路３８は、ＰＭＯＳ８６ａ、ＮＭＯＳ８６ｂ、駆動電圧端子９０、トランスファ・ゲート９２ａ、９２ｂ及びバッファ９４を備えている。

ＰＭＯＳ８６ａのソース端子及びバックゲート端子は、内部電源端子７４ａを介して内部電源７０ｉに接続されており、ＰＭＯＳ８６ａのドレイン端子は、ＮＭＯＳ８６ｂのドレイン端子に接続されている。また、ＮＭＯＳ８６ｂのソース端子及びバックゲート端子は接地されている。また、ＰＭＯＳ８６ａのゲート端子は外部電源端子７６を介してインピーダンス・アナライザ７８の出力端子に接続されており、ＮＭＯＳ８６ｂのゲート端子は外部電源端子８０を介してインピーダンス・アナライザ７８の出力端子に接続されている。

また、記録ヘッド制御部７０ｆは、駆動電圧端子９０、バッファ９４及びトランスファ・ゲート９２ａを介してＰＭＯＳ８６ａのゲート端子に接続されている。また、記録ヘッド制御部７０ｆは、駆動電圧端子９０、バッファ９４及びトランスファ・ゲート９２ｂを介してＮＭＯＳ８６ｂのゲート端子に接続されている。また、圧電素子６２はＮＭＯＳ８６ｂと並列に接続されている。なお、圧電素子６２の端子８２はインピーダンス・アナライザ７８の入力端子に接続されている。

トランスファ・ゲート９２ａ、９２ｂは、記録ヘッド制御部７０ｆによる上記駆動電圧のＰＭＯＳ８６ａ及びＮＭＯＳ８６ｂへの印加を可能にする印加可能状態とＣＰＵ７０ａによる上記駆動電圧のＰＭＯＳ８６ａ及びＮＭＯＳ８６ｂへの印加を不可能にする印加不可能状態との間で記録ヘッド制御部７０ｆによる印加状態を切り替えるものである。

トランスファ・ゲート９２ａは、記録ヘッド制御部７０ｆの上記駆動電圧を出力する駆動電圧端子９０とＰＭＯＳ８６ａのゲート端子とを接続状態（以下、「オン状態」とも言う。）及び切断状態（以下、「オフ状態」とも言う。）の間で切り替えるものであり、トランスファ・ゲート９２ｂは、駆動電圧端子９０とＮＭＯＳ８６ｂのゲート端子とを接続する状態及び切断する状態の間で切り替えるものである。

なお、本第１の実施形態に係るインクジェット記録装置１２では、トランスファ・ゲート９２ａ、９２ｂをオン状態とすることにより上記印加可能状態となり、トランスファ・ゲート９２ａ、９２ｂをオフ状態とすることにより上記印加不可能状態となる。

ここで、トランスファ・ゲート９２ａ、９２ｂの回路構成について説明する。なお、トランスファ・ゲート９２ａ、９２ｂの回路構成は同じであるので、ここではトランスファ・ゲート９２ａを例に挙げて説明する。

図８には、本第１の実施形態に係るインクジェット記録装置１２における駆動回路３８のトランスファ・ゲート９２ａの回路構成が示されている。

同図に示すように、トランスファ・ゲート９２ａは、ＰＭＯＳ９６ａ及びＮＭＯＳ９６ｂを含んで構成されている。

トランスファ・ゲート９２ａでは、信号線９８にＰＭＯＳ９６ａ及びＮＭＯＳ９６ｂが並列接続されており、信号線９８の一端を入力端子とし、他端を電圧印加点としている。また、ＰＭＯＳ９６ａのバックゲート端子は電源ラインＶＤＤに接続されており、ＮＭＯＳ９６ｂのバックゲート端子は接地されている。

ＮＭＯＳ９６ｂのゲート端子には記録ヘッド制御部７０ｆからゲート制御信号Ｅが、ＰＭＯＳ９６ａのゲート端子にはゲート制御信号Ｅを図示しないインバータで反転させた信号であるゲート制御信号ＥＮが各々入力される。従って、トランスファ・ゲート９２ａは、ゲート制御信号Ｅ及びゲート制御信号ＥＮの信号レベルに応じて、上記接続状態及び上記切断状態の間で切り替えられる。

図９は、本第１の実施形態に係るインクジェット記録装置１２の駆動回路３８が搭載されているＩＣチップにおける駆動回路３８が占める領域とトランスファ・ゲート９２ａ、９２ｂが占める領域とを示す模式図である。なお、図９では、ＩＣチップにおける駆動回路３８が占める領域を「駆動回路エリア」と表記し、トランスファ・ゲート９２ａ、９２ｂが占める領域を「スイッチエリア」と表記している。

同図に示すように、トランスファ・ゲート９２ａ、９２ｂは、ＩＣチップのサイズをほとんど増大させることなく駆動回路３８に組み込まれている。

一方、本第１の実施形態に係るインクジェット記録装置１２では、検出モードにおいて、検出対象とする圧電素子６２に対応する遮断周波数が当該圧電素子６２の共振周波数を超えるように、インピーダンス・アナライザ７８から外部電源端子７６を介してＰＭＯＳ８６ａのゲート端子にＰＭＯＳ８６ａをオフ状態にするものとして予め定められた第２直流電圧としての電圧Ｖ_biasが印加され、かつＮＭＯＳ８６ｂのゲート端子に当該ＮＭＯＳ８６ｂをオン状態にする第１交流電圧ｖ_inが直流電圧Ｖ_inに重畳されて印加される。

なお、本第１の実施形態に係るインクジェット記録装置１２では、インピーダンス・アナライザ７８による印加が行われる場合は上記印加不可能状態となり、インピーダンス・アナライザ７８による印加が行われない場合は上記印加可能状態となるようにトランスファ・ゲート９２ａ、９２ｂを記録ヘッド制御部７０ｆにより制御している。

ところで、本第１の実施形態に係るインクジェット記録装置１２の記録ヘッド３２において圧電素子６２の共振周波数を測定するときに、上記印加不可能状態にしてからＰＭＯＳ８６ａのゲート端子に電圧Ｖ_biasを印加し、かつＮＭＯＳ８６ｂのゲート端子に電圧Ｖ_in+ｖ_inを印加した場合、ＰＭＯＳ８６ａは一定の抵抗とみなすことができ、この場合、図７（ａ）に示す回路は図７（ｂ）に示す回路とみなすことができる。更に、ＮＭＯＳ８６ｂは飽和領域で駆動されるため、図７（ｂ）に示す回路は図７（ｃ）に示す回路とみなすことができる。

なお、図７において、Ｒ_nはＮＭＯＳ８６ｂのドレイン端子とソース端子との間の抵抗を、Ｒ_pはＰＭＯＳ８６ａのドレイン端子とソース端子との間の抵抗を、ｇ_ｍはＮＭＯＳ８６ｂの相互コンダクタンスを、Ｖ_outはＶ_inを駆動回路３８に印加したときに圧電素子６２に印加される電圧を、ｖ_outはｖ_inを印加したときに圧電素子６２に印加される電圧を、各々示している。

この場合、ゲインＡ（ω）は以下の（５）〜（１１）式に示す演算式から算出される。なお、（５）〜（１１）式において、ωは第１交流電圧ｖ_inの周波数を、ｉ_pはＰＭＯＳ８６ａのドレイン端子とソース端子との間に流れる電流の変動量を、ｉ_nはＮＭＯＳ８６ｂのドレイン端子とソース端子との間に流れる電流の変動量を、ｉ_cは圧電素子６２のチャージ電流の変動量を、Ｃは圧電素子６２の静電容量を、ω_pは圧電素子６２の容量成分と、ＰＭＯＳ８６ａ及びＮＭＯＳ８６ｂを有する合成回路の抵抗とから決まる遮断周波数を、各々示している。

次に、図１０を参照して、本第１の実施形態に係るインクジェット記録装置１２の作用を説明する。なお、図１０は、検出モードの実行指示が入力されるか、又は画像形成処理を実行する際にインクジェット記録装置１２の記録ヘッド制御部７０ｆにより実行される動作モード実行処理プログラムの処理の流れを示すフローチャートであり、当該プログラムはＲＯＭ７０ｂの所定領域に予め記憶されている。

同図のステップ２００では、所定条件を満足したか否かを判定し、肯定判定となった場合にはステップ２０２へ移行する一方、否定判定となった場合にはステップ２０４へ移行する。なお、本第１の実施形態に係るインクジェット記録装置１２では、上記所定条件として、電圧Ｖ_bias及び電圧Ｖ_in+ｖ_inが所定の電圧レベル（例えば、グランドレベル）を超えるとの条件を適用している。

ステップ２０４では、上記印加可能状態であるか否かを判定し、肯定判定となった場合にはステップ２０６へ移行する一方、否定判定となった場合には上記印加不可能状態とみなしてステップ２０８へ移行する。

ステップ２０８では、上記印加不可能状態から上記印加可能状態への切り替えを行い、その後にステップ２０６へ移行する。

ステップ２０６では、上記駆動電圧をＰＭＯＳ８６ａ及びＮＭＯＳ８６ｂに印加することにより圧電素子６２を通常駆動させる通常駆動モード処理を実行し、その後に本動作モード実行処理プログラムを終了する。

一方、ステップ２０２では、上記印加可能状態であるか否かを判定し、肯定判定となった場合にはステップ２１０へ移行する一方、否定判定となった場合には上記印加不可能状態とみなしてステップ２１０の処理を実行せずにステップ２１２へ移行する。

ステップ２１０では、上記印加可能状態から上記印加不可能状態への切り替えを行い、その後にステップ２１２へ移行する。

ステップ２１２では、インピーダンス・アナライザ７８による検出対象の圧電素子６２の周波数を検出する検出モード処理を実行し、その後に本動作モード実行処理プログラムを終了する。

なお、本第１の実施形態に係るインクジェット記録装置１２では、検出モード処理として、検出対象の圧電素子６２以外の圧電素子６２に対応する駆動回路３８のＰＭＯＳ８６ａ及びＮＭＯＳ８６ｂが所定の状態（一例として、ＰＭＯＳ８６ａがオフ状態、かつＮＭＯＳ８６ｂがオン状態）となるように制御を行い、かつ、インピーダンス・アナライザ７８に対して、ＰＭＯＳ８６ａのゲート端子に電圧Ｖ_biasを印加させると共に、ＮＭＯＳ８６ｂのゲート端子に電圧Ｖ_in+ｖ_inを印加させた状態で、検出対象の圧電素子６２に流れる電流ｉを検出させ、電圧Ｖ_in+ｖ_in及び電流ｉに基づいてゲインを算出させることにより周波数を検出させる処理を適用している。

また、本第１の実施形態に係るインクジェット記録装置１２では、インピーダンス・アナライザ７８に（１０）式及び（１１）式により予め定められた遮断周波数が設定されており、インピーダンス・アナライザ７８により周波数を０（零）から当該遮断周波数まで掃引することにより圧電素子６２の共振周波数を検出するようにしている。

また、本第１の実施形態に係るインクジェット記録装置１２では、図示は省略するがＣＰＵ７０ａとインピーダンス・アナライザ７８とが接続されており、インピーダンス・アナライザ７８により圧電素子６２の共振周波数が検出されると、その検出結果を示す情報がＣＰＵ７０ａに出力される。そして、ＣＰＵ７０ａは当該情報を受信すると当該情報をＮＶＭ７０ｄに記憶する処理を行う。

上記検出モード処理を実行してインピーダンス・アナライザ７８で１つの圧電素子６２の共振周波数を検出すると、（１１）式においてＲ_p＝Ｒ_nの場合、Ｒ_eff＝Ｒ_p/2＝Ｒ_n/2になるので、（１０）式によれば、遮断周波数ω_pが本発明を適用していない駆動回路を用いたときの圧電素子６２に対応する遮断周波数、すなわち、（４）式の遮断周波数ω_pの約２倍になり、図１１に示すように、圧電素子６２に対応する遮断周波数ω_pが当該圧電素子６２の共振周波数ω_cを超えることになる。これにより、従来の場合と比較して共振周波数ω_cが特定し易くなる。

次に、共振周波数ω_cの利用形態の一例について説明する。

図１２は、圧電素子６２を通常駆動させているときの圧電素子６２の充放電の状況を示す波形図である。

同図に示すＴ１、Ｔ３は、圧電素子６２の放電が開始されてから充電が開始されるまでの時間を示しており、Ｔ２は、圧電素子６２の充電が開始されてから放電が開始されるまでの時間を示している。

Ｔ１、Ｔ２、Ｔ３は、共振周波数ω_cを用いて調整することが可能である。以下、具体的に説明する。

共振周波数の基準値をω_c0としたときのＴ１、Ｔ２、Ｔ３をそれぞれＴ１₀、Ｔ２₀、Ｔ３₀とし、共振周波数の実測値ω_cとω_c0のずれ量をΔωとすると、Δωは（１２）式に示す演算式から算出される。

Ｔ１、Ｔ２、Ｔ３は、（１３）式に示す演算式から算出される。

（１２）式及び（１３）式からも明らかなように、Ｔ１、Ｔ２、Ｔ３は、ω_cとω_c0のずれ量分だけ調整することができ、この結果として圧電素子６２の充放電の速度を調整することができる。

なお、本第１の実施形態では、駆動回路３８にトランスファ・ゲート９２ａ、９２ｂを組み込み、トランスファ・ゲート９２ａ、９２ｂを用いて上記印加可能状態と上記印加不可能状態とを切り替える場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、トランスファ・ゲート９２ａ、９２ｂに代えて３ステート・バッファが組み込まれた駆動回路を適用しても良い。

図１３には、この場合の駆動回路３８ａ及びその周辺の構成例が示されている。なお、図１３に示す駆動回路３８ａは、図７に示す駆動回路３８に比較して、バッファ９４を除いた点、トランスファ・ゲート９２ａに代えて３ステート・バッファ１０２ａを設けた点、トランスファ・ゲート９２ｂに代えて３ステート・バッファ１０２ｂを設けた点のみが異なっている。

同図に示すように、３ステート・バッファ１０２ａの出力端子はＰＭＯＳ８６ａのゲート端子に接続されており、３ステート・バッファ１０２ａの入力端子は駆動電圧端子９０を介して記録ヘッド制御部７０ｆに接続されている。また、３ステート・バッファ１０２ａの制御端子は記録ヘッド制御部７０ｆに接続されており、記録ヘッド制御部７０ｆから制御信号Ｅが入力される。

３ステート・バッファ１０２ｂの出力端子はＰＭＯＳ８６ｂのゲート端子に接続されており、３ステート・バッファ１０２ｂの入力端子は駆動電圧端子９０を介して記録ヘッド制御部７０ｆに接続されている。また、３ステート・バッファ１０２ｂの制御端子は記録ヘッド制御部７０ｆに接続されており、記録ヘッド制御部７０ｆから制御信号Ｅが入力される。

ここで、３ステート・バッファ１０２ａ、１０２ｂの回路構成について説明する。なお、３ステート・バッファ１０２ａ、１０２ｂの回路構成は同じであるので、ここでは３ステート・バッファ１０２ａを例に挙げて説明する。

図１４は、図１３に示す駆動回路３８の３ステート・バッファ１０２ａの回路構成の一例を示す回路図である。

同図に示すように、３ステート・バッファ１０２ａは、ＰＭＯＳ１０４ａ、ＮＭＯＳ１０４ｂ、ＮＡＮＤゲート１０６、ＮＯＲゲート１０８、ＮＯＴゲート１１０及び出力端子１１２を含んで構成されている。

ＰＭＯＳ１０４ａのソース端子及びバックゲート端子は電源ラインＶＤＤに接続されており、ＰＭＯＳ１０４ａのドレイン端子は、ＮＭＯＳ１０４ｂのドレイン端子に接続されている。また、ＮＭＯＳ１０４ｂのソース端子及びバックゲート端子は接地されている。また、ＰＭＯＳ１０４ａのドレイン端子とＮＭＯＳ１０４ｂのドレイン端子との接続点には出力端子１１２が接続されている。

ＰＭＯＳ０１４ａのゲート端子はＮＡＮＤゲート１０６の出力端子に接続されている。また、ＮＡＮＤゲート１０６の一方の入力端子はＮＯＲゲート１０８の一方の入力端子に接続されている。

ＮＡＮＤゲート１０６の他方の入力端子には記録ヘッド制御部７０ｆから制御信号Ｅが、ＮＯＲゲート１０８の他方の入力端子には制御信号Ｅを図示しないインバータで反転させた信号である制御信号ＥＮが各々入力される。

ＮＡＮＤゲート１０６の一方の入力端子とＮＯＲゲート１０８の一方の入力端子との接続点にはＮＯＴゲート１１０の出力端子が接続されている。ＮＯＴゲート１１０の入力端子には記録ヘッド制御部７０ｆから上記駆動電圧が入力される。

以上のように構成された３ステート・バッファは、制御信号Ｅの信号レベルがハイレベルである場合は導通状態となり、制御信号Ｅの信号レベルがローレベルである場合はハイ・インピーダンス状態となる。

従って、上記印加可能状態にするためには３ステート・バッファ１０２ａ、１０２ｂを上記導通状態にすれば良く、上記印加不可能状態にするためには３ステート・バッファ１０２ａ、１０２ｂを上記ハイ・インピーダンス状態にすれば良い、ということになる。

また、本第１の実施形態では、トランスファ・ゲート９２ａ、９２ｂを用いて上記印加可能状態及び上記印加不可能状態を切り替える場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、トランスファ・ゲート９２ａ、９２ｂを用いずに、上記印加可能状態とする場合には記録ヘッド制御部７０ｆが上記駆動電圧を出力し、上記印加不可能状態とする場合には記録ヘッド制御部７０ｆが上記駆動電圧を出力しないようにしても良い。

［第２の実施形態］
上記第１の実施形態では、圧電素子６２の共振周波数を検出するとき、圧電素子６２に対応する遮断周波数が共振周波数を超えるように、ＰＭＯＳ８６ａのゲート端子に電圧Ｖ_biasを印加し、かつＮＭＯＳ８６ｂのゲート端子に第１交流電圧ｖ_inを印加することができる回路構成とした駆動回路３８を用いた場合の形態例を挙げて説明したが、本第２の実施形態では、圧電素子６２の共振周波数を検出するとき、上記第１の実施形態に係る駆動回路３８に代えて当該駆動回路３８の回路構成とは異なる回路構成の駆動回路を用いて圧電素子６２に対応する遮断周波数が共振周波数を超えるようにする場合の形態例について説明する。

なお、本第２の実施形態に係るインクジェット記録装置の構成は駆動回路３８に代えて駆動回路３８Ａが適用されている点以外は上記第１の実施形態に係るインクジェット記録装置１２と同様に構成されている。以下では、上記第１の実施形態と同様の構成要素については同一の符号を付して、その説明を省略する。

図１５は、本第２の実施形態に係るインクジェット記録装置１２の記録ヘッド３２の概略構成を示す構成図である。

同図（ａ）に示すように、駆動回路３８Ａは、ＰＭＯＳ１１０ａ、ＮＭＯＳ１１０ｂ、トランスファ・ゲート１１２ａ、１１２ｂ、１１２ｃ及びバッファ９４を備えている。

ＰＭＯＳ１１０ａのソース端子及びバックゲート端子は、内部電源端子７４ａを介して内部電源７０ｉに接続されており、ＰＭＯＳ１１０ａのドレイン端子は、ＮＭＯＳ１１０ｂのドレイン端子に接続されている。また、ＮＭＯＳ８６ｂのバックゲート端子は接地されている。

ＰＭＯＳ１１０ａ及びＮＭＯＳ１１０ｂの各々のゲート端子は、トランスファ・ゲート１１２ａ及び内部電源端子７４ａを介して内部電源７０ｉに接続されている。また、ＰＭＯＳ１１０ａのゲート端子は、トランスファ・ゲート１１２ｂ、バッファ９４及び駆動電圧端子９０を介して記録ヘッド制御部７０ｆに接続されている。

ＮＭＯＳ１１０ｂのソース端子は、トランスファ・ゲート１１２ｃを介して接地されている。また、ＮＭＯＳ１１０ｂのソース端子は、外部電源端子８０を介してインピーダンス・アナライザ７８に接続されている。また、圧電素子６２はＮＭＯＳ１１０ｂと並列に接続されている。

トランスファ・ゲート１１２ａ、１１２ｂ、１１２ｃは、上記印加可能状態と上記印加不可能状態との間で記録ヘッド制御部７０ｆによる上記駆動電圧の印加状態を切り替えるものであり、上記第１の実施形態で説明したトランスファ・ゲート９２ａ、９２ｂと同様の構成となっている。

トランスファ・ゲート１１２ａは、内部電源端子７４ａとＰＭＯＳ１１０ａ及びＮＭＯＳ１１０ｂの各々のゲート端子とを接続する状態及び切断する状態の間で切り替えるものであり、トランスファ・ゲート１１２ｂは、バッファ９４とＰＭＯＳ１１０ａのゲート端子とを接続する状態及び切断する状態の間で切り替えるものであり、トランスファ・ゲート１１２ｃは、ＮＭＯＳ１１０ｂのソース端子とグランドとを接続する状態及び切断する状態の間で切り替えるものである。

なお、本第２の実施形態に係るインクジェット記録装置１２では、トランスファ・ゲート１１２ａをオフ状態、トランスファ・ゲート１１２ｂ、１１２ｃをオン状態とすることにより上記印加可能状態となり、トランスファ・ゲート１１２ａをオン状態、トランスファ・ゲート１１２ｂ、１１２ｃをオフ状態にすることにより上記印加不可能状態となる。

一方、本第２の実施形態に係るインクジェット記録装置１２では、圧電素子６２の共振周波数を検出するとき、圧電素子６２に対応する遮断周波数が当該圧電素子６２の共振周波数を超えるように、インピーダンス・アナライザ７８から外部電源端子８０を介してＮＭＯＳ１１０ｂのソース端子に第２交流電圧ｖ_inが直流電圧Ｖ_inに重畳されて印加される。

また、本第２の実施形態に係るインクジェット記録装置１２では、圧電素子６２の共振周波数を検出するときに、上記印加不可能状態にしてからＮＭＯＳ１１０ｂのソース端子に電圧Ｖ_in+ｖ_inを印加した場合、ＰＭＯＳ１１０ａはオフ状態、ＮＭＯＳ１１０ｂはオン状態となり、ＰＭＯＳ１１０ａは無視できるため、この場合、図１５（ａ）に示す回路は図１５（ｂ）に示す回路とみなすことができる。更に、ＮＭＯＳ１１０ｂは飽和領域で駆動されるため、図１５（ｂ）に示す回路は図１５（ｃ）に示す回路とみなすことができる。

なお、図１５（ｃ）において、Ｒ_nはＮＭＯＳ１１０ｂのドレイン端子とソース端子との間の抵抗を、ｇ_ｍはＮＭＯＳ１１０ｂの相互コンダクタンスを、Ｖ_outはＶ_inが印加されたときに圧電素子６２に印加される電圧を、ｖ_outはｖ_inが印加されたときに圧電素子６２に印加される電圧を、各々示している。

この場合、ゲインＡ（ω）は以下の（１４）〜（１７）式に示す演算式から算出される。なお、（１４）〜（１７）式において、ωは第２交流電圧ｖ_inの周波数を、ｉ_dはＮＭＯＳ１１０ｂのドレイン端子とソース端子との間に流れる電流の変動量を、Ｃは圧電素子６２の静電容量を、ω_pは圧電素子６２の容量成分と、ＰＭＯＳ１１０ａ及びＮＭＯＳ１１０ｂを有する合成回路の抵抗とから決まる遮断周波数を、各々示している。

次に本第２の実施形態に係るインクジェット記録装置１２の作用を説明する。

本第２の実施形態に係るインクジェット記録装置１２は、記録ヘッド制御部７０ｆにより上記第１の実施形態で説明した動作モード実行処理プログラムを実行することにより上記第１の実施形態に係るインクジェット記録装置１２と同様に動作する。

ここで、上記検出モード処理を実行してインピーダンス・アナライザ７８で１つの圧電素子６２の共振周波数を検出すると、（１７）式に示されているように遮断周波数ω_pはＰＭＯＳ１１０ａ及びＮＭＯＳ１１０ｂのオン抵抗に依存しないため、ｇ_ｍを適当に定めることで、共振周波数ω_c＜遮断周波数ω_pとなる。これにより、従来の場合と比較して圧電素子６２の共振周波数ω_cが特定し易くなる。

なお、本第２の実施形態では、駆動回路３８ＡにＰＭＯＳ及びＮＭＯＳを１つずつ組み込まれた場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、駆動回路３８Ａに代えて１つのＰＭＯＳ及び２つのＮＭＯＳが組み込まれた駆動回路を適用しても良い。

図１６には、本第２の実施形態に係るインクジェット記録装置１２の駆動回路３８Ｂ及びその周辺の構成が示されている。なお、図１６に示す駆動回路３８Ｂは、図１５（ａ）に示す駆動回路３８Ａと比較して、ＮＭＯＳ１１０ｃ及び切替回路１１４が新たに設けられている点のみが異なっている。

同図に示すように、ＮＭＯＳ１１０ｂにはＮＭＯＳ１１０ｃが直列に接続されている。ＮＭＯＳ１１０ｂのソース端子はＮＭＯＳ１１０ｃを介して接地されている。

切替回路１１４は２つの入力端子と１つの出力端子を備えており、当該出力端子はＮＭＯＳ１１０ｃのゲート端子に接続されている。切替回路１１４の一方の入力端子はバッファ９４及び駆動電圧端子９０を介して記録ヘッド制御部７０ｆに接続されており、他方の入力端子は接地されている。

切替回路１１４は、ＮＭＯＳ１１０ｃのゲート端子がバッファ９４及び駆動電圧端子９０を介して記録ヘッド制御部７０ｆに接続された状態と当該ゲート端子が接地された状態とを切り替えるものである。

図１７は、図１６に示す駆動回路３８Ｂの切替回路１１４の回路構成の一例を示す回路図である。

同図に示すように、切替回路１１４は、トランスファ・ゲート１１４ａ、１１４ｂ、バッファ１１４ｃ及びＮＯＴゲート１１４ｄを含んで構成されている。

トランスファ・ゲート１１４ａ、１１４ｂの各出力端子はバッファ１１４ｃの入力端子に接続されている。また、バッファ１１４ｃの出力端子ＯＵＴはＮＭＯＳ１１０ｃのゲート端子に接続されている。

トランスファ・ゲート１１４ａの入力端子ＩＮ１はバッファ９４を介して端子９０が接続されている。また、トランスファ・ゲート１１４ｂの入力端子ＩＮ２は接地されている。

トランスファ・ゲート１１４ａには記録ヘッド制御部７０ｆから制御信号Ｅが入力され、トランスファ・ゲート１１４ｂには記録ヘッド制御部７０ｆからの制御信号ＥがＮＯＴゲート１１４ｄで反転された信号が入力される。

従って、トランスファ・ゲート１１４ａがオン状態のときにはトランスファ・ゲート１１４ｂがオフ状態となり、この場合、ＮＭＯＳ１１０ｃのゲート端子がバッファ９４及び駆動電圧端子９０を介して記録ヘッド制御部７０ｆに接続された状態となる。一方、トランスファ・ゲート１１４ａがオフ状態のときにはトランスファ・ゲート１１４ｂがオン状態となり、この場合、ＮＭＯＳ１１０ｃのゲート端子が接地された状態となる。

以上のように構成された駆動回路３８Ｂにおいて、上記印加可能状態にするためには、トランスファ・ゲート１１２ａをオフ状態、トランスファ・ゲート１１２ｂをオン状態にすると共に、切替回路１１４によりＮＭＯＳ１１０ｃのゲート端子がバッファ９４及び駆動電圧端子９０を介して記録ヘッド制御部７０ｆに接続された状態にすれば良く、上記印加不可能状態にするためには、トランスファ・ゲート１１２ａをオン状態、トランスファ・ゲート１１２ｂをオフ状態にすると共に、切替回路１１４によりＮＭＯＳ１１０ｃのゲート端子が接地された状態にすれば良い。

また、本第２の実施形態では、トランスファ・ゲート１１２ａ、１１２ｂ、１１２ｃを用いて上記印加可能状態及び上記印加不可能状態を切り替える場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、トランスファ・ゲート１１２ａ、１１２ｂ、１１２ｃを用いずに、上記印加可能状態とする場合には記録ヘッド制御部７０ｆが上記駆動電圧を出力し、上記印加不可能状態とする場合には記録ヘッド制御部７０ｆが上記駆動電圧を出力しないようにしても良い。

また、本第２の実施形態では、トランスファ・ゲート１１２ａ、１１２ｂ、１１２ｃを用いる場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、トランスファ・ゲート１１２ａ、１１２ｂ、１１２ｃのうちの少なくとも１つを３ステート・バッファとしても良い。

以上、本発明を上記各実施形態を用いて説明したが、本発明の技術的範囲は上記各実施形態に記載の範囲には限定されない。発明の主旨を逸脱しない範囲で上記各実施形態に多様な変更または改良を加えることができ、当該変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記各実施形態は、特許請求の範囲に記載された発明を限定するものではなく、また、上記各実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における状況に応じた組み合わせにより種々の発明を抽出できる。上記実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

例えば、上記各実施形態では、圧電素子６２に流れる電流ｉを測定することによりゲインを算出して周波数を検出する形態例を挙げて説明したが、本発明はこれに限定されるものではなく、圧電素子６２の端子間電圧を測定することによりゲインを算出して周波数を検出するようにしても良い。

その他、上記各実施形態で説明したインクジェット記録装置１２の構成（図１〜図３参照。）は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることは言うまでもない。

また、上記各実施形態で説明した動作モード実行処理プログラムの処理の流れ（図１０参照。）も一例であり、本発明の主旨を逸脱しない範囲内において不要なステップを削除したり、新たなステップを追加したり、処理順序を入れ替えたりすることができることは言うまでもない。

また、上記各実施形態では、液滴吐出装置として液滴としてインク滴を吐出するインクジェット記録装置を例に説明したが、本発明は、これに限らず、各種の液体をノズルから吐出する任意の構成の液滴吐出装置に適用することができる。

実施形態に係るインクジェット記録装置の構成を示す概略構成図である。 実施形態に係るインクジェット記録装置の記録ヘッドの要部構成を示す概略断面図である。 第１の実施形態に係るインクジェット記録装置の電気系の要部構成を示すブロック図である。 本発明を適用しない場合の、圧電素子を通常駆動させるときの駆動回路及びその周辺の構成を示す構成図である。 本発明を適用しない場合の、圧電素子の共振周波数を検出するときの駆動回路及びその周辺の構成を示す構成図である。 インピーダンス・アナライザを用いて圧電素子の共振周波数を検出したときの（３）式におけるＡ（ω）とωとの関係を示すグラフである。 第１の実施形態に係るインクジェット記録装置の駆動回路及びその周辺の構成を示す構成図である。 第１の実施形態に係るインクジェット記録装置における駆動回路のトランスファ・ゲートの回路構成を示す回路図である。 第１の実施形態に係るインクジェット記録装置の駆動回路が搭載されているＩＣチップにおける駆動回路が占める領域とトランスファ・ゲートが占める領域とを示す模式図である。 第１の実施形態に係る動作モード実行処理プログラムの処理の流れを示すフローチャートである。 第１の実施形態に係るインクジェット記録装置の圧電素子の共振周波数をインピーダンス・アナライザで検出したときのゲインと周波数との関係を示すグラフである。 第１の実施形態に係るインクジェット記録装置の圧電素子を通常駆動させているときの圧電素子の充放電の状況を示す波形図である。 第１の実施形態に係るインクジェット記録装置の駆動回路及びその周辺の別の構成を示す構成図である。 第１の実施形態に係るインクジェット記録装置の駆動回路の３ステート・バッファの回路構成を示す回路図である。 第２の実施形態に係るインクジェット記録装置の駆動回路及びその周辺の構成を示す構成図である。 第２の実施形態に係るインクジェット記録装置の駆動回路及びその周辺の別の構成を示す構成図である。 第２の実施形態に係るインクジェット記録装置の駆動回路の切替回路の回路構成を示す回路図である。

符号の説明

１２ インクジェット記録装置（液滴吐出装置）
３２ 記録ヘッド（液滴吐出ヘッド）
３８ 駆動回路
６２ 圧電素子
６８ ノズル
７０ａ ＣＰＵ（ヘッド制御手段）
７０ｆ 記録ヘッド制御部（第２印加手段、制御手段）
７０ｉ 内部電源（電源、印加手段）
７４ａ 内部電源端子（第１出力端子）
７８ インピーダンス・アナライザ（印加手段）
８２ 端子（第２出力端子）
８６ａ，１１０ａ ＰＭＯＳ
８６ｂ，１１０ｂ ＮＭＯＳ
９０ 駆動電圧端子（第３出力端子）
９２ａ トランスファ・ゲート（切替手段、第１切替手段）
９２ｂ トランスファ・ゲート（切替手段、第２切替手段）
１０２ａ，１０２ｂ ３ステート・バッファ
１１０ｃ ＮＭＯＳ（第２ＮチャネルＭＯＳトランジスタ）
１１２ａ トランスファ・ゲート（切替手段、第３切替手段、第６切替手段）
１１２ｂ トランスファ・ゲート（切替手段、第４切替手段、第７切替手段）
１１２ｃ トランスファ・ゲート（切替手段、第５切替手段）
１１４ 切替回路（切替手段、第８切替手段）

Claims (10)

1. 所定電圧レベルの第１直流電圧を生成する電源と、
   前記電源の前記第１直流電圧を出力する第１出力端子にソース端子が接続されたＰチャネルＭＯＳトランジスタと、
   ドレイン端子が前記ＰチャネルＭＯＳトランジスタのドレイン端子に接続されると共に、ソース端子が接地されたＮチャネルＭＯＳトランジスタと、
   前記ＮチャネルＭＯＳトランジスタと並列に接続された圧電素子の共振周波数を検出するとき、前記圧電素子、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタを有する回路から決まる遮断周波数が前記共振周波数を超えるように、前記ＰチャネルＭＯＳトランジスタのゲート端子に当該ＰチャネルＭＯＳトランジスタをオフ状態にするものとして予め定められた第２直流電圧を印加し、かつ前記ＮチャネルＭＯＳトランジスタのゲート端子に当該ＮチャネルＭＯＳトランジスタをオン状態にする第１交流電圧を印加するか、又は前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に前記第１直流電圧を印加し、かつ前記ＮチャネルＭＯＳトランジスタのソース端子に第２交流電圧を印加する印加手段と、
   前記圧電素子の端子間電圧又は前記圧電素子を流れる電流を出力する第２出力端子と、
   を備えた圧電素子の駆動回路。
2. 前記圧電素子を通常駆動させるための駆動電圧を前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に印加する第２印加手段と、
   前記第２印加手段による前記駆動電圧の前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタへの印加を可能にする印加可能状態と当該印加を不可能にする印加不可能状態との間で前記第２印加手段による印加状態を切り替える切替手段と、
   前記印加手段による印加が行われる場合は前記印加不可能状態となり、前記印加手段による印加が行われない場合は前記印加可能状態となるように前記切替手段を制御する制御手段と、
   を更に備えた請求項１記載の圧電素子の駆動回路。
3. 前記印加手段は、前記圧電素子の共振周波数を検出するとき、前記遮断周波数が前記共振周波数を超えるように、前記ＰチャネルＭＯＳトランジスタのゲート端子に前記第２直流電圧を印加し、かつ前記ＮチャネルＭＯＳトランジスタのゲート端子に前記第１交流電圧を印加し、
   前記第２印加手段は、前記圧電素子を通常駆動させるとき、前記印加手段による印加状態に拘らず前記駆動電圧を前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に印加し、
   前記切替手段は、
   前記第２印加手段の前記駆動電圧を出力する第３出力端子と前記ＰチャネルＭＯＳトランジスタのゲート端子とを接続する状態及び切断する状態の間で切り替える第１切替手段と、
   前記第３出力端子と前記ＮチャネルＭＯＳトランジスタのゲート端子とを接続する状態及び切断する状態の間で切り替える第２切替手段と、を有し、
   前記制御手段は、前記印加手段による印加が行われる場合は前記第１切替手段及び第２切替手段を双方とも前記切断する状態に切り替え、前記印加手段による印加が行われない場合は前記第１切替手段及び第２切替手段を双方とも前記接続する状態に切り替えるように制御する
   請求項２記載の圧電素子の駆動回路。
4. 前記第１切替手段及び前記第２切替手段は、トランスファ・ゲート又は３ステート・バッファである請求項３記載の圧電素子の駆動回路。
5. 前記印加手段は、前記圧電素子の共振周波数を検出するとき、前記遮断周波数が前記共振周波数を超えるように、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に前記第１直流電圧を印加し、かつ前記ＮチャネルＭＯＳトランジスタのソース端子に前記第２交流電圧を印加し、
   前記第２印加手段は、前記圧電素子を通常駆動させるとき、前記印加手段による印加状態に拘らず前記駆動電圧を前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に印加し、
   前記切替手段は、
   前記第１出力端子と前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子とを接続する状態及び切断する状態の間で切り替える第３切替手段と、
   前記第２印加手段の前記駆動電圧を出力する第３出力端子と前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子とを接続する状態及び切断する状態の間で切り替える第４切替手段と、
   前記ＮチャネルＭＯＳトランジスタのソース端子とグランドとを接続する状態及び切断する状態の間で切り替える第５切替手段と、有し、
   前記制御手段は、前記印加手段による印加が行われる場合は前記第３切替手段を前記接続する状態に、前記第４切替手段及び前記第５切替手段を前記切断する状態に各々切り替え、前記印加手段による印加が行われない場合は前記第３切替手段を前記切断する状態に、前記第４切替手段及び前記第５切替手段を前記接続する状態に各々切り替えるように制御する
   請求項２記載の圧電素子の駆動回路。
6. 前記第３〜第５切替手段は、トランスファ・ゲート又は３ステート・バッファである請求項５記載の圧電素子の駆動回路。
7. 前記印加手段は、前記圧電素子の共振周波数を検出するとき、前記遮断周波数が前記共振周波数を超えるように、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に前記第１直流電圧を印加し、かつ前記ＮチャネルＭＯＳトランジスタのソース端子に前記第２交流電圧を印加し、
   前記第２印加手段は、前記圧電素子を通常駆動させるとき、前記印加手段による印加状態に拘らず前記駆動電圧を前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子に印加し、
   前記ＮチャネルＭＯＳトランジスタのソース端子は当該ＮチャネルＭＯＳトランジスタに直列に接続された第２ＮチャネルＭＯＳトランジスタを介して接地され、
   前記切替手段は、
   前記第１出力端子と前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子とを接続する状態及び切断する状態の間で切り替える第６切替手段と、
   前記第２印加手段の前記駆動電圧を出力する第３出力端子と前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの各々のゲート端子とを接続する状態及び切断する状態の間で切り替える第７切替手段と、
   前記第２ＮチャネルＭＯＳトランジスタのゲート端子が前記第３出力端子に接続された状態と当該ゲート端子が接地された状態とを切り替える第８切替手段と、を有し、
   前記制御手段は、前記印加手段による印加が行われる場合は前記第６切替手段を前記接続する状態に、前記第７切替手段を前記切断する状態に、前記第８切替手段を前記第２ＮチャネルＭＯＳトランジスタのゲート端子が接地された状態に各々切り替え、前記印加手段による印加が行われない場合は前記第６切替手段を前記切断する状態に、前記第７切替手段を前記接続する状態に、前記第８切替手段を前記第２ＮチャネルＭＯＳトランジスタのゲート端子が前記第３出力端子に接続された状態に各々切り替えるように制御する
   請求項２記載の圧電素子の駆動回路。
8. 前記第６切替手段及び第７切替手段は、トランスファ・ゲート又は３ステート・バッファである請求項７記載の圧電素子の駆動回路。
9. 請求項１〜請求項８の何れか１項に記載の圧電素子の駆動回路と、
   前記圧電素子が通常駆動されることにより液滴を吐出するノズルと、
   を備えた液滴吐出ヘッド。
10. 請求項９記載の液滴吐出ヘッドと、
    画像情報に基づいて前記ノズルから液滴を記録媒体に吐出させるように前記液滴吐出ヘッドを制御するヘッド制御手段と、
    を備えた液滴吐出装置。

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