JP5237974B2 - The semiconductor memory device and the memory-embedded semiconductor device, and methods for their preparation - Google Patents

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JP5237974B2 JP2009551563A JP2009551563A JP5237974B2 JP 5237974 B2 JP5237974 B2 JP 5237974B2 JP 2009551563 A JP2009551563 A JP 2009551563A JP 2009551563 A JP2009551563 A JP 2009551563A JP 5237974 B2 JP5237974 B2 JP 5237974B2
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富士雄 舛岡
紳太郎 新井
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd.
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Description

本発明は半導体装置およびその製造方法に関し、特にDRAMなどの半導体記憶装置と、DRAMなどのメモリ部とロジック回路部が混載されたメモリ混載半導体装置、およびそれらの製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and a semiconductor memory device such as a DRAM, a memory-embedded semiconductor device memory portion and the logic circuit portion is embedded, such as DRAM, and methods for their preparation.

LSIの高集積化や高性能化を実現するため、半導体基板の表面に柱状半導体層を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるSGT(Surrounding Gate Transistor)が提案された(特許文献1)。 To achieve higher integration and higher performance of LSI, a columnar semiconductor layer formed on a surface of a semiconductor substrate, a vertical gate transistor having a gate formed to surround the pillar-shaped semiconductor layer on the side walls SGT ( Surrounding Gate Transistor) has been proposed (Patent Document 1). SGTにおいてはドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。 Since in the SGT to the drain, a gate, a source are arranged in a vertical direction, it is possible to greatly reduce the occupied area as compared with a conventional planar transistor.

SGTを用いてDRAMを形成する場合、クロスポイント型のメモリセルアレイを構成することができるため、理論的には4F 2のセルサイズを実現することができる。 When forming a DRAM using SGT, it is possible to configure the cross-point type memory cell array, in theory it is possible to realize a cell size of 4F 2. したがって、6F 2または8F 2のセルサイズを持つ従来のプレーナー型トランジスタを用いたDRAMに比べて大幅にセルサイズを縮小することが可能である。 Therefore, it is possible to greatly reduce the cell size as compared with the DRAM using conventional planar transistors having a cell size of 6F 2 or 8F 2. このため、SGTを用いたDRAM(以下、SGT−DRAMと示す)は高集積化が最重要課題であるDRAMやキャッシュ用メモリの大容量化が必要とされるCPU等の混載メモリとして非常に有望である。 Therefore, DRAM using SGT (hereinafter, referred to as SGT-DRAM) is very promising as an embedded memory such as a CPU higher integration is required DRAM and capacity of the cache memory is the most important issue it is. しかし、実際にSGT−DRAMを実用化するには、DRAMセル構造のみではなく、周辺回路部及び混載するロジック回路部のトランジスタ構造も同様に重要である。 However, actually in practicing the SGT-DRAM is not only DRAM cell structure, the transistor structure of the logic circuit portion to the peripheral circuit portion and embedded is equally important. これらのトランジスタにおいては面積の縮小のみではなく、トランジスタの高性能化の要求も非常に強い。 Not only a reduction of area in these transistors, is also very strong demand for high performance of the transistor. 周辺回路部の構造にまで言及しているSGT−DRAMの従来例として、非特許文献1が挙げられる。 As a conventional example of SGT-DRAM that refer to the structure of the peripheral circuit portion, non-patent document 1 and the like. 以下にこの従来例について説明する。 This conventional example will be described below.

図34(a)に非特許文献1におけるDRAMセルの平面図を、図34(b)に図34(a)の平面図における切断面A−A'の断面図を示す。 A plan view of a DRAM cell in non-patent document 1 in FIG. 34 (a), shows a cross-sectional view of the cutting plane A-A 'in the plan view of FIG. 34 (a) in FIG. 34 (b).
図34(a)の平面図を参照すると、埋め込み酸化膜層701上に形成されたビット線702とその上部に形成されたワード線703の交点上に柱状シリコン層704が形成され、この柱状シリコン層704を用いて選択トランジスタが形成される。 Referring to the plan view of FIG. 34 (a), the the pillar-shaped silicon layer 704 on the intersection of the buried oxide film layer bit lines 702 formed on 701 and word line 703 formed thereon is formed, the pillar-shaped silicon selection transistor is formed by using the layer 704. また、各選択トランジスタの上部に容量素子が形成される。 The capacitor is formed on top of each selection transistor. メモリセルはビット線とワード線の全ての交点に存在し、クロスポイント型セルを構成している。 Memory cell is present at all intersections of the bit lines and word lines constitute a cross-point type cell.
図34(b)の断面図を参照すると、ビット線は埋め込み酸化膜701上のN+拡散層702によって形成され、ワード線703はポリシリコン配線によって形成される。 Referring to the sectional view of FIG. 34 (b), the bit lines are formed by the N + diffusion layer 702 on the buried oxide film 701, the word line 703 is formed by a polysilicon wiring. 柱状シリコン層704はワード線の上部から形成されたコンタクトホールの中にゲート絶縁膜及びシリコン膜を成膜させることによって形成され、選択トランジスタを構成する。 Pillar-shaped silicon layer 704 is formed by forming a gate insulating film and the silicon film in the contact hole which is formed from the top of the word line, constitutes the selection transistor. また、選択トランジスタの上部には従来のスタック型DRAMと同様の容量素子が下部電極705、容量絶縁膜706及び上部電極707により形成される。 Further, on the top of the selection transistor similar volume element and the conventional stacked DRAM is formed by the lower electrode 705, capacitor insulating film 706 and the upper electrode 707.

図35に非特許文献1における周辺回路の一例としてCMOSインバーターの断面図を示す。 It shows a cross-sectional view of a CMOS inverter as an example of the peripheral circuit in the non-patent document 1 in Figure 35. 図35の断面図を参照すると、埋め込み酸化膜801上にN+ソース拡散層802aおよびP+ソース拡散層802bが形成され、N+ソース拡散層802a上にはNMOSを形成する柱状シリコン層804aが形成され、P+ソース拡散層上にはPMOSを形成する柱状シリコン層804bが形成される。 Referring to the sectional view of FIG. 35, the N + source diffusion layer on the buried oxide film 801 802a and the P + source diffusion layer 802b is formed, a pillar-shaped silicon layer 804a forming an NMOS is formed on the N + source diffusion layer 802a, the P + source diffusion layer pillar-shaped silicon layer 804b forming a PMOS is formed. また、NMOSを形成する柱状シリコン層804aの上部にはN+ドレイン拡散層805aが形成され、PMOSを形成する柱状シリコン層804b上にはP+ドレイン拡散層805bが形成される。 Further, the upper portion of the pillar-shaped silicon layer 804a forming an NMOS is formed N + drain diffusion layer 805a, it is on the pillar-shaped silicon layer 804b forming a PMOS P + drain diffusion layer 805b is formed. それぞれの柱状シリコン層の周囲にはゲート803が形成される。 Around the respective pillar-shaped silicon layer gate 803 is formed. N+ソース拡散層802aは配線層808aから延びるコンタクトを経由して接地電位に接続され、P+ソース拡散層802bは配線層808bから延びるコンタクトを経由して電源電位に接続され、NMOSおよびPMOSを形成する柱状シリコン層上部の拡散層(805a、805b)は配線層808cから延びるコンタクトを経由して出力電位に接続される。 N + source diffusion layer 802a is connected to the via to ground potential contacts extending from the wiring layer 808a, P + source diffusion layer 802b is connected to a power supply potential via a contact extending from the wiring layer 808b, to form the NMOS and PMOS top of the pillar-shaped silicon layer diffusion layer (805a, 805b) is connected to the output potential via a contact extending from the wiring layer 808c.
本従来例においては、SOI基板を使用しているためウェルを形成する必要がないので、ソース拡散層(802a、802b)をエッチングにより分離するだけで素子分離幅を形成することができ、回路面積を小さくすることが可能である。 This in the prior art, it is not necessary to form a well due to the use of the SOI substrate can be formed only in the element isolation width to separate the source diffusion layer (802a, 802b) and by etching, the circuit area it is possible to be reduced.

続いて、DRAMセル部の断面図を用いて、上記従来例の製造方法について説明する。 Subsequently, with reference to the sectional view of the DRAM cell section, a method for manufacturing the above-described conventional example. 図36(a)を参照すると、まず、埋め込み酸化膜701上のシリコン層をパターニングして、ビット線702等を形成する。 Figure 36 Referring to (a), first, by patterning the silicon layer on the buried oxide film 701, to form a bit line 702 or the like. 続いて、絶縁膜及びポリシリコンを成膜する。 Subsequently, an insulating film and polysilicon. 続いて、ポリシリコンをパターニングして、ワード線703等を形成する。 Subsequently, by patterning the polysilicon to form a word line 703 and the like. 図36(b)を参照すると、さらに絶縁膜を成膜し、ポリシリコンを貫通してシリコン層まで到達するコンタクトホール708を形成する。 Figure 36 (b), the further insulating film is formed, a contact hole 708 that reaches the silicon layer through the polysilicon. 図36(c)を参照すると、コンタクトホール708内のポリシリコン表面を酸化して、ゲート酸化膜を形成し、アモルファスシリコンをコンタクトホール708内部に成膜する。 Figure 36 Referring to (c), by oxidizing the polysilicon surface of the contact hole 708 to form a gate oxide film, forming an amorphous silicon inside the contact hole 708. 続いて、イオン注入して上部拡散層705を形成する。 Subsequently, an upper diffusion layer 705 by ion implantation. 図33(d)を参照すると、上部拡散層705をパターニング後、容量絶縁膜706及び上部電極707を成膜して容量素子を形成する。 Referring to FIG. 33 (d), after patterning the upper diffusion layer 705, to form a capacitor element by forming a capacitor insulating film 706 and the upper electrode 707.

特開平2−188966号公報 JP-2-188966 discloses

しかし、上記の従来例における周辺回路部の構造としては以下のような問題点がある。 However, as the structure of the peripheral circuit portion in the conventional example described above has the following problems.
第1に、DRAMの周辺回路部やDRAM混載デバイスのロジック部のトランジスタには高い性能が要求されるため、寄生抵抗を低減するために、ソースドレイン拡散層をシリサイド化することが考えられる。 First, since a high performance is required for a transistor in the logic portion of the peripheral circuit portion and the embedded DRAM devices DRAM, in order to reduce the parasitic resistance, it is conceivable to silicide the source drain diffusion layer. しかし本従来例においてソース拡散層にシリサイド層を形成するには、トランジスタを形成する前にシリサイド層を形成しなければならない。 However, to form a silicide layer on the source diffusion layer in this conventional example, must a silicide layer is formed before forming the transistor. シリサイド層の耐熱性は一般的に低いため、シリサイド層の形成後にトランジスタ形成に必要な1000℃程度の熱処理を行うと、シリサイド層は高抵抗化する。 Since the heat resistance of the silicide layer is generally low, if after the formation of the silicide layer is subjected to heat treatment of about 1000 ℃ required transistor formation, the silicide layer is a high resistance. したがって、上記従来例においては、ソース拡散層上に寄生抵抗を低減するシリサイド層を形成するのは困難である。 Therefore, the above conventional example, it is difficult to form a silicide layer to reduce the parasitic resistance on the source diffusion layer.
第2に、前述の従来の製造方法においては、トランジスタを形成する柱状シリコン層はポリシリコンにより形成される。 Second, in the conventional manufacturing method described above, a pillar-shaped silicon layer forming the transistor is formed of a polysilicon. このため、単結晶のシリコンによりチャネル部が形成される従来のトランジスタに比べると著しく性能が低下する。 Therefore, considerably performance drops compared to conventional transistor in which a channel portion is formed by silicon single crystal.
以上の説明により、上記の非特許文献1周辺回路部のトランジスタ構造においては、高性能が必要とされるDRAMの周辺回路部やメモリ混載ロジックデバイスのトランジスタ性能の要求を満たすことは非常に困難であることが分かる。 By the above description, in the transistor structure in Non-Patent Document 1 peripheral circuit portion described above, to meet the requirements of the transistor performance of the DRAM peripheral circuit section and a memory-embedded logic device performance is required is very difficult there it can be seen.

本発明は上記の事情を鑑みてなされたもので、4F 2のメモリセル面積を持つSGT−DRAMの周辺回路部やメモリ混載デバイスのロジック部において、高性能なトランジスタを実現し、かつ面積の小さい回路を設計することが可能なトランジスタ構造を実現することを目的とする。 The present invention has been made in view of the above circumstances, in the logic portion of the peripheral circuit portion and a memory-embedded device SGT-DRAM having a memory cell area of 4F 2, to realize a high-performance transistors, and small area and to realize a transistor structure capable of designing circuits.

本発明の第1の態様は、メモリセル部および周辺回路部がMOSトランジスタを用いて構成される半導体記憶装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記メモリセル部のMOSトランジスタの少なくとも一部および前記周辺回路部のMOSトランジスタの少なくとも一部は、前記平面状半導体層に形成された第1の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第2の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記少なくとも一部の周辺回路部のMOSトランジスタが、異なる導電型の第1のMOSトランジスタと第2のMOSトランジスタを含み、該第1のMOSトランジスタの第1の不純物領 A first aspect of the present invention is a memory cell portion and peripheral circuit portion in the semiconductor memory device constructed using MOS transistors, the substrate and an insulating film on the substrate, the insulating film on the substrate and a planar semiconductor layer formed on at least a portion of the MOS transistor of the at least a portion and the peripheral circuit portion of the MOS transistor of the memory cell portion, first impurity formed in the planar semiconductor layer region, columnar semiconductor layer formed on the plane-shaped semiconductor layer includes a second impurity region formed in columnar semiconductor top, and a gate formed on a sidewall of the columnar semiconductor layer, said at least a portion MOS transistor of the peripheral circuit portion, different conductivity type first MOS transistor of the includes a second MOS transistor, a first impurity territory of the first MOS transistor の表面の少なくとも一部と該第2のMOSトランジスタの第1の不純物領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体記憶装置を提供するものである。 There is provided a semiconductor memory device, wherein a silicide layer for connecting the at least part of the surface of the first impurity region of the second MOS transistor of the surface is formed .

好ましくは、前記メモリセル部のメモリセルは、選択トランジスタおよび容量素子を含むDRAMであり、該選択トランジスタは、前記平面状半導体層に形成された第1の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第2の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含むMOSトランジスタである。 Preferably, the memory cells of the memory cell unit is a DRAM comprising a selection transistor and the capacitor, the selection transistors, the first impurity region formed in the planar semiconductor layer, on the plane-like semiconductor layer columnar semiconductor layer formed, a MOS transistor including a second impurity region formed in columnar semiconductor top, and a gate formed on a sidewall of the columnar semiconductor layer.

好ましくは、前記選択トランジスタの第2の不純物領域の上面に第1のコンタクトが形成され、該第1のコンタクトの上面に前記容量素子が形成され、前記少なくとも一部の周辺回路部のMOSトランジスタの第2の不純物領域の上面に第2のコンタクトが形成され、該第2のコンタクトの上面に第3のコンタクトが形成され、前記第1のコンタクトの上面と前記第2のコンタクトの上面は同一の高さに形成されている。 Preferably, the first contact on the upper surface of the second impurity region of the select transistor is formed, the capacitor element on the top surface of the first contacts are formed, the MOS transistors of the at least a portion of the peripheral circuit portion a second contact is formed on an upper surface of the second impurity region, the third contacts are formed on the upper surface of the second contact, the upper surface of the first upper surface and the second contact contacts the same It is formed at a height.

好ましくは、前記第3のコンタクトがさらに、複数のコンタクトから構成されている。 Preferably, the third contact further comprises a plurality of contacts.

好ましくは、1つの周辺回路部の両側に第1のメモリセル部および第2のメモリセル部が配置され、前記1つの周辺回路部に、前記第1のメモリセル部からのビット線および第2のメモリセル部からのビット線が互い違いに接続され、前記1つの周辺回路部に含まれるセンスアンプの各々に、前記互い違いに接続された1組の前記第1のメモリセル部からの第1のビット線および第2のメモリセル部からの第2のビット線が接続され、前記少なくとも一部の周辺回路部のMOSトランジスタは、センスアンプのMOSトランジスタを含み、前記センスアンプのMOSトランジスタは、第1のPMOSトランジスタおよび第1のNMOSトランジスタと第2のPMOSトランジスタおよび第2のNMOSトランジスタを含み、前記第1のPMO Preferably, the first memory cell section and a second memory cell section are arranged on both sides of one of the peripheral circuit portion, wherein the one peripheral circuit section, the bit line and the second from the first memory cell unit bit lines from the memory cell portion is alternately connected, said one of each of the sense amplifier included in the peripheral circuit portion, the alternately connected pair of first from the first memory cell unit bit line and second bit lines from the second memory cell unit is connected, MOS transistors of the at least a portion of the peripheral circuit unit includes a MOS transistor of the sense amplifier, the MOS transistor of the sense amplifier, first wherein the first PMOS transistor and the first NMOS transistor and the second PMOS transistor and a second NMOS transistor, the first PMO トランジスタの第1の不純物領域の表面の少なくとも一部と前記第1のNMOSトランジスタの第1の不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層、および前記第2のPMOSトランジスタの第1の不純物領域の表面の少なくとも一部と前記第2のNMOSトランジスタの第1の不純物領域の表面の少なくとも一部とを接続する第2のシリサイド層が形成され、前記第1のシリサイド層と前記第2のシリサイド層は接続されておらず、前記第1のシリサイド層の上部に第5のコンタクトが、前記第2のシリサイド層の上部に第6のコンタクトが形成され、前記第1のPMOSトランジスタと前記第1のNMOSトランジスタのゲート同士が第1のゲート配線により接続され、該第1のゲート配線の上部に第7のコン First silicide layer for connecting at least part of the surface of the first impurity region of at least a portion of the first NMOS transistor of the surface of the first impurity region of the transistor, and the second PMOS transistor second silicide layer is formed for connecting the at least a portion of the surface of the first impurity region of at least a portion and said second NMOS transistor of a surface of the first impurity region, said first silicide layer the second silicide layer is not connected, the fifth contact on top of the first silicide layer, the contact of the sixth is formed in an upper portion of the second silicide layer, said first PMOS gates of the transistors first NMOS transistor is connected by a first gate wiring, a seventh configuration on top of the first gate wiring クトが形成され、前記第2のPMOSトランジスタと前記第2のNMOSトランジスタのゲート同士が第2のゲート配線により接続され、該第2のゲート配線の上部に第8のコンタクトが形成され、前記第1のPMOSトランジスタおよび第1のNMOSトランジスタと前記第2のPMOSトランジスタおよび第2のNMOSトランジスタは、第2層配線により形成される前記第1のビット線と第2層配線により形成される前記第2のビット線との間に隣り合って配置され、前記第1のビット線は、前記第5のコンタクトを介して前記第1のシリサイド層と、前記第8のコンタクトを介して前記第2のゲート配線と接続され、前記第2のビット線は、前記第6のコンタクトを介して前記第2のシリサイド層と、前記第7のコンタクトを介して Transfected is formed, said second PMOS transistor gates of the second NMOS transistor is connected by a second gate wirings, contact of the 8 is formed on top of the second gate line, the first wherein the first PMOS transistor and a first NMOS transistor second PMOS transistor and the second NMOS transistor, the first formed by the first bit line and the second-layer wiring formed by the second layer wiring disposed adjacent to between the second bit lines, said first bit line through the fifth contact the first and the silicide layer, the eighth contact the second through the It is connected to the gate line, the second bit line, the sixth the second silicide layer through the contact, through the seventh contact 前記第1のゲート配線と接続され、第1層配線により形成される電源電位配線が、前記第1のPMOSトランジスタおよび前記第2のPMOSトランジスタの前記第3のコンタクトと接続され、第1層配線により形成される接地電位配線が、前記第1のNMOSトランジスタおよび前記第2のNMOSトランジスタの前記第3のコンタクトと接続される。 Is connected to the first gate line, the power source potential wiring formed by the first layer wiring is connected to the third contact of the first PMOS transistor and the second PMOS transistor, a first layer wiring ground potential wiring formed by, is connected to said third contact of said first NMOS transistor and the second NMOS transistor.

本発明の第2の態様は、メモリセル部、周辺回路部およびロジック回路部がMOSトランジスタを用いて構成されるメモリ混載半導体装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記メモリセル部のMOSトランジスタの少なくとも一部ならびに前記周辺回路部および前記ロジック回路部のMOSトランジスタの少なくとも一部は、前記平面状半導体層に形成された第1の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第2の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記少なくとも一部の周辺回路部およびロジック回路部のMOSトランジスタが、異なる導電型の第1のMOSトランジスタと第2の A second aspect of the present invention, the memory cell portion, the peripheral circuit portion and the logic circuit section is a memory-embedded semiconductor device constructed using MOS transistors, a substrate, an insulating film on said substrate, said substrate and a planar semiconductor layer formed on the insulating film of the upper, at least part of and MOS transistors of the peripheral circuit portion and the logic circuit portion of the MOS transistor of the memory cell portion, the planar first impurity region formed in the semiconductor layer, columnar semiconductor layer formed on the plane-shaped semiconductor layer, formed on the sidewall of the second impurity region, and said columnar semiconductor layer formed on the columnar semiconductor top and includes a gate, wherein at least a portion of the peripheral circuit portion and the logic circuit portion of the MOS transistor, a first of the different conductivity type MOS transistor and a second OSトランジスタを含み、該第1のMOSトランジスタの第1の不純物領域の表面の少なくとも一部と該第2のMOSトランジスタの第1の不純物領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とするメモリ混載半導体装置を提供するものである。 Includes OS transistor, a silicide layer for connecting at least part of the surface of the first impurity region of at least a portion and the second MOS transistor of the surface of the first impurity region of the first MOS transistor is formed it is intended to provide a memory-embedded semiconductor device according to claim being.

好ましくは、前記メモリセル部のメモリセルは、選択トランジスタおよび容量素子を含むDRAMであり、該選択トランジスタは、前記平面状半導体層に形成された第1の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第2の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含むMOSトランジスタである。 Preferably, the memory cells of the memory cell unit is a DRAM comprising a selection transistor and the capacitor, the selection transistors, the first impurity region formed in the planar semiconductor layer, on the plane-like semiconductor layer columnar semiconductor layer formed, a MOS transistor including a second impurity region formed in columnar semiconductor top, and a gate formed on a sidewall of the columnar semiconductor layer.

好ましくは、前記選択トランジスタの第2の不純物領域の上面に第1のコンタクトが形成され、該第1のコンタクトの上面に前記容量素子が形成され、前記少なくとも一部の周辺回路部およびロジック回路部のMOSトランジスタの第2の不純物領域の上面に第2のコンタクトが形成され、該第2のコンタクトの上面に第3のコンタクトが形成され、前記第1のコンタクトの上面と前記第2のコンタクトの上面は同一の高さに形成されている。 Preferably, the selection on the upper surface of the second impurity region of the transistor is the first contact is formed, the capacitor element on the top surface of the first contacts are formed, at least a portion of the peripheral circuit portion and a logic circuit portion the second contact is formed on an upper surface of the second impurity region of the MOS transistor, the third contact is formed on the upper surface of the second contact, and the upper surface of said first contact of said second contact upper surface is formed at the same height.

好ましくは、前記第3のコンタクトがさらに、複数のコンタクトから構成されている。 Preferably, the third contact further comprises a plurality of contacts.

好ましくは、1つの周辺回路部の両側に第1のメモリセル部および第2のメモリセル部が配置され、前記1つの周辺回路部に、前記第1のメモリセル部からのビット線および第2のメモリセル部からのビット線が互い違いに接続され、前記1つの周辺回路部に含まれるセンスアンプの各々に、前記互い違いに接続された1組の前記第1のメモリセル部からの第1のビット線および第2のメモリセル部からの第2のビット線が接続され、前記少なくとも一部の周辺回路部のMOSトランジスタは、センスアンプのMOSトランジスタを含み、前記センスアンプのMOSトランジスタは、第1のPMOSトランジスタおよび第1のNMOSトランジスタと第2のPMOSトランジスタおよび第2のNMOSトランジスタを含み、前記第1のPMO Preferably, the first memory cell section and a second memory cell section are arranged on both sides of one of the peripheral circuit portion, wherein the one peripheral circuit section, the bit line and the second from the first memory cell unit bit lines from the memory cell portion is alternately connected, said one of each of the sense amplifier included in the peripheral circuit portion, the alternately connected pair of first from the first memory cell unit bit line and second bit lines from the second memory cell unit is connected, MOS transistors of the at least a portion of the peripheral circuit unit includes a MOS transistor of the sense amplifier, the MOS transistor of the sense amplifier, first wherein the first PMOS transistor and the first NMOS transistor and the second PMOS transistor and a second NMOS transistor, the first PMO トランジスタの第1の不純物領域の表面の少なくとも一部と前記第1のNMOSトランジスタの第1の不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層、および前記第2のPMOSトランジスタの第1の不純物領域の表面の少なくとも一部と前記第2のNMOSトランジスタの第1の不純物領域の表面の少なくとも一部とを接続する第2のシリサイド層が形成され、前記第1のシリサイド層と前記第2のシリサイド層は接続されておらず、前記第1のシリサイド層の上部に第5のコンタクトが、前記第2のシリサイド層の上部に第6のコンタクトが形成され、前記第1のPMOSトランジスタと前記第1のNMOSトランジスタのゲート同士が第1のゲート配線により接続され、該第1のゲート配線の上部に第7のコン First silicide layer for connecting at least part of the surface of the first impurity region of at least a portion of the first NMOS transistor of the surface of the first impurity region of the transistor, and the second PMOS transistor second silicide layer is formed for connecting the at least a portion of the surface of the first impurity region of at least a portion and said second NMOS transistor of a surface of the first impurity region, said first silicide layer the second silicide layer is not connected, the fifth contact on top of the first silicide layer, the contact of the sixth is formed in an upper portion of the second silicide layer, said first PMOS gates of the transistors first NMOS transistor is connected by a first gate wiring, a seventh configuration on top of the first gate wiring クトが形成され、前記第2のPMOSトランジスタと前記第2のNMOSトランジスタのゲート同士が第2のゲート配線により接続され、該第2のゲート配線の上部に第8のコンタクトが形成され、前記第1のPMOSトランジスタおよび第1のNMOSトランジスタと前記第2のPMOSトランジスタおよび第2のNMOSトランジスタは、第2層配線により形成される前記第1のビット線と第2層配線により形成される前記第2のビット線との間に隣り合って配置され、前記第1のビット線は、前記第5のコンタクトを介して前記第1のシリサイド層と、前記第8のコンタクトを介して前記第2のゲート配線と接続され、前記第2のビット線は、前記第6のコンタクトを介して前記第2のシリサイド層と、前記第7のコンタクトを介して Transfected is formed, said second PMOS transistor gates of the second NMOS transistor is connected by a second gate wirings, contact of the 8 is formed on top of the second gate line, the first wherein the first PMOS transistor and a first NMOS transistor second PMOS transistor and the second NMOS transistor, the first formed by the first bit line and the second-layer wiring formed by the second layer wiring disposed adjacent to between the second bit lines, said first bit line through the fifth contact the first and the silicide layer, the eighth contact the second through the It is connected to the gate line, the second bit line, the sixth the second silicide layer through the contact, through the seventh contact 前記第1のゲート配線と接続され、第1層配線により形成される電源電位配線が、前記第1のPMOSトランジスタおよび前記第2のPMOSトランジスタの前記第3のコンタクトと接続され、第1層配線により形成される接地電位配線が、前記第1のNMOSトランジスタおよび前記第2のNMOSトランジスタの前記第3のコンタクトと接続される。 Is connected to the first gate line, the power source potential wiring formed by the first layer wiring is connected to the third contact of the first PMOS transistor and the second PMOS transistor, a first layer wiring ground potential wiring formed by, is connected to said third contact of said first NMOS transistor and the second NMOS transistor.

本発明の第3の態様は、メモリセル部および周辺回路部がMOSトランジスタを用いて構成される半導体記憶装置の製造方法であって、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に第1の不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に導電膜を形成する工程と、前記第1の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第1の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前 A third aspect of the present invention, the memory cell portion and peripheral circuit portion is a method of manufacturing a semiconductor memory device constructed using MOS transistors, the planar semiconductor layer and a plurality of the on an insulating film on a substrate forming a planar semiconductor layer on the columnar semiconductor layer, and separating the planar semiconductor layer in the device, a step of forming a first impurity region in the planar semiconductor layer, at least the subsequently surface forming a first insulating film on a part, the first forming a conductive film on the insulating film, the first insulating film and the conductive film is anisotropically removed, the columnar the conductive layer of the semiconductor layer side formed to a desired length, and forming a gate electrode, and selectively removing the conductive film and the first insulating film, the substrate side from the gate electrode and the gate electrode forming a gate wiring extending, prior 柱状半導体層の各々の上部に、前記第1の不純物領域と同じ導電型の第2の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記周辺回路部に含まれる第1のMOSトランジスタおよび該第1のMOSトランジスタとは異なる導電型の第2のMOSトランジスタについて、該第1のMOSトランジスタの第1の不純物領域の表面の少なくとも一部と第2のMOSトランジスタの第1の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタの第2の不純物領域の上面にコンタクトを形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記メ The top of each of the pillar-shaped semiconductor layer, and forming a second impurity region of the same conductivity type as said first impurity region, among the plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer, wherein a second MOS transistor of a conductivity type different from that of the first MOS transistor and said first MOS transistor included in the peripheral circuit portion, and at least part of the surface of the first impurity region of the first MOS transistor forming a silicide layer for connecting at least part of the surface of the first impurity region of the second MOS transistor, a second impurity region of a plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer of forming a contact on the upper surface, of the plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer, the main リセル部に含まれるMOSトランジスタの第2の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記周辺回路部に含まれるMOSトランジスタの第2の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程とを含むことを特徴とする半導体記憶装置の製造方法を提供するものである。 Forming a capacitor element on the top surface of the contact formed on the upper surface of the second impurity region of the MOS transistor included in Riseru unit, among the plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer, wherein there is provided a method of manufacturing a semiconductor memory device which comprises a step of forming a further contact to the second upper surface of the contact formed on the upper surface of the impurity region of the MOS transistor included in the peripheral circuit portion .

好ましくは、半導体記憶装置の製造方法は、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタの少なくとも一部の第2の不純物領域の表面にシリサイド層を形成する工程をさらに含む。 Preferably, the method of manufacturing a semiconductor memory device further comprises a step of forming a silicide layer on at least part of the surface of the second impurity regions of a plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer.

本発明の第4の態様は、メモリセル部および周辺回路部がMOSトランジスタを用いて構成される半導体記憶装置の製造方法であって、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に第1の不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に導電膜を形成する工程と、前記第1の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第1の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前 A fourth aspect of the present invention, the memory cell portion and peripheral circuit portion is a method of manufacturing a semiconductor memory device constructed using MOS transistors, the planar semiconductor layer and a plurality of the on an insulating film on a substrate forming a planar semiconductor layer on the columnar semiconductor layer, and separating the planar semiconductor layer in the device, a step of forming a first impurity region in the planar semiconductor layer, at least the subsequently surface forming a first insulating film on a part, the first forming a conductive film on the insulating film, the first insulating film and the conductive film is anisotropically removed, the columnar the conductive layer of the semiconductor layer side formed to a desired length, and forming a gate electrode, and selectively removing the conductive film and the first insulating film, the substrate side from the gate electrode and the gate electrode forming a gate wiring extending, prior 柱状半導体層の各々の上部に、前記第1の不純物領域と同じ導電型の第2の不純物領域を形成する工程と、その後に表面に保護膜を形成する工程と、前記周辺回路部についてのみ、前記保護膜を異方的に除去する工程と、前記周辺回路部に含まれる第1のMOSトランジスタおよび該第1のMOSトランジスタとは異なる導電型の第2のMOSトランジスタについて、該第1のMOSトランジスタの第1の不純物領域の表面の少なくとも一部と第2のMOSトランジスタの第1の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタの第2の不純物領域の上面にコンタクトを形成する工程と、前記複数の柱状半導体層の各々に対応する複数の The top of each of the pillar-shaped semiconductor layer, and forming a second impurity region of the same conductivity type as said first impurity region, and forming a subsequent protection to the surface layer, only the peripheral circuit portion, removing the protective film is anisotropically, a second MOS transistor of a conductivity type different from that of the first MOS transistor and said first MOS transistor included in the peripheral circuit portion, the first MOS forming a silicide layer for connecting the at least part of the surface of the first impurity region of the second MOS transistor of the surface of the first impurity region of the transistor, the plurality of pillar-shaped semiconductor layer forming a contact on the upper surface of the second impurity regions of a plurality of MOS transistors corresponding to each of the plurality corresponding to each of the plurality of pillar-shaped semiconductor layer OSトランジスタのうち、前記メモリセル部に含まれるMOSトランジスタの第2の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記周辺回路部に含まれるMOSトランジスタの第2の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程とを含むことを特徴とする半導体記憶装置の製造方法を提供するものである。 Of OS transistor, and forming a capacitor on the upper surface of the contact formed on the upper surface of the second impurity region of the MOS transistor included in the memory cell portion, a plurality corresponding to each of the plurality of pillar-shaped semiconductor layer of MOS transistors, manufacturing of a semiconductor memory device which comprises a step of forming a further contact to the upper surface of the formed contact the upper surface of the second impurity region of the MOS transistor included in the peripheral circuit portion it is to provide a method.

好ましくは、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記周辺回路部に含まれるMOSトランジスタの第2の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程は、該コンタクトを複数回に分割して形成するものである。 Preferably, among the plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer, forming a further contact to the second upper surface of the contact formed on the upper surface of the impurity region of the MOS transistor included in the peripheral circuit portion the step of are those that form by dividing the contact a plurality of times.

好ましくは、前記シリサイド層を形成する工程は、前記第1のMOSトランジスタおよび前記第2のMOSトランジスタの第2の不純物領域の表面にシリサイド層を形成する工程を含む。 Preferably, the step of forming the silicide layer comprises a step of forming a silicide layer on a surface of the second impurity region of said first MOS transistor and said second MOS transistor.

本発明の第5の態様は、メモリセル部、周辺回路部およびロジック回路部がMOSトランジスタを用いて構成されるメモリ混載半導体装置の製造方法であって、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に第1の不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に導電膜を形成する工程と、前記第1の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第1の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配 A fifth aspect of the invention, the memory cell portion, the peripheral circuit portion and the logic circuit section is a method for producing a memory-embedded semiconductor device constructed using MOS transistors, the planar semiconductor on an insulating film on a substrate forming a layer and a plurality of flat planar semiconductor layer on the columnar semiconductor layer, and separating the planar semiconductor layer in the device, a step of forming a first impurity region in the planar semiconductor layer, a step of subsequently forming a first insulating film on at least part of the surface, forming a conductive film on the first insulating film, said first insulating film and the conductive film anisotropically removed, the said conductive layer of the columnar semiconductor layer side is formed to a desired length, and forming a gate electrode, and selectively removing the conductive film and the first insulating film, the gate electrode and the gate arrangement extending from the gate electrode on the substrate side を形成する工程と、前記柱状半導体層の各々の上部に、前記第1の不純物領域と同じ導電型の第2の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記周辺回路部およびロジック回路部に含まれる第1のMOSトランジスタおよび該第1のMOSトランジスタとは異なる導電型の第2のMOSトランジスタについて、該第1のMOSトランジスタの第1の不純物領域の表面の少なくとも一部と第2のMOSトランジスタの第1の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタの第2の不純物領域の上面にコンタクトを形成する工程と、前記複数の柱状半導体層の各々に対応 Forming an on top of each of the pillar-shaped semiconductor layer, and forming a second impurity region of the same conductivity type as said first impurity region, a plurality corresponding to each of the plurality of pillar-shaped semiconductor layer of MOS transistors, the first MOS transistor and a second MOS transistor of a conductivity type different from that of the first MOS transistor included in the peripheral circuit portion and a logic circuit portion, the second MOS transistor of the first forming a silicide layer for connecting at least a portion of at least a portion of a surface of the first impurity region and the surface of the first impurity region of the second MOS transistor, corresponding to each of the plurality of pillar-shaped semiconductor layer forming a contact on the upper surface of the second impurity regions of a plurality of MOS transistors, corresponding to each of the plurality of pillar-shaped semiconductor layer る複数のMOSトランジスタのうち、前記メモリセル部に含まれるMOSトランジスタの第2の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記周辺回路部に含まれるMOSトランジスタの第2の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程とを含むことを特徴とするメモリ混載半導体装置の製造方法を提供するものである。 That of the plurality of MOS transistors, and forming a capacitor on the upper surface of the contact formed on the upper surface of the second impurity region of the MOS transistor included in the memory cell portion, each of said plurality of pillar-shaped semiconductor layer of corresponding plurality of MOS transistors, embedded memory which comprises a step of further forming a contact on the second upper surface of the contact formed on the upper surface of the impurity region of the MOS transistor included in the peripheral circuit portion there is provided a method of manufacturing a semiconductor device.

好ましくは、前記メモリ混載半導体装置の製造方法は、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタの少なくとも一部の第2の不純物領域の表面にシリサイド層を形成する工程をさらに含む。 Preferably, the manufacturing method of the memory-embedded semiconductor device further comprises a step of forming a silicide layer on at least part of the surface of the second impurity regions of a plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer .

本発明の第6の態様は、メモリセル部、周辺回路部およびロジック回路部がMOSトランジスタを用いて構成されるメモリ混載半導体装置の製造方法であって、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に第1の不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に導電膜を形成する工程と、前記第1の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第1の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配 A sixth aspect of the present invention, the memory cell portion, the peripheral circuit portion and the logic circuit section is a method for producing a memory-embedded semiconductor device constructed using MOS transistors, the planar semiconductor on an insulating film on a substrate forming a layer and a plurality of flat planar semiconductor layer on the columnar semiconductor layer, and separating the planar semiconductor layer in the device, a step of forming a first impurity region in the planar semiconductor layer, a step of subsequently forming a first insulating film on at least part of the surface, forming a conductive film on the first insulating film, said first insulating film and the conductive film anisotropically removed, the said conductive layer of the columnar semiconductor layer side is formed to a desired length, and forming a gate electrode, and selectively removing the conductive film and the first insulating film, the gate electrode and the gate arrangement extending from the gate electrode on the substrate side を形成する工程と、前記柱状半導体層の各々の上部に、前記第1の不純物領域と同じ導電型の第2の不純物領域を形成する工程と、その後に表面に保護膜を形成する工程と、前記周辺回路部およびロジック回路部についてのみ、前記保護膜を異方的に除去する工程と、前記周辺回路部およびロジック回路部に含まれる第1のMOSトランジスタおよび該第1のMOSトランジスタとは異なる導電型の第2のMOSトランジスタについて、該第1のMOSトランジスタの第1の不純物領域の表面の少なくとも一部と第2のMOSトランジスタの第1の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタの第2の不純物領域の上面にコンタクト Forming an on top of each of the pillar-shaped semiconductor layer, and forming a second impurity region of the same conductivity type as said first impurity region, forming a protective film subsequently on the surface, wherein the peripheral circuit portion and the logic circuit portion only, different from the a step of protecting film to anisotropically removing the first MOS transistor and said first MOS transistor included in the peripheral circuit portion and a logic circuit portion a second MOS transistor of a conductive type, connecting the at least part of the surface of the first impurity region of the second MOS transistor of the surface of the first impurity region of the first MOS transistor forming a silicide layer, a contact on the upper surface of the second impurity regions of a plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer 形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記メモリセル部に含まれるMOSトランジスタの第2の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記周辺回路部およびロジック回路部に含まれるMOSトランジスタの第2の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程とを含むことを特徴とするメモリ混載半導体装置の製造方法を提供するものである。 Forming the plurality of the plurality of MOS transistors corresponding to the respective pillar-shaped semiconductor layer, a second upper surface in the capacitor of the contacts formed on the upper surface of the impurity region of the MOS transistor included in the memory cell portion forming a, out of the plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer, wherein the contacts formed on the upper surface of the second impurity region of the MOS transistor included in the peripheral circuit portion and a logic circuit portion there is provided a method for manufacturing a memory-embedded semiconductor device which comprises a step of forming a further contact to the upper surface of the.

好ましくは、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記周辺回路部に含まれるMOSトランジスタの第2の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程は、該コンタクトを複数回に分割して形成するものである。 Preferably, among the plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer, forming a further contact to the second upper surface of the contact formed on the upper surface of the impurity region of the MOS transistor included in the peripheral circuit portion the step of are those that form by dividing the contact a plurality of times.

好ましくは、前記シリサイド層を形成する工程は、前記第1のMOSトランジスタおよび前記第2のMOSトランジスタの第2の不純物領域の表面にシリサイド層を形成する工程を含む。 Preferably, the step of forming the silicide layer comprises a step of forming a silicide layer on a surface of the second impurity region of said first MOS transistor and said second MOS transistor.

以上に説明したように、本発明によれば半導体記憶装置およびメモリ混載半導体装置において、メモリセル部並びに周辺回路部およびロジック回路部を構成するMOSトランジスタを、基板上の絶縁膜上に形成された平面状半導体層と、該平面状半導体層に形成された第1の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第2の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含む縦型トランジスタとし、周辺回路部やロジック回路部においては該平面状半導体層表面に形成されるシリサイド層によりNMOSトランジスタのN+不純物領域とPMOSトランジスタのP+不純物領域が直接接続される構成とすることにより、占有面積の小さい回路を実現することができる。 As described above, in the semiconductor memory device and a memory-embedded semiconductor device according to the present invention, the MOS transistor constituting the memory cell portion and peripheral circuit portion and a logic circuit portion, which is formed on an insulating film on a substrate a planar semiconductor layer, a first impurity region formed in the plane-like semiconductor layer, columnar semiconductor layer formed on the plane-shaped semiconductor layer, a second impurity region formed in columnar semiconductor top and, a vertical transistor comprising a gate formed on a sidewall of the columnar semiconductor layer, in the peripheral circuit portion and the logic circuit portion of the N + impurity region and the PMOS transistor of the NMOS transistor by a silicide layer formed on the plane-like semiconductor layer surface with the structure P + impurity regions are directly connected, it is possible to realize a small circuit occupying area.

図1に本発明におけるDRAMのセルアレイ構成を示す。 Showing the cell array structure of a DRAM according to the present invention in FIG. DRAMセルはすべてのビット線およびワード線の交点に形成されており、クロスポイント型セルを構成している。 DRAM cells are formed at the intersection of all the bit lines and word lines constitute a cross-point type cell. 図2にビット線とワード線の交点に形成されるDRAMセルの等価回路を示す。 It shows an equivalent circuit of the DRAM cell formed at the intersection of the bit line and word line in FIG. DRAMセルは電荷を蓄積する1個の容量素子Cs1と電荷を転送する選択トランジスタQc1よりなる。 DRAM cell consists of selection transistors Qc1 for transferring charges and one capacitor element Cs1 for storing charge. 容量素子Cs1に電荷が蓄積されることでデータが記憶され、容量素子Cs1に記憶されたデータは選択トランジスタQc1のゲート電極であるワード線WL(n)がオンされることで、ビット線BL(n)に読み出され、読み出された信号はビット線に接続されたセンスアンプにより増幅される。 The stored data by a charge in the capacitor element Cs1 are stored, the data stored in the capacitor element Cs1 than being a word line WL (n) is on the gate electrode of the selection transistor Qc1, the bit line BL ( read to n), read signal is amplified by a sense amplifier connected to the bit line.
図3にDRAMセルアレイの平面図を示す。 It shows a plan view of a DRAM cell array in FIG. また、図4に、図3におけるA−A'の断面構造、図5に、図3におけるB−B'の断面構造を示す。 Further, in FIG. 4, A-A in FIG. 3 'sectional structure of, in FIG. 5, B-B in FIG. 3' shows the cross-sectional structure of a.

まず図3を参照してDRAMセルアレイの平面図について説明する。 Referring first to FIG. 3 will be described plan view of a DRAM cell array.
埋め込み酸化膜101上にはビット線BL(n)である表面がシリサイド化された下部拡散層102が横方向に配線される。 Surface on the buried oxide film 101 is the bit line BL (n) is lower diffusion layer 102 into silicide is wired in the transverse direction. 下部拡散層102上にはメモリセルにアクセスするための選択トランジスタQc1が形成される。 On the lower diffusion layer 102 select transistor Qc1 for accessing the memory cells are formed. 選択トランジスタQc1を構成する柱状シリコン層104を取り囲むようにゲート電極108が形成され、ワード線WL(n)であるゲート電極108から延在するゲート配線108aが縦方向に配線される。 The gate electrode 108 so as to surround the pillar-shaped silicon layer 104 constituting the selection transistor Qc1 is formed, a gate wire extending 108a is wired in a longitudinal direction from the gate electrode 108 is the word line WL (n). 選択トランジスタQc1を構成する柱状シリコン層104の上部拡散層105上には、コンタクト109が形成され、このコンタクトを通して容量素子Cs1に接続される。 On the upper diffusion layer 105 of the pillar-shaped silicon layer 104 constituting the selection transistor Qc1, a contact 109 is formed and connected to the capacitive element Cs1 through this contact.

続いて、図4および図5を参照して、断面構造について説明する。 Subsequently, with reference to FIGS. 4 and 5, it will be described cross-sectional structure.
埋め込み酸化膜101上にシリコン層よりなる下部拡散層102が形成され、その表面にシリサイド層103が形成されている。 Is lower diffusion layer 102 made of silicon layer on the buried oxide film 101 is formed, a silicide layer 103 is formed on the surface thereof. 下部拡散層102はビット線BL(n)であり、共通のセンスアンプを持つ複数の選択トランジスタQc1により共通化され、セルアレイ端において周辺回路に接続される。 Lower diffusion layer 102 is a bit line BL (n), is shared by a plurality of selection transistors Qc1 having a common sense amplifier is connected to the peripheral circuits in the cell array end. シリコン層よりなる下部拡散層102上には柱状シリコン層104が形成され、柱状シリコン層104を取り囲むようにゲート絶縁膜107およびゲート電極108が形成される。 On the lower diffusion layer 102 made of silicon layer is pillar-shaped silicon layer 104 is formed, the gate insulating film 107 and the gate electrode 108 is formed to surround the pillar-shaped silicon layer 104. ゲート電極108より延在するゲート配線108aはワード線WL(n)であり、共通のワードドライバ回路を持つ複数の選択トランジスタQc1によって共通化されており、セルアレイ端で周辺回路に接続される。 Gate wiring 108a extending from the gate electrode 108 is the word line WL (n), are shared by a plurality of selection transistors Qc1 having a common word driver circuit, is connected to the peripheral circuits in the cell array end. 柱状シリコン層上部には上部拡散層105が形成され、その表面にはシリサイド層106が形成されている。 The pillar-shaped silicon layer upper the upper diffusion layer 105 is formed, the silicide layer 106 is formed on the surface thereof. 上部拡散層105はコンタクト109に接続され、コンタクト109は容量素子Cs1の下部電極110に接続されている。 Upper diffusion layer 105 is connected to the contact 109, a contact 109 is connected to the lower electrode 110 of the capacitor element Cs1. 容量絶縁膜111を介して存在する上部電極112が形成される。 Upper electrode 112 existing over the capacitor insulating film 111 is formed.

DRAMやDRAM混載ロジックデバイスのチップ面積を縮小する手段の一つとして、メモリ周辺回路やロジック回路の大部分を占めるCMOS回路(以下、CMOS回路部)による占有面積を縮小することが挙げられる。 As a means to reduce the chip area of ​​the DRAM and DRAM-embedded logic device, CMOS circuit occupying a large part of the memory peripheral circuit or a logic circuit (hereinafter, CMOS circuitry) include reducing the area occupied by the.
本発明によれば、CMOS回路部の占有面積を縮小することができる。 According to the present invention, it is possible to reduce the area occupied by the CMOS circuit section. 以下にCMOS回路部の一例としてCMOSインバーターを用いて本発明による占有面積縮小の例を示す。 The following shows an example of the occupied area reduction according to the invention by using a CMOS inverter as an example of a CMOS circuit section. 図6に本実施例におけるCMOSインバーターの等価回路を示す。 It shows an equivalent circuit of a CMOS inverter in the embodiment in FIG. また、図7に本発明におけるCMOSインバーターの平面図を示す。 Also, a plan view of a CMOS inverter according to the present invention in FIG.

以下に図7のCMOSインバーターの平面図について簡単に説明する。 Briefly described plan view of the CMOS inverter of Figure 7 below. 埋め込み酸化膜層201の上に下部拡散層が形成され、下部拡散層表面にはシリサイド層203が形成されている。 Is lower diffusion layer on the buried oxide film layer 201 is formed, the lower diffusion layer surface has a silicide layer 203 is formed. 下部拡散層のN+拡散層領域にはNMOSトランジスタであるQn2が、P+拡散層領域にはPMOSトランジスタであるQp2が形成される。 The N + diffusion layer region of the lower diffusion layer is an NMOS transistor Qn2 is, the P + diffusion layer region is a PMOS transistor Qp2 is formed. それぞれのトランジスタのゲート電極(208a、208b)より延在するゲート電極上に形成されるコンタクト(209a、209b)は入力配線Vin2に接続され、下部拡散層上のシリサイド層203上に形成されるコンタクト209cは出力配線Vout2に接続され、NMOSトランジスタであるQn2を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト209dは接地電位配線GND2に接続され、PMOSトランジスタであるQp2を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト209eは電源電位配線Vcc2に接続されることによりインバーターを構成する。 The gate electrodes (208a, 208b) of the respective transistors contacts formed on extending the gate electrode from (209a, 209b) is connected to the input wiring Vin2, contact formed on the silicide layer 203 on the lower diffusion layer 209c is connected to the output wiring Vout2, contact 209d formed on the upper diffusion layer of the pillar-shaped silicon layer to form a Qn2 an NMOS transistor is connected to the ground potential wiring GND2, a pillar-shaped silicon to form a Qp2 are PMOS transistors contact 209e formed on the upper diffusion layer of the layer constituting the inverter by being connected to the power supply potential line Vcc2.

図8に図7のカットラインA−A'における断面構造を示す。 Figure 8 shows a sectional structure along the cut line A-A 'in FIG. 以下に図8を参照してCMOSインバーターの断面構造について説明する。 Referring to FIG. 8 will now be described cross-sectional structure of the CMOS inverter.
埋め込み酸化膜層201の上に下部拡散層(202、212)が形成され、下部拡散層はN+下部拡散層202およびP+下部拡散層212からなり、N+下部拡散層202とP+下部拡散層212の表面にはシリサイド層203が形成され、このシリサイド層203によってN+下部拡散層202とP+下部拡散層212は互いに直接接続されている。 Buried lower diffusion layer (202, 212) is formed on the oxide film layer 201, the lower diffusion layer is made of N + lower diffusion layer 202 and the P + lower diffusion layer 212, the N + lower diffusion layer 202 and the P + lower diffusion layer 212 the surface is a silicide layer 203 is formed, the silicide layer 203 by N + lower diffusion layer 202 and the P + lower diffusion layer 212 are directly connected to each other. このため、N+下部拡散層202とP+下部拡散層212を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。 Therefore, there is no need the contact and isolation for connecting the N + lower diffusion layer 202 and the P + lower diffusion layer 212, it is possible to reduce the occupied area of ​​the inverter. N+下部拡散層202上に形成される柱状シリコン層204によってNMOSトランジスタQn2が形成され、P+下部拡散層212上に形成される柱状シリコン層214によってPMOSトランジスタQp2が形成されている。 NMOS transistor Qn2 is formed by pillar-shaped silicon layer 204 formed on the N + lower diffusion layer 202, PMOS transistor Qp2 are formed by pillar-shaped silicon layer 214 formed on the P + lower diffusion layer 212. 柱状シリコン層(204、214)を取り囲むようにゲート絶縁膜207が形成され、それを取り囲むようにゲート電極208が形成されている。 The gate insulating film 207 so as to surround the pillar-shaped silicon layer (204, 214) is formed, the gate electrode 208 is formed so as to surround it. NMOSを形成する柱状シリコン層204の上部にN+上部拡散層205が、PMOSを形成する柱状シリコン層214の上部にP+上部拡散層215が形成され、上部拡散層(205、215)上にはシリサイド膜206が形成されている。 N + upper diffusion layer 205 in the upper portion of the pillar-shaped silicon layer 204 forming an NMOS is, P + upper diffusion layer 215 is formed on an upper portion of the pillar-shaped silicon layer 214 forming a PMOS, silicide on the upper diffusion layer (205, 215) film 206 is formed.
ゲート電極より延在するゲート配線(208a、208b)上には1層目のコンタクト(209a、209b)が形成され、2層目のコンタクト210を通して入力配線Vin2に接続される。 Gate wire extending from the gate electrode (208a, 208b) 1 layer of contact on (209a, 209 b) is formed, it is connected to the input wiring Vin2 through the second layer of the contact 210. 下部拡散層上のシリサイド層203上に形成される1層目のコンタクト209cは2層目のコンタクト210を通して出力配線Vout2に接続される。 The first layer of the contact 209c formed on the silicide layer 203 on the lower diffusion layer is connected to the output wiring Vout2 through the second layer of the contact 210. NMOS柱状シリコン層上部の上部拡散層205上に形成される1層目のコンタクト209dは2層目のコンタクト210を通して接地電位配線GND2に接続される。 The first layer of the contact 209d formed on NMOS pillar-shaped silicon layer upper portion of the upper diffusion layer 205 is connected with the ground line GND2 through the second layer of the contact 210. PMOS柱状シリコン層上部の上部拡散層215上に形成される1層目のコンタクト209eは2層目のコンタクト210を通して電源電位配線Vcc2に接続される。 First layer contacts 209e formed on PMOS pillar-shaped silicon layer upper of the upper diffusion layer 215 is connected through a second layer of the contact 210 to the power supply potential line Vcc2.

以下に本発明の半導体装置を形成するための製造方法の一例を図9〜図23を参照して説明する。 An example of a manufacturing method for forming a semiconductor device of the present invention below with reference to FIGS. 9-23 is described. 各図において(a)はDRAMセルアレイの平面図、(b)はDRAMセルアレイ内のA−A'における断面図、(c)はCMOS回路部の例としてCMOSインバーターの平面図、(d)はCMOSインバーターの断面図である。 In each figure (a) is a plan view of a DRAM cell array, (b) is a cross-sectional view taken along A-A 'in the DRAM cell array, (c) is a plan view of a CMOS inverter as an example of a CMOS circuit section, (d) the CMOS it is a cross-sectional view of the inverter.

図9に示されるように、埋め込み酸化膜(101、201)上にSOI層が膜厚200nm程度形成されたSOI基板を用いて、SOI層上にシリコン窒化膜等のマスク(120、220)を成膜して、柱状シリコン層(104、204、214)をエッチングにより形成する。 As shown in FIG. 9, using the SOI substrate an SOI layer on the oxide film (101, 201) is formed a thickness of about 200nm buried, the mask (120, 220) of the silicon nitride film on the SOI layer by forming the columnar silicon layer (104,204,214) is formed by etching. このとき、柱状半導体底部にシリコン層(102a、202a)を50nm程度の厚さで形成しておく。 At this time, the silicon layer (102a, 202a) previously formed to a thickness of about 50nm to columnar semiconductor bottom.

図10に示されるように、シリコン層(102a、202a)のエッチングを行い、分離する。 As shown in FIG. 10, etched silicon layer (102a, 202a), separated. その後、イオン注入などにより不純物を注入し、シリコン層にN+下部拡散層領域(102、202)またはP+下部拡散層領域212を形成する。 Thereafter, an impurity is implanted by ion implantation to form an N + lower diffusion layer region (102, 202) or P + lower diffusion layer region 212 in the silicon layer. DRAMセルアレイ部においてはN+拡散層領域102はビット線になる。 N + diffusion layer region 102 becomes the bit line in the DRAM cell array section.

図11に示されるように、ゲート絶縁膜(107、207)を成膜後、ゲート導電膜(108、208)をCVD法もしくはALD法により、柱状シリコン層(104、204、214)を埋め込むように成膜する。 As shown in FIG. 11, after forming a gate insulating film (107, 207), the gate conductive film (108, 208) by a CVD method or ALD method, so as to embed the columnar silicon layer (104,204,214) forming a film on.

図12に示されるように、CMPによりゲート導電膜(108、208)を研磨し、ゲート導電膜の上面を平坦化する。 As shown in FIG. 12, by polishing the gate conductive film (108, 208) by CMP, to planarize the upper surface of the gate conductive film. ゲート導電膜の上部をCMPによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。 The upper portion of the gate conductive film by planarized by CMP, improves the shape of the gate conductive film facilitates the control of the gate length. CMPにおいては、柱状シリコン層上部のシリコン窒化膜(120、220)をCMPのストッパーとして使用する。 In CMP, the pillar-shaped silicon layer is used over the silicon nitride film (120, 220) as a stopper for CMP. シリコン窒化膜(120、220)をCMPストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。 A silicon nitride film (120, 220) by using as a CMP stopper makes it possible to control an amount of CMP with high repeatability. なお、CMPのストッパー膜としては、シリコン窒化膜以外にも、CMPのストッパー膜として機能するものであれば、他の膜を使用することができ、そのような膜をSOI層上に予め成膜しておくこともできる。 As the stopper film CMP, a besides silicon nitride film, as long as it functions as a stopper film CMP, a can use other film advance such film on the SOI layer deposition it is also possible to keep.

図13に示されるように、ゲート絶縁膜(107、207)及びゲート導電膜(108、208)をエッチバックすることにより、ゲート長を決定する。 As shown in FIG. 13, by etching back the gate insulating film (107, 207) and a gate conductive layer (108, 208), to determine the gate length.

図14に示されるように、所望のゲート電極の膜厚分だけシリコン窒化膜を成膜して、このシリコン窒化膜をエッチバックすることによりシリコン窒化膜サイドウォール(124、224)を形成する。 As shown in FIG. 14, by forming a film thickness amount corresponding silicon nitride film having a desired gate electrode, a silicon nitride film-based sidewall (124, 224) by etching back the silicon nitride film. シリコン窒化膜サイドウォール(124、224)の膜厚がゲート電極の膜厚となるため、所望のゲート膜厚となるように、シリコン窒化膜の成膜膜厚を調整し、さらにエッチバック量で微調整することによって、最終的なシリコン窒化膜サイドウォール膜厚を調整する。 Since the film thickness of the silicon nitride film-based sidewall (124, 224) is a thickness of the gate electrode, so as to have a desired gate thickness, adjusting the NarumakumakuAtsu silicon nitride film, further etching-back amount by fine-tuning, to adjust the final silicon nitride film-based sidewall thickness. なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。 Here, as a sidewall protective film, a silicon nitride film is used, in addition to this, if the protective film serving as a sidewall protective film, for example, like a silicon oxide film it can be also used.

図15に示されるように、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト(121、221)により形成する。 As shown in Figure 15, a resist or a multilayer resist is applied to form a resist (121, 221) of the gate wiring pattern by lithography. DRAMセル部においては、 レジスト 121により、ワード線が形成される。 In the DRAM cell section, a resist 121, the word lines are formed.

図16に示されるように、レジスト(121、221)をマスクとして、ゲート導電膜およびゲート絶縁膜エッチングして、ゲート電極(108、208)およびゲート配線(108a、208a、208b)を形成する。 As shown in FIG. 16, a resist (121, 221) as a mask, and the gate conductive film and the gate insulating film etching, the gate electrode (108, 208) and the gate wiring (108a, 208a, 208b) to form a. DRAMセルアレイ部においては、ゲート配線108aはワード線である。 In the DRAM cell array section, the gate wiring 108a is a word line.

図17に示されるように、柱状シリコン上部のシリコン窒化膜(120、220)およびシリコン窒化膜サイドウォール(124、224)をウェットエッチまたはドライエッチにより除去する。 As shown in Figure 17, the pillar-shaped silicon over the silicon nitride film (120, 220) and the silicon nitride film-based sidewall (124, 224) is removed by wet etching or dry etching.

図18に示されるように、不純物注入等により柱状シリコン層(104、204)の上部にPやAsなどの不純物を導入し、N+ソース拡散層(105、205)を形成する。 As shown in FIG. 18, by introducing an impurity such as P or As in an upper portion of the pillar-shaped silicon layer (104, 204) by impurity implantation or the like, to form N + source diffusion layer (105, 205). また、柱状シリコン層214の上部にBやBF 2などの不純物を導入し、P+ソース拡散層215を形成する。 Further, by introducing an impurity such as B or BF 2 at the top of the pillar-shaped silicon layer 214 to form a P + source diffusion layer 215.

図19に示されるように、10nm〜50nm程度のシリコン窒化膜(122、222)を成膜する。 As shown in FIG. 19, forming a 10nm~50nm about silicon nitride film (122, 222).

図20に示されるように、シリコン窒化膜(122、222)をエッチバックして、柱状シリコン層の側壁およびゲート電極の側壁をシリコン窒化膜で覆う構造にする。 As shown in FIG. 20, a silicon nitride film (122, 222) is etched back, a structure covering the side walls of the side walls and the gate electrode of the pillar-shaped silicon layer in a silicon nitride film.

図21に示されるように、CoやNiなどの金属をスパッタして、熱処理を行うことにより、ソースドレイン拡散層を選択的にシリサイド化して、シリサイド層(103、203、106、206)を形成する。 As shown in FIG. 21, by sputtering metal such as Co or Ni, is formed by heat treatment, by selectively silicide the source drain diffusion layers, a silicide layer (103,203,106,206) to.
ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜(122、222)により、シリサイド層に起因するドレイン−ゲート間およびソース−ゲート間のショートを抑制することができる。 Here, the silicon nitride film covering the sidewall of the pillar-shaped silicon layer and a gate electrode (122, 222), the drain due to the silicide layer - it is possible to suppress a short circuit between the gate - gate and the source.

図22に示されるように、層間膜であるシリコン酸化膜形成後に1層目のコンタクト(109、209a〜209e)をDRAMセルアレイ部とCMOSインバーター部に形成する。 As shown in Figure 22, a contact (109,209a~209e) the first layer after the silicon oxide film formed as an interlayer film formed in the DRAM cell array section and the CMOS inverter section.

図23に示されるように、DRAMセルアレイ部には従来のスタック型DRAMに用いられているのと同様な方法で容量素子を形成する。 As shown in FIG. 23, the DRAM cell array section to form a capacitor element in the same manner used in conventional stacked DRAM. 容量素子は金属である下部電極110および絶縁膜111、金属である上部電極112よりなる。 Capacitive element lower electrode 110 and the insulating film 111 is a metal, consisting of an upper electrode 112 is a metal. CMOSインバーター部においてはDRAMセルアレイ部の容量素子形成後に、第2層目のコンタクト210を第1層目のコンタクト(209a〜209e)上に形成することにより配線層との接続を行う。 After capacitor element formation of the DRAM cell array in the CMOS inverter section, to connect the wiring layer by forming a second layer of contacts 210 on the first-layer contact (209a~209e).

本発明においては、すべてのコンタクトは金属で形成されており、容量素子の電極も金属で形成される。 In the present invention, all the contacts are formed of metal, also the electrodes of the capacitor is formed of metal. 通常のスタック型DRAMにおいては、コンタクトの一部や容量電極は不純物がドープされたポリシリコンで形成されることが多い。 In a typical stacked DRAM, a part of the contacts and the capacitor electrode is often formed of polysilicon doped with impurities. コンタクトや容量素子電極がポリシリコンなどで形成される場合には、成膜時や活性化熱処理に生じる熱履歴によりトランジスタの不純物分布が影響を受け、ボロンの抜きぬけによるしきい値変動や、ショートチャネル特性の悪化などが生じることがある。 If the contact or capacitive element electrodes are formed of polysilicon, due thermal history impurity distribution of the transistor are affected occurring during deposition and activation heat treatment, and the threshold variation due to escape vent boron, Short sometimes worsening of the channel characteristics. このため、ゲート長の短いトランジスタを使用する場合には、良好なトランジスタ特性を保つために、ポリシリコンなどの比較的高い温度(600〜700℃)が必要な材料は使わずに、比較的低温で成膜できるTiNやWなどの金属(成膜温度〜500℃)でコンタクトや容量素子電極を形成する必要がある。 Therefore, when using the short transistor gate length, in order to maintain good transistor characteristics, without a relatively high temperature (600 to 700 ° C.) is required materials such as polysilicon, a relatively low temperature it is necessary to form a contact or a capacitor element electrodes in a metal, such as film formation may TiN or W (film formation temperature to 500 ° C.).

本発明においては、DRAMセルアレイ部の選択トランジスタと周辺回路部やロジック回路部におけるトランジスタを同一の構造にて形成しているため、製造工程数が少ない。 In the present invention, because it forms a transistor in the selected transistor and the peripheral circuit portion and the logic circuit portion of the DRAM cell array in the same structure, a small number of manufacturing steps. また、DRAM部における容量素子は従来のスタック型DRAMにおいて使用されている技術をそのまま使用することができるので、新規に容量素子を開発する必要がない。 Further, since the capacitive element in the DRAM section can be used as it is the technology used in the conventional stacked-type DRAM, there is no need to develop a new capacitor element.

本発明においては、CMOS回路が使用される周辺回路部やロジック回路部において、N+下部拡散層とP+下部拡散層とを拡散層上に形成されるシリサイド層により直接接続でき、N+下部拡散層とP+下部拡散層を接続するためのコンタクトや、素子分離を形成する必要がないため、CMOS回路の面積を縮小することができる。 In the present invention, in the peripheral circuit portion and the logic circuit portion which CMOS circuits are used, direct connection can by silicide layer formed the N + lower diffusion layer and the P + lower diffusion layer on the diffusion layer, and the N + lower diffusion layer and a contact for connecting the P + lower diffusion layer, it is not necessary to form the element isolation, it is possible to reduce the area of ​​the CMOS circuit. 通常DRAMにおいては、全チップ面積のうち約半分程度が周辺回路で構成されており、周辺回路の多くがCMOS回路であることから、上記の効果によるチップ面積の縮小が期待できる。 In normal DRAM, about half of the total chip area is constituted by the peripheral circuit, since the number of peripheral circuits is a CMOS circuit, reduction in chip area due to the above effect can be expected. また、DRAM混載ロジックデバイスにおいては、DRAM以外のロジック回路部では大部分の回路がCMOS回路で構成されるためさらに面積縮小の効果は大きくなる。 In the DRAM-embedded logic device, further effect of area reduction since the circuit of the most is constituted by a CMOS circuit, the logic circuit section other than the DRAM increases.

また、本発明においては、CMOS回路部のトランジスタのソースドレイン拡散層上にシリサイド層が形成されるため、ソースドレイン部の寄生抵抗が減少し、高性能なトランジスタを形成することができる。 In the present invention, since the silicide layer is formed on the source drain diffusion layer of the transistor in the CMOS circuit section can be parasitic resistance of the source-drain portion is reduced to form a high performance transistor.

本実施例におけるCMOSインバーター部の断面構造を図24に示す。 The cross-sectional structure of the CMOS inverter unit in the present embodiment shown in FIG. 24. 本実施例と実施例1においてはCMOSインバーターなどのCMOS回路部の断面構造のみ異なり、その他の点については同一である。 In the embodiment example 1 is different only cross-sectional structure of the CMOS circuit section, such as a CMOS inverter is the same for the other points.

実施例1においては、インバーター部のコンタクトは2段積層構造になっているが、DRAMのセルサイズが小さくなってくると、十分な蓄積電荷量を確保するために容量素子Cs1の高さを増やす必要があるため、2段目のコンタクト210が深くなり、加工面において形成するのが困難になることがある。 In Example 1, the contact of the inverter unit is has a two-layer stacked structure, the cell size of the DRAM becomes smaller, increasing the height of the capacitive element Cs1 to ensure a sufficient amount of accumulated charge since it is necessary, the second stage of the contact 210 becomes deeper, it may become difficult to form the working surface. そのような場合には、2段目のコンタクト210を、図24に示したように、2段目のコンタクト310aと3段目のコンタクト310bに分割して形成することによりコンタクトの形成を容易にすることができる。 In such a case, the contact 210 of the second stage, as shown in FIG. 24, the formation of contact by forming divided into the second-stage contacts 310a and the third stage of the contact 310b easily can do. このようなコンタクト構造にすることにより、セルサイズが小さくなり、高さが大きい容量素子が必要になる場合においても、十分な蓄積電荷量を確保しつつ、容易にコンタクトを形成することができる。 With such a contact structure, the smaller the cell size, even when it is necessary to have a large capacitive element height, while ensuring a sufficient amount of stored charge, it is possible to easily form the contact.

本実施例においては、DRAMセルアレイ部をシリサイド化しない構造及び製造方法を提供する。 In the present embodiment, to provide a structure and a manufacturing method which does not silicided DRAM cell array section. 実施例1においては、DRAMセル部においてもシリサイド化を行ったが、DRAMセルの選択トランジスタの拡散層をシリサイド化するためには、ソースドレイン領域の不純物濃度を増加しなければならず、接合リークが増加するため、ホールド特性が悪化する。 In Example 1, it is also subjected to silicidation in the DRAM cell section, in order to silicide the diffusion layer of the selection transistor of the DRAM cell, it is necessary to increase the impurity concentration of the source drain regions, the junction leak order but increasing, holding characteristics deteriorate. 本実施例においては製造工程数は増加するが、ホールド特性のよいDRAMを提供することができる。 The number of manufacturing steps in the present embodiment is increased, it is possible to provide a DRAM having hold characteristics.

DRAMセル部の平面図は下部拡散層及び上部拡散層上にシリサイド層が形成されていない点を除いて図3と同一である。 Plan view of the DRAM cell portion is the same as FIG. 3 except that no silicide layer is formed on the lower diffusion layer and the upper diffusion layer.
図25および図26を参照して、DRAMセル部の断面構造について説明する。 Referring to FIGS. 25 and 26, will be described cross-sectional structure of the DRAM cell portion. 図25は図3のA−A'に対応する断面図、図26は図3のB−B'に対応する断面図である。 Figure 25 is 'a cross-sectional view corresponding to FIG. 26 B-B of FIG. 3' A-A of FIG. 3 is a sectional view corresponding to.
埋め込み酸化膜401上に下部拡散層402が形成され、下部拡散層402はビット線BL(n)であり、共通のセンスアンプを持つ複数の選択トランジスタにより共通化され、セルアレイ端において周辺回路に接続される。 Is formed lower diffusion layer 402 on the buried oxide film 401, the lower diffusion layer 402 is a bit line BL (n), it is shared by a plurality of selection transistors having a common sense amplifier, connected to the peripheral circuits in the cell array end It is. シリコン層よりなる下部拡散層402上には柱状シリコン層404が形成され、柱状シリコン層404を取り囲むようにゲート絶縁膜407およびゲート電極408が形成される。 On the lower diffusion layer 402 made of silicon layer is pillar-shaped silicon layer 404 is formed, the gate insulating film 407 and the gate electrode 408 is formed to surround the pillar-shaped silicon layer 404. ゲート電極408より延在するゲート配線408aはワード線WL(n)であり、共通のワードドライバ回路を持つ複数の選択トランジスタによって共通化されており、セルアレイ端で周辺回路に接続される。 Gate wiring 408a extending from the gate electrode 408 is the word line WL (n), are shared by a plurality of selection transistors having a common word driver circuit, it is connected to the peripheral circuits in the cell array end. 柱状シリコン層上部には上部拡散層405が形成され、上部拡散層405はコンタクト409に接続され、コンタクト409は容量素子Cs1の下部電極410に接続されている。 The pillar-shaped silicon layer upper the upper diffusion layer 405 is formed, the upper diffusion layer 405 is connected to the contact 409, a contact 409 is connected to the lower electrode 410 of the capacitor element Cs1. 容量絶縁膜411を介して存在する上部電極412が形成される。 Upper electrode 412 existing over the capacitor insulating film 411 is formed.

図27にCMOS回部部の一例であるCMOSインバーターの断面図を示す。 Figure 27 shows a cross-sectional view of a CMOS inverter as an example of a CMOS-up portion part. CMOSインバーターにおいては、ソースドレイン拡散層にシリサイド層(503、506)が形成されており、実施例1と同様の構造を持つ。 In CMOS inverter, a silicide layer on the source and drain diffusion layers (503, 506) is formed, having the same structure as in Example 1.

以下に本実施例の半導体装置を形成するための製造方法の一例を図28〜図29を参照して説明する。 An example of a manufacturing method for forming a semiconductor device of the present embodiment will be described below with reference to FIGS. 28 to 29 will be described. 各図において(a)はDRAMセルアレイの平面図、(b)はセルアレイ内のA−A'における断面図、(c)はCMOS回路部の例としてCMOSインバーターの平面図、(d)はCMOSインバーターの断面図である。 In each figure (a) is a plan view of a DRAM cell array, (b) is a cross-sectional view taken along A-A 'in the cell array, (c) is a plan view of a CMOS inverter as an example of a CMOS circuit section, (d) the CMOS inverter it is a cross-sectional view of.
図19のシリコン窒化膜(122、222)成膜工程までは実施例1と同一であるので、図19以降の工程について、以下に説明する。 Because until the silicon nitride film (122, 222) film forming process of FIG. 19 are the same as in Example 1, the processes after FIG. 19, described below.

図28を参照して、DRAM部はシリコン窒化膜522で覆われたままとし、周辺回路部のみシリコン窒化膜422をエッチバックしてソースドレイン拡散層を露出させる。 Referring to FIG. 28, DRAM portion will remain covered with the silicon nitride film 522 to expose the source drain diffusion layer is etched back to the silicon nitride film 422 only the peripheral circuit portion.

図29に示されるように、CoやNiなどの金属をスパッタして、熱処理を行うことにより、CMOSインバーター部のみソースドレイン拡散層を選択的にシリサイド化して、下部拡散層上のシリサイド層503および柱状シリコン層上部のソース拡散層上のシリサイド層506を形成する。 As shown in FIG. 29, by sputtering metal such as Co or Ni, heat treatment is performed to selectively silicide the source drain diffusion layer only CMOS inverter section, a silicide layer 503 on the lower diffusion layer and forming a silicide layer 506 on the source diffusion layers of the pillar-shaped silicon layer upper.

コンタクト形成以降の工程については、図22からの工程と同一であるので、ここでは省略する。 For the subsequent contact formation step, it is the same as steps from FIG. 22, omitted here.

上記のように本実施例においては、DRAMセル部における良好なホールド特性を持つ選択トランジスタと周辺回路部における高性能なトランジスタを同時に形成することができる。 In the present embodiment as described above, it is possible to form a high-performance transistor in the selection transistor and the peripheral circuit portion having good hold characteristics in the DRAM cell unit at the same time.

図30に本発明のDRAMのセルアレイ領域と周辺回路部の模式図およびデータ線方向の周辺回路部の等価回路を示す。 Figure 30 shows an equivalent circuit of the schematic diagram and the data line direction of the peripheral circuit portion of a cell array region and the peripheral circuit section of the DRAM of the present invention. 周辺回路の構成としては、ここでは最小限必要な回路として、プリチャージ回路PC、センスアンプSA、列選択スイッチYSを示した。 The structure of the peripheral circuit, as the minimum necessary circuits here, shown precharge circuit PC, a sense amplifier SA, the column selection switch YS. セルアレイ構成はビット線とワード線交点にセルが配置されるクロスポイント型であり、ビット線の構成はセンスアンプに接続されるビット線対が左右に配置された異なるセルアレイに形成される開放型ビット線としている。 The cell array structure is the cross-point type in which cells are arranged in bit lines and word lines intersecting point, open bit configuration of the bit lines are formed in different cell array bit line pair connected to a sense amplifier is disposed on the left and right is a line. このため、それぞれの回路はビット線ピッチの2倍の幅、つまり4Fの幅に配置できるように設計されなければならない。 Therefore, each circuit must be designed to be disposed to the width of twice the width, i.e. 4F bit line pitch.
以下に、4Fの幅に配置することが可能なレイアウトを持つそれぞれの回路の実施例について示す。 It is shown below for the embodiment of each of the circuits that have a layout that can be arranged in the width of 4F.

図31(a)にセンスアンプSAの等価回路図を、(b)にセンスアンプのレイアウトを示す。 The equivalent circuit diagram of the sense amplifier SA in FIG. 31 (a), shows the layout of a sense amplifier in (b). 図31(a)に示されるように、センスアンプはNMOSトランジスタであるSn1およびSn2と、PMOSトランジスタであるSp1およびSp2より構成される。 As shown in FIG. 31 (a), the sense amplifier and the Sn1 and Sn2 are NMOS transistors, comprised of Sp1 and Sp2 is a PMOS transistor. Sn1とSn2は接地電位GND6に接続され、Sp1とSp2は電源電位Vcc6に接続される。 Sn1 and Sn2 is connected to a ground potential GND6, Sp1 and Sp2 is connected to the power supply potential Vcc 6. センスアンプによって、メモリセルから読み出される電荷により生じるビット線BLとBLB間の微小な電位差ΔVをVccに増幅することができる。 By the sense amplifier, a small potential difference ΔV between the bit lines BL and BLB caused by the charge read out from the memory cell can be amplified to Vcc.

図31(b)を参照して、センスアンプのレイアウトについて説明する。 Referring to FIG. 31 (b), the described layout of the sense amplifier. センスアンプ部のビット線BL(n)およびBLB(n)は第2層配線により形成され、電源電位に固定されるVcc6配線および接地電位に固定されるGND6配線は第1層配線により形成される。 Sense amplifier portion of the bit line BL (n) and BLB (n) is formed by the second layer wiring, GND6 wire fixed to Vcc6 wiring and the ground potential is fixed to the power supply potential is formed by the first layer wiring . ビット線BL(n)は表面にシリサイド層が形成された拡散層604上に形成されたコンタクト601と接続され、NMOSであるSn1およびPMOSであるSp1の下部拡散層に接続される。 Bit lines BL (n) is connected to a contact 601 formed on the diffusion layer 604 a silicide layer formed on the surface, is connected to the lower diffusion layer of Sp1 is Sn1 and the PMOS is NMOS. ビット線BLB(n)は表面にシリサイド層が形成された拡散層605上に形成されたコンタクト602と接続されNMOSであるSn2およびPMOSであるSp2の下部拡散層に接続される。 Bit line BLB (n) is connected to the lower diffusion layer of a is connected to the contact 602 a silicide layer is formed on the diffusion layer 605 formed Sn2 and the PMOS an NMOS the surface Sp2. また、ビット線BL(n)は、Sn2およびSp2のゲート電極より延在するゲート配線上に形成されるコンタクト604と接続され、ビット線BLB(n)は、Sn1およびSp1のゲート電極より延在するゲート配線上に形成されるコンタクト603と接続される。 The bit line BL (n) is connected to a contact 604 formed on a gate wire extending from the gate electrode of the Sn2 and Sp2, and the bit line BLB (n) is extending from the gate electrodes of the Sn1 and Sp1 It is connected to a contact 603 formed on a gate wire. NMOSであるSn1およびSn2の上部拡散層に形成されるコンタクトは第1層配線である接地電位のGND6配線に接続され、PMOSであるSp1およびSp2の上部拡散層に形成されるコンタクトは第1層配線である電源電位のVcc6配線に接続される。 Contact formed on the upper diffusion layer of the NMOS and is Sn1 and Sn2 is connected to GND6 wiring of the ground potential which is the first layer wiring, the first layer contact formed on the upper diffusion layer of a PMOS Sp1 and Sp2 it is connected to Vcc6 wiring between the power supply potential which is the wiring.

図31(b)に示したN+注入領域(610、611)においては下部拡散層にはPやAsなどの不純物が注入されN+拡散層になり、P+注入領域612においては下部拡散層にはBやBF 2などの不純物が注入されP+拡散層になる。 Becomes N + diffusion layer is implanted impurities such as P or As in the lower diffusion layer in the N + implant region (610, 611) shown in FIG. 31 (b), the lower diffusion layer in the P + implant regions 612 B and impurities such as BF 2 are implanted becomes P + diffusion layer. N+拡散層とP+拡散層はそれらの表面に形成されたシリサイド層により直接接続されるため、N+拡散層とP+拡散層を接続するためのコンタクトや素子分離を形成する必要がなく回路の占有面積を縮小することができる。 Since the N + diffusion layer and the P + diffusion layer are directly connected by a silicide layer formed on their surfaces, the area occupied by the circuit is no need to form a contact and isolation for connecting the N + diffusion layer and the P + diffusion layer it can be reduced.

本実施例においては、センスアンプを構成する各トランジスタSn1、Sn2、Sp1、Sp2は1個の柱状シリコン層よりなるSGTにより形成される場合について示したが、回路の性能の要求により各トランジスタは複数の柱状シリコン層よりなるSGTによって形成されてもよい。 In the present embodiment, each of the transistors constituting the sense amplifier Sn1, Sn2, Sp1, Sp2 has been shown the case formed by SGT consisting one pillar-shaped silicon layer, each transistor in response to a request of the performance of the circuit more of it may be formed by SGT consisting pillar-shaped silicon layer.

図32の(a)にプリチャージ回路PCの等価回路図を、(b)にプリチャージ回路のレイアウトを示す。 The equivalent circuit diagram of the precharge circuit PC in (a) of FIG. 32 shows a layout of a precharge circuit in (b). 図32(a)を参照して、プリチャージ回路の一例について説明する。 Referring to FIG. 32 (a), to describe an example of the precharge circuit. プリチャージ回路は、ビット線BLと電源電位の1/2の電圧に固定されたVcc/2配線とを接続するNMOSトランジスタEn1と、ビット線BLBと電源電位の1/2の電圧に固定されたVcc/2配線とを接続するNMOSトランジスタEn2と、ビット線BLとビット線BLBを接続するNMOSトランジスタEn3より構成される。 The precharge circuit includes a NMOS transistor En1 connecting a fixed Vcc / 2 line to 1/2 of the voltage of the bit line BL and the power source potential, which is fixed to 1/2 of the voltage of the bit line BLB and the power source potential an NMOS transistor En2 connecting the vcc / 2 line, comprised of an NMOS transistor En3 connecting the bit lines BL and BLB. プリチャージ信号RPに“1”のデータが入力されることによってEn1、En2、En3がすべてオンになり、ビット線BLとVcc/2配線が接続され、ビット線BLBとVcc/2配線が接続され、ビット線BLとビット線BLBが接続されることにより、ビット線BLとBLBがともにVcc/2にプリチャージされる。 En1 by data of "1" to the pre-charge signal RP is input, En2, En3 are all turned on, the bit lines BL and Vcc / 2 line is connected, the bit line BLB and Vcc / 2 line is connected by the bit line BL and the bit line BLB is connected, the bit line BL and BLB are precharged to Vcc / 2 in both.

図32(b)を参照して、プリチャージ回路のレイアウトについて説明する。 Referring to FIG. 32 (b), illustrating the layout of the precharge circuit. プリチャージ回路部のビット線BLおよびビット線BLBは第2層配線により形成され、Vcc/2配線およびプリチャージ信号線RPは第1層配線により形成される。 Bit line BL and the bit line BLB of the precharge circuit portion is formed by the second layer wiring, Vcc / 2 line and the precharge signal line RP is formed by the first layer wiring. ビット線BL(n)は表面にシリサイド層が形成されたN+拡散層623上に形成されたコンタクト621と接続され、En1を通してVcc/2配線と接続される。 Bit lines BL (n) is connected to a contact 621 formed on the N + diffusion layer 623 a silicide layer formed on the surface, is connected to the Vcc / 2 line through the En1. ビット線BLB(n)は表面にシリサイド層が形成されたN+拡散層624上に形成されたコンタクト622と接続され、En2を通してVcc/2と接続される。 Bit line BLB (n) is connected to a contact 622 formed on the N + diffusion layer 624 a silicide layer formed on the surface, are connected Vcc / 2 and through En2. ビット線BL(n)は、En3上部に形成されるコンタクトによりEn3の上部拡散層と接続され、En3を通してBLB(n)と接続される。 Bit lines BL (n) is connected to the upper diffusion layer of the En3 through a contact formed on the En3 top, is connected to BLB (n) through En3. トランジスタEn1〜En3のゲート電極はゲート配線626上に形成されるコンタクト625を通してプリチャージ信号RPに接続され、回路動作が制御される。 The gate electrode of the transistor En1~En3 is connected to a precharge signal RP through a contact 625 formed on a gate line 626, the circuit operation is controlled.

本実施例においては、プリチャージ回路を構成する各トランジスタEn1、En2、En3は1個の柱状シリコン層よりなるSGTにより形成される場合について示したが、回路の性能の要求により各トランジスタは複数の柱状シリコン層よりなるSGTによって形成されてもよい。 In the present embodiment shows the case the transistors En1, En2, En3 constituting the pre-charge circuit is formed by SGT consisting one pillar-shaped silicon layer, each transistor in response to a request of the performance of the circuit a plurality of it may be formed by SGT consisting pillar-shaped silicon layer.

図33の(a)に列選択スイッチYSの等価回路図を、(b)に列選択スイッチのレイアウトを示す。 The equivalent circuit diagram of the column selection switch YS in (a) of FIG. 33 shows the layout of a column selection switch (b). 図33(a)に示されるように、列選択スイッチ信号YSに“1”の信号が入力されることにより、NMOSであるYn1およびYn2がオンになり、ビット線BLおよびBLBの信号がI/O回路に接続されているグローバルビット線GBLとGBLBに読み出される。 As shown in FIG. 33 (a), when the signal of "1" to the column selection switch signal YS is inputted, an NMOS Yn1 and Yn2 are turned on, the bit lines BL and BLB signals I / read out to the global bit line GBL and GBLB connected to O circuit.

図33(b)を参照して、列選択スイッチのレイアウトについて説明する。 Referring to FIG. 33 (b), it will be described the layout of the column selection switch. 列選択スイッチ部のビット線BL(n)およびBLB(n)は第2層配線により形成され、グローバルビット線GBLおよびGBLBは第1層配線により形成される。 Column selection switch section of the bit line BL (n) and BLB (n) is formed by the second layer wiring, the global bit lines GBL and GBLB are formed by the first layer wiring. ビット線BL(n)はNMOSトランジスタであるYn1を形成する柱状シリコン層の上部拡散層に形成されるコンタクト641と接続され、Yn1がオンになることにより、データがN+拡散層である647上に形成されるコンタクト644を通じてGBLに転送される。 Bit lines BL (n) is connected to a contact 641 formed on the upper diffusion layer of the pillar-shaped silicon layer forming the Yn1 is an NMOS transistor, by Yn1 is turned on, on the data is N + diffusion layer 647 It is transferred to GBL through a contact 644 to be formed. また、ビット線BLB(n)はNMOSトランジスタであるYn2を形成する柱状シリコン層の上部拡散層に形成されるコンタクト642と接続され、Yn2がオンになることにより、データがN+拡散層である646上に形成されるコンタクト643を通じてGBLBに転送される。 The bit line BLB (n) is connected to a contact 642 formed on the upper diffusion layer of the pillar-shaped silicon layer forming the Yn2 is an NMOS transistor, by Yn2 is turned on, the data is N + diffusion layer 646 It is transferred to GBLB through a contact 643 formed thereon. 列選択トランジスタYn1およびYn2のゲート電極より延在するゲート配線上にはコンタクト645が形成され、列選択スイッチ信号が入力される第1層配線であるYS(n)に接続される。 Contacts 645 on a gate wire extending from the gate electrode of the column selection transistors Yn1 and Yn2 are formed, is connected to YS (n) is a first layer wiring column selection switch signal.

本実施例においては、 列選択スイッチを構成する各トランジスタYn1、Yn2は1個の柱状シリコン層よりなるSGTにより形成される場合について示したが、回路の性能の要求により各トランジスタは複数の柱状シリコン層よりなるSGTによって形成されてもよい。 In the present embodiment, each of the transistors Yn1 constituting the column select switch, Yn2 is one has been described a case formed by SGT consisting pillar-shaped silicon layer, each transistor plurality of pillar-shaped silicon at the request of the performance of the circuit it may be formed by SGT consisting layer.

本発明のDRAMセルアレイ構成を示す図である。 It is a diagram showing a DRAM cell array structure of the present invention. 本発明のDRAMセルアレイ等価回路図である。 A DRAM cell array equivalent circuit diagram of the present invention. 本発明のDRAMセルアレイを示す平面図である。 Is a plan view showing a DRAM cell array of the present invention. 本発明のDRAMセルアレイを示す断面図である。 It is a sectional view showing a DRAM cell array of the present invention. 本発明のDRAMセルアレイを示す断面図である。 It is a sectional view showing a DRAM cell array of the present invention. 本発明の周辺回路の一例であるCMOSインバーターの等価回路図である。 It is an equivalent circuit diagram of a CMOS inverter as an example of a peripheral circuit of the present invention. 本発明の周辺回路の一例であるCMOSインバーターの平面図である。 It is a plan view of a CMOS inverter as an example of a peripheral circuit of the present invention. 本発明の周辺回路の一例であるCMOSインバーターの断面図である。 It is a cross-sectional view of a CMOS inverter as an example of a peripheral circuit of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の周辺回路の一例であるCMOSインバーターの断面図である。 It is a cross-sectional view of a CMOS inverter as an example of a peripheral circuit of the present invention. 本発明のDRAMセルアレイを示す断面図である。 It is a sectional view showing a DRAM cell array of the present invention. 本発明のDRAMセルアレイを示す断面図である。 It is a sectional view showing a DRAM cell array of the present invention. 本発明の周辺回路の一例であるCMOSインバーターの断面図である。 It is a cross-sectional view of a CMOS inverter as an example of a peripheral circuit of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明の製造方法を工程順に示す工程図である。 It is a process diagram showing a sequence of process steps in a manufacturing method of the present invention. 本発明のDRAMセルアレイ構成および周辺回路の等価回路図である。 It is an equivalent circuit diagram of the DRAM cell array structure and a peripheral circuit of the present invention. 本発明のDRAM周辺回路であるセンスアンプの平面図である。 It is a plan view of a sense amplifier is a DRAM peripheral circuit of the present invention. 本発明のDRAM周辺回路であるプリチャージ回路の平面図である。 It is a plan view of the precharge circuit is a DRAM peripheral circuit of the present invention. 本発明のDRAM周辺回路である列選択スイッチの平面図である。 It is a plan view of the column selection switch is a DRAM peripheral circuit of the present invention. SGTを用いたDRAMの従来例である。 It is a conventional example of a DRAM using the SGT. SGTを用いたDRAMの従来例である。 It is a conventional example of a DRAM using the SGT. SGTを用いたDRAMの従来例である。 It is a conventional example of a DRAM using the SGT.

101、201、301、401、501:埋め込み酸化膜102、402:DRAMセルアレイ部下部拡散層(ビット線) 101,201,301,401,501: buried oxide film 102, 402: DRAM cell array section lower diffusion layer (bit line)
102a、202a:シリコン層103、203、303、403、503:下部シリサイド層104、404:DRAMセルアレイ部柱状シリコン層105、405:DRAMセルアレイ部上部拡散層106、206、306、406、506:上部シリサイド層107、207、307、407、507:ゲート絶縁膜108、208、308、408、508:ゲート電極108a、208a、208b、308a、308b、508a、508b、606:ゲート配線109、409:DRAM部コンタクト110、410:容量素子下部電極111、411:容量素子絶縁膜112、412:容量素子上部電極120、220:ハードマスクシリコン窒化膜202、302、502:N+下部拡散層204、304、504:NM 102a, 202a: silicon layer 103,203,303,403,503: lower silicide layer 104,404: DRAM cell array columnar silicon layers 105,405: DRAM cell array section upper diffusion layer 106,206,306,406,506: upper silicide layers 107,207,307,407,507: a gate insulating film 108,208,308,408,508: a gate electrode 108a, 208a, 208b, 308a, 308b, 508a, 508b, 606: gate wire 109,409: DRAM part contacts 110, 410: capacitor element lower electrodes 111,411: capacitive element insulating film 112,412: capacitive element upper electrode 120 and 220: the hard mask silicon nitride film 202,302,502: N + lower diffusion layer 204,304,504 : NM S柱状シリコン層205、305、505:N+上部拡散層108、208:ゲート導電膜209a〜209e、309a〜309e、509a〜509e:1層目コンタクト210、310a:2層目コンタクト310b:3層目コンタクト212、312、512:P+下部拡散層214、314、514:PMOS柱状シリコン層215、315、515:P+上部拡散層121、221:レジスト122、222:シリコン窒化膜124、224:シリコン窒化膜サイドウォール601、602、603、604、621、622、625、641、642、643、644、645:コンタクト604、605、623、624、646、647:下部拡散層 S pillar-shaped silicon layer 205,305,505: N + upper diffusion layer 108, 208: gate conductive film 209a~209e, 309a~309e, 509a~509e: 1-layer contact 210,310A: 2-layer contact 310b: 3-layer contact 212,312,512: P + lower diffusion layer 214,314,514: PMOS pillar-shaped silicon layer 215,315,515: P + upper diffusion layer 121, 221: resist 122, 222: silicon nitride film 124, 224: silicon nitride film sidewall 601,602,603,604,621,622,625,641,642,643,644,645: contact 604,605,623,624,646,647: lower diffusion layer

Claims (12)

  1. メモリセル部および周辺回路部がMOSトランジスタを用いて構成される半導体記憶装置であって、 Memory cell portion and peripheral circuit portion in the semiconductor memory constructed using MOS transistors,
    基板と、 And the substrate,
    前記基板上の絶縁膜と、 An insulating film on the substrate,
    前記基板上の絶縁膜上に形成された平面状半導体層と、 A planar semiconductor layer formed on an insulating film on the substrate,
    を備え、 Equipped with a,
    前記少なくとも一部の周辺回路部のMOSトランジスタが、異なる導電型の第1のMOSトランジスタと第2のMOSトランジスタを含み、 Wherein at least a portion of the peripheral circuit portion of the MOS transistor comprises a first MOS transistor and second MOS transistors of different conductivity types,
    前記第1のMOSトランジスタと第2のMOSトランジスタはCMOSインバータを構成し、 It said first MOS transistor and second MOS transistors constitute a CMOS inverter,
    前記第1のMOSトランジスタは、前記平面状半導体層に形成される第1の下部ドレイン又はソース領域、該平面状半導体層上に形成される第1の柱状半導体層、該第1の柱状半導体層上部に形成される第1の上部ソース又はドレイン領域、及び該第1の柱状半導体層の側壁を包囲するように第1の絶縁膜を介して形成される第1のゲート電極を含み、 It said first MOS transistor, a first lower drain or source region formed in the planar semiconductor layer, the first columnar semiconductor layer formed on the plane-shaped semiconductor layer, the first columnar semiconductor layer comprises a first first gate electrode upper source or which is formed through the first insulating film so as to surround the side wall of the drain region, and the first columnar semiconductor layer formed on top,
    前記第2のMOSトランジスタは、前記平面状半導体層に形成される第2の下部ドレイン又はソース領域、該平面状半導体層上に形成される第2の柱状半導体層、該第2の柱状半導体層上部に形成される第2の上部ソース又はドレイン領域、及び該第2の柱状半導体層の側壁を包囲するように第2の絶縁膜を介して形成される第2のゲート電極を含み、 Said second MOS transistor, a second lower drain or source region formed in the planar semiconductor layer, a second columnar semiconductor layer formed on the plane-shaped semiconductor layer, columnar semiconductor layer of the second also a second upper source formed above includes a second gate electrode formed via a second insulating film so as to surround the side wall of the drain region, and the second columnar semiconductor layer,
    前記メモリセル部の選択トランジスタは、前記平面状半導体層に形成される第3の下部ドレイン又はソース領域、該平面状半導体層上に形成される第3の柱状半導体層、該第3の柱状半導体層上部に形成される第3の上部ソース又はドレイン領域、及び該第3の柱状半導体層の側壁を包囲するように第3の絶縁膜を介して形成される第3のゲート電極を含み、 Selection transistors of the memory cell portion, a third lower drain or source region formed in the planar semiconductor layer, the third columnar semiconductor layer formed on the plane-like semiconductor layers, columnar third semiconductor also third upper sources of which are formed in the layer upper includes a third gate electrode formed via a third insulating film so as to surround a sidewall of the pillar-shaped semiconductor layer of the drain region, and the third,
    該第1のMOSトランジスタの第1の下部ドレイン又はソース領域の表面の少なくとも一部と該第2のMOSトランジスタの第2の下部ドレイン又はソース領域の表面の少なくとも一部とを接続する第1のシリサイド層が形成され、 First connecting the at least a portion of the first lower drain or second lower drain or surface of the source region of at least a portion and the second MOS transistor of the surface of the source region of the first MOS transistor silicide layer is formed,
    該選択トランジスタの第3の下部ドレイン又はソース領域の表面の少なくとも一部に第2のシリサイド層が形成されていることを特徴とする半導体記憶装置。 The semiconductor memory device characterized by a second silicide layer on at least a portion of the third lower drain or surface of the source region of the select transistor is formed.
  2. 前記第1のシリサイド層は、少なくとも前記第1の下部ドレイン又はソース領域及び前記第2の下部ドレイン又はソース領域に対するコンタクトが形成される領域以外の領域に形成されていることを特徴とする請求項1に記載の半導体記憶装置。 The first silicide layer, claims, characterized in that it is formed in a region other than the region where contacts are formed to at least the first lower drain or source region and said second lower drain or source region the semiconductor memory device according to 1.
  3. 前記メモリセル部のメモリセルは、選択トランジスタ及び容量素子を含むクロスポイント型DRAMセルであり、前記第3の下部ドレイン又はソース領域は少なくともビット線を形成し、前記第3のゲート電極と前記第3のゲート電極から延在するゲート配線は、少なくともワード線を形成することを特徴とする請求項1に記載の半導体記憶装置。 Memory cells of the memory cell unit is a cross-point DRAM cell including a select transistor and the capacitor, the third lower drain or source region of forming at least the bit lines, the said third gate electrode first a gate wire extending from the gate electrode 3, a semiconductor memory device according to claim 1, characterized by forming at least the word lines.
  4. 前記選択トランジスタの第3の上部ソース又はドレイン領域の上部に第1のコンタクトが形成され、該第1のコンタクトの上面に前記容量素子が形成され、前記少なくとも一部の周辺回路部のMOSトランジスタの第1の上部ソース又はドレイン領域又は第2の上部ソース又はドレイン領域の上面に第2のコンタクトが形成され、該第2のコンタクトの上面に第3のコンタクトが形成され、前記第1のコンタクトの上面と前記第2のコンタクトの上面は同一の高さに形成されていることを特徴とする請求項3に記載の半導体記憶装置。 The first contact is formed in an upper portion of the third upper source or drain region of the selection transistor, the capacitive element to the upper surface of the first contacts are formed, the MOS transistors of the at least a portion of the peripheral circuit portion also first upper source or drain region or the second upper source a second contact on the upper surface of the drain region is formed, the third contacts are formed on the upper surface of the second contact, the first contact the semiconductor memory device according to claim 3, the upper surface and the upper surface of the second contact is characterized in that it is formed in the same height.
  5. メモリセルアレイ部および周辺回路部がMOSトランジスタを用いて構成される半導体記憶装置であって、 Memory cell array portion and the peripheral circuit portion is a semiconductor memory device constructed using MOS transistors,
    基板と、 And the substrate,
    前記基板上の絶縁膜と、 An insulating film on the substrate,
    前記基板上の絶縁膜上に形成された平面状半導体層と、 A planar semiconductor layer formed on an insulating film on the substrate,
    を備え、 Equipped with a,
    1つの周辺回路部の両側に第1のメモリセルアレイ部および第2のメモリセルアレイ部が配置され、 First memory cell array section and a second memory cell array section are arranged on both sides of one of the peripheral circuit portion,
    前記1つの周辺回路部に、前記第1のメモリセルアレイ部からのビット線および第2のメモリセルアレイ部からのビット線が互い違いに接続され、 Wherein one of the peripheral circuit portion, the bit line from the bit line and the second memory cell array portion from the first memory cell array section is alternately connected,
    前記1つの周辺回路部に含まれるセンスアンプの各々に、前記互い違いに接続された1組の前記第1のメモリセルアレイ部からの第1のビット線および第2のメモリセルアレイ部からの第2のビット線が接続され、 Wherein each of the sense amplifier included in one of the peripheral circuit portion, the alternately connected pair of the first from the memory cell array portion first bit line and the second from the second memory cell array section bit lines are connected,
    前記少なくとも一部の周辺回路部のMOSトランジスタは、センスアンプのMOSトランジスタを含み、 MOS transistor of said at least a portion of the peripheral circuit unit includes a MOS transistor of the sense amplifier,
    前記センスアンプのMOSトランジスタは、第4のPMOSトランジスタおよび第4のNMOSトランジスタと第5のPMOSトランジスタおよび第5のNMOSトランジスタを含み、 It said MOS transistor of the sense amplifier comprises a fourth PMOS transistor and the fourth NMOS transistor and a fifth PMOS transistor and the fifth NMOS transistor,
    前記第4のPMOSトランジスタは、前記平面状半導体層に形成される第4のP型下部ドレイン又はソース領域、該平面状半導体層上に形成される柱状半導体層、該柱状半導体層上部に形成される第4のP型上部ソース又はドレイン領域、及び該柱状半導体層の側壁を包囲するようにゲート絶縁膜を介して形成されるゲート電極を含み、 The fourth PMOS transistor, a fourth P-type lower drain or source region formed in the planar semiconductor layer, columnar semiconductor layer formed on the plane-shaped semiconductor layer, is formed in the upper columnar semiconductor layer that includes a fourth P-type upper source or drain region, and a columnar semiconductor layer a gate electrode formed via a gate insulating film so as to surround the side walls of,
    前記第4のNMOSトランジスタは、前記平面状半導体層に形成される第4のN型下部ドレイン又はソース領域、該平面状半導体層上に形成される柱状半導体層、該柱状半導体層上部に形成される第4のN型上部ソース又はドレイン領域、及び該柱状半導体層の側壁を包囲するようにゲート絶縁膜を介して形成されるゲート電極を含み、 The fourth NMOS transistor, a fourth N-type lower drain or source region, columnar semiconductor layer formed on the plane-shaped semiconductor layer formed on the planar semiconductor layer, is formed on the columnar semiconductor layer upper the includes fourth N-type upper source or drain region, and a gate electrode formed via a gate insulating film so as to surround the sidewalls of the columnar semiconductor layer that,
    前記第5のPMOSトランジスタは、前記平面状半導体層に形成される第5のP型下部ドレイン又はソース領域、該平面状半導体層上に形成される柱状半導体層、該柱状半導体層上部に形成される第5のP型上部ソース又はドレイン領域、及び該柱状半導体層の側壁を包囲するようにゲート絶縁膜を介して形成されるゲート電極を含み、 Said fifth PMOS transistor, the fifth P-type lower drain or source region formed in the planar semiconductor layer, columnar semiconductor layer formed on the plane-shaped semiconductor layer, is formed in the upper columnar semiconductor layer also the 5 P-type upper source of that includes a gate electrode formed via a gate insulating film so as to surround the side wall of the drain region, and a columnar semiconductor layer,
    前記第5のNMOSトランジスタは、前記平面状半導体層に形成される第5のN型下部ドレイン又はソース領域、該平面状半導体層上に形成される柱状半導体層、該柱状半導体層上部に形成される第5のN型上部ソース又はドレイン領域、及び該柱状半導体層の側壁を包囲するようにゲート絶縁膜を介して形成されるゲート電極を含み、 The fifth NMOS transistor, a fifth N-type lower drain or source region formed in the planar semiconductor layer, columnar semiconductor layer formed on the plane-shaped semiconductor layer, is formed in the upper columnar semiconductor layer also a 5 N-type upper source of that includes a gate electrode formed via a gate insulating film so as to surround the side wall of the drain region, and a columnar semiconductor layer,
    前記第4のPMOSトランジスタの前記第4のP型下部ドレイン又はソース領域の表面の少なくとも一部と前記第4のNMOSトランジスタの前記第4のN型下部ドレイン又はソース領域の表面の少なくとも一部とを接続する第4のシリサイド層、及び前記第5のPMOSトランジスタの前記第5のP型下部ドレイン又はソース領域の表面の少なくとも一部と前記第5のNMOSトランジスタの前記第5のN型下部ドレイン又はソース領域の表面の少なくとも一部とを接続する第5のシリサイド層が形成され、 And at least a portion of said fourth of said fourth P-type lower drain or the fourth N-type lower drain or surface of the source region of at least a portion and the fourth NMOS transistor of the surface of the source region of the PMOS transistor fourth silicide layer for connecting, and the fifth N-type lower drain at least a portion and the fifth NMOS transistor of the fifth P-type lower drain or surface of the source region of said fifth PMOS transistor or fifth silicide layer for connecting at least part of the surface of the source region is formed,
    前記第4のシリサイド層の上部に第4のコンタクトが形成され、前記第5のシリサイド層の上部に第5のコンタクトが形成され、 It said fourth fourth contact on top of the silicide layer is formed, the fifth contacts are formed on the top of the fifth silicide layer,
    前記第4のPMOSトランジスタと前記第4のNMOSトランジスタのゲート電極が第4のゲート配線により接続され、該第4のゲート配線の上部に第6のコンタクトが形成され、 Wherein the fourth PMOS transistor and the gate electrode of the fourth NMOS transistor are connected by a fourth gate wiring contact sixth formed above the fourth gate line,
    前記第5のPMOSトランジスタと前記第5のNMOSトランジスタのゲート電極が第5のゲート配線により接続され、該第5のゲート配線の上部に第7のコンタクトが形成され、 It said fifth PMOS transistor with the gate electrode of the fifth NMOS transistor are connected by a gate wiring of the fifth, contact of the 7 is formed on the gate wiring fifth,
    前記第4のPMOSトランジスタ及び前記第4のNMOSトランジスタと、前記第5のPMOSトランジスタ及び前記第5のNMOSトランジスタは、第2の配線層により形成される前記第1のビット線と第2の配線層により形成される第2のビット線との間に隣接して配置され、 And the fourth PMOS transistor and the fourth NMOS transistor, the fifth PMOS transistor and the fifth NMOS transistor, the second of said formed by the wiring layer and the first bit line and the second wiring It is disposed between and adjacent to the second bit line formed by the layer,
    前記第1のビット線は前記第4のコンタクトを介して前記第4のシリサイド層接続され、前記第1のビット線は前記第7のコンタクトを介して前記第5のゲート配線と接続され、 It said first bit line is connected to the fourth silicide layer through the fourth contact, the first bit line is connected to the fifth gate wiring through a contact of the seventh,
    前記第2のビット線は前記第5のコンタクトを介して前記第5のシリサイド層接続され、前記第2のビット線は前記第6のコンタクトを介して前記第4のゲート配線と接続され、 Said second bit line is connected to the fifth silicide layer through the fifth contact, the second bit line is connected to the fourth gate wiring through the contact of the sixth,
    第1の配線層により形成され、ビット線と垂直方向に形成される電源電位配線が、前記第4のPMOSトランジスタの第4のP型上部ソース又はドレイン領域、及び前記第5のPMOSトランジスタの第5のP型上部ソース又はドレイン領域上に形成される第8のコンタクト及び第9のコンタクトとそれぞれ接続され、 It is formed by a first wiring layer, the power supply potential wiring formed in the bit line and the vertical direction, the fourth P-type upper source or drain region, and the fifth PMOS transistor of the fourth PMOS transistor 5 P-type upper source of or are connected with the eighth contacts and the contact of the ninth formed on the drain region,
    第1の配線層により形成され、ビット線と垂直方向に形成される接地電位配線が、前記第4のNMOSトランジスタの第4のN型上部ソース又はドレイン領域、及び前記第5のNMOSトランジスタの第5のN型上部ソース又はドレイン領域上に形成される第10のコンタクト及び第11のコンタクトとぞれぞれ接続されることを特徴とする半導体記憶装置。 Is formed by the first wiring layer, ground potential wiring formed in the bit line and the vertical direction, the fourth N-type upper source or drain region, and the fifth NMOS transistor of the fourth NMOS transistor 5 of N-type upper source or a semiconductor memory device characterized in that it is a 10 contact and 11 contact the respective respectively the connections formed on the drain region.
  6. 前記第4のシリサイド層は、少なくとも前記第4のP型下部ドレイン又はソース領域及び前記第4のN型下部ドレイン又はソース領域に対するコンタクトが形成される領域以外の領域に形成されているか、 The fourth silicide layer, or formed on at least the fourth region other than the region where contact is formed for P-type lower drain or source region and said fourth N-type lower drain or source region of
    又は、前記第5のシリサイド層は、少なくとも前記第5のP型下部ドレイン又はソース領域及び前記第5のN型下部ドレイン又はソース領域に対するコンタクトが形成される領域以外の領域に形成されている、 Alternatively, the fifth silicide layer is formed in a region other than the region where contacts are formed to at least the fifth P-type lower drain or source region and said fifth N-type lower drain or source region,
    ことを特徴とする請求項5に記載の半導体装置。 The semiconductor device according to claim 5, characterized in that.
  7. メモリセルアレイ部および周辺回路部がMOSトランジスタを用いて構成される半導体記憶装置であって、 Memory cell array portion and the peripheral circuit portion is a semiconductor memory device constructed using MOS transistors,
    基板と、 And the substrate,
    前記基板上の絶縁膜と、 An insulating film on the substrate,
    前記基板上の絶縁膜上に形成された平面状半導体層と、 A planar semiconductor layer formed on an insulating film on the substrate,
    を備え、 Equipped with a,
    1つの周辺回路部の両側に第3のメモリセルアレイ部および第4のメモリセルアレイ部が配置され、 Third memory cell array portion and the fourth memory cell array portion are arranged on both sides of one of the peripheral circuit portion,
    前記1つの周辺回路部に、前記第3のメモリセルアレイ部からのビット線および第4のメモリセルアレイ部からのビット線が互い違いに接続され、 Wherein one of the peripheral circuit portion, the bit line from the bit line and the fourth memory cell array portion from said third memory cell array portion is alternately connected,
    前記1つの周辺回路部に含まれる列選択スイッチ回路の各々に、前記互い違いに接続された1組の前記第3のメモリセルアレイ部からの第3のビット線および第4のメモリセルアレイ部からの第4のビット線が接続され、 To each of the column selection switch circuit included in the one peripheral circuit section, the first from the third bit line and a fourth memory cell array portion of a said set of said third memory cell array portion are alternately connected 4 bit lines are connected,
    前記少なくとも一部の周辺回路部のMOSトランジスタは、列選択スイッチ回路のMOSトランジスタを含み、 MOS transistor of said at least a portion of the peripheral circuit unit includes a MOS transistor of the column selection switch circuit,
    前記列選択スイッチ回路のMOSトランジスタは、第6のNMOSトランジスタおよび第7のNMOSトランジスタを含み、 MOS transistor of said column selection switch circuit includes a NMOS transistor and the seventh NMOS transistor of the sixth,
    前記第6のNMOSトランジスタは、前記平面状半導体層に形成される第6のN型下部ドレイン又はソース領域、該平面状半導体層上に形成される柱状半導体層、該柱状半導体層上部に形成される第6のN型上部ソース又はドレイン領域、及び該柱状半導体層の側壁を包囲するようにゲート絶縁膜を介して形成されるゲート電極を含み、 The NMOS transistor of the sixth, sixth N-type lower drain or source region of which is formed on the planar semiconductor layer, columnar semiconductor layer formed on the plane-shaped semiconductor layer, is formed in the upper columnar semiconductor layer also a 6 N-type upper source of that includes a gate electrode formed via a gate insulating film so as to surround the side wall of the drain region, and a columnar semiconductor layer,
    前記第7のNMOSトランジスタは、前記平面状半導体層に形成される第7のN型下部ドレイン又はソース領域、該平面状半導体層上に形成される柱状半導体層、該柱状半導体層上部に形成される第7のN型上部ソース又はドレイン領域、及び該柱状半導体層の側壁を包囲するようにゲート絶縁膜を介して形成されるゲート電極を含み、 The seventh NMOS transistor of the seventh N-type lower drain or source region formed in the planar semiconductor layer, columnar semiconductor layer formed on the plane-shaped semiconductor layer, is formed in the upper columnar semiconductor layer also the 7 N-type upper source of that includes a gate electrode formed via a gate insulating film so as to surround the side wall of the drain region, and a columnar semiconductor layer,
    前記第6のNMOSトランジスタの前記第6のN型下部ドレイン又はソース領域の表面の少なくとも一部に第6のシリサイド層が形成され、 Silicide layers sixth formed on at least a portion of said sixth N-type lower drain or surface of the source region of said sixth NMOS transistor,
    前記第7のNMOSトランジスタの前記第7のN型下部ドレイン又はソース領域の表面の少なくとも一部に第7のシリサイド層が形成され、 Silicide layers of the 7 is formed on at least a portion of said seventh N-type lower drain or surface of the source region of the seventh NMOS transistor,
    第6のシリサイド層上には第12のコンタクトが形成され、第7のシリサイド層上には第13のコンタクトが形成され、 The sixth silicide layer is formed in the 12th contact, the seventh silicide layer on the contact of the 13 are formed,
    第6のNMOSトランジスタの第6のN型上部ソース又はドレイン領域に形成される第14のコンタクトは第3のビット線に接続され、 14 contacts the sixth N-type upper source of or the sixth NMOS transistor formed in the drain region is connected to the third bit line,
    第7のNMOSトランジスタの第7のN型上部ソース又はドレイン領域に形成される第15のコンタクトは第4のビット線に接続され、 15 contacts also seventh N-type upper source of the seventh NMOS transistor formed in the drain region is connected to the fourth bit line,
    前記第6のNMOSトランジスタのゲート電極と前記第7のNMOSトランジスタのゲート電極が第6のゲート配線により接続され、該第6のゲート配線の上部に第16のコンタクトが形成され、該第16のコンタクトは列選択用配線に接続されることを特徴とする半導体記憶装置。 Wherein a gate electrode of the sixth NMOS transistor seventh gate electrode of the NMOS transistor is connected by a gate wiring sixth contacts 16 are formed on the gate wiring sixth, said 16 contacts the semiconductor memory device characterized in that it is connected to a selection wiring sequence.
  8. メモリセルアレイ部および周辺回路部がMOSトランジスタを用いて構成される半導体記憶装置であって、 Memory cell array portion and the peripheral circuit portion is a semiconductor memory device constructed using MOS transistors,
    基板と、 And the substrate,
    前記基板上の絶縁膜と、 An insulating film on the substrate,
    前記基板上の絶縁膜上に形成された平面状半導体層と、 A planar semiconductor layer formed on an insulating film on the substrate,
    を備え、 Equipped with a,
    1つの周辺回路部の両側に第5のメモリセルアレイ部および第6のメモリセルアレイ部が配置され、 Memory cell array portion of a fifth memory cell array section and the sixth are arranged on both sides of one of the peripheral circuit portion,
    前記1つの周辺回路部に、前記第5のメモリセルアレイ部からのビット線および第6のメモリセルアレイ部からのビット線が互い違いに接続され、 Wherein one of the peripheral circuit portion, the bit line from the bit line and the memory cell array portion of the sixth from the fifth memory cell array portion is alternately connected,
    前記1つの周辺回路部に含まれるプリチャージ回路の各々に、前記互い違いに接続された1組の前記第5のメモリセルアレイ部からの第5のビット線および第6のメモリセルアレイ部からの第6のビット線が接続され、 6 from the each of the precharge circuit included in one of the peripheral circuit portion, the alternately connected set of the fifth bit line and the sixth memory cell array portion of the fifth memory cell array section a bit line is connected,
    前記少なくとも一部の周辺回路部のMOSトランジスタは、プリチャージ回路のMOSトランジスタを含み、 MOS transistor of said at least a portion of the peripheral circuit unit includes a MOS transistor of the precharge circuit,
    前記プリチャージ回路のMOSトランジスタは、第8のNMOSトランジスタ、第9のNMOSトランジスタ、および第10のNMOSトランジスタを含み、 Said MOS transistor of the precharge circuit includes NMOS transistors of the first 8, NMOS transistors of the ninth, and the first 10 NMOS transistor,
    前記第8のNMOSトランジスタは、前記平面状半導体層に形成される第8のN型下部ドレイン又はソース領域、該平面状半導体層上に形成される柱状半導体層、該柱状半導体層上部に形成される第8のN型上部ソース又はドレイン領域、及び該柱状半導体層の側壁を包囲するようにゲート絶縁膜を介して形成されるゲート電極を含み、 NMOS transistor of the eighth, the eighth N-type lower drain or source region of which is formed on the planar semiconductor layer, columnar semiconductor layer formed on the plane-shaped semiconductor layer, is formed in the upper columnar semiconductor layer Chapter 8 N-type upper source or of that includes a gate electrode formed via a gate insulating film so as to surround the side wall of the drain region, and a columnar semiconductor layer,
    前記第9のNMOSトランジスタは、前記平面状半導体層に形成される第9のN型下部ドレイン又はソース領域、該平面状半導体層上に形成される柱状半導体層、該柱状半導体層上部に形成される第9のN型上部ソース又はドレイン領域、及び該柱状半導体層の側壁を包囲するようにゲート絶縁膜を介して形成されるゲート電極を含み、 Said ninth NMOS transistor, the ninth N-type lower drain or source region formed in the planar semiconductor layer, columnar semiconductor layer formed on the plane-shaped semiconductor layer, is formed in the upper columnar semiconductor layer a ninth N-type upper source or that includes a gate electrode formed via a gate insulating film so as to surround the side wall of the drain region, and a columnar semiconductor layer,
    前記第10のNMOSトランジスタは、前記平面状半導体層に形成される第10のN型下部ドレイン又はソース領域、該平面状半導体層上に形成される柱状半導体層、該柱状半導体層上部に形成される第10のN型上部ソース又はドレイン領域、及び該柱状半導体層の側壁を包囲するようにゲート絶縁膜を介して形成されるゲート電極を含み、 NMOS transistor of the tenth, tenth N-type lower drain or source region of which is formed on the planar semiconductor layer, columnar semiconductor layer formed on the plane-shaped semiconductor layer, is formed in the upper columnar semiconductor layer also the 10 N-type upper source of that includes a gate electrode formed via a gate insulating film so as to surround the side wall of the drain region, and a columnar semiconductor layer,
    前記第8のNMOSトランジスタの前記第8のN型下部ドレイン又はソース領域の表面の少なくとも一部に第8のシリサイド層が形成され、 Silicide layer of the first 8 is formed on at least a portion of said eighth N-type lower drain or surface of the source region of said eighth NMOS transistor,
    前記第9のNMOSトランジスタの前記第9のN型下部ドレイン又はソース領域の表面の少なくとも一部に第9のシリサイド層が形成され、 Silicide layer of the first 9 is formed on at least a portion of said ninth N-type lower drain or surface of the source region of said ninth NMOS transistor,
    第8のシリサイド層上に形成される第17のコンタクトは第5のビット線に接続され、 第9のシリサイド層上に形成される第18のコンタクトは第6のビット線に接続され、 第8のNMOSトランジスタの第8のN型上部ソース又はドレイン領域、及び第9のNMOSトランジスタの第9のN型上部ソース又はドレイン領域上に形成される第19のコンタクト及び第20のコンタクトは共に1/2電源電圧配線に接続され、 Contacts 17 formed on the eighth silicide layer is connected to a fifth bit line, the first 18 contacts formed in the ninth silicide layer is connected to the bit line of the sixth, eighth of the 8 N-type 19 contact and twentieth contacts the upper source or drain region, and a ninth N-type upper source or of the ninth NMOS transistor formed on the drain region of the NMOS transistor are both 1 / is connected to a second power supply voltage line,
    少なくとも、前記第8のN型下部ドレイン又はソース領域と第10のN型下部ドレイン又はソース領域 、前記第8のシリサイド層により接続され、かつ前記第10のN型上部ドレイン又はソース領域が、前記第6のビット線と接続されているか、前記第9のN型下部ドレイン又はソース領域と第10のN型下部ドレイン又はソース領域 、前記第9のシリサイド層により接続され、かつ前記第10のN型上部ドレイン又はソース領域が、前記第5のビット線と接続されており、 At least, the N-type lower drain or source region and the 10 N-type lower drain or source region of the eighth, are connected by a silicide layer of the eighth, and the first 10 N-type upper drain or source region of, whether it is connected to the sixth bit line, said ninth N-type lower drain or source region and the 10 N-type lower drain or source region of the are connected by a silicide layer of the ninth and the tenth N-type upper drain or source region of being connected to the fifth bit line,
    前記第8のNMOSトランジスタ、前記第9のNMOSトランジスタおよび前記第10のNMOSトランジスタのゲート電極が第8のゲート配線により接続され、該第8のゲート配線の上部に第21のコンタクトが形成され、該第21のコンタクトはプリチャージ信号配線に接続されることを特徴とする半導体記憶装置。 Said eighth NMOS transistor, wherein the first 9 NMOS transistor and the gate electrode of the first 10 NMOS transistor of being connected by a gate wiring 8, the contact of the 21 is formed on the gate lines of said 8, contact said 21 semiconductor memory device, characterized in that it is connected to a precharge signal line.
  9. メモリセル部および周辺回路部がMOSトランジスタを用いて構成される半導体記憶装置の製造方法であって、 Memory cell portion and peripheral circuit portion is a method of manufacturing a semiconductor memory device constructed using MOS transistors,
    基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、 Forming a planar semiconductor layer and a columnar semiconductor layer on a plurality of flat planar semiconductor layer on an insulating film on a substrate,
    前記平面状半導体層を素子に分離する工程と、 Separating said planar semiconductor layer in the device,
    前記平面状半導体層にドレイン又はソース領域を形成する工程と、 Forming a drain or source region in the planar semiconductor layer,
    その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、 Forming a first insulating film on at least part of the surface thereafter,
    前記第1の絶縁膜上に導電膜を形成する工程と、 Forming a conductive film on the first insulating film,
    前記導電膜をエッチバックする工程と、 A step of etching back the conductive film,
    前記第1の絶縁膜及び前記導電膜を、後記シリサイド層が形成される部分に対応する部分を含め、選択的にエッチングにより除去し、前記柱状半導体層の周囲に形成されたゲート電極及び該ゲート電極から延在するゲート配線を形成する工程と、 Wherein the first insulating film and the conductive film, including the portion corresponding to the portion below the silicide layer is formed, selectively removed by etching, surrounding the formed gate electrode and the gate of the pillar-shaped semiconductor layer forming a gate wire extending from the electrode,
    前記複数の柱状半導体層の各々の上部に、前記ドレイン又はソース領域と同じ導電型のソース又はドレイン領域を形成する工程と、 The top of each of the plurality of pillar-shaped semiconductor layer, and forming the drain or the same conductivity type source or drain region of the source region,
    前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記周辺回路部に含まれる第1のMOSトランジスタおよび該第1のMOSトランジスタとは異なる導電型の第2のMOSトランジスタについて、該第1のMOSトランジスタのドレイン又はソース領域の表面の少なくとも一部と第2のMOSトランジスタのドレイン又はソース領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、 Among the plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer, a second MOS transistor of a conductivity type different from that of the first MOS transistor and said first MOS transistor included in the peripheral circuit portion, forming a silicide layer for connecting the at least part of the surface of the drain or source region of the second MOS transistor of the surface of the drain or source region of the first MOS transistor,
    前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのソース又はドレイン領域の上面にコンタクトを形成する工程と、 Forming a contact on the upper surface of the source or drain region of a plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer,
    前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記メモリセル部に含まれるMOSトランジスタのソース又はドレイン領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、 Among the plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer, and forming a top surface to the capacitor contact source or that has been formed on the upper surface of the drain region of the MOS transistor included in the memory cell portion,
    前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記周辺回路部に含まれるMOSトランジスタのソース又はドレイン領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程と、 Among the plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer, the source or the MOS transistors included in the peripheral circuit portion forming a further contact to the upper surface of the contact formed on the upper surface of the drain region,
    を含むことを特徴とする半導体記憶装置の製造方法。 Method of manufacturing a semiconductor memory device which comprises a.
  10. 前記シリサイド層を形成する工程は、前記第1のMOSトランジスタおよび前記第2のMOSトランジスタのソース又はドレイン領域の表面にシリサイド層を形成する工程を含むことを特徴とする請求項9に記載の半導体記憶装置の製造方法。 The step of forming the silicide layer, a semiconductor of claim 9 wherein the source or of the first MOS transistor and said second MOS transistor, which comprises a step of forming a silicide layer on the surface of the drain region manufacturing method of a storage device.
  11. メモリセル部および周辺回路部がMOSトランジスタを用いて構成される半導体記憶装置の製造方法であって、 Memory cell portion and peripheral circuit portion is a method of manufacturing a semiconductor memory device constructed using MOS transistors,
    基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、 Forming a planar semiconductor layer and a columnar semiconductor layer on a plurality of flat planar semiconductor layer on an insulating film on a substrate,
    前記平面状半導体層を素子に分離する工程と、 Separating said planar semiconductor layer in the device,
    前記平面状半導体層にドレイン又はソース領域を形成する工程と、 Forming a drain or source region in the planar semiconductor layer,
    その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、 Forming a first insulating film on at least part of the surface thereafter,
    前記第1の絶縁膜上に導電膜を形成する工程と、 Forming a conductive film on the first insulating film,
    前記導電膜をエッチバックする工程と、 A step of etching back the conductive film,
    前記第1の絶縁膜及び前記導電膜を、後記シリサイド層が形成される部分に対応する部分を含め、選択的にエッチングにより除去し、前記柱状半導体層の周囲に形成されたゲート電極及び該ゲート電極から延在するゲート配線を形成する工程と、 Wherein the first insulating film and the conductive film, including the portion corresponding to the portion below the silicide layer is formed, selectively removed by etching, surrounding the formed gate electrode and the gate of the pillar-shaped semiconductor layer forming a gate wire extending from the electrode,
    前記複数の柱状半導体層の各々の上部に、前記ドレイン又はソース領域と同じ導電型のソース又はドレイン領域を形成する工程と、 The top of each of the plurality of pillar-shaped semiconductor layer, and forming the drain or the same conductivity type source or drain region of the source region,
    その後に表面に保護膜を形成する工程と、 Forming a protective film on the surface thereafter,
    前記周辺回路部についてのみ、前記保護膜をエッチングにより除去する工程と、 Wherein the peripheral circuit portion only, removing the protective layer by etching,
    前記周辺回路部に含まれる第1のMOSトランジスタおよび該第1のMOSトランジスタとは異なる導電型の第2のMOSトランジスタについて、該第1のMOSトランジスタのドレイン又はソース領域の表面の少なくとも一部と第2のMOSトランジスタのドレイン又はソース領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、 前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのソース又はドレイン領域の上面にコンタクトを形成する工程と、 For the first MOS transistor and a second MOS transistor of a conductivity type different from that of the first MOS transistor included in the peripheral circuit portion, and at least part of the surface of the drain or source region of the MOS transistor of the first forming a silicide layer for connecting at least part of the surface of the drain or source region of the second MOS transistor, the upper surface of the source and the drain regions of the plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer forming a contact on,
    前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記メモリセル部に含まれるMOSトランジスタのソース又はドレイン領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、 Among the plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer, and forming a top surface to the capacitor contact source or that has been formed on the upper surface of the drain region of the MOS transistor included in the memory cell portion,
    前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、前記周辺回路部に含まれるMOSトランジスタのソース又はドレイン領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程と、 Among the plurality of MOS transistors corresponding to each of the plurality of pillar-shaped semiconductor layer, the source or the MOS transistors included in the peripheral circuit portion forming a further contact to the upper surface of the contact formed on the upper surface of the drain region,
    を含むことを特徴とする半導体記憶装置の製造方法。 Method of manufacturing a semiconductor memory device which comprises a.
  12. 前記シリサイド層を形成する工程は、前記第1のMOSトランジスタおよび前記第2のMOSトランジスタのソース又はドレイン領域の表面にシリサイド層を形成する工程を含むことを特徴とする請求項11に記載の半導体記憶装置の製造方法。 The step of forming the silicide layer, a semiconductor of claim 11 wherein the source or of the first MOS transistor and said second MOS transistor, which comprises a step of forming a silicide layer on the surface of the drain region manufacturing method of a storage device.
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