JP5214866B2 - Method for forming narrow trenches in dielectric materials - Google Patents

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Description

本発明は、半導体プロセスの分野に関する。   The present invention relates to the field of semiconductor processes.

より詳しく言えば、本発明は、ミクロ及びナノ電気機械システムの製造、及び相互接続のための低誘電率絶縁体の製造に関する。本発明は、半導体装置における幅が狭い溝(トレンチ:trench)の分野の探求に貢献するものである。   More particularly, the present invention relates to the manufacture of micro and nano electromechanical systems and the manufacture of low dielectric constant insulators for interconnection. The present invention contributes to the search for a narrow trench field in a semiconductor device.

相互接続は、集積回路の性能およびコストにとって制限要素であり、また、これからも制限要素であり続けるであろう。技術が更にスケールダウンするに連れて、相互接続にまつわる問題は絶えず緊急のものとなってきている。アルミニウムに替わる相互接続材料として低抵抗の銅を導入することは、研究者にある種の新たな難題をもたらすことになる。というのは、銅は、アルミニウム合金と同様のやり方で接続を行うことができないからである。   Interconnection is and will continue to be a limiting factor for integrated circuit performance and cost. As technology scales further, interconnect problems are constantly urgent. The introduction of low resistance copper as an interconnect material to replace aluminum poses some new challenges for researchers. This is because copper cannot be connected in the same way as an aluminum alloy.

形状サイズが縮減するに連れて、より幅が狭い銅のトレンチを形成する必要がある。また、より密なパッキング(packing)と多層接続をし易くするために、トレンチは、それがより狭くなるに比例してより深くなってしまう。誘電体内にエッチングされた深いトレンチは、空洞(ボイド:void)や欠陥を伴うことなく、完全に充填されなければならない。現行の技術では、トレンチが深くなるほど欠陥が生じ易い。   As feature size shrinks, narrower copper trenches need to be formed. Also, in order to facilitate closer packing and multi-layer connections, the trenches become deeper proportionally as they become narrower. Deep trenches etched into the dielectric must be completely filled without voids or defects. With the current technology, the deeper the trench, the easier it is for defects to occur.

トレンチをエッチングし、そのトレンチを電解的に充填し、その後に、化学的に活性なスラリー(slurry)を用いて余分な金属を機械的に磨いて除去するのに、現在は、「デュアル・ダマシン(dual-Damascene)」法が用いられている。高アスペクト比の幅が狭い構造をエッチングし充填することは、デュアル・ダマシン構造にとっては特に困難であろう。   Etching a trench, electrolytically filling the trench, and then mechanically polishing away the excess metal using a chemically active slurry, now “dual damascene” (Dual-Damascene) "method is used. Etching and filling high aspect ratio narrow structures may be particularly difficult for dual damascene structures.

より幅が狭い(細い)トレンチに取り組むことが挑戦であり、これらトレンチの幅を、10から1のアスペクト比(幅に対する長さの比)で、約20から30ナノメートル(nm)に縮減することが目的である。   The challenge is to work with narrower (thin) trenches, reducing the width of these trenches to about 20 to 30 nanometers (nm) with an aspect ratio of 10 to 1 (ratio of length to width). Is the purpose.

半導体工業会の最新の国家技術ロードマップは、アスペクト比が3から1で50nmから60nmのトレンチ幅に関しては、2006年までに、新しいリソグラフィ(lithography)技術が役立つことができるようになることを予言している。図1は、50nmから60nmの最小幅と3から1のアスペクト比を備えた最新技術の状態に適合したトレンチを示している。 The latest national technology roadmap of the Semiconductor Industry Association predicts that by 2006, new lithography technologies will be available for trench widths between 3 and 1 with an aspect ratio of 3 to 1 doing. FIG. 1 shows a trench adapted to the state of the art with a minimum width of 50 to 60 nm and an aspect ratio of 3 to 1.

将来の細いトレンチを満たすために現在用いられているダマシン技術、ALD及びCVDのようなバリアー(barrier)積層技術は、(20−30nmの幅と10から1のアスペクト比を有する)これら小さなトレンチに正面から取り組むものではないので、代替的なパターニング(patterning)法、又は少なくともこれら幅が狭いトレンチに有用なテスト構造を有することは、非常に助けとなる。   Currently used damascene techniques, barrier stacking techniques such as ALD and CVD to fill the narrow trenches of the future, have these small trenches (with a width of 20-30 nm and an aspect ratio of 10 to 1). Since it is not a frontal issue, having an alternative patterning method, or at least a test structure useful for these narrow trenches, is very helpful.

半導体装置において幅が狭いトレンチを形成するための方法が開示されている。より詳しく言えば、1つ若しくはそれ以上の幅が狭い(細い)トレンチであって、40nmよりも小さい、好ましくは20nmと30nmの間に含まれる幅を有し、好ましくは(約)10と(約)2の間に含まれる、より好ましくは(約)10と(約)1の間に含まれるアスペクト比(幅対深さの比)を有するトレンチ、を形成する方法が開示されている。   A method for forming a narrow trench in a semiconductor device is disclosed. More particularly, one or more narrow (thin) trenches having a width less than 40 nm, preferably comprised between 20 nm and 30 nm, preferably (about) 10 and ( A method of forming a trench having an aspect ratio (width to depth ratio) comprised between (about) 2 and more preferably comprised between (about) 10 and (about) 1 is disclosed.

前記細いトレンチを形成するには、まず、(好ましくは、ブラック・ダイアモンド(登録商標)のようなSiCO(H)の)第1誘電体層内に、暫定的な(テンポラリ:temporary)構造がパターニングされる。   To form the narrow trench, first a temporary structure is patterned in a first dielectric layer (preferably of SiCO (H) such as Black Diamond®). Is done.

前記テンポラリ構造は、フォトリソグラフィ(photolithography)パターニングによって形作られ、重要とは言えない(ノンクリティカル:non-critical)デザインを有したものであるが、この構造のある部分は、本発明の細いトレンチを創り出すのに用いられることになろう。   The temporary structure is formed by photolithography patterning and has a non-critical design, but certain parts of the structure are formed by the thin trenches of the present invention. Will be used to create.

前記テンポラリ構造のエッチング中、テンポラリパターンの側壁は、ダメージ(damage)を受けるか、及び/又は化学的に変換される。特に、前記第1誘電体材料におけるテンポラリパターンの側壁は、例えば、前記テンポラリ構造のパターニング中に用いられるプラズマの適正な選択性(セレクティビティ:selectivity)を選ぶことにより、或いは、この代わりに、側壁の化学的酸化のような特別な変換ステップを実行することにより、制御されたやり方でダメージを受ける。前記ダメージは、ダメージを受けた部分が、腐食剤によりエッチング可能になるダメージであり、前記エッチング用腐食剤は、好ましくはフッ化物酸(HF:fluoridric acid)、より好ましくは5%未満のHF、最も好ましくは約1%のHFを含むものである。   During the etching of the temporary structure, the sidewalls of the temporary pattern are damaged and / or chemically transformed. In particular, the sidewalls of the temporary pattern in the first dielectric material may be formed by, for example, selecting the appropriate selectivity of plasma used during the patterning of the temporary structure, or alternatively, the sidewalls. By performing a special conversion step, such as chemical oxidation, is damaged in a controlled manner. The damage is damage in which a damaged portion can be etched by a corrosive, and the etchant is preferably fluoride acid (HF), more preferably less than 5% HF, Most preferably it contains about 1% HF.

その後に、第2誘電体材料がテンポラリ構造範囲内に積層され、そして前記第2誘電体材料の余剰分は、前記第1誘電体材料の上側レベルに達するまで除去される(エッチバック又はCMP)。前記第2誘電体材料は、(前記第1誘電体材料と同一の又は同一でない)CVDにより積層されたSiCO(H)誘電体材料であってもよいが、好ましくは、例えば、JSR社から商業的に入手できるLKD(登録商標),シップレイ(Shipley)社から商業的に入手できるZirkon(登録商標),CCICから商業的に入手できるNCS(登録商標)などのように、スピンオン(spin-on)タイプの誘電体の低k材料(すなわち、k値が3.9よりも低い)である。   Thereafter, a second dielectric material is laminated within the temporary structure area, and excess of the second dielectric material is removed until the upper level of the first dielectric material is reached (etchback or CMP). . The second dielectric material may be a SiCO (H) dielectric material deposited by CVD (same or not the same as the first dielectric material), but preferably commercially available from, for example, JSR Corporation Spin-on, such as LKD (R) available commercially, Zirkon (R) commercially available from Shipley, NCS (R) commercially available from CCIC, etc. A type of dielectric low-k material (ie, a k-value lower than 3.9).

その後に、第1誘電体材料のダメージを受けた部分を除去するのにエッチング処理が適用され、非常に小さいつまり幅が狭いトレンチが創り出される。前記エッチング処理は、第1誘電体材料のダメージ部分に対して選択的でなければならない。   Thereafter, an etching process is applied to remove the damaged portion of the first dielectric material, creating a very small or narrow trench. The etching process must be selective to damaged portions of the first dielectric material.

前記幅が狭いトレンチは、50nmよりも小さい、好ましくは20nmと30nmの間に含まれる幅を有し、10から2又はより好ましくは10から1のアスペクト比(幅対深さの比)を有するトレンチとして特徴付けられる。   The narrow trench has a width less than 50 nm, preferably between 20 nm and 30 nm, and has an aspect ratio (width to depth ratio) of 10 to 2 or more preferably 10 to 1. Characterized as a trench.

前記幅が狭いトレンチは、非常に小さい(10−30nm幅の)トレンチ内でのバリアーの積層、銅メッキ及びシード層の積層を研究し最適化するためのテスト手段として用いることができる。   The narrow trench can be used as a test tool to study and optimize barrier stacking, copper plating and seed layer stacking within very small (10-30 nm wide) trenches.

本発明は、誘電体材料内に幅の狭いトレンチを形成する方法を提供するものであり、以下のステップを備えている:
−基板上にエッチング停止層を積層する
−前記エッチング停止層の上部に第1誘電体層を積層する
−前記第1誘電体層にテンポラリパターンをパターニングする
−前記テンポラリパターンの側壁を、腐食剤でエッチング可能となるようにダメージを与える(変換させる)
−前記テンポラリ構造内に第2誘電体層を積層する
−前記第2誘電体層の上側レベルが前記第1誘電体層のレベルと等しくなるように、前記第2誘電体層の余剰分を除去する
−前記第1誘電体層のダメージ部分を幅の狭いトレンチが形成されるように、腐食剤を用いて選択的に除去する。
The present invention provides a method of forming a narrow trench in a dielectric material, comprising the following steps:
-Laminating an etch stop layer on the substrate-Laminating a first dielectric layer on top of the etch stop layer-Patterning a temporary pattern on the first dielectric layer-Side walls of the temporary pattern with a corrosive agent Damage (convert) so that it can be etched
-Stacking a second dielectric layer in the temporary structure-removing excess of the second dielectric layer so that the upper level of the second dielectric layer is equal to the level of the first dielectric layer -Selectively remove the damaged portion of the first dielectric layer using a corrosive so that a narrow trench is formed;

本発明に係る方法では、前記幅が狭いトレンチは、好ましくは50nmよりも小さい、より好ましくは40nmよりも小さい、そして最も好ましくは30nmよりも小さい、幅を有している。   In the method according to the invention, the narrow trench preferably has a width of less than 50 nm, more preferably less than 40 nm and most preferably less than 30 nm.

好ましくは、前記トレンチの幅は、(約)50nmと(約)10nmの間、より好ましくは(約)40nmと(約)20nmの間、そして更に好ましくは(約)30nmと(約)20nmの間、に含まれる。   Preferably, the width of the trench is between (about) 50 nm and (about) 10 nm, more preferably between (about) 40 nm and (about) 20 nm, and even more preferably (about) 30 nm and (about) 20 nm. Included in between.

好ましくは、アスペクト比は、(約)10から(約)2までの間で、より好ましくは(約)10から(約)1までの間で、変化する。   Preferably, the aspect ratio varies between (about) 10 and (about) 2, more preferably between (about) 10 and (about) 1.

本発明に係る方法では、前記「選択的」なエッチングは湿式(ウエット:wet)エッチングであり、前記腐食剤は好ましくはHFを含んでいる。前記第1腐食剤成分は、(約)5重量%未満のHF、好ましくは(約)2重量%未満のHF、そしてより好ましくは(約)1重量%未満のHFを含み得る。前記選択的なエッチングは乾式(ドライ:dry)エッチング処理であってもよい。   In the method according to the invention, the “selective” etching is a wet etching, and the corrosive agent preferably contains HF. The first caustic component may comprise (about) less than 5% by weight HF, preferably (about) less than 2% by weight HF, and more preferably (about) less than 1% by weight HF. The selective etching may be a dry etching process.

本発明に係る方法では、前記第1誘電体層用の材料及び第2誘電体層用の材料は、前記腐食剤に対する耐性がなければならない。 In the method according to the present invention, the material for the material and the second dielectrics layer for the first dielectric layer must be resistant to said etchant.

本発明に係る方法では、前記第1誘電体層におけるテンポラリ構造のパターニングは、酸化プラズマによって行うことができ、このプラズマは、酸素を含み、更には過フッ化炭素(炭化水素)成分を含み得る。   In the method according to the present invention, the patterning of the temporary structure in the first dielectric layer may be performed by an oxidation plasma, which may contain oxygen and may further contain a fluorocarbon (hydrocarbon) component. .

本発明に係る方法では、前記テンポラリ構造をパターニングするステップと、前記テンポラリ構造の側壁にダメージをもたらすステップとは、同時に行われる。   In the method according to the present invention, the step of patterning the temporary structure and the step of causing damage to the side wall of the temporary structure are performed simultaneously.

この代わりに、前記側壁は別の処理ステップでダメージを受けてもよい。   Alternatively, the side wall may be damaged in a separate processing step.

本発明は、また、幅の狭いトレンチを作製する本発明方法のステップを備えた半導体装置を作製する方法を提供する。   The present invention also provides a method of fabricating a semiconductor device comprising the steps of the method of the present invention for fabricating a narrow trench.

本発明は、また、本発明方法によって得られる装置であって、幅の狭いトレンチを備えた装置を提供する。前記幅の狭いトレンチは、好ましくは50nmよりも小さい、より好ましくは40nmよりも小さい、そして最も好ましくは30nmよりも小さい、幅を有している。特に、前記トレンチの幅は、(約)50nmと(約)10nmの間、好ましくは(約)40nmと(約)20nmの間、そしてより好ましくは(約)30nmと(約)20nmの間、に含まれる。前記幅が狭いトレンチのアスペクト比は、(約)10から(約)2までの間で、より好ましくは(約)10から(約)1までの間で、変化する。   The present invention also provides a device obtained by the method of the present invention, comprising a narrow trench. The narrow trench preferably has a width of less than 50 nm, more preferably less than 40 nm, and most preferably less than 30 nm. In particular, the width of the trench is between (about) 50 nm and (about) 10 nm, preferably between (about) 40 nm and (about) 20 nm, and more preferably between (about) 30 nm and (about) 20 nm, include. The aspect ratio of the narrow trench varies between (about) 10 and (about) 2, more preferably between (about) 10 and (about) 1.

全ての図形/図面は、本発明の幾つかの様相および実施形態を例示することを意図している。明瞭化のために、装置は簡略化して示されている。全ての変更およびオプションが示されているわけではないので、本発明は与えられた図面の内容に限定されるものではない。異なる図面において、同様の部分を参照する場合には同様の数字符号が使用されている。   All figures / drawings are intended to illustrate some aspects and embodiments of the present invention. For clarity, the device is shown in a simplified manner. The invention is not limited to the content of the given drawings, as not all changes and options are shown. In different drawings, similar reference numerals are used to refer to similar parts.

図2から図7は、幅が狭いトレンチを形成するための本発明に係る方法の異なる処理ステップを示すものである。   2 to 7 show different process steps of the method according to the invention for forming narrow trenches.

本発明は、半導体装置における幅の狭いトレンチを形成するための方法を提供するものである。特に、50nmよりも小さい幅、好ましくは20nmから30nmの幅を有し、10から2のアスペクト比(幅対深さの比)、より好ましくは10から1のアスペクト比を有する、幅の狭いトレンチを形成する方法が開示されている。   The present invention provides a method for forming a narrow trench in a semiconductor device. In particular, a narrow trench having a width of less than 50 nm, preferably a width of 20 nm to 30 nm and an aspect ratio of 10 to 2 (width to depth ratio), more preferably an aspect ratio of 10 to 1. A method of forming is disclosed.

幅が狭いトレンチの形成は、局所的に第1誘電体層用の材料の特性を化学的に変化させることに基づいており、その結果、前記第1誘電体層用の材料は化学的に変換され、腐食剤でエッチング可能になる。 The formation of the narrow trench is based on locally changing the characteristics of the material for the first dielectric layer , so that the material for the first dielectric layer is chemically converted. And can be etched with a corrosive agent.

好ましくは、まず、前記第1誘電体層にテンポラリ構造が創り出される。前記テンポラリ構造は、フォトリソグラフィパターニングによって形作られ、重要とは言えないデザインを有しているが、この構造の部分は本発明の幅が狭いトレンチを創り出すのに用いられることになる。前記テンポラリパターンの側壁は、ダメージを受けるか、及び/又は化学的に変換され、その結果、これら側壁は、第1エッチング物質によりエッチングできるようになる。   Preferably, first, a temporary structure is created in the first dielectric layer. The temporary structure is shaped by photolithography patterning and has a less important design, but this portion of the structure will be used to create the narrow trenches of the present invention. The sidewalls of the temporary pattern are damaged and / or chemically converted so that the sidewalls can be etched with the first etch material.

第2誘電体材料がテンポラリ構造範囲内に積層され、もし必要であれば、その上側レベルが第1誘電体のレベルに等しくなるように平坦化される。かかる平坦化ステップは、化学的機械的平坦化(CMP)又はエッチバック(etchback)であっても良い。   A second dielectric material is laminated within the temporary structure range and, if necessary, planarized so that its upper level is equal to the level of the first dielectric. Such planarization step may be chemical mechanical planarization (CMP) or etchback.

前記第1誘電体の範囲内の変換(好ましくは酸化ステップ)は、酸化ステップ、例えば、UVオゾン処理、或いは酸化剤の添加を伴った超臨界炭酸ガスを導入することにより、酸素含有プラズマ中で、非同時に、(非等方性ドライエッチングでなされる)テンポラリ構造のパターニング中に、成し遂げられる。   The conversion (preferably oxidation step) within the first dielectric is performed in an oxygen-containing plasma by introducing a supercritical carbon dioxide gas with an oxidation step, for example UV ozone treatment or addition of an oxidant. Non-simultaneously, achieved during patterning of the temporary structure (done by anisotropic dry etching).

半導体装置における相互接続に用いられる幅の狭いトレンチを形成するための、本発明に係る方法が、図2から図7に例示されている。この方法は、基板上へのエッチング停止層1の積層で始まる。前記基板は、アクティブデバイスを備えたSiウエハー(wafer)或いは半導体プロセスに好適な任意の基板であってよい。前記エッチング停止層は、SiC,SiN等であってよい。   A method according to the present invention for forming a narrow trench used for interconnection in a semiconductor device is illustrated in FIGS. This method begins with the deposition of an etch stop layer 1 on the substrate. The substrate may be a Si wafer with active devices or any substrate suitable for semiconductor processes. The etching stop layer may be SiC, SiN, or the like.

その後に、前記エッチング停止層1上に第1誘電体層2が積層される。該層の厚さは、本発明により創成される幅の狭いトレンチの深さを決定付け、20nmから40nmの幅を有する細いトレンチを意図しているならば、最終的に形成されるトレンチにおいて10から2又は10から1のアスペクト比が得られるように、積層される第1誘電体層の厚さは、好ましくは、200nmと400nmの間にある。   Thereafter, a first dielectric layer 2 is laminated on the etching stop layer 1. The thickness of the layer determines the depth of the narrow trench created by the present invention, and is intended to be 10 in the final formed trench if a narrow trench having a width of 20 nm to 40 nm is intended. The thickness of the first dielectric layer to be stacked is preferably between 200 nm and 400 nm so that an aspect ratio of 2 to 10 or 1 to 10 is obtained.

前記第1誘電体層2用の材料の積層は、例えば、プラズマエンハンスド化学蒸着法(PE−CVD)、化学蒸着法(CVD)、スピンオン堆積法などの方法により行うことができる。前記第1誘電体用の材料の例としては、有機珪酸塩ガラス(OSG)、一般にSiOC(H)材料とも称される(水素化)シリコンオキシカーバイド、或いは(より高い多孔性の誘導体を含む)炭素ドープ酸化物が挙げられる。これら材料の例としては、(BDと称される)ブラックダイヤモンド(登録商標)、コーラル(登録商標)或いはオーロラ(登録商標)のような商業的に入手可能な材料が挙げられる。 The material for the first dielectric layer 2 can be stacked by, for example, a method such as plasma enhanced chemical vapor deposition (PE-CVD), chemical vapor deposition (CVD), or spin-on deposition. Examples of materials for the first dielectric layer 2 include organosilicate glass (OSG), (hydrogenated) silicon oxycarbide, also commonly referred to as SiOC (H) material, or (a higher porosity derivative). Carbon-doped oxide). Examples of these materials include commercially available materials such as Black Diamond® (referred to as BD), Coral® or Aurora®.

前記第1誘電体層には、テンポラリ構造がパターニングされる。これを成し遂げるために、(少なくともレジスト及び反射防止コーティングを備えた)感光体層3が前記第1誘電体層2上に積層され、フォトリソグラフィプロセスによりテンポラリパターンが前記感光体層3に転写される。ドライエッチングパターニングにより、テンポラリパターンが前記第1誘電体層に転写される。その後、残余のレジスト及びポリマー(不図示)が、ドライアッシュプラズマとウェットストリップの組み合わせにより除去される。図2は、本発明に係るテンポラリパターンのフォトリソグラフィパターニングを示している。 The first dielectric layer 2 is patterned with a temporary structure. In order to accomplish this, a photoreceptor layer 3 (with at least a resist and an anti-reflective coating) is laminated on the first dielectric layer 2 and a temporary pattern is transferred to the photoreceptor layer 3 by a photolithography process. . The temporary pattern is transferred to the first dielectric layer 2 by dry etching patterning. Thereafter, the remaining resist and polymer (not shown) are removed by a combination of dry ash plasma and wet strip. FIG. 2 shows photolithography patterning of a temporary pattern according to the present invention.

もし必要であれば、ドライエッチングプロセスを容易にするために、(前記第1誘電体層と感光体層の間に位置する)ハードマスク層(金属製)を追加して積層することもできる。 If necessary, an additional hard mask layer (made of metal) (positioned between the first dielectric layer 2 and the photoreceptor layer 3 ) may be laminated to facilitate the dry etching process. it can.

前記第1誘電体層2のテンポラリパターンの側壁は、腐食剤によりエッチング可能になるように、変換(本出願では、「ダメージ」とも称される)される必要がある。   The side wall of the temporary pattern of the first dielectric layer 2 needs to be converted (also referred to as “damage” in the present application) so that it can be etched by a corrosive agent.

第1誘電体2の変換された部分4への変換は、第1誘電体用の材料のドライエッチング(パターニング)及び/又は酸化プラズマを用いた灰化(アッシング:ashing)中に、同時に行われる。 Conversion to the first transformed parts 4 of the dielectric layer 2, dry etching (patterning) and / or ashing using an oxidizing plasma of the material of the first dielectric layer 2 (ashing: Ashing) during the Done at the same time.

第1誘電体2の変換/ダメージ部分4への変換は、第1誘電体用の材料のドライエッチングの後に、UVオゾン処理、酸化剤の添加を伴った超臨界CO(SCCO)などの、追加的な(酸化)処理を行うことにより、非同時に行うこともできる。第1誘電体層2を酸化するために、幾つかの他の酸化処理が適用可能である。 The conversion of the first dielectric layer 2 to the damaged portion 4 is performed by supercritical CO 2 (SCCO 2 with UV ozone treatment and addition of an oxidizing agent after dry etching of the material for the first dielectric layer 2. It can also be performed non-simultaneously by performing an additional (oxidation) treatment such as Several other oxidation processes can be applied to oxidize the first dielectric layer 2.

第1誘電体用の材料が、例えば、ブラックダイヤモンドのようなSiCO(H)材料である場合には、元の第1誘電体用の材料に比して、変換された誘電体層部分4における炭素濃度が減少する結果となる。変換された誘電体層部分4は、炭素が減損したSiCO(H)材料である。第1誘電体2の変換された誘電層部分4への変換の程度は、SiCO(H)材料のタイプ、特に、第1誘電体用の材料の気孔性や炭素含有量に依存する。SiCO(H)材料から炭素を完全に除去した場合には、SiO材料と称される。SiO被膜(フィルム:film)は、Si(ケイ素)及びO(酸素)を含有する膜であって、両者が化合物を生成するようには関係付けられていない膜に相当する。この種の被膜は、SiOのものに比して、より欠陥が多く、また、より少なくしか架橋されていない。SiO材料は、より架橋されていないので、HFエッチング(除去処理)をより受け易い。 When the material for the first dielectric layer 2 is, for example, a SiCO (H) material such as black diamond, the converted dielectric is compared to the original material for the first dielectric layer 2 . As a result, the carbon concentration in the layer portion 4 decreases. The converted dielectric layer portion 4 is a carbon-depleted SiCO (H) material. The degree of conversion of the first dielectric layer 2 into the converted dielectric layer portion 4 depends on the type of SiCO (H) material, in particular the porosity and carbon content of the material for the first dielectric layer 2 . . When carbon is completely removed from the SiCO (H) material, it is referred to as a SiO x material. The SiO x film (film) is a film containing Si (silicon) and O (oxygen) and corresponds to a film that is not related to form a compound. Coating of this kind, as compared to that of SiO 2, more defects are often also only been crosslinked less. Since the SiO x material is less crosslinked, it is more susceptible to HF etching (removal process).

変換された/ダメージを受けた側壁を備えたテンポラリパターンが図3に示されており、その構造の正面図および平面図は、ダメージを受けていない領域2に向かってのダメージ(を受けた)領域4の寸法を明確に示している。   A temporary pattern with transformed / damaged sidewalls is shown in FIG. 3, the front and top views of the structure show damage (received) towards the undamaged area 2 The dimensions of region 4 are clearly shown.

その後に、第2誘電体層5用の材料で成る第2誘電体層5が、前記テンポラリ構造内に積層される。図4は、本発明に係るテンポラリパターンが前記第2誘電体層5用の材料で完全に満たされる、第2誘電体層の堆積(誘電体充填とも称される)を示している。好ましくはないが、前記第2誘電体層5用の材料は第1誘電体層2用の材料と同一であってもよい。前記第2誘電体層5用の材料は、好ましくは、非常に共形(コンフォーマル:conformal)に積層され、テンポラリ構造を完全に満たすことができる、スピンオン誘電体である。スピンオンタイプの誘電体の低k材料(すなわち、k値が3.9よりも低い)の例としては、JSR社から商業的に入手できるLKD(登録商標),シップレイ(Shipley)社から商業的に入手できるZirkon(登録商標),CCIC社から商業的に入手できるNCS(登録商標)などが挙げられる。 Thereafter, a second dielectric layer 5 made of a material for the second dielectric layer 5 is laminated in the temporary structure. FIG. 4 shows the deposition (also referred to as dielectric filling) of the second dielectric layer 5 in which the temporary pattern according to the invention is completely filled with the material for the second dielectric layer 5 . Although not preferred , the material for the second dielectric layer 5 may be the same as the material for the first dielectric layer 2 . The material for the second dielectric layer 5 is preferably a spin-on dielectric, which is stacked very conformally and can completely fill the temporary structure. Examples of spin-on type dielectric low-k materials (ie, k values lower than 3.9) include LKD®, commercially available from JSR, commercially available from Shipley. Examples include Zirkon (registered trademark) that can be obtained, NCS (registered trademark) that is commercially available from CCIC, and the like.

必要な場合には、前記第2誘電体層用の材料の余剰分は、第2誘電体層5の上側レベルが前記第1誘電体層2のレベルに等しくなるように除去される。この除去プロセスは、平坦化とも言われるが、化学的機械的研磨またはエッチバックにより(湿式もしくは乾式で)行うことができる。その結果として得られる構造(平面図および側面図)が図5に示されている。 If necessary, excess material for the second dielectric layer 5 is removed such that the upper level of the second dielectric layer 5 is equal to the first level of the dielectric layer 2. This removal process, also referred to as planarization, can be performed by chemical mechanical polishing or etchback (wet or dry). The resulting structure (plan view and side view) is shown in FIG.

必要な場合には、ボンドパッド(bond pad)のクリヤアウト(clear out)があり、これは図6に示されている。前記ボンドパッドは、幅が狭いトレンチの品質を(そのトレンチを導電性材料で満たした後に)評価するために、電気的な計測および/又は信頼性の調査が求められる場合に、必要とされる。ボンドパッドのクリヤアウトを実行するためには、エッチング停止層1上に止まる第2誘電体層5に、第2のフォトリソグラフィパターンが転写される。前記ボンドパッドにおける第2誘電体層5用の材料の除去は、非等方性エッチングによって達成することができる。図6の第2の断面図は、(幅の狭い)トレンチの両端部に開放(オープン:open)構造を創り出す、ボンドパッドのクリヤアウトを明瞭に示している。 If necessary, there is a clear out of the bond pad, which is shown in FIG. The bond pad is required when electrical metrology and / or reliability studies are required to evaluate the quality of a narrow trench (after filling the trench with a conductive material) . In order to perform bond pad clear-out, a second photolithography pattern is transferred to the second dielectric layer 5 which rests on the etch stop layer 1. Removal of the material for the second dielectric layer 5 in the bond pad can be achieved by anisotropic etching. The second cross-sectional view of FIG. 6 clearly shows the clear out of the bond pad, creating an open structure at both ends of the (narrow) trench.

第1誘電体層2のダメージを受けた/変換された部分4は、幅の狭いトレンチ6が創成されるように前記第1誘電体層2におけるダメージを受けた/変換された部分をエッチング用腐食液で除去する、選択的なエッチング処理によって、最終的に除去される。その結果として得られる幅の狭いトレンチを備えた構造が図7に示されている。 The damaged / converted portion 4 of the first dielectric layer 2 etches the damaged / converted portion 4 in the first dielectric layer 2 so that a narrow trench 6 is created. It is finally removed by a selective etching process, which is removed with a corrosive solution. The resulting structure with a narrow trench is shown in FIG.

本発明に係る方法においては、前記「選択的な」エッチングは好ましくはウエットエッチングであり、前記腐食液は好ましくはHFを含むものである。前記第1腐食液成分は、(約)5重量%未満のHF、好ましくは(約)2重量%未満のHF、そしてより好ましくは(約)1重量%未満のHFを含み得る。前記選択的なエッチングはドライエッチング処理であってもよい。また、この選択的なエッチングは、好ましくは、HFを含有した水性の溶液中に構造体を浸漬させることにより行われる。   In the method according to the invention, the “selective” etching is preferably wet etching and the etchant preferably contains HF. The first caustic solution component may comprise (about) less than 5% by weight HF, preferably (about) less than 2% by weight HF, and more preferably (about) less than 1% by weight HF. The selective etching may be a dry etching process. Further, this selective etching is preferably performed by immersing the structure in an aqueous solution containing HF.

本発明に係る方法においては、前記第1誘電体層用の材料及び第誘電体層用の材料は、前記腐食液に対し耐性がなければならない。 In a method according to the present invention, the material of the first dielectric layer 2 and the material of the second dielectric layer 5, there has to be resistant to the etchant.

本発明に係る方法においては、第1誘電体層2におけるテンポラリ構造のパターニング(ドライエッチング)は、酸化プラズマによって行うことができ、前記プラズマは、酸素を含み、更には過フッ化炭素(炭化水素)成分を含み得る。   In the method according to the present invention, the patterning (dry etching) of the temporary structure in the first dielectric layer 2 can be performed by oxidation plasma, and the plasma contains oxygen, and further includes carbon fluoride (hydrocarbon). ) Components.

本発明に係る方法においては、前記変換された誘電体材料4は、好ましくは50nmよりも小さい、最も好ましくは約20nmから40nmの面内寸法を有している。   In the method according to the invention, the converted dielectric material 4 preferably has an in-plane dimension of less than 50 nm, most preferably about 20 nm to 40 nm.

本発明において記載されたトレンチは、好ましくは、半導体装置のラインの後端(BEOL)における(デュアル)ダマシン構造の部分であり、つまり、前記BEOLにおける相互接続構造として用いることができる。   The trenches described in the present invention are preferably part of a (dual) damascene structure at the rear end (BEOL) of the line of the semiconductor device, that is, can be used as an interconnect structure in the BEOL.

本発明において記載されたトレンチは、好ましくは、バリアー層、シード層および/又は幅が狭いトレンチ内での銅の堆積プロセスの研究および最適化に用いられる。   The trenches described in the present invention are preferably used for studying and optimizing copper deposition processes in barrier layers, seed layers and / or narrow trenches.

図8は、前記幅が狭いトレンチ内でのバリアー層7の(及び随意的にはシード層の)積層を示している。   FIG. 8 shows a stack of barrier layers 7 (and optionally a seed layer) in the narrow trench.

図9は、前記幅が狭いトレンチ内での導電性材料8の積層(例えばメッキ処理による銅の積層)を示している。材料(バリアー層および/又は銅)の過剰分の除去に必要とされる平坦化ステップは、図示されていない。   FIG. 9 shows the lamination of the conductive material 8 in the narrow trench (for example, copper lamination by plating). The planarization step required to remove excess material (barrier layer and / or copper) is not shown.

(先行技術)50nmから60nmの最小幅と3から1のアスペクト比を備えた最新技術の状態に適合したトレンチを示す図である。(Prior Art) shows a trench adapted to the state of the art with a minimum width of 50 to 60 nm and an aspect ratio of 3 to 1. FIG. 本発明に係るテンポラリパターンのフォトリソグラフィパターニングを示す図である。It is a figure which shows the photolithographic patterning of the temporary pattern which concerns on this invention. 本発明に係る第1誘電体層へのテンポラリパターンのパターニング(ドライエッチング)を示す図で、好ましくは、同時に前記テンポラリパターンの側壁を変換してそれらが腐食剤でエッチングできるようにしている。もし必要であれば、フォトリソグラフィの任意の残留物を除去するために、特別のレジスト・アッシュ/ストリップ・ステップが実行される。It is a figure which shows the patterning (dry etching) of the temporary pattern to the 1st dielectric layer which concerns on this invention, Preferably, the side wall of the said temporary pattern is converted simultaneously so that they can be etched with a corrosive agent. If necessary, a special resist ash / strip step is performed to remove any photolithography residues. 本発明に係るテンポラリパターンが前記第2誘電体層用の材料で完全に満たされる、第2誘電体層の堆積(誘電体充填とも称される)を示す図である。FIG. 4 is a diagram illustrating deposition of a second dielectric layer (also referred to as dielectric filling) in which a temporary pattern according to the present invention is completely filled with the material for the second dielectric layer. 本発明に係る第2誘電体層の部分的な除去(平坦化とも称される)を示す図であり、その結果第2誘電体層の上側レベルが前記第1誘電体層のレベルに等しくなる。このステップは(湿式もしくは乾式の)化学的機械的研磨またはエッチバックによって行うことができる。FIG. 6 is a diagram showing partial removal (also called planarization) of the second dielectric layer according to the present invention, so that the upper level of the second dielectric layer is equal to the level of the first dielectric layer. . This step can be carried out by chemical mechanical polishing (wet or dry) or etch back. 本発明に係る(随意的な)ボンドパッドのクリヤアウトステップを示す図であり、この図6の断面2は、ボンドパッドのクリヤアウトが(幅の狭い)トレンチの両端部に開放した構造を創り出すことを明瞭に示している。FIG. 7 illustrates the (optional) bond pad clear-out step according to the present invention, wherein section 2 of FIG. 6 creates a structure in which the bond pad clear-out is open at both ends of the (narrow) trench. This is clearly shown. 第1誘電体層用の材料のダメージ部分を除去して非常に小さい又は幅が狭いトレンチが創成されるのに用いられる、本発明に係る選択的なエッチングプロセスを示す図である。FIG. 5 shows a selective etching process according to the present invention used to create a very small or narrow trench by removing damaged portions of the material for the first dielectric layer . 前記幅の狭いトレンチの側壁上へのバリアー層(及び随意的にはシード層)の堆積を示す図である。FIG. 6 illustrates the deposition of a barrier layer (and optionally a seed layer) on the sidewalls of the narrow trench. 前記幅の狭いトレンチ内での銅の積層(例えばメッキ)を示す図である。It is a figure which shows the lamination | stacking (for example, plating) of the copper in the said narrow trench.

符号の説明Explanation of symbols

1 エッチング停止層
2 第1誘電体層
3 感光体層
4 変換された誘電体層
5 第2誘電体層
6 トレンチ
7 バリアー層
8 導電性材料
DESCRIPTION OF SYMBOLS 1 Etching stop layer 2 1st dielectric material layer 3 Photosensitive material layer 4 Converted dielectric material layer 5 2nd dielectric material layer 6 Trench 7 Barrier layer 8 Conductive material

Claims (15)

40nmよりも小さい幅を有するトレンチを形成する方法であって、
基板上にエッチング停止層(1)を積層するステップと、
前記エッチング停止層(1)の上部に第1誘電体層(2)を積層するステップと、
前記第1誘電体層(2)にテンポラリ構造をパターニングするステップと、
前記パターニングされたテンポラリ構造の側壁に、腐食剤でエッチング可能となるように、ダメージを与える又は変換させるステップと、
前記テンポラリ構造内に第2誘電体層(5)を積層するステップと、
前記第2誘電体層(5)の上側レベルが前記第1誘電体層(2)のレベルと等しくなるように、前記第2誘電体層(5)の余剰分を除去するステップと、
前記第1誘電体層(2)のダメージを受けた又は変換された部分(4)を、幅の狭いトレンチが形成されるように、腐食剤を用いて選択的に除去するステップと、を備え、
更に、前記テンポラリ構造をパターニングするステップは、
前記第1誘電体層(2)上に感光体層(3)を積層するステップと、
前記テンポラリ構造をリソグラフィ技術で前記感光体層(3)に転写するステップと、
その後に、前記テンポラリ構造をドライエッチングにより前記第1誘電体層(2)に転写するステップと、を備えており、
前記第1誘電体層(2)用の材料及び前記第2誘電体層(5)用の材料は、前記腐食剤に対して耐性がある、
ことを特徴とする方法。
A method of forming a trench having a width smaller than 40 nm, comprising:
Laminating an etch stop layer (1) on a substrate;
Laminating a first dielectric layer (2) on top of the etch stop layer (1);
Patterning a temporary structure on the first dielectric layer (2);
Damaging or transforming the patterned temporary structure sidewalls so that they can be etched with a corrosive agent;
Laminating a second dielectric layer (5) in the temporary structure;
Removing excess of the second dielectric layer (5) such that the upper level of the second dielectric layer (5) is equal to the level of the first dielectric layer (2);
Selectively removing the damaged or transformed portion (4) of the first dielectric layer (2) with a corrosive agent so that a narrow trench is formed. ,
Furthermore, the step of patterning the temporary structure comprises:
Laminating a photoreceptor layer (3) on the first dielectric layer (2);
Transferring the temporary structure to the photoreceptor layer (3) by a lithography technique;
And thereafter, transferring the temporary structure to the first dielectric layer (2) by dry etching,
The material for the first dielectric layer (2) and the material for the second dielectric layer (5) are resistant to the corrosive agent,
A method characterized by that.
前記第1誘電体層(2)上にハードマスク又はメタルハードマスクが積層されることを特徴とする請求項1に記載のトレンチを形成する方法。   The method of forming a trench according to claim 1, wherein a hard mask or a metal hard mask is stacked on the first dielectric layer (2). 前記テンポラリ構造をパターニングするステップと、該テンポラリ構造の側壁にダメージを与える又は変換させるステップと、が同時に行われることを特徴とする請求項1又は2に記載のトレンチを形成する方法。   The method of forming a trench according to claim 1 or 2, wherein the step of patterning the temporary structure and the step of damaging or converting the side wall of the temporary structure are performed simultaneously. 前記テンポラリ構造をパターニングするステップと、該テンポラリ構造の側壁にダメージを与える又は変換させるステップとは、酸化プラズマにより行われることを特徴とする請求項3記載のトレンチを形成する方法。   4. The method of forming a trench according to claim 3, wherein the step of patterning the temporary structure and the step of damaging or converting the side wall of the temporary structure are performed by oxidizing plasma. 前記プラズマは酸素を含んでいることを特徴とする請求項4記載のトレンチを形成する方法。   The method of forming a trench according to claim 4, wherein the plasma contains oxygen. 前記プラズマは、1つ若しくはそれ以上の過フッ化炭素(炭化水素)成分を更に含んでいることを特徴とする請求項4又は5に記載のトレンチを形成する方法。   6. The method of forming a trench according to claim 4 or 5, wherein the plasma further comprises one or more perfluorocarbon (hydrocarbon) components. 前記腐食剤は、HFを含んだウエット腐食剤であることを特徴とする請求項1から6の何れか一に記載のトレンチを形成する方法。   The method for forming a trench according to claim 1, wherein the corrosive agent is a wet corrosive agent containing HF. 前記腐食剤は、5重量%未満のHFを含んでいることを特徴とする請求項1から7の何れか一に記載のトレンチを形成する方法。   The method of forming a trench according to any one of claims 1 to 7, wherein the corrosive agent contains less than 5% by weight of HF. 前記第1誘電体層(2)用の材料は、SiCO(H)材料であることを特徴とする請求項1から8の何れか一に記載のトレンチを形成する方法。   9. The method for forming a trench according to claim 1, wherein the material for the first dielectric layer (2) is a SiCO (H) material. 前記第2誘電体層(5)用の材料は、スピンオンタイプの低k材料であることを特徴とする請求項1から9の何れか一に記載のトレンチを形成する方法。   The method for forming a trench according to any one of claims 1 to 9, wherein the material for the second dielectric layer (5) is a spin-on type low-k material. 前記テンポラリ構造の側壁にダメージを与える又は変換させるステップは、酸化剤の添加を伴ったUVオゾン処理または酸化剤の添加を伴ったSCCO処理によって行われることを特徴とする請求項1から10の何れか一に記載のトレンチを形成する方法。 Step of damage or conversion to the side wall of the temporary structures, claim 1, characterized in that it is performed by the SCCO 2 processing with the addition of UV ozone treatment or an oxidizing agent with the addition of the oxidizing agent 10 A method for forming a trench according to any one of the above. 前記第1誘電体層(2)のダメージを受けた又は変換された部分(4)は、50nmよりも小さい面内寸法を有していることを特徴とする請求項1から11の何れか一に記載のトレンチを形成する方法。   12. The damaged or transformed part (4) of the first dielectric layer (2) has an in-plane dimension smaller than 50 nm. A method for forming a trench according to claim 1. 前記幅の狭いトレンチは、10から1のアスペクト比を有していることを特徴とする請求項1から12の何れか一に記載のトレンチを形成する方法。   13. The method of forming a trench according to any one of claims 1 to 12, wherein the narrow trench has an aspect ratio of 10 to 1. 前記トレンチ内にバリアー層(7)を積層するステップと、
前記バリアー層上に随意的にシード層を積層するステップと、
前記シード層またはバリアー層上に導電性材料(8)を積層してトレンチを完全に満たすステップと、
を更に備えていることを特徴とする請求項1から13の何れか一に記載のトレンチを形成する方法。
Laminating a barrier layer (7) in the trench;
Optionally laminating a seed layer on the barrier layer;
Stacking a conductive material (8) on the seed layer or barrier layer to completely fill the trench;
The method of forming a trench according to claim 1, further comprising:
40nmよりも小さい幅のトレンチを有する半導体装置を製作する方法であって、
請求項1から14の何れか一に記載のトレンチを形成する方法を備えることを特徴とする半導体装置を製作する方法
A method of manufacturing a semiconductor device having a trench having a width smaller than 40 nm,
15. A method of manufacturing a semiconductor device, comprising the method of forming a trench according to any one of claims 1 to 14 .
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