JP5194334B2 - Method for producing Iii Nitride semiconductor devices - Google Patents

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Abstract

The invention provides Group III nitride semiconductor crystals of a size appropriate for semiconductor devices and methods for manufacturing the same, Group III nitride semiconductor devices and methods for manufacturing the same, and light-emitting appliances. A method of manufacturing a Group III nitride semiconductor crystal includes a process of growing at least one Group III nitride semiconductor crystal substrate on a starting substrate, a process of growing at least one Group III nitride semiconductor crystal layer on the Group III nitride semiconductor crystal substrate, and a process of separating a Group III nitride semiconductor crystal, constituted by the Group III nitride semiconductor crystal substrate and the Group III nitride semiconductor crystal layer, from the starting substrate, and is characterized in that the Group III nitride semiconductor crystal is 10 µm or more but 600 µm or less in thickness, and is 0.2 mm or more but 50 mm or less in width.

Description

本発明は、I II族窒化物半導体デバイスの製造方法に関する。 The present invention relates to I II nitride semiconductor device manufacturing how.

III族窒化物半導体結晶は、発光ダイオード(Light Emitting Diode、以下LEDという)、レーザダイオード(Laser Diode、以下LDという)などの半導体デバイスに広く用いられている。 Group III nitride semiconductor crystal, light emitting diodes (Light Emitting Diode, hereinafter LED), laser diode (Laser Diode, hereinafter called LD) are widely used in semiconductor devices such as.

III族窒化物半導体結晶を含むIII族窒化物半導体デバイスは、従来、以下の多くの工程を経て製造されていた。 III-nitride semiconductor device including a group III nitride semiconductor crystal has been conventionally produced through the following many steps. すなわち、下地基板上に厚いIII族窒化物半導体結晶を形成する工程、この結晶から下地基板を除去する工程、および上記結晶をスライスする工程、スライスされた結晶を研削盤および/または研磨盤の結晶ホルダに取り付ける工程、砥粒径を小さくしながら上記結晶の一方の主面を表面加工する(研削および/または研磨することをいう、以下同じ)工程、結晶ホルダから一方の主面が加工された結晶を取り外す工程、一方の主面が加工された結晶を他方の主面が加工されるように結晶ホルダに取り付ける工程、砥粒径を小さくしながら上記結晶の他方の主面を加工する工程、結晶ホルダから両方の主面が加工された結晶を取り外す工程、両方の主面が加工された結晶を洗浄する工程を経て清浄度の高い所定厚さのIII族窒化物半導体 That is, the step of forming a thick Group III nitride semiconductor crystal on underlying substrate, the step of removing the base substrate from the crystal, and the step of slicing the crystal, a sliced ​​crystal grinder and / or polishing machines crystals process of attaching the holder, while reducing the abrasive particle size for surface processing the one main surface of the crystal (meaning the grinding and / or polishing, hereinafter the same) steps, one main surface from the crystal holder is processed step of removing the crystals, the crystals one main surface is processed while the other major surface attached to the crystal holder as processing steps, a step of processing the other main surface of the crystal while decreasing the abrasive grain size, step of removing the both main surfaces of the crystal holder is processed crystals, both main surfaces through the washing processed crystals cleanliness high predetermined thickness III nitride semiconductor 晶基板を得る。 Crystal obtain a substrate. さらに、このIII族窒化物半導体結晶基板上に1層以上のIII族半導体結晶層を形成する工程および所定の大きさのチップに切り出す工程を経て所定の大きさの半導体デバイスを得る(たとえば、特許文献1を参照)。 Furthermore, to obtain a semiconductor device having a predetermined size through a process of cutting out the process and a predetermined size of the chip to form one or more layers of group III semiconductor crystal layer on the Group III nitride semiconductor crystal substrate (e.g., patent see reference 1).

ここで、下地基板が成長させようとするIII族窒化物以外の材料によって構成されている異種基板である場合に、大きなIII族窒化物半導体結晶を得ようとすると、異種基板上にIII族窒化物半導体結晶を100μm〜200μm程度成長する工程、異種基板の一部を除去する工程、再度III族窒化物半導体結晶を100μm〜200μm程度成長させる工程、残った異種基板を除去する工程、さらにその上にIII族窒化物半導体結晶を成長させる工程などをさらに必要とする(たとえば、特許文献2を参照)。 Here, if the underlying substrate is a heterogeneous substrate which is composed of a material other than Group III nitride to be grown, in order to obtain a large Group III nitride semiconductor crystal, the Group III nitride on the hetero substrate removing step, a portion of the heterogeneous substrate to grow about 100μm~200μm things semiconductor crystal, the step of 100μm~200μm about growing again III nitride semiconductor crystal, the step of removing the remaining dissimilar substrate, further thereon requiring additional like process of growing the group III nitride semiconductor crystal (e.g., see Patent Document 2).

このように、従来の製造方法は、上記のように製造工程が多く、特に、III族窒化物半導体結晶のスライスおよび研削・研磨工程、チップへの切り出し工程には、長時間を要するため、非効率的なものであった。 Thus, conventional manufacturing methods, the manufacturing process as described above is large, in particular, sliced ​​and grinding and polishing processes of the group III nitride semiconductor crystal, a cutting process step in the chip, it takes a long time, non It was efficient.

そこで、より効率よく所定の大きさのIII族窒化物半導体デバイスを製造することが要望されていた。 Therefore, it has been desired to more efficiently produce a predetermined size III nitride semiconductor device.
特開2002−261014号公報 JP 2002-261014 JP 特開平11−1399号公報 JP 11-1399 discloses

上記の状況に鑑み、本発明は、I II族窒化物半導体デバイスの効率的な製造方法を提供することを目的とする。 In view of the above situation, the present invention aims at providing an efficient manufacturing how the I II-V nitride semiconductor devices.

本発明は、下地基板上に複数のIII族窒化物半導体結晶基板を成長させる工程と、III族窒化物半導体結晶基板のそれぞれの上に1層以上のIII族窒化物半導体結晶層をそれぞれ成長させる工程と、III族窒化物半導体結晶基板およびIII族窒化物半導体結晶層から構成される複数の III族窒化物半導体結晶を下地基板から分離する工程とを含み、 複数のIII族窒化物半導体結晶基板を成長させる工程は、下地基板上に複数の開口幅が0.2mm以上50mm以下の開口部を有するマスク層を形成する工程と、少なくともマスク層の開口部下に位置する下地基板の開口面上にIII族窒化物半導体結晶基板を成長させる工程とを含むか、あるいは、下地基板上に複数の種結晶を配置する工程と、種結晶を核としてIII族窒化 The present invention includes the steps of growing a plurality of group III nitride semiconductor crystal substrate on a starting substrate, are grown respectively at least one layer of the group III nitride semiconductor crystal layer on each of the group III nitride semiconductor crystal substrate It includes a step, and separating a plurality of group III nitride semiconductor crystal composed of III nitride semiconductor crystal substrate and the group III nitride semiconductor crystal layer from the starting substrate, a plurality of group III nitride semiconductor crystal substrate a step of growing includes the steps of a plurality of opening width on a base substrate to form a mask layer having the following opening 50mm above 0.2 mm, on the open surface of the starting substrate located opening subordinates least mask layer or comprising a step of growing the group III nitride semiconductor crystal substrate, or, group III nitride placing a plurality of seed crystal on a base substrate, a seed crystal as a nucleus 半導体結晶基板を成長させる工程とを含み、III族窒化物半導体結晶の厚さが10μm以上600μm以下、幅が0.2mm以上50mm以下であるIII族窒化物半導体デバイスの製造方法である。 And a step of growing a semiconductor crystal substrate, the thickness of the group III nitride semiconductor crystal 10μm or 600μm or less, a method for producing a group III nitride semiconductor device width is 0.2mm or more 50mm or less.

本発明にかかるIII族窒化物半導体デバイスの製造方法において、III族窒化物半導体結晶基板の主面の面積を前記下地基板の主面の面積より小さくすることができる。 In the manufacturing method of a group III nitride semiconductor device according to the present invention, it is possible to make the area of ​​the main surface of the group III nitride semiconductor crystal substrate smaller than the area of ​​the main surface of the underlying substrate.

また、本発明にかかるIII族窒化物半導体デバイスの製造方法において、上記開口部は、2個以上の小開口部の群により形成することができる。 In the manufacturing method of a group III nitride semiconductor device according to the present invention, the opening may be formed by two or more of the group of the small opening. すなわち、1個以上のIII族窒化物半導体結晶基板を成長させる工程が、下地基板上に2個以上の小開口部の群により形成される開口部を1個以上有するマスク層を形成する工程と、少なくともこのマスク層の開口部下に位置する下地基板の開口面上にIII族窒化物半導体結晶を成長させる工程とを含むことができる。 That is, a step of growing at least one Group III nitride semiconductor crystal substrate, a mask layer having at least one opening formed by a group of two or more small openings on a base substrate It may include a process of growing the group III nitride semiconductor crystal at least on open surface of the starting substrate located opening subordinates of the mask layer.

また、本発明にかかるIII族窒化物半導体デバイスの製造方法においては、III族窒化物半導体結晶基板およびIII族窒化物半導体結晶層から構成されるIII族窒化物半導体結晶を下地基板から分離する工程において、エッチング、レーザおよびへき開のうちいずれかの方法を用いることができる。 Further, in the manufacturing method of a group III nitride semiconductor device according to the present invention, the step of separating from the underlying substrate composed of Group III nitride semiconductor crystal of a group III nitride semiconductor crystal substrate and the Group III nitride semiconductor crystal layer in, it can be used etching, any of the methods of laser and cleavage.

また、本発明にかかるIII族窒化物半導体デバイスの製造方法において、 複数のIII族窒化物半導体結晶基板を成長させる工程が、下地基板上に複数の開口幅が0.2mm以上50mm以下の開口部を有するマスク層を形成する工程と、少なくともマスク層の開口部下に位置する下地基板の開口面上にIII族窒化物半導体結晶基板を成長させる工程とを含む場合は、マスク層の開口部の形状が、六角形状、四角形状または三角形状であり、III族窒化物半導体結晶基板およびIII族窒化物結晶層の形状を、六角平板状、四角平板状または三角平板状とすることができる。 Further, the group III nitride semiconductor device manufacturing method according to the present invention, step a plurality of opening width 0.2mm or more on a base substrate 50mm below the opening for growing the plurality of group III nitride semiconductor crystal substrate forming a mask layer having, if it contains a process of growing the group III nitride semiconductor crystal substrate to at least open surface of the starting substrate located opening subordinates mask layer, the shape of the openings in the mask layer There is a hexagonal shape, a square shape or a triangular shape, the shape of the group III nitride semiconductor crystal substrate and the group III nitride crystal layer may be a hexagonal tabular, rectangular flat or triangular tabular. また、 複数のIII族窒化物半導体結晶基板を成長させる工程が、下地基板上に複数の種結晶を配置する工程と、種結晶を核としてIII族窒化物半導体結晶基板を成長させる工程とを含む場合は、III族窒化物半導体結晶基板およびIII族窒化物半導体結晶層の形状を、六角平板状、四角平板状または三角平板状とすることができる。 The step of growing a plurality of group III nitride semiconductor crystal substrate includes placing a plurality of seed crystal on the starting substrate, and growing a group III nitride semiconductor crystal substrate a seed crystal as a nucleus If the shape of the group III nitride semiconductor crystal substrate and the group III nitride semiconductor crystal layer may be a hexagonal tabular, rectangular flat or triangular tabular.

また、本発明にかかるIII族窒化物半導体デバイスの製造方法において、I II族窒化物結晶基板の主面と、(0001)面、(1−100)面、(11−20)面、(1−101)面、(1−102)面、(11−21)面および(11−22)面のうちのいずれかの面とのなすオフ角を0°以上4°以下とすることができる。 In the manufacturing method of a group III nitride semiconductor device according to the present invention, the principal surface of the I II-nitride crystal substrate, (0001) plane, (1-100) plane, (11-20) plane, (1 -101) plane, a (1-102) plane, (11-21) plane and (11-22) the off angle formed between either side of the plane 0 ° or 4 ° or less.

上記のように、本発明によると、I II族窒化物半導体デバイスの効率的な製造方法を提供することができる。 As described above, according to the present invention, it is possible to provide an efficient manufacturing how the I II-V nitride semiconductor devices.

(実施形態1) (Embodiment 1)
本発明にかかる一つのIII族窒化物半導体結晶の製造方法は、図1を参照して、図1(a)および図1(b)に示すように、下地基板1上に1個以上のIII族窒化物結晶10を成長させる工程と、図1(c)または図1(d)に示すように、このIII族窒化物結晶10を下地基板1から分離する工程とを含み、III族窒化物半導体結晶の厚さが10μm以上600μm以下、幅が0.2mm以上50mm以下という半導体デバイス程度の大きさであるIII族窒化物半導体結晶の製造方法である。 Method for producing a group III nitride semiconductor crystal according to the present invention, with reference to FIG. 1, as shown in FIGS. 1 (a) and 1 (b), 1 or more III on underlying substrate 1 growing a group nitride crystal 10, as shown in FIG. 1 (c) or FIG. 1 (d), the and the step of separating the group III nitride crystal 10 from the starting substrate 1, III-nitride the thickness of the semiconductor crystal 10μm or 600μm or less, a method for producing a wide group III nitride semiconductor crystal is a size of about a semiconductor device that 0.2mm or less than 50mm. ここで、III族窒化物半導体結晶の幅とは、III族窒化物半導体結晶の形状が、円形状の場合はその直径をいい、多角形状の場合は一つの辺と向かい合う辺または角との距離をいう。 Here, the width of the Group III nitride semiconductor crystal, the distance the shape of the Group III nitride semiconductor crystal, in the case of circular refers to its diameter, and sides or opposite corners and one side in the case of polygonal shape the say. かかる製造方法により、従来の製造方法のようなIII族窒化物半導体結晶のスライス、表面加工およびチップ化などの工程を得ることなく、直接的かつ効率的に半導体デバイス程度の大きさのIII族窒化物半導体結晶が得られる。 By the production method, III nitride semiconductor crystal slices, such as the conventional production method, without obtaining the processes such as surface processing and chip, III nitride directly and efficiently about the semiconductor device size thing semiconductor crystals are obtained.

本実施形態におけるIII族窒化物半導体結晶の製造方法においては、図1を参照して、III族半導体結晶の主面(図1における下面10または上面10bに相当)の面積は、下地基板1の主面1hの面積より小さくできる。 In the production method of a group III nitride semiconductor crystal in the present embodiment, with reference to FIG. 1, the area of ​​the main surface of the group III semiconductor crystal (corresponding to the lower surface 10 or upper surface 10b in FIG. 1) of the starting substrate 1 It can be made smaller than the area of ​​the principal surface 1h. これにより、大きな下地基板を用いても、直接的かつ効率的に半導体デバイス程度の大きさのIII族窒化物結晶を製造することができる。 Thus, even using a large base substrate may be produced directly and efficiently about the semiconductor device size of the group III nitride crystal.

本実施形態におけるIII族窒化物半導体結晶の製造方法は、詳しくは、下地基板1上に1個以上のIII族窒化物結晶10を成長させる工程として、図1(a)に示す下地基板1に1個以上の開口部2aを有するマスク層2を形成する工程と、図1(b)に示すマスク層2の開口部2a下に位置する下地基板1の開口面1a上にIII族窒化物半導体結晶10を成長させる工程とを含む。 Manufacturing method of a group III nitride semiconductor crystal of the present embodiment, particularly, a step of growing one or more Group III nitride crystal 10 on underlying substrate 1, the starting substrate 1 shown in FIG. 1 (a) forming a mask layer 2 that has at least one of the opening 2a, III nitride semiconductor on open surface 1a of the starting substrate 1 located below the opening 2a of the mask layer 2 shown in FIG. 1 (b) and a step of growing a crystal 10.

図1(a)に示す開口部2aを有するマスク層2を形成する工程において、開口部2aの大きさには、特に制限はないが、開口部2aの開口幅W wは0.2mm以上50mm以下であることが、幅が0.2mm以上50mm以下であるIII族窒化物半導体結晶を容易に得る点から好ましい。 In the step of forming a mask layer 2 having an opening 2a shown in FIG. 1 (a), the size of the opening 2a, is not particularly limited, the opening width W w of the opening 2a is 0.2mm or 50mm it less is is preferable from the viewpoint of obtaining easily a group III nitride semiconductor crystal width is 0.2mm or more 50mm or less. また、開口部の分布にも、特に制限はないが、均一に分散していることが、大きさの均一なIII族窒化物半導体結晶を容易に得る点から好ましい。 Also, the distribution of the opening is not particularly limited, that are uniformly dispersed, from the viewpoint of obtaining a uniform Group III nitride semiconductor crystal size easily. 開口部の形状は、特に制限はなく、円形状であると多角形状であるとを問わないが、六方晶系または立方晶系に属するIII族窒化物半導体結晶は、六角平板状、四角平板状または三角平板状の形状をとりやすいことから、六角形状、四角形状または三角形状であることが好ましい。 The shape of the opening is not particularly limited, but LIMITED TO THE polygonal shape and a circular shape, III nitride semiconductor crystal belonging to the hexagonal system or cubic system, hexagonal tabular, rectangular flat plate or since the easy to take a triangular plate-like shape, a hexagonal shape, it is preferably a square shape or a triangular shape. ここで、開口部の開口幅とは、円状の開口部の場合は直径、多角形の場合は一つの辺と向かい合う辺または角との距離をいう。 Here, the width of the opening, in the case of circular openings diameter, in the case of the polygon refers to the distance between the edge or corner facing the one side. さらに、マスク層は、III族窒化物半導体結晶の成長を抑制するものであれば特に制限はなく、SiO 2 、Si 34 、W、Ni、Tiなどが好ましく用いられる。 Further, the mask layer, especially as far as to suppress the growth of a group III nitride semiconductor crystal is no limitation, SiO 2, Si 3 N 4 , W, Ni, Ti , etc. are preferably used.

図1(b)に示す下地基板1の開口面1a上にIII族窒化物半導体結晶を成長させる工程において、成長させられるIII族窒化物半導体結晶10は、1層の結晶層とは限らず、2層以上の結晶層であってもよい。 In the step of growing the Group III nitride semiconductor crystal on the open surface 1a of the starting substrate 1 shown in FIG. 1 (b), the Group III nitride semiconductor crystal 10 is grown is not limited to a single layer crystal layer, it may be two or more layers of the crystal layer. たとえば、III族窒化物半導体結晶10が、III族窒化物半導体結晶基板11およびそのIII族窒化物半導体結晶基板11上に形成された1層以上のIII族窒化物半導体結晶層12から構成されるものであってもよい。 For example, Group III nitride semiconductor crystal 10 is comprised of a group III nitride semiconductor crystal substrate 11 and group III nitride semiconductor crystal substrate 11 of one or more layers formed on the group III nitride semiconductor crystal layer 12 it may be the one. この場合は、III族窒化物半導体結晶を成長させる工程は、下地基板1の開口面1a上にIII族窒化物半導体結晶基板11を成長させる工程、III族窒化物半導体結晶基板11上に1層以上のIII族窒化物半導体結晶層12を成長させる工程を含むことになる。 In this case, the step of growing the Group III nitride semiconductor crystal includes the steps of growing the Group III nitride semiconductor crystal substrate 11 on the open surface 1a of the starting substrate 1, one layer on the group III nitride semiconductor crystal substrate 11 It will include the step of growing the above group III nitride semiconductor crystal layer 12.

また、III族窒化物結晶の成長方法には、特に制限がなく、HVPE(Hydride Vapor Phase Epitaxy;ハイドライド気相成長法)法、MOCVD(Metal Organic Chemical Vapor Deposition;有機金属化学気相堆積法)法、MBE(Molecular Beam Epitaxy;分子線エピタキシ)法などの各種気相成長法が好ましく用いられる。 Further, the growing method of a group III nitride crystal, in particular no limitation, HVPE (Hydride Vapor Phase Epitaxy; hydride vapor phase epitaxy) method, MOCVD (Metal Organic Chemical Vapor Deposition; metalorganic chemical vapor deposition) method , MBE; various vapor phase growth methods such as (molecular beam epitaxy molecular beam epitaxy) method is preferably used. なかでも、III族窒化物半導体結晶基板11のように厚い層を形成する場合は成長速度の大きいHVPE法が、薄くても表面の平坦性が求められるIII族窒化物半導体結晶層12の成長には、MOCVD法が特に好ましく用いられる。 Above all, the case of forming a thick layer as a Group III nitride semiconductor crystal substrate 11 is large HVPE method of growth rate, the flatness growing group III nitride semiconductor crystal layer 12 obtained on the surface be thinner is, MOCVD method is used particularly preferably.

本実施形態においては、III族窒化物半導体結晶10は、下地基板の開口面1a上のみに成長し、マスク層2上には成長しない。 In the present embodiment, III-nitride semiconductor crystal 10 is grown only on the open surface 1a of the starting substrate, it does not grow on the mask layer 2. このような、III族窒化物半導体結晶の成長は、マスク層において開口部の間隔P wと開口部の開口幅W wとの差が小さいとき、マスク層の材質としてSi 34またはWを使用したときに起こりやすく、また結晶の成長温度が高く、成長時間が短いときに起こりやすい。 Such growth of the group III nitride semiconductor crystal, when the difference between the opening width W w of the interval P w and the opening portion of the opening portion is smaller in the mask layer, the Si 3 N 4 or W as the material of the mask layer likely to occur when it is used, and high growth temperature of the crystal, likely to occur when the growth time is short.

III族窒化物半導体結晶10を上記下地基板1から分離する方法には、特に制限はないが、レーザ、へき開などによって機械的に分離する方法、エッチングなどによって化学的に分離する方法が、III族窒化物半導体結晶10のダメージが少ない点から、好ましく用いられる。 The method of separating the Group III nitride semiconductor crystal 10 from the starting substrate 1 is not particularly limited, a laser, a method of mechanically separated such as by cleavage, a method of chemically separated such as by etching, Group III terms damage of the nitride semiconductor crystal 10 is small, it is preferably used.

レーザによって機械的に分離する方法とは、図1(c)を参照して、III族窒化物半導体結晶10において下地基板1に接する下面(下地基板側表面)10aと下地基板の開口面1aとをレーザにより切断することにより、III族窒化物半導体結晶10を下地基板1から分離する方法である。 The method of mechanically separated by the laser, with reference to FIG. 1 (c), the lower surface in contact with the starting substrate 1 in the group III nitride semiconductor crystal 10 (base substrate surface) 10a and the opening surface 1a of the starting substrate by cutting by laser, a method of separating the group III nitride semiconductor crystal 10 from the starting substrate 1.

上記のレーザによる分離方法は、たとえばIII族窒化物半導体結晶10のバンドギャップエネルギーが、下地基板1のバンドギャップエネルギーより小さい場合に好ましく用いられる。 Separation method according to the laser, for example a band gap energy of the Group III nitride semiconductor crystal 10 is preferably used when smaller than the band gap energy of the starting substrate 1. この場合、下地基板1側からレーザを照射することにより、下地基板にダメージを与えることなくIII族窒化物結晶10と下地基板1とを分離することができるため、下地基板を再度利用することができる。 In this case, by irradiating the laser from the starting substrate 1 side, it is possible to separate and the starting substrate 1 III-nitride crystal 10 without damaging the underlying substrate, be used a base substrate again it can.

また、III族窒化物半導体結晶のバンドギャップエネルギーと下地基板のバンドギャップエネルギーとが等しいまたはそれらの差が少ない場合には、III族窒化物半導体結晶および下地基板のバンドギャップエネルギーよりバンドギャップエネルギーの小さい分離層を、マスク層形成後の下地基板とIII族窒化物結晶との間に予め形成し、下地基板側からレーザを照射して分離層を切断することにより、III族窒化物結晶と下地基板とをダメージを与えることなく分離することができる。 Furthermore, III-nitride semiconductor band gap energy of the crystal and the band gap energy of the starting substrate are equal or if their difference is small, III nitride semiconductor crystal and the underlying substrate than the band gap energy of the band gap energy a small separation layer, previously formed between the base substrate and the group III nitride crystal after the mask layer formed by irradiated with a laser from the starting substrate side to cleave the separation layer, the group III nitride crystal and the underlying it can be separated without damaging the substrate.

へき開によって機械的に分離する方法とは、III族窒化物半導体結晶が特定の指数面(たとえば、(0001)面、(1−100)面、ここで指数面とは、その面指数を有する面をいう、以下同じ)において割れやすい性質を利用してIII族窒化物半導体結晶10を下地基板1から分離する方法である。 The method of mechanically separated by cleavage, III nitride semiconductor crystal specific index plane (e.g., (0001) plane, (1-100) plane, the herein index plane, the plane having the plane index the means is a method for separating the group III nitride semiconductor crystal 10 by using the fragile nature in the same) or less from the starting substrate 1. たとえば、(1−100)面を主面とする下地基板上に(1−100)面を主面とするIII族窒化物半導体結晶を成長させ、下地基板とIII族窒化物半導体結晶の界面をへき開することにより、III族窒化物結晶と下地基板とをダメージを与えることなく分離することができる。 For example, the (1-100) plane to the underlying substrate to a principal (1-100) plane by growing a group III nitride semiconductor crystal whose principal, the interface of the base substrate and the group III nitride semiconductor crystal by cleavage, it can be separated without damaging the group III nitride crystal and the underlying substrate.

他の機械的に分離する方法として、下地基板1とその上に成長させるIII族窒化物半導体結晶の間に機械的に脆弱な層を挿入させる方法もある。 As a method for other mechanically separated, there is a method for inserting a mechanically weak layer between the group III nitride semiconductor crystal to be grown starting substrate 1 and on it. 具体的には、下地基板1上に炭素(C)をドーピングした厚さ数μm〜数十μmのIII族窒化物結晶層(機械的に脆弱な層)を成長した後、所望のIII族窒化物結晶を成長させる方法である。 Specifically, after growing on underlying substrate 1 III nitride crystal layer of carbon (C) having a thickness of several μm~ tens doped with μm (the mechanically brittle layer), a desired Group III nitride it is a method of growing things crystal. すなわち、CをドープしたIII族窒化物結晶は、Cをドープしていない結晶に比べて脆弱であるため、弱い力を加えることで下地基板1から分離することができる。 That, III-nitride crystal doped with C are the vulnerable compared to crystal not doped with C, it can be separated from the starting substrate 1 by applying a weak force. なお、脆弱な層を得るためのドーパントはCだけに限られるものではなく、結晶を脆弱にするドーパントであればよい。 Note that the dopant for obtaining the brittle layer is not limited only and C, the crystals may be a dopant vulnerable.

また、エッチングによって化学的に分離する方法としては、図1(d)を参照して、エッチング剤を用いてマスク層2およびIII族窒化物半導体結晶において下地基板1に接する下面10aをエッチングすることにより、III族窒化物半導体結晶10を下地基板1から分離する方法がある。 Further, it as a method of chemically separated by etching, that with reference to FIG. 1 (d), etching the lower surface 10a in contact with the starting substrate 1 in the mask layer 2 and the Group III nitride semiconductor crystal using an etchant Accordingly, there is a method of separating the group III nitride semiconductor crystal 10 from the starting substrate 1. ここで、Si 34 、SiO 2などのマスク層2をエッチングするためのエッチング剤としてはフッ酸などの腐食性酸が用いられ、W、Ni、Tiなどのマスク層2をエッチングするためのエッチング剤としては硝酸、フッ酸、硫酸銅などからなる混酸が用いられ、III族窒化物半導体結晶10において下地基板1に接する下面10aをエッチングするためのエッチング剤としてはKOHなどの強塩基が用いられる。 Here, as the etching agent for etching a mask layer 2, such as Si 3 N 4, SiO 2 is used corrosive acid such as hydrofluoric acid, W, Ni, for etching the mask layer 2, such as Ti as the etching agent nitric acid, hydrofluoric acid, mixed acid is used consisting of copper sulfate, a strong base such as KOH is used as the etching agent for etching the lower surface 10a in contact with the starting substrate 1 in the group III nitride semiconductor crystal 10 It is.

ここで、ウルツ鉱構造を有するIII族窒化物半導体結晶は、結晶の<0001>方向に窒素元素からなる原子層とIII族元素からなる原子層とが交互に配列された結晶構造を有しており、結晶の<0001>方向に垂直な面には、窒素元素からなる原子面と、III族元素からなる原子面とが存在する。 Here, the group III nitride semiconductor crystal having a wurtzite structure, and a <0001> direction consists atomic layer and the group III element made of elemental nitrogen on the atomic layer of the crystal are arranged alternately crystal structure cage, the plane perpendicular to the <0001> direction of crystal, the atomic surface made of elemental nitrogen, and the atomic surface made of a group III element is present. 下地基板上にIII族窒化物半導体結晶が<0001>方向に成長する際には、通常、下地基板上から結晶の成長方向に窒素元素からなる原子層、III族元素からなる原子層、窒素元素からなる原子層、III族元素からなる原子層・・・の順で結晶成長するため、図1(d)を参照して、III族窒化物半導体結晶10において下地基板1に接する下面10aは窒素元素からなる原子面となり、上面10bはIII族元素からなる原子面となる。 In growing the <0001> direction III nitride semiconductor crystal on the underlying substrate, usually, atomic layer made of elemental nitrogen on the growth direction of the crystal from the starting substrate, atomic layer made of a Group III element, nitrogen element atomic layer made of, for crystal growth in the order of atomic layer ... made of a group III element, with reference to FIG. 1 (d), the lower surface 10a of the nitrogen in contact with the starting substrate 1 in the group III nitride semiconductor crystal 10 It becomes atomic surface made of elemental, top 10b becomes atomic surface made of a group III element. III族窒化物半導体結晶は化学的に安定な結晶であり、III族元素からなる原子面である上面10bの方からはエッチングされにくいが、窒素元素からなる原子面である下面10aの方からはKOHなどの強塩基によって容易にエッチングされる。 Group III nitride semiconductor crystal is chemically stable crystal, difficult to be etched from the side of the upper surface 10b is an atomic surface made of a Group III element, but from the side of the lower surface 10a is an atomic surface made of elemental nitrogen is It is readily etched by a strong base such as KOH.

なお、図示はしないが、エッチングによって化学的に分離する方法としては、下地基板1をエッチングによって除去することもできる。 Although not shown, as a method of chemically separated by etching, it is also possible to remove the starting substrate 1 by etching. Siなどの下地基板をエッチングするためのエッチング剤としてはフッ酸などの腐食性酸が用いられる。 As the etching agent for etching the underlying substrate, such as Si are used corrosive acid such as hydrofluoric acid.

本実施形態のIII族窒化物半導体結晶の成長速度は、10μm /hr以上300μm /hr以下であることが好ましい。 Growth rate of the Group III nitride semiconductor crystal of the present embodiment is preferably less 10 [mu] m / hr or more 300 [mu] m / hr. III族窒化物半導体結晶の成長速度が、10μm /hr未満であると製造効率が低下し、300μm /hrを超えるとIII族窒化物半導体結晶に空孔などの欠陥が導入されやすくなりクラックが発生しやすくなる。 Growth rate of the Group III nitride semiconductor crystal, 10 [mu] m / less than hr and production efficiency decreases, 300 [mu] m / hr by weight, the group III nitride semiconductor crystal tends crack defects are introduced, such as voids are generated It tends to be.

また、本実施形態のIII族窒化物結晶の不純物濃度は、5×10 19 cm -3以下であることが好ましい。 The impurity concentration of the Group III nitride crystal of this embodiment, is preferably 5 × 10 19 cm -3 or less. III族窒化物結晶の不純物濃度は、5×10 19 cm -3を超えると、III族窒化物半導体結晶に欠陥が導入されやすくなりクラックが発生しやすくなる。 Concentration of impurities in the Group III nitride crystal, exceeds 5 × 10 19 cm -3, cracks easily introduced defects into the group III nitride semiconductor crystal is likely to occur.

また、本実施形態のIII族窒化物結晶の主面と、(0001)面、(1−100)面、(11−20)面、(1−101)面、(1−102)面、(11−21)面および(11−22)面のうちのいずれかの面とのなすオフ角が、0°以上4°以下であることが好ましい。 Moreover, a principal plane of the Group III nitride crystal of the present embodiment, (0001) plane, (1-100) plane, (11-20) plane, (1-101) plane, (1-102) plane, ( 11-21) plane and (11-22) off angle formed between either side of the plane, is preferably 4 ° or less 0 ° or more. ここで、オフ角が0°とは、III族窒化物結晶の主面と、(0001)面、(1−100)面、(11−20)面、(1−101)面、(1−102)面、(11−21)面および(11−22)面のうちのいずれかの面とが平行であることを意味する。 Here, the off-angle is 0 °, the major surface of the III-nitride crystal, (0001) plane, (1-100) plane, (11-20) plane, (1-101) plane, (1- 102) plane, which means that it is parallel to and either side of the (11-21) plane and (11-22) plane. このオフ角が4°を超えると、III族窒化物結晶に欠陥が導入されやすくなりクラックが発生しやすくなる。 When the off angle exceeds 4 °, cracks easily defects are introduced into the III-nitride crystal is likely to occur.

ここで、結晶系が六方晶系の下地基板の場合は、通常、下地基板の主面の指数面と同一の指数面を主面とするIII族窒化物結晶が成長しやすい。 Here, if the crystal system of the underlying substrate of hexagonal, usually, III-nitride crystal whose principal exponents surface the same index plane of the main surface of the base substrate is likely to grow. また、下地基板がそれ以外の場合は、下地基板の表面の原子配列を模した面、たとえばSi(111)面ならばIII族窒化物結晶は(0001)面が成長しやすい。 Also, if the underlying substrate is otherwise, a surface imitating an atomic arrangement in the surface of the underlying substrate, for example if Si (111) plane III-nitride crystal (0001) plane easily grow. また、下地基板の主面とある指数面とのオフ角とIII族窒化物結晶の主面とその指数面とのオフ角はおおむね一致する。 Further, the off angle between the off angle and the group III main surface and its index plane of the nitride crystal of the index plane which is the main surface of the base substrate is generally consistent.

(実施形態2) (Embodiment 2)
本発明にかかる別のIII族窒化物半導体結晶の製造方法は、図2を参照して、下地基板1上に1以上のIII族窒化物結晶10を成長させる工程として、図2(a)に示す下地基板1に1以上の開口部2aを有するマスク層2を形成する工程と、図2(b)に示すマスク層2の開口部2a下に位置する下地基板の開口面1aおよび開口部2aを取り囲むマスク層の一部上面2b上にIII族窒化物半導体結晶10を成長させる工程とを含む。 Another method of producing a Group III nitride semiconductor crystal according to the present invention, with reference to FIG. 2, as the process for growing at least one III-nitride crystal 10 on underlying substrate 1, in FIGS. 2 (a) process and, open surface 1a and the opening portion 2a of the base substrate located under the opening 2a of the mask layer 2 shown in FIG. 2 (b) of forming a mask layer 2 having at least one opening 2a to the underlying substrate 1 as shown the part of the mask layer on the top surface 2b surrounding the and a step of growing the group III nitride semiconductor crystal 10.

実施形態1はIII族窒化物半導体結晶をマスク層の開口部下に位置する下地基板1の開口面1a上のみに成長させるのに対し、本実施形態はマスク層2の開口部2a下に位置する下地基板1の開口面1a上のみならず開口部2aを取り囲むマスク層2の一部上面2b上にもIII族窒化物半導体結晶10が成長する点で異なる。 Embodiment 1 whereas grown on only the open surface 1a of the starting substrate 1 located a group III nitride semiconductor crystal in the opening subordinates mask layer, this embodiment is located below the opening 2a of the mask layer 2 some group III nitride semiconductor crystal 10 to the upper surface 2b of the mask layer 2 surrounding the opening 2a not on the opening surface 1a only of the underlying substrate 1 is different in that growth. このような、III族窒化物半導体結晶の成長は、マスク層において開口部の間隔P wと開口部の開口幅W wとの差が大きいときに起こりやすく、また結晶の成長温度が高く、原料ガス圧力が低く、成長時間が短いときに起こりやすい。 Such growth of the group III nitride semiconductor crystal is likely to occur when the difference between the opening width W w of the interval P w and the opening of the aperture is larger in the mask layer, also high growth temperature of the crystal, the raw material gas pressure is low, likely to occur when the growth time is short.

本実施形態においては、III族窒化物半導体結晶10を上記下地基板1から分離する方法としては、図2(c)および図2(d)に示すようなエッチングによって化学的に分離する方法が好ましい。 In the present embodiment, group III nitride semiconductor crystal 10 as a method for separating from the underlying substrate 1 is preferably a method of chemically separated by etching as shown in FIG. 2 (c) and FIG. 2 (d) . すなわち、図2(c)に示すように、フッ酸などの腐食性酸を用いてSiO 2 、Si 34などのマスク層2をエッチングした後、図2(d)に示すように、KOHなどの強塩基を用いてIII族窒化物半導体結晶において下地基板1に接する下面10aをエッチングすることにより、III族窒化物半導体結晶10を下地基板1から分離する。 That is, as shown in FIG. 2 (c), after etching the mask layer 2, such as SiO 2, Si 3 N 4 with a corrosive acid such as hydrofluoric acid, as shown in FIG. 2 (d), KOH by etching the lower surface 10a in contact with the starting substrate 1 in the group III nitride semiconductor crystal with a strong base such as, separating the group III nitride semiconductor crystal 10 from the starting substrate 1. 本実施形態においては、マスク層2がIII族窒化物半導体結晶10における下地基板側の表面の一部に入りこんだ形状となっているため、マスク層2をエッチングにより除去することにより、III族窒化物半導体結晶において下地基板と接する下面10aである窒素元素からなる原子面のエッチングが容易になる。 In the present embodiment, since the mask layer 2 is in the intruding shape on a part of the base substrate of the surface of the Group III nitride semiconductor crystal 10, by removing the mask layer 2 by etching, the Group III nitride etching the atomic surface made of elemental nitrogen is a bottom 10a which is in contact with the underlying substrate is facilitated in sEMICONDUCTOR crystals.

また、本実施形態におけるIII族窒化物半導体結晶の成長速度、不純物濃度、主面と指数面とのオフ角に関しては、実施形態1と同様である。 The growth rate, impurity concentration of the Group III nitride semiconductor crystal in the present embodiment, with respect to off angle between the principal face and the index plane is similar to that of Embodiment 1.

(実施形態3) (Embodiment 3)
本発明にかかるまた別のIII族窒化物半導体結晶の製造方法は、図3を参照して、下地基板1上に1以上のIII族窒化物結晶10を成長させる工程として、図3(a)に示す下地基板1に1以上の開口部2aを有するマスク層2を形成する工程と、図3(b)に示すマスク層2の開口部2a下に位置する下地基板の開口面1aにIII族窒化物半導体結晶10を成長させるとともに、マスク層2上に極性が反転したIII族窒化物半導体極性反転結晶3を成長させる工程とを含む。 Production method of the present invention another group III nitride semiconductor crystal, with reference to FIG. 3, as the process for growing at least one III-nitride crystal 10 on underlying substrate 1, FIGS. 3 (a) group III step and, on the opening surface 1a of the starting substrate located below the opening 2a of the mask layer 2 shown in FIG. 3 (b) of forming a mask layer 2 having one or more openings 2a on the starting substrate 1 as shown in with growing a nitride semiconductor crystal 10, and a process of growing the group III nitride semiconductor polarity reversed crystal 3 whose polarity is inverted on the mask layer 2. このような、III族窒化物半導体結晶10およびIII族窒化物半導体極性反転結晶3の成長は、マスク層において開口部の間隔P wと開口部の開口幅W wとの差が大きいとき、マスク層の材質としてNiまたはTiを使用したときに起こりやすく、また結晶の成長温度が低く、原料ガス圧が高いときに起こりやすい。 In such a case, the growth of the Group III nitride semiconductor crystal 10 and group III nitride semiconductor polarity reversed crystal 3 has a larger difference between the opening width W w of the interval P w and the opening of the opening in the mask layer, the mask likely to occur when using Ni or Ti as the material of the layer, also lower the growth temperature of the crystal, likely to occur at higher feed gas pressure.

ここで、極性が反転するとは、III族窒化物半導体結晶において、<hklu>軸に垂直な対向する2面である(hklu)面と(−h−k−l−u)面とを構成する原子面が反転することをいう(ここで、l=−h−kである)。 Here, the polarity is reversed, in the group III nitride semiconductor crystal, constituting the <hklu> a dihedral to perpendicular faces to the axis (hklu) plane and (-h-k-l-u) face It means that the atomic plane is inverted (where a l = -h-k). 上記のように、下地基板上にIII族窒化物半導体結晶が成長する際には、通常、下地基板上から結晶の成長方向に、窒素元素からなる原子層、III族元素からなる原子層、窒素元素からなる原子層、III族元素からなる原子層・・・の順で結晶成長するため、図3(b)を参照して、III族窒化物半導体結晶10において下地基板1に接する下面10aは窒素元素からなる原子面となり、上面10bはIII族元素からなる原子面となる。 As described above, in growing group III nitride semiconductor crystal on the underlying substrate, usually, the growth direction of the crystal from the starting substrate, atomic layer made of elemental nitrogen, an atomic layer made of a Group III element, nitrogen atomic layer made of elemental, for crystal growth in the order of atomic layer ... made of a group III element, with reference to FIG. 3 (b), the lower surface 10a in contact with the starting substrate 1 in the group III nitride semiconductor crystal 10 is becomes atomic surface made of elemental nitrogen, an upper surface 10b becomes atomic surface made of a group III element.

これに対して、SiO 2 、Ni、Tiなどのマスク層上にIII族窒化物半導体結晶が成長する際には、マスク層上から結晶の成長方向に、III族元素からなる原子層、窒素元素からなる原子層、III族元素からなる原子層、窒素元素からなる原子層・・・の順で結晶成長するため、図3(b)を参照して、III族窒化物半導体極性反転結晶においてマスク層2に接する下面3aはIII族元素からなる原子面となり、上面3bは窒素元素からなる原子面となる。 In contrast, when the SiO 2, Ni, group III nitride semiconductor crystal on the mask layer, such as Ti to grow, the growth direction of the crystal from the mask layer, atomic layer made of a Group III element, nitrogen element atomic layer consisting of atomic layer made of a group III element, for crystal growth in the order of atomic layer ... made of elemental nitrogen, with reference to FIG. 3 (b), the group III nitride semiconductor polarity inversion mask in the crystal lower surface 3a in contact with the layer 2 becomes atomic surface made of a group III element, the upper surface 3b is the atomic surface made of elemental nitrogen. また、III族窒化物半導体結晶は、上記のように、III族元素からなる原子面の方からはエッチングされにくいが、窒素元素からなる原子面の方からはKOHなどの強塩基によって容易にエッチングされる。 Further, the group III nitride semiconductor crystal, as described above, difficult to be etched from the side of the atomic surface made of a Group III element, but readily etched by a strong base such as KOH is from the direction of the atomic surface made of elemental nitrogen It is.

したがって、本実施形態においては、III族窒化物半導体結晶10を上記下地基板1から分離する工程としては、図3(c)に示すように、マスク層2上に成長したIII族窒化物半導体極性反転結晶3を上面3bである窒素元素からなる原子面の方からKOHなどの強塩基を用いてエッチングした後、SiO 2 、Ni、Tiなどのマスク層2を、フッ酸などの腐食性酸または硝酸、フッ酸、硫酸銅などからなる混酸を用いてエッチングする。 Accordingly, in the present embodiment, group III nitride semiconductor crystal 10 as separating from the underlying substrate 1, as shown in FIG. 3 (c), the Group III nitride semiconductor polar grown on the mask layer 2 after strong base with etching such as KOH with reversed crystal 3 from the side of the atomic surface made of elemental nitrogen is a top 3b, SiO 2, Ni, the mask layer 2, such as Ti, or corrosive acid such as hydrofluoric acid etched with nitric acid, hydrofluoric acid, a mixed acid consisting of copper sulfate. さらに、図3(d)に示すように、KOHなどの強塩基を用いてIII族窒化物半導体結晶10において下地基板1に接する下面10aをエッチングすることにより、III族窒化物半導体結晶10を下地基板1から分離することができる。 Furthermore, as shown in FIG. 3 (d), by etching the lower surface 10a in contact with the starting substrate 1 in the group III nitride semiconductor crystal 10 with a strong base such as KOH, underlying Group III nitride semiconductor crystal 10 it can be separated from the substrate 1.

なお、III族窒化物半導体結晶の下面の面積が大きくなって、上記エッチングが困難となる場合は、図示はしないが、III族窒化物半導体結晶と下地基板との界面をレーザなどで切断することにより、III族窒化物半導体結晶を上記下地基板から分離することもできる。 Incidentally, it increases the area of ​​the lower surface of the Group III nitride semiconductor crystal, when the etching becomes difficult, although not shown, to disconnect the interface between the group III nitride semiconductor crystal and the starting substrate the laser, etc. Accordingly, a group III nitride semiconductor crystal can be separated from the underlying substrate.

また、本実施形態におけるIII族窒化物半導体結晶の成長速度、不純物濃度、主面と指数面とのオフ角に関しては、実施形態1と同様である。 The growth rate, impurity concentration of the Group III nitride semiconductor crystal in the present embodiment, with respect to off angle between the principal face and the index plane is similar to that of Embodiment 1.

(実施形態4) (Embodiment 4)
本発明にかかるさらに別のIII族窒化物半導体結晶の製造方法は、下地基板1上に1個以上のIII族窒化物結晶10を成長させる工程として、図4を参照して、図4(a)に示すように下地基板1上に2個以上の小開口部2sの群により形成される開口部2aを1個以上有するマスク層2を形成する工程と、図4(b)に示すように少なくともこのマスク層2の開口部2a下に位置する下地基板1の開口面1a上にIII族窒化物半導体結晶10を成長させる工程とを含む。 Manufacturing method of a still another Group III nitride semiconductor crystal in the present invention, as the process for growing one or more Group III nitride crystal 10 on underlying substrate 1, with reference to FIG. 4, FIG. 4 (a forming a mask layer 2 having at least one opening 2a formed by a group of two or more small apertures 2s on the starting substrate 1 as shown in), as shown in FIG. 4 (b) and a step of growing at least a group III nitride semiconductor crystal 10 on the open surface 1a of the starting substrate 1 located below the opening 2a of the mask layer 2.

開口部2aの大きさが大きくなるほど成長するIII族窒化物結晶にクラックが発生しやすくなる傾向があるが、開口部2aを小開口部2sの群により形成することにより、III族窒化半導体結晶のクラック発生を抑制することができる。 Cracks in the group III nitride crystal size of the opening 2a is grown as large tends to be easily generated, but the opening 2a by forming a group of small apertures 2s, group III nitride semiconductor crystal it is possible to suppress the crack generation. 小開口部によるIII族窒化物半導体結晶のクラック抑制効果は、III族窒化物結晶の幅(開口部の幅にほぼ等しい)が200μm以上で特に大きく、クラックを発生させずに幅が50000μmのIII族窒化物半導体結晶を成長させることも可能となる。 Effect of suppressing cracks of the group III nitride semiconductor crystal by small openings, III-nitride crystal width (approximately equal to the width of the opening) is particularly large at 200μm or more, a width without causing cracks of 50000 III it is possible to grow a group nitride semiconductor crystal.

図5を参照して、マスク層2の開口部2aは、2個以上の小開口部2sの群から形成されている。 Referring to FIG. 5, the opening 2a of the mask layer 2 is formed from a group of two or more small apertures 2s. 小開口部2sの配列は特に制限はないが、III族窒化物半導体結晶を均一に成長させる観点から、均一に一定の間隔で、小開口部の中心が正三角形または正四角形の頂点となるように配列されていることが好ましい。 It is not particularly limited array of small openings 2s, from the viewpoint of uniformly growing the Group III nitride semiconductor crystal, a uniform constant spacing, so that the center of the small openings is the apex of an equilateral triangle or square it is preferably arranged in. また、小開口部の幅W Sは0.5μm以上200μm以下が好ましく、小開口部の間隔P Sは1μm以上250μm以下が好ましい。 The width W S of the micro-apertures preferably is 0.5μm or more 200μm or less, the interval P S of the micro-apertures preferably 1μm or 250μm or less. 小開口部の幅W Sが0.5μm未満であると安価なフォトリソグラフィーが使用できなくなり製造コストが上がり、200μmを超えるとIII族窒化物半導体結晶のクラックを抑制する効果が低減する。 Width W S is increased is manufacturing cost inexpensive photolithography can not be used is less than 0.5μm of small openings, the effect of suppressing cracks of the group III nitride semiconductor crystal is reduced when it exceeds 200 [mu] m. 小開口部の間隔P Sが1μm未満であると安価なフォトリソグラフィーが使用できなくなり製造コストが上がり、250μmを超えるとIII族窒化物半導体結晶のクラックを抑制する効果が低減する。 Interval P S of the micro-apertures is increased is manufacturing cost inexpensive photolithography can not be used is less than 1 [mu] m, the effect of suppressing cracks of the group III nitride semiconductor crystal is reduced when it exceeds 250 [mu] m.

本実施形態においては、上記のように小開口部の幅W Sおよび小開口部の間隔P Sが小さいため、開口面1aの領域内の小開口面1s上のみならずマスク部2p上にもIII族窒化物半導体結晶が成長する。 In the present embodiment, the width W S and interval P S of the small opening of the small opening portion as described above is small, even a small opening surface 1s on not only mask portion on 2p in the region of the open surface 1a group III nitride semiconductor crystal is grown. また、本実施形態におけるIII族窒化物半導体結晶の成長速度、不純物濃度、主面と指数面とのオフ角に関しては、実施形態1と同様である。 The growth rate, impurity concentration of the Group III nitride semiconductor crystal in the present embodiment, with respect to off angle between the principal face and the index plane is similar to that of Embodiment 1. また、本実施形態は、実施形態2、実施形態3の場合にも適用可能である。 Further, the present embodiment, the second embodiment is also applicable in the case of the third embodiment.

(実施形態5) (Embodiment 5)
本発明にかかるさらに別のIII族窒化物半導体結晶の製造方法は、図6を参照して、下地基板1上に1個以上のIII族窒化物結晶10を成長させる工程として、図6(a)に示す下地基板1に1個以上の種結晶4を配置する工程と、図6(b)に示す種結晶4を核としてIII族窒化物半導体結晶10を成長させる工程とを含む。 Manufacturing method of a still another Group III nitride semiconductor crystal in the present invention, with reference to FIG. 6, as the process for growing one or more Group III nitride crystal 10 on underlying substrate 1, FIG. 6 (a on the starting substrate 1 as shown in) comprising the steps of placing one or more seed crystals 4, and growing a group III nitride semiconductor crystal 10 the seed crystal 4 as the nuclei shown in Figure 6 (b). なお、種結晶は、特に制限はないが、品質のよい結晶を得る点から、成長させようとするIII族窒化物半導体結晶と同種の結晶であることが好ましい。 Incidentally, the seed crystal is not particularly limited, from the viewpoint of obtaining a good crystal quality, is preferably grown event will the Group III nitride semiconductor crystal of the same type crystals.

種結晶を配置する1つの方法(実施形態5a)として、下地基板1上に種結晶4をおいた場合、種結晶を核として成長したIII族窒化物半導体結晶10が下地基板1に固着することが少なく、図6(c)に示すように、少しの力を加えただけでIII族窒化物半導体結晶10を下地基板1から分離することができる。 One method of disposing the seed crystal (Embodiment 5a), that when put seed crystal 4 on the starting substrate 1, a group III nitride semiconductor crystal 10 grown seed crystals as nuclei fixed on the base substrate 1 less, as shown in FIG. 6 (c), it is possible to separate the group III nitride semiconductor crystal 10 from the starting substrate 1 simply by adding a little force. なお、III族窒化物半導体結晶10が下地基板1から外れにくい場合は、III族窒化物結晶半導体結晶10における下地基板1に接する下面10aを、レーザなどにより切断することにより、またはKOHなどの強塩基によってエッチングすることにより、III族窒化物半導体結晶10を下地基板1から分離することもできる。 In the case where group III nitride semiconductor crystal 10 is less likely to come off from the starting substrate 1, a lower surface 10a in contact with the starting substrate 1 in the III-nitride crystal semiconductor crystal 10, by cutting by such as a laser, or strong, such as KOH by etching with a base, it is also possible to separate the group III nitride semiconductor crystal 10 from the starting substrate 1.

また、種結晶を配置する別の方法(実施形態5b)として、図7(a)に示すように、下地基板1上に下地III族窒化物結晶9を形成する工程、1個以上の開口部2aを有するマスク層2(マスク部2p)を形成する工程、図7(b)に示すように、開口部2a下に位置する下地III族窒化物結晶9aをエッチングする工程、図7(c)に示すように、マスク部2pを除去する工程を含み、残った下地III族窒化物結晶を種結晶4として、下地基板1上に配置するものである。 Another method (Embodiment 5b) placing a seed crystal, as shown in FIG. 7 (a), the step of forming a starting Group III nitride crystal 9 on the starting substrate 1, one or more openings mask layer 2 having a 2a forming a (mask portion 2p), as shown in FIG. 7 (b), the step of etching the starting group III nitride crystal 9a located below the opening 2a, Fig. 7 (c) as shown in includes the step of removing the mask portion 2p, the remaining starting group III nitride crystal as a seed crystal 4 is intended to place on the base substrate 1.

実施形態5bにおいては、種結晶4として残った下地III族窒化物結晶を核としてIII族窒化物半導体結晶10を成長させて、成長させたIII族窒化物結晶半導体結晶10における下地基板1の種結晶4に接する下面10aを、レーザなどにより切断することにより、またはKOHなどの強塩基によってエッチングすることにより、III族窒化物半導体結晶10を下地基板1から分離することができる。 Implemented in the form 5b, the remaining starting Group III nitride crystal as a seed crystal 4 is grown a group III nitride semiconductor crystal 10 as a nucleus, the starting substrate 1 in the III-nitride crystal semiconductor crystal 10 grown seed the lower surface 10a in contact with the crystal 4, by cutting by such as a laser or by etching by a strong base such as KOH, can be separated III nitride semiconductor crystal 10 from the starting substrate 1.

本実施形態(実施形態5aおよび実施形態5b)においては、下地基板と種結晶の密着度が低い、もしくは接触面積が小さいことから、クラックを発生させることなく幅が50000μmのIII族窒化物半導体結晶を成長させることが可能となる。 In this embodiment (Embodiment 5a and embodiments 5b), a low degree of adhesion of the starting substrate and the seed crystal, or since the contact area is small, the width without causing cracks of 50000 III nitride semiconductor crystal it is possible to grow.

本実施形態におけるIII族窒化物半導体結晶の成長速度、不純物濃度に関しては、実施形態1と同様である。 Growth rate of the Group III nitride semiconductor crystal in the present embodiment, with respect to the impurity concentration is the same as the first embodiment. III族窒化物半導体結晶の主面および主面と指数面とのオフ角は、種結晶の主面および主面と指数面とのオフ角と密接な関係にある。 Off angle between the principal face and the main surface index plane of the Group III nitride semiconductor crystal is closely related to the off angle between the principal face and the main surface index plane of the seed crystal. すなわち、結晶系が六方晶系の種結晶の場合は、通常、種結晶の主面の指数面と同一の指数面を主面とするIII族窒化物結晶が成長しやすい。 That is, when the crystal system is hexagonal seed crystal, usually, III-nitride crystal is likely to grow to a principal index plane and same index plane of the main surface of the seed crystal. また、種結晶がそれ以外の場合は、下地基板の表面の原子配列を模した面、たとえばSi(111)面ならばIII族窒化物結晶は(0001)面が成長しやすい。 Also, if the seed crystal otherwise, surface imitating an atomic arrangement in the surface of the underlying substrate, for example Si (111) plane if If a group III nitride crystal (0001) plane is likely to grow. また、種結晶の主面とある指数面とのオフ角とIII族窒化物結晶の主面とその指数面とのオフ角はおおむね一致する。 Further, the off angle between the off angle and the group III main surface and its index plane of the nitride crystal of the index plane with the principal plane of the seed crystal is generally consistent.

ここで、III族窒化物半導体結晶は、六方晶系または立方晶系に属するため、図8に示すように、上記実施形態1〜実施形態5において成長するIII族窒化物半導体結晶10の形状は、下面10aおよび上面10bが六角形状である六角平板状(図8(a))、下面10aおよび上面10bが四角形状である四角平板状(図8(b))または下面10aおよび上面10bが三角形状である三角平板状(図8(c))となりやすい。 Here, the group III nitride semiconductor crystal, since belonging to hexagonal or cubic system, as shown in FIG. 8, the shape of the Group III nitride semiconductor crystal 10 to be grown in the above embodiments 1 to embodiment 5 , the lower surface 10a and upper surface 10b are hexagonal hexagonal tabular (FIG. 8 (a)), a square plate-like lower surface 10a and upper surface 10b are quadrangular (FIG. 8 (b)) or the lower surface 10a and upper surface 10b are triangular shape and is triangular tabular tends to (FIG. 8 (c)). ここで、四角平板には、四角形の形状が正方形、長方形、ひし形となるものが含まれる。 Here, the square flat plate, rectangular shape, square, rectangular, include those made of a rhombus. また、図8に示すように、上記六角平板、四角平板または三角平板の下面10aと側面10sとのなす角θは、結晶の成長条件により、30°〜90°の角度をとり得る。 Further, as shown in FIG. 8, the hexagonal tabular, the angle θ between the lower surface 10a and the side surface 10s of the square flat plate or triangular tabular, the growth condition of the crystal may take an angle of 30 ° to 90 °. 特に、上記の角θは、60°および90°付近の値をとることが多い。 In particular, the angular θ often takes a value of around 60 ° and 90 °.

なお、図8に示すように、III族窒化物半導体結晶10の幅Wとは下面10aにおける一つの辺と向かい合う辺または角との距離をいい、III族窒化物半導体結晶10の厚さTとは、下面10aと上面10bとの距離をいう。 As shown in FIG. 8, it refers to the distance between the edge or corner facing the one side of the lower surface 10a and the width W of the Group III nitride semiconductor crystal 10, and the thickness T of the Group III nitride semiconductor crystal 10 refers to the distance between the lower surface 10a and upper surface 10b.

(実施形態6) (Embodiment 6)
本発明にかかる一つのIII族窒化物半導体デバイスの製造方法は、図1を参照して、図1(a)および図1(b)に示すように、下地基板1上に1個以上のIII族窒化物半導体結晶基板11を成長させる工程と、図1(b)に示すように、III族窒化物半導体結晶基板11上に1層以上のIII族窒化物半導体結晶層12を成長させる工程と、図1(c)または図1(d)に示すように、III族窒化物半導体結晶基板11およびIII族窒化物半導体結晶層12から構成されるIII族窒化物半導体結晶10を下地基板1から分離する工程を含み、III族窒化物半導体結晶10の厚さが10μm以上600μm以下、幅が0.2mm以上50mm以下であるIII族窒化物半導体デバイスの製造方法である。 Method for producing a group III nitride semiconductor device according to the present invention, with reference to FIG. 1, as shown in FIGS. 1 (a) and 1 (b), 1 or more III on underlying substrate 1 growing a nitride semiconductor crystal substrate 11, as shown in FIG. 1 (b), and growing a group III nitride semiconductor crystal substrate of one or more layers on the 11 group III nitride semiconductor crystal layer 12 as shown in FIG. 1 (c) or FIG. 1 (d), the group III nitride semiconductor crystal 10 made of a group III nitride semiconductor crystal substrate 11 and the group III nitride semiconductor crystal layer 12 from the starting substrate 1 comprising the step of separating, following 600μm thickness 10μm or more group III nitride semiconductor crystal 10, a manufacturing method of a group III nitride semiconductor device width is 0.2mm or more 50mm or less.

本実施形態におけるIII族窒化物半導体デバイスの製造方法においては、図1を参照して、III族半導体結晶基板11の主面(図1における下面10に相当)の面積は、下地基板1の主面1hの面積より小さくできる。 In the production method of a group III nitride semiconductor device in the present embodiment, with reference to FIG. 1, the area of ​​the main surface (corresponding to the lower surface 10 in FIG. 1) of the Group III semiconductor crystal substrate 11 is mainly of the starting substrate 1 It can be smaller than the area of ​​the surface 1h. これにより、大きな下地基板を用いても、直接的かつ効率的に半導体デバイス程度の大きさのIII族窒化物半導体デバイスを製造することができる。 Thus, even using a large base substrate may be produced directly and efficiently semiconductor devices about the size of the group III nitride semiconductor device.

本実施形態におけるIII族窒化物半導体デバイスの製造方法は、詳しくは、下地基板1上に1個以上のIII族窒化物結晶基板11を成長させる工程として、図1(a)に示す下地基板1に1個以上の開口部2aを有するマスク層2を形成する工程と、図1(b)に示すマスク層2の開口部2a下に位置する下地基板1の開口面1a上にIII族窒化物半導体結晶基板11を成長させる工程とを含む。 Method for producing a group III nitride semiconductor device in the present embodiment, particularly, as the process for growing at least one Group III nitride crystal substrate 11 on the starting substrate 1, a base substrate 1 shown in FIG. 1 (a) forming a mask layer 2 having at least one opening 2a to, III-nitride on the open surface 1a of the starting substrate 1 located below the opening 2a of the mask layer 2 shown in FIG. 1 (b) and a step of growing a semiconductor crystal substrate 11. ここで、III族窒化物半導体結晶基板11を成長させる方法および条件は、実施形態1におけるIII族窒化物半導体結晶10を成長させる方法および条件と同様である。 Here, the method and conditions for growing the Group III nitride semiconductor crystal substrate 11 is the same as the method and conditions for growing the Group III nitride semiconductor crystal 10 in Embodiment 1.

次に、図1(b)に示すように、上記III族窒化物半導体結晶基板11上に、1層以上のIII族窒化物半導体結晶層12を成長させる。 Next, as shown in FIG. 1 (b), on the group III nitride semiconductor crystal substrate 11 are grown one or more layers of group III nitride semiconductor crystal layer 12. このように既にチップ状のIII族窒化物半導体結晶基板11上に1層以上のIII族窒化物半導体結晶層12を成長させる工程を設けることにより、III族窒化物半導体結晶基板11およびIII族窒化物半導体結晶層12から構成されるIII族窒化物半導体結晶10の表面加工、さらにはその後のチップ化の工程を省略することができる。 By providing the already process of growing the Group III nitride semiconductor crystal layer 12 of one or more layers on a chip-shaped group III nitride semiconductor crystal substrate 11, a group III nitride semiconductor crystal substrate 11 and the Group III nitride surface treatment of the group III nitride semiconductor crystal 10 formed from the object semiconductor crystal layer 12, and further it is possible to omit the subsequent chip process. ここで、III族窒化物半導体結晶層12の成長方法には、特に制限がなく、HVPE法、MOCVD法、MBE法などの各種気相成長法が好ましく用いられ、結晶層表面の平坦性に優れる点からMOCVD法が特に好ましく用いられる。 Here, the growing method of a group III nitride semiconductor crystal layer 12, not particularly limited, HVPE method, MOCVD method, various vapor phase growth methods such as MBE method is preferably used, excellent flatness of the crystal layer surface MOCVD method from the point are particularly preferably used.

ここで、図1(b)に示すように、III族窒化物半導体結晶基板11上に、1層以上のIII族窒化物半導体結晶層12として、たとえば、n型III族窒化物半導体結晶層21であるn型GaN層、発光層22であるIn 0.2 Ga 0.8 N層22aおよびAl 0.2 Ga 0.8 N層22b、p型III族窒化物半導体結晶層23であるp型GaN層を順次成長させる。 Here, as shown in FIG. 1 (b), a Group III on the nitride semiconductor crystal substrate 11, as a group III nitride semiconductor crystal layer 12 of one or more layers, for example, n-type Group III nitride semiconductor crystal layer 21 n-type GaN layer is a light-emitting layer 22 in 0.2 Ga 0.8 n layer 22a and the Al 0.2 Ga 0.8 n layer 22b, are sequentially grown the p-type group III p-type GaN layer which is a nitride semiconductor crystal layer 23. ここで、n型III族窒化物半導体結晶層21、発光層22およびp型III族窒化物半導体結晶層23はいずれもIII族窒化物半導体結晶基板11の主面上、すなわち、下地基板1の主面1hにほぼ平行な面上で成長させる。 Here, n-type Group III nitride semiconductor crystal layer 21, the light emitting layer 22 and the p-type group III nitride semiconductor crystal layer 23 group III Any nitride semiconductor crystal substrate 11 on the main surface, i.e., the starting substrate 1 grown on a plane substantially parallel to the main surface 1h.

次に、図示はしないが、III族窒化物半導体結晶層12の最上面(p型III族窒化物半導体結晶層23の上面に相当)にp側電極を形成した後、図1(c)または図1(d)に示すように、III族窒化物半導体結晶基板11とIII族窒化物半導体結晶層12から構成されるIII族窒化物半導体結晶10を下地基板1から分離する。 Next, although not shown, after forming the p-side electrode on the uppermost surface of the Group III nitride semiconductor crystal layer 12 (corresponding to the upper surface of the p-type group III nitride semiconductor crystal layer 23), FIG. 1 (c) or as shown in FIG. 1 (d), separating the group III nitride semiconductor crystal 10 made of a group III nitride semiconductor crystal substrate 11 and the group III nitride semiconductor crystal layer 12 from the starting substrate 1. このIII族窒化物半導体結晶10を下地基板1から分離する方法は、実施形態1と同様である。 Method for separating the Group III nitride semiconductor crystal 10 from the starting substrate 1 is the same as the first embodiment. 以上のように、III族窒化物半導体結晶基板11、III族窒化物半導体結晶層12およびp側電極のいずれの主面も、下地基板1の主面1hとほぼ平行に積層されている。 As described above, any surface of the group III nitride semiconductor crystal substrate 11, the Group III nitride semiconductor crystal layer 12 and the p-side electrode are also substantially parallel to laminate the major surface 1h of the starting substrate 1.

さらに、図示はしないが、下地基板1から分離したIII族窒化物半導体10の下面10a(III族窒化物半導体基板11の下面に相当)にn側電極を形成することによって半導体デバイスが得られる。 Furthermore, although not shown, the semiconductor device is obtained by forming an n-side electrode on the lower surface 10a of the Group III nitride semiconductor 10 that is separated from the starting substrate 1 (corresponding to the lower surface of the Group III nitride semiconductor substrate 11).

図8を参照して、上記III族窒化物結晶10の形状が、六角平板状、四角平板状または三角平板状の形状をとりやすく、この平板の側面10sと下面10aとのなす角θが、30°以上90°以下の角をとり得ることから、上記実施形態5において得られる半導体デバイスの形状も、六角平板状、四角平板状または三角平板状の形状をとりやすく、この平板の側面と下面とのなす角θも、30°以上90°以下の角をとり得る。 Referring to FIG. 8, the shape of the Group III nitride crystal 10, hexagonal tabular, easily takes a rectangular plate-shaped or triangular flat plate shape, the angle θ between the side surface 10s and the bottom surface 10a of the flat plate is, from getting take an angle of 30 ° to 90 °, the shape of the semiconductor devices obtained in the above embodiment 5, hexagonal tabular, easily takes a rectangular plate-shaped or triangular tabular shape, the side surface and the lower surface of the flat plate also the angle θ between, may take an angle of 30 ° to 90 °. したがって、半導体デバイスの上面と下面の大きさは必ずしも一致しないが、半導体デバイスの幅に対して厚さが著しく小さいため、上面と下面との大きさの差は小さく、このまま半導体デバイスとして使用することが可能である。 Therefore, the size of the upper surface and the lower surface of the semiconductor device are not necessarily coincident, because of extremely small thickness relative to the width of the semiconductor device, the difference in size between the upper surface and the lower surface is small, it is used as this remains semiconductor device it is possible. また、半導体デバイスの側面が下面および上面に対して垂直になるように裁断することにより、上面と下面との大きさを一致させることも可能である。 Further, since the side surfaces of the semiconductor device is cut to be perpendicular to the lower and upper surfaces, it is also possible to match the size of the upper and lower surfaces. なお、このことは、以下の実施形態7〜実施形態10における半導体デバイスについても同様である。 Note that this also applies to semiconductor devices of Embodiment 7 to Embodiment 10 described below.

本実施形態のIII族窒化物半導体結晶基板の成長速度は、10μm /hr以上300μm /hr以下であることが好ましい。 Growth rate of the Group III nitride semiconductor crystal substrate of the present embodiment is preferably less 10 [mu] m / hr or more 300 [mu] m / hr. III族窒化物半導体結晶基板の成長速度が、10μm /hr未満であると製造効率が低下し、300μm /hrを超えるとIII族窒化物半導体結晶基板に空孔などの欠陥が導入されやすくなりクラックが発生しやすくなる。 Growth rate of the Group III nitride semiconductor crystal substrate, 10 [mu] m / hr less than the production efficiency is lowered, a crack becomes exceeds 300 [mu] m / hr in the group III nitride semiconductor crystal substrate easily introduced defects such as vacancies There is likely to occur.

また、本実施形態のIII族窒化物結晶基板の不純物濃度は、5×10 19 cm -3以下であることが好ましい。 The impurity concentration of the Group III nitride crystal substrate of the present embodiment, is preferably 5 × 10 19 cm -3 or less. III族窒化物結晶基板の不純物濃度は、5×10 19 cm -3を超えると、III族窒化物半導体結晶基板に欠陥が導入されやすくなりクラックが発生しやすくなる。 Concentration of impurities in the Group III nitride crystal substrate, exceeds 5 × 10 19 cm -3, cracks easily introduced defects into the group III nitride semiconductor crystal substrate is likely to occur.

また、本実施形態のIII族窒化物結晶基板の主面と、(0001)面、(1−100)面、(11−20)面、(1−101)面、(1−102)面、(11−21)面および(11−22)面のうちのいずれかの面とのなすオフ角が、0°以上4°以下であることが好ましい。 Moreover, a principal plane of the Group III nitride crystal substrate of the present embodiment, (0001) plane, (1-100) plane, (11-20) plane, (1-101) plane, (1-102) plane, off angle formed between either side of the (11-21) plane and (11-22) plane is preferably 0 ° or more 4 ° or less. ここで、オフ角が0°とは、III族窒化物結晶基板の主面と、(0001)面、(1−100)面、(11−20)面、(1−101)面、(1−102)面、(11−21)面および(11−22)面のうちのいずれかの面とが平行であることを意味する。 Here, the off-angle is 0 °, and the principal plane of the Group III nitride crystal substrate, (0001) plane, (1-100) plane, (11-20) plane, (1-101) plane, (1 -102) plane, which means that it is parallel to and either side of the (11-21) plane and (11-22) plane. このオフ角が4°を超えると、III族窒化物結晶基板に欠陥が導入されやすくなりクラックが発生しやすくなる。 When the off angle exceeds 4 °, cracks easily defects are introduced into the III-nitride crystal substrate is likely to occur.

ここで、結晶系が六方晶系の下地基板の場合は、通常、下地基板の主面の指数面と同一の指数面を主面とするIII族窒化物結晶基板が成長しやすい。 Here, if the crystal system of the underlying substrate of hexagonal, usually, III-nitride crystal substrates where the major surface is made the index plane and same index plane of the main surface of the base substrate is likely to grow. また、下地基板がそれ以外の場合は、下地基板の表面の原子配列を模した面、たとえばSi(111)面ならばIII族窒化物結晶は(0001)面が成長しやすい。 Also, if the underlying substrate is otherwise, a surface imitating an atomic arrangement in the surface of the underlying substrate, for example if Si (111) plane III-nitride crystal (0001) plane easily grow. また、下地基板の主面とある指数面とのオフ角とIII族窒化物結晶基板の主面とその指数面とのオフ角はおおむね一致する。 Further, the off angle between the off angle and the group III main surface and its index plane of the nitride crystal substrate of the index plane which is the main surface of the base substrate is generally consistent.

(実施形態7) (Embodiment 7)
本発明にかかる別のIII族窒化物半導体デバイスの製造方法は、図2を参照して、下地基板1上に1個以上のIII族窒化物結晶基板11を成長させる工程として、図2(a)に示す下地基板1に1個以上の開口部2aを有するマスク層2を形成する工程と、図2(b)に示すマスク層2の開口部2a下に位置する下地基板の開口面1aおよび開口部2aを取り囲むマスク層の一部上面2b上にIII族窒化物半導体結晶基板11を成長させる工程とを含む。 Another method of producing a Group III nitride semiconductor device according to the present invention, with reference to FIG. 2, as the process for growing at least one Group III nitride crystal substrate 11 on the starting substrate 1, FIG. 2 (a forming a mask layer 2 that has at least one of the opening 2a on the starting substrate 1 as shown in), open surface 1a and the underlying substrate located under the opening 2a of the mask layer 2 shown in FIG. 2 (b) part of the mask layer surrounding the opening 2a on the upper surface 2b and a step of growing the group III nitride semiconductor crystal substrate 11. ここで、III族窒化物半導体結晶基板11を成長させる方法および条件は、実施形態2におけるIII族窒化物半導体結晶10を成長させる方法および条件と同様である。 Here, the method and conditions for growing the Group III nitride semiconductor crystal substrate 11 is the same as the method and conditions for growing the Group III nitride semiconductor crystal 10 in Embodiment 2.

次に、図2(b)に示すように、実施形態5と同様にして、上記III族窒化物半導体結晶基板上に1層以上のIII族窒化物半導体結晶層12を成長させる。 Next, as shown in FIG. 2 (b), in the same way as in Embodiment 5, growing the Group III Group III of one or more layers to the nitride semiconductor crystal substrate nitride semiconductor crystal layer 12. 次いで、図示はしないが、III族窒化物半導体結晶層12の最上面にp側電極を形成する。 Then, although not shown, a p-side electrode on the uppermost surface of the Group III nitride semiconductor crystal layer 12. 次に、図2(c)および図2(d)に示すように、実施形態2と同様にして、III族窒化物半導体結晶基板11およびIII族窒化物半導体結晶層12から構成されるIII族窒化物半導体結晶10を上記下地基板1から分離する。 Next, as shown in FIG. 2 (c) and FIG. 2 (d), in the same manner as in Embodiment 2, Group III comprised of a Group III nitride semiconductor crystal substrate 11 and the Group III nitride semiconductor crystal layer 12 the nitride semiconductor crystal 10 is separated from the starting substrate 1. さらに、図示はしないが、下地基板1から分離したIII族窒化物半導体10の下面10a(III族窒化物半導体基板11の下面に相当)にn側電極を形成することによって半導体デバイスが得られる。 Furthermore, although not shown, the semiconductor device is obtained by forming an n-side electrode on the lower surface 10a of the Group III nitride semiconductor 10 that is separated from the starting substrate 1 (corresponding to the lower surface of the Group III nitride semiconductor substrate 11).

また、本実施形態におけるIII族窒化物半導体結晶基板の成長速度、不純物濃度、主面と指数面とのオフ角に関しては、実施形態6と同様である。 The growth rate, impurity concentration of the Group III nitride semiconductor crystal substrate in the present embodiment, with respect to off angle between the principal face and the index plane is similar to that of Embodiment 6.

(実施形態8) (Embodiment 8)
本発明にかかるまた別のIII族窒化物半導体デバイスの製造方法は、図3を参照して、下地基板1上に1個以上のIII族窒化物結晶基板11を成長させる工程として、図3(a)に示す下地基板1に1個以上の開口部2aを有するマスク層2を形成する工程と、図3(b)に示すマスク層2の開口部2a下に位置する下地基板の開口面1aにIII族窒化物半導体結晶基板11を成長させるとともに、マスク層2上に極性が反転したIII族窒化物半導体極性反転結晶3を成長させる工程とを含む。 Method for producing the another group III nitride semiconductor device in the present invention, with reference to FIG. 3, as the process for growing at least one Group III nitride crystal substrate 11 on the starting substrate 1, FIG. 3 ( forming a mask layer 2 that has at least one of the opening 2a on the starting substrate 1 as shown in a), open surface 1a of the starting substrate located below the opening 2a of the mask layer 2 shown in FIG. 3 (b) in conjunction with growing the group III nitride semiconductor crystal substrate 11, and a process of growing the group III nitride semiconductor polarity reversed crystal 3 whose polarity is inverted on the mask layer 2. ここで、III族窒化物半導体結晶基板11を成長させる方法および条件は、実施形態3におけるIII族窒化物半導体結晶10を成長させる方法および条件と同様である。 Here, the method and conditions for growing the Group III nitride semiconductor crystal substrate 11 is the same as the method and conditions for growing the Group III nitride semiconductor crystal 10 in Embodiment 3.

次に、図3(b)に示すように、実施形態5と同様にして、上記III族窒化物半導体結晶基板上に1層以上のIII族窒化物半導体結晶層12を成長させる。 Next, as shown in FIG. 3 (b), in the same way as in Embodiment 5, growing the Group III Group III of one or more layers to the nitride semiconductor crystal substrate nitride semiconductor crystal layer 12. 次いで、図示はしないが、III族窒化物半導体結晶層12の最上面にp側電極を形成する。 Then, although not shown, a p-side electrode on the uppermost surface of the Group III nitride semiconductor crystal layer 12. 次に、図3(c)および図3(d)に示すように、実施形態3と同様にして、III族窒化物半導体結晶基板11とIII族窒化物半導体結晶層12から構成されるIII族窒化物半導体結晶10を上記下地基板1から分離する。 Next, as shown in FIG. 3 (c) and FIG. 3 (d), the in the same manner as in Embodiment 3, Group III comprised of a Group III nitride semiconductor crystal substrate 11 and the group III nitride semiconductor crystal layer 12 the nitride semiconductor crystal 10 is separated from the starting substrate 1. さらに、図示はしないが、下地基板1から分離したIII族窒化物半導体10の下面10a(III族窒化物半導体基板11の下面に相当)にn側電極を形成することによって半導体デバイスが得られる。 Furthermore, although not shown, the semiconductor device is obtained by forming an n-side electrode on the lower surface 10a of the Group III nitride semiconductor 10 that is separated from the starting substrate 1 (corresponding to the lower surface of the Group III nitride semiconductor substrate 11).

また、本実施形態におけるIII族窒化物半導体結晶基板の成長速度、不純物濃度、主面と指数面とのオフ角に関しては、実施形態6と同様である。 The growth rate, impurity concentration of the Group III nitride semiconductor crystal substrate in the present embodiment, with respect to off angle between the principal face and the index plane is similar to that of Embodiment 6.

(実施形態9) (Embodiment 9)
本発明にかかるさらに別のIII族窒化物半導体デバイスの製造方法は、下地基板1上に1個以上のIII族窒化物結晶基板11を成長させる工程として、図4を参照して、図4(a)に示すように下地基板1上に2個以上の小開口部2sの群により形成される開口部2aを1個以上有するマスク層2を形成する工程と、図4(b)に示すように少なくともこのマスク層2の開口部2a下に位置する下地基板1の開口面1a上にIII族窒化物半導体結晶基板11を成長させる工程と、同じく図4(b)に示すように、III族窒化物半導体結晶基板11上に1層以上のIII族窒化物半導体結晶層12を成長させる工程とを含む。 Manufacturing method of yet another Group III nitride semiconductor device according to the present invention, as the process for growing at least one Group III nitride crystal substrate 11 on the starting substrate 1, referring to FIG. 4, FIG. 4 ( forming a mask layer 2 having an opening 2a formed by a group of two or more small apertures 2s on the starting substrate 1 as shown in a) 1 or more, as shown in FIG. 4 (b) in the process of growing the group III nitride semiconductor crystal substrate 11 at least on the open surface 1a of the starting substrate 1 located below the opening 2a of the mask layer 2, as also shown in FIG. 4 (b), the group III the nitride semiconductor crystal substrate 11 at least one layer of group III nitride semiconductor crystal layer 12 on and a step of growing.

開口部2aの大きさが大きくなるほど成長するIII族窒化物結晶基板11にクラックが発生しやすくなる傾向があるが、開口部2aを小開口部2sの群により形成することにより、III族窒化半導体結晶基板11のクラック発生を抑制することができる。 Although cracks in the III-nitride crystal substrate 11 where the size of the opening 2a is grown as large tends to be easily generated, the opening 2a by forming a group of micro-apertures 2s, group III nitride semiconductor it is possible to suppress the crack generation of the crystal substrate 11. 小開口部によるIII族窒化物半導体結晶基板のクラック抑制効果は、III族窒化物結晶基板の幅(開口部の幅にほぼ等しい)が200μm以上で特に大きく、クラックを発生させずに幅が50000μmのIII族窒化物半導体結晶基板を成長させることも可能となる。 Effect of suppressing cracks of the group III nitride semiconductor crystal substrate according to the small opening, III-nitride crystal substrate width (approximately equal to the width of the opening) is particularly large at 200μm or more, a width without generating cracks 50000μm it is possible to grow a group III nitride semiconductor crystal substrate.

図5を参照して、マスク層2の開口部2aは、2以上の小開口部2bの群から形成されている。 Referring to FIG. 5, the opening 2a of the mask layer 2 is formed from a group of two or more small openings 2b. 小開口部2bの配列は特に制限はないが、III族窒化物半導体結晶基板を均一に成長させる観点から、均一に一定の間隔で、開口部の中心が正三角形または正四角形の頂点となるように配列されていることが好ましい。 Is not particularly limited array of small openings 2b, from the viewpoint of uniformly growing the Group III nitride semiconductor crystal substrate, a uniform constant spacing, so that the center of the opening becomes the apex of an equilateral triangle or square it is preferably arranged in. また、小開口部の幅W Sは0.5μm以上200μm以下が好ましく、小開口部の間隔P Sは1μm以上250μm以下が好ましい。 The width W S of the micro-apertures preferably is 0.5μm or more 200μm or less, the interval P S of the micro-apertures preferably 1μm or 250μm or less. 小開口部の幅W Sが0.5μm未満であると安価なフォトリソグラフィーが使用できなくなり製造コストが上がり、200μmを超えるとIII族窒化物半導体結晶基板のクラックを抑制する効果が低減する。 Width W S of the micro-apertures is increased the manufacturing cost becomes inexpensive photolithography can not be used is less than 0.5 [mu] m, the effect of suppressing cracks of the group III nitride semiconductor crystal substrate is reduced when it exceeds 200 [mu] m. 小開口部の間隔P Sが1μm未満であると安価なフォトリソグラフィーが使用できなくなり製造コストが上がり、250μmを超えるとIII族窒化物半導体結晶基板のクラックを抑制する効果が低減する。 Interval P S of the micro-apertures is increased the manufacturing cost becomes inexpensive photolithography can not be used is less than 1 [mu] m, the effect of suppressing cracks of the group III nitride semiconductor crystal substrate is reduced when it exceeds 250 [mu] m.

本実施形態においては、上記のように小開口部の幅W Sおよび小開口部の間隔P Sが小さいため、開口面1aの領域内の小開口面1s上のみならずマスク部2p上にもIII族窒化物半導体結晶基板が成長する。 In the present embodiment, the width W S and interval P S of the small opening of the small opening portion as described above is small, even a small opening surface 1s on not only mask portion on 2p in the region of the open surface 1a group III nitride semiconductor crystal substrate is grown. また、本実施形態におけるIII族窒化物半導体結晶基板の成長速度、不純物濃度、主面と指数面とのオフ角に関しては、実施形態6と同様である。 The growth rate, impurity concentration of the Group III nitride semiconductor crystal substrate in the present embodiment, with respect to off angle between the principal face and the index plane is similar to that of Embodiment 6. また、本実施例形態は、実施形態7、実施形態8の場合にも適用可能である。 Further, this embodiment mode, Embodiment 7 can be applied to the embodiment 8.

(実施形態10) (Embodiment 10)
本発明にかかるさらに別のIII族窒化物半導体デバイスの製造方法は、図6を参照して、下地基板1上に1以上のIII族窒化物結晶基板11を成長させる工程として、図6(a)に示す下地基板1に1以上の種結晶4を配置する工程と、図6(b)に示す種結晶4を核としてIII族窒化物半導体結晶基板11を成長させる工程とを含む。 Manufacturing method of yet another Group III nitride semiconductor device according to the present invention, with reference to FIG. 6, as the process for growing at least one Group III nitride semiconductor crystal substrate 11 on the starting substrate 1, FIG. 6 (a on the starting substrate 1 as shown in) comprising the steps of placing one or more seed crystals 4, and a process of growing the group III nitride semiconductor crystal substrate 11 of the seed crystal 4 as the nuclei shown in Figure 6 (b). ここで、種結晶は、特に制限はないが、品質のよい結晶を得る点から、成長させようとするIII族窒化物半導体結晶基板と同種の結晶であることが好ましい。 Here, the seed crystal is not particularly limited, from the viewpoint of obtaining a good crystal quality, is preferably grown event will the Group III nitride semiconductor crystal substrate of the same type crystals.

次に、図6(b)に示すように、実施形態5と同様にして、上記III族窒化物半導体結晶基板11上に1層以上のIII族窒化物半導体結晶層12を成長させる。 Next, as shown in FIG. 6 (b), in the same way as in Embodiment 5, to grow the group III nitride semiconductor crystal substrate 11 at least one layer of group III nitride semiconductor crystal layer 12 on. 次いで、図示はしないが、III族窒化物半導体結晶層12の最上面にp側電極を形成する。 Then, although not shown, a p-side electrode on the uppermost surface of the Group III nitride semiconductor crystal layer 12.

次に、図6(c)に示すように、実施形態5と同様にして、III族窒化物半導体結晶基板11およびIII族窒化物半導体結晶層12から構成されるIII族窒化物半導体結晶10を上記下地基板1から分離する。 Next, as shown in FIG. 6 (c), in the same way as in Embodiment 5, a group III nitride semiconductor crystal 10 made of a Group III nitride semiconductor crystal substrate 11 and the Group III nitride semiconductor crystal layer 12 It is separated from the underlying substrate 1. 本実施形態において、実施形態5aと同様に、下地基板1上に種結晶2を置いた場合(実施形態10a)には、種結晶4を核として成長したIII族窒化物半導体結晶10が下地基板1に固着することが少なく、少しの力を加えただけでIII族窒化物半導体結晶10を下地基板1から分離することができる。 In this embodiment, carried out in the same manner as Embodiment 5a, in a case where put the seed crystal 2 onto a base substrate 1 (Embodiment 10a), the seed crystal 4 III nitride semiconductor crystal 10 grown as nuclei are starting substrate less likely to stick to 1, it is possible to separate the group III nitride semiconductor crystal 10 from the starting substrate 1 simply by adding a little force.

また、種結晶を配置する別の方法(実施形態10b)として、図7(a)に示すように、下地基板1上に下地III族窒化物結晶9を形成する工程、1個以上の開口部2aを有するマスク層2(マスク部2p)を形成する工程、図7(b)に示すように、開口部2a下に位置する下地III族窒化物結晶9aをエッチングする工程、図7(c)に示すように、マスク部2pを除去する工程を含み、残った下地III族窒化物結晶を種結晶4として、下地基板1上に配置するものである。 Another method (Embodiment 10b) disposing the seed crystal, as shown in FIG. 7 (a), the step of forming a starting Group III nitride crystal 9 on the starting substrate 1, one or more openings mask layer 2 having a 2a forming a (mask portion 2p), as shown in FIG. 7 (b), the step of etching the starting group III nitride crystal 9a located below the opening 2a, Fig. 7 (c) as shown in includes the step of removing the mask portion 2p, the remaining starting group III nitride crystal as a seed crystal 4 is intended to place on the base substrate 1.

実施形態10bにおいては、種結晶4として残った下地III族窒化物結晶を核としてIII族窒化物半導体結晶基板11を成長させて、このIII族窒化物半導体結晶基板11上に1層以上のIII族窒化物結晶層12を成長させてIII族窒化物半導体結晶10を形成し(図7(d)を参照)、このIII族窒化物結晶半導体結晶10における下地基板1の種結晶4に接する下面10aを、レーザなどにより切断することにより、またはKOHなどの強塩基によってエッチングすることにより、III族窒化物半導体結晶10を下地基板1から分離することができる(図7(e)を参照)。 Implemented in the form 10b, by growing the Group III nitride semiconductor crystal substrate 11 and the remaining starting Group III nitride crystal as a seed crystal 4 as the nuclei, the group III nitride semiconductor crystal substrate 11 of one or more layers on III by growing a group nitride crystal layer 12 forming a group III nitride semiconductor crystal 10 (see FIG. 7 (d)), the lower surface in contact with the seed crystal 4 of the starting substrate 1 in the group III nitride crystal semiconductor crystal 10 the 10a, by cutting by such as a laser or by etching by a strong base such as KOH, can be separated III nitride semiconductor crystal 10 from the starting substrate 1 (see FIG. 7 (e)).

本実施形態(実施形態10aおよび実施形態10b)においては、下地基板と種結晶の密着度が低い、もしくは接触面積が小さいことから、クラックを発生させることなく幅が50000μmのIII族窒化物半導体結晶を成長させることが可能となる。 In this embodiment (Embodiment 10a and embodiments 10b), a low degree of adhesion of the starting substrate and the seed crystal, or since the contact area is small, the width without causing cracks of 50000 III nitride semiconductor crystal it is possible to grow.

さらに、図示はしないが、下地基板1から分離したIII族窒化物半導体結晶10の下面10a(III族窒化物半導体結晶基板11の下面に相当)にn側電極を形成することによって半導体デバイスが得られる。 Furthermore, although not shown, the semiconductor device is obtained by forming an n-side electrode on the lower surface 10a of the Group III nitride semiconductor crystal 10 separated (corresponding to the lower surface of the Group III nitride semiconductor crystal substrate 11) from the starting substrate 1 It is.

上記実施形態6〜実施形態10においては、下地基板1からIII族窒化物半導体結晶10を、レーザ照射またはエッチングによって分離する際に、分離面となるIII族窒化物半導体結晶基板11の裏面(III族窒化物半導体結晶層が形成されていない面をいう、以下同じ)(図1〜図4および図6、図7において、III族窒化物半導体結晶10の下面10aに相当)には、凹凸表面が形成される。 In the above embodiment 6 embodiment 10, a group III nitride semiconductor crystal 10 from the starting substrate 1, when separating by laser irradiation or etching, the back surface of the group III nitride semiconductor crystal substrate 11 as a separation plane (III refers to a surface on which nitride semiconductor crystal layer is not formed, hereinafter the same) (in FIGS. 1 to 4 and 6, 7, or equivalent) to the lower surface 10a of the group III nitride semiconductor crystal 10, uneven surface There is formed. この凹凸表面の存在により、光の取り出し効率が向上する。 The presence of the irregular surface, the light extraction efficiency is improved. また、この凹凸表面の表面粗さR PVは、0.01μm以上50μm以下であることが好ましい。 The surface roughness R PV of the uneven surface is preferably 0.01μm or more 50μm or less. PVが0.01μm未満であると光の取り出し効率の向上効果が小さくなり、R PVが50μmを超えるとn側電極の形成が難しくなる。 Improvement of R PV light extraction efficiency is less than 0.01μm is reduced, formation of the n-side electrode when R PV exceeds 50μm is difficult. ここで、凹凸表面の表面粗さR PVとは、凹凸表面における凸部と凹部との高低差距離の最大値をいう。 Here, the surface roughness R PV of irregular surface refers to the maximum value of the height difference distance between the convex portion and the concave portion of the concavo-convex surface. なお、凹凸表面の表面粗さR PVは、レーザ干渉計などを用いて測定することができる。 The surface roughness R PV of irregular surface can be measured by using a laser interferometer.

(実施形態11) (Embodiment 11)
本発明にかかる一つの半導体デバイスは、図9を参照して、III族窒化物半導体結晶10を含むIII族窒化物半導体デバイスであって、上記III族窒化物半導体結晶10はIII族窒化物半導体結晶基板11とその上に成長させられた1層以上のIII族窒化物半導体結晶層12とから構成されている。 One semiconductor device according to the present invention, with reference to FIG. 9, a group III nitride semiconductor device including a group III nitride semiconductor crystal 10, is the group III nitride semiconductor crystal 10 III nitride semiconductor and a crystal substrate 11 as one or more layers of group III nitride semiconductor crystal layer 12 that is grown thereon. かかる構成を有するIII族窒化物半導体デバイスは、従来よりも少ない工程で効率よく製造することができる。 Group III nitride semiconductor device having such a configuration can be produced efficiently with fewer steps than conventional.

上記半導体デバイスは、より具体的には、図9を参照して、III族窒化物半導体結晶基板11上に、1層以上のIII族窒化物半導体結晶層12として、n型窒化物半導体結晶層21であるn型GaN層、発光層22であるIn 0.2 Ga 0.8 N層22aおよびAl 0.2 Ga 0.8 N層22b、p型窒化物半導体結晶層23であるp型GaN層が順次形成され、さらにIII族窒化物半導体結晶10の下面(III族窒化物半導体結晶基板11の下面に相当)にn側電極51、III族窒化物半導体結晶10の上面(p型窒化物半導体結晶層23の上面に相当)にはp側電極が形成されたLEDとして機能するIII族窒化物半導体デバイス90であり、発光98を発する。 The semiconductor device, more specifically, with reference to FIG. 9, on the group III nitride semiconductor crystal substrate 11, as one or more layers of group III nitride semiconductor crystal layer 12, n-type nitride semiconductor crystal layer n-type GaN layer is 21, the light emitting layer 22 a is in 0.2 Ga 0.8 n layer 22a and the Al 0.2 Ga 0.8 n layer 22b, the p-type GaN layer which is a p-type nitride semiconductor crystal layer 23 are sequentially formed, further III corresponds to the upper surface of the nitride semiconductor crystal 10 the lower surface of the n-side electrode 51 to (III-nitride corresponds to the lower surface of the semiconductor crystal substrate 11), III-group top of the nitride semiconductor crystal 10 (p-type nitride semiconductor crystal layer 23 ) in is the group III nitride semiconductor device 90 that functions as an LED which is p-side electrode is formed, emits a light emission 98. なお、発光層22を、たとえばGaN層とIn 0.2 Ga 0.8 N層の2層構造を多層重ねたMQW(Multi-Quantum Well)構造としてもよい。 Incidentally, the light-emitting layer 22, for example, may be a two-layer structure stacked multi a MQW (Multi-Quantum Well) structure of GaN layer and In 0.2 Ga 0.8 N layer.

(実施形態12) (Embodiment 12)
本発明にかかる別の半導体デバイスは、具体的には、図10を参照して、III族窒化物半導体結晶基板11であるGaN基板上に、1層以上のIII族窒化物半導体結晶層12として、i型GaN層12a、i型Al x Ga 1-x N層(0≦x≦1)12bが順次形成され、さらにi型Al x Ga 1-x N層12bの上面にソース電極53、ゲート電極54およびドレイン電極55が形成されたHEMT(High Electron Mobility Transistor;高電子移動度トランジスタ)として機能する半導体デバイス100である。 Another semiconductor device according to the present invention, specifically, with reference to FIG. 10, on the GaN substrate is a group III nitride semiconductor crystal substrate 11, as a group III nitride semiconductor crystal layer 12 of one or more layers , i-type GaN layer 12a, an i-type Al x Ga 1-x N layer (0 ≦ x ≦ 1) 12b are sequentially formed, further an i-type Al x Ga 1-x N layer source electrode 53 on the upper surface of the 12b, the gate a semiconductor device 100 that functions as; (high electron mobility transistor high electron mobility transistor) HEMT of the electrode 54 and the drain electrode 55 are formed.

(実施形態13) (Embodiment 13)
本発明にかかるさらに別の半導体デバイスは、具体的には、図11を参照して、III族窒化物半導体結晶基板11であるGaN基板上に、1層以上のIII族窒化物半導体結晶層12としてn -型GaN層が形成され、さらにIII族窒化物半導体結晶基板11の下面にオーミック電極56、n -型GaN層の上面にショットキー電極57が形成されたショットキーダイオードとして機能する半導体デバイス110である。 Still another semiconductor device according to the present invention, specifically, with reference to FIG. 11, the GaN substrate which is a III nitride semiconductor crystal substrate 11, one or more layers of group III nitride semiconductor crystal layer 12 as the n - -type GaN layer is formed, further III-ohmic electrode 56 on the lower surface of the nitride semiconductor crystal substrate 11, n - semiconductor device that functions as a shot to the upper surface of the mold GaN layer Schottky electrode 57 is formed keys diode is 110.

(実施形態14) (Embodiment 14)
本発明にかかるさらに別の半導体デバイスは、具体的には、図12を参照して、III族窒化物半導体結晶基板11であるGaN基板上に、1層以上のIII族窒化物半導体結晶層12としてn -型GaN層12cが形成され、このn -型GaN層12cの一部領域にp型層12dおよびn +型層12eを形成し、さらにIII族窒化物半導体結晶基板11の下面にドレイン電極55、n -型GaN層の上面にゲート電極54、n +型層12eの上面にソース電極53が形成された縦型MIS(Metal Insulator Semiconductor;金属−絶縁体−半導体)トランジスタとして機能する半導体デバイス120である。 Still another semiconductor device according to the present invention, specifically, with reference to FIG. 12, the GaN substrate which is a III nitride semiconductor crystal substrate 11, one or more layers of group III nitride semiconductor crystal layer 12 as the n - -type GaN layer 12c is formed, the n - type a p-type layer 12d and an n + -type layer 12e is formed on a portion of the GaN layer 12c, further drain on the lower surface of the group III nitride semiconductor crystal substrate 11 electrode 55, n - -type top gate electrode 54 of the GaN layer, n + source electrode 53 on the upper surface of the mold layer 12e is formed vertical MIS; semiconductor functioning as (metal insulator semiconductor metal - semiconductor - insulator) transistor it is a device 120.

(実施形態15) (Embodiment 15)
本発明にかかる一つの発光機器は、図13を参照して、上記の一つのIII族窒化物半導体デバイスを含む発光機器130であって、このIII族窒化物半導体デバイスは、III族窒化物半導体結晶基板11と、III族窒化物半導体結晶基板の第1の主面11aの側に、n型III族窒化物半導体層21と、III族窒化物半導体基板11から見てn型III族窒化物半導体結晶層21より遠くに位置するp型III族窒化物半導体結晶層23と、n型III族窒化物半導体結晶層21およびp型III族窒化物半導体結晶層23の間に位置する発光層22とを備え、III族窒化物半導体結晶基板11の比抵抗が0.5Ω・cm以下であり、p型III族窒化物半導体結晶層23の側をダウン実装し、III族窒化物半導体結晶基板1 One light-emitting device according to the present invention, with reference to FIG. 13, a light-emitting device 130 including the one III-nitride semiconductor device, the group III nitride semiconductor device, the group III nitride semiconductor a crystal substrate 11, the group III to the side of the first major surface 11a of the nitride semiconductor crystal substrate, an n-type III nitride semiconductor layer 21, n-type group III nitride viewed from III nitride semiconductor substrate 11 a p-type group III nitride semiconductor crystal layer 23 located farther from the semiconductor crystal layer 21, the light-emitting layer located between the n-type group III nitride semiconductor crystal layer 21 and the p-type group III nitride semiconductor crystal layer 23 22 with the door, the resistivity of group III nitride semiconductor crystal substrate 11 is at most 0.5 .OMEGA · cm, the side of the p-type group III nitride semiconductor crystal layer 23 is down-mounted, the group III nitride semiconductor crystal substrate 1 の第1の主面と反対側の主面である第2の主面11bから光を放出することを特徴とする。 Characterized by emitting light from the second major surface 11b and the first major surface is a main surface on the opposite side of.

この構成では、電気抵抗の低い窒化物半導体基板の裏面(第2の主面11b)にn側電極を設けるので、小さな被覆率すなわち大きな開口率でn側電極を設けても電流を窒化物半導体基板全体にゆきわたらせて流すことができる。 In this configuration, since the rear surface of the low electrical resistance nitride semiconductor substrate (the second main surface 11b) providing the n-side electrode, nitrides current be provided an n-side electrode with a small covering ratio ie greater aperture ratio semiconductor it can flow by Yukiwatara the entire substrate. このため、放出面で光を吸収される率が小さくなり、発光効率を高くすることができる。 Therefore, rate of light absorbed at the emitting surface is reduced, it is possible to increase the luminous efficiency. なお、光の放出は第2の主面だけでなく側面からなされてもよいことは言うまでもない。 Incidentally, the emission of light can be made from the side as well as the second major surface of course. 以下の発光機器においても同様である。 The same goes for the following emission device.

また、電気抵抗が高いp型窒化物半導体結晶層23の側は光放出面にならないので、p型窒化物半導体結晶層23の全面にp側電極52を形成することができ、大電流を流し発熱を抑える上でも、また発生した熱を伝導で逃がす上でも好都合の構造をとることが可能となる。 Further, since the side of the high electrical resistance p-type nitride semiconductor crystal layer 23 is not a light emitting surface, it is possible to form a p-side electrode 52 on the entire surface of the p-type nitride semiconductor crystal layer 23, a large current on suppressing the heat generation, also it is possible to take a convenient structure even on releasing the generated heat conduction. すなわち、熱的要件のために受ける制約が非常に緩和される。 That is, constraints imposed by thermal requirements can be very mild. このため、電気抵抗を低下させるために、p側電極とn側電極とを入り組ませた櫛型形状などにする必要がない。 Therefore, in order to reduce the electric resistance, there is no need to like p-side electrode and the n-side electrode and the comb-shape obtained Irikuma a.

(実施形態16) (Embodiment 16)
本発明にかかる別の発光機器は、図13を参照して、上記の一つのIII族窒化物半導体デバイスを含む発光機器130であって、このIII族窒化物半導体デバイスは、III族窒化物半導体結晶基板11のGaN基板と、GaN基板の第1の主面の側に、n型III族窒化物半導体結晶層21であるn型Al x Ga 1-x N層(0≦x≦1)と、GaN基板から見てn型Al x Ga 1-x N層より遠くに位置するp型III族窒化物半導体結晶層23であるp型Al x Ga 1-x N層(0≦x≦1)と、n型Al x Ga 1-x N層およびp型Al x Ga 1-x N層の間に位置する発光層22とを備え、GaN基板の転位密度が、10 8 /cm 2以下であり、p型Al x Ga 1-x N層の側をダウン実装し、GaN基板の前記第1の主面と反対側の主面であ Another light-emitting device according to the present invention, with reference to FIG. 13, a light-emitting device 130 including the one III-nitride semiconductor device, the group III nitride semiconductor device, the group III nitride semiconductor and GaN substrate crystal substrate 11, on the side of the first main surface of GaN substrate, n-type Al x Ga 1-x n layer is an n-type group III nitride semiconductor crystal layer 21 and (0 ≦ x ≦ 1) , p-type Al x Ga 1-x n layer is a p-type group III nitride semiconductor crystal layer 23 located farther from the n-type Al x Ga 1-x n layer viewed from the GaN substrate (0 ≦ x ≦ 1) When, an n-type Al x Ga 1-x n layer and the p-type Al x Ga 1-x n light-emitting layer located between the layer 22, the dislocation density of the GaN substrate, be 10 8 / cm 2 or less , to the side of p-type Al x Ga 1-x N layer and down-mounted, main surface der opposite the first major surface of the GaN substrate 第2の主面から光を放出することを特徴とする。 Characterized by emitting light from the second major surface.

この構成によれば、上記本発明におけるGaN基板は導電性を有することを前提とし、電気抵抗を低減することは容易なので、上記の発光装置における作用効果に加えて、GaN基板の転位密度が、10 8 /cm 2以下であるので結晶性が高いこと、および高い開口率により第2の主表面からの光出力を高めることができる。 According to this structure, the GaN substrate in the present invention is that it has a conductivity assumes, because it is easy to reduce the electrical resistance, in addition to the effects in the above light emitting device, dislocation density of the GaN substrate, because it is 10 8 / cm 2 or less can improve the light output from the second main surface has high crystallinity, and a high aperture ratio. また、側面からも光を放出する。 It also emits light from the side.

さらに、GaN基板が導電性に優れることから、サージ電圧に対する保護回路をとくに設ける必要がなく、また耐圧性も非常に優れたものにできる。 Furthermore, it since the GaN substrate has superior conductivity, in particular there is no need to provide a protection circuit against surge voltages and voltage resistance in those very good. また、複雑な加工工程を行なうことがないので、製造コストを低減することも容易化される。 Further, since there is no possible to perform complicated processing steps are also facilitated to reduce the manufacturing cost.

本実施形態の発光機器において、III族窒化物結晶基板であるGaN基板は、Si(シリコン)および/またはO(酸素)ドープによりn型化されており、O原子濃度が、1×10 17 cm -3 〜5×10 19 cm -3の範囲にあり、GaN基板の厚さが100μm以上600μm以下であることが好ましい。 In the light-emitting device of the present embodiment, GaN substrate a Group III nitride crystal substrate is n-type by Si (silicon) and / or O (oxygen) doping, the O atom concentration, 1 × 10 17 cm in the range of -3 ~5 × 10 19 cm -3, it is preferable that the thickness of the GaN substrate is 100μm or more 600μm or less. 基板のSi原子および/またはO原子濃度は基板の比抵抗と光透過率に大きな影響を与え、基板の厚さは基板の光透過率に大きな影響を与える。 Si atoms and / or O atom concentration of the substrate gives a great influence on the specific resistance and light transmittance of the substrate, the thickness of the substrate has a great influence on the light transmittance of the substrate. Si原子および/またはO原子濃度が1×10 17 cm -3未満であると光透過率は大きいが比抵抗が大きくなり、5×10 19 cm -3を超えると比抵抗は小さくなるが光透過率が小さくなるため、結果的に発光効率が低下する。 Light transmittance Si atom and / or O atom density is less than 1 × 10 17 cm -3 is large but the specific resistance increases, more than of 5 × 10 19 cm -3 when the specific resistance is reduced light transmission since the rate is reduced, resulting in light emission efficiency is reduced. また、基板の厚さが10μm未満であると機械的強度が低下し、600μmを超えると光透過率が低下し発光効率が低下する。 Further, the mechanical strength and thickness of the substrate is less than 10μm decreases, the light transmittance decreases the light emission efficiency decreases when it exceeds 600 .mu.m.

さらに、発効効率を高める観点から、基板のSi原子および/またはO原子濃度が5×10 18 cm -3以上2×10 19 cm -3以下、基板の厚さが200μm以上600μm以下および第2の主面の光を放出する矩形状の面の両方の幅が50mm以下であること、基板のSi原子および/またはO原子濃度が3×10 18 cm -3以上5×10 18 cm -3以下、基板の厚さが400μm以上600μm以下および第2の主面の光を放出する矩形状の面の両方の幅が3mm以下であること、基板のSi原子および/またはO原子濃度が5×10 18 cm -3以上5×10 19 cm -3以下、基板の厚さが100μm以上200μm以下および第2の主面の光を放出する矩形状の面の両方の幅が3mm以下であることがより好ましい。 Furthermore, in view of enhancing the luminous efficiency, Si atoms and / or O atom concentration of the substrate is 5 × 10 18 cm -3 or more 2 × 10 19 cm -3 or less, the thickness of the substrate is 600μm or less and a second or 200μm width of both rectangular faces that emit light of the main surface is 50mm or less, Si atoms and / or O atom concentration of the substrate is 3 × 10 18 cm -3 or more than 5 × 10 18 cm -3, width of both rectangular faces that the thickness of the substrate to emit light of 600μm or less and a second major surface than 400μm is 3mm or less, Si atoms and / or O atom concentration of the substrate is 5 × 10 18 cm -3 to 5 × 10 19 cm -3 or less, and more preferably the width of both rectangular faces that the thickness of the substrate to emit light of 200μm or less and a second major surface than 100μm is less than 3mm .

また、本実施形態の発光機器において、上記p型Al x Ga 1-x N層(0≦x≦1)に接してダウン側に位置するp型GaNバッファ層と、そのp型GaNバッファ層に接して位置するp型In y Ga 1-y Nコンタクト層(0≦y≦1)とを備えることが好ましい。 In the light-emitting device of the present embodiment, the p-type GaN buffer layer positioned on the down side in contact with the p-type Al x Ga 1-x N layer (0 ≦ x ≦ 1), in the p-type GaN buffer layer it is preferable to provide p-type in y Ga 1-y N contact layer positioned in contact with the (0 ≦ y ≦ 1). p型GaNバッファ層を備えることにより、p型GaNバッファ層でホール濃度を高めて発効効率を高めることができ、p型In y Ga 1-y Nコンタクト層を備えることにより、p側電極の接触抵抗を低減することができる。 By providing the p-type GaN buffer layer, by increasing the hole concentration in the p-type GaN buffer layer can be enhanced emission efficiency, by providing the p-type In y Ga 1-y N contact layer, the contact of the p-side electrode it is possible to reduce the resistance. さらに、上記p型In y Ga 1-y Nコンタクト層のMg原子濃度は1×10 18 cm -3以上1×10 21 cm -3以下であることが好ましい。 Further, it is preferred that Mg atom concentration of the p-type In y Ga 1-y N contact layer is 1 × 10 18 cm -3 or more than 1 × 10 21 cm -3. Mg原子濃度が1×10 18 cm -3未満であると接触抵抗低減効果が小さくなり、1×10 21 cm -3を超えるとp型In y Ga 1-y Nコンタクト層の結晶性が悪くなり、接触抵抗低減効果が小さくなる。 Contact resistance reducing effect of Mg atom concentration is less than 1 × 10 18 cm -3 is reduced, 1 × 10 21 cm greater than -3 when p-type In y Ga 1-y N crystal of the contact layer becomes poor , contact resistance reduction effect is reduced. また、上記p型In y Ga 1-y Nコンタクト層に接するp側電極は、Ag、AlおよびRhのいずれかから形成されることが好ましい。 Further, p-side electrode in contact with the p-type In y Ga 1-y N contact layer, Ag, is preferably formed from any of Al and Rh. p側電極をAg、AlおよびRhのいずれかから形成することにより、搭載部、すなわち発光素子底部からの反射率を大きくしてロスされる光を少なくでき、光出力を大きくできる。 By forming the p-side electrode Ag, from either Al and Rh, the mounting portion, i.e., can reduce the light loss by increasing the reflectance from the light emitting element bottom, it can be increased light output.

(実施形態17) (Embodiment 17)
本発明にかかる別の発光機器は、図13を参照して、上記の一つのIII族窒化物半導体デバイスを含む発光機器130であって、このIII族窒化物半導体デバイスは、III族窒化物半導体結晶基板11であるAlN基板と、AlN基板の第1の主面の側に、n型III族窒化物半導体結晶層21であるn型Al x Ga 1-x N層(0≦x≦1)と、AlN基板から見てn型Al x Ga 1-x N層より遠くに位置するp型III族窒化物半導体結晶層23であるp型Al x Ga 1-x N層(0≦x≦1)と、n型Al x Ga 1-x N層およびp型Al x Ga 1-x N層の間に位置する発光層とを備え、AlN基板の熱伝導率が、100W/(m・K)以上であり、p型Al x Ga 1-x N層の側をダウン実装し、AlN基板の第1の主面と反対側の主面であ Another light-emitting device according to the present invention, with reference to FIG. 13, a light-emitting device 130 including the one III-nitride semiconductor device, the group III nitride semiconductor device, the group III nitride semiconductor and AlN substrate is a crystal substrate 11, on the side of the first main surface of the AlN substrate, an n-type group III n-type Al x Ga 1-x n layer is a nitride semiconductor crystal layer 21 (0 ≦ x ≦ 1) When, p-type Al x Ga 1-x n layer is a p-type group III nitride semiconductor crystal layer 23 located farther from the n-type Al x Ga 1-x n layer viewed from the AlN substrate (0 ≦ x ≦ 1 a), and a light-emitting layer located between the n-type Al x Ga 1-x n layer and the p-type Al x Ga 1-x n layer, the thermal conductivity of the AlN substrate, 100W / (m · K) above, and the side of the p-type Al x Ga 1-x N layer and down-mounted, opposite to the main surface der the first main surface of the AlN substrate る第2の主面から光を放出することを特徴とする。 Characterized by emitting light from the second major surface that.

AlNは非常に熱伝導率が高く、放熱性に優れているため、上記のp型Al x Ga 1-x N層からリードフレームなどに熱を伝達して、発光機器における温度上昇を抑制することができる。 AlN is very has high thermal conductivity and excellent heat dissipation, that by transferring heat such as a lead frame from p-type Al x Ga 1-x N layer above, to suppress the temperature rise in the light emitting device can. また、上記AlN基板からも熱を放散し、温度上昇の抑制に貢献することができる。 Further, to dissipate heat from the AlN substrate, it can contribute to the suppression of temperature rise.

本実施形態の発光機器は、p型窒化物半導体結晶層に接してそのp型窒化物半導体結晶層の表面にわたって離散的に配置される第1のp側電極と、その第1のp電極の間隙を充填して、p型窒化物半導体層と第1のp側電極とを被覆する、Ag、AlおよびRhのいずれかからなる第2のp側電極とを備えることが好ましい。 Emitting device of the present embodiment includes a first p-side electrode in contact with the p-type nitride semiconductor crystal layer are discretely arranged over the surface of the p-type nitride semiconductor crystal layer, the first p electrode filling the gap, to cover the p-type nitride semiconductor layer and the first p-side electrode, Ag, it is preferable and a second p-side electrode made of one of Al and Rh. このような第1および第2のp側電極を備えることにより、p電極に導入された電流を面内にわたって充分広げた上で反射率を高めて光出力を向上できる。 By providing such first and second p-side electrode, by increasing the reflectance after having sufficiently spread the current introduced to the p-electrode over plane can improve the light output. さらに、上記第1のp電極のp型窒化物半導体層の表面における被覆率は10%以上40%以下であることが好ましい。 Furthermore, coverage of the surface of the p-type nitride semiconductor layer of the first p electrode is preferably 40% or less than 10%. 第1のp電極のp型窒化物半導体層の表面における被覆率が10%未満であると電流をエピタキシャル層全面にわたってむらなく広げることができなくなり、40%を超えると離散的に配置されたp側電極による光取り出し効率に対する悪影響を無視できなくなる。 Coverage at the surface of the p-type nitride semiconductor layer of the first p electrode can not be spread evenly over the epitaxial layer over the entire surface of the current is less than 10%, are discretely arranged to exceed 40% p It can not ignore the adverse effects on the light extraction efficiency due to the side electrode.

なお、全ての実施形態において、下地基板1として有効な結晶は、欠陥密度を小さくする観点からデバイスを構成する結晶層と結晶構造ならびに格子定数が同一なもの、たとえば、下地基板1としてGaN結晶を用いて、III族窒化物結晶11としてGaN結晶を、III族窒化物半導体層12としてGaN層を積層するものが最も好ましい。 In all embodiments, the effective crystal as a base substrate 1, as the crystal layer constituting the device from the viewpoint of reducing the defect density is the same crystal structure and lattice constant, for example, a GaN crystal as a starting substrate 1 using the GaN crystal as a III-nitride crystal 11, it is most preferred to laminate a GaN layer as a group III nitride semiconductor layer 12. 次に、結晶構造が同一かつ、格子定数が近いもの、たとえば、下地基板1としてAlN結晶またはSiC結晶を用いてI、II族窒化物結晶11としてGaN結晶を、III族窒化物半導体層12としてGaN層を積層するが好ましい。 Next, the crystal structure is identical and, what lattice constant close, for example, I used the AlN crystal or the SiC crystal as a starting substrate 1, the GaN crystal as a II-nitride crystal 11, as a group III nitride semiconductor layer 12 laminating a GaN layer is preferable.

以下、本発明にかかるIII族窒化物半導体結晶の製造方法に基づいて作製された半導体デバイスを実施例として、従来のIII族窒化物半導体結晶の製造方法に基づいて作製された半導体デバイスを比較例として具体的に説明する。 Hereinafter, comparative as examples of semiconductor devices manufactured based on the manufacturing method of a group III nitride semiconductor crystal according to the present invention, a semiconductor device which is manufactured based on the conventional method of manufacturing a group III nitride semiconductor crystal Example specifically described as.

(比較例1) (Comparative Example 1)
図14を参照して、図14(a)に示すように、下地基板1として30mm×30mm×厚さ400μmのサファイア基板上に、マスク層2としてスパッタ法により厚さ50nmのSiO 2層を形成(第1工程)した後、フォトリソグラフィー法により開口部幅4μmの四角形状の開口部を8μm間隔で設けた(第2工程)。 Referring to FIG. 14, as shown in FIG. 14 (a), 30 mm × 30 mm × thickness 400μm sapphire substrate as a base substrate 1, forming a SiO 2 layer having a thickness of 50nm by a sputtering method as a mask layer 2 after (first step), and the rectangular opening of the aperture width 4μm provided at 8μm intervals by photolithography (second step).

次に、図14(b)に示すように、下地基板1およびマスク層2上に、HVPE法により、GaClガス流量35sccm(1sccmとは、標準状態(1013hPa、0℃)のガスが1分間に1cm 3流れる流量を示す、以下同じ)、NH 3ガス流量6000sccm、成長温度1050℃で、成長時間15時間の条件で、III族窒化物半導体結晶基板11となる厚さ1300μmのGaN結晶を成長させた(第3工程)。 Next, as shown in FIG. 14 (b), on underlying substrate 1 and the mask layer 2, by HVPE, the GaCl gas flow rate 35 sccm (1 sccm, the gas in the standard state (1013 hPa, 0 ° C.) is 1 minute shows the flow rate through 1 cm 3, hereinafter the same), NH 3 gas flow rate 6000 sccm, at a growth temperature of 1050 ° C., in the conditions of growth time 15 hours, to grow a GaN crystal having a thickness of 1300μm as a group III nitride semiconductor crystal substrate 11 and (third step). その後、図14(c)に示すように、下地基板1であるサファイア基板を研削により除去した(第4工程)後、上記GaN結晶を内周刃によりスライスして(第5工程)、厚さ550μmのGaN基板を2枚得た。 Thereafter, as shown in FIG. 14 (c), the sapphire substrate as a base substrate 1 was removed by grinding (step 4) after slicing by the inner peripheral edge of the GaN crystal (fifth step), the thickness a GaN substrate of 550μm was obtained two.

さらに、このGaN基板を研削・研磨盤の結晶ホルダに取り付ける工程(第6工程)、GaN基板のGa面(Ga原子からなる原子面)側を研削する工程(第7工程)、GaN基板を結晶ホルダから取り外し、その表裏を逆にして結晶ホルダに取り付ける工程(第8工程)、GaN基板のN面(N原子からなる原子面)側を研削する工程(第9工程)、GaN基板のN面側を研磨する工程(第10工程)、GaN基板を結晶ホルダから取り外し、その表裏を逆にして結晶ホルダに取り付ける工程(第11工程)、続いてGa面側を研磨する工程(第12工程)、GaN基板を結晶ホルダから取り外す工程(第13工程)、GaN基板を洗浄する工程(第14工程)を経て、III族窒化物半導体結晶基板11として厚さ400μmのGaN基 Further, step (sixth step) mounting the GaN substrate crystal holder of a grinding and polishing machine, the step of grinding the side (atomic surface made of Ga atoms) Ga surface of GaN substrate (Seventh step), crystal GaN substrate removed from the holder, the step of attaching the crystal holder back to front (eighth step), a step of grinding a side (atomic surface made of N atoms) N surface of GaN substrate (ninth step), N surface of the GaN substrate Removing step of polishing the side (tenth step), the GaN substrate from the crystal holder, a process of attaching the crystal holder back to front (eleventh step), followed by polishing the Ga face (12 step) , step (13th step) of removing the GaN substrate from the crystal holder, through the steps (14 steps) to clean the GaN substrate, GaN group thickness 400μm as a group III nitride semiconductor crystal substrate 11 を得た。 It was obtained.

次に、図14(d)に示すように、上記の厚さ400μmのGaN基板(III族窒化物半導体結晶基板11)上に、MOCVD法により、1層以上のIII族窒化物半導体結晶層12として、厚さ5μmのn型GaN層21、厚さ3nmのIn 0.2 Ga 0.8 N層22、厚さ60nmのAl 0.2 Ga 0.8 N層23、厚さ150nmのp型GaN層24を順次成長させた(第15工程)。 Next, as shown in FIG. 14 (d), on the GaN substrate of the thickness of 400 [mu] m (the group III nitride semiconductor crystal substrate 11), by MOCVD, one or more layers of group III nitride semiconductor crystal layer 12 as a thickness of 5 [mu] m n-type GaN layer 21, a thickness of 3nm in 0.2 Ga 0.8 n layer 22, a thickness of 60nm Al 0.2 Ga 0.8 n layer 23 were sequentially grown the p-type GaN layer 24 having a thickness of 150nm (15th step). さらに、各チップに分離したときにGaN基板の下面の中央部になる位置に直径80μm×厚さ100nmのn側電極51を形成し(第16工程)、p型GaN層24の上面に厚さ100nmのp側電極52を形成した(第17工程)。 Further, each chip in a diameter 80 [mu] m × thickness 100 nm n-side electrode 51 at a position at the center portion of the lower surface of the GaN substrate when separated form thickness (16 step), the upper surface of the p-type GaN layer 24 to form a p-side electrode 52 of 100 nm (step 17). 次いで、図14(e)に示すように、上記III族窒化物半導体結晶10を400μm×400μmの各チップに分離して(第18工程)、III族窒化物半導体デバイス50であるLEDを形成した。 Then, as shown in FIG. 14 (e), by separating the group III nitride semiconductor crystal 10 on each chip of 400 [mu] m × 400 [mu] m (18 steps), to form an LED is a group III nitride semiconductor device 50 . このように、従来の製造方法においては、このLEDを製造するために18の製造工程を要した。 Thus, in the conventional manufacturing method, it took 18 of the manufacturing process for manufacturing the LED. このLEDにおけるGaN基板の裏面の凹凸表面の表面粗さR PVをレーザ干渉計で測定したところ、0.004μmであった。 Was the surface roughness R PV of the rear surface having peaks and valleys of the GaN substrate was measured by a laser interferometer in the LED, was 0.004 m. このLEDは、ピーク波長が450nmの発光スペクトルを有していた。 This LED has a peak wavelength had an emission spectrum of 450nm. このピーク波長における発光スペクトルの強度を主面の面積で割った強度、すなわち、単位面積当たりの強度を1.0として、以下の実施例におけるLEDのピーク波長450nmにおける発光スペクトルの単位面積当たりの強度を相対強度として評価した。 Intensity divided by the intensity of the emission spectrum in the area of ​​the main surface at the peak wavelength, i.e., the intensity per unit area as 1.0, the intensity per unit area of ​​the emission spectrum of the LED having a peak wavelength of 450nm in the following examples It was evaluated as a relative strength. ここで、LEDの発光スペクトルの測定は分光光度計を用いて行なった。 The measurement of the emission spectrum of the LED was performed using a spectrophotometer. 結果を表1にまとめた。 The results are summarized in Table 1.

(実施例1) (Example 1)
本実施例は、上記実施形態6に対応する実施例である。 This embodiment is an embodiment corresponding to the sixth embodiment. 図1を参照して、図1(a)に示すように、下地基板1として厚さ400μmのサファイア基板上に、マスク層2としてスパッタ法により厚さ50nmのSiN層を形成(第1工程)した後、フォトリソグラフィー法により、開口部間隔P wが410μmとなるように開口部幅W wが400μmの四角形状の開口部を設けた(第2工程)。 Referring to FIG. 1, as shown in FIG. 1 (a), the thickness of 400μm of sapphire substrate as a base substrate 1, an SiN layer having a thickness of 50nm by a sputtering method as a mask layer 2 (first step) after, by photolithography, the opening width W w to opening distance P w is 410μm is provided a square-shaped opening of 400 [mu] m (the second step).

次に、図1(b)に示すように、HVPE法により、GaClガス流量が100sccm、NH 3ガス流量が6000sccm、成長温度が1050℃、成長時間が20分(0.33時間)の条件で結晶を成長させたところ(第3工程)、下地基板1の開口面1a上のみに、III族窒化物半導体結晶基板11として400μm×400μm×厚さ25μmのGaN基板が得られた。 Next, as shown in FIG. 1 (b), by HVPE, GaCl gas flow rate 100 sccm, NH 3 gas flow rate 6000 sccm, under conditions of a growth temperature is 1050 ° C., the growth time is 20 minutes (0.33 hours) When a crystal was grown (third step), only the open surface 1a of the starting substrate 1, GaN substrates of 400 [mu] m × 400 [mu] m × thickness 25μm as a group III nitride semiconductor crystal substrate 11 is obtained. 続いて、MOCVD法により、上記III族窒化物半導体結晶基板11上に、比較例1と同様に、1層以上のIII族窒化物半導体結晶層12として、n型窒化物半導体結晶層21であるn型GaN層、発光層22であるIn 0.2 Ga 0.8 N層22aおよびAl 0.2 Ga 0.8 N層22b、p型窒化物半導体結晶層23であるp型GaN層を順次成長させた(第4工程)。 Subsequently, by MOCVD, on the group III nitride semiconductor crystal substrate 11, in the same manner as in Comparative Example 1, as a group III nitride semiconductor crystal layer 12 of one or more layers, where n-type nitride semiconductor crystal layer 21 n-type GaN layer, a light-emitting layer 22 in 0.2 Ga 0.8 n layer 22a and the Al 0.2 Ga 0.8 n layer 22b, and the p-type GaN layer which is a p-type nitride semiconductor crystal layer 23 are sequentially grown (step 4) .

次に、図示はしないが、p型窒化物半導体結晶層23の上面に厚さ100nmのp側電極を形成した(第5工程)後、図1(c)に示すように、エキシマレーザ(波長250nm)をIII族窒化物半導体結晶10と下地基板1との界面に照射して、III族窒化物半導体結晶10と下地基板1とを分離した(第6工程)。 Next, although not shown, after the p-side electrode was formed in a thickness of 100nm on the upper surface of the p-type nitride semiconductor crystal layer 23 (fifth step), as shown in FIG. 1 (c), an excimer laser (wavelength the 250 nm) was irradiated on the interface between the group III nitride semiconductor crystal 10 and the starting substrate 1 to separate the and the starting substrate 1 III nitride semiconductor crystal 10 (sixth step). さらに、図示はしないが、III族窒化物半導体結晶10におけるGaN基板の下面の中央部に直径80μm×厚さ100nmのn側電極を形成して(第7工程)、本実施例のLEDを得た。 Furthermore, resulting although not shown, to form an n-side electrode with a diameter of 80 [mu] m × thickness 100nm in a central portion of the lower surface of the GaN substrate of the Group III nitride semiconductor crystal 10 (step 7), the LED of this embodiment It was. 本LEDにおけるGaN基板の裏面の凹凸表面の表面粗さR PVは0.035μmであった。 Surface roughness R PV of the rear surface having peaks and valleys of the GaN substrate of this LED was 0.035 .mu.m. 比較例1のLEDのピーク波長450nmにおける発光スペクトルの単位面積当たりの強度を1.0とするとき、本実施例のLEDのピーク波長450nmにおける発光スペクトルの相対強度は1.1であった。 When the intensity per unit area of ​​the emission spectrum of the LED having a peak wavelength of 450nm of Comparative Example 1 and 1.0, the relative strength of the emission spectra at the peak wavelength of 450nm of the LED of this implementation was 1.1. 結果を表1にまとめた。 The results are summarized in Table 1.

(実施例2) (Example 2)
本実施例は、上記実施形態6に対応する実施例であり、実施例1よりも大きいLEDに関する実施例である。 This embodiment is an example corresponding to the embodiment 6, an embodiment relating to larger LED than Example 1. すなわち、マスク層における開口部を、開口部間隔P wが3010μm、開口部幅W wが3000μmとなるように形成し、下地基板の開口面上に3000μm×3000μm×厚さ25μmのGaN基板を得た他は、実施例1と同様の工程でLEDを作製した。 That is, to obtain an opening, the opening interval P w is 3010Myuemu, opening width W w is formed to have a 3000 .mu.m, on the opening surface of the base substrate a GaN substrate of 3000 .mu.m × 3000 .mu.m × thickness 25μm of the mask layer and other is an LED was formed by the same process as in example 1. したがって、全工程数は、実施例1と同様に7である。 Therefore, the total number of steps is 7 as in Example 1. 本LEDにおけるGaN基板の裏面の凹凸表面の表面粗さR PVは0.048μmであった。 Surface roughness R PV of the rear surface having peaks and valleys of the GaN substrate of this LED was 0.048Myuemu. 比較例1のLEDのピーク波長450nmにおける発光スペクトルの単位面積当たりの強度を1.0とするとき、本実施例のLEDのピーク波長450nmにおける発光スペクトルの相対強度は1.1であった。 When the intensity per unit area of ​​the emission spectrum of the LED having a peak wavelength of 450nm of Comparative Example 1 and 1.0, the relative strength of the emission spectra at the peak wavelength of 450nm of the LED of this implementation was 1.1. 結果を表1にまとめた。 The results are summarized in Table 1.

(実施例3) (Example 3)
本実施例は、上記実施形態7に対応する実施例である。 This embodiment is an example corresponding to the embodiment 7. 図2を参照して、図2(a)に示すように、下地基板1として厚さ400μmのGaN基板上に、マスク層2としてスパッタ法により厚さ50nmのSiO 2層を形成(第1工程)した後、フォトリソグラフィー法により、開口部間隔P wが400μmとなるように開口部幅W wが100μmの四角形状の開口部を設けた(第2工程)。 Referring to FIG. 2, as shown in FIG. 2 (a), the thickness 400μm of GaN substrate as the starting substrate 1, forming a SiO 2 layer having a thickness of 50nm by a sputtering method as a mask layer 2 (first step ), and then by photolithography, the opening width W w to opening distance P w is 400μm is provided a square-shaped opening of 100 [mu] m (the second step).

次に、図2(b)に示すように、HVPE法により、GaClガス流量が130sccm、NH 3ガス流量が6000sccm、成長温度が1050℃、成長時間が50分間(0.83時間)の条件で結晶を成長させたところ(第3工程)、マスク層2の開口部2a下に位置する下地基板1の開口面1a上および開口部2aを取り囲むマスク層の一部上面2b上に、III族窒化物半導体結晶基板11として300μm×300μm×厚さ85μmのGaN基板が得られた。 Next, as shown in FIG. 2 (b), by HVPE, GaCl gas flow rate 130 sccm, NH 3 gas flow rate 6000 sccm, under conditions of a growth temperature is 1050 ° C., the growth time is 50 minutes (0.83 hours) When a crystal was grown (third step), on a portion upper surface 2b on the open surface 1a of the starting substrate 1 located below the opening 2a of the mask layer 2 and the mask layer surrounding the opening 2a, III nitride 300μm × 300μm × GaN substrate having a thickness of 85μm as a thing semiconductor crystal substrate 11 is obtained. 続いて、MOCVD法により、上記III族窒化物半導体結晶基板11上に、実施例1と同様に、1層以上のIII族窒化物半導体結晶層12として、n型窒化物半導体結晶層21であるn型GaN層、発光層22であるIn 0.2 Ga 0.8 N層22aおよびAl 0.2 Ga 0.8 N層22b、p型窒化物半導体結晶層23であるp型GaN層を順次成長させた(第4工程)。 Subsequently, by MOCVD, on the group III nitride semiconductor crystal substrate 11, in the same manner as in Example 1, as a group III nitride semiconductor crystal layer 12 of one or more layers, where n-type nitride semiconductor crystal layer 21 n-type GaN layer, a light-emitting layer 22 in 0.2 Ga 0.8 n layer 22a and the Al 0.2 Ga 0.8 n layer 22b, and the p-type GaN layer which is a p-type nitride semiconductor crystal layer 23 are sequentially grown (step 4) .

次に、図示はしないが、p型窒化物半導体結晶層23の上面に厚さ100nmのp側電極を形成した(第5工程)後、図1(c)に示すように、フッ酸水溶液(フッ酸:1質量%)に浸漬してマスク層2をエッチングにより除去した(第6工程)後、KOH水溶液(KOH:5質量%)に浸漬してIII族窒化物半導体結晶10の下地基板1に接する下面10a(窒素元素からなる原子面)をエッチングすることにより、III族窒化物半導体結晶10と下地基板1とを分離した(第7工程)。 Next, although not shown, after the p-side electrode was formed in a thickness of 100nm on the upper surface of the p-type nitride semiconductor crystal layer 23 (fifth step), as shown in FIG. 1 (c), an aqueous solution of hydrofluoric acid ( hydrofluoric acid: 1 after immersed in mass%) of the mask layer 2 is removed by etching (sixth step), KOH solution (KOH: 5 base substrate was immersed in mass%) III nitride semiconductor crystal 10 1 lower surface 10a in contact with by etching the (atomic surface made of elemental nitrogen), were separated and the underlying substrate 1 III nitride semiconductor crystal 10 (7th step). さらに、図示はしないが、III族窒化物半導体結晶10におけるGaN基板の下面の中央部に直径80μm×厚さ100nmのn側電極を形成して(第8工程)、本実施例のLEDを得た。 Furthermore, resulting although not shown, to form an n-side electrode with a diameter of 80 [mu] m × thickness 100nm in a central portion of the lower surface of the GaN substrate of the Group III nitride semiconductor crystal 10 (8th Step), the LED of this embodiment It was. 本LEDにおけるGaN基板の裏面の凹凸表面の表面粗さR PVは1.5μmであった。 Surface roughness R PV of the rear surface having peaks and valleys of the GaN substrate of this LED was 1.5 [mu] m. 比較例1のLEDのピーク波長450nmにおける発光スペクトルの単位面積当たりの強度を1.0とするとき、本実施例のLEDのピーク波長450nmにおける発光スペクトルの相対強度は1.1であった。 When the intensity per unit area of ​​the emission spectrum of the LED having a peak wavelength of 450nm of Comparative Example 1 and 1.0, the relative strength of the emission spectra at the peak wavelength of 450nm of the LED of this implementation was 1.1. 結果を表1にまとめた。 The results are summarized in Table 1.

(実施例4) (Example 4)
本実施例は、上記実施形態8に対応する実施例である。 This embodiment is an example corresponding to the eighth embodiment. 図3を参照して、図3(a)に示すように、下地基板1として厚さ350μmのサファイア基板上に、マスク層2としてスパッタ法により厚さ50nmのSiO 2層を形成(第1工程)した後、フォトリソグラフィー法により、開口部間隔P wが4000μmとなるように開口部幅W wが3000μmの四角形状の開口部を設けた(第2工程)。 Referring to FIG. 3, as shown in FIG. 3 (a), the thickness of 350μm of sapphire substrate as a base substrate 1, forming a SiO 2 layer having a thickness of 50nm by a sputtering method as a mask layer 2 (first step ), and then by photolithography, the opening width W w to opening distance P w is 4000μm is provided a square-shaped opening of 3000 .mu.m (second step).

次に、図3(b)に示すように、HVPE法により、GaClガス流量が110sccm、NH 3ガス流量が6000sccm、成長温度が980℃、成長時間が5時間の条件で結晶を成長させたところ(第3工程)、下地基板1の開口面1a上にIII族窒化物半導体結晶基板11として3000μm×3000μm×厚さ400μmのGaN基板が得られ、マスク層2上にIII族窒化物半導体極性反転結晶3として極性反転GaN層が得られた。 Next, as shown in FIG. 3 (b), by HVPE, GaCl gas flow rate 110 sccm, NH 3 gas flow rate 6000 sccm, growth temperature 980 ° C., where the growth time a crystal was grown under the conditions of 5 hours (third step), GaN substrates of 3000 .mu.m × 3000 .mu.m × thickness 400μm is obtained as a group III nitride semiconductor crystal substrate 11 on the open surface 1a of the starting substrate 1, III-nitride semiconductor polarity inversion on the mask layer 2 polarity inversion GaN layer as a crystal 3 was obtained. 続いて、MOCVD法により、上記III族窒化物半導体結晶基板11上に、実施例1と同様に、1層以上のIII族窒化物半導体結晶層12として、n型窒化物半導体結晶層21であるn型GaN層、発光層22であるIn 0.2 Ga 0.8 N層22aおよびAl 0.2 Ga 0.8 N層22b、p型窒化物半導体結晶層23であるp型GaN層を順次成長させた(第4工程)。 Subsequently, by MOCVD, on the group III nitride semiconductor crystal substrate 11, in the same manner as in Example 1, as a group III nitride semiconductor crystal layer 12 of one or more layers, where n-type nitride semiconductor crystal layer 21 n-type GaN layer, a light-emitting layer 22 in 0.2 Ga 0.8 n layer 22a and the Al 0.2 Ga 0.8 n layer 22b, and the p-type GaN layer which is a p-type nitride semiconductor crystal layer 23 are sequentially grown (step 4) .

次に、図示はしないが、p型窒化物半導体結晶層23の上面に厚さ100nmのp側電極を形成した(第5工程)後、図1(c)に示すように、KOH水溶液(KOH:5質量%)に浸漬してIII族窒化物半導体極性反転結晶層3を上面3bである窒素元素からなる原子面の方からエッチングにより除去した(第6工程)後、フッ酸水溶液(フッ酸:1質量%)に浸漬してマスク層2をエッチングにより除去した(第7工程)後、KOH水溶液(KOH:5質量%)に浸漬してIII族窒化物半導体結晶10の下地基板1に接する下面10a(窒素元素からなる原子面)をエッチングすることにより、III族窒化物半導体結晶10と下地基板1とを分離した(第8工程)。 Next, although not shown, after the p-side electrode was formed in a thickness of 100nm on the upper surface of the p-type nitride semiconductor crystal layer 23 (fifth step), as shown in FIG. 1 (c), KOH solution (KOH : after the was immersed in 5 wt%) III-nitride semiconductor polarity reversed crystal layer 3 is removed by etching from the side of the atomic surface made of elemental nitrogen is a top 3b (sixth step), an aqueous solution of hydrofluoric acid (hydrofluoric acid : after the mask layer 2 was immersed and etched away 1 wt%) (seventh step), KOH solution (KOH: was immersed in 5 wt%) in contact with the starting substrate 1 of the group III nitride semiconductor crystal 10 by etching the lower surface 10a (atomic surface made of elemental nitrogen), it was separated and the underlying substrate 1 III nitride semiconductor crystal 10 (8th step). さらに、図示はしないが、III族窒化物半導体結晶10におけるGaN基板の下面の中央部に直径80μm×厚さ100nmのn側電極を形成して(第9工程)、本実施例のLEDを得た。 Furthermore, resulting although not shown, to form an n-side electrode with a diameter of 80 [mu] m × thickness 100nm in a central portion of the lower surface of the GaN substrate of the Group III nitride semiconductor crystal 10 (9th Step), the LED of this embodiment It was. 本LEDにおけるGaN基板の裏面の凹凸表面の表面粗さR PVは15μmであった。 Surface roughness R PV of the rear surface having peaks and valleys of the GaN substrate of this LED was 15 [mu] m. 比較例1のLEDのピーク波長450nmにおける発光スペクトルの単位面積当たりの強度を1.0とするとき、本実施例のLEDのピーク波長450nmにおける発光スペクトルの相対強度は1.2であった。 When the intensity per unit area of ​​the emission spectrum of the LED having a peak wavelength of 450nm of Comparative Example 1 and 1.0, the relative strength of the emission spectra at the peak wavelength of 450nm of the LED of this implementation was 1.2. 結果を表1にまとめた。 The results are summarized in Table 1.

(実施例5) (Example 5)
本実施例は、上記実施形態6に対応する実施例であり、下地基板として厚さ300μmのSi基板を用いたこと、III族窒化物半導体結晶基板11の成長において、HVPE法により、AlCl 3ガス流量が150sccm、NH 3ガス流量が7000sccm、成長温度が1050℃、成長時間が30分間(0.5時間)の条件で結晶を成長させて、400μm×400μm×厚さ15μmのAlN基板を得たこと、III族窒化物半導体結晶と下地基板との分離を、下地基板であるSi基板をフッ酸−硝酸水溶液(フッ酸:1質量%、硝酸:1質量%)でエッチングにより除去することにより行なったこと以外は、実施例1と同様にLEDを作製した。 This embodiment is an example corresponding to the embodiment 6, for the use of the Si substrate having a thickness of 300μm as a base substrate, in the growth of the group III nitride semiconductor crystal substrate 11 by the HVPE method, AlCl 3 gas flow rate 150 sccm, NH 3 gas flow rate 7000 sccm, growth temperature 1050 ° C., the crystals grown in the conditions of growth time 30 minutes (0.5 hours) to obtain an AlN substrate of 400 [mu] m × 400 [mu] m × thickness 15μm made is removed by etching in (1 wt%: 1% by weight, nitric hydrofluoric acid) aqueous nitric acid solution - that the separation of the group III nitride semiconductor crystal and the underlying substrate, hydrofluoric acid Si substrate as the base substrate was except that, an LED was formed in the same manner as in example 1. したがって、本実施例におけるLED製作の全工程数は7であった。 Therefore, the total number of process steps to fabricate the LED of this implementation was 7. 本LEDにおけるAlN基板の裏面の凹凸表面の表面粗さR PVは0.0 Surface roughness R PV of the rear surface having peaks and valleys of the AlN substrate of this LED 0.0
21μmであった。 It was 21μm. 比較例1のLEDのピーク波長450nmにおける発光スペクトルの単位面積当たりの強度を1.0とするとき、本実施例のLEDのピーク波長450nmにおける発光スペクトルの相対強度は1.2であった。 When the intensity per unit area of ​​the emission spectrum of the LED having a peak wavelength of 450nm of Comparative Example 1 and 1.0, the relative strength of the emission spectra at the peak wavelength of 450nm of the LED of this implementation was 1.2. 結果を表1にまとめた。 The results are summarized in Table 1.

(実施例6) (Example 6)
本実施例は、上記実施形態6に対応する実施例であり、下地基板として厚さ300μmのAlN基板を用いたこと、III族窒化物半導体結晶基板11の成長において、HVPE法により、InCl 3ガス流量が20sccm、GaClガス流量が70sccm、NH 3ガス流量が7500sccm、成長温度が880℃、成長時間が1時間の条件で結晶を成長させて、400μm×400μm×厚さ15μmのIn 0.1 Ga 0.9 N基板を得たこと以外は、実施例1と同様にLEDを作製した。 This embodiment is an example corresponding to the embodiment 6, for the use of the AlN substrate having a thickness of 300μm as a base substrate, in the growth of the group III nitride semiconductor crystal substrate 11 by the HVPE method, InCl 3 gas flow rate 20 sccm, GaCl gas flow rate 70 sccm, NH 3 gas flow rate 7500Sccm, growth temperature 880 ° C., growth time to grow crystals under conditions of 1 hour, the 400 [mu] m × 400 [mu] m × thickness 15μm in 0.1 Ga 0.9 N except that to obtain a substrate, an LED was formed in the same manner as in example 1. したがって、本実施例におけるLED製作の全工程数は7であった。 Therefore, the total number of process steps to fabricate the LED of this implementation was 7. 本LEDにおけるIn 0.1 Ga 0.9 N基板の裏面の凹凸表面の表面粗さR PVは0.33μmであった。 Surface roughness R PV of In 0.1 Ga 0.9 N rear surface having peaks and valleys of the substrate of this LED was 0.33 .mu.m. 比較例1のLEDのピーク波長450nmにおける発光スペクトルの単位面積当たりの強度を1.0とするとき、本実施例のLEDのピーク波長450nmにおける発光スペクトルの相対強度は1.0であった。 When the intensity per unit area of ​​the emission spectrum of the LED having a peak wavelength of 450nm of Comparative Example 1 and 1.0, the relative strength of the emission spectra at the peak wavelength of 450nm of the LED of this implementation was 1.0. 結果を表1にまとめた。 The results are summarized in Table 1.

(実施例7) (Example 7)
本実施例は、上記実施形態7に対応する実施例であり、下地基板として厚さ300μmのSiC基板を用いたこと、III族窒化物半導体結晶基板11の成長において、HVPE法により、AlCl 3ガス流量が60sccm、GaClガス流量が70sccm、NH 3ガス分圧が8000sccm、成長温度が1050℃、成長時間が1.5時間の条件で結晶を成長させて、300μm×300μm×厚さ85μmのAl 0.4 Ga 0.6 N基板を得たこと以外は、実施例3と同様にLEDを作製した。 This embodiment is an example corresponding to the embodiment 7, for the use of the SiC substrate having a thickness of 300μm as a base substrate, in the growth of the group III nitride semiconductor crystal substrate 11 by the HVPE method, AlCl 3 gas flow rate 60 sccm, GaCl gas flow rate 70 sccm, NH 3 gas partial pressure 8000 sccm, growth temperature 1050 ° C., growth time to grow crystals under conditions of 1.5 hour, Al 0.4 of 300 [mu] m × 300 [mu] m × thickness 85μm except that to obtain a Ga 0.6 N substrate, an LED was formed in the same manner as in example 3. したがって、本実施例におけるLED製作の全工程数は8であった。 Therefore, the total number of process steps to fabricate the LED of this implementation was eight. 本LEDにおけるAl 0.4 Ga 0.6 N基板の裏面の凹凸表面の表面粗さR PVは3.1μmであった。 Surface roughness R PV of Al 0.4 Ga 0.6 N rear surface having peaks and valleys of the substrate of this LED was 3.1 .mu.m. 比較例1のLEDのピーク波長450nmにおける発光スペクトルの単位面積当たりの強度を1.0とするとき、本実施例のLEDのピーク波長450nmにおける発光スペクトルの相対強度は1.3であった。 When the intensity per unit area of ​​the emission spectrum of the LED having a peak wavelength of 450nm of Comparative Example 1 and 1.0, the relative strength of the emission spectra at the peak wavelength of 450nm of the LED of this implementation was 1.3. 結果を表1にまとめた。 The results are summarized in Table 1.

(実施例8) (Example 8)
本実施例は、上記実施形態10aに対応する実施例である。 This embodiment is an example corresponding to the embodiment 10a. すなわち、図6を参照して、図6(a)に示すように、下地基板1である厚さ300μmのサファイア基板1上に、種結晶4として200μm×200μm×厚さ100μmのAlN微結晶を配置した(第1工程)。 That is, referring to FIG. 6, as shown in FIG. 6 (a), on a sapphire substrate 1 having a thickness of 300μm as a base substrate 1, the AlN crystallites of 200 [mu] m × 200 [mu] m × thickness 100μm as the seed crystal 4 the placed (first step). 次に、図6(b)に示すように、このAlN微結晶を核として、HVPE法により、AlCl 3ガス流量が90sccm、NH 3ガス流量が8000sccm、成長温度が1050℃、成長時間が7時間の条件で結晶を成長させたところ(第3工程)、III族窒化物半導体結晶基板11として1000μm×1000μm×厚さ400μmのAlN基板が得られた。 Next, as shown in FIG. 6 (b), the AlN crystallites as nuclei, by HVPE, AlCl 3 gas flow rate 90 sccm, NH 3 gas flow rate 8000 sccm, growth temperature 1050 ° C., the growth time is 7 hours When in conditions a crystal was grown (third step), AlN substrate 1000 .mu.m × 1000 .mu.m × thickness 400μm as a group III nitride semiconductor crystal substrate 11 is obtained. 続いて、MOCVD法により、上記III族窒化物半導体結晶基板11上に、実施例1と同様に、1層以上のIII族窒化物半導体結晶層12として、n型窒化物半導体結晶層21であるn型GaN層、発光層22であるIn 0.2 Ga 0.8 N層22aおよびAl 0.2 Ga 0.8 N層22b、p型窒化物半導体結晶層23であるp型GaN層を順次成長させた(第4工程)。 Subsequently, by MOCVD, on the group III nitride semiconductor crystal substrate 11, in the same manner as in Example 1, as a group III nitride semiconductor crystal layer 12 of one or more layers, where n-type nitride semiconductor crystal layer 21 n-type GaN layer, a light-emitting layer 22 in 0.2 Ga 0.8 n layer 22a and the Al 0.2 Ga 0.8 n layer 22b, and the p-type GaN layer which is a p-type nitride semiconductor crystal layer 23 are sequentially grown (step 4) .

次に、図示はしないが、p型窒化物半導体結晶層23の上面に厚さ100nmのp側電極を形成した(第5工程)後、図6(c)に示すように、III族窒化物半導体結晶10に少しの力を加えて、下地基板1からIII族窒化物半導体結晶10を分離した(第6工程)。 Next, although not shown, after the p-side electrode was formed in a thickness of 100nm on the upper surface of the p-type nitride semiconductor crystal layer 23 (fifth step), as shown in FIG. 6 (c), III-nitride in addition a small force to the semiconductor crystal 10 to separate the group III nitride semiconductor crystal 10 from the starting substrate 1 (6th step). さらに、図示はしないが、III族窒化物半導体結晶10におけるGaN基板の下面の中央部に直径80μm×厚さ100nmのn側電極を形成して(第7工程)、本実施例のLEDを得た。 Furthermore, resulting although not shown, to form an n-side electrode with a diameter of 80 [mu] m × thickness 100nm in a central portion of the lower surface of the GaN substrate of the Group III nitride semiconductor crystal 10 (step 7), the LED of this embodiment It was. 本LEDにおけるAlN基板の裏面の凹凸表面の表面粗さR PVは0.014μmであった。 Surface roughness R PV of the rear surface having peaks and valleys of the AlN substrate of this LED was 0.014 .mu.m. 比較例1のLEDのピーク波長450nmにおける発光スペクトルの単位面積当たりの強度を1.0とするとき、本実施例のLEDのピーク波長450nmにおける発光スペクトルの相対強度は1.0であった。 When the intensity per unit area of ​​the emission spectrum of the LED having a peak wavelength of 450nm of Comparative Example 1 and 1.0, the relative strength of the emission spectra at the peak wavelength of 450nm of the LED of this implementation was 1.0. 結果を表2にまとめた。 The results are summarized in Table 2.

(実施例9) (Example 9)
本実施例は、上記実施形態10aに対応する実施例であり、下地基板として厚さ300μmのSi基板を用いたこと、種結晶として80μm×80μm×厚さ50μm程度のGaN微結晶を設置したこと、このGaN微結晶を核としてHVPE法により、GaClガス流量が80sccm、NH 3ガス流量が6000sccm、成長温度が1050℃、成長時間が5時間の条件で結晶を成長させてIII族窒化物半導体結晶基板11として700μm×700μm×厚さ300μmのAlN基板を得たこと以外は、実施例8と同様にLEDを作製した。 This embodiment is an example corresponding to the embodiment 10a, for the use of the Si substrate having a thickness of 300μm as a base substrate, that were placed 80 [mu] m × 80 [mu] m × thickness 50μm approximately GaN microcrystal as seed crystals , by HVPE the GaN microcrystal as nuclei, GaCl gas flow rate 80 sccm, NH 3 gas flow rate 6000 sccm, growth temperature 1050 ° C., the growth time by growing crystals under conditions of 5 hours III nitride semiconductor crystal except that to obtain an AlN substrate of 700 .mu.m × 700 .mu.m × thickness 300μm as the substrate 11, an LED was formed in the same manner as in example 8. したがって、本実施例におけるLED製作の全工程数は7であった。 Therefore, the total number of process steps to fabricate the LED of this implementation was 7. 本LEDにおけるGaN基板の裏面の凹凸表面の表面粗さR PVは0.018μmであった。 Surface roughness R PV of the rear surface having peaks and valleys of the GaN substrate of this LED was 0.018Myuemu. 比較例1のLEDのピーク波長450nmにおける発光スペクトルの単位面積当たりの強度を1.0とするとき、本実施例のLEDのピーク波長450nmにおける発光スペクトルの相対強度は1.0であった。 When the intensity per unit area of ​​the emission spectrum of the LED having a peak wavelength of 450nm of Comparative Example 1 and 1.0, the relative strength of the emission spectra at the peak wavelength of 450nm of the LED of this implementation was 1.0. 結果を表2にまとめた。 The results are summarized in Table 2.

表1および表2より明らかなように、LEDの発光特性を損なうことなく、LEDの従来の製造方法における11の工程を、本発明にかかる製造方法においては、実施形態6および実施形態10の場合では7の工程に、実施形態7の場合では8の工程に、実施形態8の場合では9の工程に、それぞれ工程数を少なくすることにより、LEDのより効率的な製造が可能となった。 Table 1 and as is clear from Table 2, without impairing the light emission characteristics of the LED, the 11 steps in the conventional manufacturing method of the LED, in the manufacturing method according to the present invention, in the embodiment 6 and embodiment 10 in the seventh step, the eighth step in the case of the embodiment 7, the ninth step in the case of the embodiment 8, by reducing the number of steps each, has enabled more efficient production the LED.

(実施例9−2) (Example 9-2)
本実施例は、上記実施形態10bに対応する実施例であり、図7(a)に示すように、直径5.08cm(2インチ)の(0001)サファイア基板上に、下地III族窒化物結晶9であるGaN結晶をHVPE法を用いて10μm成長させた後(第1工程)、マスク層としてスパッタ法を用いて厚さ50μmのSiO 2層を形成し、マスク部幅W Mが1500μm、マスク部間隔P Mが3000umとなるようにマスク部2pを作製(第2工程)した。 This embodiment is an example corresponding to the embodiment 10b, as shown in FIG. 7 (a), (0001) sapphire substrate having a diameter of 5.08 cm (2 inches), starting Group III nitride crystal after 10μm grown using HVPE method the GaN crystal is 9 (first step) by sputtering to form an SiO 2 layer having a thickness of 50μm as a mask layer, the mask portion width W M is 1500 .mu.m, the mask part interval P M has to prepare a mask portion 2p so that 3000Um (second step).

次に、図7(b)に示すように、リン酸+硫酸の混酸液中250℃でエッチングを行い、開口部2a下に位置するGaN結晶(下地III族窒化物結晶9a)を除去(第3工程)した。 Next, as shown in FIG. 7 (b), the etching is executed by a mixed acid solution 250 ° C. of phosphoric acid and sulfuric acid, removal of the GaN crystal (starting Group III nitride crystal 9a) located below the opening 2a (second 3 steps) was. 次いで、図7(c)に示すように、フッ酸中でSiO 2部2pの除去(第4工程)を行ない、残った下地III族窒化物結晶であるGaN結晶を種結晶4としてサファイア基板上に配置した。 Then, 7 as shown in (c), subjected to removal of the SiO 2 parts 2p in hydrofluoric acid (4th Step), the remaining starting Group III sapphire substrate a GaN crystal as a seed crystal 4 is a nitride crystal It was placed in.

次に、このGaN結晶(種結晶4)を核として、実施例9と同様にして、HVPE法を用いてIII族窒化物半導体結晶基板11である2000μm×2000μm×厚さ200μmのGaN結晶基板を成長させた(第5工程)後、このGaN結晶基板上にMOCVDを用いてIII族窒化物半導体結晶層12を成長させ(第6工程)、p側電極を形成(第7工程)した後、実施例1と同様にレーザを用いてIII族窒化物半導体結晶10と種結晶4とを分離(第8工程)した後、n側電極を形成(第9工程)して、LEDを得た。 Next, the GaN crystal (seed crystal 4) as a core, in the same manner as in Example 9, the GaN crystal substrate 2000 .mu.m × 2000 .mu.m × thickness 200μm is a group III nitride semiconductor crystal substrate 11 using the HVPE method after grown (step 5), by using this MOCVD on GaN crystal substrate by growing a group III nitride semiconductor crystal layer 12 (sixth step), forming a p-side electrode (seventh step), and then, after the same manner as in example 1 separating the group III nitride semiconductor crystal 10 and the seed crystal 4 with a laser (step 8), an n-side electrode (ninth step) to obtain a LED. したがって、本実施例におけるLED製作の全工程数は9であった。 Therefore, the total number of process steps to fabricate the LED of this implementation was 9. 本LEDにおけるGaN基板の裏面の凹凸表面の表面粗さR PVは、0.063μmであった。 Surface roughness R PV of the rear surface having peaks and valleys of the GaN substrate of this LED was 0.063Myuemu. 比較例1のLEDのピーク波長450nmにおける発光スペクトルの単位面積当たりの強度を1.0とするとき、本実施例のLEDのピーク波長450nmにおける発光スペクトルの相対強度は1.2であった。 When the intensity per unit area of ​​the emission spectrum of the LED having a peak wavelength of 450nm of Comparative Example 1 and 1.0, the relative strength of the emission spectra at the peak wavelength of 450nm of the LED of this implementation was 1.2.

本発明にかかるIII族窒化物半導体結晶の製造方法によると、直接半導体デバイス程度の大きさのIII族窒化物半導体結晶を作製することができるため、従来の半導体デバイスの製造の際に必要であったIII族窒化物半導体結晶のスライス、研磨およびチップ化の各工程を不要とし、さらに効率の高いIII族窒化物半導体デバイスの製造が可能となった。 According to the manufacturing method of a group III nitride semiconductor crystal according to the present invention, it is possible to produce a direct order of a semiconductor device the size of the group III nitride semiconductor crystal, a necessary in the preparation of a conventional semiconductor device group III nitride semiconductor crystal slices, each step of polishing and chipped unnecessary, has become possible to further production of high III-nitride semiconductor device efficiency.

さらに、以下の実施例10〜実施例45および比較例2により、本発明にかかるIII族窒化物半導体デバイスの製造方法において、より好ましい製造条件について検討する。 Furthermore, the Examples 10 to 45 and Comparative Example 2 below, in the manufacturing method of a group III nitride semiconductor device according to the present invention, will be discussed more preferable manufacturing conditions. なお、実施例10〜実施例38、実施例42〜実施例45はいずれも上記実施形態6に対応するものである。 Note that Examples 10 to 38, none of the examples 42 to Example 45 which corresponds to the sixth embodiment. 実施例39〜実施例41はいずれも上記実施形態9に対応するものである。 Both Example 39 to Example 41 which corresponds to the embodiment 9.

(実施例10) (Example 10)
図1を参照して、下地基板1として直径5.08cm×厚さ400μmのサファイア基板上に、実施例1と同様の方法で、マスク層として厚さ50nmのSiO 2層を形成し、開口部間隔P Wが260μmで開口部幅W Wが230μmである開口部を設けた。 Referring to FIG. 1, on a sapphire substrate having a diameter of 5.08 cm × thickness 400μm as a base substrate 1 in the same manner as in Example 1, to form a SiO 2 layer having a thickness of 50nm as a mask layer, the openings interval P W openings width W W at 260μm is provided with an opening portion is 230 .mu.m. 次に、HVPE法により表3に示す条件でサファイア基板の開口面上にIII族窒化物半導体結晶基板としてクラックを発生させることなくGaN基板を成長させた。 Next, GaN was grown substrate without causing cracks as a Group III nitride semiconductor crystal substrate on the opening surface of the sapphire substrate under the conditions shown in Table 3 by HVPE. 次に、実施例1と同様にして、このGaN基板上に、MOCVD法により、1層以上のIII族窒化物半導体結晶層12として、n型III族窒化物半導体結晶層21である厚さ5μmのn型GaN層、発光層22である厚さ3nmのIn 0.2 Ga 0.8 N層22aおよび厚さ60nmのAl 0.2 Ga 0.8 N層22b、p型III族窒化物半導体結晶層23である厚さ150nmのp型GaN層を順次成長させた。 Next, in the same manner as in Example 1, on a GaN substrate by MOCVD, as one or more layers of group III nitride semiconductor crystal layer 12, a thickness of 5μm, which is an n-type Group III nitride semiconductor crystal layer 21 n-type GaN layer, an in 0.2 Ga 0.8 n layer 22a and a thickness of 60nm Al 0.2 Ga 0.8 n layer 22b having a thickness of 3nm is a light-emitting layer 22, a thickness of 150nm which is a p-type group III nitride semiconductor crystal layer 23 the p-type GaN layer was successively grown. 次に、実施例1と同様にして、p側電極の形成、III族窒化物半導体結晶と下地基板との分離、n側電極の形成を行い、LEDを得た。 Next, in the same manner as in Example 1, the formation of p-side electrodes, separation of the group III nitride semiconductor crystal and the underlying substrate, perform formation of the n-side electrode, to obtain a LED. このLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of the LED was evaluated. 結果を表3にまとめた。 The results are summarized in Table 3.

ここで、本実施例においては、表3に示すように、III族窒化物半導体結晶基板11について、結晶成長速度は8μm/hr、不純物濃度はSiが6×10 19 cm -3 、主面の面方位は(0001)、基板の主面と(0001)面とのオフ角は8°であった。 In the present embodiment, as shown in Table 3, the group III nitride semiconductor crystal substrate 11, crystal growth rate 8 [mu] m / hr, impurity concentration of Si is 6 × 10 19 cm -3, the main surface of the plane orientation (0001), the off angle between the principal plane of the substrate and the (0001) plane was 8 °. 結果を表3にまとめた。 The results are summarized in Table 3.

(比較例2) (Comparative Example 2)
本比較例は、下地基板上に下地層として厚さ2μmのGaN層を形成した後、実施例10と同様の方法で、マスク層として厚さ50nmのSiO 2層を形成し、開口部間隔P Wが260μmで開口部幅W Wが230μmである開口部を設けた。 This comparative example, after forming a GaN layer having a thickness of 2μm as a base layer on a base substrate, in the same manner as in Example 10, to form a SiO 2 layer having a thickness of 50nm as a mask layer, the opening pitch P W is opening width W W were provided with an opening portion is 230μm at 260 .mu.m. その後、原料ガス流量はGaClを80sccm、NH 3を6000sccmとし、結晶成長時間を1.33時間、結晶成長速度を60μm/hr、不純物濃度をSiが4×10 18 cm -3とした以外は、実施例10と同様にして、III族窒化物結晶基板たるGaN基板を成長させた。 Thereafter, the raw material gas flow rate 80sccm the GaCl, the NH 3 and 6000 sccm, 1.33 hours crystal growth time, except that the crystal growth rate 60 [mu] m / hr, an impurity concentration Si is a 4 × 10 18 cm -3 is in the same manner as in example 10, it was grown III nitride crystal substrate serving as a GaN substrate. このGaN基板にはクラックが発生し、このGaN基板上にIII族窒化物半導体結晶層を成長させることはできず、LEDが得られなかった。 The cracks are generated in the GaN substrate, it is impossible to grow a group III nitride semiconductor crystal layer on the GaN substrate, LED could not be obtained. 結果を表3にまとめた。 The results are summarized in Table 3.

比較例2における下地層は、III族窒化物半導体結晶の成長および下地基板との分離を容易にするためのものであるが、この下地層にマスク層を形成する際に下地層に欠陥が導入され、下地層上に形成される結晶にクラックが発生するものと考えられる。 The underlayer in Comparative Example 2, but is intended to facilitate the separation of the growth and the underlying substrate of the Group III nitride semiconductor crystal, defects introduced into the base layer when forming a mask layer on the underlayer is believed that cracks in the crystal formed on the underlying layer. したがって、実施例10に示すように、下地基板の開口面上に直接III族窒化物結晶を成長させることによりクラックの発生を抑制することができる。 Accordingly, as shown in Example 10, it is possible to suppress the occurrence of cracks by growing directly III nitride crystal onto the opening surface of the underlying substrate.

(実施例11〜実施例14) (Examples 11 to 14)
実施例11〜実施例14では、マスク層の開口部の間隔および幅、原料ガスであるGaClの流量、III族窒化物半導体結晶基板の成長時間および成長速度をそれぞれ表4に示すものとした以外は、実施例10と同様にして、LEDを作製した。 In Examples 11 to 14, except that the spacing and width of the opening of the mask layer, the GaCl as a raw material gas flow rate, and indicates the growth time of the group III nitride semiconductor crystal substrate and the growth rate in Tables 4 , the same procedure as in example 10 to prepare a LED. これらのLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of these LED was evaluated. 結果を表4にまとめた。 The results are summarized in Table 4. 実施例11〜実施例14においては、III族窒化物半導体結晶基板の成長速度に着目した。 In Examples 11 to 14, focusing on the growth rate of the Group III nitride semiconductor crystal substrate.

表3の実施例10と表4の実施例11〜実施例14とを対比すると明らかなように、III族窒化物半導体結晶基板の成長速度を10μm/hr以上300μm/hr以下とすることにより、クラックを発生させることなく幅が2000μmの大きなIII族窒化物半導体結晶基板が得られた。 In comparison Example 10 of Table 3 and the Examples 11 to 14 in Table 4 As is apparent, by the growth rate of the Group III nitride semiconductor crystal substrate than 10 [mu] m / hr or more 300 [mu] m / hr, width without causing cracks large group III nitride semiconductor crystal substrate of 2000μm were obtained. 特に、III族窒化物半導体結晶基板の成長速度を30μm/hr以上250μm/hr以下とすることにより、実施例14のようにクラックを発生させることなく幅が4000μmの大きなIII族窒化物半導体結晶基板が得られた。 In particular, the group III by the growth rate of the nitride semiconductor crystal substrate and 30 [mu] m / hr or more 250 [mu] m / hr or less, large Group III nitride semiconductor crystal substrate having a width no 4000μm causing cracking as in Example 14 was gotten.

(実施例15〜実施例18) (Examples 15 to 18)
実施例15〜実施例18では、マスク層の開口部の間隔および幅、不純物の濃度をそれぞれ表5に示すものとした以外は、実施例10と同様にして、LEDを作製した。 In Examples 15 to 18, except that as shown in Tables 5 opening of the spacing and width, the concentration of impurities in the mask layer, in the same manner as in Example 10 to prepare a LED. これらのLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of these LED was evaluated. 結果を表5にまとめた。 The results are summarized in Table 5. 実施例15〜実施例18においては、III族窒化物半導体結晶基板の不純物濃度に着目した。 In Examples 15 to 18, focusing on the impurity concentration of the Group III nitride semiconductor crystal substrate.

表3の実施例10と表5の実施例15〜実施例18とを対比すると明らかなように、III族窒化物結晶基板の不純物濃度を5×10 19 cm -3以下することにより、クラックを発生させることなく幅が2000μmの大きなIII族窒化物半導体結晶基板が得られた。 By comparing the Examples 15 to 18 Example 10 and Table 5 Table 3 As is apparent, by the impurity concentration of the Group III nitride crystal substrate 5 × 10 19 cm -3 or less, the crack width without generating the large group III nitride semiconductor crystal substrate of 2000μm were obtained. 特に、III族窒化物半導体結晶基板の不純物濃度を9×10 18 cm -3以下とすることにより、実施例18のようにクラックを発生させることなく幅が4000μmの大きなIII族窒化物半導体結晶基板が得られた。 In particular, the group III by the impurity concentration of the nitride semiconductor crystal substrate to 9 × 10 18 cm -3 or less, large Group III nitride semiconductor crystal substrate having a width no 4000μm causing cracking as in Example 18 was gotten.

(実施例19〜実施例22) (Example 19 to Example 22)
実施例19〜実施例22では、マスク層の開口部の間隔および幅、下地基板の主面と(0001)面とのオフ角をそれぞれ表6に示すものとした以外は、実施例10と同様にして、LEDを作製した。 Example 19 Example 22, except for using as indicating the pitch and the width of portions of the mask layer, the base substrate principal face and the (0001) plane of the off-angle in Tables 6, similarly to Example 10 There was to prepare a LED. これらのLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of these LED was evaluated. 結果を表6にまとめた。 The results are summarized in Table 6. 実施例19〜実施例22においては、III族窒化物半導体結晶基板の主面と(0001)面とのオフ角に着目した。 In Example 19 Example 22 was focused on the off angle between the principal face and the (0001) face of the Group III nitride semiconductor crystal substrate.

表3の実施例10と表6の実施例19〜実施例22とを対比すると明らかなように、III族窒化物結晶基板の主面と(0001)面とのオフ角を0°以上4°以下とすることにより、クラックを発生させることなく幅が2000μmの大きなIII族窒化物半導体結晶基板が得られた。 In comparison Example 10 of Table 3 and Example 19 to Example 22 of Table 6 As is apparent, the off angle 0 ° or 4 ° of the principal surface and (0001) face of the Group III nitride crystal substrate with less, width without causing cracks large group III nitride semiconductor crystal substrate of 2000μm were obtained. 特に、上記オフ角を3°以下とすることにより、実施例22のようにクラックを発生させることなく幅が4000μmの大きなIII族窒化物半導体結晶基板が得られた。 In particular, by a 3 ° or less the off-angle, width without generating cracks is large Group III nitride semiconductor crystal substrate of 4000μm were obtained as in Example 22.

(実施例23〜実施例25) (Example 23 to Example 25)
実施例23〜実施例25では、マスク層の開口部の間隔および幅、原料ガスであるGaClの流量、III族窒化物半導体結晶基板の成長時間および成長速度、不純物の濃度、下地基板の主面と(0001)面とのオフ角をそれぞれ表7に示すものとした以外は、実施例10と同様にして、LEDを作製した。 Example 23 to Example 25, the spacing and width of the opening of the mask layer, the flow rate of the raw gas GaCl, the growth time of the group III nitride semiconductor crystal substrate and growth rate, impurity concentration, the major surface of the starting substrate except that as shown in tables 7 and off angle between the (0001) plane, in the same manner as in example 10 to prepare a LED. これらのLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of these LED was evaluated. 結果を表7にまとめた。 The results are summarized in Table 7. 実施例23〜実施例25においては、III族窒化物半導体結晶の成長速度、不純物濃度およびIII族窒化物半導体結晶基板の主面と(0001)面とのオフ角のうち少なくとも2条件の組み合わせに着目した。 In Example 23 to Example 25, the growth rate of the Group III nitride semiconductor crystal, the combination of at least two conditions out of the off angle between the principal surface of the impurity concentration and the Group III nitride semiconductor crystal substrate (0001) plane It focused.

表7から明らかなように、III族窒化物半導体結晶基板の成長速度が10μm/hr以上300μm以下、III族窒化物半導体結晶基板の不純物濃度が5×10 19 cm -3以下、III族窒化物結晶基板の主面と(0001)面とのオフ角が0°以上4°以下の少なくともいずれか2つの条件を組み合わせることにより、クラックを発生させることなく幅が15000μmの大きなIII族窒化物半導体結晶基板が得られた。 Table 7 As is evident, the growth rate of group III nitride semiconductor crystal substrate is 10 [mu] m / hr or more 300μm or less, the impurity concentration of the Group III nitride semiconductor crystal substrate is 5 × 10 19 cm -3 or less, III-nitride by combining at least any two conditions off-angle of 0 ° or 4 ° or less with the main surface of the crystal substrate and the (0001) plane, width without causing cracks of 15000μm large group III nitride semiconductor crystal board was obtained.

(実施例26〜実施例29) (Example 26 to Example 29)
実施例26〜実施例29では、マスク層の開口部の間隔および幅、原料ガスであるGaClの流量、III族窒化物半導体結晶基板の成長時間および成長速度、不純物の濃度、下地基板の主面と(0001)面とのオフ角をそれぞれ表8に示すものとした以外は、実施例10と同様にして、LEDを作製した。 Example 26 to Example 29, the spacing and width of the opening of the mask layer, the flow rate of the raw gas GaCl, the growth time of the group III nitride semiconductor crystal substrate and growth rate, impurity concentration, the major surface of the starting substrate except that as shown in tables 8 off angle between the (0001) plane, in the same manner as in example 10 to prepare a LED. これらのLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of these LED was evaluated. 結果を表8にまとめた。 The results are summarized in Table 8. 実施例26〜実施例29においては、III族窒化物半導体結晶の成長速度、不純物濃度およびIII族窒化物半導体結晶基板の主面と(0001)面とのオフ角の3つの条件の組み合わせに着目した。 In Example 26 to Example 29, focusing on the combination of the three conditions of the off angle between the growth rate of the Group III nitride semiconductor crystal, the principal surface of the impurity concentration and the Group III nitride semiconductor crystal substrate (0001) plane did.

表8から明らかなように、III族窒化物半導体結晶基板の成長速度が10μm/hr以上300μm以下、III族窒化物半導体結晶基板の不純物濃度が5×10 19 cm -3以下、III族窒化物結晶基板の主面と(0001)面とのオフ角が0°以上4°以下の3つの条件を組み合わせることにより、クラックを発生させることなく幅が25000μmの大きなIII族窒化物半導体結晶基板が得られた。 Table 8 As is evident, the growth rate of group III nitride semiconductor crystal substrate is 10 [mu] m / hr or more 300μm or less, the impurity concentration of the Group III nitride semiconductor crystal substrate is 5 × 10 19 cm -3 or less, III-nitride obtained by off angle between the principal face and the (0001) plane of the crystal substrate combine 0 ° or 4 ° following three conditions, width without generating cracks is large group III nitride semiconductor crystal substrate 25000μm obtained.

(実施例30、実施例31) (Example 30, Example 31)
実施例30、実施例31では、下地基板として直径が10.08cmのシリコン基板(主面の面方位は(111))を用いたこと、マスク層の開口部の間隔および幅、原料ガスであるGaClの流量、III族窒化物半導体結晶基板の成長時間および成長速度、不純物の濃度、下地基板の主面と(111)面とのオフ角をそれぞれ表9に示すものとした以外は、実施例10と同様にして、LEDを作製した。 Example 30, Example 31, the diameter as an underlying substrate is a silicon substrate 10.08Cm (plane orientation of main surface of (111)) was used, spacing and width of the opening in the mask layer, a raw material gas GaCl flow, except for using as indicating growth time and the growth rate of the group III nitride semiconductor crystal substrate, the concentration of impurities, the off angle between the principal face of the starting substrate and the (111) plane in tables 9, example 10 in the same manner as to prepare a LED. これらのLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of these LED was evaluated. 結果を表9にまとめた。 The results are summarized in Table 9. 実施例30、実施例31においても、III族窒化物半導体結晶の成長速度、不純物濃度およびIII族窒化物半導体結晶基板の主面と(0001)面とのオフ角の3つの条件の組み合わせに着目した。 Example 30, in Example 31, focusing on the combination of the three conditions of the off angle between the growth rate of the Group III nitride semiconductor crystal, the principal surface of the impurity concentration and the Group III nitride semiconductor crystal substrate (0001) plane did.

表9から明らかなように、下地基板としてSi基板を用い、さらにIII族窒化物半導体結晶基板の成長速度が10μm/hr以上300μm以下、III族窒化物半導体結晶基板の不純物濃度が5×10 19 cm -3以下、III族窒化物結晶基板の主面と(0001)面とのオフ角が0°以上4°以下の3つの条件を組み合わせることにより、直径が10.06cmの大きな下地基板を用いてもクラックを発生させることなく幅が25000μmの大きなIII族窒化物半導体結晶基板が得られた。 As is apparent from Table 9, using a Si substrate as the starting substrate, further Group III growth rate of the nitride semiconductor crystal substrate is 10 [mu] m / hr or more 300μm or less, the impurity concentration of the Group III nitride semiconductor crystal substrate is 5 × 10 19 cm -3 or less, by combining the three conditions off-angle of 0 ° or 4 ° or less between the principal plane of the group III nitride crystal substrate (0001) plane, a diameter with large starting substrate of 10.06cm width without also generating a crack was obtained large group III nitride semiconductor crystal substrate of 25000Myuemu.

なお、実施例10〜実施例31において、主面の面方位が(0001)であるIII族窒化物半導体結晶基板上に成長させられたIII族窒化物半導体結晶層の主面の面方位は(0001)であった。 Incidentally, in Examples 10 to 31, the orientation of the principal surface of the plane orientation of main surface (0001) in which a group III nitride semiconductor crystal group III grown on the substrate a nitride semiconductor crystal layer ( It was 0001). また、III族窒化物半導体結晶基板の主面と(0001)面とのオフ角と、III族窒化物半導体結晶層の主面と(0001)面とのオフ角は一致した。 Further, the off angle between the principal face and the (0001) face of the Group III nitride semiconductor crystal substrate, the off angle between the principal face and the (0001) face of the Group III nitride semiconductor crystal layer matched.

(実施例32) (Example 32)
実施例32では、下地基板として15mm×15mm×厚さ400μmのGaN下地基板(主面の面方位が(1−100))を用いたこと、マスク層の開口部の間隔および幅、原料ガスであるGaClの流量、III族窒化物半導体結晶基板の成長時間および成長速度、不純物の種類および濃度、下地基板の主面と(1−100)面とのオフ角をそれぞれ表10に示すものとしたこと、へき開によりIII族窒化物半導体結晶基板と下地基板とを分離したこと以外は、実施例10と同様にして、LEDを作製した。 In Example 32, the GaN underlying substrate 15 mm × 15 mm × thickness 400μm as a base substrate (plane orientation of main surface (1-100)) was used, the openings in the mask layer spacing and width, the material gas flow rate of a GaCl, and as shown in tables 10 and off angle between the growth time of the group III nitride semiconductor crystal substrate and growth rate, type and concentration of impurities, the major surface of the starting substrate and the (1-100) plane it, except that to separate the group III nitride semiconductor crystal substrate and the base substrate by cleavage, in the same manner as in example 10 to prepare a LED. このLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of the LED was evaluated. 結果を表10にまとめた。 The results are summarized in Table 10. 実施例32においては、III族窒化物半導体結晶基板の面方位に着目した。 In Example 32, focusing on the plane orientation of the group III nitride semiconductor crystal substrate. 結果を表10にまとめた。 The results are summarized in Table 10.

(実施例33) (Example 33)
実施例33では、下地基板として15mm×15mm×厚さ400μmのGaN下地基板(主面の面方位が(11−20))を用いたこと、マスク層の開口部の間隔および幅、原料ガスであるGaClの流量、III族窒化物半導体結晶基板の成長温度、成長時間および成長速度、不純物の種類および濃度、下地基板の主面と(11−20)面とのオフ角をそれぞれ表9に示すものとしたこと、マスク層の開口部を形成した後III族窒化物半導体結晶基板を成長させる前にIII族窒化物半導体結晶層である分離層として厚さ3μmのIn 0.8 Ga 0.2 N層を形成したこと以外は、実施例10と同様にして、LEDを作製した。 In Example 33, the GaN underlying substrate 15 mm × 15 mm × thickness 400μm as a base substrate (plane orientation of main surface (11-20)) was used, the openings in the mask layer spacing and width, the material gas shows the flow of a GaCl, III nitride semiconductor crystal substrate growth temperature, growth time and growth rate, the type of impurity and concentrations of the starting substrate main surface (11-20) plane and the off angle a in tables 9 things and the fact, form an in 0.8 Ga 0.2 N layer having a thickness of 3μm as a separation layer is a group III nitride semiconductor crystal layer before growing the group III nitride semiconductor crystal substrate after forming the openings in the mask layer was except that, in the same manner as in example 10 to prepare a LED. このLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of the LED was evaluated. 結果を表10にまとめた。 The results are summarized in Table 10.

ここで、分離層は、III族窒化物半導体結晶と下地基板とを分離する際の分離箇所となる層を意味する。 Here, the separation layer is meant a layer to be the separation portion in separating the Group III nitride semiconductor crystal and the underlying substrate. 下地基板およびIII族窒化物結晶のバンドギャップエネルギーよりバンドギャップエネルギーが小さい分離層を形成し、レーザを照射することにより、III族窒化物結晶および下地基板にダメージを与えることなく、III族窒化物結晶と下地基板とを分離することができる。 Band gap energy than the band gap energy of the starting substrate and the Group III nitride crystal form small isolation layer, by irradiating the laser, without damaging the group III nitride crystal and the underlying substrate, the group III nitride it can be separated crystal and the underlying substrate. 実施例33においては、III族窒化物半導体結晶基板の面方位に着目した。 In Example 33, focusing on the plane orientation of the group III nitride semiconductor crystal substrate.

(実施例34、実施例35) (Example 34, Example 35)
実施例34、実施例35では、表9に示す材料(化学組成)、形状および面方位を有する下地基板を用いたこと、マスク層の開口部の間隔および幅、原料ガスであるGaClの流量、III族窒化物半導体結晶基板の成長温度、成長時間および成長速度、不純物の種類および濃度、下地基板の主面と(11−20)面とのオフ角をそれぞれ表9に示すものとしたこと以外は、実施例10と同様にして、LEDを作製した。 Example 34 In Example 35, the material shown in Table 9 (chemical composition), shape and for the use of the underlying substrate having a plane orientation, spacing and width of the opening of the mask layer, the GaCl as a raw material gas flow rate, group III nitride semiconductor crystal substrate growth temperature, except that the growth time and growth rate, the type of impurity and concentrations of the starting substrate main surface (11-20) plane of the off-angles were those shown in tables 9 , the same procedure as in example 10 to prepare a LED. これらのLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of these LED was evaluated. 結果を表10にまとめた。 The results are summarized in Table 10. 実施例34、実施例35においても、III族窒化物半導体結晶基板の面方位に着目した。 Example 34, also in Example 35, focusing on the plane orientation of the group III nitride semiconductor crystal substrate.

(実施例36〜実施例38) (Example 36 to Example 38)
実施例36〜実施例38においては、表11に示す材料(化学組成)、形状(15mm×15mm×厚さ400μm)および面方位を有する下地基板を用いたこと、分離層として厚さ3μmのInN層を形成したこと以外は、実施例33と同様にして、LEDを作製した。 In Example 36 to Example 38, materials shown in Table 11 (chemical composition), shape (15 mm × 15 mm × thickness 400 [mu] m) and for the use of underlying substrate having a plane orientation, InN thick 3μm as a separation layer except for forming a layer, in the same manner as in example 33 to prepare a LED. このLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of the LED was evaluated. 結果を表11にまとめた。 The results are summarized in Table 11. 実施例36〜実施例38においても、III族窒化物半導体結晶基板の面方位に着目した。 Also in Example 36 to Example 38, focusing on the plane orientation of the group III nitride semiconductor crystal substrate.

なお、実施例32〜実施例38において、主面の面方位が(abdc)(ここで、a、b、c、dは、d=−(a+b)を満たす整数)であるIII族窒化物半導体結晶基板上に成長させられたIII族窒化物半導体結晶層の主面の面方位は(abdc)であった。 In Examples 32 to Example 38, the plane orientation of main surface (abdc) (where, a, b, c, d is, d = - (a + b) an integer satisfying) is a group III nitride semiconductor the plane orientation of the surface of the group III nitride semiconductor crystal layer grown on a crystalline substrate was (abdc). また、III族窒化物半導体結晶基板の主面と(abdc)面とのオフ角と、III族窒化物半導体結晶層の主面と(abdc)面とのオフ角は一致した。 Further, the off angle between the principal face and the (abdc) face of the Group III nitride semiconductor crystal substrate, off angle between the principal face and the (abdc) face of the Group III nitride semiconductor crystal layer matched.

表10および表11を参照して、種々の面方位の主面を有するIII族窒化物半導体結晶基板についてクラックを発生させることなく大きく成長させることができた。 See Table 10 and Table 11, it was possible to grow large without causing cracks on the group III nitride semiconductor crystal substrate having a major surface of various plane orientations.

(実施例39) (Example 39)
本実施例は、実施形態9に対応する図4を参照して、下地基板1として直径5.08cm×厚さ400μmのサファイア基板上に、実施例1と同様の方法で、マスク層として厚さ50nmのSiO 2層を形成し、2以上の小開口部2bの群により形成される開口部2aを設けた。 This embodiment, with reference to FIG. 4 which corresponds to the embodiment 9, on a sapphire substrate having a diameter of 5.08 cm × thickness 400μm as a base substrate 1 in the same manner as in Example 1, the thickness of the mask layer forming a SiO 2 layer of 50 nm, an opening portion 2a formed by a group of two or more small openings 2b. ここで、開口部間隔P Wは2200μm、開口部幅W Wは2000μm、小開口部間隔P Sは2μm、小開口部幅W Sは1μmとした。 Here, the opening interval P W is 2200Myuemu, opening width W W is 2000 .mu.m, small aperture spacing P S was 2 [mu] m, the small opening width W S and 1 [mu] m. 次に、HVPE法により表12に示す条件でサファイア基板の開口面1a上にIII族窒化物半導体結晶基板11としてクラックを発生させることなくGaN基板を成長させた。 Next, GaN was grown substrate without causing cracks as a Group III nitride semiconductor crystal substrate 11 on the open surface 1a of the sapphire substrate under the conditions shown in Table 12 by HVPE. 次に、実施例1と同様にして、このGaN基板上に、MOCVD法により、1層以上のIII族窒化物半導体結晶層12として、n型III族窒化物半導体結晶層21である厚さ5μmのn型GaN層、発光層22である厚さ3nmのIn 0.2 Ga 0.8 N層22aおよび厚さ60nmのAl 0.2 Ga 0.8 N層22b、p型III族窒化物半導体結晶層23である厚さ150nmのp型GaN層を順次成長させた。 Next, in the same manner as in Example 1, on a GaN substrate by MOCVD, as one or more layers of group III nitride semiconductor crystal layer 12, a thickness of 5μm, which is an n-type Group III nitride semiconductor crystal layer 21 n-type GaN layer, an in 0.2 Ga 0.8 n layer 22a and a thickness of 60nm Al 0.2 Ga 0.8 n layer 22b having a thickness of 3nm is a light-emitting layer 22, a thickness of 150nm which is a p-type group III nitride semiconductor crystal layer 23 the p-type GaN layer was successively grown. 次に、実施例1と同様にして、p側電極の形成、III族窒化物半導体結晶と下地基板との分離、n側電極の形成を行い、LEDを得た。 Next, in the same manner as in Example 1, the formation of p-side electrodes, separation of the group III nitride semiconductor crystal and the underlying substrate, perform formation of the n-side electrode, to obtain a LED. このLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of the LED was evaluated. 結果を表12にまとめた。 The results are summarized in Table 12.

(実施例40、実施例41) (Example 40, Example 41)
小開口部間隔P Sおよび小開口部幅W Sを表12に示すようにした以外は、実施例39と同様にして、LEDを作製した。 Except that the small opening interval P S and the small opening width W S was as shown in Table 12, in the same manner as in Example 39 to prepare a LED. これらのLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of these LED was evaluated. 結果を表12にまとめた。 The results are summarized in Table 12.

表12から明らかなように、マスク層に2以上の小開口部の群により形成される開口部を設け、下地基板の開口面上にIII族窒化物半導体結晶を成長させることにより、クラックを発生させることなく大きな結晶を成長させることができる。 As apparent from Table 12, the opening formed by the group of two or more small openings in the mask layer formed by growing a group III nitride semiconductor crystal on the opening surface of the base substrate, cracks it is possible to grow large crystals without. ここで、小開口部間隔P Sは1μm以上250μm以下、小開口部幅W Sは0.5μm以上200μm以下であることが好ましい。 Here, the small openings interval P S is 1μm or 250μm or less, a small opening width W S is preferably at 0.5μm or 200μm or less.

(実施例42、実施例43) (Example 42, Example 43)
実施例42、実施例43では、開口部間隔P Wおよび開口部幅W Wを表13に示すものとしたこと以外は実施例40と同様にしてLEDを作製した。 Example 42 In Example 43, an LED was formed an opening interval P W and opening width W W in the same manner as in Example 40 except that the that shown in Table 13. これらのLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of these LED was evaluated. 結果を表13にまとめた。 The results are summarized in Table 13.

(実施例44、実施例45) (Example 44, Example 45)
実施例44、実施例45では、下地基板の材料および直径、マスク層の開口部の間隔および幅をそれぞれ表12に示すものとした以外は、実施例30と同様にして、LEDを作製した。 Example 44 In Example 45, except that as shown material and diameter of the base substrate, the spacing and width of the opening of the mask layer in Tables 12, in the same manner as in Example 30 to prepare a LED. これらのLEDのピーク波長450nmにおける発光スペクトルの相対強度を評価した。 The relative strength of the emission spectra at the peak wavelength 450nm of these LED was evaluated. 結果を表13にまとめた。 The results are summarized in Table 13.

表13より明らかなように、実施例43に示すように、2以上の小開口部(間隔P Sが1μm以上210μm以下、小開口部幅W Sが0.5μm以上200μm以下)の群により形成される開口部を用い、さらに、III族窒化物半導体結晶基板の成長速度が10μm/hr以上300μm以下、III族窒化物半導体結晶基板の不純物濃度が5×10 19 cm -3以下、III族窒化物結晶基板の主面と(0001)面とのオフ角が0°以上4°以下の3つの条件と組み合わせることにより、クラックを発生させることなく幅が45030μmの大きなIII族窒化物半導体結晶基板が得られた。 Table 13 As is clear, as shown in Example 43, formed by a group of 2 or more small apertures (interval P S is 1μm or 210μm or less, a small opening width W S is 0.5μm or 200μm or less) using an opening that is further the growth rate of group III nitride semiconductor crystal substrate is 10 [mu] m / hr or more 300μm or less, the impurity concentration of the group III nitride semiconductor crystal substrate is 5 × 10 19 cm -3 or less, the group III nitride by off angle between the principal face and the (0001) plane of the object crystal substrate combined with three conditions 4 ° below 0 ° or more, a width without generating cracks is large group III nitride semiconductor crystal substrate of 45030μm obtained. また、実施例45に示すように、下地基板としてSi基板を用い、さらに、III族窒化物半導体結晶基板の成長速度が10μm/hr以上300μm以下、III族窒化物半導体結晶基板の不純物濃度が5×10 19 cm -3以下、III族窒化物結晶基板の主面と(0001)面とのオフ角が0°以上4°以下の3つの条件と組み合わせることにより、直径が15.24cmの大きな下地基板を用いてもクラックを発生させることなく幅が45030μmの大きなIII族窒化物半導体結晶基板が得られた。 Further, as shown in Example 45, using a Si substrate as the starting substrate, further, the growth rate of group III nitride semiconductor crystal substrate is 10 [mu] m / hr or more 300μm or less, the impurity concentration of the Group III nitride semiconductor crystal substrate 5 × 10 19 cm -3 or less, combined with three conditions off-angle of 0 ° or 4 ° or less between the main surface (0001) face of the group III nitride crystal substrate, a large base diameter of 15.24cm width without even using a substrate to generate a crack large group III nitride semiconductor crystal substrate of 45030μm was obtained.

(比較例3) (Comparative Example 3)
図14(a)〜図14(c)を参照して、表14に示す原料ガス流量、結晶成長温度および結晶成長時間としたこと以外は、比較例1の第1工程から第14工程と同様にして、III族窒化物半導体結晶基板11として厚さ400μmのGaN基板を得た。 Figure 14 Referring to (a) ~ FIG 14 (c), the raw material gas flow rate shown in Table 14, except that the crystal growth temperature and the crystal growth time, similarly to the 14th step from the first step of Comparative Example 1 It was obtained the GaN substrate having a thickness of 400μm as a group III nitride semiconductor crystal substrate 11. 次に、図10を参照して、GaN基板上に、MOCVD法により、1層以上のIII族窒化物半導体結晶層12として、厚さ3μmのi型GaN層12a、厚さ30nmのi型Al 0.25 Ga 0.85 N層12bを成長させた(第15工程)。 Next, with reference to FIG. 10, on a GaN substrate by MOCVD, as one or more layers of group III nitride semiconductor crystal layer 12, a thickness of 3 [mu] m i-type GaN layer 12a, having a thickness of 30 nm i-type Al the 0.25 Ga 0.85 N layer 12b were grown (15 step).

次に、図10に示すように、フォトリソグラフィー法およびリフトオフ法により、i型Al 0.25 Ga 0.85 N層12b上にソース電極53およびドレイン電極55としてそれぞれTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した(第16工程)。 Next, as shown in FIG. 10, by photolithography and a lift-off method, respectively Ti layer as the source electrode 53 and drain electrode 55 on the i-type Al 0.25 Ga 0.85 N layer 12b (thickness 50 nm) / Al layer (thickness It was formed by the 100 nm) / Ti layer (thickness 20 nm) / Au layer alloyed by heating for 30 seconds at 800 ° C. the composite layer (thickness: 200 nm) (16 step). さらに、ゲート電極54として厚さ300nmのAu層を形成した(第17工程)。 Further, to form an Au layer having a thickness of 300nm as a gate electrode 54 (Step 17). ゲート長は2μm、ゲート幅は150μmであった。 The gate length is 2μm, gate width was 150μm. 次に、上記III族窒化物半導体結晶基板およびIII族窒化物半導体結晶層で構成されるIII族窒化物半導体結晶を400μm×400μmの各チップに分離して(第18工程)、半導体デバイス100であるHEMTを作製した。 Then separated into chips 400 [mu] m × 400 [mu] m the Group III nitride semiconductor crystal made of the Group III nitride semiconductor crystal substrate and the Group III nitride semiconductor crystal layer (18 step), in the semiconductor device 100 to produce a certain HEMT.

(実施例46) (Example 46)
本実施例は、上記実施形態7および実施形態12に対応する実施例である。 This embodiment is an example corresponding to the embodiment 7 and embodiment 12. 図2(a)に示すように、下地基板1として厚さ400μmのGaN基板上に、マスク層2としてスパッタ法により厚さ50nmのSiO 2層を形成した(第1工程)後、フォトリソグラフィー法により開口部間隔P Wが400μmとなるように開口部幅W Wが270μmの四角形状の開口部2aを設けた(第2工程)。 As shown in FIG. 2 (a), the thickness 400μm of GaN substrate as the starting substrate 1, after the SiO 2 layer was formed with a thickness of 50nm by a sputtering method as a mask layer 2 (first step), photolithography opening width W W such that the opening intervals P W is 400μm by is provided a square-shaped opening 2a of 270 .mu.m (second step).

次に、図2(b)に示すように、HVPE法により、GaClガス流量が110sccm、NH 3ガス流量が6000sccm、成長温度が1050℃、成長時間が1時間の条件で結晶を成長させたところ(第3工程)、マスク層2の開口部2a下に位置する下地基板1の開口面1a上および開口部2aを取り囲むマスク層の一部上面2b上に、III族窒化物半導体結晶基板11として300μm×300μm×厚さ85μmのGaN基板が得られた。 Next, as shown in FIG. 2 (b), by HVPE, GaCl gas flow rate 110 sccm, NH 3 gas flow rate 6000 sccm, growth temperature 1050 ° C., where the growth time a crystal was grown under the conditions of 1 hour (third step), on a portion upper surface 2b of the mask layer surrounding the opening surface 1a and on the opening 2a of the base substrate 1 located below the opening 2a of the mask layer 2, as a group III nitride semiconductor crystal substrate 11 GaN substrate of 300 [mu] m × 300 [mu] m × thickness 85μm was obtained. 続いて、図10を参照して、MOCVD法により、上記III族窒化物半導体結晶基板11上に、1層以上のIII族窒化物半導体結晶層12として、厚さ3μmのi型GaN層12a、厚さ30nmのi型Al 0.25 Ga 0.85 N層12bを成長させた(第4工程)。 Subsequently, referring to FIG. 10, by MOCVD, the Group III on the nitride semiconductor crystal substrate 11, as a group III nitride semiconductor crystal layer 12 of one or more layers, the thickness of 3 [mu] m i-type GaN layer 12a, the i-type Al 0.25 Ga 0.85 N layer 12b having a thickness of 30nm was grown (fourth step).

次に、図10に示すように、フォトリソグラフィー法およびリフトオフ法により、i型Al 0.25 Ga 0.85 N層12b上にソース電極53およびドレイン電極55としてそれぞれTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した(第5工程)。 Next, as shown in FIG. 10, by photolithography and a lift-off method, respectively Ti layer as the source electrode 53 and drain electrode 55 on the i-type Al 0.25 Ga 0.85 N layer 12b (thickness 50 nm) / Al layer (thickness is 100 nm) / Ti layer (thickness 20 nm) / Au layer composite layer (thickness: 200 nm) was heated for 30 seconds at 800 ° C. was formed by alloying (fifth step). さらに、ゲート電極54として厚さ300nmのAu層を形成した(第6工程)。 Further, to form an Au layer having a thickness of 300nm as a gate electrode 54 (sixth step). ゲート長は2μm、ゲート幅は150μmであった。 The gate length is 2μm, gate width was 150μm. その後、図2(c)に示すように、フッ酸水溶液(フッ酸:1質量%)に浸漬してマスク層2をエッチングにより除去した(第7工程)後、図2(d)に示すように、KOH水溶液(KOH:5質量%)に浸漬してIII族窒化物半導体結晶10の下地基板1に接する下面10a(窒素元素からなる原子面)をエッチングすることにより、III族窒化物半導体結晶10と下地基板1とを分離して(第8工程)、半導体デバイス100であるHEMTを作製した。 Thereafter, as shown in FIG. 2 (c), hydrofluoric acid aqueous solution: After removal of the mask layer 2 by etching by immersion in (hydrofluoric acid 1 wt%) (seventh step), as shown in FIG. 2 (d) to, KOH aqueous solution: by etching the lower surface 10a (atomic surface made of elemental nitrogen) in contact with the starting substrate 1 immersed in the group III nitride semiconductor crystal 10 (KOH 5 wt%), group III nitride semiconductor crystal It separates the 10 and the underlying substrate 1 (8th step), to produce a HEMT which is the semiconductor device 100.

(実施例46−2) (Example 46-2)
下地基板1上に、炭素(C)の濃度が1×10 19 cm -3になるようにドーピングされた厚さ10μmのGaN結晶層を成長した後に、III族窒化物半導体結晶基板11である厚さ85μmのGaN結晶を成長したこと、下地基板1からの分離を上記CドープGaN結晶層で分離した以外は実施例46と同様にしてHEMTを作製した。 On underlying substrate 1, after growing the GaN crystal layer having a thickness of 10μm which concentration is doped so as to be 1 × 10 19 cm -3 carbon (C), thickness is a group III nitride semiconductor crystal substrate 11 it grown GaN crystal 85μm is, the separation from the underlying substrate 1 to prepare a HEMT with the exception separated by the C-doped GaN crystal layer in the same manner as in example 46.

(比較例4) (Comparative Example 4)
図14(a)〜図14(c)を参照して、表14に示す原料ガス流量、結晶成長温度および結晶成長時間としたこと以外は、比較例1の第1工程から第14工程と同様にして、III族窒化物半導体結晶基板11として厚さ400μmのGaN基板を得た。 Figure 14 Referring to (a) ~ FIG 14 (c), the raw material gas flow rate shown in Table 14, except that the crystal growth temperature and the crystal growth time, similarly to the 14th step from the first step of Comparative Example 1 It was obtained the GaN substrate having a thickness of 400μm as a group III nitride semiconductor crystal substrate 11. 次に、図11を参照して、GaN基板上に、MOCVD法により、1層以上のIII族窒化物半導体結晶層12として、厚さ5μmのn -型GaN層(電子濃度が1×10 16 cm -3 )を成長させた(第15工程)。 Next, referring to FIG. 11, on a GaN substrate by MOCVD, as one or more layers of group III nitride semiconductor crystal layer 12, a thickness of 5 [mu] m n - -type GaN layer (electron concentration 1 × 10 16 cm -3) was allowed to grow (15 step).

次に、図11に示すように、GaN基板の第2の主面全面にオーミック電極56としてTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した(第16工程)。 Next, as shown in FIG. 11, the second Ti layer as an ohmic electrode 56 over the entire main surface (thickness 50 nm) / Al layer (thickness 100 nm) / Ti layer (thickness 20 nm) of the GaN substrate / Au layer (thickness 200 nm) composite layer of heated for 30 seconds at 800 ° C. was formed by alloying (16th step). さらに、フォトリソグラフィー法およびリフトオフ法により、n -型GaN層上にショットキー電極57として直径200μm×厚さ300nmのAu層を形成した(第17工程)。 Furthermore, by a photolithographic method and a lift-off method, n - as a Schottky electrode 57 on the -type GaN layer was formed an Au layer having a diameter of 200 [mu] m × thickness 300 nm (Step 17). 次に、上記III族窒化物半導体結晶基板およびIII族窒化物半導体結晶層で構成されるIII族窒化物半導体結晶を400μm×400μmの各チップに分離して(第18工程)、半導体デバイス100であるショットキーダイオードを作製した。 Then separated into chips 400 [mu] m × 400 [mu] m the Group III nitride semiconductor crystal made of the Group III nitride semiconductor crystal substrate and the Group III nitride semiconductor crystal layer (18 step), in the semiconductor device 100 to produce a certain Schottky diode.

(実施例47) (Example 47)
本実施例は、上記実施形態7および実施形態13に対応する実施例である。 This embodiment is an example corresponding to the embodiment 7 and embodiment 13. 図2(a)に示すように、下地基板1として厚さ400μmのGaN基板上に、マスク層2としてスパッタ法により厚さ50nmのSiO 2層を形成した(第1工程)後、フォトリソグラフィー法により開口部間隔P Wが400μmとなるように開口部幅W Wが270μmの四角形状の開口部2aを設けた(第2工程)。 As shown in FIG. 2 (a), the thickness 400μm of GaN substrate as the starting substrate 1, after the SiO 2 layer was formed with a thickness of 50nm by a sputtering method as a mask layer 2 (first step), photolithography opening width W W such that the opening intervals P W is 400μm by is provided a square-shaped opening 2a of 270 .mu.m (second step).

次に、図2(b)に示すように、HVPE法により、GaClガス流量が110sccm、NH 3ガス流量が6000sccm、成長温度が1050℃、成長時間が1時間の条件で結晶を成長させたところ(第3工程)、マスク層2の開口部2a下に位置する下地基板1の開口面1a上および開口部2aを取り囲むマスク層の一部上面2b上に、III族窒化物半導体結晶基板11として300μm×300μm×厚さ85μmのGaN基板が得られた。 Next, as shown in FIG. 2 (b), by HVPE, GaCl gas flow rate 110 sccm, NH 3 gas flow rate 6000 sccm, growth temperature 1050 ° C., where the growth time a crystal was grown under the conditions of 1 hour (third step), on a portion upper surface 2b of the mask layer surrounding the opening surface 1a and on the opening 2a of the base substrate 1 located below the opening 2a of the mask layer 2, as a group III nitride semiconductor crystal substrate 11 GaN substrate of 300 [mu] m × 300 [mu] m × thickness 85μm was obtained. 続いて、図11を参照して、MOCVD法により、上記III族窒化物半導体結晶基板11上に、1層以上のIII族窒化物半導体結晶層12として、厚さ5μmのn -型GaN層(電子濃度が1×10 16 cm -3 )を成長させた(第4工程)。 Subsequently, referring to FIG. 11, by MOCVD, on the group III nitride semiconductor crystal substrate 11, as a group III nitride semiconductor crystal layer 12 of one or more layers, the thickness of 5 [mu] m n - -type GaN layer ( electron concentration was grown 1 × 10 16 cm -3) (fourth step).

次に、図2(c)に示すように、フッ酸水溶液(フッ酸:1質量%)に浸漬してマスク層2をエッチングにより除去した(第5工程)後、図2(d)に示すように、KOH水溶液(KOH:5質量%)に浸漬してIII族窒化物半導体結晶10の下地基板1に接する下面10a(窒素元素からなる原子面)をエッチングすることにより、III族窒化物半導体結晶10と下地基板1とを分離した(第6工程)。 Next, as shown in FIG. 2 (c), an aqueous hydrofluoric acid solution: shown in the removal of the mask layer 2 by etching by immersion in (hydrofluoric acid 1 wt%) (Fifth step) After, FIG 2 (d) as, KOH aqueous solution: by etching the lower surface 10a (atomic surface made of elemental nitrogen) in contact with the starting substrate 1 immersed in the group III nitride semiconductor crystal 10 (KOH 5 wt%), group III nitride semiconductor and separating the crystals 10 and the starting substrate 1 (6th step).

次に、図11に示すように、III族窒化物半導体基板11であるGaN基板の第2の主面全面にオーミック電極56としてTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した(第7工程)。 Next, as shown in FIG. 11, III-group Ti layer as an ohmic electrode 56 on the second major surface over the entire surface of the GaN substrate which is a nitride semiconductor substrate 11 (thickness 50 nm) / Al layer (thickness 100 nm) / Ti layer (thickness 20 nm) / Au layer composite layer (thickness: 200 nm) was heated for 30 seconds at 800 ° C. was formed by alloying (seventh step). さらに、フォトリソグラフィー法およびリフトオフ法により、n -型GaN層上にショットキー電極57として直径200μm×厚さ300nmのAu層を形成して(第8工程)、半導体デバイス100であるショットキーダイオードを作製した。 Furthermore, by a photolithographic method and a lift-off method, n - and an Au layer with a diameter of 200 [mu] m × thickness 300nm on the type GaN layer as a Schottky electrode 57 (eighth step), the Schottky diode is a semiconductor device 100 It was produced.

(比較例5) (Comparative Example 5)
図14(a)〜図14(c)を参照して、表14に示す原料ガス流量、結晶成長温度および結晶成長時間としたこと以外は、比較例1の第1工程から第14工程と同様にして、III族窒化物半導体結晶基板11として厚さ400μmのGaN基板を得た。 Figure 14 Referring to (a) ~ FIG 14 (c), the raw material gas flow rate shown in Table 14, except that the crystal growth temperature and the crystal growth time, similarly to the 14th step from the first step of Comparative Example 1 It was obtained the GaN substrate having a thickness of 400μm as a group III nitride semiconductor crystal substrate 11. 次に、図12を参照して、GaN基板の第1の主面上に、MOCVD法により、1層以上のIII族窒化物半導体結晶層12として、厚さ5μmのn -型GaN層12c(電子濃度が1×10 16 cm -3 )を成長させた(第15工程)。 Next, referring to FIG. 12, on the first main surface of the GaN substrate, by MOCVD, as a group III nitride semiconductor crystal layer 12 of one or more layers, the thickness of 5 [mu] m n - -type GaN layer 12c ( electron concentration was grown 1 × 10 16 cm -3) (15 step).

次に、図12に示すように、選択イオン注入法により、p層12dおよびn +層12eを形成した(第16工程)。 Next, as shown in FIG. 12, by selective ion implantation method to form a p-layer 12d and an n + layer 12e (16 step). ここで、p層12dはMgイオン注入により、n +層12eはSiイオン注入により形成した。 Here, p layer 12d by Mg ion implantation, n + layer 12e was formed by Si ion implantation. 次に、III族窒化物半導体結晶層12上に保護膜(図示せず)として厚さ300nmのSiO 2膜を形成した後、1250℃で30秒間アニールを行い、注入イオンを活性化させた(第17工程)。 Then, after forming a SiO 2 film having a thickness of 300nm as a protective film (not shown) on the group III nitride semiconductor crystal layer 12, for 30 seconds annealing at 1250 ° C., the implanted ions were activated ( step 17). 次に、フッ酸で上記保護膜を剥離した後、MIS用絶縁膜59としてP−CVD(Plasma enhanced Chemical Vapor Deposition;プラズマ化学気相堆積法)法により厚さ50nmのSiO 2膜を形成した(第18工程)。 Next, after removing the protective film with hydrofluoric acid, P-CVD as MIS insulation film 59; to form a SiO 2 film having a thickness of 50nm by (Plasma enhanced Chemical Vapor Deposition plasma chemical vapor deposition) method ( Chapter 18 process).

次に、フォトリソグラフィー法およびバッファードフッ酸を用いた選択エッチング法により、上記MIS用絶縁膜59の一部をエッチングして、リフトオフ法により、そのエッチングされた領域にソース電極53としてTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した(第19工程)。 Next, by photolithography and selective etching using buffered hydrofluoric acid, by etching a portion of the MIS insulation film 59, by a lift-off method, Ti layer as a source electrode 53 on the etched region ( thickness 50 nm) / Al layer (thickness 100 nm) / Ti layer (thickness 20 nm) / Au layer composite layer (thickness: 200 nm) was heated for 30 seconds at 800 ° C. was formed by alloying (19 process). 次に、フォトリソグラフィー法およびリフトオフ法により、上記MIS用絶縁膜59上に、ゲート電極54として厚さ300nmのAl層を形成し、MIS構造を形成した(第20工程)。 Next, by photolithography and a lift-off method, on the MIS insulation film 59, to form an Al layer having a thickness of 300nm as a gate electrode 54, to form a MIS structure (20th process).

次に、上記III族窒化物半導体結晶基板およびIII族窒化物半導体結晶層で構成されるIII族窒化物半導体結晶を400μm×400μmの各チップに分離した(第21工程)。 Was then separated into chips of 400 [mu] m × 400 [mu] m the Group III nitride semiconductor crystal made of the Group III nitride semiconductor crystal substrate and the Group III nitride semiconductor crystal layer (21 step). 次に、III族窒化物半導体結晶基板11であるGaN基板の第2の主面(第1の主面と反対側の主面をいう、以下同じ)の全面に、ドレイン電極55としてTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成して(第22工程)、半導体デバイス110であるMISトランジスタを作製した。 Next, (meaning the opposite of the main surface and the first major surface, hereinafter the same) second major surface of the GaN substrate is a group III nitride semiconductor crystal substrate 11 on the entire surface of, Ti layer as the drain electrode 55 ( thickness 50 nm) / Al layer (thickness 100 nm) / Ti layer (thickness 20 nm) / Au layer composite layer (thickness: 200 nm) was heated for 30 seconds at 800 ° C. and formed by alloying (a 22 step) to prepare a MIS transistor as the semiconductor device 110.

(実施例48) (Example 48)
本実施例は、上記実施形態7および実施形態13に対応する実施例である。 This embodiment is an example corresponding to the embodiment 7 and embodiment 13. 図2(a)に示すように、下地基板1として厚さ400μmのGaN基板上に、マスク層2としてスパッタ法により厚さ50nmのSiO 2層を形成した(第1工程)後、フォトリソグラフィー法により開口部間隔P Wが400μmとなるように開口部幅W Wが270μmの四角形状の開口部2aを設けた(第2工程)。 As shown in FIG. 2 (a), the thickness 400μm of GaN substrate as the starting substrate 1, after the SiO 2 layer was formed with a thickness of 50nm by a sputtering method as a mask layer 2 (first step), photolithography opening width W W such that the opening intervals P W is 400μm by is provided a square-shaped opening 2a of 270 .mu.m (second step).

次に、図2(b)に示すように、HVPE法により、GaClガス流量が110sccm、NH 3ガス流量が6000sccm、成長温度が1050℃、成長時間が1時間の条件で結晶を成長させたところ(第3工程)、マスク層2の開口部2a下に位置する下地基板1の開口面1a上および開口部2aを取り囲むマスク層の一部上面2b上に、III族窒化物半導体結晶基板11として300μm×300μm×厚さ85μmのGaN基板が得られた。 Next, as shown in FIG. 2 (b), by HVPE, GaCl gas flow rate 110 sccm, NH 3 gas flow rate 6000 sccm, growth temperature 1050 ° C., where the growth time a crystal was grown under the conditions of 1 hour (third step), on a portion upper surface 2b of the mask layer surrounding the opening surface 1a and on the opening 2a of the base substrate 1 located below the opening 2a of the mask layer 2, as a group III nitride semiconductor crystal substrate 11 GaN substrate of 300 [mu] m × 300 [mu] m × thickness 85μm was obtained. 続いて、図10を参照して、MOCVD法により、上記III族窒化物半導体結晶基板11上に、1層以上のIII族窒化物半導体結晶層12として、厚さ5μmのn -型GaN層12c(電子濃度が1×10 16 cm -3 )を成長させた(第4工程)。 Subsequently, referring to FIG. 10, by MOCVD, on the group III nitride semiconductor crystal substrate 11, as one or more layers of group III nitride semiconductor crystal layer 12, a thickness of 5 [mu] m n - -type GaN layer 12c (electron concentration 1 × 10 16 cm -3) was grown (fourth step).

次に、図12に示すように、選択イオン注入法により、p層12dおよびn +層12eを形成した(第5工程)。 Next, as shown in FIG. 12, by selective ion implantation method to form a p-layer 12d and an n + layer 12e (fifth step). ここで、p層12dはMgイオン注入により、n +層12eはSiイオン注入により形成した。 Here, p layer 12d by Mg ion implantation, n + layer 12e was formed by Si ion implantation. 次に、III族窒化物半導体結晶層12上に保護膜(図示せず)として厚さ300nmのSiO 2膜を形成した後、1250℃で30秒間アニールを行い、注入イオンを活性化させた(第6工程)。 Then, after forming a SiO 2 film having a thickness of 300nm as a protective film (not shown) on the group III nitride semiconductor crystal layer 12, for 30 seconds annealing at 1250 ° C., the implanted ions were activated ( sixth step). 次に、フッ酸で上記保護膜を剥離した後、MIS用絶縁膜59としてP−CVD(Plasma enhanced Chemical Vapor Deposition;プラズマ化学気相堆積法)法により厚さ50nmのSiO 2膜を形成した(第7工程)。 Next, after removing the protective film with hydrofluoric acid, P-CVD as MIS insulation film 59; to form a SiO 2 film having a thickness of 50nm by (Plasma enhanced Chemical Vapor Deposition plasma chemical vapor deposition) method ( seventh step).

次に、フォトリソグラフィー法およびバッファードフッ酸を用いた選択エッチング法により、上記MIS用絶縁膜59の一部をエッチングして、リフトオフ法により、そのエッチングされた領域にソース電極53としてTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成した(第8工程)。 Next, by photolithography and selective etching using buffered hydrofluoric acid, by etching a portion of the MIS insulation film 59, by a lift-off method, Ti layer as a source electrode 53 on the etched region ( thickness 50 nm) / Al layer (thickness 100 nm) / Ti layer (thickness 20 nm) / Au layer composite layer (thickness: 200 nm) was heated for 30 seconds at 800 ° C. was formed by alloying (8 process). 次に、フォトリソグラフィー法およびリフトオフ法により、上記MIS用絶縁膜59上に、ゲート電極54として厚さ300nmのAl層を形成し、MIS構造を形成した(第9工程)。 Next, by photolithography and a lift-off method, on the MIS insulation film 59, to form an Al layer having a thickness of 300nm as a gate electrode 54, to form a MIS structure (9th Step).

次に、図2(c)に示すように、フッ酸水溶液(フッ酸:1質量%)に浸漬してマスク層2をエッチングにより除去した(第10工程)後、図2(d)に示すように、KOH水溶液(KOH:5質量%)に浸漬してIII族窒化物半導体結晶10の下地基板1に接する下面10a(窒素元素からなる原子面)をエッチングすることにより、III族窒化物半導体結晶10と下地基板1とを分離した(第11程)。 Next, as shown in FIG. 2 (c), an aqueous hydrofluoric acid solution: shown in the removal of the mask layer 2 by etching by immersion in (hydrofluoric acid 1 wt%) (tenth step) after, FIG 2 (d) as, KOH aqueous solution: by etching the lower surface 10a (atomic surface made of elemental nitrogen) in contact with the starting substrate 1 immersed in the group III nitride semiconductor crystal 10 (KOH 5 wt%), group III nitride semiconductor and separating the crystals 10 and the starting substrate 1 (degree 11). 次に、III族窒化物半導体結晶基板11であるGaN基板の第2の主面の全面に、ドレイン電極55としてTi層(厚さ50nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を800℃で30秒間加熱して合金化することにより形成して(第12工程)、半導体デバイス110であるMISトランジスタを作製した。 Next, on the entire surface of the second main surface of GaN substrate as the Group III nitride semiconductor crystal substrate 11, Ti layer as the drain electrodes 55 (thickness 50 nm) / Al layer (thickness 100 nm) / Ti layer (thickness 20 nm) / Au layer composite layer (thickness: 200 nm) was formed by alloying heating for 30 seconds at 800 ° C. (12 step) to prepare a MIS transistor as the semiconductor device 110.

上記の比較例3〜比較例5および実施例46〜実施例48の電子デバイスの製造条件を表14にまとめた。 The production conditions of the electronic device of the Comparative Example 3 Comparative Example 5 and Example 46 to Example 48 are summarized in Table 14.

表14から明らかなように、本発明にかかるIII族窒化物半導体デバイスの製造方法によれば、HEMT、ショットキーダイオードおよびMISトランジスタのいずれのIII族窒化物半導体デバイスについても、各々の製造工程を減少させることができ、効率的な半導体デバイスの製造が可能となった。 As it is apparent from Table 14, according to the manufacturing method of a group III nitride semiconductor device according to the present invention, HEMT, for any of the group III nitride semiconductor device of the Schottky diode and MIS transistors, each of the manufacturing process It can be reduced, and enables efficient production of semiconductor devices.

(実施例49) (Example 49)
本実施例は、上記実施形態16に対応する発光機器についての実施例である。 This embodiment is an embodiment of a light emitting device corresponding to the embodiment 16. 図13を参照して、本実施例は、III族窒化物半導体結晶基板11であるGaN基板11の第1の主面の側にn型III族窒化物半導体結晶層21、発光層22、p型III族窒化物半導体結晶層23などを含む積層構造が形成され、p型III族窒化物半導体結晶層23上にp電極12が設けられている。 Referring to FIG. 13, this embodiment includes a first n-type Group III nitride on the side of the main surface the semiconductor crystal layer 21 of GaN substrate 11 is a group III nitride semiconductor crystal substrate 11, the light emitting layer 22, p layered structure including type III nitride semiconductor crystal layer 23 is formed, p electrode 12 is provided on the p-type group III nitride semiconductor crystal layer 23. p側電極52が導電性接着剤62によってリードフレームのマウント部60aにダウン実装されている点に1つの特徴がある。 The p-side electrode 52 is a conductive adhesive 62 has one feature in that it is down-mounted on the mount portion 60a of the lead frame.

本実施例において、GaN基板の第2の主面11bは、発光層22で発光した光を放出する面であり、この面にn側電極51が設けられている。 In this embodiment, the second major surface 11b of the GaN substrate is a surface that emits light in the light-emitting layer 22, the n-side electrode 51 is disposed on this surface. このn側電極51は、第2の主面の全体を覆わないようにする。 The n-side electrode 51 does not cover the entire second main surface. n側電極51に被覆されていない部分の比率を大きくとることが重要である。 It is important to increase the ratio of the portion not covered by the n-side electrode 51. 開口率を大きくすれば、n電極によって遮られる光が減り、光を外に放出する放出効率を高めることができる。 The larger the aperture ratio, reduce the light blocked by the n electrode can increase the emission efficiency that emits light to the outside.

n側電極51はワイヤ61によりリードフレームのリード部60bと電気的に接続されている。 n-side electrode 51 are lead portion 60b electrically connected to the lead frame by a wire 61. ワイヤ61および上記の積層構造は、エポキシ系樹脂63により封止されている。 Layered structure of the wire 61 and above are sealed with an epoxy-based resin 63.

ここで、上記積層構造は、III族窒化物半導体結晶基板11であるGaN基板11上に、n型GaN層21a、n型Al x Ga 1-x N層21b、Al x Ga 1-x N層(0≦x≦1)とAl x In y Ga 1-xy N層(0≦x、0≦y、x+y≦1)とからなる多重量子井戸(MQW;Multi-Quantum Well)構造を有する発光層22、p型Al x Ga 1-x N層(0≦x≦1)23a、p型GaN層23b順次形成されている。 Here, the laminated structure, on the GaN substrate 11 is a group III nitride semiconductor crystal substrate 11, n-type GaN layer 21a, n-type Al x Ga 1-x N layer 21b, Al x Ga 1-x N layer emitting layer having; (multi-quantum well MQW) structure (0 ≦ x ≦ 1) and the Al x In y Ga 1-xy N layer (0 ≦ x, 0 ≦ y , x + y ≦ 1) multiple quantum well consisting of the 22, p-type Al x Ga 1-x N layer (0 ≦ x ≦ 1) 23a , are sequentially formed a p-type GaN layer 23b. また、図13に示すように、p型GaN層23bの上にp側電極52が全面を被覆するように形成され、ダウン実装される。 Further, as shown in FIG. 13, p-side electrode 52 is formed so as to cover the entire surface of the p-type GaN layer 23b, it is down-mounted.

次に、本実施例の発光機器の製造方法について以下に説明する。 It will be described below a method for manufacturing a light-emitting device of the present embodiment. まず、図2を参照して、図2(a)に示すように、下地基板1として厚さ400μmのGaN基板(面方位が(0001)、下地基板の主面と(0001)面とのなすオフ角が0.5°)の上に、マスク層2としてスパッタ法により厚さ50nmのSiO 2層を形成した後、フォトリソグラフィー法により、開口部間隔P wが400μmとなるように開口部幅W wが270μmの四角形状の開口部を設けた。 First, referring to FIG. 2, as shown in FIG. 2 (a), GaN substrate (plane orientation of thickness 400μm as a base substrate 1 (0001), formed by the main surface (0001) plane of the underlying substrate on off-angle of 0.5 °), after forming a SiO 2 layer having a thickness of 50nm by a sputtering method as a mask layer 2 by photolithography, the opening width as the opening distance P w is 400μm W w is provided with a rectangular opening of 270μm.

次に、図2(b)に示すように、HVPE法により、GaClガス流量が110sccm、NH 3ガス流量が6000sccm、成長温度が1050℃、成長時間が1時間の条件で結晶を成長させたところ、マスク層2の開口部2a下に位置する下地基板1の開口面1a上および開口部2aを取り囲むマスク層の一部上面2b上に、III族窒化物半導体結晶基板11として300μm×300μm×厚さ400μmのGaN基板が得られた。 Next, as shown in FIG. 2 (b), by HVPE, GaCl gas flow rate 110 sccm, NH 3 gas flow rate 6000 sccm, growth temperature 1050 ° C., where the growth time a crystal was grown under the conditions of 1 hour , on a portion upper surface 2b of the mask layer surrounding the opening surface 1a and on the opening 2a of the base substrate 1 located below the opening 2a of the mask layer 2, 300μm × 300μm × thickness as a group III nitride semiconductor crystal substrate 11 400μm of GaN substrate is yielded. この、GaN基板の比抵抗は0.01Ωcm、転移密度は1×10 7 cm -2以下であった。 The specific resistance of the GaN substrate is 0.01? Cm, dislocation density was 1 × 10 7 cm -2 or less.

次に、MOCVD法により、上記III族窒化物半導体結晶基板11上に、実施例1と同様に、1層以上のIII族窒化物半導体結晶層12として、n型III族窒化物半導体結晶層21である厚さ2μmのSiドープされたn型GaN層21aおよび厚さ50nmのSiドープされたAl 0.2 Ga 0.8 N層21b(クラッド層)、GaN層とIn 0.15 Ga 0.85 N層との2層構造が3層重ねられたMQW(Multi-Quantum Well)構造を有する発光層22、p型III族窒化物半導体結晶層23である厚さ20nmのMgドープされたp型Al 0.2 Ga 0.8 N層23a(クラッド層)および厚さ50nmのMgドープされたp型GaN層23bを順次成長させた。 Next, by MOCVD, on the group III nitride semiconductor crystal substrate 11, in the same manner as in Example 1, as one or more layers of group III nitride semiconductor crystal layer 12, n-type Group III nitride semiconductor crystal layer 21 2-layer structure of Si-doped n-type GaN layer 21a and the thickness of 50nm of Si-doped Al 0.2 Ga 0.8 n layer 21b having a thickness of 2 [mu] m (clad layer), GaN layer and an in 0.15 Ga 0.85 n layer and is There three layers superimposed MQW (Multi-Quantum Well) emission layer 22, p-type group III nitride thickness of 20nm as a semiconductor crystal layer 23 Mg doped p-type Al 0.2 Ga 0.8 N layer 23a having the structure ( the Mg-doped p-type GaN layer 23b of the cladding layer) and a thickness of 50nm were sequentially grown. 得られた素子の発光波長は450nmであり、低温4.2KでのPL(Photo Luminescence)強度と室温298KでのPL強度を比較することにより便宜的に算出した内部量子効率は50%であった。 Emission wavelength of the resulting device is 450 nm, the internal quantum efficiency was conveniently calculated by comparing the PL intensity at PL (Photo Luminescence) intensity at room temperature 298K at low temperatures 4.2K was 50% .

次に、この素子を活性化処理して、Mgドープされたp型III族窒化物半導体結晶層の低抵抗化を行なった。 Next, the device was activated to lower the resistance of the p-type group III nitride semiconductor crystal layer doped with Mg. ホール測定によるキャリア濃度は、Mgドープされたp型Al 0.2 Ga 0.8 N層が5×10 17 cm -3 、Mgドープされたp型GaN層が1×10 18 cm -3であった。 The carrier concentration by hole measurement, p-type Al 0.2 Ga 0.8 N layer which is Mg doped 5 × 10 17 cm -3, p-type GaN layer doped with Mg was 1 × 10 18 cm -3.

次に、GaN基板の第2の主面であるN(窒素)面の中心に直径100μmのn側電極をつけた。 Then, with the n-side electrode with a diameter of 100μm in the center of the N (nitrogen) face, which is the second major surface of the GaN substrate. n側電極として、GaN基板に接して順にTi層(厚さ20nm)/Al層(厚さ100nm)/Ti層(厚さ20nm)/Au層(厚さ200nm)の複合層を形成した。 As n-side electrode was formed a composite layer of Ti layer are sequentially in contact with the GaN substrate (thickness 20 nm) / Al layer (thickness 100 nm) / Ti layer (thickness 20 nm) / Au layer (thickness 200 nm). これを窒素(N 2 )雰囲気中で加熱することにより、接触抵抗を1×10 -5 Ω・cm 2以下とした。 This by heating in a nitrogen (N 2) atmosphere to obtain a contact resistance of 1 × 10 -5 Ω · cm 2 or less.

次に、p側電極として、p型GaN層に接して厚さ4nmのNi層を形成し、その上に厚さ4nmのAu層を全面に形成した。 Next, the p-side electrode, in contact with the p-type GaN layer to form a Ni layer having a thickness of 4nm, to form an Au layer having a thickness of 4nm thereon over the entire surface. これを不活性ガス雰囲気中で加熱処理することにより、接触抵抗を5×10 -4 Ω・cm 2とした。 By heat treatment in an inert gas atmosphere, and the contact resistance between 5 × 10 -4 Ω · cm 2 .

次に、図13を参照して、リードフレームのマウント部aに、上記素子のp型GaN層23b側が接するように搭載して、発光機器を形成した。 Next, referring to FIG. 13, the mount portion a of the lead frame, and mounted so that the p-type GaN layer 23b side of the device is in contact to form a light-emitting device. マウント部に塗布した導電性接着剤62によって素子とマウントとを固定するとともに、導通が得られるようにしている。 It is fixed to the element and mounted by conductive adhesive 62 applied to the mounting section, so that the conduction is obtained.

ここで、発光機器からの放熱性を良くするために、発光機器のp型GaN層23bの全面がリードフレームのマウント部60aと接するように搭載した。 Here, in order to improve the dissipation of heat from the light-emitting device, the entire surface of the p-type GaN layer 23b of the light emitting device is mounted so as to be in contact with the mount portion 60a of the lead frame. また導電性接着剤62は熱伝導の良いAg系のものを、またリードフレーム60も熱伝導の良いCuW系のものを選択した。 The conductive adhesive 62 is what a good Ag-based thermal conductivity, also was selected to lead frame 60 also heat conductivity good CuW system. これにより、得られた熱抵抗は8℃/Wであった。 Thus, the heat resistance obtained was 8 ° C. / W.

さらに、n側電極51とリードフレームのリード部60bとをワイヤボンドにより導通させた後、エポキシ系樹脂63により樹脂封止を行なって、ランプ化された発光機器130を得た。 Furthermore, after the n-side electrode 51 and the lead portion 60b of lead frame were conducted by wire bonding, by performing the resin encapsulation with an epoxy resin 63, to obtain a lamp of luminescence device 130.

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。 Embodiments and examples disclosed herein are carried out are to be considered and not restrictive in all respects as illustrative. 本発明の範囲は、上記した説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。 The scope of the invention being indicated by the appended claims rather than by the foregoing description, and is intended to include all modifications within the meaning and range of equivalency of the claims.

上記のように、本発明は、半導体デバイス程度の大きさのIII族窒化物半導体結晶およびその製造方法、III族窒化物半導体デバイスおよびその製造方法ならびにそのIII族窒化物半導体デバイスを含む発光機器に広く利用することができる。 As described above, the present invention, a group III nitride semiconductor crystal and a method of manufacturing the same order of magnitude of a semiconductor device, a light emitting device including the group III nitride semiconductor device and its manufacturing method and its III-nitride semiconductor device it can be widely utilized.

本発明にかかる一つのIII族窒化物半導体結晶およびIII族窒化物半導体デバイスの製造方法を説明する断面模式図である。 Method for producing a group III nitride semiconductor crystal and a Group III nitride semiconductor device according to the present invention is a cross-sectional schematic view illustrating a. ここで、(a)は下地基板に開口部を有するマスク層を形成する工程を示し、(b)は下地基板の開口面上にIII族窒化物半導体結晶を成長させる工程を示し、(c)および(d)はIII族窒化物半導体結晶を下地基板から分離する工程を示す。 Here, indicates (a) shows a step of forming a mask layer having an opening to the underlying substrate, (b) the step of growing the group III nitride semiconductor crystal on the opening surface of the base substrate, (c) and (d) shows the step of separating the group III nitride semiconductor crystal from the starting substrate. 本発明にかかる別のIII族窒化物半導体結晶およびIII族窒化物半導体デバイスの製造方法を説明する断面模式図である。 Another method of producing a Group III nitride semiconductor crystal and a Group III nitride semiconductor device according to the present invention is a cross-sectional schematic view illustrating a. ここで、(a)は下地基板に開口部を有するマスク層を形成する工程を示し、(b)はマスク層の開口部下に位置する下地基板の開口面上および開口部を取り囲むマスク層の一部上にIII族窒化物半導体結晶を成長させる工程を示し、(c)はマスク層を除去する工程を示し、(d)はIII族窒化物半導体結晶を下地基板から分離する工程を示す。 Here, (a) shows the step of forming a mask layer having an opening to the underlying substrate, (b) one of the mask layer surrounding the opening surface and on the opening of the underlying substrate located in the opening subordinates mask layer on the part shows a process of growing the group III nitride semiconductor crystal, (c) shows a step of removing the mask layer, shown (d) is the step of separating the group III nitride semiconductor crystal from the starting substrate. 本発明にかかるまた別のIII族窒化物半導体結晶およびIII族窒化物半導体デバイスの製造方法を説明する断面模式図である。 Method for producing the another group III nitride semiconductor crystal and a Group III nitride semiconductor device in the present invention is a cross-sectional schematic view illustrating a. ここで、(a)は下地基板に開口部を有するマスク層を形成する工程を示し、(b)は下地基板の開口面上にIII族窒化物半導体結晶を成長させ、マスク層上にIII族窒化物半導体極性反転結晶を成長させる工程を示し、(c)はIII族窒化物半導体極性反転結晶およびマスク層を除去する工程を示し、(d)はIII族窒化物半導体結晶を下地基板から分離する工程を示す。 Here, (a) shows the step of forming a mask layer having an opening to the underlying substrate, (b) is by growing a group III nitride semiconductor crystal on the opening surface of the base substrate, III-group on the mask layer shows the step of growing a nitride semiconductor polarity reversed crystal, (c) shows a step of removing the III-nitride semiconductor polarity reversed crystal and the mask layer, (d) separation of the group III nitride semiconductor crystal from the starting substrate showing the step of. 本発明にかかるまた別のIII族窒化物半導体結晶およびIII族窒化物半導体デバイスの製造方法を説明する断面模式図である。 Method for producing the another group III nitride semiconductor crystal and a Group III nitride semiconductor device in the present invention is a cross-sectional schematic view illustrating a. ここで、(a)は下地基板に2以上の小開口部の群により形成されている開口部を有するマスク層を形成する工程を示し、(b)は下地基板の開口面上にIII族窒化物半導体結晶を成長させる工程を示し、(c)および(d)はIII族窒化物半導体結晶を下地基板から分離する工程を示す。 Here, (a) shows the step of forming a mask layer having an opening formed by a group of two or more small openings to the underlying substrate, (b) the group III nitride on open surface of the starting substrate It shows the step of growing things semiconductor crystal, (c) and (d) shows the step of separating the group III nitride semiconductor crystal from the starting substrate. マスク層に形成される開口部と小開口部との関係を示す図である。 It is a diagram showing a relationship between an opening and a small opening formed in the mask layer. ここで、(a)は下地基板上に形成されたマスク層の上面図を示し、(b)は(a)のIV− B方向の断面図を示す。 Here, (a) shows the top view of a mask layer formed on a base substrate, shows a cross-sectional view of a IV- B direction (b) is (a). 本発明にかかるさらに別のIII族窒化物半導体結晶およびIII族窒化物半導体デバイスの製造方法を説明する断面模式図である。 Yet another group III nitride semiconductor crystal and a Group III nitride semiconductor device manufacturing method according to the present invention is a cross-sectional schematic view illustrating a. ここで、(a)は下地基板に種結晶を配置する工程を示し、(b)は種結晶を核としてIII族窒化物半導体結晶を成長させる工程を示し、(c)はIII族窒化物半導体結晶を下地基板から分離する工程を示す。 Here, (a) shows the step of disposing a seed crystal on the underlying substrate, (b) seed crystals are shown the process of growing the Group III nitride semiconductor crystal as a nucleus, (c) Group III nitride semiconductor It shows the step of separating the crystals from the underlying substrate. 本発明にかかるさらに別のIII族窒化物半導体結晶およびIII族窒化物半導体デバイスの製造方法を説明する断面模式図である。 Yet another group III nitride semiconductor crystal and a Group III nitride semiconductor device manufacturing method according to the present invention is a cross-sectional schematic view illustrating a. ここで、(a)は下地基板上に下地III族窒化物結晶および1個以上の開口部を有するマスク層を形成する工程を示し、(b)は開口部2a下に位置する下地III族窒化物結晶9aをエッチングする工程を示し、(c)はマスク部を除去して種結晶を配置する工程を示し、(d)は種結晶を核としてIII族窒化物半導体結晶を成長させる工程を示し、(e)はIII族窒化物半導体結晶を下地基板から分離する工程を示す。 Here, (a) shows the step of forming a mask layer having a starting Group III nitride crystal and one or more openings on the underlying substrate, (b) the starting Group III nitride located below the opening 2a shows the step of etching the object crystal 9a, (c) shows a step of placing a seed crystal and removing the mask portion, shows a process of growing the group III nitride semiconductor crystal as a nucleus (d) is seed crystal shows (e) the step of separating the group III nitride semiconductor crystal from the starting substrate. 本発明にかかるIII族窒化物半導体結晶の形状を示す立体模式図である。 It is a perspective schematic view showing the shape of the Group III nitride semiconductor crystal in the present invention. ここで、(a)は六角平板形状を示し、(b)は四角平板形状を示し、(c)は三角平板形状を示す。 Here, (a) shows the hexagonal plate shape, (b) shows a square plate shape, (c) shows a triangular plate shape. 本発明にかかる一つのIII族窒化物半導体デバイスを示す断面模式図である。 It is a cross-sectional schematic view showing one of the group III nitride semiconductor device according to the present invention. 本発明にかかる別のIII族窒化物半導体デバイスを示す断面模式図である。 It is a schematic sectional view illustrating another III-nitride semiconductor device according to the present invention. 本発明にかかるさらに別のIII族窒化物半導体デバイスを示す断面模式図である。 Yet another group III nitride semiconductor device according to the present invention is a cross-sectional view schematically showing. 本発明にかかるさらに別のIII族窒化物半導体デバイスを示す断面模式図である。 Yet another group III nitride semiconductor device according to the present invention is a cross-sectional view schematically showing. 本発明にかかる一つの発光機器を示す断面模式図である。 It is a cross-sectional schematic view showing one of a light emitting device according to the present invention. III族窒化物半導体デバイスの従来の製造方法を説明する断面模式図である。 Conventional manufacturing method of a group III nitride semiconductor device is a schematic cross-sectional view illustrating the. ここで、(a)は下地基板に開口部を有するマスク層を形成する工程を示し、(b)は下地基板およびマスク層上にIII族窒化物半導体結晶を成長させる工程を示し、(c)はIII族窒化物半導体結晶をスライス、研磨してIII窒化物半導体結晶基板を形成する工程を示し、(d)はIII窒化物半導体結晶基板上にIII族窒化物半導体結晶層および電極を形成する工程を示し、(e)はIII族窒化物半導体結晶の積層体をチップ化する工程を示す。 Here, indicates (a) shows a step of forming a mask layer having an opening to the underlying substrate, (b) the step of growing the group III nitride semiconductor crystal on underlying substrate and the mask layer, (c) slicing the group III nitride semiconductor crystal is polished to show a step of forming a III nitride semiconductor crystal substrate to form a (d) of the group III nitride semiconductor crystal layers and electrodes on the III nitride semiconductor crystal substrate shows a step, (e) shows the step of chips a stack of III-nitride semiconductor crystal.

符号の説明 DESCRIPTION OF SYMBOLS

1 下地基板、1a 開口面、1s 小開口面、2 マスク層、2a 開口部、2b 開口部を取り囲むマスク層の一部上面、2s 小開口部、2p マスク部、3 III族窒化物半導体極性反転結晶、3a 下面、3b 上面、4 種結晶、9,9a 下地III族窒化物結晶、10 III族窒化物半導体結晶、10a 下面、10b 上面、10s 側面、11 III族窒化物半導体結晶基板、12 III族窒化物半導体結晶層、12a i型GaN層、12b i型Al x Ga 1-x N層、12c n -型GaN層、12d p型層、12e n +型層、21 n型III族窒化物半導体結晶層、21a n型GaN層、21b n型Al x Ga 1-x N層、22 発光層、22a In 0.2 Ga 0.8 N層、22b Al 0.2 Ga 0.8 N層、23 p型III族窒化物半導体結晶層 1 underlying substrate, 1a opening surface, 1s small opening surface, second mask layer, 2a opening part upper surface, 2s small opening portion of the mask layer surrounding the 2b opening, 2p mask portion, 3 III nitride semiconductor polarity reversal crystals, 3a underside, 3b top surface, four crystalline, 9, 9a starting group III nitride crystal, 10 III nitride semiconductor crystal, 10a lower surface, 10b upper surface 10s side, 11 group III nitride semiconductor crystal substrate, 12 III nitride semiconductor crystal layers, 12a i-type GaN layer, 12b i-type Al x Ga 1-x n layer, 12c n - -type GaN layer, 12d p-type layer, 12e n + -type layer, 21 n-type group III nitride semiconductor crystal layer, 21a n-type GaN layer, 21b n-type Al x Ga 1-x n layer, 22 light-emitting layer, 22a In 0.2 Ga 0.8 n layer, 22b Al 0.2 Ga 0.8 n layer, 23 p-type group III nitride semiconductor crystal layer 23a p型Al x Ga 1-x N層、23b p型GaN層、51 n側電極、52 p側電極、53 ソース電極、54 ゲート電極、55 ドレイン電極、56 オーミック電極、57 ショットキー電極、60 リードフレーム、60a マウント部、60b リード部、61 ワイヤ、62 導電性接着剤、63 エポキシ系樹脂、90,100,110,120 III族窒化物半導体デバイス、98 発光、130 発光機器。 23a p-type Al x Ga 1-x N layer, 23b p-type GaN layer, 51 n-side electrode, 52 p-side electrode, 53 source electrode, 54 a gate electrode, 55 drain electrode, 56 ohmic electrode, 57 Schottky electrode, 60 lead frames, 60a mounting portion, 60b lead portion, 61 wire, 62 conductive adhesive 63 epoxy-based resin, 90,100,110,120 III nitride semiconductor device, 98 light emission, 130 emission device.

Claims (7)

  1. 下地基板上に複数のIII族窒化物半導体結晶基板を成長させる工程と、前記III族窒化物半導体結晶基板のそれぞれの上に1層以上のIII族窒化物半導体結晶層をそれぞれ成長させる工程と、前記III族窒化物半導体結晶基板および前記III族窒化物半導体結晶層から構成される複数の III族窒化物半導体結晶を前記下地基板から分離する工程とを含み、 Growing a plurality of group III nitride semiconductor crystal substrate on a base substrate, a step of each grown respectively on the one or more layers of group III nitride semiconductor crystal layer of said group III nitride semiconductor crystal substrate, a plurality of group III nitride semiconductor crystal composed of the III nitride semiconductor crystal substrate and the group III nitride semiconductor crystal layer and the step of separating from said starting substrate,
    複数の前記III族窒化物半導体結晶基板を成長させる工程は、前記下地基板上に複数の開口幅が0.2mm以上50mm以下の開口部を有するマスク層を形成する工程と、少なくとも前記マスク層の前記開口部下に位置する前記下地基板の開口面上に前記III族窒化物半導体結晶基板を成長させる工程とを含むか、あるいは、前記下地基板上に複数の種結晶を配置する工程と、前記種結晶を核として前記III族窒化物半導体結晶基板を成長させる工程とを含み、 The step of growing a plurality of the group III nitride semiconductor crystal substrate, wherein the step in which a plurality of opening width in the underlying substrate to form a mask layer having the following opening 50mm above 0.2 mm, at least the mask layer or comprising a step of growing said group III nitride semiconductor crystal substrate on the opening surface of the underlying substrate located in said opening subordinates, or placing a plurality of seed crystals to the underlying substrate, the seed crystals and a step of growing said group III nitride semiconductor crystal substrate as a nucleus,
    前記III族窒化物半導体結晶の厚さが10μm以上600μm以下、幅が0.2mm以上50mm以下であるIII族窒化物半導体デバイスの製造方法。 The III thickness of the nitride semiconductor crystal is 10μm or 600μm or less, III-nitride semiconductor device manufacturing method is wide 0.2mm or less than 50mm.
  2. 前記III族窒化物半導体結晶基板の主面の面積が、前記下地基板の主面の面積より小さい請求項1に記載のIII族窒化物半導体デバイスの製造方法。 The III area of ​​the main surface of the nitride semiconductor crystal substrate, III-nitride semiconductor device manufacturing method according to the area smaller claim 1 of the main surface of the underlying substrate.
  3. 前記開口部は、2個以上の小開口部の群により形成されている請求項1に記載のIII族窒化物半導体デバイスの製造方法。 The opening, III-nitride semiconductor device manufacturing method according to claim 1 which is formed by two or more of the group of the small opening.
  4. 複数の前記III族窒化物半導体結晶基板を成長させる工程が、前記下地基板上に複数の開口幅が0.2mm以上50mm以下の開口部を有するマスク層を形成する工程と、少なくとも前記マスク層の前記開口部下に位置する前記下地基板の前記開口面上に前記III族窒化物半導体結晶基板を成長させる工程とを含む場合は、前記マスク層の前記開口部の形状が、六角形状、四角形状または三角形状であり、 Growing a plurality of the group III nitride semiconductor crystal substrate, the plurality of opening width in the underlying substrate is a step of forming a mask layer having the following opening 50mm above 0.2 mm, at least the mask layer when including the step of growing said group III nitride semiconductor crystal substrate on the open surface of the underlying substrate located in said opening subordinates, the shape of the opening of the mask layer is a hexagonal shape, a square shape or a triangular shape,
    前記III族窒化物半導体結晶基板および前記III族窒化物半導体結晶層の形状が、六角平板状、四角平板状または三角平板状である請求項1から請求項3までのいずれかに記載のIII族窒化物半導体デバイスの製造方法。 The shape of the III nitride semiconductor crystal substrate and the Group III nitride semiconductor crystal layer, hexagonal tabular, group III according to claim 1 which is a square plate-shaped or triangular tabular until claim 3 method of manufacturing a nitride semiconductor device.
  5. 複数の前記III族窒化物半導体結晶基板を成長させる工程が、前記下地基板上に複数の前記種結晶を配置する工程と、前記種結晶を核として前記III族窒化物半導体結晶基板を成長させる工程とを含む場合は、 Step process, placing a plurality of the seed crystal on the underlying substrate, growing said Group III nitride semiconductor crystal substrate of the seed crystal as a nucleus for growing a plurality of the group III nitride semiconductor crystal substrate If you include the door,
    前記III族窒化物半導体結晶基板および前記III族窒化物半導体結晶層の形状が、六角平板状、四角平板状または三角平板状である請求項1または請求項2に記載のIII族窒化物半導体デバイスの製造方法。 The shape of the III nitride semiconductor crystal substrate and the Group III nitride semiconductor crystal layer, hexagonal tabular, group III nitride semiconductor device according to claim 1 or claim 2 which is rectangular plate-shaped or triangular tabular the method of production.
  6. 前記III族窒化物半導体結晶基板および前記III族窒化物半導体結晶層から構成されるIII族窒化物半導体結晶を前記下地基板から分離する工程において、エッチング、レーザおよびへき開のうちいずれかの方法を用いる請求項1から請求項5までのいずれかに記載のIII族窒化物半導体デバイスの製造方法。 Used in the step of separating the formed group III nitride semiconductor crystal from the starting substrate from the group III nitride semiconductor crystal substrate and the Group III nitride semiconductor crystal layer, etching, any of the methods of laser and cleavage group III nitride semiconductor device manufacturing method according to any of claims 1 to 5.
  7. 前記III族窒化物結晶基板の主面と、(0001)面、(1−100)面、(11−20)面、(1−101)面、(1−102)面、(11−21)面および(11−22)面のうちのいずれかの面とのなすオフ角が、0°以上4°以下である請求項1から請求項6までのいずれかに記載のIII族窒化物半導体デバイスの製造方法。 The principal surface of the III nitride crystal substrate, (0001) plane, (1-100) plane, (11-20) plane, (1-101) plane, (1-102) plane, (11-21) off angle formed between the surface and (11-22) either side of the plane, III-nitride semiconductor device according to claim 1 is 4 ° or less 0 ° or more to claim 6 the method of production.
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