JP5183874B2 - Manufacturing method of Soi wafer - Google Patents

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信越化学工業株式会社
信越半導体株式会社
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本発明は、SOIウエーハの製造方法及びSOIウェーハに関するものであり、特に透明絶縁性基板上にSOI層を形成するSOIウエーハの製造方法及びSOIウェーハに関するものである。 The present invention relates to a manufacturing method and an SOI wafer of the SOI wafer, a manufacturing method and an SOI wafer of the SOI wafer to form a particular SOI layer on a transparent insulating substrate.

絶縁体上にシリコン単結晶層が形成されたSOI(Silicon On Insulator)構造を有するSOIウェーハは、高密度の半導体集積回路を作製するのに適し、例えばTFT−LCD(Thin Film Transistor−Liquid Crystal Display、薄膜トランジスタ液晶ディスプレイ)などの光学デバイスにも期待されている。 SOI wafer having a silicon single crystal layer is formed SOI (Silicon On Insulator) structure on the insulator, suitable for making high-density semiconductor integrated circuits, for example, TFT-LCD (Thin Film Transistor-Liquid Crystal Display , it is expected to an optical device of a thin film transistor liquid crystal display) and the like.

このような光学デバイスには、例えば透明な石英基板上にSOI層を形成したSOIウェーハを用いる。 Such optical devices, an SOI wafer having an SOI layer is formed, for example, a transparent quartz substrate. この場合、基板が完全な絶縁体であるから、SOI層中のキャリアの移動度が基板に影響されず、極めて高くなり、特に高周波で駆動した場合の効果が著しい。 In this case, the substrate is a perfect insulator, without being influenced by the mobility substrate carrier in the SOI layer becomes extremely high, particularly effective in the case of driving at a high frequency is significant.
例えば石英基板上に多結晶シリコンの薄膜をCVD法等で形成した場合、LCDの表示の高速化と高精彩化の指標である電子の移動度の最大値がP型で100cm /V・sec、N型で200cm /V・sec程度であったが、SOI層の場合はこれと比較してより高速化が期待できる。 For example, when a quartz substrate of the polycrystalline silicon thin film formed by a CVD method or the like, LCD display speed and mobility of electrons maximum 100cm 2 / V · sec in the P-type is indicative of a high-definition of , was the 200 cm 2 / V · about sec in N-type, higher speed as compared with this case of an SOI layer can be expected. しかも、このようなSOIウェーハではTFT領域の周辺に駆動回路を一体に形成することもでき、高密度の実装が可能である。 Moreover, it is also possible to form the driving circuit on the periphery of the TFT area in such SOI wafers together, facilitating high-density mounting.

このような光学デバイスに用いるSOIウェーハは、SOI層の厚さを例えば0.5μm以下程度に薄くしなければならない。 SOI wafer used in such optical devices must reduce the thickness of the SOI layer, for example, about 0.5μm or less. 従って、石英基板とSOI層との接合は、このような厚さまでSOI層を薄膜化するための研削、研磨や、デバイス作製時にSOI層に掛かる熱的、機械的応力に耐えるように強固に接合している必要があり、そのため、高温熱処理により結合力を高めることが必要であった。 Therefore, the bonding between the quartz substrate and the SOI layer, such a thickness grinding for thinning the SOI layer to polishing and thermal applied to SOI layer during device fabrication, firmly joined to withstand the mechanical stresses and it must have, therefore, it was necessary to increase the bonding strength by the high temperature heat treatment.

しかし、石英基板とSOI層では熱膨張係数が相違するため、接合するための加熱処理中、あるいは接合後の冷却中または研削、研磨中に熱歪による応力が生じ、石英基板やSOI層にひび割れが発生したり、これらが剥離して破損することがあった。 However, cracks for different thermal expansion coefficient in the quartz substrate and the SOI layer during the heat treatment for bonding, or cooled in or grinding after bonding, the stress due to thermal strain occurs during polishing, a quartz substrate or SOI layer there or generated, there is that they may be broken by peeling. このような問題は絶縁性透明基板が石英基板の場合に限らず、単結晶シリコンウェーハを熱膨張係数が異なる基板と接合する場合に必然的に生じる問題である。 Such a problem is not limited to the case where the insulating transparent substrate is a quartz substrate, a single crystal silicon wafer is necessarily occur problems when the thermal expansion coefficient are bonded with different substrates.

この問題を解決するため、水素イオン注入剥離法を用いるSOIウェーハの製造方法において、結合熱処理工程と薄膜化工程とを交互に段階的に行い、熱処理時に発生する熱応力の影響を緩和する技術が開示されている(例えば特許文献1参照)。 To solve this problem, in the method for manufacturing an SOI wafer using a hydrogen ion implantation separation method, stepwise alternately performs the bonding heat treatment step and the thinning step, to mitigate the effects of thermal stress generated during heat treatment technology It has been disclosed (for example, see Patent Document 1).

一方、このようなSOIウェーハのSOI層にTFTとしてMOSFET(Metal Oxide Semiconductor Field Effect Transistor、金属酸化物半導体電界効果トランジスタ)を作製した場合、基板が透明であるため、基板の裏面からMOSFETのチャンネル領域に光が入射することによりリーク電流(光リーク電流)が発生し、デバイスの特性が劣化することがある。 On the other hand, such an SOI wafer of the SOI layer in MOSFET (Metal Oxide Semiconductor Field Effect Transistor, a metal oxide semiconductor field effect transistor) as a TFT when to prepare, because the substrate is transparent, the channel region of the MOSFET from the back surface of the substrate leakage current (light leakage current) is generated by the light is incident, there is the characteristic of the device deteriorates.

これに対して、基板とSOI層との間に遮光層を形成し、基板裏面からの光の入射を遮り、光リーク電流の発生を防止する技術が開示されている(例えば特許文献2参照)。 In contrast, by forming a light-shielding layer between the substrate and the SOI layer, blocks the incident light from the substrate back surface, a technique for preventing the occurrence of light leakage current is disclosed (for example, see Patent Document 2) .

特開平11−145438号公報 JP 11-145438 discloses 特開平10−293320号公報 JP 10-293320 discloses

本発明は、透明絶縁性基板上にSOI層を形成するSOIウエーハの製造方法において、透明絶縁性基板とSOI層との熱膨張係数の差異に起因する熱歪、剥離、ひび割れ等の発生を簡易な工程で防止でき、さらにSOI層に半導体デバイスを作製した際に光リーク電流を抑制できるSOIウエーハの製造方法及びSOIウェーハを提供することを目的とする。 The present invention provides a simple method of manufacturing a SOI wafer to form an SOI layer on a transparent insulating substrate, thermal strain due to difference in thermal expansion coefficient between the transparent insulating substrate and SOI layer, peeling, occurrence of cracks can be prevented in a process, further an object to provide a manufacturing method and an SOI wafer of the SOI wafer that can suppress light leakage current in the case of preparing a semiconductor device in the SOI layer.

上記目的達成のため、本発明は、単結晶シリコンウェーハと透明絶縁性基板とを接合後、前記単結晶シリコンウェーハを薄膜化することにより前記透明絶縁性基板上にSOI層を形成してSOIウェーハを製造する方法において、少なくとも、 For the purposes achieved, the present invention, SOI wafer to form an SOI layer on the transparent insulating substrate by after bonding the single crystal silicon wafer and the transparent insulating substrate, the single crystal silicon wafer thinning a method for producing at least,
チョクラルスキー法により、全面がOSF領域の外側のN領域となる単結晶シリコンを育成し、これをスライスしてウェーハを作製する工程、 By the Czochralski method, the step of entire surface by growing a single crystal silicon to be N region located outside of the OSF region, to produce a wafer by slicing it,
前記作製したN領域単結晶シリコンウェーハの表面から水素イオンまたは希ガスイオンの少なくとも一方を注入し、ウェーハ中にイオン注入層を形成する工程、 Forming at least one was injected, ion implanted layer in the wafer surface from hydrogen ions or rare gas ions of said produced N region single crystal silicon wafer,
前記N領域単結晶シリコンウェーハのイオン注入面及び/又は前記透明絶縁性基板の表面を、プラズマ及び/又はオゾンで処理する工程、 Step of the N ion implanted surface region single crystal silicon wafer and / or the surface of the transparent insulating substrate is treated with plasma and / or ozone,
前記N領域単結晶シリコンウェーハのイオン注入面と前記透明絶縁性基板の表面とを、前記処理をした表面を接合面として室温で密着させて接合する工程、 Step of bonding said the N region single crystal silicon wafer ion implanted surface with the transparent insulating substrate surface, in close contact at room temperature the surface in which the said processing as the bonding surface,
前記イオン注入層に衝撃を与えて単結晶シリコンウェーハを機械的に剥離し、前記透明絶縁性基板上にSOI層を形成する工程、 Step wherein by giving an impact to the ion injection layer mechanically delaminate the single crystal silicon wafer to form a SOI layer on the transparent insulating substrate,
を行なうことを特徴とするSOIウエーハの製造方法を提供する。 That it provides a method for manufacturing an SOI wafer characterized by performing.

このように、本発明では、チョクラルスキー法により全面がOSF領域の外側のN領域となる単結晶シリコンを育成し、これをスライスしたウェーハ、すなわち、空孔型欠陥や格子間シリコンによる欠陥等のGrown−in欠陥がほとんど存在しないN領域単結晶シリコンウェーハを用いる。 Thus, in the present invention, by growing a single crystal silicon entire surface by the Czochralski method is outside the N region of the OSF region, the wafer sliced ​​it, i.e., defects due vacancy type defects and interstitial silicon of Grown-in defects an N region single crystal silicon wafer hardly exists. そしてこのN領域単結晶シリコンウェーハの表面からイオン注入し、そのイオン注入面及び/又は透明絶縁性基板の表面をプラズマ及び/又はオゾンで処理すれば、ウェーハのイオン注入面及び/又は基板の表面にはOH基が増加して活性化する。 And this ion implantation from the surface of the N region single crystal silicon wafer, if the ion-implanted surface and / or the transparent insulator surface plasma and / or ozone treatment of the substrate, the ion implantation surface and / or the surface of the substrate wafer OH group is activated by an increase in the. 従って、このような状態でN領域単結晶シリコンウェーハと透明絶縁性基板とを、前記処理をした表面を接合面として室温で密着させ接合すれば、密着させた面が水素結合により強固に接合するので、その後結合力を高める高温熱処理を施さなくても十分に強固な接合となる。 Thus, a such N region single crystal silicon wafer in a state with the transparent insulating substrate, if joined in close contact at room temperature the surface in which the said processing as the bonding surface, adhesion is caused surfaces are firmly bonded by hydrogen bonding since, even without applying a high-temperature heat treatment to enhance subsequent bonding force becomes sufficiently strong bonding. また、このように接合面が強固に接合しているので、その後イオン注入層に衝撃を与えてN領域単結晶シリコンウェーハを機械的に剥離し、透明絶縁性基板上に薄いSOI層を形成することができるので、剥離のための熱処理を行なわなくても薄膜化ができる。 Moreover, since such bonding surfaces are firmly bonded, followed by giving an impact to the ion implanted layer to mechanically delaminate the N region single crystal silicon wafer to form a thin SOI layer on a transparent insulating substrate it is possible, even without a heat treatment for delamination can thin. 従って、透明絶縁性基板と単結晶シリコンウェーハとの熱膨張係数の差異に起因する熱歪、剥離、ひび割れ等が発生せずにSOIウェーハを製造することができる。 Therefore, it is possible to manufacture thermal strain, peeling, an SOI wafer without cracks occurred due to the difference of the transparent insulating substrate and the thermal expansion coefficient between the single crystal silicon wafer. また、N領域単結晶シリコンウェーハに水素イオン注入剥離法を用いるので、薄くて良好な膜厚均一性を有し、Grown−in欠陥がほとんど存在しない結晶性に優れたN領域のSOI層を有するSOIウェーハを製造することができる。 Further, since the use of hydrogen ion implantation separation method in the N region single crystal silicon wafer, thin with a good film thickness uniformity, having an SOI layer with excellent N region crystallinity Grown-in defects scarcely exist it is possible to manufacture an SOI wafer. また、SOI層がN領域からなるので、SOI層に半導体デバイスを作製した場合に、光リーク電流による素子の特性劣化を抑制することができる。 Further, since the SOI layer is made of N region, it can be a case of manufacturing the semiconductor device in the SOI layer, to suppress the characteristic deterioration of the element due to light leakage current.

ここで、N領域について、チョクラルスキー(CZ)法により単結晶シリコンを育成する場合の引上げ速度と、育成される単結晶シリコンの欠陥との関係について説明する。 Here, the N region, the pulling speed in the case of growing a single crystal silicon by the Czochralski (CZ) method, the relationship between defects in the single crystal silicon is grown will be described.
結晶中固液界面近傍の温度勾配Gとなる炉内構造(ホットゾーン)を使用したCZ引上げ機で結晶軸方向に成長速度Vを変化させた場合、図2に示すような欠陥分布図が得られる。 When changing the growth rate V in the crystal axis direction in CZ pulling machine using a temperature gradient G near the solid-liquid interface in the crystal core internals (hot zone), obtained defect distribution diagram as shown in FIG. 2 It is. 欠陥分布図は縦軸をV(mm/min)としており、FPD、LSTD、COP等の空孔型欠陥が多く存在するV領域と、LSEPD、LFPD等の格子間シリコンによる欠陥が多く存在するI領域とあるが、その間にある空孔型欠陥や格子間シリコンによる欠陥等のGrown−in欠陥がほとんど存在しない領域がN領域と呼ばれる領域である。 Defect distribution diagram is the vertical axis and V (mm / min), FPD, LSTD, and V region in which the vacancy type defects such as COP often present, LSEPD, there are many defects due to interstitial silicon such LFPD I Although the region is a region in which a region Grown-in defects scarcely exist such as defects caused by vacancy-type defects and interstitial silicon in between is called the N region. また、V領域の境界付近にはOSF(Oxidation induced Stackin Fault、酸化誘起積層欠陥)と呼ばれる欠陥が発生するOSF領域が存在する。 Further, in the vicinity of the boundary of the V region OSF (Oxidation induced Stackin Fault, oxidation induced stacking faults) OSF region defects occur called exists. このように、N領域はOSF領域の外側にある。 Thus, N region outside the OSF region. なお、N領域は、OSF領域の外側に隣接するNv領域と、I領域に隣接するNi領域とからなる。 Incidentally, N regions, and Nv region adjacent to the outside of the OSF region, and a Ni region adjacent to the I region. そして、ホットゾーンの設計と成長速度の調整によってV/Gを制御することで、全面がOSF領域の外側のN領域となる単結晶シリコンが得られる。 Then, by controlling the V / G by adjusting the design and growth rate of the hot zone, the single-crystal silicon can be obtained entirely is the N region located outside the OSF region.

この場合、前記育成する単結晶シリコンを、Cuデポジション法により検出される欠陥領域を含まないものとすることが好ましい。 In this case, the single crystal silicon to the development, it is not preferable to contain no defective region detected by the Cu deposition method.
このように、育成する単結晶シリコンをCuデポジション法により検出される欠陥領域を含まないものとすれば、Grown−in欠陥が更に少なく、結晶性の極めて高い高品質のSOI層を形成できる。 Thus, the single crystal silicon to grow if not containing the defective region detected by the Cu deposition method, Grown-in defects are further reduced, thereby forming a very high quality SOI layer of the crystalline. これにより、光リーク電流の発生をさらに抑制できる。 This further can suppress the occurrence of light leakage current.

なお、Cuデポジション法とは、Cuイオンが溶存する液体の中で、ウェーハ表面に形成した酸化膜に電位を印加すると、酸化膜が劣化している部位に電流が流れ、CuイオンがCuとなって析出することを利用した評価方法である。 Note that the Cu deposition method, in a liquid Cu ions are dissolved, when applying a potential to the oxide film formed on the wafer surface, a current flows through the site where the oxide film is degraded, Cu ions and Cu is an evaluation method using that to become by precipitation. 図2の欠陥分布図に示すように、Cuデポジション法により欠陥が検出される領域は、Nv領域の一部であってOSF領域に隣接する領域に存在する(以下Cuデポジション欠陥領域という場合がある)。 As shown in the defect distribution chart of FIG. 2, area defects are detected by the Cu deposition method is referred Nv a part of the region present in the region adjacent to the OSF region (hereinafter Cu deposition defect region there is). このCuデポジション欠陥領域において、酸化膜が劣化しやすい部分には極微小なCOP等の欠陥が存在していることが知られている。 In the Cu deposition defect region, the easy part deterioration oxide film has been known that there is a defect, such as a very small COP.

また、前記接合工程を行なった後、該接合ウェーハを100〜300℃で熱処理して結合力を高める工程を行い、その後前記剥離工程を行なうことが好ましい。 Further, after performing the bonding step, a step of increasing the coupling force of the bonded wafer was heat-treated at 100 to 300 ° C., have preferably be subsequently performing the peeling process.
このように、接合したN領域単結晶シリコンウェーハ及び透明絶縁性基板を、熱歪が発生しないような100〜300℃という低温で熱処理してより結合力を高めてから、イオン注入層に衝撃を与えて機械的な剥離工程を行なえば、機械的応力による接合面の剥離、ひび割れ等の発生をより確実に防止してSOIウェーハを製造できる。 Thus, the junction of N region single crystal silicon wafer and a transparent insulating substrate, as 100 to 300 ° C., such as thermal strain is not generated from increasing more bonding strength was heat-treated at a low temperature, the impact to the ion implanted layer by performing the mechanical stripping step giving it can be produced an SOI wafer to prevent peeling of the bonding surfaces due to mechanical stress, the occurrence of cracks more reliably.

また、前記剥離工程により得られたSOIウェーハのSOI層表面に鏡面研磨を施すことが好ましい。 Further, the mirror polishing is not preferable to perform the SOI layer surface of the SOI wafer obtained by the separation step.
このように、剥離工程により得られたSOIウェーハのSOI層表面に鏡面研磨を施せば、剥離工程で生じたSOI層の表面粗れやイオン注入工程で発生した結晶欠陥等を除去でき、表面が鏡面研磨された平滑なSOI層を有するSOIウェーハを製造できる。 Thus, Hodokose mirror polishing the SOI layer surface of the SOI wafer obtained by the separation step, can be removed crystal defects generated on the surface hail or ion implantation process of an SOI layer formed in the stripping step, surface can be produced an SOI wafer having a smooth SOI layer is mirror polished.

また、前記透明絶縁性基板を、石英基板、サファイヤ(アルミナ)基板、ガラス基板、のいずれかとすることが好ましい。 Further, the transparent insulating substrate, a quartz substrate, a sapphire (alumina) substrate, have preferably be a glass substrate, either.
このように、透明絶縁性基板を石英基板、サファイヤ(アルミナ)基板、ガラス基板、のいずれかとすれば、これらは光学的特性が良好な透明絶縁性基板であるから、光学デバイス作製に好適なSOIウェーハを製造できる。 Thus, a quartz substrate transparent insulating substrate, if the sapphire (alumina) substrate, a glass substrate, and either, because these optical properties are good transparent insulator substrate, suitable SOI to the optical device prepared the wafer can be produced.
ここで、ガラス基板としては、一般的な青板ガラスのほか、白板ガラス、ホウケイ酸ガラス、無アルカリホウケイ酸ガラス、アルミノホウケイ酸ガラス、結晶化ガラスなどを用いることができる。 Here, as the glass substrate, in addition to the common blue plate glass, white plate glass, borosilicate glass, alkali-free borosilicate glass, aluminoborosilicate glass, or the like can be used crystallized glass. また、青板ガラスなどの様にアルカリ金属を含むガラス基板を用いる場合には、表面からのアルカリ金属の拡散を防止するため、ガラス基板の表面にスピンオンガラスによる拡散防止膜を形成することが好ましい。 In the case of using a glass substrate containing an alkali metal as such soda-lime glass, for preventing diffusion of alkali metal from the surface, it is preferable to form the diffusion prevention film by the spin-on glass to the surface of the glass substrate.

さらに、前記イオン注入層を形成する際のイオン注入線量を、8×10 16 /cm より大きくすることが好ましい。 Further, the ion implantation dose at the time of forming the ion-implanted layer, have preferably be greater than 8 × 10 16 / cm 2.
このように、イオン注入層を形成する際のイオン注入線量を、8×10 16 /cm より大きくすることにより、機械剥離を容易に行うことができる Thus, the ion implantation dose at the time of forming the ion-implanted layer, by greater than 8 × 10 16 / cm 2, can be easily performed mechanically peeling

また、本発明は、上記のいずれかの製造方法により製造されたことを特徴とするSOIウェーハを提供する。 Further, the present invention is that provides an SOI wafer, characterized in that it is produced by any of the manufacturing methods described above.
このように、上記のいずれかの製造方法により製造されたSOIウェーハであれば、製造の際に熱歪、剥離、ひび割れ等が発生しておらず、また、各種デバイス作製に有用な、薄くて良好な膜厚均一性を有し、N領域であって結晶性に特に優れ、キャリア移動度の高い透明絶縁性基板上にSOI層を持つSOIウエーハとなる。 Thus, if the SOI wafer produced by any of the manufacturing methods described above, thermal strain during manufacture, delamination, no cracking or the like occurs, also, various devices fabricated into useful, thin have good film thickness uniformity, especially excellent crystallinity a N region, the SOI wafer having the SOI layer to high carrier mobility transparent insulation substrate. また、SOI層にMOSFET等を作製した場合には、光リーク電流による素子の特性劣化が抑制されたSOIウェーハとなる。 Further, in the case of manufacturing a MOSFET or the like in the SOI layer becomes a SOI wafer characteristic deterioration of the element due to light leakage current is suppressed.

また、本発明は、透明絶縁性基板上に厚さが0.5μm以下のSOI層を有するSOIウエーハであって、前記SOI層は、全面がOSF領域の外側のN領域であり、且つキャリアの移動度がN型で250cm /V・sec以上、P型で150cm /V・sec以上となるものであることを特徴とするSOIウエーハを提供する。 The present invention also provides an SOI wafer having a transparent insulator SOI layer thickness of less 0.5μm on the substrate, the SOI layer, the entire surface is outside the N region of the OSF region, and the carrier mobility 250cm 2 / V · sec or more N-type, that provides an SOI wafer, characterized in that in which a 150cm 2 / V · sec or more P-type.

このように、透明絶縁性基板上に厚さが0.5μm以下のSOI層を有するSOIウエーハであって、SOI層が、全面がOSF領域の外側のN領域であり、且つキャリアの移動度がN型で250cm /V・sec以上、P型で150cm /V・sec以上となるSOIウエーハであれば、光学デバイスに適する薄さを有し、N領域であって結晶性に特に優れ、キャリア移動度の高い透明絶縁性基板上にSOI層を持つSOIウエーハとなる。 Thus, the thickness of the transparent insulating substrate is a SOI wafer having the SOI layer 0.5 [mu] m, SOI layer, the entire surface is outside the N region of the OSF region, and the carrier mobility N-type in 250cm 2 / V · sec or more, if the SOI wafer serving as a 150cm 2 / V · sec or more P-type has a thin suitable for optical devices, especially excellent crystallinity a N region, the SOI wafer having the SOI layer to high carrier mobility transparent insulation substrate. また、SOI層にMOSFET等を作製した場合には、光リーク電流による素子の特性劣化が抑制されたSOIウェーハとなる。 Further, in the case of manufacturing a MOSFET or the like in the SOI layer becomes a SOI wafer characteristic deterioration of the element due to light leakage current is suppressed.

この場合、前記SOI層は、Cuデポジション法により検出される欠陥領域を含まないものであることが好ましい。 In this case, the SOI layer is not preferable are those which do not contain a defective region detected by the Cu deposition method.
このように、SOI層がCuデポジション法により検出される欠陥領域を含まないものであれば、さらに光リーク電流が抑制されたものとなる Thus, as long as it does not include a defect region SOI layer is detected by the Cu deposition method, becomes further light leakage current is suppressed

本発明に従うSOIウェーハの製造方法であれば、N領域単結晶シリコンウェーハと透明絶縁性基板を接合する前に、接合する表面をプラズマ及び/又はオゾンで処理することにより表面にOH基が増加して活性化するので、このような状態でN領域単結晶シリコンウェーハと透明絶縁性基板とを室温で密着させ接合すると、密着させた面が水素結合により強固に接合する。 If the method for manufacturing an SOI wafer according to the present invention, prior to joining the N region single crystal silicon wafer and the transparent insulating substrate, the surface to be bonded OH groups is increased on the surface by treatment with plasma and / or ozone since activated Te, when joining such a state and an N-region single crystal silicon wafer and the transparent insulator substrate into close contact at room temperature, the adhesion is allowed surfaces are firmly bonded by hydrogen bonding. 従って、その後結合力を高める高温熱処理を施さなくても十分に強固な接合となる。 Thus, even without performing a high-temperature heat treatment to enhance subsequent bonding force becomes sufficiently strong bonding. また、このように接合面が強固に接合しているので、その後イオン注入層に衝撃を与えてN領域単結晶シリコンウェーハを機械的に剥離し、透明絶縁性基板上に薄いSOI層を形成することができる。 Moreover, since such bonding surfaces are firmly bonded, followed by giving an impact to the ion implanted layer to mechanically delaminate the N region single crystal silicon wafer to form a thin SOI layer on a transparent insulating substrate be able to. 従って、剥離のための熱処理を行なわなくても薄膜化ができる。 Thus, even without a heat treatment for delamination can thin. このようにして、透明絶縁性基板と単結晶シリコンとの熱膨張係数の差異に起因する熱歪、剥離、ひび割れ等が発生せずにSOIウェーハを製造することができる。 In this way, the transparent insulating substrate and heat distortion caused by the difference in thermal expansion coefficients between the single crystal silicon, peeling, can be produced an SOI wafer without cracks occurred. また、N領域単結晶シリコンウェーハに水素イオン注入剥離法を用いるので、薄くて良好な膜厚均一性を有し、Grown−in欠陥がほとんど存在しない結晶性に優れたN領域のSOI層を有するSOIウェーハを製造することができる。 Further, since the use of hydrogen ion implantation separation method in the N region single crystal silicon wafer, thin with a good film thickness uniformity, having an SOI layer with excellent N region crystallinity Grown-in defects scarcely exist it is possible to manufacture an SOI wafer. また、SOI層がN領域からなるので、SOI層に半導体デバイスを作製した場合に、光リーク電流による素子の特性劣化を抑制することができる。 Further, since the SOI layer is made of N region, it can be a case of manufacturing the semiconductor device in the SOI layer, to suppress the characteristic deterioration of the element due to light leakage current.

また、本発明のSOIウェーハは、製造の際に熱歪、剥離、ひび割れ等が発生しておらず、また、各種デバイス作製に有用な、薄くて良好な膜厚均一性を有し、N領域であって結晶性に特に優れ、キャリア移動度の高い透明絶縁性基板上にSOI層を持つSOIウエーハとできる。 Further, SOI wafer of the present invention has thermal distortion during manufacture, delamination, no cracking or the like occurs, also, useful for various devices manufactured, thin, good thickness uniformity, N region a particularly excellent in crystallinity is, can the SOI wafer having the SOI layer to high carrier mobility transparent insulation substrate. また、SOI層にMOSFET等を作製した場合には、光リーク電流による素子の特性劣化が抑制されたSOIウェーハとできる。 Further, in the case of manufacturing a MOSFET or the like in the SOI layer can be an SOI wafer in which characteristic deterioration of the element due to light leakage current is suppressed.

また、本発明のSOIウェーハは、熱歪、剥離、ひび割れ等がなく十分に薄い0.5μm以下のSOI層を有し、キャリアの移動度がN型で250cm /V・sec以上、P型で150cm /V・sec以上と高く、高速、高精彩な表示が可能な優れた性能を有するTFT−LCDの作製に適するSOIウェーハであり、かつSOI層がN領域であるから、MOSFETを作製した場合には光リーク電流が抑制できるSOIウェーハとなる。 Further, SOI wafer of the present invention, heat distortion, peeling, have a sufficiently thin 0.5μm below the SOI layer without such cracking, the carrier mobility 250cm 2 / V · sec or more N-type, P-type in as high as 150cm 2 / V · sec or more, high speed, an SOI wafer suitable for producing a TFT-LCD having a high-definition display and excellent capable performance, and since the SOI layer is N region, making the MOSFET the SOI wafer light leak current can be suppressed when.

前述したように、透明絶縁性基板上にSOI層を形成するSOIウエーハの製造方法において、透明絶縁性基板とSOI層との熱膨張係数の差異に起因する熱歪、剥離、ひび割れ等の発生を解決するために、水素イオン注入剥離法を用いるSOIウェーハの製造方法において、接合熱処理工程と薄膜化工程とを交互に段階的に行い、熱処理時に発生する熱応力の影響を緩和する技術が開示されている。 As described above, in the method for manufacturing an SOI wafer for forming an SOI layer on a transparent insulating substrate, thermal strain due to difference in thermal expansion coefficient between the transparent insulating substrate and SOI layer, peeling, occurrence of cracks to solve, in the method for manufacturing an SOI wafer using a hydrogen ion implantation separation method, stepwise alternately performs the bonding heat treatment step and the thinning step, a technique for mitigating the effects of thermal stress generated during heat treatment is disclosed ing.
しかし、SOIウェーハの生産性向上の為に、より工程数が少なく、短時間で前記問題を解決する技術が望まれていた。 However, in order to improve productivity of SOI wafer, and more number of steps is small, a technique for solving the above problems has been desired in a short time.

そこで本発明者らは、接合する面に予めプラズマ及び/又はオゾン処理を行なうことで熱処理をしなくても接合強度を高くし、また剥離の際にも機械的剥離を行なうことで熱処理をせずに剥離して0.5μm以下の厚さのSOI層とできることに想到した。 The present inventors, even without heat treatment by performing pre-plasma and / or ozone treatment on the surface to be joined to increase the bonding strength, and also causes the heat treatment by performing a mechanical delamination upon peeling and conceived to be the SOI layer of thickness less than 0.5μm is peeled off without.

また、従来、このようなSOIウェーハのSOI層にMOSFETを作製した場合、基板が透明であるため、基板の裏面からMOSFETのチャンネル領域に光が入射することにより光リーク電流が発生し、デバイスの特性が劣化することがあった。 Further, conventionally, in the case of manufacturing a MOSFET on the SOI layer of such an SOI wafer, since the substrate is transparent, the light leakage current is generated by the light incident from the back surface of the substrate in the channel region of the MOSFET, the device characteristic was sometimes deteriorated.

これに対して本発明者らは、SOI層を全面がOSF領域の外側のN領域からなるものとすることで、このような光リーク電流を抑制できることを見出した。 The present inventors contrast, when it is assumed that the SOI layer entirely consists of N region located outside the OSF region was found to be able to inhibit such light leakage current. このようにN領域からなるSOI層を用いることで光リーク電流が抑制される原理は明らかではないが、光リーク電流の発生にSOI層のGrown−in欠陥、特に大きさが通常30〜130nmであるCOPによる光散乱が関係するのではないかと考えられる。 This principle of the light leakage current is suppressed by using the SOI layer consisting of N regions, as is not clear, Grown-in defects in the SOI layer to the generation of light leakage current, in particular magnitude at normal 30~130nm a light scattering by the COP is considered that it would be involved.

特許文献2のように基板とSOI層との間に遮光膜を設けると、MOSFETのチャンネル領域へ直接入射する光は遮光できる。 By providing the light shielding film between the substrate and the SOI layer as in Patent Document 2, light entering directly into the channel region of the MOSFET can be shielded. しかし一方で、MOSFETの両端に存在し、面積も大きいソース、ドレイン領域に入射した迷光が、COPに散乱されてチャンネル領域に入射することによっても光リーク電流が発生するのではないかと考えられる。 However, on the other hand, present in both ends of the MOSFET, the area is large source, stray light incident on the drain region, is considered that it would be light leakage current is also generated by being scattered COP enters the channel region. そして、N領域のSOI層であればそこに作製されたソース、ドレイン領域にはCOPがほとんど存在しないので、COPによる波長400nm以上の可視光の散乱が発生せず、従ってこのような散乱によってMOSFETのチャンネル領域に入射する光が減少するのではないかと考えられる。 MOSFET Then, SOI layer is long if the source made therein N region, since the drain region COP there is little scattering of visible light wavelength of not less than 400nm by COP does not occur, thus by such scattering light entering the channel region is thought that it would be reduced.
以下、本発明の実施の形態について具体的に説明するが、本発明はこれらに限定されるものではない。 Hereinafter, will be specifically described embodiments of the present invention, the present invention is not limited thereto.

図1は、本発明に係るSOIウェーハの製造方法の一例を示す工程図である。 Figure 1 is a process diagram showing an example of a method for manufacturing an SOI wafer according to the present invention.

まず、CZ法により、全面がOSF領域の外側のN領域となる単結晶シリコンを育成し、これをスライスしてウェーハを作製する(工程A)。 First, by the CZ method, the entire surface is growing a single crystal silicon to be N region located outside the OSF region, which was sliced ​​to produce a wafer (step A).
全面がN領域となる単結晶シリコンを育成するには、例えば、図2の欠陥分布図において、CZ法により引上げ中の単結晶シリコンの成長速度(引上げ速度)を高速から低速に漸減させた場合に、リング状に発生するOSF領域が消滅する境界の成長速度以下で、さらに成長速度を漸減させた場合にI領域となる境界の成長速度以上の成長速度に制御して結晶を育成すればよい。 To grow a single crystal silicon entire surface becomes N region, for example, in the defect distribution chart of FIG. 2, when the growth rate of the single crystal silicon during the pulling by the CZ method (pulling rate) is gradually decreased from a high speed to a low speed to, the following growth rate boundaries OSF region occurs in a ring shape to disappear, it may be further train control to crystal growth rate than the growth rate of the boundary corresponding to I region when is gradually decreased the growth rate .

こうして育成した全面がN領域の単結晶シリコンを、従来の内周刃スライサあるいはワイヤーソー等の切断装置でスライスした後、面取り、ラッピング、エッチング、研磨等の通常の工程によりN領域シリコン単結晶ウェーハを作製する。 After thus fostering the entire surface of the monocrystalline silicon of the N region and sliced ​​by the cutting device, such as a conventional inner diameter saw slicer or a wire saw, chamfering, lapping, etching, normal N-region silicon single crystal wafer by a process such as polishing the to produce.
単結晶シリコンウェーハとしてはN領域であれば特に限定されず、例えば直径が100〜300mm、導電型がP型またはN型、抵抗率が10Ω・cm程度のものとすることができる。 It is not particularly limited as long as N region as a single crystal silicon wafer, for example, a diameter of 100 to 300 mm, conductivity type can be made P-type or N-type, resistivity of about 10 [Omega · cm.

また、好ましくは、このとき育成する単結晶シリコンをCuデポジション法により検出される欠陥領域を含まないものとする。 Also, preferably, the single crystal silicon to grow at this time and does not include a defective region detected by the Cu deposition method. そのためには、制御する成長速度を、OSF領域消滅後に残存するCuデポジション欠陥領域が消滅する境界の成長速度以下とすればよい。 To do this, the growth rate of control, may be Cu deposition defect region is less growth rate of disappearance boundaries remaining after OSF region disappears.

次に、透明絶縁性基板を用意する(工程B)。 Next, to prepare a transparent insulating substrate (step B).
この透明絶縁性基板も特に限定されないが、これを石英基板、サファイヤ(アルミナ)基板、ガラス基板、のいずれかとすれば、これらは光学的特性が良好な透明絶縁性基板であるから、光学デバイス作製に好適なSOIウェーハを製造できる。 This non-transparent insulating substrate also particularly limited, if this quartz substrate, a sapphire (alumina) substrate, a glass substrate, and either, because these optical properties are good transparent insulating substrate, an optical device produced It can be produced suitable SOI wafer.

次に、作製したN領域単結晶シリコンウェーハの表面から水素イオンまたは希ガスイオンの少なくとも一方を注入し、ウェーハ中にイオン注入層を形成する(工程C)。 Then, injecting at least one surface from hydrogen ions or rare gas ions in the N region single crystal silicon wafers produced, to form an ion implanted layer in the wafer (step C).
例えば、N領域単結晶シリコンウェーハの温度を250〜450℃とし、その表面から所望のSOI層の厚さに対応する深さ、例えば0.5μm以下の深さにイオン注入層を形成できるような注入エネルギーで、所定の線量の水素イオンまたは希ガスイオンの少なくとも一方を注入する。 For example, the temperature of the N region single crystal silicon wafer as a 250 to 450 ° C., a depth corresponding to the thickness of the desired SOI layer from the surface, for example to a depth of not more than 0.5μm, such as to form an ion implanted layer an implantation energy, implanting at least one of the predetermined dose of hydrogen ions or rare gas ions. このときの条件として、例えば注入エネルギーは20〜100keV、注入線量は1×10 16 〜1×10 17 /cm とできる。 As a condition of this time, the implantation energy is 20~100KeV, implant dose can be between 1 × 10 16 ~1 × 10 17 / cm 2. この場合、イオン注入層での剥離を容易にするため、イオン注入線量は8×10 16 /cm より大きくすることが好ましい。 In this case, to facilitate delamination at the ion implanted layer, the ion implantation dose is preferably greater than 8 × 10 16 / cm 2. また、単結晶シリコンウェーハの表面にあらかじめ薄いシリコン酸化膜などの絶縁膜を形成しておき、それを通してイオン注入を行なえば、注入イオンのチャネリングを抑制する効果が得られる。 Alternatively, it is acceptable to form an insulating film such as previously thin silicon oxide film on the surface of the single crystal silicon wafer, by performing ion implantation therethrough, an effect of suppressing channeling of the implanted ions is obtained.

次に、このN領域単結晶シリコンウェーハのイオン注入面及び/又は透明絶縁性基板の表面をプラズマ及び/又はオゾンで処理する(工程D)。 Next, it processes the N ion implanted surface region single crystal silicon wafer and / or the transparent insulating surface of the substrate in the plasma and / or ozone (step D).
プラズマで処理をする場合、真空チャンバ中にRCA洗浄等の洗浄をしたN領域単結晶シリコンウェーハ及び/又は透明絶縁性基板を載置し、プラズマ用ガスを導入した後、100W程度の高周波プラズマに5〜10秒程度さらし、表面をプラズマ処理する。 If the plasma treatment, the N region single crystal silicon wafer and / or a transparent insulating substrate was subjected to cleaning such as RCA cleaning in the vacuum chamber is placed, after the introduction of the plasma gas, a high-frequency plasma of about 100W It exposed about 5 to 10 seconds, the surface to plasma treatment. プラズマ用ガスとしては、N領域単結晶シリコンウェーハを処理する場合、表面を酸化する場合には酸素ガスのプラズマ、酸化しない場合には水素ガス、アルゴンガス、又はこれらの混合ガスあるいは水素ガスとヘリウムガスの混合ガスを用いることができる。 The plasma gas, when processing N region single crystal silicon wafer, the plasma of the oxygen gas in the case of oxidizing the surface, hydrogen gas when not oxidized, argon gas, or a mixed gas or hydrogen gas and helium it can be a mixed gas of the gas. 透明絶縁性基板を処理する場合はいずれのガスでもよい。 When processing a transparent insulating substrate may be any gas.

オゾンで処理をする場合は、大気を導入したチャンバ中にRCA洗浄等の洗浄をしたN領域単結晶シリコンウェーハ及び/又は透明絶縁性基板を載置し、窒素ガス、アルゴンガス等のプラズマ用ガスを導入した後、高周波プラズマを発生させ、大気中の酸素をオゾンに変換することで、表面をオゾン処理する。 If, mounted introduced the N region single crystal silicon wafer and / or a transparent insulating substrate was subjected to cleaning such as RCA cleaning in the chamber air, nitrogen gas, gas plasma, such as argon gas to make ozone treatment after introducing, to generate a high-frequency plasma, to convert the oxygen in the air to ozone, the surface to ozone treatment. プラズマ処理とオゾン処理とはどちらか一方又は両方行なうことができる。 The plasma treatment and the ozone treatment can be carried out one or both of them.

このプラズマ及び/又はオゾンで処理することにより、N領域単結晶シリコンウェーハ及び/又は透明絶縁性基板の表面の有機物が酸化して除去され、さらに表面のOH基が増加し、活性化する。 By treating with plasma and / or ozone, organic N region single crystal silicon wafer and / or the transparent insulating surface of the substrate is oxidized and removed, further increases OH group on the surface, and activates. 処理する面としては、接合面とされ、N領域単結晶シリコンウェーハであれば、イオン注入面とされる。 The treatment surfaces, is the bonding surface, if N region single crystal silicon wafer, are ion-implanted surface. 処理はN領域単結晶シリコンウェーハ、透明絶縁性基板の両方ともに行なうのがより好ましいが、いずれか一方だけ行なってもよい。 Process N regions monocrystalline silicon wafers, and more preferably carried out in both of the transparent insulating substrate, but it may be performed only one of.

次に、このN領域単結晶シリコンウェーハのイオン注入面と透明絶縁性基板の表面とを、プラズマ及び/又はオゾンで処理をした表面を接合面として室温で密着させて接合する(工程E)。 Then, the the N ion implanted surface region single crystal silicon wafer and the transparent insulating substrate surface, joined in close contact at room temperature a surface was treated with plasma and / or ozone as a bonding surface (step E).
工程Dにおいて、N領域単結晶シリコンウェーハのイオン注入面または透明絶縁性基板の表面の少なくとも一方がプラズマ処理及び/又はオゾン処理されているので、これらを例えば減圧または常圧下、一般的な室温程度の温度下で密着させるだけで後工程での機械的剥離に耐え得る強度で強く接合できる。 In step D, since at least one of the N region single crystal silicon wafer ion implanted surface or a transparent insulating surface of the substrate is plasma treated and / or ozone treatment, these example reduced pressure or normal pressure, a typical room temperature of about of it can be joined strongly strength to withstand mechanical delamination in a subsequent step only by intimate contact at a temperature. 従って、1200℃以上といった高温の結合熱処理が必要でなく、加熱により問題になる熱膨張係数の差異による熱歪、ひび割れ、剥離等が発生するおそれがなく好ましい。 Thus, it not requires a high temperature of the bonding heat treatment, such as 1200 ° C. or more, thermal strain due to difference in thermal expansion coefficient to be a problem by heating, cracking, peeling or the like may preferably without occurring.

なお、この後、接合したウェーハを100〜300℃の低温で熱処理して結合力を高める工程を行なってもよい(工程F)。 Note that, after this, may be performed a step of increasing the bonding strength by heat-treating the joined wafers at a low temperature of 100 to 300 ° C. (Step F).
例えば透明絶縁性基板が石英の場合、熱膨張係数はシリコンに比べて小さく(Si:2.33×10 −6 、石英:0.6×10 −6 )、同程度の厚さのシリコンウェーハと張り合わせて加熱すると、300℃を超えるとシリコンウェーハが割れてしまう。 A transparent insulating When the substrate is quartz, the thermal expansion coefficient is smaller than that of silicon (Si: 2.33 × 10 -6, quartz: 0.6 × 10 -6), and a silicon wafer having a thickness of approximately the same When heated by bonding, more than 300 ° C. When the silicon wafer is cracked. しかし、このような比較的低温の熱処理であれば、熱膨張係数の差異による熱歪、ひび割れ、剥離等が発生するおそれがなく好ましい。 However, if such a relatively low temperature of the heat treatment, thermal strain due to difference in thermal expansion coefficient, cracking, preferably there is no possibility that peeling occurs. なお、バッチ処理式の熱処理炉を用いる場合、熱処理時間は0.5〜24時間程度であれば十分な効果が得られる。 In the case of using a heat treatment furnace of a batch processing type, a sufficient effect can be obtained if the heat treatment time is about 0.5 to 24 hours.

次に、イオン注入層に衝撃を与えてN領域単結晶シリコンウェーハを機械的に剥離し、前記透明絶縁性基板上にSOI層を形成する(工程G)。 Then, mechanically peeling the N region single crystal silicon wafer by giving an impact to the ion implanted layer, to form an SOI layer on the transparent insulating substrate (step G).
水素イオン注入剥離法においては、接合ウェーハを不活性ガス雰囲気下500℃程度で熱処理を行ない、結晶の再配列効果と注入した水素の気泡の凝集効果により熱剥離を行なうという方法であるが、本発明においてはイオン注入層に衝撃を与えて機械的剥離を行なうので、加熱に伴う熱歪、ひび割れ、剥離等が発生するおそれがない。 In the hydrogen ion implantation separation method, the bonded wafer subjected to heat treatment under 500 ° C. of about inert gas atmosphere, although the aggregation effect of the bubbles of hydrogen were injected rearrangement effect of crystals is a method of performing thermal ablation, the since the invention performs mechanical peeling by giving an impact to the ion implanted layer, thermal strain due to heat, cracking, peeling or the like is not likely to occur.
イオン注入層に衝撃をあたえるためには、例えばガスや液体等の流体のジェットを接合したウェーハの側面から連続的または断続的に吹き付ければよいが、衝撃により機械的剥離が生じる方法であれば特に限定はされない。 To give an impact to the ion implanted layer, for example, from the side of the wafer obtained by bonding a jet of fluid such as gas or liquid may be Fukitsukere continuously or intermittently, but if a method of mechanically peeling caused by the impact in particular, but are not limited to.

こうして、剥離工程により透明絶縁性基板上にN領域のSOI層が形成されたSOIウェーハが得られるが、このように得られたSOIウェーハのSOI層表面に鏡面研磨を施すことが好ましい(工程H)。 Thus, although an SOI wafer SOI layer is formed of N region on a transparent insulating substrate by peeling process is obtained, it is preferably subjected to mirror polishing the SOI layer surface of the thus obtained SOI wafer (step H ).
この鏡面研磨によって、剥離工程で発生したヘイズと呼ばれる表面粗れを除去したり、イオン注入により生じたSOI層表面近傍の結晶欠陥を除去できる。 This mirror polishing, or to remove surface-roughness called haze generated in the peeling step, the crystal defects of the SOI layer near the surface caused by the ion implantation can be removed. この鏡面研磨として、例えばタッチポリッシュと呼ばれる研磨代が5〜400nmと極めて少ない研磨を用いることができる。 As this mirror polishing, for example, stock removal called touch polishing can be used very little abrasive and 5 to 400 nm.

そして、工程A〜Hにより製造されたSOIウェーハは、製造の際に熱歪、剥離、ひび割れ等が発生しておらず、また、各種デバイス作製に有用な、薄くて良好な膜厚均一性を有し、結晶性に特に優れ、キャリア移動度の高い透明絶縁性基板上にSOI層を持つSOIウエーハとできる。 Then, SOI wafer produced by the process A~H is thermal distortion during manufacture, delamination, no cracking or the like occurs, also, useful for various devices manufactured, the thin and good film thickness uniformity a particularly excellent crystallinity, can an SOI wafer having an SOI layer to high carrier mobility transparent insulation substrate. このようなSOIウェーハは、透明絶縁性基板の上にSOI層が形成されているものであるから、TFT−LCD等の光学デバイスの作製用に特に適する。 Such SOI wafers, because those SOI layer is formed on a transparent insulating substrate, particularly suitable for fabrication of optical devices, such as TFT-LCD. さらに、SOI層が全面N領域、好ましくはCuデポジション欠陥領域を含まないものなので、MOSFETを作製しても光リーク電流の発生が抑制されたものとできる。 Furthermore, SOI layer is entirely N region, preferably because they are free of Cu deposition defect region, it is assumed that the occurrence of light leakage current by producing a MOSFET is suppressed.

また、このようなSOIウェーハは、透明絶縁性基板上に熱歪、剥離、ひび割れ等がなく、厚さが0.5μm以下のSOI層を有するものとできる。 Moreover, such an SOI wafer, thermal strain on a transparent insulating substrate, peeling, no cracks, can thickness shall have the following SOI layer 0.5 [mu] m. そして、このSOI層は、全面がOSF領域の外側のN領域であり、且つキャリアの移動度がN型で250cm /V・sec以上、P型で150cm /V・sec以上となる。 Then, the SOI layer, the entire surface is outside the N region of the OSF region, and the carrier mobility 250cm 2 / V · sec or more N-type, and 150cm 2 / V · sec or more P-type. 従って、多結晶シリコンの場合には電子の移動度の最高値がP型で100cm /V・sec、N型で200cm /V・sec程度であったのに比べて、キャリア移動度が高く、高速、高精彩な表示が可能な優れた性能を有するTFT−LCDの作製に適するSOIウェーハである。 Therefore, in the case of polycrystalline silicon as compared to the maximum value of the electron mobility was 200 cm 2 / V · about sec at 100cm 2 / V · sec, N-type in P-type, high carrier mobility a SOI wafer suitable high speed, for the production of TFT-LCD having a high-definition display and excellent possible performance. またSOI層がN領域であり、好ましくはCuデポジション欠陥領域を含まないものであるから、MOSFETを作製した場合には光リーク電流を抑制できるSOIウェーハである。 The SOI layer is N region, preferably from those which do not contain Cu deposition defect region, SOI wafer that can suppress light leakage current in the case of manufacturing a MOSFET.

(実施例) (Example)
SOI層形成用ウェーハとして、全面がN領域からなるシリコン単結晶棒から作製され、一方の面が鏡面研磨された直径200mmの単結晶シリコンウェーハを用意し、その表面に熱酸化によりシリコン酸化膜層を100nm形成した。 As the wafer for SOI layer formation, the entire surface is made of silicon single crystal rod made of N region, one surface providing a single crystal silicon wafer mirror-polished diameter 200 mm, the silicon oxide film layer by thermal oxidation on the surface thereof It was 100nm formation. 貼り合わせを行う鏡面側の酸化膜層の表面粗さ(Ra)は0.2nmであった。 The surface roughness of the oxide layer of the mirror surface side of bonding is performed (Ra) was 0.2 nm. 測定は原子間力顕微鏡を用い、10μm×10μmの測定領域において行った。 The measurement using an atomic force microscope, was performed in the measurement region of 10 [mu] m × 10 [mu] m.

一方、透明絶縁性基板には一方の面が鏡面研磨された直径200mmの合成石英ウェーハを用意した。 On the other hand, a transparent insulating substrate is one surface was prepared synthetic quartz wafer mirror-polished diameter 200 mm. その貼り合わせを行う鏡面側の表面粗さ(Ra)は0.19nmであった。 Mirror side of the surface roughness of performing the bonding (Ra) of 0.19 nm. 測定装置及び方法は単結晶シリコンウェーハの酸化膜層と同一条件とした。 Measuring device and method were the same conditions as oxide film thickness of single crystal silicon wafers.

100nmのシリコン酸化膜層を通して単結晶シリコンウェーハに注入するイオンとしては水素イオンを選択し、注入エネルギーを35keV、注入線量9×10 16 /cm の条件で当該イオンを注入した。 The ions to be implanted into a single crystal silicon wafer through 100nm silicon oxide film layer of the selected hydrogen ions, the implantation energy 35 keV, and implanting the ions under the conditions of the implant dose 9 × 10 16 / cm 2. 単結晶シリコン層中の注入深さは0.3nmとなった。 Implantation depth of the single crystal silicon layer became 0.3 nm.

次に、プラズマ処理装置中にイオン注入した単結晶シリコンウェーハを載置し、プラズマ用ガスとして空気を導入した後、2Torrの減圧条件下で13.56MHzの高周波を直径300mmの平行平板電極間に高周波パワー50Wの条件で印加することで、高周波プラズマ処理を5〜10秒行った。 Next, the single crystal silicon wafer is ion-implanted into the plasma processing apparatus is placed, after the introduction of air as plasma gas, a 13.56MHz high frequency under reduced pressure conditions of 2Torr between parallel plate electrodes having a diameter of 300mm by applying the conditions of RF power 50 W, were high-frequency plasma treatment 5-10 seconds.

一方、合成石英ウェーハについては、大気を導入したチャンバ中にウェーハを載置し、狭い電極間にプラズマ用ガスとしてアルゴンガスを導入した後、電極間に高周波を印加することでプラズマを発生させ、そのプラズマと基板間に大気を介在させることで、大気中の酸素がオゾン化され、そのオゾンにより貼り合せ面を処理した。 On the other hand, the synthetic quartz wafer, placing the wafer in the chamber by introducing air, after introducing argon gas as a plasma gas between the narrow electrodes to generate plasma by applying a high frequency between the electrodes, its plasma and by interposing the atmosphere between the substrates, the oxygen in the air is ozonized, and treated with a bonding surface by the ozone. 処理時間は5〜10秒間とした。 Processing time was 5-10 seconds.

以上のようにして表面処理を行ったウェーハ同士を室温で密着させた後、両ウェーハの一方の端部を厚さ方向に強く押圧することで接合を開始させた。 After adhesion at room temperature of the wafer each other was subjected to a surface treatment as described above was initiated bonded by pressing strongly one end of both wafers in the thickness direction. これを室温で48時間放置した後接合面を目視で確認すると、接合面は基板全面に広がり接合が確認された。 When this is visually confirmed joint surface was allowed to stand for 48 hours at room temperature, the bonding surface is bonded spreads on the entire surface of the substrate was confirmed. 接合強度を確認するため、一方のウェーハを固定し、他方のウェーハのウェーハ面に平行方向に応力を加え横にずらそうとしたがずれることはなかった。 To confirm the bonding strength, one of the wafers were fixed and was not deviate trying Zuraso laterally stressed in the direction parallel to the wafer surface of the other wafer.

次に、イオン注入層に衝撃をあたえて剥離するため、紙切りバサミの刃を接合ウェーハの側面に対角位置において数回楔を打ち込むことを行った。 Then, for stripping by giving an impact to the ion implanted layer, it was implanting several wedges in diagonal positions the blade of the paper cutting shears on the side surface of the bonded wafer. これにより、イオン注入層において剥離が生じ、SOIウェーハと残りの単結晶シリコンウェーハが得られた。 Thereby, peeling at the ion implantation layer occurs, SOI wafer and the rest of the single crystal silicon wafer is obtained.

SOI層表面(剥離面)を目視で確認すると、その表面粗さは貼り合わせ面の表面粗さ(Ra=0.2nm)よりも荒かったので、研磨代100nmの研磨を行い、表面粗さ(Ra)は0.2nm以下の平滑面が得られた。 Check out SOI layer surface (release surface) visually, because it was Araka' than the surface roughness of the bonding surface is the surface roughness (Ra = 0.2 nm), subjected to polishing of allowance 100 nm, the surface roughness ( ra) was obtained following the smooth face 0.2 nm. また、このSOI層の面内膜厚均一性を測定したところ、膜厚バラツキはウェーハ面内±10nm以下であり良好な膜厚均一性を有することが確認できた。 The measured in-plane film thickness uniformity of the SOI layer, film thickness variation was confirmed to have is good thickness uniformity than the wafer plane ± 10 nm. さらに、SOI層の結晶性については、定法に従いSECCOエッチング液を希釈した液を用いてSECCO欠陥評価として行った。 Further, the crystallinity of the SOI layer was performed as SECCO defect evaluation using a solution obtained by diluting the SECCO etching solution according to a conventional method. その結果、欠陥密度は2×10 〜6×10 /cm と良好な値が得られた。 As a result, the defect density was good values were obtained with 2 × 10 3 ~6 × 10 3 / cm 2.

尚、本発明は上記実施形態に限定されるものではない。 The present invention is not limited to the above embodiment. 上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的思想に包含される。 The above-described embodiments are merely illustrative, have the technical idea substantially the same configuration described in the claims of the present invention, which achieves the same effects are present be any one It is included in the technical idea of ​​the present invention.

例えば、工程A〜Gまでが終了したSOIウェーハのSOI層はすでに十分に薄膜化されているので、目的に応じ更に結合強度を高めるための高温熱処理(500℃以上〜シリコンの融点未満)を加えてもよい。 For example, since the process up A~G the SOI layer of the SOI wafer has been completed has already been sufficiently thinned, the high temperature heat treatment (lower than 500 ° C. or more - the melting point of silicon) to further increase the bonding strength according to the purpose in addition it may be.

本発明に係るSOIウェーハの製造方法の一例を示す工程図である。 Is a process diagram showing an example of a method for manufacturing an SOI wafer according to the present invention. CZ法により育成する単結晶シリコンの欠陥領域を示す概略図である。 It is a schematic diagram showing a defective region of the single crystal silicon to grow by the CZ method.

Claims (3)

  1. 単結晶シリコンウェーハと、石英基板、サファイヤ(アルミナ)基板、ガラス基板、のいずれかからなる透明絶縁性基板とを接合後、前記単結晶シリコンウェーハを薄膜化することにより前記透明絶縁性基板上にSOI層を形成してSOIウェーハを製造する方法において、少なくとも、 A single crystal silicon wafer, a quartz substrate, a sapphire (alumina) substrate, after bonding the transparent insulating substrate made of a glass substrate, either, the single crystal silicon wafer on said transparent insulating substrate by a thin film a method for producing an SOI wafer by forming a SOI layer, at least,
    チョクラルスキー法により、全面がOSF領域の外側のN領域となり、Cuデポジション法により検出される欠陥領域を含まない単結晶シリコンを育成し、これをスライスしてウェーハを作製する工程、 Step by the Czochralski method, the entire surface becomes the N region located outside the OSF region, and growing a single crystal silicon defect-free region detected by the Cu deposition method, to produce a wafer by slicing it,
    前記作製したN領域単結晶シリコンウェーハの表面から水素イオンまたは希ガスイオンの少なくとも一方を注入し、ウェーハ中にイオン注入層を形成する工程、 Forming at least one was injected, ion implanted layer in the wafer surface from hydrogen ions or rare gas ions of said produced N region single crystal silicon wafer,
    前記N領域単結晶シリコンウェーハのイオン注入面及び/又は前記透明絶縁性基板の表面を、プラズマ及び/又はオゾンで処理する工程、 Step of the N ion implanted surface region single crystal silicon wafer and / or the surface of the transparent insulating substrate is treated with plasma and / or ozone,
    前記N領域単結晶シリコンウェーハのイオン注入面と前記透明絶縁性基板の表面とを、前記処理をした表面を接合面として室温で密着させて接合する工程、 Step of bonding said the N region single crystal silicon wafer ion implanted surface with the transparent insulating substrate surface, in close contact at room temperature the surface in which the said processing as the bonding surface,
    前記イオン注入層に衝撃を与えて単結晶シリコンウェーハを機械的に剥離し、前記透明絶縁性基板上にSOI層を形成する工程、 Step wherein by giving an impact to the ion injection layer mechanically delaminate the single crystal silicon wafer to form a SOI layer on the transparent insulating substrate,
    前記剥離工程により得られたSOIウェーハのSOI層表面に鏡面研磨を施す工程、 Step of performing mirror polishing the SOI layer surface of the SOI wafer obtained by the peeling step,
    を行なうことを特徴とするSOIウエーハの製造方法 The method for manufacturing an SOI wafer and carrying out
  2. 請求項1に記載したSOIウェーハの製造方法において、前記接合工程を行なった後、該接合ウェーハを100〜300℃で熱処理して結合力を高める工程を行い、その後前記剥離工程を行なうことを特徴とするSOIウェーハの製造方法。 Characterized in the method for manufacturing an SOI wafer according to claim 1, after performing the bonding step, a step of increasing the coupling force of the bonded wafer was heat-treated at 100 to 300 ° C., that then performs the peeling step the method for manufacturing an SOI wafer to be.
  3. 請求項1 又は請求項2に記載したSOIウエーハの製造方法において、前記イオン注入層を形成する際のイオン注入線量を、8×10 16 /cm より大きくすることを特徴とするSOIウエーハの製造方法。 In the manufacturing method of an SOI wafer according to claim 1 or claim 2, producing an SOI wafer, characterized in that the ion implantation dose at the time of forming the ion-implanted layer, greater than 8 × 10 16 / cm 2 Method.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5044195B2 (en) * 2006-11-10 2012-10-10 信越化学工業株式会社 Soq method of manufacturing a substrate
JP5019852B2 (en) * 2006-11-10 2012-09-05 信越化学工業株式会社 Method of manufacturing a strained silicon substrate
JP5249511B2 (en) * 2006-11-22 2013-07-31 信越化学工業株式会社 Soq substrate and soq method of manufacturing a substrate
JP5172250B2 (en) * 2007-09-04 2013-03-27 シャープ株式会社 A semiconductor device, a display device and a method for their preparation
JP2009105315A (en) 2007-10-25 2009-05-14 Shin Etsu Chem Co Ltd Method of manufacturing semiconductor substrate

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0391227A (en) * 1989-09-01 1991-04-16 Nippon Soken Inc Adhering method for semiconductor substrate
JP2910334B2 (en) * 1991-07-22 1999-06-23 富士電機株式会社 Bonding method
JP3294934B2 (en) * 1994-03-11 2002-06-24 キヤノン株式会社 A manufacturing method and a semiconductor substrate of a semiconductor substrate
US6207005B1 (en) * 1997-07-29 2001-03-27 Silicon Genesis Corporation Cluster tool apparatus using plasma immersion ion implantation
JP3697106B2 (en) * 1998-05-15 2005-09-21 キヤノン株式会社 The method for manufacturing a manufacturing method and a semiconductor thin film of the semiconductor substrate
US6486008B1 (en) * 2000-02-25 2002-11-26 John Wolf International, Inc. Manufacturing method of a thin film on a substrate
JP3994665B2 (en) * 2000-12-28 2007-10-24 信越半導体株式会社 Method for manufacturing a silicon single crystal wafer and the silicon single crystal
JP2004153081A (en) * 2002-10-31 2004-05-27 Shin Etsu Handotai Co Ltd Soi wafer and method of manufacturing the same
JP4407127B2 (en) * 2003-01-10 2010-02-03 信越半導体株式会社 Manufacturing method of Soi wafer
JP4380162B2 (en) * 2003-01-23 2009-12-09 信越半導体株式会社 Soi wafer and a method of manufacturing the same
KR100743821B1 (en) * 2003-02-25 2007-07-30 가부시키가이샤 섬코 Method for growing silicon single crystal, method for manufacturing silicon wafer, and method for manufacturing soi substrate

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