JP5164400B2 - Nonvolatile semiconductor memory device - Google Patents

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哲一郎 市口
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ルネサスエレクトロニクス株式会社
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この発明は、不揮発性半導体記憶装置に関し、特に、電気的に書込および消去が可能な不揮発性半導体記憶装置に関する。 This invention relates to a nonvolatile semiconductor memory device, in particular, electrically to a nonvolatile semiconductor memory device capable of writing and erasing.

不揮発的にデータを記憶する半導体記憶装置として、従来、フラッシュメモリが知られている。 As a semiconductor memory device that stores data in a nonvolatile manner, conventionally, the flash memory is known. このフラッシュメモリにおいては、メモリセルトランジスタとして、フローティングゲートとコントロールゲートとの積層ゲート構造トランジスタを利用する。 In this flash memory, as a memory cell transistor, utilizing a stacked gate structure transistors of the floating gate and the control gate. フローティングゲートの電荷(電子)の蓄積量に応じて、メモリセルトランジスタのしきい値電圧が設定され、このメモリセルのしきい値電圧に応じて、データを記憶する。 Depending on the amount of accumulated charge (electrons) in the floating gate, the threshold voltage of the memory cell transistor is set, depending on the threshold voltage of the memory cell stores data.

このフローティングゲートを利用するメモリセル構造の場合、データの書込および消去には、高電圧が必要とされる。 In this case the memory cell configuration utilizing a floating gate, the writing and erasing data, a high voltage is required. この書込/消去の電圧が高いため、メモリセルトランジスタの微細化が困難であり、また他のロジック等と同一半導体チップ上に集積化するのが困難となる。 Therefore the voltage of the write / erase high, it is difficult to miniaturization of the memory cell transistor, also it is difficult to integrate with other logic, etc. on the same semiconductor chip. そこで、このようなフローティングゲート型メモリセル(積層ゲート型メモリセルトランジスタ)に代えて、絶縁膜に電荷を蓄積することによりデータを記憶するMONOS型メモリセルがロジック混載メモリとして利用されている。 Therefore, instead of such a floating gate memory cell (stacked gate type memory cell transistors), MONOS type memory cell for storing data by storing charges in the insulating film is used as a logic embedded memory. このMONOS型メモリセルの構造は、たとえば特許文献1(特開2005−347679号公報)および特許文献2(特開2002−231830号公報)に示されている。 The structure of the MONOS type memory cell is shown, for example, in Patent Document 1 (JP 2005-347679 JP) and Patent Document 2 (JP 2002-231830).

これらの特許文献1および2に示されるように、MONOS型メモリセルは、ビット線とソース線との間に直列に接続されるメモリセルトランジスタと選択トランジスタとで構成される。 These, as shown in Patent Documents 1 and 2, MONOS type memory cell is composed of a memory cell transistor and the selection transistor connected in series between the bit line and the source line. 選択トランジスタは、通常のMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)で構成され、一方の不純物拡散領域がビット線に接続される。 Selection transistor is composed of a normal MOS transistor (insulated gate field effect transistor), one of the impurity diffusion region is connected to the bit line. メモリセルトランジスタは、コントロールゲート(メモリセルゲート)、積層絶縁膜、および1つの不純物拡散層(ソース/ドレイン領域)で構成される。 The memory cell transistor is constituted by a control gate (memory cell gate), the laminated insulating film, and one of the impurity diffusion layer (source / drain region). 積層絶縁膜が、ONO膜(酸化膜−窒化膜−酸化膜)で構成される。 Laminated insulating film, ONO film composed of (oxide film - oxide film - nitride film). この窒化膜内に離散的に分布するトラップに電荷を蓄積する。 The storing discretely charges in traps distributed nitride the film. 不純物拡散層がソース線を構成する。 Impurity diffusion layer constituting the source line.

MONOS型メモリセルにおいては、電荷トラップが窒化膜中に離散化して分布している。 In the MONOS type memory cell, the charge trapping is distributed discretely into the nitride film. 従って、フローティングゲート型メモリセルと異なり、電子が通過する酸化膜に局所的な欠陥が存在する場合においても、電荷は、大部分がトラップに保持される。 Thus, unlike the floating gate type memory cell, in the case where electrons exist local defects in the oxide film to pass also, charge is largely retained in the trap. これにより、酸化膜をフローティングゲート型メモリセルトランジスタに比べて薄くすることができ、書込電圧を低くでき、応じて素子を微細化することが可能となる。 This makes it possible to thinner than the oxide film to the floating gate type memory cell transistors, the write voltage can be lowered, it is possible to miniaturize the device according. これらの特徴により、MONOS型メモリセルを有する不揮発性メモリは、ロジックとプロセスを共通化することができ、混載が容易となる。 These features, nonvolatile memory having a MONOS type memory cell, the logic and process can be made common, thereby facilitating embedded is.

また、メモリセルにおいて選択トランジスタを用いているため、このメモリセルトランジスタがデプレション型トランジスタとなっても、いわゆる「過消去」の問題が生じない。 Moreover, the use of the selection transistor in the memory cell, the even memory cell transistor is a depletion mode transistor, a problem of so-called "over-erased" does not occur. したがって、過消去を防止するためのベリファイ期間が不要となり、書込を高速化することができる(通例、書込を行う前に消去が行われる)。 Therefore, the verification period to prevent over-erasure is not required, the write speed can be increased (typically, the erase is performed before performing the write).

このような選択トランジスタとMONOS型メモリセルトランジスタとでメモリセルが構成される場合においても、半選択状態のメモリセルに対しては、ゲートとソース/ドレインとの間に高電界が印加される。 And even when the memory cell is constituted in such a select transistor and a MONOS type memory cell transistor, for the memory cell of the half-selected state, a high electric field is applied between the gate and the source / drain. 半選択状態のメモリセルとは、選択行かつ非選択列または選択列かつ非選択行にあるメモリセルを示す。 The memory cell of the half-selected state, a memory cell in the unselected column or selected column and unselected row One go selection. この場合、トンネル電流またはホットエレクトロン/ホールにより電荷蓄積膜に対する電荷(エレクトロンまたはホール)の移動が生じ、データが損失するまたは蓄積電荷量が変化して経時的にデータが損失する「ディスターバンス」の問題が生じる。 In this case, the charge to the charge storage film by a tunnel current or hot electron / hole resulting movement (electron or hole), the data is lost or the amount of stored charge loss over time data changes "disturbance" It occurs problems.

このようなデータの書込/消去時のディスターバンスを防止することを図る構成が、特許文献3(特開2005−276347号公報)、特許文献4(特開平9−213090号公報)、および特許文献5(特開2006−157050号公報)に示されている。 Configuration to achieve preventing disturbance in the write / erase of such data, (JP 2005-276347) Patent Document 3, Patent Document 4 (JP-A-9-213090), and It disclosed in Patent Document 5 (JP 2006-157050).

特許文献3(特開2005−276347号公報)は、ソース線からビット線に定電流を流してデータ書込を行う不揮発性メモリにおいて、書込ディスターブを改善するための構成を示す。 Patent Document 3 (JP 2005-276347), in the non-volatile memory which performs data writing by supplying a constant current to the bit line from the source line, showing the structure for improving the write disturb. メモリセルは、選択トランジスタとメモリセルトランジスタとを有するスプリットゲート型メモリセルである。 Memory cell is a split gate type memory cell and a selection transistor and a memory cell transistor. この特許文献3の定電流書込方式においては、選択メモリセルのしきい値電圧が大きい場合、ビット線電圧が低下し、ソース線とビット線との電圧差が大きくなる。 In the constant current write strategy of Patent Document 3, when the threshold voltage of the selected memory cell is high, the bit line voltage drops, the voltage difference between the source line and the bit line is increased. この状態においては、選択列かつ非選択行の半選択状態のメモリセルにおいて、ソース線からビット線に電流が流れてチャネルホットエレクトロンにより誤書込が生じる可能性がある。 In this state, the memory cells of the half-selected state of the selected column and unselected rows, there is a possibility that erroneous writing occurs by channel hot electron current flows in the bit line from the source line. この書込ディスターバンスを回避するために、特許文献3は、選択ビット線の電圧を所定値以上の電圧レベルに維持する。 To avoid this write disturbance, Patent Document 3 maintains the voltage of the selected bit line to a voltage level higher than a predetermined value. この所定値の電圧は、選択列かつ非選択行のメモリセルに書込が生じない電圧レベルである。 Voltage of the predetermined value is a voltage level that does not cause writing to the selected column and unselected row memory cell. 書込が不要なかつ非選択メモリセルに書込ディスターバンスを生じさせるメモリセル、すなわちしきい値電圧の高いメモリセルに対して、選択ビット線の電圧を所定値以上に設定することにより、書込を防止する。 Writing unnecessary and memory cells to cause the write disturbance to unselected memory cells, i.e. for high memory cell threshold voltage, by setting the voltage of the selected bit line to a predetermined value or more, writing to prevent the write. ビット線電圧設定回路として、ソースフォロアトランジスタを利用して、ビット線の電圧の下限値を所定値に維持する。 As a bit line voltage setting circuit, by using a source follower transistor to maintain the lower limit of the voltage of the bit line to a predetermined value.

選択メモリセルのしきい値電圧が低い場合、ソース線からの電流供給により、ビット線の電圧が所定値以上となる。 If the threshold voltage of the selected memory cell is low, the current supply from the source line, the voltage of the bit line is equal to or greater than a predetermined value. クランプトランジスタがオフ状態となり、ビット線電圧のクランプを停止する。 Clamp transistor is turned off to stop the clamping of the bit line voltage. 非選択メモリセルにおいては、ソース線とビット線との電圧差が小さく、リーク電流によるホットエレクトロンの発生は回避され、誤書込が防止される。 In the non-selected memory cell, a small voltage difference between the source line and a bit line, generation of hot electrons due to the leakage current is avoided, erroneous writing can be prevented. 選択メモリセルに対しては定電流が流れ、書込が行われる。 Constant current flows to the selected memory cell, writing is performed.

選択メモリセルのしきい値電圧が高い場合、ビット線の電圧が所定値以下となる。 If the threshold voltage of the selected memory cell is high, the voltage of the bit line is equal to or less than a predetermined value. この場合、クランプトランジスタがオン状態となり、ビット線電圧を所定値にクランプする。 In this case, the clamp transistor is turned on to clamp the bit line voltage to a predetermined value. この状態においては、ビット線には定電流がクランプトランジスタを介して供給され、選択メモリセルにおいては定電流が流れない。 In this state, the bit line constant current is supplied through the clamp transistor, a constant current flows in the selected memory cell. これにより、選択メモリセルのしきい値電圧が高い場合、選択メモリセルに対する書込が回避される。 Thus, if the threshold voltage of the selected memory cell is high, it is avoided writing to the selected memory cell. すなわち、選択列において、ビット線を書込阻止電圧のレベルに設定し、またソース線を書込定電流供給電圧レベルに設定する。 That is, in the selected column, set the bit line to the level of write blocking voltage, and sets the source line to the write constant current supply voltage level. これにより、半選択メモリセルにおいてソース線からビット線に対して流れる電流を抑制し、書込ディスターバンスを抑制する。 This suppresses the current flowing to the bit line from the source line in the half-selected memory cells, suppresses the write disturbance.

特許文献4(特開平9−213090号公報)は、フローティングゲート型メモリセルにおけるドレインディスターバンスを回避する構成を開示する。 Patent Document 4 (JP-A-9-213090) discloses an arrangement to avoid the drain disturbance in the floating gate memory cell. ドレインディスターバンスでは、以下の現象が生じる。 In the drain disturbance, the following phenomenon occurs. 選択ビット線に接続される非選択メモリセルにおいて、ドレイン(ビット線に接続される不純物領域)とコントロールゲートの間の高電界により、電子/正孔対がウィークアバランシェにより生成され、正孔がフローティングゲートに注入され、また、ドレイン高電界によりフローティングゲートからドレインに電子がトンネル電流により引抜かれる。 In the non-selected memory cell connected to the selected bit line, by the high electric field between the drain (bit line connected to the impurity regions) and a control gate, electron / hole pairs are generated by the weak avalanche, a hole is floating are injected into the gate, also electrons to the drain from the floating gate are extracted by the tunnel current by drain high electric field. これにより、書込状態の非選択メモリセルのしきい値電圧が低下する。 Thus, the threshold voltage of the non-selected memory cell in the write state is deteriorated. また、消去状態のメモリセルにおいては、フローティングゲートの電圧が、容量結合によりビット線電圧の上昇に伴って上昇し、チャネルが形成され、電子が流れる。 Further, in the memory cell in the erase state, the voltage of the floating gate rises with increasing of the bit line voltage by capacitive coupling, a channel is formed, electrons flow. ドレイン高電界によるアバランシェ効果により電子/正孔対を生成する。 Generating a electron / hole pairs by the avalanche effect by drain high electric field. 非選択ワード線の電圧レベルに応じて、正孔がフローティングゲートに注入され、しきい値電圧がさらに低下するか、逆に、電子がフローティングゲートに注入され、しきい値電圧が高くなる。 According to the voltage level of the unselected word lines, holes are injected into the floating gate, or the threshold voltage further decreases, conversely, electrons are injected into the floating gate, the threshold voltage increases.

この特許文献4は、このようなドレインディスターバンスを回避するために、非選択ワード線および非選択ソース線に書込電圧Vppの1/2倍の電圧VPP/2を印加する。 The Patent Document 4, in order to avoid such a drain disturbance, the unselected word lines and non-selected source line for applying a voltage VPP / 2 1/2 times the write voltage Vpp. この場合においても、選択列かつ非選択行の消去状態のメモリセルにおいて、ビット線電圧の上昇に伴ってチャネル電流が流れる。 In this case, in the memory cell in the erased state of the selected column and unselected rows, the channel current flows with increasing of the bit line voltage. この半選択状態の消去状態のメモリセルの数が増大するとビット線電圧が低下する。 The bit line voltage when the number increases of the memory cell in the erased state of the half-selected drops. これを防止するために非選択ソース線の電圧を単に電圧VPP/2に設定する場合では、書込が遅くなるという問題が生じる。 In the case of setting the voltage of the unselected source lines to prevent this simply voltage VPP / 2, a problem that writing is delayed occurs. このため、特許文献4は、さらに、ソース線をワード線と平行に配置する。 Therefore, Patent Document 4 also arranged parallel to the word line source line. 選択行のワード線を書込高電圧、ソース線を接地電圧に設定する。 Writing high voltage to the word line of the selected row is set to the ground voltage source line. 非選択行については、ワード線を中間電圧VPP/2に設定し、ソース線をオープン状態に設定する。 The unselected row, setting the word line to an intermediate voltage VPP / 2, sets the source line in an open state. ビット線についても、選択列のビット線を高電圧に設定し、非選択ビット線をオープン状態に設定する。 For even bit lines, setting the bit line in the selected column to a high voltage, sets the unselected bit lines in an open state. 選択列かつ非選択行のメモリセルにおいてワード線電圧が中間電圧レベルでありドレイン高電界を緩和して、書込状態のメモリセルに対する正孔の注入を抑制する。 Selected column and the word line voltage in the memory cells in unselected rows are relaxed and drain high electric field at the intermediate voltage level to suppress the injection of holes into the memory cell of the write state. また、非選択行のソース線をオープン状態に設定することにより、消去状態のメモリセルにおいてチャネル電流を制限して、電子/正孔対の生成を抑制する。 Further, by setting the source lines of the non-selected row to open, to limit the channel current in the memory cell in the erased state, inhibiting the formation of electron / hole pairs.

特許文献5(特開2006−157050号公報)は、ONO膜を電荷蓄積手段として利用するメモリセルにおいて、書込ディスターバンスを低減することを目的とする構成を開示する。 Patent Document 5 (JP 2006-157050), in the memory cell utilizing an ONO film as the charge storage unit, a configuration is disclosed for the purpose of reducing the write disturbance. この特許文献5においては、ビット線とソース線とが平行に配置されるアレイ構成において、選択行においてワード線に書込高電圧、非選択行のワード線に対してメモリセルトランジスタのチャネル領域に対して逆バイアス状態となる電圧を印加し、非選択列のビット線およびソース線に対してチャネル領域に対して逆バイアスとなる電圧を印加する。 In Patent Document 5, in an array structure in which a bit line and a source line are arranged in parallel, the write high voltage to the word line in the selected row, the channel region of the memory cell transistors to the word lines of the unselected row against by the voltage as a reverse bias state is applied, and applies a voltage to be biased with respect to the channel region to the bit line and the source line of the non-selected column. この特許文献5は、非選択列のビット線の書込阻止電圧の上限を、非選択ワード線電圧および非選択ソース線の電圧により高くして書込ディスターバンスを改善することを図る。 Patent Document 5, the upper limit of the write inhibiting voltage of the bit lines of the non-selected column, high by the voltage of the unselected word line voltage and the non-selected source lines aim at improving the writing disturbance and. 非選択メモリセルにおいて、基板領域における空乏層の拡大によるトンネル電流を抑制しまた垂直方向の電界を緩和して、電荷蓄積膜に対する電荷の移動を抑制する。 In the non-selected memory cells to suppress the tunnel current due to the expansion of the depletion layer in the substrate region also to relax the electric field in the vertical direction, it suppresses the transfer of charge to the charge storage film.
特開2005−347679号公報 JP 2005-347679 JP 特開2002−231830号公報 JP 2002-231830 JP 特開2005−276347号公報 JP 2005-276347 JP 特開平9−213090号公報 JP-9-213090 discloses 特開2006−157050号公報 JP 2006-157050 JP

MONOS型メモリトランジスタおよび選択トランジスタを有するスプリットゲートMONOSセルにおいては、特許文献3の定電流書込方式と異なり、定電圧バイアス方式の書込がある。 In the split gate MONOS cell having a MONOS type memory transistor and a selection transistor, unlike the constant current write strategy of Patent Document 3, there is the write of the constant voltage biasing scheme. この定電圧バイアス書込方式においては、選択列のソース線およびビット線に書込電圧を伝達し、この電圧差に従ってチャネル電流を流す。 In this constant voltage bias writing method, a write voltage is transmitted to the source lines and the bit lines of the selected column, flow channel current in accordance with the voltage difference. このチャネル電流のホットエレクトロンを電荷蓄積膜に注入する。 Injecting hot electrons in the channel current to the charge storage film. 非選択メモリセルの書込阻止は、非選択ビット線の電圧を、メモリセルの選択トランジスタのコントロールゲート線上の電圧以上に設定することにより行なわれる。 Writing blocking of the non-selected memory cell, the voltage of the unselected bit lines, is performed by setting the above voltage of the control gate lines of the select transistor in the memory cell. 選択トランジスタのコントロールゲート(ワード線)およびソース(ビット線)を逆バイアス状態として、選択トランジスタを深いオフ状態とする。 The control gate of the selection transistor (word lines) and source (bit line) as the reverse bias state, and a deep off state select transistor. また、非選択メモリセルについては、メモリゲート線MGは、バンド間トンネル電流によるホットホール注入が生じるのを防止するためおよび非選択状態から選択状態までの遷移時間を短縮するため、接地電圧と書込選択電圧との間の電圧レベルに設定される。 As for the non-selected memory cells, the memory gate line MG is to shorten the transition time from and a non-selected state to prevent the hot hole injection occurs until the selected state due to band-to-band tunneling current, a ground voltage and writing It is set to a voltage level between the write select voltage. これにより、非選択メモリセルにおいて選択トランジスタを介してチャネル電流が流れてホットエレクトロンまたはホットホールが生じるのを防止する。 This prevents the hot electrons or hot holes channel current through the selected transistor in the non-selected memory cells flow occurs.

携帯機器などの用途においては、アプリケーションプログラムおよびダウンロードデータの格納などのために、大記憶容量が要求され、また、電池を電源とするため、低消費電力性能が要求される。 In applications such as portable devices, such as for storing application programs and download data, a large storage capacity is required, also for a battery as a power source, low power consumption is required. また、高速読出を行なうために、ビット線負荷を軽減することが要求される。 In order to perform high-speed reading, it is required to reduce the bit line load. また、ソース線が列方向に延在して配置されるアレイ構成においては、ソース線が不純物領域(拡散層)で構成され、その抵抗値が増大すると、抵抗によりソース線電圧が変化し、各メモリセルに対して正確にソース線電圧を設定することが困難となる。 In the array configuration source line extending in the column direction, the source line is composed of impurity regions (diffusion layer), when the resistance value is increased, the source line voltage is changed by the resistance, the it is difficult to accurately set the source line voltage to the memory cell. これらの理由により、列方向のメモリセルの増加が抑制される。 For these reasons, an increase in the column direction of the memory cell can be suppressed. したがって、通例、1行のメモリセルの数を増大させて記憶容量を増大する。 Thus, typically, increasing the number of one row of memory cells to increase the storage capacity. このアレイ構成において、メモリセル全てのソース線に対して並行に書込電圧を伝達して書込を行なう場合、ソース線書込電圧を生成する回路の消費電力が大きくなり、また、駆動能力を大きくするために回路の占有面積が増大する(トランジスタのサイズを大きくするため)。 In this array configuration, if it transmits the write voltage in parallel to the memory cell all source lines for writing, the power consumption of a circuit for generating a source line writing voltage becomes large, the driving ability the area occupied by the circuit increases in order to increase (to increase the transistor size). 上述のように、MONOS型メモリセルにおいては、ソース線が不純物領域で構成され、ビット線などのメタル配線に比べて、その接合容量等により負荷が大きい。 As described above, in the MONOS type memory cell, the source line is composed of impurity regions, as compared to the metal wiring such as bit lines, the load is large due to the junction capacitance or the like. 高速でソース線を駆動するためには、ソース線駆動回路の電流駆動力は大きくする必要があり、メモリセル数の増大とともに、ソース線駆動回路の消費電流およびレイアウト面積の増大の問題が顕著になる。 In order to drive the source line at a high speed, the current driving force of the source line driver circuit needs to be increased, with the increase in the number of memory cells, a remarkable increase in the problems of the current consumption and layout area of ​​the source line driver circuit Become.

また、書込時において、全ビット線に並行して書込電圧を伝達すると、書込電流が大きくなり、ビット線書込電圧生成回路およびソース線駆動回路の負荷が大きくなる。 Further, at the time of writing, when transmitting write voltage parallel on all the bit lines, the write current increases, the load of the bit line write voltage generation circuit and the source line driver circuit is increased. これを回避するため、ビット線毎に書込電圧を順次伝達して、メモリセルへの書込を実行する。 To avoid this, by sequentially transmitting write voltage for each bit line, to perform writing to the memory cell. すなわち、いわゆる「ページモード」に従ってデータの書込を実行する。 In other words, to perform the writing of data in accordance with the so-called "page mode". この場合においても、1ワード線に接続されるメモリセルの数が増大した場合、1ワード線のメモリセル全体に対する書込時間が長くなる。 In this case, 1 if the number of memory cells connected to the word line is increased, the writing time becomes long for the entire memory cells of one word line. 応じて、選択行において、非選択列のメモリセルがディスターバンスを受ける時間が長くなり、データの信頼性が低下する問題が生じる。 In response, the selected row, the memory cells in unselected columns time to receive a disturbance is prolonged, the problem that the reliability of data is degraded.

したがって、メモリ容量が増大した場合、書込時にメモリセルがディスターバンスを受ける時間が長くなり、データ保持特性が劣化するという問題が生じる。 Therefore, if the memory capacity is increased, the memory cell becomes longer time to receive a disturbance in writing, a problem that the data retention characteristics are deteriorated occurs.

上述の特許文献1においては、単に、電荷蓄積膜のシリコン窒化膜の電荷トラップサイトを低減して電荷保持特性を改善するために、シリコン窒化膜の製造工程を改善することを検討しているだけであり、データ書込時のディスターバンスの問題については何ら考慮していない。 In Patent Document 1 described above, merely in order to improve the charge retention characteristics by reducing the charge trap site of a silicon nitride film of the charge storage film, just consider improving the manufacturing process of the silicon nitride film , and the for the disturbance of the problem of the data write operation is not taken into consideration at all.

特許文献2は、コントロールゲート線に対して自己整合的に側壁に形成されるメモリセルゲート線に対するコンタクトを正確にかつ安定に形成することを考慮しているだけであり、何ら、書込時のメモリセルのディスターバンスについては考慮していない。 Patent Document 2 is simply are considering accurately and stably form a contact for the memory cell gate lines formed self-aligned manner side walls to the control gate line, any, in the write It does not consider the disturbance of the memory cell.

特許文献3に示される構成においては、定電流方式でデータを書込んでいる。 In the configuration shown in Patent Document 3, it is writing the data in the constant current mode. ビット線電圧を書込阻止電圧レベルに設定し、選択メモリセルのしきい値電圧に従って選択的に選択メモリセルに定電流を供給している。 Set the bit line voltage to the write inhibiting voltage level, and supplies a constant current to selectively selected memory cell in accordance with the threshold voltage of the selected memory cell. この場合、選択列/非選択行のメモリセルにおいて、書込ディスターバンスを回避する。 In this case, the memory cells of the selected column / unselected row, avoiding writing disturbance. しかしながら、定電圧バイアスでソース線からビット線に電流を流す構成に対しては、この特許文献3の構成を適用することはできない。 However, with respect to the structure supplying a current to the bit line from the source line at a constant voltage bias, it is not possible to apply the configuration of Patent Document 3. また、この特許文献3は、選択行/非選択列のメモリセルのディスターバンスについては考慮していない。 Further, Patent Document 3 does not consider the disturbance of memory cells in the selected row / unselected columns. また、ソース線を全て同時に選択状態としても良いことが記載されている。 Further, it is described that may be simultaneously selected for all the source lines. しかしながら、ソース線負荷によるソース線電流駆動回路の電流駆動力の問題については何ら考慮していない。 However, not any consideration is given to issues of the current driving force of the source line current drive circuit according to the source line load. また、ページモードでの高速かつ安定なデータ書込については、何ら考慮していない。 In addition, for high-speed and stable data writing in page mode, not in any way taken into account. 単に1ビットのメモリセルに対するデータの書込が検討されているだけである。 Merely writing data has been studied for 1-bit memory cell.

特許文献4は、選択列かつ非選択行のメモリセルのディスターバンスを問題とする。 Patent Document 4 is directed to a disturbance in the selected column and unselected row memory cell problem. 選択行/非選択列のメモリセルのディスターバンスについては何ら考慮していない。 No consideration for disturbance of the memory cell in the selected row / non-selected column. 特に、スプリットゲート型メモリセルにおいては、ソース線がメモリセルトランジスタのドレイン領域として機能するため、選択行かつ非選択列のドレインディスターバンスの問題が大きくなる。 In particular, in the split gate type memory cell, the source line serves as a drain region of the memory cell transistor, increases the drain disturbance problem of the non-selected columns One go selection. この特許文献4においては、従来例の問題を解決するために、ソース線をワード線と平行に設けている。 In this Patent Document 4, in order to solve the conventional problems, it is provided with a source line parallel to the word lines. ソース線毎にその電位/状態を設定する必要があり、ソース線毎にソース線スイッチ回路またはソース線駆動回路を配置する必要がある。 Must set its potential / state for each source line, it is necessary to place the source line switching circuit or a source line driver circuit for each source line. このため、メモリセルアレイにおいて、行方向のレイアウト面積が増大する。 Therefore, in the memory cell array, the layout area in the row direction is increased. 特に、メモリアレイ構造としては、複数のメモリブロックが設けられ、ワード線がメモリブロック間で分離される。 In particular, the memory array structure, a plurality of memory blocks are provided, the word line is separated between the memory blocks. 消去をワード線単位またはブロック単位で実行される。 Executed erase a word line or blocks. 従って、メモリブロックのレイアウト面積が増大し、小占有面積の不揮発性半導体記憶装置を実現するのが困難となる。 Accordingly, the layout area of ​​the memory block is increased, it becomes difficult to realize a non-volatile semiconductor memory device of a small occupied area.

また、この特許文献4の構成において、選択行かつ非選択列のメモリセルに対しては、ビット線がフローティング状態とされる。 In the configuration of Patent Document 4, for the memory cells in unselected columns One go selected bit line is in a floating state. 従って、ワード線とビット線との容量結合によりビット線電圧が上昇する可能性がある。 Therefore, there is a possibility that the bit line voltage is raised by the capacitive coupling of the word lines and bit lines. この状態においては、選択行のソース線は接地電圧レベルであり、チャネル電流が流れ、ソース線とワード線との間の高電界により電子/正孔対が生成されて、フローティングゲートに電子が注入されるまたは正孔がソース線に流出するディスターバンスが生じる。 In this state, the source line of the selected row is at the ground voltage level, the channel current flows, electron / hole pairs due to the high electric field between a source line and a word line is generated, electrons are injected into the floating gate disturbance occurs is the or a hole flows out to the source line. 、特許文献4は、このような選択行かつ非選択列のメモリセルのディスターバンスの問題は何ら考慮していない。 , Patent Document 4, such One go selection of the non-selected row of the memory cell of the disturbance problem is not considered at all.

さらに、この特許文献4は、その従来構成において、ワード線単位のブロックごとにソース線電位を制御して、非選択ブロックのソース線電圧に対して書込防止電圧を供給する構成を示す。 Further, Patent Document 4 shows in its conventional configuration, by controlling the source line potential for each block of each word line, a structure for supplying a write inhibition voltage to the source line voltage of the unselected block. しかしながら、この従来例においては、選択ブロックにおいて選択行(ワード線)かつ非選択列のメモリセルは、コントロールゲートとソース線との間に高電界が印加されるため、ドレインディスターバンスを抑制するのは困難である。 However, this conventional example, a memory cell in the selected row (word line) and a non-selected column in the selected block, since a high electric field is applied between the control gate and the source lines, inhibit the drain disturbance it is difficult. また、メモリブロックの各メモリセルのソース線を並行して駆動するため、ソース線を書込電圧レベルに駆動する場合のソース線駆動回路の消費電流については、何ら考慮していない。 Further, in order to drive in parallel source lines of the memory cells of the memory block, the current consumption of the source line driver circuit in the case of driving the source line to the write voltage level it does not in any way considered. また、この特許文献4は、ソース線をビット線と平行に配置したメモリセルアレイ構成におけるドレインディスターバンスをさらに抑制する構成は示していない。 Further, Patent Document 4 further suppress constituting the drain disturbance in the memory cell array structure arranged in parallel with the bit line source lines are not shown.

特許文献5は、非選択列のビット線の書込阻止電圧の上限を非選択ワード線電圧および非選択ソース線の電圧により高くして書込ディスターバンスを改善することを図る。 Patent Document 5, aim to improve the write disturbance to the upper limit of the write inhibiting voltage of the bit lines of the non-selected column by increasing the voltage of the unselected word line voltage and the non-selected source line. この特許文献5の構成においては、基板領域からフローティングゲートへ電荷の注入を行う。 In the configuration of Patent Document 5 performs the injection of charges from the substrate region to the floating gate. この基板領域全面からの電荷注入のために、選択行かつ非選択列のメモリセルに対して弱い書込が生じるディスターバンスが発生する。 For charge injection from the substrate region entirely, disturbance is generated weak write occurs to the memory cells in unselected columns One go selection. このディスターバンスを確実に抑制するために、特許文献5は、チャネル領域の接合バイアスを逆バイアスとして、非選択メモリセルの空乏層の広がりによりトンネル電流を抑制し、また垂直方向の電界を緩和する。 To suppress this disturbance reliably, Patent Document 5, as a reverse bias junction bias of the channel region, the expansion of the depletion layer of the non-selected memory cells to suppress the tunnel current, also relax the electric field in the vertical direction to.

特許文献5は、選択列毎、すなわちソース線およびビット線毎に電圧を設定して、書込を行なっているものの、いわゆるページモードでデータの書込を行う構成については考慮していない。 Patent Document 5, for each selected column, i.e. by setting the voltage for each source line and the bit lines, although performing write, we do not consider the structure for writing data in a so-called page mode. また、1本のソース線に複数列のメモリセルが共通に接続される構成において、選択行かつ非選択列のメモリセルの書込ディスターバンスを低減する構成については何ら考慮していない。 In the configuration memory cells of the plurality of rows to one source line is commonly connected, it does not consider a construction for reducing the write disturbance of memory cells in unselected columns One go selection. また、書込時に、選択列のソース線および非選択列のソース線にそれぞれ書込電圧および書込防止電圧を印加するため、各列ごとにソース線駆動回路が必要となり、回路占有面積が増大する。 Further, in writing, for applying a write voltage and the write inhibition voltage to the source line of the source line and unselected columns of the selected column, the source line driver circuit is required for each column, increase in area occupied by the circuit to.

それゆえ、この発明の目的は、記憶容量増大時においても、書込ディスターバンスを抑制して正確かつ安定にデータの書込を行なうことができるとともに、回路占有面積および消費電力の増大を抑制することのできる不揮発性半導体記憶装置を提供することである。 It is an object of the present invention, even when increasing the storage capacity, it is possible to perform writing of accurately and stably data by suppressing the write disturbance, suppressing an increase in the circuit area occupied and power consumption it is to provide a nonvolatile semiconductor memory device capable of.

この発明に係る不揮発性半導体記憶装置は、要約すれば、ビット線およびソース線が平行に配置されるとともに複数列のメモリセルが1本のソース線に共通に結合されるアレイ構成において、ソース線を単位として、データの書込を行なうものである。 The nonvolatile semiconductor memory device according to the present invention, in summary, the array configuration memory cells of the plurality of columns are coupled in common to the source line of one with bit lines and source lines are arranged in parallel, the source line units of, and performs writing of data. この場合、ビット線は、対応のソース線の選択/非選択に拘わらず並行して書込データに応じて書込電圧レベルおよび書込阻止電圧レベルに選択的に設定されてもよい。 In this case, the bit line may be selectively set in parallel regardless of the selection / non-selection of source lines corresponding to the write voltage level and the write inhibit voltage level in accordance with the write data. これに代えて、ビット線は、選択状態のソース線に対応するビット線のみに対し、並行して書込データに応じた書込を行なってもよく、また順次、選択ソース線に対応するビット線を書込データに応じて書込状態に設定してもよい。 Alternatively, the bit line, to only the bit lines corresponding to the source line in the selected state, may be performed write corresponding to the write data in parallel, also sequentially bits corresponding to the selected source line it may be set to a write state in response to the line to the write data.

ソース線単位でデータの書込を行なう。 It performs writing of data in the source line units. 非選択ソース線は、非選択電圧レベルに維持される。 Unselected source lines are maintained in a non-selection voltage level. すなわち、1実施の形態において、選択行において、コントロールゲート線およびメモリゲート線を選択状態に維持した状態で、ソース線を順次選択状態へ駆動して、ビット線へ書込データに応じて書込電圧を所定のシーケンスで伝達する。 That is, in the form of 1 embodiment, the selected row, while maintaining the control gate lines and memory gate lines to a selected state, and successively driven to the selected state source lines, in accordance with the write data to the bit line write transmitting a voltage in a predetermined sequence. ソース線非選択電圧とビット線書込阻止電圧とは同一電圧レベルである。 The source line non-selection voltage and the bit Sensho write inhibit voltage is the same voltage level.

したがって、選択行かつ非選択列において、たとえば仮に、ソース線が選択状態であってビット線に書込阻止電圧が伝達された場合、この書込阻止電圧は、ソース線選択電圧以下の電圧であり、リーク電流が、ソース線からビット線方向へ流れる。 Thus, in the non-selected columns One go selection, for example if, when the source line is written inhibiting voltage is transmitted to a selected bit line, the write inhibit voltage, be up voltage source line select voltage , leakage current flows from the source line to the bit line direction. 選択トランジスタは、このコントロールゲート線の電圧に従って弱い反転状態であり高抵抗状態である。 Selection transistor is a high resistance state there a weak inversion state according to the voltage of the control gate lines. このディスターバンス電圧ストレスは、対応のソース線が選択状態の期間だけ印加される。 The disturbance voltage stress, the source line corresponding is applied for a period in the selected state. したがって、この選択行かつ非選択列のメモリセルがディスターバンスを受ける期間を短くすることができる。 Therefore, it is possible that the memory cell of this selection go One non-selected column to shorten the period for receiving a disturbance.

また、1つの実施の形態において、ソース線選択時に、ビット線単位で書込電圧(書込選択電圧)を順次ビット線に伝達する場合、選択行において非選択列のメモリセルについては、ビット線の書込阻止電圧とソース線非選択電圧とは同一電圧レベルである。 Further, in one embodiment, when the source line select, when transmitting sequentially the bit line write voltage (write select voltage) by the bit line basis, the memory cells in unselected columns in the selected row, the bit line the write blocking voltage and the source line non-selection voltage is the same voltage level. 従って、ソース線とビット線との間には電流は流れず、ディスターバンスが生じるのは抑制される。 Therefore, between the source line and the bit line current does not flow, the disturbance occurs is suppressed. これにより、選択行においてディスターバンスを受けるメモリセルの数を低減することができ、データの保持特性を保証することができる。 Thus, it is possible to reduce the number of memory cells subjected to disturbance in the selected row, it is possible to guarantee data retention characteristics.

また、ソース線単位でデータの書込を行なっており、ソース線を駆動する回路の消費電流は、全ソース線を並行して選択状態へ駆動する場合に比べて十分小さくすることができる。 Moreover, by performing writing of data in source line units, the current consumption of the circuit for driving the source line can be sufficiently small as compared with the case of driving to a selected state in parallel all source lines. 従って、メモリ容量が増大に対しても、ソース線駆動回路のレイアウト面積を増大させることは要求されない。 Therefore, even for the memory capacity is increased, it is not required to increase the layout area of ​​the source line driver circuit. 小占有面積かつ低消費電力のソース線駆動回路を利用して高速かつ安定にデータ書込を行うことができる。 Small occupation area and using the source line driver circuit with low power consumption it is possible to perform high-speed and stable data write.

また、ソース線は、複数列のメモリセルに対して1本設けられる。 The source lines are provided one for the memory cells of the plurality of columns. 従って、各列に対応してソース線駆動回路を配置する必要がなく、レイアウト面積の増大は抑制される。 Therefore, it is not necessary to place the source line driving circuit corresponding to each column, an increase of the layout area is suppressed.

[実施の形態1] [Embodiment 1]
図1は、この発明において用いられる不揮発性メモリセルの断面構造を概略的に示す図である。 Figure 1 is a diagram schematically showing a sectional structure of a nonvolatile memory cell used in the present invention. 図1において、メモリセルMCは、半導体基板領域1表面に間をおいて形成される不純物領域2aおよび2b(第1および第2導通ノード)と、これらの不純物領域2aおよび2bの間の基板領域上にゲート絶縁膜3を介して形成されるコントロールゲート電極4と、ゲート絶縁膜3およびコントロールゲート電極4に隣接してL字型に形成される電荷蓄積膜5と、電荷蓄積膜5上に形成されるメモリゲート電極6を含む。 In Figure 1, the memory cell MC, the impurity regions 2a and 2b (the first and second conduction node) are formed at intervals on the semiconductor substrate region 1 surface, the substrate region between impurity regions 2a and 2b a control gate electrode 4 formed through a gate insulating film 3 above, the charge storage film 5 which is formed in an L-shape adjacent to the gate insulating film 3 and the control gate electrode 4, on the charge storage film 5 a memory gate electrode 6 is formed.

電荷蓄積膜5は、基板領域1上に形成されるボトム酸化膜5aと、ボトム酸化膜5a上に形成される窒化膜5bと、窒化膜5b上に形成されるトップ酸化膜5cを含む。 Charge storage film 5 includes a bottom oxide film 5a is formed on the substrate region 1, and the nitride film 5b formed on the bottom oxide film 5a, the top oxide film 5c is formed on the nitride film 5b. ボトム酸化膜5aおよびトップ酸化膜5cの間に窒化膜5bを配置し、この窒化膜5bに電荷を蓄積する。 The nitride film 5b positioned between the bottom oxide film 5a and the top oxide film 5c, and accumulates a charge in the nitride film 5b. トップ酸化膜5cにより窒化膜5bとメモリゲート電極6との間の電荷のリークを抑制する。 The top oxide film 5c to suppress the leakage of the charge between the nitride film 5b and the memory gate electrode 6.

不純物領域2a、ゲート絶縁膜3、およびコントロールゲート電極4により、選択トランジスタSTが形成される。 Impurity regions 2a, the gate insulating film 3, and the control gate electrode 4, the selection transistor ST are formed. 電荷蓄積膜5、不純物領域2bおよびメモリゲート電極6により、メモリセルトランジスタMTが形成される。 Charge storage film 5, the impurity regions 2b and the memory gate electrode 6, the memory cell transistor MT is formed. これらの選択トランジスタSTおよびメモリセルトランジスタMTが直列に接続される。 These selection transistors ST and the memory cell transistors MT are connected in series. メモリセルMCの選択時、メモリセルトランジスタMTのしきい値電圧に応じて選択的に不純物領域2aおよび2bの間にチャネルが形成される。 Upon selection of the memory cell MC, and a channel is formed between the selective impurity regions 2a and 2b according to the threshold voltage of the memory cell transistor MT.

通常、不純物領域2aが列方向に延在して形成され、1列のメモリセルに共通に配置される上層のビット線に電気的に接続される。 Usually, the impurity regions 2a are formed extending in the column direction, are electrically connected to the upper bit line is arranged commonly to the memory cells of one column. 不純物領域2bが列方向に連続的に延在して、1列のメモリセルに共通なソース線を形成する。 Impurity regions 2b is extending continuously in the column direction to form a common source line in one row of memory cells. コントロールゲート電極4は、行方向に延在するコントロールゲート線に接続される。 Control gate electrode 4 is connected to the control gate lines extending in a row direction. コントロールゲート線に、1行に整列して配置されるメモリセルの選択トランジスタのコントロールゲート電極が共通に接続される。 A control gate line, a control gate electrode of the selection transistor of the memory cells aligned in one row are connected in common. メモリゲート電極6は、同様、行方向に延在するメモリゲート線に接続される。 The memory gate electrode 6 is similarly connected to the memory gate lines extending in a row direction. メモリゲート線に、1行に整列して配置されるメモリセルのメモリゲート電極が共通に接続される。 The memory gate line, the memory gate electrodes of the memory cells aligned in one row are connected in common.

図1に示すメモリセルMCは、選択トランジスタのコントロールゲート電極4がメモリゲート電極6よりも先に形成される。 Memory cell MC shown in FIG. 1, the control gate electrode 4 of the select transistor is formed prior to the memory gate electrode 6. 従って、シリコン基板界面(半導体基板領域)の品質のよい状態で、選択ゲートトランジスタのゲート絶縁膜を、同一半導体基板上に形成されるロジック部のゲート絶縁膜と同一工程で形成することができる。 Therefore, a good state of quality of the silicon substrate surface (semiconductor substrate region), it is possible to form the gate insulating film of the selection gate transistor, the gate insulating film and the same step of the logic section which is formed on the same semiconductor substrate. メモリセルトランジスタMTにおいてはフローティングゲートが用いられていないため、トランジスタ製造工程を、同一半導体チップ上に形成されるロジックのトランジスタと共通化することができる。 Since in the memory cell transistor MT is not a floating gate is used, the transistor fabrication process, it is possible to transistors with common logic that is formed on the same semiconductor chip. 以下の説明においては、選択トランジスタSTおよびメモリセルトランジスタMTが、ともにNチャネルトランジスタであるとする。 In the following description, the select transistor ST and the memory cell transistors MT, together with an N-channel transistor.

この図1に示すメモリセルMCにおいて、データの書込時においては、メモリゲート電極6に11V程度の電圧が印加され、不純物領域2bに5V程度の電圧が印加される。 In the memory cell MC shown in FIG. 1, at the time of writing data, a voltage of about 11V to the memory gate electrode 6 is applied, a voltage of about 5V is applied to the impurity regions 2b. コントロールゲート電極4へは、選択トランジスタSTのしきい値電圧よりも少し高いレベル(たとえば1V)の電圧が与えられる。 To the control gate electrode 4 is supplied with a voltage slightly higher level than the threshold voltage of the select transistor ST (e.g. 1V). 不純物領域2aには、コントロールゲート電極4の電圧よりも少し低い電圧(0.8V)が印加される。 The impurity region 2a is slightly lower than the voltage of the control gate electrode 4 (0.8 V) is applied. この状態においては、選択トランジスタSTにおいて、ゲート絶縁膜3下部に弱い反転層が形成される。 In this state, the select transistor ST, weak inversion layer 3 under the gate insulating film is formed. メモリセルトランジスタMTは、強いオン状態であリ、不純物領域2bから不純物領域2aに向かって電流が流れる。 The memory cell transistor MT, a current flows be strong on-state, the impurity regions 2b in the impurity regions 2a.

チャネル領域において、選択トランジスタSTとメモリセルトランジスタMTの境界部は高抵抗状態であり、この領域において高電界が発生する。 In the channel region, the boundary portion of the select transistor ST and the memory cell transistor MT is a high-resistance state, a high electric field is generated in this region. この高電界により、不純物領域2aから不純物領域2bに流れる電子が、ホットエレクトロンとなり、メモリゲート電極6の高電圧に引かれて、電荷蓄積膜5の窒化膜5bに注入されて蓄積される。 This high electric field, electrons flowing from the impurity regions 2a to impurity regions 2b becomes the hot electrons, are attracted to the high voltage of the memory gate electrode 6, it is stored after being injected into the nitride film 5b of the charge storage film 5. メモリセルトランジスタMTにおいては、ソース側から電子が注入されるため、ソースサイド注入方式で電子が注入され、トンネル電流を利用する構成に比べて高効率で、電子を注入することができる。 In the memory cell transistor MT, the electrons are injected from the source side, electrons are injected by the source side injection method, with high efficiency as compared with the configuration using a tunnel current, it is possible to inject electrons. この書込状態は、メモリセルトランジスタMTのしきい値電圧が高い状態に対応する。 The programmed state, the threshold voltage of the memory cell transistor MT corresponds to a high state.

消去動作時においては、メモリゲート電極6にたとえば−5Vの負の高電圧が印加され、不純物領域2bに7V程度の正の高電圧が印加される。 In the erasing operation, a negative high voltage of -5V for example, the memory gate electrode 6 is applied, a positive high voltage of about 7V to impurity regions 2b is applied. 消去時においても、選択トランジスタは、コントロールゲート電極4が例えば1V、不純物領域2a(ビット線)が例えば0.8Vの電圧レベルに設定される。 Also in erasing, the select transistor, a control gate electrode 4 is for example 1V, impurity regions 2a (bit line) is set to a voltage level of, for example, 0.8V. 電流が不純物領域2bから不純物領域2aに向かって流れる。 Current flows from the impurity regions 2b in the impurity regions 2a. 不純物領域2bの端部において高電界(ドレイン高電界)が発生し、ホットホールが生成される。 A high electric field (drain high electric field) is generated at the end of the impurity regions 2b, hot holes are generated. メモリゲート電極6の負電圧により、バンド間トンネリング電流がボトム酸化膜5aを介して電荷蓄積膜5の窒化膜5bに流れ、ホットホールが窒化膜5bに注入されて蓄積される。 By the negative voltage of the memory gate electrode 6, band-to-band tunneling current flows through the nitride film 5b of the charge storage film 5 via the bottom oxide film 5a, the hot holes are accumulated is injected into the nitride film 5b. これにより、書込時に注入された電子を中和して、消去状態とする。 Thus, to neutralize the electrons injected in writing, and erasing state. この消去状態は、メモリセルトランジスタMTのしきい値電圧が低い状態に対応する。 The erase state, the threshold voltage of the memory cell transistor MT corresponds to the low state.

データ読出時においては、メモリゲート電極6および選択コントロールゲート電極4をそれぞれ例えば1.5Vの読出電圧レベルに設定し、不純物領域2aに1V程度の読出電圧を供給し、不純物領域2bを接地電圧レベルに設定する。 In data reading, and set the memory gate electrode 6 and the selected control gate electrode 4 and the read voltage level of each example 1.5V, it supplies a read voltage of about 1V to impurity regions 2a, the impurity regions 2b ground voltage level It is set to. 不純物領域2a(ビット線)から不純物領域2b(ソース線)に流れる電流の大小により、メモリセルMCの記憶データを判定する。 The magnitude of the current flowing from the impurity regions 2a (bit line) in the impurity regions 2b (source line), it determines the data stored in the memory cell MC.

このメモリセルトランジスタMTは、一例として、消去時においてはそのしきい値電圧は負の値であっても良い。 The memory cell transistor MT, as an example, the threshold voltage at the time of erasing can be a negative value. したがって、たとえメモリセルトランジスタMTが、しきい値電圧が負となる過消去状態となっても、選択トランジスタSTがオフ状態であれば、電流が流れず、他のメモリセルの読出に対して影響は及ぼさない。 Therefore, even if the memory cell transistor MT, even if the over-erased state threshold voltage is negative, if the OFF state selection transistors ST, no current flows, effects on reading of other memory cells It does not exert is.

なお、メモリセルトランジスタMTの消去状態および書込状態のいずれにおいても、メモリセルトランジスタMTのしきい値電圧が、正の電圧であっても良い。 Incidentally, in any of the erased state and the programmed state of the memory cell transistor MT is also the threshold voltage of the memory cell transistor MT may be a positive voltage. データ読出時に、書込および消去状態を識別することの電流がビット線(不純物領域2a)に流れ、この電流差が読出回路(センスアンプ)により検知することができればよい。 Data read operation, flows through the current of identifying the writing and erasing state bit line (impurity region 2a), only has to be detected by this current difference is read circuit (sense amplifier).

非選択メモリセルの印加電圧については、ディスターバンスの問題と関連して、後に詳細に説明する。 The voltage applied to the unselected memory cells, in conjunction with the disturbance problem will be described in detail later.

図2は、この発明の実施の形態1に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。 Figure 2 is a diagram schematically showing an overall configuration of a nonvolatile semiconductor memory device according to a first embodiment of the present invention. 図2において、不揮発性半導体記憶装置は、メモリセルMCが行列状に配列されるメモリセルアレイ10を含む。 2, the non-volatile semiconductor memory device includes a memory cell array 10 having memory cells MC arranged in a matrix. メモリセルアレイ10においては、メモリセルMCの各列に対応してビット線BLおよびソース線SLが配置される。 In the memory cell array 10, the bit line BL and source line SL are arranged corresponding to each column of the memory cell MC. ソース線SLは、所定数のメモリセル列ごとに、相互接続される。 The source line SL, for each predetermined number of memory cell columns are interconnected. メモリセルMCの各行に対応して、コントロールゲート線CGおよびメモリゲート線MGが配置される。 Corresponding to each row of the memory cell MC, and the control gate lines CG and the memory gate line MG is disposed.

メモリセルMCは、図1に示す構成を有し、メモリセルトランジスタと、選択トランジスタとを含む。 Memory cell MC has a configuration shown in FIG. 1 includes a memory cell transistor, and a selection transistor. コントロールゲート線CGが、メモリセルMCの選択トランジスタのコントロールゲート電極に接続され、メモリゲート線MGが、メモリセルMCのメモリセルトランジスタのメモリゲート電極に接続される。 Control gate line CG is connected to the control gate electrode of the selection transistor of the memory cell MC, and the memory gate line MG is connected to the memory gate electrode of the memory cell transistor of the memory cell MC. ビット線BLおよびソース線SLは、それぞれ、選択トランジスタおよびメモリセルトランジスタに結合される。 Bit line BL and source line SL are respectively coupled to the selection transistor and the memory cell transistor. このビット線BLは、上層のメタル配線で構成され、図1に示す不純物層2aに電気的に接続される。 The bit line BL is constituted by an upper metal wiring is electrically connected to the impurity layer 2a shown in FIG. ソース線SLは、図1に示す不純物領域2bにより形成される拡散層配線である。 The source line SL is a diffusion layer wiring formed by impurity regions 2b shown in FIG.

不揮発性半導体記憶装置は、さらに、コントロールゲート線CGを選択するコントロールゲート線選択駆動回路12と、メモリゲート線MGを選択するメモリゲート線選択駆動回路14とを含む。 The nonvolatile semiconductor memory device further includes a control gate line select drive circuit 12 for selecting the control gate line CG, the memory gate line select drive circuits 14 for selecting the memory gate line MG. コントロールゲート線選択駆動回路12は、Xアドレス信号ADXに従って、メモリセルアレイ10のアドレス指定された行に対応するコントロールゲート線CGを選択状態へ駆動する。 Control gate line selection drive circuit 12 in accordance with the X address signal ADX, drives the control gate lines CG corresponding to an addressed row of the memory cell array 10 to a selected state. このコントロールゲート線選択駆動回路12へは、コントロールゲート電圧Vcgが与えられる。 To this control gate line selection drive circuit 12 is supplied with a control gate voltage Vcg. このコントロールゲート電圧Vcgは、コントロールゲート線に伝達される電圧を示し、選択電圧レベルおよび非選択電圧レベルを有する。 The control gate voltage Vcg represents the voltage transmitted to the control gate line, having a selected voltage level and the unselected voltage level. 書込および消去時においては、コントロールゲート電圧Vcgの選択電圧レベルは、メモリセルの選択トランジスタのしきい値電圧よりも少し高い1V程度の電圧レベルである。 In writing and erasing, the selection voltage level of the control gate voltage Vcg is the voltage level of slightly higher about 1V than the threshold voltage of the selection transistor of the memory cell. 読出時においては、このコントロールゲート電圧Vcgの選択電圧レベルは、メモリセルの選択トランジスタのしきい値電圧よりも十分高い電源電圧レベルまたは3.5V程度の電圧レベルに設定される。 In the read operation, the selection voltage level of the control gate voltage Vcg is set to a voltage level sufficiently high order of the power supply voltage level or 3.5V than the threshold voltage of the selection transistor of the memory cell.

メモリゲート線選択駆動回路14は、Xアドレス信号ADXに従って書込時、アドレス指定された行に対応するメモリゲート線MGを高電圧レベル(たとえば11V)に設定し、非選択行のメモリゲート線MGを、たとえば3.5Vの電圧レベルに維持する。 Memory gate line select drive circuit 14, the writing according to the X-address signal ADX, set the memory gate line MG corresponding to an addressed row to a high voltage level (e.g. 11V), the non-selected row memory gate line MG are maintained for example to a voltage level of 3.5 V. 読出時、メモリゲート線選択駆動回路14は、メモリゲート電圧Vmgを、消去状態と書込状態のしきい値電圧の間の電圧レベルに維持する。 When reading, the memory gate line select drive circuit 14, a memory gate voltage Vmg, maintained at a voltage level between the threshold voltage of the erased state and the written state. このメモリゲート電圧Vmgも、メモリゲート線に伝達される電圧を示し、選択電圧レベルおよび非選択電圧レベルを有する。 The memory gate voltage Vmg also shows the voltage transmitted to the memory gate line, having a selected voltage level and the unselected voltage level.

なお、図2においては、図面の煩雑化を避けるために、メモリセルアレイ10に関して対向してメモリゲート線選択駆動回路14およびコントロールゲート線選択駆動回路12が配置されるように示す。 In FIG. 2, in order to avoid complication of the drawing, shown as opposing the memory gate line select drive circuits 14 and the control gate line selection drive circuit 12 with respect to the memory cell array 10 is disposed. しかしながら、これらの選択駆動回路12および14は、メモリセルアレイ10の一方側に互いに隣接して配置されても良い。 However, these selection driving circuit 12 and 14, on one side of the memory cell array 10 may be disposed adjacent to each other.

この不揮発性半導体記憶装置は、さらに、データ書込時、ソース線SLを順次選択状態へ駆動するソース線選択駆動回路16と、Yアドレス信号ADYに従ってメモリセルアレイ10のアドレス指定された列を選択する列選択回路18を含む。 The nonvolatile semiconductor memory device further includes data write, to select the source line select drive circuit 16 for driving the sequentially selected state source line SL, and a column designated address of the memory cell array 10 in accordance with the Y address signal ADY including a column selection circuit 18. ソース線選択駆動回路16は、ソース線電圧Vsを受け、データ書込時、メモリセルアレイ10のソース線SLを順次選択状態へ駆動する。 Source line select driver circuit 16 receives the source line voltage Vs, the data write operation is sequentially driven to a selected state a source line SL of the memory cell array 10. これにより、ソース線SL単位で、データの書込を実行する。 Thus, the source line SL unit performs data writing. ソース線電圧Vsも、ソース線に伝達される電圧であり、書込および消去時には、書込選択電圧レベルおよび書込非選択電圧レベルを有する。 Source line voltage Vs is also a voltage transmitted to the source line, the writing and erasing, with a write select voltage level and the write non-select voltage level. 読出時には、ソース線電圧Vsは、接地電圧レベルに設定される。 During reading, the source line voltage Vs is set to the ground voltage level.

列選択回路18は、Yアドレス信号ADYに従って、このメモリセルアレイ10の選択列のビット線BLを、入出力回路22に結合する。 Column selection circuit 18, in accordance with the Y address signal ADY, the bit line BL of the selected column of the memory cell array 10 is coupled to output circuit 22. データ書込時、入出力回路22および列選択回路18を介してビット線BL上に伝達された書込データが、データラッチ回路20によりラッチされる。 Data writing, write data transmitted via the input-output circuit 22 and a column selection circuit 18 on the bit line BL is latched by the data latch circuit 20. データラッチ回路20は、動作電源電圧として、電圧Vdを受ける。 Data latch circuit 20 as an operating power supply voltage, receives a voltage Vd. データラッチ回路20の構成は後に詳細に説明するが、データ書込時に、メモリセルアレイ10のビット線BLに伝達される書込データを、各ビット線BLごとにラッチする。 Configuration of the data latch circuit 20 will be described in detail later, the data write operation, the write data transmitted to the bit line BL of the memory cell array 10, latches for each bit line BL. 次いで、ソース線選択駆動回路16によりソース線単位でデータの書込が行なわれるとき、データラッチ回路20は、ラッチデータに従って対応のビット線BLへ、電圧Vdを伝達する。 Then, when the writing of data in the source line units is carried out by the source line select driver circuit 16, the data latch circuit 20, to the corresponding bit line BL according to data latched, to transmit the voltage Vd. 電圧Vdは、ビット線の電圧であり、書込時には、書込選択電圧および書込阻止電圧の電圧レベルを示す。 Voltage Vd is the voltage of the bit line, at the time of writing, indicating the voltage level of the write select voltage and a write blocking voltage. 本実施の形態1においては、メモリセルアレイ10内において並列して、ビット線BLは、対応の書込データに応じた電圧レベルにデータラッチ回路20により設定される。 In the first embodiment, in parallel in the memory cell array 10, bit line BL is set to the voltage level corresponding to corresponding write data by the data latch circuit 20.

この不揮発性半導体記憶装置は、さらに、外部からのコマンドCMDに従って内部動作を制御する制御回路24と、この制御回路24の制御の下に、各種電圧Vmg、Vs、VcgおよびVdを生成する内部電圧発生回路26とを含む。 The nonvolatile semiconductor memory device further includes a control circuit 24 for controlling the internal operation in accordance with a command CMD from the outside, under the control of the control circuit 24, various voltages Vmg, Vs, the internal voltage for generating Vcg and Vd and a generation circuit 26. この内部電圧発生回路26により、動作モードに応じて、各電圧のレベルが設定される。 The internal voltage generating circuit 26, in accordance with the operation mode, the level of each voltage is set.

図3は、図2に示す不揮発性半導体記憶装置の要部の構成をより具体的に示す図である。 Figure 3 is a view more specifically showing the structure of a main portion of a nonvolatile semiconductor memory device shown in FIG. 図3において、メモリセルアレイ10においては、メモリセルMCが行列状に配列される。 3, in the memory cell array 10, memory cells MC are arranged in rows and columns. このメモリセルMCは、選択トランジスタSTと、メモリセルトランジスタMTとを含む。 The memory cell MC includes a select transistor ST, the memory cell transistor MT. 図3においては、メモリセルトランジスタMTの電荷蓄積膜を太い線で示す。 In Figure 3, it shows a charge storage film of the memory cell transistors MT in thick line.

メモリセルMCの各行に対応してメモリゲート線MG0−MGnおよびコントロールゲート線CG0−CGnが設けられる。 Memory gate line MG0-MGn and control gate lines CG0-CGn are provided corresponding to each row of the memory cell MC. メモリゲート線MG0−MGnは、対応の行のメモリセルトランジスタMTのゲート(メモリセルゲート電極6)に接続される。 Memory gate line MG0-MGn are connected to the corresponding row of the memory cell transistor MT of the gate (memory cell gate electrode 6). コントロールゲート線CG0−CGnは、それぞれ対応の行のメモリセルMCの選択トランジスタSTのゲート(コントロールゲート電極4)に接続される。 Control gate lines CG0-CGn is connected to the gate (control gate electrode 4) of the selection transistor ST of each of the corresponding row memory cell MC.

メモリセル列に対応して、ビット線BL0−BLmが配設される。 Corresponding to memory cell columns, the bit lines BL0-BLm are arranged. 隣接列のメモリセルMCに共有されるように、ソース線SL0−SLkが配設される。 To be shared in a memory cell MC adjacent column, the source line SL 0-SLk is arranged. ここで、k=m/2である。 Here, a k = m / 2. ビット線BL0−BLmは、それぞれ対応の列のメモリセルの選択トランジスタの第1の導通ノード(不純物領域)に接続される。 Bit lines BL0-BLm are respectively connected to the first conduction node of the selection transistor of the memory cells in the corresponding column (impurity region). ソース線SL0−SLkは、対応の列のメモリセルMCのメモリセルトランジスタMTの第2の導通ノード(不純物領域)に接続される。 The source line SL 0-SLk is connected to the second conduction node of the memory cell transistors MT of the memory cells MC in the corresponding column (impurity region).

図3においては、ソース線が隣接列のメモリセルにより共有されるように示す。 In Figure 3 illustrates such a source line is shared by memory cells adjacent columns. しかしながら、メモリセル各列に対応してローカルソース線が配設され、所定数のメモリセル列ごとにローカルソース線がコモンソース線に接続されても良い。 However, the local source line are arranged corresponding to respective memory cell columns, the local source line may be connected to a common source line for each predetermined number of memory cell columns. このソース線配置の場合、コモンソース線単位でデータの書込が行われる。 For this source line arrangement, writing of data is performed by the common source line units.

コントロールゲート線選択駆動回路12は、コントロールゲート線CG0−CGnそれぞれに対応して設けられるコントロールゲート線ドライバCDR0−CDRnを含む。 Control gate line selection drive circuit 12 includes a control gate line drivers CDR0-CDRn provided corresponding to the control gate lines CG0-CGn. これらのコントロールゲート線ドライバCDR0−CDRnは、コントロールゲート線選択駆動回路12に含まれる図示しないデコード回路からの行指定信号(デコード信号)に従って対応のコントロールゲート線に選択/非選択電圧を伝達する。 These control gate line drivers CDR0-CDRn transmits the selection / non-selection voltage to a corresponding control gate line according to a row designation signal from the decode circuit (not shown) contained in the control gate line selection drive circuit 12 (decoding signals). コントロールゲート線ドライバCDR0−CDRnは、コントロールゲート線電圧Vcgを、動作電源電圧として受ける。 Control gate line drivers CDR0-CDRn is a control gate line voltage Vcg, receives as an operating power supply voltage.

メモリゲート線選択駆動回路14は、メモリゲート線MG0−MGnそれぞれに対応して設けられるメモリゲート線ドライバMDR0−MDRnを含む。 Memory gate line select drive circuit 14 includes a memory gate line driver MDR0-MDRn provided corresponding to the memory gate lines MG0-MGn. メモリゲート線選択駆動回路14も、図示しないデコード回路からの行指定信号(デコード信号)に従って対応のメモリゲート線へ、選択または非選択電圧レベルのメモリゲート線電圧Vmgを伝達する。 Memory gate line select drive circuit 14 also, the corresponding memory gate line according to a row designation signal from the decode circuit not shown (decoded signal), to transmit the memory gate line voltage Vmg of selection or non-selection voltage level.

ソース線選択駆動回路16は、図示しないシフトクロック信号に従ってシフト動作を行なうシフトレジスタ回路SFRと、ソース線SL0−SLkそれぞれに対応して設けられるソース線ドライバSDR0−SDRkを含む。 Source line select driver circuit 16 includes a shift register circuit SFR which performs a shift operation in accordance with a shift clock signal (not shown), the source line driver SDR0-SDRk provided corresponding to the source line SL 0-SLk. このシフトレジスタ回路SFRは、データ書込時、図示しないシフトクロック信号に従って、その出力を、順次選択状態へ駆動する。 The shift register circuit SFR is the data write operation, in accordance with a shift clock signal (not shown), the output is driven to sequentially select state. ソース線ドライバSDR0−SDRkは、それぞれシフトレジスタ回路SFRの対応の出力ノードからの出力信号に従って、対応のソース線SL0−SLkを順次選択状態へ駆動する。 Source line driver SDR0-SDRk is in accordance with the output signal from the corresponding output nodes of the shift register circuit SFR respectively, to drive the source line SL 0-SLk in response to the sequentially selected state.

列選択回路18は、ビット線BL0−BLmそれぞれに対応して設けられる列選択ゲートCG0−CGmを含む。 Column selection circuit 18 includes a column select gate CG0-CGm provided corresponding to the bit lines BL0-BLm. これらの列選択ゲートCG0−CGmは、それぞれ、図示しない列デコーダ(列選択回路18に含まれる)からの列選択信号Y0−Ymに従って導通し、導通時、対応のビット線BL(BL0−BLm)を内部データ線IOLに結合する。 These column select gate CG0-CGm, respectively, conductive according column selection signals Y0-Ym from the column decoder (not shown) (included in the column selection circuit 18), when conductive, corresponding bit line BL (BL0-BLm) the binding to the internal data lines IOL. この内部データ線IOLは、図2に示す入出力回路22に結合される。 The internal data line IOL is coupled to the output circuit 22 shown in FIG.

データラッチ回路20は、ビット線BL0−BLmそれぞれに対応して設けられるデータラッチDL0−DLmを含む。 Data latch circuit 20 includes a data latch DL0-DLm provided corresponding to the bit lines BL0-BLm. これらのデータラッチDL0−DLmは、データ書込時、対応のビット線に伝達されたデータをラッチする。 These data latches DL0-DLm, at the time of data writing, to latch the transmitted to the corresponding bit line data. これらのラッチデータに従って、データラッチDL0−DLmは、ビット線電圧Vdを動作電源電圧として受け、書込時、対応のビット線に書込電圧または書込阻止電圧を伝達する。 According to these latched data, data latches DL0-DLm receives a bit line voltage Vd as an operation power supply voltage, transmitting write time, write voltage to a corresponding bit line or write inhibiting voltage.

図4は、図3に示すデータラッチDL0−DLmの構成の一例を示す図である。 Figure 4 is a diagram showing an example of the configuration of a data latch DL0-DLm shown in FIG. 図4において、データラッチDLi(I=0−m)は、インバータ30と、トライステートインバータ31とを含む。 4, the data latch DLi (I = 0-m) includes an inverter 30, and a tri-state inverter 31. トライステートインバータ31は、書込活性化信号WENと列選択信号Yiを受けるゲート回路32の出力信号に従って選択的に活性化される。 Tri-state inverter 31 is selectively activated according to an output signal of the gate circuit 32 which receives the write enable signal WEN and the column selection signal Yi. トライステートインバータ31は、ゲート回路32の出力信号がHレベルのとき非活性状態とされ、出力ハイインピーダンス状態となる。 Tri-state inverter 31, the output signal of the gate circuit 32 is deactivated at the H level, the output high impedance state. トライステートインバータ31の活性化時、インバータ30およびトライステートインバータ31により、インバータラッチが構成される。 Upon activation of the tristate inverter 31, the inverter 30 and tri-state inverter 31, an inverter latch is formed.

データラッチDLiは、さらに、ラッチ指示信号LATに従ってトライステートインバータ31の出力を対応のビット線BLiに結合するトランスファーゲート33を含む。 Data latch DLi further includes a transfer gate 33 which couples the output of the tristate inverter 31 to a corresponding bit line BLi in accordance with a latch instruction signal LAT.

データ書込時、この書込活性化信号WENが活性状態とされ、また、ラッチ指示信号LATも活性状態とされる。 Data writing, the write enable signal WEN is activated, also, the latch instruction signal LAT is also activated. 応じて、トランスファーゲート33が導通し、インバータ30の入力が対応のビット線BLiに接続される。 Correspondingly, the transfer gate 33 is rendered conductive, the input of the inverter 30 is connected to a corresponding bit line BLi. 対応のビット線BLiに列選択ゲート(CSGi)を介して書込データが伝達されるとき、列選択信号Yiは選択状態のHレベルである。 When the write data is transmitted to a corresponding bit line BLi via a column select gate (CSGi), column selection signal Yi is at the H level in the selected state. したがって、この状態においては、ゲート回路32の出力信号がHレベルとなり、トライステートインバータ31が出力ハイインピーダンス状態となる。 Therefore, in this state, the output signal of the gate circuit 32 becomes the H level, the tri-state inverter 31 is the output high impedance state. ビット線BLiへの書込データの伝達が完了すると、列選択信号Yiが非活性状態となり、応じて、トライステートインバータ31が活性化され、ビット線を介して伝達された書込データをラッチする。 When transmission of the write data to the bit line BLi is completed, the column selection signal Yi becomes inactive, depending on, the tri-state inverter 31 is activated to latch the write data transmitted via the bit line .

データ書込時に、まず、たとえばページモードに従って、図3に示す列選択信号Y0−Ymが順次選択状態へ駆動され、対応のデータラッチDL0−DLmに、書込データがラッチされる。 The data write operation, the first, for example, according to the page mode, the column selection signal Y0-Ym are sequentially driven to the selected state shown in FIG. 3, the corresponding data latches DL0-DLm, the write data is latched.

図5は、図3および図4に示す不揮発性半導体記憶装置のデータ書込時の動作を示すフロー図である。 Figure 5 is a flow diagram illustrating a data write operation of the nonvolatile semiconductor memory device shown in FIGS. 以下、図5に示すフロー図を参照して、図3および図4に示す不揮発性半導体記憶装置のデータ書込時の動作について説明する。 Hereinafter, with reference to the flowchart shown in FIG. 5, the operation of the data writing of the nonvolatile semiconductor memory device shown in FIGS.

まず、この不揮発性半導体記憶装置において、外部からのコマンドによりデータ書込が指定されたかの判定が行なわれる(ステップSP1)。 First, in the nonvolatile semiconductor memory device, is of determining whether data writing is specified is performed by a command from the outside (step SP1). この書込指示は、外部からのコマンドCMDを図2に示す制御回路24でデコードすることにより判定される。 The write instruction is determined by decoding the control circuit 24 indicating the external command CMD in Fig. データ書込指示が与えられるまで、書込動作は待ち合わせられる。 Until the data writing instruction is provided, the write operation is waiting.

データ書込指示が与えられると、先ず、書込アドレスに従って選択メモリセルを含むブロックまたはワード線(コントロールゲート線およびメモリゲート線)が選択される。 When the data writing instruction is provided, first of all, block or word lines including a selected memory cell in accordance with write address (control gate lines and memory gate lines) are selected. この選択ブロックまたは選択行のメモリセルの消去が行われる(ステップSP2)。 Erasure of the selected block or selected row of memory cells is performed (step SP2). ここで、消去が、ブロック単位の場合、この選択ブロックにおいて各メモリセル行の消去が、順次実行される(ステップSP3)。 Here, erasing, when a block erase of the memory cell row in this selected block are sequentially executed (Step SP3). この消去時に、データラッチ回路20のデータラッチを用いて、消去ベリファイが実行されても良い。 During this erasing, using the data latch of the data latch circuit 20, the erase verify may be performed. 消去完了のメモリセルに対しては、対応のデータラッチを消去完了データをラッチする状態に設定する(消去時に消去阻止電圧がビット線に伝達される)。 For the memory cell in the erase completion, set to a state of latching the erase completion data corresponding data latch (erasing blocking voltage during erase it is transmitted to the bit line).

消去対象のメモリセルの消去が完了すると、次いで、書込データの転送およびデータラッチ(DL)での書込データのラッチが行われる(ステップSP4)。 When erasing the memory cell to be erased is completed, then latch the write data in the transfer and the data latch of the write data (DL) is performed (step SP4). この場合、例えばページモードでビット線が順次選択されて書込データの転送および書込データのラッチが行われる。 In this case, the bit lines are sequentially selected latch transfer and write data of the write data is carried out, for example, page mode. ここでページ書込について一例として説明すると、先頭アドレスと先頭書込データが与えられる。 Now it will be described as an example for the page program, the start address and the top write data is applied. 次いで、この先頭アドレスを列選択回路18においてデコードし、対応の列選択ゲートCG(CG0−CGmのいずれか)を導通させ、データの書込を行なう。 Then, the start address decoding in the column selection circuit 18, (either CG0-CGm) corresponding column selection gate CG is conducting, performs data writing. このとき、図4に示すラッチ指示信号LATはHレベルの活性状態であり、データラッチDL(DL0−DLm)は、すべて対応のビット線上のデータを取込む状態に設定される。 At this time, the latch instruction signal LAT shown in FIG. 4 is the active state of H-level, the data latch DL (DL0-DLm) are all set to a state for taking the data of the corresponding bit line. 列選択信号Yiが選択状態へ駆動されると、対応のビット線データの取込およびラッチが行なわれる。 When the column selection signal Yi is driven to the selected state, taking and latching the corresponding bit line data. 次いで、この先頭アドレスから、図示しないカウント回路がカウント動作を開始し、列選択信号を順次更新して、連続して与えられるデータが順次書込まれてラッチされる。 Then, from this head address, the count circuit (not shown) starts counting, and sequentially update the column selection signal, the data taken in succession are sequentially written and latched.

1行のメモリセル(コントロールゲート線およびメモリゲート線に接続されるメモリセル)に対する書込データの転送およびラッチが完了するまで、この書込データの転送およびラッチが行われる(ステップSP5)。 Until the transfer and latch of the write data is completed for one row of memory cells (control gate lines and memory cells connected to the memory gate line), transfer and latch of the write data is performed (step SP5). これにより、1行(1ページ)の書込データのラッチが完了する。 Thus, the latch of the write data for one row (one page) is completed.

全書込データの書込が完了すると、一旦、ラッチ指示信号LATが非活性状態とされ、データラッチDLと対応のビット線BLとが分離される。 When writing of Zenshokomi data is completed, once the latch instruction signal LAT is deactivated, the data latch DL and the corresponding bit line BL is separated. この状態で、次いで、書込に必要な電圧を、図2に示す内部電圧発生回路26により設定する。 In this state, then the voltage necessary for writing, set by the internal voltage generation circuit 26 shown in FIG. この状態で、データラッチDLと対応のビット線BLとを、再びラッチ指示信号LATを活性化して接続する(ステップSP6)。 In this state, the data latch DL and the corresponding bit line BL, and connected to activate the latch instruction signal LAT again (step SP6). これにより、各ビット線BL0−BLmには、書込データが伝達される。 Thus, each bit line BL0-BLm, the write data is transmitted. この場合、メモリセルが書込まれない場合には、対応のビット線は、1.5V程度の電圧レベルに設定され、書込を行なうビット線には、電圧0.8Vが伝達される。 In this case, if the memory cell is not written, the corresponding bit line is set to a voltage level of approximately 1.5V, the bit line for writing, the voltage 0.8V is transmitted.

一例として、データ“0”が、メモリセルトランジスタのしきい値電圧が高い状態、すなわち書込状態に対応し、データ“1”がメモリセルトランジスタのしきい値電圧が低い状態、すなわち、消去状態に対応するとする。 As an example, data "0", the threshold voltage of the memory cell transistor is high, i.e. corresponding to the write state, data "1" is the threshold voltage is low state of the memory cell transistor, i.e., the erased state and corresponding to. データ“1”が伝達されたビット線は、書込を行う必要があり、書込選択電圧の0.8Vに設定される。 Bit line data "1" is transmitted, it is necessary for writing, is set to 0.8V in the write select voltage. 一方、データ“0”が伝達されたビット線は、書込を行う必要がなく、1.5Vの書込阻止電圧レベルに設定される。 On the other hand, data "0" bit line is transmitted, there is no need for writing, is set to a write inhibit voltage level of 1.5V.

データ“0”および“1”が、それぞれ、LレベルおよびHレベルに対応するとすると、以下の構成を利用することにより、書込時、書込データに応じてビット線電圧を設定することができる。 Data "0" and "1", respectively, when corresponding to the L level and H level, by use of the following structure, writing, it is possible to set the bit line voltage in accordance with write data . すなわち、データラッチDLにおいてインバータ30およびトライステートインバータ31の動作電源電圧Vdとして、ハイ側電圧Vdhを、1.5Vに設定し、ロー側電源電圧Vdlを、0.8Vに設定する。 That is, as the operation power supply voltage Vd of the inverter 30 and tri-state inverter 31 in the data latch DL, the high side voltage Vdh, set 1.5V, the low-side power supply voltage Vdl, set to 0.8V. データ“0”が伝達されたビット線に対しては、データラッチによりLレベルの電圧、すなわちロー側電源電圧Vdlが伝達され、このビット線は書込選択電圧レベルに設定される。 For bit line data "0" is transmitted, L level voltage by a data latch, i.e. low-side power supply voltage Vdl is transmitted, the bit line is set to a write select voltage level. データ“1”が伝達されたビット線については、対応のデータラッチによりHレベル電圧、すなわちハイ側電源電圧Vdhが伝達され、このビット線は、書込阻止電圧レベルに設定される。 The bit line data "1" is transmitted, H-level voltage by the corresponding data latch, namely high-side power supply voltage Vdh is transmitted, the bit line is set to a write inhibit voltage level. これにより、書込データに応じた電圧レベルに対応のビット線電圧を設定して、選択的に書込を行なうことができる(書込が行なわれないメモリセルは、消去状態、すなわちデータ“1”の記憶状態に維持される)。 Thus, by setting the bit line voltage corresponding to the voltage level corresponding to the write data, selectively can be written (memory cell not writing is performed, the erase state, that data "1 "it is maintained in the storage state of).

また、メモリゲート線選択駆動回路14に対しては、メモリゲート電圧Vmgとして、ハイ側電圧(選択電圧レベル)が11V、ロー側電圧(非選択電圧レベル)3.5Vが動作電源電圧として伝達される。 Further, with respect to the memory gate line selection drive circuit 14, as the memory gate voltage Vmg, high side voltage (selection voltage level) is 11V, the low-side voltage (non-selection voltage level) 3.5 V is transmitted as the operation power supply voltage that. これにより、選択行のメモリゲート線MGは、11V、非選択行のメモリゲート線MGは、3.5Vにそれぞれ設定される。 Thus, the memory gate lines MG of the selected row, 11V, memory gate lines MG of unselected rows are set at 3.5 V.

コントロールゲート線選択駆動回路12へは、電圧Vcgのハイ側電圧(選択電圧レベル)Vcghとして1V、ロー側電圧(非選択電圧レベル)Vcglとして接地電圧が伝達される。 Is to control gate line selection drive circuit 12, 1V, low-side voltage (non-selection voltage level) ground voltage as Vcgl is transmitted as a high side voltage of the voltage Vcg (selection voltage level) VCGH. 従って、この状態においては、ビット線BL0−BLmには、並行して書込データに応じた電圧が伝達されて、データラッチによりラッチされる。 Accordingly, in this state, the bit lines BL0-BLm, the voltage corresponding to the write data in parallel is transmitted is latched by the data latch.

この状態で、図3に示すシフトレジスタ回路SFRの出力を順次選択状態に駆動する。 In this state, the drive sequentially selects state output of the shift register circuit SFR shown in FIG. 応じて、、対応のソース線ドライバを介してソース線SL0−SLkへ順次、書込電圧(5V)が伝達される。 Correspondingly ,, sequentially through a corresponding source line driver to the source line SL 0-SLk, writing voltage (5V) is transmitted. これにより、ソース線単位で、データの書込が実行される(ステップSP7)。 Thus, the source line units, writing data is executed (step SP7). ビット線に書込電圧が伝達されても、非選択状態のソース線は、書込阻止電圧レベルである。 Even write voltage is transmitted to the bit lines, the source lines of the non-selected state, a write inhibiting voltage level. 従って、ソース線からビット線に対しては電流が流れるのは抑制され、選択行かつ非選択列のメモリセルの書込ディスターバンスが抑制される。 Accordingly, the current flows through the bit line from the source line is suppressed, the write disturbance of memory cells in unselected columns One go selection is suppressed.

このソース線単位のデータ書込が、すべてのソース線に対して行なわれたかの判定が行なわれる(ステップSP8)。 Data writing of the source line units, is one of the determination is performed on all of the source lines is performed (step SP8). この最終ソース線が選択状態へ駆動されたかの判定は、ソース線SLkが選択状態へ駆動されたかの判定またはシフトレジスタ回路SFRにおいて最終出力が選択状態に設定されているかの判定により行われる。 This of determining whether the last source line is driven to a selected state is made by determining whether the final output in one of the determination or the shift register circuit SFR source line SLk is driven to the selected state is set to the selected state.

すべてのソース線に対する選択状態への駆動が完了すると、1行のメモリセルのデータの書込が完了する。 When driving in the selected state for all of the source line is completed, writing of data of one row of the memory cell is completed. 次いで、全アドレスに対する書込が完了したかの判定が行われる(ステップSP9)。 Then, the determination of whether the writing has been completed for all addresses is performed (step SP9). 書込が完了していない場合には、同一ブロックの次のメモリセル行に対するデータの書込を行うために、再度、ステップSP4へ戻り、次の行のメモリセルに対するデータの転送およびラッチが行われる。 If the writing is not completed, in order to perform the writing of data for the next row of memory cells identical block, returns again to step SP4, transfer and latch a row of data for the next row of memory cells divide. 書込ブロックにおいて、データの書込が全アドレスに対して完了するまで、この動作が繰返し実行される。 In the write block, the write data until completed for all addresses, this operation is repeatedly performed. 書込ブロックの書込アドレスに対する書込が完了すると、データの書込が完了する。 When the writing is completed for the write address of the write block, the data writing is completed. なお、書込/消去が、ブロック単位ではなく、ワード線単位で行われても良い。 Incidentally, the write / erase, rather than in blocks, may be performed in units of word lines.

すなわち、本実施の形態1においては、ソース線を全て選択状態に設定して、ビット線ごとにデータの書込を行なうのではなく、ソース線単位で、データの書込を行なう。 That is, in the first embodiment, by setting all selected source line, instead of performing writing of data for each bit line, the source line units, performs data writing. ホットエレクトロンを用いたデータの書込の場合、消費電流が大きく、1行のメモリセルに対して同時に並行して書込を行う場合、消費電流が大きくなる可能性がある。 For writing data using hot electrons, the current consumption is large, if data are written in parallel simultaneously to the memory cells in one row, there is a possibility that the current consumption increases. しかしながら、ソース線単位でデータの書込を行なっており、データ書込時の消費電流増大は十分に抑制される。 However, and conduct data writing in the source line units, the current consumption increases in the data write operation is sufficiently suppressed. また、ソース線選択駆動回路は、ソース線単位で書込電流を供給するだけでよい。 The source line select drive circuit need only supply the write current in the source line units. 従って、ソース線の負荷が大きい場合においても、安定に書込電圧を高速で選択ソース線に伝達することができる。 Therefore, when the load of the source line is larger, it can be transmitted stably to the selected source line writing voltage at high speed.

ビット線が並行して書込選択状態に駆動される。 Bit lines are driven in parallel with the write selection state. しかしながら、ビット線は、上層のメタル配線で構成され、その負荷はソース線に比べて小さい。 However, the bit line is constituted by an upper metal wiring, the load is smaller than that of the source line. 従って、ビット線BL0−BLmを並行して書込データに応じて書込選択電圧レベルに駆動しても、安定にビット線書込電圧を供給することができる。 Therefore, even if the drive to the write select voltage level in accordance with the write data in parallel bit lines BL0-BLm, can be supplied stably bit line writing voltage. また、非選択状態のソース線に対応して配置されるビット線は、単に書込データに応じて書込選択電圧または書込阻止電圧レベルにプリチャージされることが要求されるだけである。 The bit lines arranged corresponding to the source lines of the non-selected state, merely to be precharged is required write select voltage or a write inhibit voltage level in accordance with the write data. 従って、ビット線に並行に書込データを伝達しても、その消費電流の増大は充分に抑制される。 Therefore, even if transmitting write data in parallel to the bit lines, the increase in the consumption current is sufficiently suppressed.

図6は、この図3に示す不揮発性半導体記憶装置のデータ書込時のビット線、ソース線およびラッチ指示信号の信号波形を示す図である。 Figure 6 is a data write time of the bit line of the non-volatile semiconductor memory device shown in FIG. 3 is a diagram showing a signal waveform of the source line and latch instruction signal. 書込時において、選択行のコントロールゲート線CGおよびメモリゲート線MGは、選択電圧レベルに維持される。 During writing, the control gate lines CG and the memory gate lines MG of the selected row is maintained in the selected voltage level.

時刻t0以前の書込開始前においては、ビット線BL0−BLmが、書込阻止電圧レベルにプリチャージされる状態を示す。 At time t0 before a previous write start, bit lines BL0-BLm indicates a state of being precharged to the write inhibit voltage level. 書込開始前においては、各ビット線は、接地電圧レベルにプリチャージされてもよく、また、書込選択電圧レベルにプリチャージされてもよい。 Before the writing start, each bit line may be precharged to the ground voltage level, or may be precharged to the write select voltage level.

時刻t0において、データの書込が開始される(図5のステップSP6、SP7)。 At time t0, the write data is started (step SP6, SP7 in Fig. 5). これにより、データラッチDLと対応のビット線BLとが接続され、各ビット線には書込データが伝達される。 This will the data latch DL and the corresponding bit line BL is connected to each bit line write data is transmitted. ここで、図6においては、説明を簡略化するために、ビット線BL0−BLm全てに、書込を行なうデータが伝達された場合を一例として示す。 Here, in FIG. 6, in order to simplify the description, the bit line BL0-BLm all, a case where data to be written is transmitted as an example. 書込データに応じて、ビット線BL0−BLm各々の電圧レベルは0.8Vおよび1.5Vのいずれかに設定される。 In accordance with the write data, the voltage level of BL0-BLm each bit line is set to one of 0.8V and 1.5V.

時刻t1において、ビット線の電圧レベルが、書込データに応じて設定されると、次いで、時刻t2から、ソース線SL0−SLkが、順次、所定期間活性状態に維持される。 At time t1, the voltage level of the bit lines and are set in accordance with the write data, then the time t2, the source line SL 0-SLk is sequentially maintained at a predetermined period an active state. これにより、各ソース線において、ソース線SLとビット線BLとの間の電圧に従って電流が流れ、ホットエレクトロンによる電荷蓄積膜への電子の注入が実行される。 Thus, each source line, a current flows according to the voltage between the source line SL and bit line BL, and the electron injection into the charge storage film by hot electrons is performed.

時刻t3において、最終のソース線SLkに接続されるメモリセルへのデータの書込が完了する。 At time t3, writing of data to the memory cells connected to the last source line SLk is completed. この書込完了後、時刻t4においてラッチ指示信号LATを非活性状態に駆動する。 After the completion of the writing, to drive the latch instruction signal LAT inactive at time t4. この場合、例えば、ビット線BL0−BLmは、図示しないプリチャージ回路により所定電圧レベルにプリチャージされる。 In this case, for example, the bit lines BL0-BLm are precharged to a predetermined voltage level by a precharge circuit (not shown). 図6においては、書込完了後のビット線プリチャージ電圧が、書込阻止電圧レベルの場合を一例として示す。 In Figure 6, the bit line precharge voltage after writing is complete, shows the case of a write inhibiting voltage level as an example. しかしながら、このビット線プリチャージ電圧は、接地電圧レベルであっても良く、また、書込選択電圧レベルであってもよい(ビット線プリチャージ回路により所望のプリチャージ電圧レベルに設定する)。 However, the bit line precharge voltage may be a ground voltage level, and, (set at a desired pre-charge voltage level by the bit line precharge circuit) may be a write select voltage level. これにより、1行のメモリセルに対する書込が完了する。 Thus, write in one row of the memory cell is completed.

書込時においても、このデータラッチ回路にラッチされた書込データとメモリセルのデータとを比較し、書込が正確に行なわれたかのベリファイ動作が行なわれる。 Even during writing, this is compared with the data latch circuit of the latched write data and memory cell data, or verify operation writing is correctly performed is performed. このベリファイ結果に従って、書込が完了したメモリセルに対するラッチデータは、書込阻止電圧に対応するデータに設定される。 According to this verification result, the latch data to the memory cell write is completed is set in the data corresponding to the write inhibit voltage.

図7は、データ書込時における各メモリセルに対する印加電圧を示す図である。 Figure 7 is a diagram of an applied voltage for each memory cell in the data write. 図7においては、2行4列に配列されるメモリセルMC00−MC03およびMC10−MC13を代表的に示す。 7 representatively shows a memory cell MC00-MC03 and MC10-MC 13 arranged in two rows and four columns. 選択行のメモリゲート線MG0は11Vの選択状態に設定され、非選択行のメモリゲート線MG1は、3.5Vの非選択状態に設定される。 Memory gate line MG0 in the selected row is set to the selected state of 11V, the memory gate line MG1 unselected rows are set to a non-selected state of 3.5 V. 選択行のコントロールゲート線CG0が、1Vの選択状態に設定され、非選択行のコントロールゲート線CG1は0Vの非選択状態に設定される。 Control gate lines CG0 the selected row is set to the selection state of 1V, the control gate lines CG1 unselected rows are set to a non-selected state of 0V. ソース線SL0が書込選択状態の5Vに設定され、ソース線SL1は、非選択状態の1.5Vに設定される。 Source line SL0 is set at 5V in the write select state, the source line SL1 is set to the non-selected state 1.5V. ビット線BL0−BL3は、それぞれデータ書込を行なうため、0.8Vの書込選択状態に設定される。 Bit lines BL0-BL3, respectively for writing data is set to a write selection state of 0.8V.

この条件下においては、メモリセルMC00およびMC01において、ソース線SL0に接続される不純物領域2bからビット線BL0に接続される不純物領域2aに電流が流れる。 In this condition, the memory cells MC00 and MC01, current flows through the impurity regions 2a connected from the impurity regions 2b which is connected to the source line SL0 to the bit line BL0. コントロールゲート線CG0が1Vであり、選択トランジスタSTのチャネル領域において弱い反転層が形成され、メモリセルトランジスタMTの電荷蓄積膜へホットエレクトロンの注入が行なわれる。 Control gate lines CG0 is 1V, the weak inversion layer is formed in the channel region of the select transistor ST, hot electron injection is performed to the charge storage film of the memory cell transistor MT. メモリセルMC01についても同様である。 The same applies to the memory cell MC01.

メモリセルMC00およびMC01が、消去状態に維持すべきメモリセルであるとする。 Memory cells MC00 and MC01 is assumed to be a memory cell to be maintained in the erased state. この場合、ビット線BL0およびBL1は、書込阻止電圧レベルに設定される。 In this case, the bit lines BL0 and BL1 are set to a write inhibit voltage level. このディスターバンスを、いま、Aモードと称す。 This disturbance, now referred to as the A mode. このAモードディスターバンスにおいては、ソース線SLとビット線BLとの電圧差が大きく、リーク電流が流れ、ホットエレクトロンによる弱い書込が行なわれる可能性がある。 In this A-mode disturbance, the voltage difference between the source line SL and bit line BL is large, the flow leakage currents, there is a possibility that the weak write by hot electrons is performed. しかしながら、対応のソース線SL0が、選択状態に維持される期間は、短く、単に対応の列のメモリセルに書込が行われる期間である。 However, the source lines SL0 the correspondence period to be maintained in a selected state is shorter, it is simply the period that the write is performed to the memory cells in the corresponding column. 1行のメモリセルに対して順次書込が行われる際に、全ソース線を選択状態に維持して、ビット線に順次書込データを転送する構成の場合に比べて、Aモードディスターバンスを受ける期間を大幅に短縮することができ、書込データの信頼性およびデータ保持特性の劣化を抑制することができる。 When the sequential writing is performed on one row of memory cells, while maintaining all the source lines in the selection state, as compared with the configuration in which sequentially transfers write data to the bit lines, A-mode disturbance it is possible to greatly shorten the time for receiving the, it is possible to suppress the deterioration of the reliability and data retention characteristics of the write data.

メモリセルMC02およびMC03においては、ソース線SL1は、1.5Vであり、選択トランジスタSTを介してビット線BL2およびBL3それぞれへ、ソース線SL1から電流が流れる。 In the memory cell MC02 and MC03, the source line SL1 is 1.5V, the bit lines BL2 and BL3 via a selection transistor ST, a current flows from the source line SL1. このディスターバンスモードを、いま、Iモードと称す。 This disturbance mode, now referred to as I mode. このIモードディスターバンスにおいては、メモリセルMC02およびMC03は、選択トランジスタSTが弱いオン状態であり、流れる電流量は小さい。 In this I-mode disturbance, memory cells MC02 and MC03 are weak on-state select transistor ST, the amount of current flowing is small. 従って、ホットエレクトロンの発生による弱い書込が生じても、これらのメモリセルMC02およびMC03は、書込対象のメモリセルである。 Therefore, even if weak writing due to the generation of hot electrons, these memory cells MC02 and MC03 is a memory cell of the write target. 従って誤書込の問題は生じない。 Therefore erroneous writing of the problem does not occur.

メモリセルMC02およびMC03が、非書込対象のメモリセルの場合、ビット線BL2およびBL3には、書込阻止電圧が伝達される。 Memory cells MC02 and MC03 is, in the case of the memory cell of the non-write target, the bit lines BL2 and BL3 are write inhibiting voltage is transmitted. この書込阻止電圧は、非選択状態のソース線の電圧と同一電圧レベルである。 The write blocking voltage is a voltage with the same voltage level of the source lines of the non-selected state. 従って、ソース線の非選択状態においては、メモリセルを介して電流は流れない。 Thus, in a non-selected state of the source line, no current flows through the memory cell. ソース線SL1の選択時においても、選択トランジスタSTのコントロールゲートとビット線とが逆バイアス状態であり、選択トランジスタSTは、オフ状態である。 Even when the selection of the source line SL1, a reverse bias state and the control gate and the bit line select transistor ST, the select transistor ST is turned off. 従って、消去状態に維持すべきメモリセルの誤書込は回避される。 Therefore, erroneous writing of the memory cell to be maintained in the erased state is avoided.

メモリセルMC10およびMC11は、ビット線BL0およびBL1に接続される不純物領域2aが選択状態の0.8Vであり、ソース線SL0に接続される不純物領域2aが、5Vである。 Memory cells MC10 and MC11, the impurity regions 2a connected to bit lines BL0 and BL1 are 0.8V in the selected state, the impurity region 2a which is connected to the source line SL0 is a 5V. この非選択のメモリセルMC10およびMC11のディスターバンスを、Gモードと称す。 The disturbance of the non-selected memory cell MC10 and MC11, referred to as G mode. このGモードのディスターバンスにおいては、選択トランジスタSTは、コントロールゲートとソースとが逆バイアス状態であり、深いオフ状態である。 In disturbance of the G mode, the select transistor ST is the reverse bias state and the control gate and the source is a deep off state. 従って、メモリセルMC10およびMC11において、ソース線SL0からビット線BL0およびBL1へ流れる電流は、ほぼ無視することのできる電流量である。 Accordingly, in the memory cell MC10 and MC11, the current flowing from the source line SL0 to the bit lines BL0 and BL1, which is the amount of current that can be substantially ignored. また、メモリセルゲート線MG1が3.5Vであり、不純物領域2bから電荷蓄積膜へのトンネル電流による誤書込のディスターバンスが生じる可能性は、ほぼ無視することができる。 Further, a memory cell gate lines MG1 is 3.5 V, a possibility that disturbance occurs in erroneous writing from impurity region 2b by a tunneling current to the charge storage film may be substantially neglected.

メモリセルMC12およびMC13においては、ビット線BL2およびBL3に接続される不純物領域2aが0.8Vであり、ソース線SL1に接続される不純物領域2bは、1.5Vである。 In the memory cell MC12 and MC 13, the impurity region 2a which is connected to the bit lines BL2 and BL3 are 0.8 V, impurity regions 2b connected to the source line SL1 is 1.5V. コントロールゲート線CG1が0Vであり、選択トランジスタは深いオフ状態である。 Control gate lines CG1 is 0V, the select transistor is deeper off state. この状態のディスターバンスを、Dモードと称す。 The disturbance of this state, referred to as D mode. このDモードディスターバンスにおいても、メモリセルゲートと不純物領域2bの間でのトンネル電流による電荷蓄積膜への電子注入が生じる可能性があるものの、この可能性は十分に小さく、ほぼ無視することができる。 In this D-mode disturbance, although possibly electron injection into the charge storage film by tunneling current between the memory cell gates and the impurity regions 2b occurs there, this possibility is sufficiently small, be substantially ignored can.

以上のように、この発明の実施の形態1に従えば、以下の効果を得ることができる。 As described above, according to the first embodiment of the present invention, it is possible to obtain the following effects. 最もディスターバンスの影響の大きなAモードのディスターバンスを十分に抑制することができ、保持データの信頼性を保証することができる。 Most of disturbance influences the disturbance big A mode can be sufficiently suppressed, it is possible to ensure the reliability of holding data. また、ソース線単位でデータの書込を行なっており、全ソース線を選択状態に維持した状態でビット線単位でデータの書込を行なっていない。 Moreover, by performing writing of data in source line units, not performed writing of data in the bit line basis while maintaining all the source lines in the selected state. 従って、ソース線選択駆動回路は、1本のソース線を駆動することが要求されるだけである。 Therefore, the source line select drive circuits is only able to drive the one source line is required. 従って、記憶容量が増大して1行のメモリセルの数が増大しても、ソース線選択駆動回路が要求される電流駆動力は、増大せず、その回路の占有面積の増大を抑制することができる。 Therefore, the number of memory cells in one row memory capacity is increased is increased, the current drive force source line select driver circuit is required, not increased, to suppress an increase in occupied area of ​​the circuit can. また、安定にソース線に書込電圧を高速で伝達することができ、高速かつ安定にデータの書込を行うことができる。 Further, it is possible to transmit a write voltage at a high speed to stably source line, it is possible to perform writing of high-speed and stable data.

また、非選択メモリセルがディスターバンスを受ける時間を短縮することができ、書込時のディスターバンスによる誤書込を防止することができる。 The non-selected memory cell can reduce the time to receive a disturbance, it is possible to prevent erroneous writing due to disturbance at the time of writing. また、ソース線には複数列のメモリセルが接続されるため、複数列のメモリセルに対し並行してデータの書込を行なうことができ、書込に要する時間を、ビット線毎にデータを書込む構成に比べて、短縮することができる。 Further, since the source line is connected to the memory cells in multiple rows, it is possible to concurrently the memory cell of the plurality of columns for writing the data, the time required for writing the data for each bit line compared to writing configuration, it can be shortened.

[実施の形態2] [Embodiment 2]
図8は、この発明の実施の形態2に従う不揮発性半導体記憶装置のデータ書込時の動作を示すタイミング図である。 Figure 8 is a timing diagram showing the operation of data writing of the nonvolatile semiconductor memory device according to a second embodiment of the present invention. この発明の実施の形態2における不揮発性半導体記憶装置の全体の構成は、先の図2に示す不揮発性半導体記憶装置の構成と同様である。 Whole structure of a nonvolatile semiconductor memory device in the second embodiment of the present invention is similar to the configuration of the nonvolatile semiconductor memory device shown in the preceding FIG. また、図8においても、選択行のメモリセルに対しては、全て書込状態に設定する動作が、一例として示される。 Also in FIG. 8, for the memory cells of the selected row, the operation of setting all write state, shown as an example.

この実施の形態2においては、図8に示すように、ソース線SL0−SLkは、実施の形態1と同様、順次選択状態に駆動される。 In the second embodiment, as shown in FIG. 8, the source line SL 0-SLk, as in the first embodiment, it is driven to sequentially select state. 実施の形態2においては、書込時に、各選択状態とされるソース線に対応して設けられるビット線を、順次選択状態へ書込データに応じて駆動する。 In the second embodiment, at the time of writing, the bit lines arranged corresponding to the source line which is the selected state, is driven in accordance with the write data sequentially to the selected state. ビット線は、非選択時、書込阻止電圧レベルに維持される。 Bit lines, when not selected, is maintained at a write inhibit voltage level. したがって、ソース線SL0が選択状態に設定された場合、対応して配置されるビット線BL0およびBL1が順次選択状態へ駆動される。 Therefore, if the source line SL0 is set in the selected state, the bit lines BL0 and BL1 are arranged corresponding are sequentially driven to a selected state. 同様、ソース線SL1が選択状態へ駆動された場合、対応のビット線BL2およびBL3が、順次書込データに応じて選択状態に駆動される。 Similarly, if the source line SL1 is driven to the selected state, the corresponding bit lines BL2 and BL3 are driven to the selected state in accordance with the sequential write data. したがって、ソース線単位で、ソース線が順次選択状態へ駆動されても、各ビット線に書込データに応じて書込電圧を伝達しており、書込は、ビット線単位である。 Therefore, the source line units, also the source line is driven to turn the selected state, and transmits a write voltage according to the write data to each bit line, a write is a bit line basis. したがって、書込時、ホットエレクトロン注入時においても、消費電流を低減でき、安定にソース線SLに書込電圧および書込電流を伝達することができる。 Therefore, write time, even during the hot electron injection current consumption can be reduced, it is possible to transmit the write voltage and the write current to stably source line SL.

また、2列のメモリセルに並行して書込電流を供給する必要がなく、1列のメモリセルに対して書込電流を供給するだけである。 Moreover, it is not necessary to supply a write current parallel to the memory cell of the second column, it only supplies a write current to the memory cells of one column. 従って、選択メモリセルに対して、大きな電流を供給することができる。 Therefore, it is possible to supply to the selected memory cell, a large current. 従って、ソース高電界によるホットエレクトロンの発生効率を高くすることができ、書込に要する時間を短縮することができる。 Therefore, it is possible to increase the generation efficiency of hot electrons by source high electric field, it is possible to shorten the time required for writing. この実施の形態2におけるソース線の選択期間は、選択メモリセルの書込に要する時間に応じて適切に定められる。 Selection period of the source line in the second embodiment is suitably determined according to the time required for writing of the selected memory cell. 実施の形態1および2において、ソース線が選択状態に維持される期間が同じであることは、特に要求されない。 In the first and second embodiments, it period the source line is maintained in a selected state are the same, not particularly required.

図9は、この発明の実施の形態2に従う不揮発性半導体記憶装置のデータ書込時のメモリセルへの印加電圧を示す図である。 Figure 9 is a diagram showing the voltages applied to the memory cell in data writing of the nonvolatile semiconductor memory device according to a second embodiment of the present invention. 図9においても、2行4列に配列されるメモリセルを代表的に示す。 Also in FIG. 9 representatively shows memory cells arranged in two rows and four columns. 図9において、選択行のメモリゲート線MG0が11Vに設定され、非選択行のメモリゲート線MG1が、3.5Vに設定される。 9, the memory gate line MG0 in the selected row is set to 11V, the memory gate line MG1 unselected row is set to 3.5 V. 選択行のコントロールゲート線CG0が1Vに設定され、非選択行のコントロールゲート線CG1が0Vに設定される。 Control gate lines CG0 the selected row is set to 1V, the control gate lines CG1 unselected row is set to 0V. 選択列のビット線BL0が書込選択状態の0.8Vに設定され、非選択列のビット線BL1−BL3が、非選択状態の1.5Vに設定される。 Bit line BL0 of the selected column is set to 0.8V in the write select state, the bit lines BL1-BL3 unselected column are set to the non-selected state 1.5V. 選択ソース線SL0が、5Vに設定され、非選択ソース線SL1が1.5Vに設定される。 Is selected source line SL 0, is set to 5V, the non-selected source line SL1 is set to 1.5V.

この条件下においては、メモリセルMC00に対して、データの書込が実行される。 In this condition, the memory cells MC00, writing of data is executed. メモリセルMC01は、メモリセルトランジスタMTのメモリゲートおよび不純物領域2bが選択状態とされ、また、選択トランジスタSTは、コントロールゲートが選択状態の電圧レベルであり、不純物領域2aが非選択状態である。 Memory cell MC01, the memory gate and the impurity regions 2b of the memory cell transistor MT is a selected state and selection transistor ST, the control gate is at a voltage level of the selected state, the impurity region 2a is in a non-selected state. したがって、メモリセルMC01においてディスターバンスとして、Aモードのディスターバンスが生じる。 Therefore, the disturbance in the memory cell MC01, disturbance of A mode occurs. しかしながら、メモリセルMC01が、Aモードのディスターバンスを受ける期間は、対応のソース線SL0が選択状態に維持される期間よりも充分に短い。 However, the memory cell MC01 is, the period for receiving the disturbance of the A mode is sufficiently shorter than the period of the source line SL0 of correspondence is maintained in a selected state. 従って、メモリセルMC01のAモードのディスターバンスを受ける時間を十分に短くすることができ、その影響は充分に抑制することができる。 Therefore, the time for receiving the disturbance of A mode of the memory cell MC01 can be sufficiently short, the effect can be sufficiently suppressed.

メモリセルMC02およびMC03は、ビット線およびソース線が同一電圧レベルであり、チャネル電流は流れない。 Memory cells MC02 and MC03, the bit lines and source lines are the same voltage level, the channel current will not flow. 従って、ディスターバンスは十分に抑制することができる。 Therefore, the disturbance can be sufficiently suppressed. 選択行において、ディスターバンスモードとして、Aモードを受けるメモリセルMC01が存在するものの、その数は、全ソース線を並行して選択状態に駆動する場合に比べて低減することができ、また、個々のメモリセルがAモードのディスターバンスを受ける時間を短縮することができる。 In the selected row, as a disturbance mode, although the memory cell MC01 to undergo A mode exists, the number can be reduced as compared with the case of driving the selected state in parallel all the source lines, also, individual memory cells it is possible to shorten the time to receive a disturbance of the a mode.

なお、メモリセルMC10は、Gモードのディスターバンスを受けるものの、ビット線BL0に書込電圧が伝達される時間は、上述のように短くすることができ、その影響は、充分に抑制することができる。 Incidentally, the memory cell MC10, although subjected to disturbance of G mode, the time the write voltage is transmitted to the bit line BL0, can be shortened as described above, the effect is to sufficiently suppress can.

メモリセルMC11は、Fモードのディスターバンスを受ける。 The memory cell MC11 is subjected to a disturbance of the F mode. このFモードのディスターバンスでは、選択トランジスタSTのコントロールゲートおよびソース(ビット線)が逆バイアス状態であり、充分に深いオフ状態となり、ソース線SL0からビット線BL0へのリーク電流は十分に抑制することができる。 The disturbance of the F-mode, a control gate and the source (bit line) is reverse biased state of the select transistor ST, becomes sufficiently deep off state, the leakage current is sufficiently suppressed from the source line SL0 to the bit line BL0 can do. また、メモリセルトランジスタMTのメモリゲートの電圧は低い電圧レベルであり、ホットエレクトロン/ホットホールの影響は十分小さくすることができる。 The voltage of the memory gate of the memory cell transistor MT is a low voltage level, the influence of the hot electron / hot holes can be sufficiently small.

メモリセルMC12およびMC13は、ビット線およびソース線の電圧レベルが同一電圧レベルである。 Memory cells MC12 and MC13, the voltage level of the bit line and the source line are the same voltage level. したがって、リーク電流は流れず、ディスターバンスは充分に抑制することができる。 Therefore, the leakage current does not flow, disturbance can be sufficiently suppressed.

図10は、この発明の実施の形態2に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 Figure 10 is a diagram schematically showing a configuration of a main portion of a nonvolatile semiconductor memory device according to a second embodiment of the present invention. この図10に示す構成においては、ビット線BL0−BLmに対して設けられるデータラッチDL0−DLmは、ビット線シフト回路40の出力信号Z0−Zmに従ってデータラッチ/転送動作が制御される。 In the structure shown in FIG. 10, data latches DL0-DLm provided for the bit lines BL0-BLm, the data latch / transfer operation is controlled in accordance with output signals Z0-Zm of the bit line shift circuit 40. このビット線シフト回路40は、シフトクロック信号SCLKを分周する分周回路42の出力する分周クロック信号DCLKに従ってシフト動作を行ない、その出力信号Z0−Zmを順次選択状態へ駆動する。 The bit line shift circuit 40 performs a shift operation in accordance with the divided clock signal DCLK output from the frequency dividing circuit 42 for dividing a shift clock signal SCLK, and drives its output signal Z0-Zm sequentially to the selected state.

シフトクロック信号CLKは、図2に示す制御回路24から、データ書込時生成され、シフトレジスタ回路SFRが、このシフトクロック信号SCLKに従ってシフト動作を行なう。 Shift clock signal CLK from the control circuit 24 shown in FIG. 2, is generated at the time of data writing, the shift register circuit SFR performs a shift operation in accordance with the shift clock signal SCLK. ソース線選択駆動回路16の構成は、図3に示すソース線選択駆動回路16の構成と同じであり、対応する部分には、同一参照符号を付し、その詳細説明は省略する。 Configuration of the source line select driver circuit 16 is the same as that of the source line select driver circuit 16 shown in FIG. 3, the corresponding parts are denoted by the same reference numerals, and description thereof is not repeated. ただし、ソース線が選択状態に維持される期間が、実施の形態1および2の間で異なる場合には、シフトクロック信号SCLKの周期を変更する。 However, the period in which the source line is kept in the selected state, when different between the first and second embodiments, to change the period of the shift clock signal SCLK.

図11は、図10に示すデータラッチDL0−DLmの構成の一例を示す図である。 Figure 11 is a diagram showing an example of the configuration of a data latch DL0-DLm shown in FIG. 10. 図11においては、ビット線BLiに対して設けられるデータラッチDLiの構成を代表的に示す。 11 representatively shows a configuration of a data latch DLi provided for the bit line BLi. この図11に示すデータラッチDLiの構成は、図4に示すデータラッチDLiと以下の点で、その構成が異なる。 Configuration of the data latch DLi shown in FIG. 11, the following points data latch DLi shown in FIG. 4, the configuration is different. すなわち、ビット線BLiとの接続を制御するトランスファーゲート33へは、ゲート回路32の出力信号とビット線シフト回路40からの出力信号Ziを受けるOR回路34の出力信号が、ラッチ指示信号LATに代えて与えられる。 That is, the transfer gate 33 for controlling the connection between the bit line BLi, the output signal of the OR circuit 34 which receives the output signal Zi from the output signal and the bit line shift circuit 40 of the gate circuit 32, instead of the latch instruction signal LAT given Te. この図11に示すデータラッチDLiの他の構成は、図4に示すデータラッチの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。 Other configurations of the data latch DLi shown in FIG. 11 are the same as those of the data latch shown in Figure 4, the same reference numerals are assigned to corresponding portions, and detailed description thereof will not be repeated.

この図11に示すデータラッチDLiの場合、ビット線BLiに伝達された書込データは、列選択信号Yiに従ってインバータ30およびトライステートインバータ31によりラッチされる。 For data latch DLi shown in FIG. 11, write data transmitted to the bit line BLi is latched by the inverter 30 and tri-state inverter 31 in accordance with a column selection signal Yi. ラッチ動作は、実施の形態1と同様である。 Latch operation is the same as in the first embodiment.

データ書込時、列選択信号Yiは非選択状態であり、ゲート回路32の出力信号はLレベルである。 Data writing, column selection signal Yi is unselected, the output signal of the gate circuit 32 is at L level. 応じて、トライステートインバ−タ31がインバータとして動作し、書込データをラッチした状態を維持する。 In response, the tri-state inverter - motor 31 operates as an inverter, to maintain the state of the latched write data. ビット線シフト回路40(図10参照)からの出力信号Ziに従って、トランスファーゲート33が順次導通状態へ駆動される。 In accordance with the output signal Zi from the bit line shift circuit 40 (see FIG. 10), the transfer gate 33 is driven to turn conductive. ビット線シフト回路40へ与えられる分周クロック信号DCLKは、分周回路42により、一例としてシフトクロック信号SCLKを2分周しており、その周期は、シフトクロック信号SCLKの1/2倍である。 Divided clock signal DCLK applied to the bit line shift circuit 40, the frequency dividing circuit 42, and divided by two shift clock signal SCLK as an example, the period is a half of the shift clock signal SCLK . したがって、ビット線シフト回路40のシフトサイクルは、シフトレジスタ回路SFRのシフトサイクルの1/2倍となり、ソース線SLの選択時、対応のビット線を順次選択状態へ駆動することができる。 Therefore, the shift cycle of the bit line shift circuit 40 becomes a half of the shift cycle of the shift register circuit SFR, when selecting the source line SL, and it is possible to drive the corresponding bit lines to sequentially select state.

このOR回路34の出力信号に従って、図示しないビット線プリチャージ回路を介して対応のビット線を書込阻止電圧レベルに駆動することにより、書込完了後のビット線を書込阻止電圧レベルに維持することができる。 Maintained in accordance with an output signal of the OR circuit 34, by driving the corresponding bit line via a bit line precharge circuit (not shown) to the write inhibit voltage level, the bit line after the write completion to the write inhibit voltage level can do. このビット線プリチャージ回路は、一例として、OR回路34の出力信号をゲートに受けるPチャネルMOSトランジスタを利用することにより構成することができる。 The bit line precharge circuit may be configured as an example, by utilizing a P-channel MOS transistor receiving an output signal of the OR circuit 34 to the gate. トランスファーゲート33の非導通時、このプリチャージMOSトランジスタにより、対応のビット線を書込阻止電圧レベルにプリチャージする。 During non-conduction of the transfer gate 33, the precharge MOS transistor to precharge corresponding bit line to the write inhibit voltage level.

以上のように、本実施の形態2においては、ソース線単位でソース線を選択状態に駆動する構成において、さらに、各ビット線単位で、データの書込を行なっている。 As described above, in the second embodiment, in the structure for driving the source line in the selected state in the source line basis, further, in each bit line basis, and subjected to the data writing. 従って、書込時の消費電流を低減することができる。 Therefore, it is possible to reduce current consumption in writing. また、ソース線を駆動する回路の書込時の消費電流を低減でき、応じて回路規模を低減することができる。 Further, it is possible to reduce the current consumption during the writing of a circuit for driving the source line, it is possible to reduce the circuit scale depending. また、安定に書込ソース線電流を供給することができ、安定にデータの書込を行うことができる。 Further, it is possible to stably supply the write source line current, it is possible to perform writing of data stably.

[変更例] [Modification]
図12は、この発明の実施の形態2に従う不揮発性半導体記憶装置の変更例の要部の構成を概略的に示す図である。 Figure 12 is a diagram showing a structure of a main portion of a modification of the nonvolatile semiconductor memory device according to a second embodiment of the present invention. In FIG. 図12においては、列選択およびデータ書込/読出に関連する部分の構成を示す。 12 shows a structure of a portion related to row selection and data writing / reading. メモリゲート線選択駆動回路およびコントロールゲート線選択駆動回路は、図面を簡略化するために示していない。 Memory gate line select drive circuits and control gate line select drive circuits are not shown in order to simplify the drawing. この実施の形態3においても、不揮発性半導体記憶装置の全体の構成は、図2に示す不揮発性半導体記憶装置の全体の構成と同様である。 Also in the third embodiment, the overall configuration of a nonvolatile semiconductor memory device is similar to the overall configuration of a nonvolatile semiconductor memory device shown in FIG.

図12において、不揮発性半導体記憶装置は、入出力回路22からの書込データを順次格納する書込データレジスタ50を含む。 12, the nonvolatile semiconductor memory device includes a write data register 50 for sequentially storing the write data from the output circuit 22. この書込データレジスタ50は、書込活性化信号WENの活性化時、ゲート回路51から与えられるクロック信号に従って順次書込データを取込みラッチし、順次、ラッチデータを内部データ線IOL上に出力する。 The write data register 50, upon activation of the write enable signal WEN, sequentially write data capture latch according to a clock signal supplied from the gate circuit 51 sequentially outputs the latched data on internal data line IOL .

ゲート回路51は、分周クロック信号DCLKと書込クロック信号WCLKを受けるOR回路で構成され、クロック信号DCLKまたはWCLKに従って書込シフトクロック信号を生成して、書込データレジスタ50へ与える。 The gate circuit 51 is constituted by OR circuit receiving the divided clock signal DCLK and the write clock signal WCLK, and generates a write shift clock signal according to the clock signal DCLK or WCLK, gives to the write data register 50.

この不揮発性半導体記憶装置は、図2に示す列選択駆動回路18として、列デコーダ52と、シフトレジスタ54と、ゲート回路56と、Yゲート回路57とを含む。 The nonvolatile semiconductor memory device includes a column selection drive circuit 18 shown in FIG. 2, a column decoder 52, a shift register 54, a gate circuit 56, a Y gate circuit 57. 列デコーダ52は、書込活性化信号WENの非活性化時、与えられた列アドレス信号(図示せず)をデコードし、列選択信号を生成する。 Column decoder 52 decodes the time the deactivation of the write enable signal WEN, given column address signal (not shown), and generates a column select signal. シフトレジスタ54は、書込活性化信号WENの活性化時、分周回路58からの分周クロック信号DCLKに従ってシフト動作を行なう。 Shift register 54, upon activation of the write enable signal WEN, performs a shift operation in accordance with the divided clock signal DCLK from the frequency dividing circuit 58. 分周回路58は、シフトクロック信号SCLKを2分周して、分周クロック信号DCLKを生成する。 Frequency dividing circuit 58, a shift clock signal SCLK and divided by two to produce a divided clock signal DCLK.

ゲート回路56は、OR回路で構成され、シフトレジスタ54および列デコーダ52の出力信号の論理和を取った信号を出力する。 The gate circuit 56 is composed of an OR circuit, and outputs a signal obtained by taking the logical sum of the output signals of the shift registers 54 and column decoder 52. このゲート回路56は、列デコーダ52の各出力信号とシフトレジスタ54との論理和を取って、Yゲート回路57に含まれる列選択ゲートそれぞれに対する列選択信号Y0−Ymを生成する。 The gate circuit 56 takes the logical sum of the respective output signals of the shift register 54 of the column decoder 52 generates column select signals Y0-Ym to each column selection gates included in the Y gate circuit 57.

Yゲート回路57においては、メモリセルアレイ10に含まれるビット線それぞれに対して列選択ゲート(CSG0−CSGm)が設けられる。 In Y gate circuit 57, column selection gate (CSG0-CSGm) is provided for each bit line included in the memory cell array 10. これらの列選択ゲート(CSG0−CSGm)が、OR回路56から列選択ゲートそれぞれへ与えられる列選択信号に従って選択的に導通して、内部データ線IOLを選択列のビット線に結合する。 These column select gate (CSG0-CSGm) is selectively conductive in accordance with column selection signals supplied from the OR circuit 56 to the respective column select gates, couples internal data line IOL to a bit line in the selected column.

ソース線選択駆動回路16は、実施の形態1または2の構成と同じであり、データ書込時、シフトクロック信号SCLKに従ってシフト動作を行なってソース線(図示せず)を選択状態へ駆動する。 Source line select driver circuit 16 are the same as those of the first or second embodiment, the data write operation, performs a shift operation in accordance with a shift clock signal SCLK to drive the source lines (not shown) to a selected state.

内部データ線IOLには、データ読出時、読出データをラッチする読出データレジスタ60が、さらに、設けられる。 The internal data line IOL, the data read, read data register 60 for latching the read data, further provided. 読出データレジスタ60の出力ラッチデータが、データ読出時、入出力回路22を介して外部読出データとして出力される。 Output latch data of the read data register 60, the data read is output as an external read data via the output circuit 22. この読出データレジスタ60のラッチデータが、書込ベリファイ動作時、書込データレジスタ50に格納されるデータとの一致/不一致を比較するために用いられてもよい。 Latching data in the read data register 60, the write verifying operation, may be used to compare the match / mismatch between the data stored in the write data register 50.

この図12に示す不揮発性半導体記憶装置においては、データ書込時、書込データレジスタ50が、入出力回路22から与えられる書込データを、ゲート回路51からのクロック信号(書込クロック信号WCLK)に従って順次取込みラッチする。 In the nonvolatile semiconductor memory device shown in FIG. 12, the data write operation, write data register 50, the write data supplied from the input-output circuit 22, a clock signal (write clock signal WCLK from the gate circuit 51 ) sequentially capture latch according to. この書込データレジスタ50は、たとえばファーストイン・ファーストアウトで構成されればよい。 The write data register 50, for example, it may be made by the first-in first-out.

データ書込時、シフトクロック信号SCLKに従ってソース線選択駆動回路16がソース線SL0−SLkを順次選択状態へ駆動する。 The data write operation, the source line select driver circuit 16 is sequentially driven to a selected state a source line SL 0-SLk in accordance with a shift clock signal SCLK. このとき、分周クロック信号DCLKに従って、シフトレジスタ54がシフト動作を行ない、Yゲート回路57の列選択ゲート(CSG0−CSGm)が順次導通状態となり、ビット線BL0−BLmが、順次、内部データ線IOLに電気的に接続される。 At this time, in accordance with the divided clock signal DCLK, the shift register 54 performs a shift operation, sequentially become conductive state column select gate (CSG0-CSGm) of Y gate circuit 57, the bit lines BL0-BLm are sequentially internal data lines It is electrically connected to the IOL. このとき、ゲート回路51が、また分周クロック信号DCLKに従ってシフトクロック信号を生成する。 At this time, the gate circuit 51, and generates a shift clock signal in accordance with the divided clock signal DCLK. 書込データレジスタ50に格納されるデータが、順次、このゲート回路51の出力するクロック信号に従って内部データ線IOL上に伝達される。 Data stored in the write data register 50 are sequentially transferred onto internal data lines IOL in accordance with a clock signal output from the gate circuit 51. したがって、書込データレジスタ50に格納されたデータが順次、Yゲート回路57を介してビット線BL0−BLm上に伝達される。 Thus, the data stored in write data register 50 are sequentially transferred onto the bit lines BL0-BLm via the Y gate circuit 57.

分周回路58は、シフトクロック信号SCLKを2分周しており、この分周クロック信号DCLKの周期は、シフトクロック信号SCLKの2倍である。 Frequency dividing circuit 58, a shift clock signal SCLK is divided by two, the period of the divided clock signal DCLK is twice the shift clock signal SCLK. したがって、この図12に示す構成においても、ソース線SL0−SLkを順次選択状態へ駆動する場合、選択状態のソース線に対応するビット線を順次選択状態へ駆動することができる。 Accordingly, in the configuration shown in FIG. 12, when driving to sequentially select state source line SL 0-SLk, it can be sequentially driven to a selected state a bit line corresponding to the source line in the selected state. この場合、ページモード動作用に設けられる書込データレジスタ50を利用して、順次データの書込を行なっている。 In this case, by using the write data register 50 provided for page mode operation, is performed to write sequential data. 従って、メモリセルアレイ10内において、データ書込用のデータレジスタを各ビット線毎に設ける必要がなく、メモリセルアレイのレイアウト面積が低減される。 Accordingly, in the memory cell array 10, it is not necessary to provide a data register for data writing for each bit line, the layout area of ​​the memory cell array is reduced.

この変更例におけるデータ書込時の動作波形は、図8に示すタイミング図と同じである。 Operation waveform at the time of data writing in this modification is the same as the timing chart shown in FIG. ソース線の選択サイクルが、シフトクロック信号SCLKに従って設定される。 Selection of the source line cycle is set according to the shift clock signal SCLK. Yゲートの選択期間、すなわちビット線の選択期間が、分周クロック信号DCLKにより設定される。 Selection period of the Y gate, that is, the selection period of the bit lines are set by the divided clock signal DCLK.

なお、データ読出時においては、列デコーダ52がデコード動作を行ない、Yゲート回路57が選択列のビット線を内部データ線IOLに選択的に結合し、読出データレジスタ60に読出データがラッチされる。 In the data read operation, performed the column decoder 52 is a decoding operation, Y gate circuit 57 is selectively coupled to the bit lines of the selected column to internal data line IOL, the read data is latched in the read data register 60 .

以上のように、この発明の実施の形態2に従えば、ソース線を順次選択状態へ駆動するとともに、選択状態のソース線に対応するビット線を順次選択状態へ駆動している。 As described above, according to the second embodiment of the present invention, while sequentially driven to a selected state a source line, and driven sequentially to a selected state a bit line corresponding to the source line in the selected state. したがって、データの書込は、ビット線単位で行なわれており、データ書込時のホットエレクトロン注入による消費電流を低減することができ、高速かつ安定にデータの書込を行なうことができる。 Thus, writing of data is performed by bit line basis, it is possible to reduce current consumption due to hot electron injection in data writing, it can be written in the high-speed and stable data. また、内部電圧(書込電圧)を発生する回路において、ソース線単位でソース線を選択状態に駆動しており、ソース線電圧を発生する部分の消費電流が低減され、内部電圧発生回路の規模を低減することができる。 Further, in the circuit for generating an internal voltage (write voltage), and drives the source line in the selected state in the source line units, the current consumption of a portion for generating a source line voltage is reduced, the size of the internal voltage generating circuit it is possible to reduce the.

[実施の形態3] [Embodiment 3]
図13は、この発明の実施の形態3に従う不揮発性半導体記憶装置のデータ書込時の動作を示すタイミング図である。 Figure 13 is a timing diagram showing the operation of data writing of the nonvolatile semiconductor memory device according to a third embodiment of the present invention. 図13においても、選択行のメモリセルに対して書込が行われる場合の動作を一例として示す。 Also in FIG. 13 shows the operation when writing is performed on the memory cells in the selected row as an example. 選択ビット線の書込時の電圧は、書込データに応じて設定される。 Voltage in writing of the selected bit line is set in accordance with write data.

実施の形態3においては、図13に示すように、ソース線SL0−SLkが順次活性化されるとき、対応のビット線を書込データに応じて並行して選択状態(書込状態)へ駆動する。 In the third embodiment, as shown in FIG. 13, when the source line SL 0-SLk are sequentially activated, driven to the selected in parallel corresponding bit line in accordance with write data state (write state) to. すなわち、ソース線SL0が選択状態へ駆動されるとき、対応のビット線BL0およびBL1に、並行して書込データが伝達され、書込データに応じて選択的なデータ書込が実行される。 That is, when the source line SL0 is driven to the selected state, the corresponding bit lines BL0 and BL1, the write data is transmitted in parallel, selective data writing according to the write data is executed. 以下、同様にして、ソース線SL1の選択状態へ駆動されるとき、対応のビット線BL2およびBL3に並行して書込データが伝達されてデータ書込が実行される。 In the same manner, when it is driven to the selected state of the source line SL1, the data write operation is writing data in parallel with the corresponding bit lines BL2 and BL3 is transmitted. 以後、同様の動作が繰返される。 Thereafter, the same operation is repeated. 1ページの最後において、ソース線SLkの選択時には、ビット線BLm−1およびBLmに並行して書込データが伝達されて、書込データに応じたデータ書込が実行される。 At the end of one page, when the selection of the source line SLk, the write data is transmitted in parallel to the bit lines BLm-1 and BLm, data write corresponding to the write data is executed.

図14は、この発明の実施の形態3におけるデータ書込時のメモリセルへの印加電圧の一例を示す図である。 Figure 14 is a diagram showing an example of the voltage applied to the memory cell in data writing in the third embodiment of the present invention. 図14においては、コントロールゲート線CG0およびメモリゲート線MG0がそれぞれ1Vおよび11Vの選択状態へ駆動され、コントロールゲート線CG1およびメモリゲート線MG1は、それぞれ0Vおよび3.5Vの非選択状態に維持される。 14 is driven to the selected state of the control gate lines CG0 and 1V memory gate line MG0 respectively and 11V, the control gate lines CG1 and memory gate lines MG1 is respectively maintained in a non-selected state of 0V and 3.5V that. ソース線SL0が選択状態(5V)に設定され、ソース線SL1が非選択状態(1.5V)である。 Source line SL0 is set to the selected state (5V), the source line SL1 is in a non-selected state (1.5V).

この状態において、ビット線BL0およびBL1に、データ書込時、書込電圧(0.8V)を伝達する。 In this state, the bit lines BL0 and BL1, data writing, transmitting write voltage (0.8 V). 一方、非選択状態のソース線SL1に対応するビット線BL2およびBL3へは、1.5Vの書込阻止電圧が伝達される。 On the other hand, to the bit lines BL2 and BL3 corresponding to the source line SL1 of the non-selected state, a write blocking voltage of 1.5V is transmitted. したがって、選択行上の非選択列のメモリセルMC02およびMC03においては、ソース線およびビット線が同一電位であるため、電流が流れず、先のIモードのディスターバンスが生じるのは防止される。 Accordingly, in the memory cell MC02 and MC03 unselected columns on the selected row, since the source lines and bit lines have the same potential, no current flows, the disturbance of the previous I mode occurs is prevented . せいぜい、これらのメモリセルのメモリトランジスタMTにおいて、メモリセルゲートと不純物領域(ドレイン領域)2bの間の高電界により、トンネル電流が流れる可能性があるだけである。 At best, in the memory transistor MT of the memory cells, due to the high electric field between the memory cell gates and the impurity region (drain region) 2b, only there is a possibility that a tunnel current flows. しかしながら、このトンネル電流を誘起するディスターバンスは、先のホットエレクトロンを生じるAモードのディスターバンスの影響に比べて極めて小さく、ほぼ無視することができる。 However, disturbance to induce this tunneling current is very small in comparison with the disturbance effects of A modes generated ahead of hot electrons can be substantially neglected.

メモリセルMC12およびMC13においては、選択トランジスタSTが、コントロールゲートおよびソースが逆バイアス状態で深いオフ状態にあり、また、ソース線SL1およびビット線BL2およびBL3は、同一電位であり、リーク電流は流れない。 In the memory cell MC12 and MC 13, the select transistor ST, is in deep off state control gate and the source is in the reverse bias state, also, the source line SL1 and the bit lines BL2 and BL3 are at the same potential, the leakage current flows Absent. また、メモリセルトランジスタMTにおいても、メモリゲートとドレイン(不純物領域2b)との間の電圧差は小さく、電荷蓄積膜の電荷リークは生じない。 Also in the memory cell transistor MT, the voltage difference between the memory gate and the drain (impurity regions 2b) is small, there is no charge leakage of the charge storage film. 従って、これらのメモリセルMC12およびMC13においては、ディスターバンスは何ら生じない。 Accordingly, in these memory cells MC12 and MC 13, the disturbance does not occur at all.

非選択行選択列のメモリセルMC10およびMC11においては、Gモードのディスターバンスが発生する。 In memory cells MC10 and MC11 of the non-selected row selected column, disturbance of G mode occurs. しかしながら、このGモードディスターバンスが生じる期間は、対応のソース線SL0が選択状態に維持される期間だけであり、充分に短い期間である。 However, the period in which the G mode disturbance occurs is only the period that the source line SL0 of correspondence is maintained in a selected state, a sufficiently short period. 従って、非選択行のメモリセルが、Gモードのディスターバンスを受ける時間を十分に短縮することができ、その影響はほぼ抑制することができる。 Thus, the memory cells in unselected rows, the time for receiving the disturbance of G mode can be sufficiently reduced, the effect can be almost suppressed.

図15は、この発明の実施の形態3に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 Figure 15 is a diagram schematically showing a configuration of a main portion of a nonvolatile semiconductor memory device according to a third embodiment of the present invention. この図15に示す配置において、ソース線選択駆動回路16の構成は先の実施の形態1および2と同様であり、対応する部分については、同一参照符号を付して、その詳細説明は省略する。 In the arrangement shown in FIG. 15, the structure of the source line select driver circuit 16 is the same as the first and second embodiments, for corresponding parts are given the same reference numerals, and description thereof will not be repeated .

一方、データラッチDL0−DLmに対しては、制御回路24から与えられるシフトクロック信号SCLKに従ってシフト動作を行なうビット線シフト回路70が設けられる。 On the other hand, for data latches DL0-DLm, the bit line shifting circuit 70 for shifting operation is provided in accordance with a shift clock signal SCLK supplied from the control circuit 24. このビット線シフト回路70は、2つの出力(たとえばZ0,Z1)が短絡され、選択ソース線に対応するビット線に対するデータラッチを同時に導通状態に設定する。 The bit line shift circuit 70, the two outputs (e.g. Z0, Z1) are short-circuited is set at the same time conducting state data latches for the bit lines corresponding to the selected source line. データラッチDL0−DLmの構成は、先の図11に示す構成と同じである。 Configuration of the data latches DL0-DLm are the same as those shown in FIG. 11. これにより、ソース線選択時、対応のビット線の対に対して、書込データを伝達することができる。 Thus, when the source line select, with respect to a pair of corresponding bit lines, it is possible to transmit the write data.

この実施の形態3においても、ソース線単位で、2つのビット線に対するデータの書込を行なっているだけである。 Also in the third embodiment, the source line units, only by performing writing of data to the two bit lines. したがって、2ビットのメモリセルに対するデータの書込が行なわれるだけであり、書込時の消費電流は、抑制される(ソース線を駆動する回路の駆動能力は小さくすることができる)。 Thus, only the writing of data to 2-bit memory cell is performed, current consumption during writing is inhibited (driving capability of the circuit for driving the source lines can be reduced).

なお、ビット線プリチャージ回路の構成としては、先の実施の形態2において説明した構成と同様の構成を利用することができる。 As the structure of the bit line precharge circuit, it can be utilized the same configuration as the configuration described in Embodiment 2 of the previous embodiment. 図11に示すOR回路34の出力信号によりビット線プリチャージ回路(例えば、PチャネルMOSトランジスタ)を選択的に活性化することにより、選択ソース線に対応するビット線に書込データに応じた電圧を伝達し、書込完了後のビット線を書込阻止電圧レベルに維持することができる。 Bit line precharge circuit (e.g., P-channel MOS transistor) by the output signal of the OR circuit 34 shown in FIG. 11 by selectively activating a voltage corresponding to the write data to the bit line corresponding to the selected source line it is possible to transmit, to maintain the bit line after the write completion to the write inhibit voltage level.

以上のように、この発明の実施の形態3に従えば、データ書込時ソース線単位でソース線を選択状態とし、選択ソース線に対応して設けられるビット線に対して並行して書込データを伝達してデータの書込を行なっている。 As described above, according to the third embodiment of the present invention, a selected state source line in the source line basis during data writing, in parallel to the bit lines arranged corresponding to the selected source line writing to transmit the data are subjected to data writing. したがって、選択行においてAモードまたはIモードなどのディスターバンスを受けるメモリセルを無くすことができ、安定なデータの書込を実現することができ、また、データ保持特性の劣化を抑制することができる。 Therefore, it is possible to eliminate the memory cell to undergo disturbance, such as A-mode or I-mode in the selected row, it is possible to realize the writing of stable data, also is possible to suppress the deterioration of the data retention characteristics it can. また、実施の形態1および2と同様に、ソース線選択駆動回路のレイアウト面積を増大させることなく、ソース線に対して高速で安定に書込電圧を供給することができる。 Further, similarly to the first and second embodiments, without increasing the layout area of ​​the source line select drive circuits can be supplied stably writing voltage fast to the source line.

なお、上述の実施の形態1から3においては、1本のソース線に対して2列のメモリセル(2本のビット線)が共通に配置される。 In the first to third embodiments described above, one and two columns with respect to the source line memory cell (two bit lines) of it is commonly provided. しかしながら、1本のソース線に対してさらに多くの列のメモリセルが共通に結合されても良い。 However, further memory cells of many columns may be commonly coupled to one source line. 各列にローカルソース線を設け、所定数のローカルソース線がコモンソース線に結合され、コモンソース線単位で選択状態に駆動する。 In each column providing a local source line, local source lines of a predetermined number is coupled to the common source line is driven to the selected state in the common source line units. この場合においても、1行のメモリセル列全てよりも少ない数の列のメモリセルが共通のソース線に結合される場合、実施の形態1から3と同様の効果を得ることができる。 Also in this case, if the small number of rows of memory cells than all memory cell columns in one row are coupled to a common source line, it is possible to obtain the same effect as the first to third embodiments.

また、メモリセル構造としては、電荷蓄積膜としてONO膜を利用するメモリセルの他に、フローティングゲートに電荷を蓄積してデータを記憶するメモリセル構造に対しても、本発明を適用することができる。 As the memory cell structure, in addition to the memory cell utilizing an ONO film as the charge storage film, even for a memory cell structure for storing data by storing charge in the floating gate, the present invention is applicable it can. また、選択トランジスタが設けられないメモリセル構造であっても、本発明は適用することができる。 Further, even in a memory cell structure selection transistor is not provided, the present invention can be applied.

また、書込時の印加電圧レベルは、上述の実施の形態1から3に示す値と異なる電圧値が用いられても良い。 Further, the applied voltage level of the writing, the voltage value different from the value shown in the first to third embodiments described above may be used. 素子の特性に応じて、書込時の各電圧のレベルが適宜定められればよい。 Depending on the characteristics of the device, the level of the voltage at the time of writing is only to be appropriately determined.

この発明は、絶縁膜の電荷を蓄積する不揮発性半導体記憶装置に対して適用することにより、データ書込時のディスターバンスの少ない、低消費電流で安定に書込を行なうことのできる不揮発性半導体記憶装置を実現することができる。 The present invention, by applying the nonvolatile semiconductor memory device for storing charge of the insulating film with less disturbance of the data write operation, the non-volatile capable of performing stable writing with low current consumption it is possible to realize a semiconductor memory device. この不揮発性半導体記憶装置は、他のロジックなどと同一半導体チップ上に集積化され、システムLSIを構成してもよく、また、不揮発性半導体記憶装置単体で用いられてもよい。 The nonvolatile semiconductor memory device is integrated on the same semiconductor chip with such other logic may be configured system LSI, it may also be used in the nonvolatile semiconductor memory device itself.

この発明が適用される不揮発性半導体記憶装置のメモリセルの断面構造を概略的に示す図である。 Schematically shows a sectional structure of a memory cell in the nonvolatile semiconductor memory device to which the present invention is applied. この発明に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。 The overall configuration of a nonvolatile semiconductor memory device according to the invention is a diagram schematically illustrating. 図2に示す不揮発性半導体記憶装置の要部の構成を具体的に示す図である。 It is a diagram schematically showing an arrangement of a main portion of a nonvolatile semiconductor memory device shown in FIG. 図3に示すデータラッチの構成の一例を示す図である。 Is a diagram showing an example of the configuration of a data latch shown in Figure 3. この発明の実施の形態1に従う不揮発性半導体記憶装置のデータ書込時の動作を示すフロー図である。 It is a flow diagram illustrating a data write operation of the nonvolatile semiconductor memory device according to a first embodiment of the present invention. この発明の実施の形態1に従う不揮発性半導体記憶装置のデータ書込時の動作を示すタイミング図である。 Is a timing diagram showing the operation of data writing of the nonvolatile semiconductor memory device according to a first embodiment of the present invention. この発明の実施の形態1におけるデータ書込時のメモリセルへの印加電圧を示す図である。 It illustrates voltages applied to the memory cell in data writing according to the first embodiment of the present invention. この発明の実施の形態2に従う不揮発性半導体記憶装置のデータ書込時の動作を示すタイミング図である。 Is a timing diagram showing the operation of data writing of the nonvolatile semiconductor memory device according to a second embodiment of the present invention. この発明の実施の形態2におけるデータ書込時のメモリセルへの印加電圧を示す図である。 It illustrates voltages applied to the memory cell in data writing in the second embodiment of the present invention. この発明の実施の形態2に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 The structure of a main portion of a nonvolatile semiconductor memory device according to a second embodiment of the present invention is a diagram schematically illustrating. 図10に示すデータラッチの構成の一例を示す図である。 Is a diagram showing an example of the configuration of a data latch shown in Figure 10. この発明の実施の形態2に従う不揮発性半導体記憶装置の変更例の構成を概略的に示す図である。 A structure of a modification of the nonvolatile semiconductor memory device according to a second embodiment of the present invention is a diagram schematically illustrating. この発明の実施の形態3に従う不揮発性半導体記憶装置のデータ書込時の動作を示すタイミング図である。 Is a timing diagram showing the operation of data writing of the nonvolatile semiconductor memory device according to a third embodiment of the present invention. この発明の実施の形態3に従う不揮発性半導体記憶装置のデータ書込時のメモリセルへの印加電圧を示す図である。 It illustrates voltages applied to the data write time of the memory cell of the nonvolatile semiconductor memory device according to a third embodiment of the present invention. この発明の実施の形態3に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 The structure of a main portion of a nonvolatile semiconductor memory device according to a third embodiment of the present invention is a diagram schematically illustrating.

符号の説明 DESCRIPTION OF SYMBOLS

MC メモリセル、MT メモリセルトランジスタ、ST 選択トランジスタ、2a,2b 不純物領域、4 コントロールゲート電極、6 メモリセルゲート電極、5 電荷蓄積膜、10 メモリセルアレイ、12 コントロールゲート線選択駆動回路、14 メモリゲート線選択駆動回路、16 ソース線選択駆動回路、18 列選択回路、DL0−DLm データラッチ、SFR シフトレジスタ回路、40,70 ビット線シフト回路、42,58 分周回路、50 書込データレジスタ、57 Yゲート回路、54 シフトレジスタ、52 列デコーダ。 MC memory cells, MT memory cell transistors, ST select transistors, 2a, 2b impurity region, 4 a control gate electrode, 6 memory cell gate electrode, 5 a charge storage film, 10 a memory cell array, 12 a control gate line select drive circuits, 14 a memory gate line selection drive circuit, 16 a source line select drive circuits, 18 column selection circuits, DL0-DLm data latch, SFR shift register circuit, 40, 70 bit line shift circuit, 42, 58 frequency divider, 50 a write data register, 57 Y gate circuit, 54 a shift register, 52 column decoder.

Claims (8)

  1. 行列状に配列され、各々が、選択トランジスタと、前記選択トランジスタと直列に接続されて電荷蓄積膜の蓄積電荷に応じてデータを記憶するメモリトランジスタとを有する複数のメモリセル、 Are arranged in a matrix, each of which plurality of memory cells each having a selection transistor and a memory transistor for storing data in accordance with the accumulated charge of the selection transistor in series with a connected charge storage film,
    各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルの選択トランジスタのゲート電極に接続される複数のコントロールゲート線、 Are arranged corresponding to each of said memory cell rows, a plurality of control gate lines, each of which is connected to the gate electrode of the selection transistor of the memory cells in the corresponding row,
    各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルのメモリトランジスタのゲート電極に接続される複数のメモリゲート線、 Are arranged corresponding to each of said memory cell rows, a plurality of memory gate lines each connected to a gate electrode of the memory transistor of the memory cells in the corresponding row,
    各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルの選択トランジスタの第1導通ノードに接続される複数のビット線、 Are arranged corresponding to each of said memory cell columns, a plurality of bit lines each connected to the first conduction node of the selection transistor of the memory cells in the corresponding column,
    前記メモリセル列に対応して配置され、各々が対応の列のメモリセルのメモリトランジスタの第2導通ノードに接続される複数のソース線 Wherein are arranged corresponding to memory cell columns, a plurality of source lines, each of which is connected to the second conduction node of the memory transistor of the memory cells in the corresponding column,
    データ書込時、選択行に対応して配置されるコントロールゲート線を選択状態へ駆動するコントロールゲート線駆動回路、 The data write operation, the control gate line drive circuit for driving the control gate lines arranged corresponding to the selected row to a selected state,
    データ書込時、選択行に対応して配置されるメモリゲート線を選択状態に駆動するメモリゲート線選択駆動回路、 The data write operation, the memory gate line selection drive circuit for driving the memory gate line in the selected state arranged corresponding to the selected択行,
    前記データ書込時、 前記コントロールゲート線および前記メモリゲート線がともに選択状態である期間内に、前記複数のソース線をクロック信号に応じて順次所定のシーケンスで書込選択状態へ駆動するソース線選択駆動回路、および 前記データ書込時、書込選択状態のソース線に対応するメモリセル列に対応して配置される少なくとも 1本のビット線を書込データに応じて書込電圧レベルの書込選択状態へ駆動するビット線選択駆動回路を備える、不揮発性半導体記憶装置。 During the data writing, to the control gate line and in the period memory gate line are both selected state, the source line driving to write the selected state of the plurality of source lines in a sequential predetermined sequence in response to the clock signal selection drive circuit, and during the data writing, the write voltage level of the writing in accordance with at least one bit lines arranged corresponding to the memory cell column corresponding to the source line of the write selected state write data comprising a bit line selection drive circuit for driving the write selection state, a non-volatile semiconductor memory device.
  2. 行列状に配列され、各々が第1および第2の導通ノードを有しかつ不揮発的にデータを記憶する複数の不揮発性メモリセル、 Are arranged in a matrix, a plurality of nonvolatile memory cells for storing each and nonvolatile manner data has first and second conduction node,
    各前記不揮発性メモリセル列に対応して配置され、各々が対応の列の不揮発性メモリセルの第1の導通ノードに接続される複数のビット線、 Are arranged corresponding to each of said non-volatile memory cell columns, a plurality of bit lines each connected to a first conduction node of the nonvolatile memory cells in the corresponding column,
    記不揮発性メモリセル列に対応して配置され、各々が、対応の列の不揮発性メモリセルの第2の導通ノードに結合される複数のソース線、 Before SL are arranged corresponding to the nonvolatile memory cell columns, each of which second conduction node plurality of source lines coupled to the non-volatile memory cells in the corresponding column,
    データ書込時、選択行の不揮発性メモリセルを選択状態に駆動する行選択駆動回路、 Data writing, row select driving circuit for driving the non-volatile memory cells of the selected row in the selected state,
    前記データ書込時、前記複数のソース線をクロック信号に応じて所定のシーケンスで順次書込選択状態に設定するソース線選択駆動回路、および 前記データ書込時、書込選択状態のソース線に対応して配置される少なくとも 1本のビット線を書込データに応じて書込選択状態に設定するビット線選択駆動回路を備える、不揮発性半導体記憶装置。 During the data writing, a plurality of source lines source line select driver circuits is set to sequentially write select state in a predetermined sequence in response to the clock signal, and when the data writing, the source line of the write selected at least one bit line are arranged corresponding in accordance with the write data comprises a bit line select drive circuits for setting the write select state, the non-volatile semiconductor memory device.
  3. 前記ビット線選択駆動回路は、前記複数のビット線を並行して書込データに応じて書込選択状態へ駆動し、これにより、選択行において書込選択状態のソース線と書込選択状態のビット線との間に接続されるメモリセルに対して、書込データに応じてデータの書込が行なわれる、請求項1または2記載の不揮発性半導体記憶装置。 Said bit line selection drive circuit drives the write selection state according to the write data in parallel said plurality of bit lines, thereby, the source line and the write-selected state of the write-selected state in the selected row the memory cells connected between the bit lines, the data is written according to the write data, a nonvolatile semiconductor memory device according to claim 1 or 2 wherein.
  4. 前記ビット線選択駆動回路は、前記ソース線選択駆動回路により書込選択状態とされたソース線に対応して配置される所定数のビット線を順次書込データに応じて書込選択状態へ駆動する、請求項1または2記載の不揮発性半導体記憶装置。 It said bit line selection drive circuit, driving the source line select drive circuits by depending on sequentially write data a predetermined number of bit lines arranged corresponding to the source line which is the write select state to write the selected state to non-volatile semiconductor memory device according to claim 1 or 2 wherein.
  5. 前記ビット線選択駆動回路は、前記ソース線選択駆動回路により書込選択状態とされたソース線に対応して配置される所定数のビット線を並行して書込データに従って選択的に書込選択状態へ駆動する、請求項1または2記載の不揮発性半導体記憶装置。 It said bit line selection driving circuit selectively write selection according to write data in parallel a predetermined number of bit lines arranged corresponding to the source line which is the write selected by the source line select drive circuits driven to a state, the non-volatile semiconductor memory device according to claim 1 or 2 wherein.
  6. 前記複数のソース線が所定数ごとに共通に接続される複数の共通ソース線をさらに備え Further comprising a plurality of common source lines of the plurality of source lines are connected in common to every predetermined number,
    前記所定のシーケンスは、前記共通ソース線単位で順次書込状態に設定される、請求項1または2記載の不揮発性半導体記憶装置 Said predetermined sequence, said set sequentially write state in the common source line units, a nonvolatile semiconductor memory device according to claim 1 or 2 wherein.
  7. 前記ソース線選択駆動回路は The source line select driver circuit,
    前記クロック信号に従ってシフト動作を行ない、順次出力を選択状態に駆動するレジスタ回路と A register circuit performs a shift operation to drive the sequentially output to a selected state according to the clock signal,
    前記複数の共通ソース線の各々に対応して設けられ、前記レジスタ回路の出力に従って対応の共通ソース線を駆動する複数のソース線ドライバ回路とを含む、請求項6記載の不揮発性半導体記憶装置 Wherein the plurality of provided corresponding to each of the common source line, and a plurality of source line driver circuit for driving the common source line of the corresponding accordance with the output of the register circuit, the nonvolatile semiconductor memory device according to claim 6, wherein.
  8. 前記データ書込時は、ページモードによる書込時である、請求項6記載の不揮発性半導体記憶装置 When the data writing is writing by page mode, the non-volatile semiconductor memory device according to claim 6, wherein.
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