JP5135709B2 - A thin film transistor and manufacturing method thereof - Google Patents

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本発明は、各種の画像表示装置等に用いられる薄膜トランジスタ及びその製造方法に関し、さらに、この薄膜トランジスタを用いたディスプレイに関する。 The present invention relates to a thin film transistor and a manufacturing method thereof, for use in various image display device or the like, furthermore, relates to a display using the thin film transistor.

従来、半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン(a−Si)やポリシリコン(poly−Si)の薄膜トランジスタ(Thin Film Transistor:TFT)が製造され、液晶ディスプレイや電子ペーパー等に応用されている。 Conventionally, the semiconductor itself on the basis of the transistor and integrated circuit technology with the substrate, the thin film transistor of an amorphous silicon on a glass substrate (a-Si) or polysilicon (poly-Si) (Thin Film Transistor: TFT) is manufactured, the liquid crystal It has been applied to displays and electronic paper, or the like.

また近年、有機半導体や酸化物半導体が登場し(例えば非特許文献1参照)、200°C以下の低温でTFTを作製できることが示され、プラスチック基板を用いたフレキシブルディスプレイへの期待が高まっている。 In recent years, organic semiconductor or an oxide semiconductor appeared (see, for example, Non-Patent Document 1), shown to a TFT can be manufactured at low temperatures below 200 ° C, there is an increasing expectation for a flexible display using a plastic substrate . 特に酸化物半導体は移動度が10cm /Vs程度と大きいので、poly−Siなみの高性能なTFTの実現が期待される。 In particular, since the oxide semiconductor has mobility as large as about 10 cm 2 / Vs, the realization of high performance TFT comparable to poly-Si is expected. すなわち、画素内のTFTだけでなく、周辺の駆動論理回路も酸化物TFTで作り込むことが期待されている。 That is, not only the TFT in the pixel, even near the driving logic is expected to fabricate an oxide TFT.

ところが、酸化物TFTの試作を行った結果、酸化物半導体が一般的な非フッ素化樹脂(エポキシやアクリル等)に接触すると、TFTのしきい値が−30V程度ずれる現象が観測された。 However, as a result of the trial of the oxide TFT, the oxide semiconductor is brought into contact with the common non-fluorinated resin (epoxy or acrylic, etc.), phenomenon that the threshold value of the TFT is shifted about -30V was observed.

この現象は、薄膜トランジスタを論理回路として用いた場合でも、ディスプレイとして用いた場合でも、問題である。 This phenomenon, even when a thin film transistor as a logic circuit, even in the case of using as a display, a problem. 例えば論理回路として用いる場合、エポキシ樹脂で埋め込むことが通常行われるが、酸化物半導体がこのエポキシに接触することにより、TFTの特性が変化し、正常な論理動作が行われなくなる。 For example, when used as a logic circuit, it is common practice to embed in an epoxy resin, an oxide semiconductor is by contacting the epoxy, the characteristics of the TFT is changed, is not performed is normal logic operations.
また、ディスプレイとして用いる場合で、層間絶縁膜および上部画素電極を設ける場合には、酸化物半導体が、層間絶縁膜として通常用いられるエポキシやアクリル等の樹脂に接触することにより、TFTの特性が変化することになる。 Further, in case of using as a display, the case where the interlayer insulating film and the upper pixel electrode, an oxide semiconductor, by contacting the resin usually epoxy or acrylic or the like used as an interlayer insulating film, characteristics of the TFT changes It will be. あるいはディスプレイとして用いる場合で、層間絶縁膜を用いない場合、液晶ディスプレイでは液晶に接触し、電子ペーパーでは接着剤に接触することによって、TFTの特性が変化することになる。 Or in the case of using as a display, the case of not using the interlayer insulating film, the liquid crystal display into contact with the liquid crystal, by contacting the adhesive in electronic paper, so that the characteristics of the TFT is changed. いずれの場合も、ディスプレイの表示に異常が起こる。 In either case, the abnormality occurs in the display of the display.

本発明は、以上のような実情に鑑み、特性変化の小さい酸化物薄膜トランジスタを提供することを目的とする。 In view of the above circumstances, and an object thereof is to provide a small oxide TFT characteristics change. また、フレキシブルディスプレイに適した画素用の薄膜トランジスタや駆動用の薄膜トランジスタ論理回路を提供することを目的とする。 Another object is to provide a thin film transistor logic circuit for the thin film transistor and the driving of the pixel suitable for flexible display.

上述の目的を達成するため、本発明の薄膜トランジスタは、絶縁基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたドレイン電極、ソース電極とを有し、少なくとも前記ドレイン電極とソース電極の間隙部分に酸化物半導体パターンが配置されている薄膜トランジスタであって、前記酸化物半導体パターン上に封止層を設けたことを特徴とする。 To achieve the above objects, a thin film transistor of the present invention, a gate electrode formed on an insulating substrate, a gate insulating film formed on the gate electrode, the gate insulating film being arranged on a drain electrode, and a source electrode, a thin film transistor oxide semiconductor pattern in the gap portion of at least the drain electrode and the source electrode are arranged, characterized in that a sealing layer on the oxide semiconductor pattern on . 封止層を設けることにより、その上に通常の非フッ素化樹脂が接触しても、酸化物半導体への影響を抑えることができる。 By providing the sealing layer, even if a normal non-fluorinated resin on contacts that, it is possible to suppress the influence of the oxide semiconductor. 具体的には、その上に非フッ素化樹脂を塗布する前後で、薄膜トランジスタのしきい値シフトが±5V以内であれば、酸化物半導体への影響が小さいとみなせる。 Specifically, before and after applying a non-fluorinated resin thereon, if the threshold shift of the thin film transistor is within ± 5V, it can be regarded as a small influence on the oxide semiconductor.

また前記封止層が、無機絶縁膜であることを特徴とする。 Also the sealing layer, characterized in that an inorganic insulating film. すなわち、酸化物半導体に影響を与えない封止層として、無機絶縁膜を用いることができる。 That is, as a sealing layer which does not affect the oxide semiconductor may be an inorganic insulating film. また前記封止層が、酸化窒化シリコンであることを特徴とする。 Also the sealing layer, characterized in that it is a silicon oxynitride. 無機絶縁膜の中でも酸化窒化シリコンは、絶縁性や封止性能が良好な膜を容易に得ることができる。 Silicon oxynitride among the inorganic insulating film may be insulation and sealing performance obtain good film easily.
また前記封止層が、フッ素化樹脂であることを特徴とする請求項1記載の薄膜トランジスタである。 Also the sealing layer is a thin film transistor according to claim 1, wherein the fluorinated resin. 酸化物半導体に影響を与えない封止層としてフッ素化樹脂を用いることができる。 It can be used a fluorinated resin as a sealing layer which does not affect the oxide semiconductor.

また、前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも画素電極上には封止層を有しないことを特徴とする。 Further, the gate electrode and the same layer, a gate connected wiring and the gate electrode, a capacitor electrode, and a capacitor wiring connected to the capacitor electrode, the drain electrode, on the same layer as the source electrode, connected to the drain electrode drains wiring, and has a pixel electrode connected to the source electrode, characterized in that it has no sealing layer on at least the pixel electrode. このような構造により、画素電極が液晶層に電圧を印加する役割を果たし、フレキスブルディスプレイ用TFTとして用いることができる。 This structure serves to pixel electrodes for applying a voltage to the liquid crystal layer can be used as a TFT for deflection kiss stable display.
また前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも酸化物半導体パターン上に封止層を有するとともに、前記封止層上に、画素電極部に開口を有する層間絶縁膜を有し、前記層間絶縁膜上に、前記開口部で画素電極と接続された上部画素電極を有することを特徴とする。 Further the gate electrode and the same layer, a gate connected wiring and the gate electrode, a capacitor electrode, and a capacitor wiring connected to the capacitor electrode, the drain electrode, on the same layer as the source electrode, is connected to the drain electrode drain wire, and has a pixel electrode connected to the source electrode, perforated and has a sealing layer on at least the oxide semiconductor pattern, the sealing layer, an interlayer insulating film having an opening on the pixel electrode portion and, on the interlayer insulating film, and having an upper pixel electrode connected to the pixel electrode in the opening. このような構造により、上部画素電極が液晶層に電圧を印加する役割を果たし、フレキスブルディスプレイ用TFTとして用いることができる。 This structure serves to upper pixel electrode for applying a voltage to the liquid crystal layer can be used as a TFT for deflection kiss stable display.

また、以上のような薄膜トランジスタを用いた薄膜トランジスタディスプレイとすることにより、特性の安定したフレキシブルディスプレイを実現できる。 Further, with the thin film transistor display using a thin film transistor as described above, it can realize stable flexible display characteristics.

また本発明の薄膜トランジスタの製造方法は、絶縁基板上にゲート電極を形成する工程と、ゲート絶縁膜開口予定部にレジストパターンを形成する工程と、ゲート絶縁膜と酸化物半導体を成膜する工程と、ゲート絶縁膜開口予定部のレジストを除去してゲート絶縁膜に開口部を形成する工程と、前記開口部の形成前もしくは形成後に酸化物半導体をパターニングする工程と、ドレイン電極及びソース電極を形成する工程と、前記ドレイン電極及びソース電極の形成前もしくは形成後に封止層を形成する工程とを有し、前記酸化物半導体をパターニングする際に、ゲート絶縁膜開口部近傍をエッチングしないことにより、開口部内のゲート電極がエッチャントにさらされないようにすることを特徴とする。 The method of manufacturing a thin film transistor of the present invention includes the steps of forming a gate electrode on an insulating substrate, forming a resist pattern on the gate insulating film opening scheduled portion, a step of forming the oxide semiconductor and the gate insulating film , forming a step of forming an opening in the gate insulating film by removing the resist of the gate insulating film opening scheduled portion, the step of patterning the oxide semiconductor after forming before or formation of the opening, a drain electrode and a source electrode a step of, and forming a sealing layer after the formation before or formation of the drain electrode and the source electrode, in patterning the oxide semiconductor, by not etching the vicinity of the gate insulating film opening, the gate electrode in the opening, characterized in that to avoid exposure to the etchant. これにより、ゲート電極材料の選択の幅を広くすることができる。 Thus, it is possible to increase the width of the gate electrode materials selected.

また本発明の薄膜トランジスタの製造方法は、絶縁基板上にゲート電極を形成する工程と、ゲート絶縁膜を形成する工程と、酸化物半導体パターンを形成する工程と、ドレイン電極及びソース電極を形成する工程と、前記ドレイン電極及びソース電極の形成前もしくは形成後に封止層を形成する工程とを有し、前記封止層を形成する工程が、反応性スパッタであることを特徴とする。 The method of manufacturing a thin film transistor of the present invention includes the steps of forming a gate electrode on an insulating substrate, forming a gate insulating film, forming an oxide semiconductor pattern, a step of forming a drain electrode and a source electrode When, and forming a sealing layer after the formation before or formation of the drain electrode and the source electrode, the step of forming the sealing layer, characterized in that a reactive sputtering. 封止層の工程に反応性スパッタを用いることにより、簡単な方法で性能のよい膜を再現性よく得ることができる。 The use of reactive sputtering to the sealing layer of the step, it is possible to obtain a film having good performance with good reproducibility in a simple manner.
また前記封止層を形成する工程が、SiN焼結体をターゲットとした反応性スパッタであることを特徴とする。 The step of forming the sealing layer, characterized in that the SiN sintered body is a reactive sputtering targeting. この方法により、性能のよい封止膜を再現性よく得ることができる。 By this method, it is possible to obtain good reproducibility good performance sealing film.

さらに本発明の薄膜トランジスタの製造方法は、絶縁基板上にゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線を形成する工程と、ゲート絶縁膜を形成する工程と、酸化物半導体パターンを形成する工程と、ドレイン電極、ドレイン配線、ソース電極、及び画素電極を形成する工程と、前記ドレイン電極、ドレイン配線、ソース電極、及び画素電極の形成前もしくは形成後に封止層を形成する工程と、層間絶縁膜を形成する工程と、上部画素電極を形成する工程とを有し、前記上部画素電極を形成する工程がスクリーン印刷であることを特徴とする。 Method of manufacturing a thin film transistor of the present invention, a gate electrode on an insulating substrate, a gate line, forming a capacitor electrode, and a capacitor wiring, a step of forming a gate insulating film, forming an oxide semiconductor pattern , the drain electrode, the drain wire, and forming a source electrode, and the pixel electrode, the drain electrode, the drain wire, and forming a sealing layer source electrode, and after the pre-forming or forming the pixel electrode, the interlayer insulating film forming a, and forming the upper pixel electrode, the step of forming the upper pixel electrode is characterized by a screen printing. 上部画素電極の工程にスクリーン印刷を用いることにより、簡単な工程で薄膜トランジスタを製造できる。 By using the screen printing process of the upper pixel electrode, a TFT can be manufactured in a simple process.

本発明の薄膜トランジスタによれば、酸化物半導体パターン上に封止層を設けることにより、その上に通常の非フッ素化樹脂を塗布した場合でも、TFT特性の変化を抑えることができる。 According to the thin film transistor of the present invention, by providing a sealing layer on the oxide semiconductor pattern, even when coated with conventional non-fluorinated resin thereon, it is possible to suppress a change in the TFT characteristics. したがって、このような薄膜トランジスタを用いたディスプレイによれば、TFT特性の安定化により高品位の画像表示を行うことが可能となる。 Therefore, according to a display using such a thin film transistor, it is possible to perform high-quality image display by stabilizing the TFT characteristics.
また本発明の薄膜トランジスタの製造方法によれば、酸化物半導体エッチングの際にゲート絶縁膜開口部にもレジストを残すことにより、ゲート電極のエッチングを抑制できる。 According to the manufacturing method of a thin film transistor of the present invention, by leaving the resist to the gate insulating film opening in the oxide semiconductor etching, can be suppressed etching of the gate electrode. あるいは、封止層を反応性スパッタで作製することにより、特性のよい封止膜を得ることができる。 Alternatively, by making the sealing layer by reactive sputtering, it is possible to obtain good characteristics sealing film. さらには、上部画素電極をスクリーン印刷で作製することにより、容易に製造することができる。 Further, by making the upper pixel electrode by screen printing, it can be easily manufactured.

以下、本発明の実施の形態について、図面を使用して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail using the drawings.
(第1の実施の形態) (First Embodiment)
本発明の第1の実施の形態に係わる薄膜トランジスタの例を図1〜図3に示す。 An example of a thin film transistor according to a first embodiment of the present invention shown in FIGS.
図1は本実施の形態の第1の例による薄膜トランジスタで作製したインバータを示す平面配置図、および、線A−A´に沿った断面図を示している。 Figure 1 is a plan layout view showing an inverter fabricated in thin film transistor according to a first example of the present embodiment, and shows a cross-sectional view along line A-A'.
また、図2は本実施の形態の第2の例による薄膜トランジスタで作製したインバータを示す平面配置図、および、B−B´線に沿った断面図を示している。 Also, FIG. 2 shows a plan layout view showing an inverter fabricated in a thin film transistor according to the second example of the present embodiment, and a cross-sectional view taken along the B-B'line.
さらに図3は、本実施の形態の第3の例による薄膜トランジスタで作製したインバータを示す平面配置図、および、線C−C´に沿った断面図を示している。 Further, FIG. 3 is a plan layout view showing an inverter fabricated in a thin film transistor according to a third example of the present embodiment, and shows a cross-sectional view along the line C-C'.

図1〜図3に示すように、本発明の第1の実施の形態に係わる薄膜トランジスタでは、絶縁基板1上にゲート電極2が設けられ、開口部3Aを有するゲート絶縁膜3および酸化物半導体パターン6を有し、さらにドレイン電極5およびソース電極4が設けられている。 1 to 3, the first in a thin film transistor according to the embodiment, the gate electrode 2 is provided on the insulating substrate 1, a gate insulating film 3 and the oxide semiconductor pattern having an opening 3A of the present invention has 6, is provided further drain electrode 5 and the source electrode 4. そして、少なくとも半導体層6の上面のうちソース電極4・ドレイン電極5で覆われていない部分が、封止層9で覆われている。 The portion which is not covered with the source electrode 4 and drain electrode 5 of the upper surface of at least the semiconductor layer 6 is covered with a sealing layer 9.
そして、図1では、ソース電極4・ドレイン電極5を付けた上から、半導体層6を覆うように封止層9が設けられている。 Then, in FIG. 1, the upper attached source electrode 4 and drain electrode 5, a sealing layer 9 is provided so as to cover the semiconductor layer 6. また、図2では、半導体層6のチャネル部を覆うように封止層9を付けた後、封止層9に付いていない部分にソース電極4・ドレイン電極5が接続されている。 Further, in FIG. 2, after putting the sealing layer 9 so as to cover the channel portion of the semiconductor layer 6, the source electrode 4 and drain electrode 5 is connected to a portion that does not have a sealing layer 9. また、図3では、半導体層6のチャネル部を覆うだけでなく、ソース電極4・ドレイン電極5との接続部分およびゲート電極との接続部分3A以外がすべて封止層9に覆われている。 Further, in FIG. 3, not only covers the channel portion of the semiconductor layer 6 is covered than the connection portion 3A of the connecting portion and the gate electrode between the source electrode 4 and drain electrode 5 are all in the sealing layer 9. なお、図3および図9以降において、符号9Aは封止層9に設けられた封止層開口部を示す。 In FIGS. 3 and 9 hereinafter, reference numeral 9A denotes a sealing layer opening provided in the sealing layer 9.

製造方法の例を、図10〜図12に示している。 The example of the manufacturing method is shown in FIGS. 10 to 12. 絶縁基板1としては、ガラス等のリジッドな基板を用いることもできるが、プロセス温度が200°C以下と小さいために、フレキシブルなプラスチック基板を用いることができる。 As the insulating substrate 1, can also be used rigid substrates such as glass, because the process temperature is less and less 200 ° C, it can be used a flexible plastic substrate. 例えば、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルホン(PES)、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリスチレン(PS)、ポリ塩化ビニル(PVC)、ポリエチレン(PE)、ポリプロピレン(PP)、ナイロン(Ny)等が用いられる。 For example, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), polyimide (PI), polyetherimide (PEI), polystyrene (PS), polyvinyl chloride (PVC), polyethylene (PE) , polypropylene (PP), nylon (Ny) or the like is used.

ゲート電極2としては、Mo、Cr、Au、Ag、Cu、Ni、Al、Ti等の金属や、ITO等の透明導電膜など、任意の導電膜を用いることができる。 As the gate electrode 2, it can be used Mo, Cr, Au, Ag, Cu, Ni, Al, metal, such as Ti, a transparent conductive film such as ITO, any conductive film. パターニングには、通常のフォトリソグラフィ+エッチング法を使用できるが、印刷法など、他の方法でもよい。 The patterning, but an ordinary photolithography + etching can be used, such as a printing method, or other methods.

ゲート絶縁膜3としては、SiON、SiO 、SiN、Al 、Y 等、無機の絶縁膜を用いることができる。 As the gate insulating film 3, SiON, SiO x, SiN , Al 2 O 3, Y 2 O 3 , etc., may be used an inorganic insulating film. 開口部3Aを開ける方法としては、予め開口予定部にレジストパターン3ARを形成しておき、ゲート絶縁膜3の成膜後にレジストパターン3ARとともに上部の膜を除去するリフトオフ法が好適であるが、通常のフォトリソグラフィ+エッチング法等、他の方法を用いてもよい。 As a method for opening the opening portion 3A is previously formed a resist pattern 3AR to advance opening scheduled portion, but the lift-off method for removing the upper portion of the film resist pattern 3AR together after the formation of the gate insulating film 3 are preferred, usually etc. photolithography + etching method, other methods may be used.
酸化物半導体パターン6としては、InGaZnOや、InGaSnO、ZnGaO、GaSnO等を用いることができる。 As the oxide semiconductor pattern 6 can be used and InGaZnO, InGaSnO, ZnGaO, the GaSnO like. 酸化物半導体のパターニング法としては、フォトリソグラフィ+エッチング法が好適であるが、印刷法など、他の方法でもよい。 The patterning method of an oxide semiconductor, although the photolithography + etching method is preferable, such as a printing method, or other methods.

そして重要なことは、酸化物半導体パターニングの際に、ゲート絶縁膜開口部3A内のゲート電極2が酸化物半導体のエッチャントにさらされないように、開口部3A内にレジストを残しておくことである。 And importantly, when the oxide semiconductor patterning, so that the gate electrode 2 of the gate insulating film opening 3A is not exposed to an etchant of oxide semiconductor, is to leave the resist in the opening 3A .
具体的には、例えば次のような方法がある。 Specifically, there is the following method, for example. 例えば、ゲート開口予定部にレジストパターン3ARを形成し(図10〜図12の(a))、ゲート絶縁膜3と酸化物半導体層6Lを連続成膜した後(図10〜図12の(b))、レジスト3ARをリフトオフして開口部3Aを形成し(図10〜図12の(c))、全面に別のレジストを塗布し、半導体パターンと同時に開口部にもレジストパターン6Rを残しておき(図10〜図12の(d))、酸化物半導体をエッチングする(図10〜図12の(e))。 For example, the gate opening portion to be a resist pattern 3AR (FIGS. 10 to 12 of (a)), after the gate insulating film 3 of an oxide semiconductor layer 6L was continuously formed (in FIGS. 10 to 12 (b )), it is lifted off the resist 3AR to form an opening 3A (shown in FIGS. 10 to 12 (c)), the entire surface coated with another resist, also leaving a resist pattern 6R simultaneously opening the semiconductor pattern Place ((d) in FIGS. 10 to 12), an oxide semiconductor is etched (in FIGS. 10 to 12 (e)).
あるいは、ゲート開口予定部にレジストパターン3ARを形成し、ゲート絶縁膜2と酸化物半導体層6Lを連続成膜した後、レジスト3ARをリフトオフせずに全面に別のレジストを塗布し、半導体加工用パターン6Rを形成し(開口部にも元のレジストパターン3ARを残しておき)、酸化物半導体をエッチングする(この方法は、図示していないが、レジスト3ARをリフトオフしないこと以外は図10〜図12と同じである)。 Alternatively, the resist pattern 3AR is formed on the gate opening scheduled portion, after continuous formation of the oxide semiconductor layer 6L and the gate insulating film 2, another resist is applied to the entire surface of the resist 3AR without lift, for semiconductor processing forming a pattern 6R (also the opening to keep the original resist pattern 3AR), to etch the oxide semiconductor (this method is not shown, except that no lift-off resist 3AR is FIGS. 10 12 is the same as). これらの方法により、ゲート電極2として、酸に弱いMo、Cu、Al、Ti、ITO等を用いることが可能になる。 These methods, as the gate electrode 2, a weak Mo, Cu, Al, Ti, it is possible to use ITO or the like acid.

ドレイン電極5、ソース電極4としては、Mo、Cr、Au、Ag、Cu、Ni、Al、Ti等の金属や、ITO等の透明導電膜など、各種の導電膜を用いることができる。 Drain electrode 5, the source electrode 4, it is possible to use Mo, Cr, Au, Ag, Cu, Ni, Al, metal, such as Ti, a transparent conductive film such as ITO, various conductive film. ここでもフォトリソグラフィ+エッチング法、リフトオフ法、印刷法などを用いることができる。 Again photolithography + etching, lift-off method, or a printing method. 図10のようにドレイン電極5・ソース電極4を封止層9よりも先に付ける場合には、半導体層6が損傷を受けないようにリフトオフ法または印刷法が好適である。 When attaching before the sealing layer 9 and the drain electrode 5 and the source electrode 4 as shown in FIG. 10, a lift-off method or a printing method as the semiconductor layer 6 is not damaged are preferable. 図11、図12のようにドレイン電極5・ソース電極4を封止層9よりも後に付ける場合には、半導体層6は封止層9またはドレイン電極5・ソース電極4に覆われているので、フォトリソグラフィ+エッチング法を用いることができる。 11, when attached to after the sealing layer 9 and the drain electrode 5 and the source electrode 4 as shown in FIG. 12, the semiconductor layer 6 is covered with the sealing layer 9 and the drain electrode 5 and the source electrode 4 , it can be used photolithography + etching.

封止層9としては、SiON、SiOx、SiN、Al2O3、Y2O3等、無機の絶縁膜を用いることができる。 The sealing layer 9 can be used SiON, SiOx, SiN, Al2 O3, Y2 O3 or the like, an inorganic insulating film. 特にSiONは、絶縁性がよく欠陥が少ない膜を反応性スパッタによって容易に得ることができ、特に好ましい。 Particularly SiON can be easily obtained by reactive sputtering film may defects is small insulation, particularly preferred. SiN焼結体をターゲットとし、酸素流量を適切に制御すると(例えば(アルゴン流量+酸素流量)の5%以上20%以下にして成膜すると)、良好な封止特性が得られる。 The SiN sintered body as a target, the appropriately controlling the oxygen flow rate (e.g., (when deposited in the 5% to 20% or more argon flow + oxygen flow rate)), good sealing properties are obtained. アルゴンのみで成膜した通常スパッタのSiNでは、膜内の応力が大きすぎて容易に剥がれてしまう。 In normal sputtering of SiN was deposited only in the argon, the stress in the film will readily peeled too large. 酸素流量が大きいと、成膜速度が遅くなるという難点がある。 When the oxygen flow rate is large, there is a drawback that the deposition speed becomes slow.

あるいは、封止層9として、樹脂の水素をフッ素に置き換えたフッ素化樹脂を用いることもできる。 Alternatively, the sealing layer 9, it is also possible to use a fluorinated resin obtained by replacing the hydrogen of the resin to fluorine. 具体的には、フッ素化エポキシ、フッ素化アクリル、フッ素化ポリイミド、ポリフッ化ビニリデン、フッ素化オレフィン・プロピレン共重合体、フッ素化オレフィン・ビニルエーテル共重合体、フッ素化オレフィン・ビニルエステル共重合体、フッ素化エーテル環化重合体等を用いることができる。 Specifically, fluorinated epoxy, fluorinated acryl, polyimide fluoride, polyvinylidene fluoride, fluorinated olefin-propylene copolymer, a fluorinated olefin vinyl ether copolymer, a fluorinated olefin-vinyl ester copolymers, fluorine it can be used ethers cyclic polymer or the like. また、フッ素化樹脂には、一部の水素をフッ素に置き換えた部分フッ素化樹脂と、全ての水素をフッ素に置き換えた全フッ素化樹脂があるが、全フッ素化樹脂の方がより望ましい。 Further, the fluorinated resin, and a partially fluorinated resin obtained by replacing a part of hydrogen with fluorine, it is fully fluorinated resin obtained by replacing all the hydrogen fluorine, it is more desirable that the perfluorinated resin. 通常の非フッ素化樹脂(エポキシやアクリル等)と異なり、フッ素化樹脂は安定性に優れた物質であり、酸化物半導体に影響を及ぼさない。 Unlike conventional non-fluorinated resin (epoxy or acrylic, etc.), fluorinated resin is an excellent material stability, it does not affect the oxide semiconductor. 無機絶縁膜の場合、パターニングにはリフトオフ法が好適である。 For the inorganic insulating film, it is preferred lift-off method for patterning. フッ素化樹脂の場合、パターニングは印刷(スクリーン印刷、フレキソ印刷、反転印刷、インクジェット印刷等)で行うことができるが、スピンコートやダイコートによって全面に形成後、コンタクト部のみをピンセット等で剥がしてもよい。 For fluorinated resin, patterning printing (screen printing, flexo printing, reverse printing, inkjet printing, etc.) can be carried out by, after forming the entire surface by spin coating or die coating, even peeling the only contact portion with tweezers or the like good.

チャネル幅は、半導体層6の幅で決まる。 The channel width is determined by the width of the semiconductor layer 6. ソース電極4・ドレイン電極5を封止層9よりも先に形成した場合(図1、図10)、チャネル長はソース電極4・ドレイン電極5間の距離で決まる。 When forming the source electrode 4 and drain electrode 5 before the sealing layer 9 (FIG. 1, FIG. 10), the channel length is determined by the distance between the source electrode 4 and drain electrode 5. ソース電極4・ドレイン電極5を封止層9よりも後に形成する場合(図2〜図3、図11、図12)、チャネル長は封止層9の幅で決まる。 When forming the source electrode 4 and drain electrode 5 later than the sealing layer 9 (Figures 2-3, 11, 12), the channel length is determined by the width of the sealing layer 9. 図3のように接続部以外をすべて封止層9で覆うと、配線の交差部分でのリーク電流や浮遊容量を低減できるという利点がある。 Flooding with all sealing layer 9 other than the connection portion as in FIG. 3, there is an advantage that the leakage current can be reduced and the stray capacitance at intersections of wirings.

なお、図1〜図3に示したものはインバータであるが、同様にしてNANDやNORや、シフトレジスタ等、他の論理回路も作製できることは言うまでもない。 Although those shown in FIGS. 1 to 3 is an inverter, and NAND and NOR similarly, shift registers, etc., also it can of course be produced other logic circuits. また、図1〜図3に示したものはエンハンスメント/エンハンスメント(E/E)型であるが、これに限定されるものではなく、エンハンスメント/デプレション(E/D)型や相補型にしてもよい。 Although those shown in FIGS. 1 to 3 is an enhancement / enhancement (E / E) type, is not limited to this, even if the enhancement / depletion (E / D) type or a complementary good. ただし、酸化物半導体は通常n型なので、相補型にするにはp型の半導体を組み合わせる必要がある。 However, the oxide semiconductor is because usually n-type, to complementary, it is necessary to combine the p-type semiconductor. また、このような論理回路は、ICとして使用できるだけでなく、ディスプレイの周辺回路としてマトリクスアレイの周囲に配置することもできる。 Further, such logic circuits can be used not only as IC, can be disposed around the matrix array as a peripheral circuit of the display.

(第2の実施の形態) (Second Embodiment)
本発明の第2の実施の形態に係わる薄膜トランジスタの例を図4〜図6に示す。 An example of a thin film transistor according to a second embodiment of the present invention shown in FIGS. 4 to 6.
図4は本実施の形態の第1の例による薄膜トランジスタで作製したTFTアレイ内の1画素を示す平面配置図、および、D−D´線に沿った断面図を示している。 Figure 4 is a plan layout view showing one pixel of a TFT array fabricated in a thin film transistor according to a first example of the present embodiment, and shows a cross-sectional view along the D-D'line.
また、図5は本実施の形態の第2の例による薄膜トランジスタで作製したTFTアレイ内の1画素を示す平面配置図、および、E−E´線に沿った断面図を示している。 Further, FIG. 5 is a plan layout view showing one pixel in a TFT array fabricated in a thin film transistor according to the second example of the present embodiment, and shows a cross-sectional view along the E-E'line.
さらに図6は、本実施の形態の第3の例による薄膜トランジスタで作製したTFTアレイ内の1画素を示す平面配置図、および、F−F´線に沿った断面図を示している。 Further, FIG. 6 is a plan layout view showing one pixel of a TFT array fabricated in a thin film transistor according to a third example of the present embodiment, and shows a cross-sectional view along the F-F'line.

図4〜図6に示すように、本発明の第2の実施の形態に係わる薄膜トランジスタでは、絶縁基板1上にゲート電極2、それに接続されたゲート配線2´、キャパシタ電極10、それに接続されたキャパシタ配線10´が設けられ、ゲート絶縁膜3および酸化物半導体パターン6を有し、さらにドレイン電極5、それに接続されたドレイン配線5´、ソース電極4、それに接続された画素電極8が設けられている。 As shown in FIGS. 4 to 6, the thin film transistor according to a second embodiment of the present invention, the gate electrode 2 on the insulating substrate 1, a gate coupled line 2 'to it, the capacitor electrode 10, connected thereto capacitor wiring 10 'is provided, a gate insulating film 3 and the oxide semiconductor pattern 6, further drain electrode 5, a drain connected wires 5' to it, the source electrode 4, is provided a pixel electrode 8 connected thereto ing.
そして、少なくとも酸化物半導体パターン6上でソース電極4・ドレイン電極5に覆われていない部分が、封止層9で覆われている。 Then, the portion not covered with the source electrode 4 and drain electrode 5 on at least the oxide semiconductor pattern 6 is covered with a sealing layer 9. 画素電極8が、画像表示物に電圧を印加する作用をする。 Pixel electrode 8, the effect of applying a voltage to the image display thereof. 従って、画素電極8は封止層9で覆われないことが望ましい。 Accordingly, the pixel electrode 8 is desirably not covered by the sealing layer 9.
そして、図4では、ソース電極4・ドレイン電極5を付けた上から、半導体層6を覆うように封止層9が設けられている。 Then, in FIG. 4, from the top marked source electrode 4 and drain electrode 5, a sealing layer 9 is provided so as to cover the semiconductor layer 6. また、図5では、半導体層6のチャネル部を覆うように封止層9を付けた後、封止層9が付いていない部分にソース電極4・ドレイン電極5が接続されている。 Further, in FIG. 5, after putting the sealing layer 9 so as to cover the channel portion of the semiconductor layer 6, the source electrode 4 and drain electrode 5 is connected to a portion where the sealing layer 9 is not attached. また、図6では、半導体層6のチャネル部を覆うだけでなく、ソース電極4・ドレイン電極5との接続部分および画素電極8の下でキャパシタを構成する部分以外が全て封止層9に覆われている。 Further, in FIG. 6, not only covers the channel portion of the semiconductor layer 6, covering all except the portion constituting the capacitor under the connecting portion and the pixel electrode 8 and the source electrode 4 and drain electrode 5 to the sealing layer 9 are we.

次に製造方法の例を図13〜図15に示す。 The following is an example of a manufacturing method in FIGS. 13 to 15. 絶縁基板1としては、ガラス等のリジッドな基板を用いることもできるが、プロセス温度が200°C以下と小さいために、フレキシブルなプラスチック基板を用いることができる。 As the insulating substrate 1, can also be used rigid substrates such as glass, because the process temperature is less and less 200 ° C, it can be used a flexible plastic substrate. 例えば、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルホン(PES)、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリスチレン(PS)、ポリ塩化ビニル(PVC)、ポリエチレン(PE)、ポリプロピレン(PP)、ナイロン(Ny)等が用いられる。 For example, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), polyimide (PI), polyetherimide (PEI), polystyrene (PS), polyvinyl chloride (PVC), polyethylene (PE) , polypropylene (PP), nylon (Ny) or the like is used.

ゲート電極2、ゲート配線2´、キャパシタ電極10、キャパシタ配線10´としては、Mo、Cr、Au、Ag、Cu、Ni、Al、Ti等の金属や、ITO等の透明導電膜など、任意の導電膜を用いることができる。 A gate electrode 2, the gate wiring 2 ', the capacitor electrode 10, the capacitor wiring 10', Mo, Cr, Au, Ag, Cu, Ni, Al, metal, such as Ti, a transparent conductive film such as ITO, any conductive film can be used. パターニングには、通常のフォトリソグラフィ+エッチング法を使用できるが、印刷法など、他の方法でもよい。 The patterning, but an ordinary photolithography + etching can be used, such as a printing method, or other methods.

ゲート絶縁膜3としては、SiON、SiO 、SiN、Al 、Y 等、無機の絶縁膜を用いることができる。 As the gate insulating film 3, SiON, SiO x, SiN , Al 2 O 3, Y 2 O 3 , etc., may be used an inorganic insulating film. 酸化物半導体パターン6としては、InGaZnOや、InGaSnO、ZnGaO、GaSnO等を用いることができる。 As the oxide semiconductor pattern 6 can be used and InGaZnO, InGaSnO, ZnGaO, the GaSnO like. 酸化物半導体のパターニング法としては、通常のフォトリソグラフィ+エッチング法が好適であるが、リフトオフ法など、他の方法を用いてもよい。 The patterning method of an oxide semiconductor, but is preferably normal photolithography + etching, lift-off method, other methods may be used.

ドレイン電極5、ドレイン配線5´、ソース電極4、画素電極8としては、Mo、Cr、Au、Ag、Cu、Ni、Al、Ti等の金属や、ITO等の透明導電膜など、各種の導電膜を用いることができる。 Drain electrode 5, the drain wire 5 'source electrode 4, the pixel electrode 8, Mo, Cr, Au, Ag, Cu, Ni, Al, metal, such as Ti, a transparent conductive film such as ITO, various conductive it can be used film. ここでもフォトリソグラフィ+エッチング法、リフトオフ法、印刷法などを用いることができる。 Again photolithography + etching, lift-off method, or a printing method.
また、図13のようにドレイン電極5・ソース電極4を封止層9よりも先に付ける場合には、半導体層6が損傷を受けないようにリフトオフ法または印刷法が好適である。 Also, when attaching before the sealing layer 9 and the drain electrode 5 and the source electrode 4 as shown in FIG. 13, a lift-off method or a printing method as the semiconductor layer 6 is not damaged are preferable. さらに図14、図15のようにドレイン電極5・ソース電極4を封止層9よりも後に付ける場合には、半導体層6は封止層9またはドレイン電極5・ソース電極4に覆われているので、フォトリソグラフィ+エッチング法を用いることができる。 Further Figure 14, when attached to after the sealing layer 9 and the drain electrode 5 and the source electrode 4 as shown in FIG. 15, the semiconductor layer 6 is covered with the sealing layer 9 and the drain electrode 5 and the source electrode 4 since, it is possible to use a photolithography + etching.

封止層9としては、SiON、SiO 、SiN、Al 、Y 等、無機の絶縁膜を用いることができる。 The sealing layer 9, SiON, SiO x, SiN , Al 2 O 3, Y 2 O 3 , etc., may be used an inorganic insulating film. 特にSiONは、絶縁性がよく欠陥が少ない膜を反応性スパッタによって容易に得ることができ、特に好ましい。 Particularly SiON can be easily obtained by reactive sputtering film may defects is small insulation, particularly preferred. SiN焼結体をターゲットとし、酸素流量を(アルゴン流量+酸素流量)の5%〜20%にして成膜すると、良好な封止特性が得られる。 The SiN sintered body as a target when deposited in an oxygen flow rate of 5% to 20% of (argon flow + oxygen flow rate), good sealing properties are obtained. アルゴンのみで成膜した通常のSiNでは、膜内の応力が大きすぎて容易に剥がれてしまう。 In a typical SiN was deposited only in the argon, the stress in the film will readily peeled too large. 酸素流量が大きいと、成膜速度が遅くなるという難点がある。 When the oxygen flow rate is large, there is a drawback that the deposition speed becomes slow.

あるいは、封止層9として、樹脂の水素をフッ素に置き換えたフッ素化樹脂を用いることもできる。 Alternatively, the sealing layer 9, it is also possible to use a fluorinated resin obtained by replacing the hydrogen of the resin to fluorine. 具体的には、フッ素化エポキシ、フッ素化アクリル、フッ素化ポリイミド、ポリフッ化ビニリデン、フッ素化オレフィン・プロピレン共重合体、フッ素化オレフィン・ビニルエーテル共重合体、フッ素化オレフィン・ビニルエステル共重合体、フッ素化エーテル環化重合体等を用いることができる。 Specifically, fluorinated epoxy, fluorinated acryl, polyimide fluoride, polyvinylidene fluoride, fluorinated olefin-propylene copolymer, a fluorinated olefin vinyl ether copolymer, a fluorinated olefin-vinyl ester copolymers, fluorine it can be used ethers cyclic polymer or the like. また、フッ素化樹脂には、一部の水素をフッ素に置き換えた部分フッ素化樹脂と、全ての水素をフッ素に置き換えた全フッ素化樹脂があるが、全フッ素化樹脂の方がより望ましい。 Further, the fluorinated resin, and a partially fluorinated resin obtained by replacing a part of hydrogen with fluorine, it is fully fluorinated resin obtained by replacing all the hydrogen fluorine, it is more desirable that the perfluorinated resin. 通常の非フッ素化樹脂(エポキシやアクリル等)と異なり、フッ素化樹脂は安定性に優れた物質であり、酸化物半導体に影響を及ぼさない。 Unlike conventional non-fluorinated resin (epoxy or acrylic, etc.), fluorinated resin is an excellent material stability, it does not affect the oxide semiconductor. 無機絶縁膜の場合、パターニングにはリフトオフ法が好適である。 For the inorganic insulating film, it is preferred lift-off method for patterning. フッ素化樹脂の場合、パターニングは印刷(スクリーン印刷、フレキソ印刷、反転印刷、インクジェット印刷等)で行うことができる。 For fluorinated resin, patterning can be performed by printing (screen printing, flexo printing, reverse printing, inkjet printing, etc.).

チャネル幅は、半導体層6の幅で決まる。 The channel width is determined by the width of the semiconductor layer 6. ソース電極4・ドレイン電極5を封止層9よりも先に形成した場合(図4、図13)、チャネル長はソース電極4・ドレイン電極5間の距離で決まる。 When forming the source electrode 4 and drain electrode 5 before the sealing layer 9 (FIG. 4, FIG. 13), the channel length is determined by the distance between the source electrode 4 and drain electrode 5. ソース電極4・ドレイン電極5を封止層9よりも後に形成する場合(図5〜図6、図14、図15)、チャネル長は封止層9の幅で決まる。 When forming the source electrode 4 and drain electrode 5 later than the sealing layer 9 (FIGS. 5-6, 14, 15), the channel length is determined by the width of the sealing layer 9. また、図6のように接続部以外を全て封止層9で覆うと、配線の交差部分でのリーク電流や浮遊容量を低減できるという利点がある。 Further, when covered on all sealing layer 9 other than the connection portion as in FIG. 6, there is an advantage that the leakage current can be reduced and the stray capacitance at intersections of wirings.

(第3の実施の形態) (Third Embodiment)
本発明の第3の実施の形態に係わる薄膜トランジスタの例を図7〜図9に示す。 An example of a thin film transistor according to a third embodiment of the present invention shown in FIGS. 7-9.
図7は本実施の形態の第1の例による薄膜トランジスタで作製したTFTアレイのうちの1画素を示す平面配置図、および、G−G´線に沿った断面図を示している。 Figure 7 is a plan layout view showing a pixel of a TFT array fabricated in a thin film transistor according to a first example of the present embodiment, and shows a cross-sectional view along the G-G'line.
また、図8は本実施の形態の第2の例による薄膜トランジスタで作製したTFTアレイのうちの1画素を示す平面配置図、および、H−H´線に沿った断面図を示している。 Further, FIG. 8 is a plan layout view showing a pixel of a TFT array fabricated in a thin film transistor according to the second example of the present embodiment, and shows a cross-sectional view along the H-H 'line.
さらに図9は、本実施の形態の第3の例による薄膜トランジスタで作製したTFTアレイのうちの1画素を示す平面配置図、および、I−I´線に沿った断面図を示している。 Further, FIG. 9 is a plan layout view showing a pixel of a TFT array fabricated in a thin film transistor according to a third example of the present embodiment, and shows a cross-sectional view along the I-I'line.

図7〜図9に示すように本発明の第3の実施の形態に係わる薄膜トランジスタでは、絶縁基板1上にゲート電極2、それに接続されたゲート配線2´、キャパシタ電極10、それに接続されたキャパシタ配線10´が設けられ、ゲート絶縁膜3および酸化物半導体パターン6を有し、さらにドレイン電極5、それに接続されたドレイン配線5´、ソース電極4、それに接続された画素電極8が設けられている。 FIGS. 7 of the present invention as shown in 9 3 The thin film transistor according to an embodiment of the gate electrode 2 on the insulating substrate 1, a gate coupled line 2 'to it, the capacitor electrode 10, a capacitor connected thereto wire 10 'is provided, a gate insulating film 3 and the oxide semiconductor pattern 6, further drain electrode 5, a drain connected wires 5' to it, the source electrode 4, and a pixel electrode connected 8 is provided to it there. そして、少なくとも酸化物半導体パターン6上の部分が、封止層9で覆われている。 A portion on at least the oxide semiconductor pattern 6 is covered with a sealing layer 9. さらに、画素電極8上に開口部を有する層間絶縁膜7が設けられ、その上に上部画素電極12が設けられている。 Further, the interlayer insulating film 7 having an opening is provided on the pixel electrode 8 and the upper pixel electrode 12 is provided thereon. 上部画素電極12は層間絶縁膜7の開口部7Aにおいて画素電極8と接続されている。 Upper pixel electrode 12 is connected to the pixel electrode 8 in the opening 7A of the interlayer insulating film 7. また、ドレイン電極5、ソース電極4、ゲート配線2´、キャパシタ電極10の大部分を覆っていることが望ましい。 The drain electrode 5, the source electrode 4, the gate line 2 ', it is desirable that covers most of the capacitor electrode 10.
そして図7では、ソース電極4・ドレイン電極5を付けた上から、半導体層6を覆うように封止層9が設けられている。 Then, in Figure 7, over which attached the source electrode 4 and drain electrode 5, and a sealing layer 9 is provided to cover the semiconductor layer 6. また、図8では、半導体層6のチャネル部を覆うように封止層9を付けた後、封止層9が付いていない部分にソース電極4・ドレイン電極5が接続されている。 Further, in FIG. 8, after applying the sealing layer 9 so as to cover the channel portion of the semiconductor layer 6, the source electrode 4 and drain electrode 5 is connected to a portion where the sealing layer 9 is not attached. また、図9では、半導体層6のチャネル部を覆うだけでなく、ソース電極4・ドレイン電極5との接続部分および画素電極8の下でキャパシタを構成する部分以外がすべて封止層9に覆われている。 Further, in FIG. 9, not only covers the channel portion of the semiconductor layer 6, covering other than the portion constituting the capacitor under the connecting portion and the pixel electrode 8 and the source electrode 4 and drain electrode 5 are all in the sealing layer 9 are we.

次に製造方法の例を、図16〜図18に示している。 Then examples of the manufacturing method is shown in FIGS. 16 to 18. 絶縁基板1としては、ガラス等のリジッドな基板を用いることもできるが、プロセス温度が200°C以下と小さいために、フレキシブルなプラスチック基板を用いることができる。 As the insulating substrate 1, can also be used rigid substrates such as glass, because the process temperature is less and less 200 ° C, it can be used a flexible plastic substrate. 例えば、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルホン(PES)、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリスチレン(PS)、ポリ塩化ビニル(PVC)、ポリエチレン(PE)、ポリプロピレン(PP)、ナイロン(Ny)等が用いられる。 For example, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), polyimide (PI), polyetherimide (PEI), polystyrene (PS), polyvinyl chloride (PVC), polyethylene (PE) , polypropylene (PP), nylon (Ny) or the like is used.

ゲート電極2、ゲート配線2´、キャパシタ電極10、キャパシタ配線10´としては、Mo、Cr、Au、Ag、Cu、Ni、Al、Ti等の金属や、ITO等の透明導電膜など、任意の導電膜を用いることができる。 A gate electrode 2, the gate wiring 2 ', the capacitor electrode 10, the capacitor wiring 10', Mo, Cr, Au, Ag, Cu, Ni, Al, metal, such as Ti, a transparent conductive film such as ITO, any conductive film can be used. パターニングには、通常のフォトリソグラフィ+エッチング法を使用できるが、印刷法など、他の方法でもよい。 The patterning, but an ordinary photolithography + etching can be used, such as a printing method, or other methods.

ゲート絶縁膜3としては、SiON、SiO 、SiN、Al 、Y 等、無機の絶縁膜を用いることができる。 As the gate insulating film 3, SiON, SiO x, SiN , Al 2 O 3, Y 2 O 3 , etc., may be used an inorganic insulating film. 酸化物半導体パターン6としては、InGaZnOや、InGaSnO、ZnGaO、GaSnO等を用いることができる。 As the oxide semiconductor pattern 6 can be used and InGaZnO, InGaSnO, ZnGaO, the GaSnO like. 酸化物半導体のパターニング法としては、通常のフォトリソグラフィ+エッチング法が好適であるが、リフトオフ法など、他の方法を用いてもよい。 The patterning method of an oxide semiconductor, but is preferably normal photolithography + etching, lift-off method, other methods may be used.

ドレイン電極5、ドレイン配線5´、ソース電極4、画素電極8としては、Mo、Cr、Au、Ag、Cu、Ni、Al、Ti等の金属や、ITO等の透明導電膜など、各種の導電膜を用いることができる。 Drain electrode 5, the drain wire 5 'source electrode 4, the pixel electrode 8, Mo, Cr, Au, Ag, Cu, Ni, Al, metal, such as Ti, a transparent conductive film such as ITO, various conductive it can be used film. ここでもフォトリソグラフィ+エッチング法、リフトオフ法、印刷法などを用いることができる。 Again photolithography + etching, lift-off method, or a printing method. 図16のようにドレイン電極5・ソース電極4を封止層9よりも先に付ける場合には、半導体層6が損傷を受けないようにリフトオフ法または印刷法が好適である。 When attaching before the sealing layer 9 and the drain electrode 5 and the source electrode 4 as shown in FIG. 16, a lift-off method or a printing method as the semiconductor layer 6 is not damaged are preferable. また、図17、図18のようにドレイン電極5・ソース電極4を封止層9よりも後に付ける場合には、半導体層6は封止層9またはドレイン電極5・ソース電極4に覆われているので、フォトリソグラフィ+エッチング法を用いることができる。 Further, FIG. 17, when attached to after the sealing layer 9 and the drain electrode 5 and the source electrode 4 as shown in FIG. 18, the semiconductor layer 6 is covered with the sealing layer 9 and the drain electrode 5 and the source electrode 4 because there can be used a photolithography + etching.

封止層9としては、SiON、SiO 、SiN、Al 、Y 等、無機の絶縁膜を用いることができる。 The sealing layer 9, SiON, SiO x, SiN , Al 2 O 3, Y 2 O 3 , etc., may be used an inorganic insulating film. 特にSiONは、絶縁性がよく欠陥が少ない膜を反応性スパッタによって容易に得ることができ、特に好ましい。 Particularly SiON can be easily obtained by reactive sputtering film may defects is small insulation, particularly preferred. SiN焼結体をターゲットとし、酸素流量を(アルゴン流量+酸素流量)の5%〜20%にして成膜すると、良好な封止特性が得られる。 The SiN sintered body as a target when deposited in an oxygen flow rate of 5% to 20% of (argon flow + oxygen flow rate), good sealing properties are obtained. アルゴンのみで成膜した通常のSiNでは、膜内の応力が大きすぎて容易に剥がれてしまう。 In a typical SiN was deposited only in the argon, the stress in the film will readily peeled too large. 酸素流量が大きいと、成膜速度が遅くなるという難点がある。 When the oxygen flow rate is large, there is a drawback that the deposition speed becomes slow.

あるいは、封止層9として、樹脂の水素をフッ素に置き換えたフッ素化樹脂を用いることもできる。 Alternatively, the sealing layer 9, it is also possible to use a fluorinated resin obtained by replacing the hydrogen of the resin to fluorine. 具体的には、フッ素化エポキシ、フッ素化アクリル、フッ素化ポリイミド、ポリフッ化ビニリデン、フッ素化オレフィン・プロピレン共重合体、フッ素化オレフィン・ビニルエーテル共重合体、フッ素化オレフィン・ビニルエステル共重合体、フッ素化エーテル環化重合体等を用いることができる。 Specifically, fluorinated epoxy, fluorinated acryl, polyimide fluoride, polyvinylidene fluoride, fluorinated olefin-propylene copolymer, a fluorinated olefin vinyl ether copolymer, a fluorinated olefin-vinyl ester copolymers, fluorine it can be used ethers cyclic polymer or the like. また、フッ素化樹脂には、一部の水素をフッ素に置き換えた部分フッ素化樹脂と、全ての水素をフッ素に置き換えた全フッ素化樹脂がありが、全フッ素化樹脂の方がより望ましい。 Further, the fluorinated resin, and a part of the partially fluorinated resins hydrogen replaced with fluorine, there are fully fluorinated resin obtained by replacing all the hydrogen fluorine, it is more desirable that the perfluorinated resin. 通常の非フッ素化樹脂(エポキシやアクリル等)と異なり、フッ素化樹脂は安定性に優れた物質であり、酸化物半導体に影響を及ぼさない。 Unlike conventional non-fluorinated resin (epoxy or acrylic, etc.), fluorinated resin is an excellent material stability, it does not affect the oxide semiconductor. 無機絶縁膜の場合、パターニングにはリフトオフ法が好適である。 For the inorganic insulating film, it is preferred lift-off method for patterning. 全フッ素化樹脂の場合、パターニングは印刷(スクリーン印刷、フレキソ印刷、反転印刷、インクジェット印刷等)で行うことができる。 For perfluorinated resins, patterning can be performed by printing (screen printing, flexo printing, reverse printing, inkjet printing, etc.).

チャネル幅は、半導体層6の幅で決まる。 The channel width is determined by the width of the semiconductor layer 6. ソース電極4・ドレイン電極5を封止層9よりも先に形成した場合(図7、図16)、チャネル長はソース電極4・ドレイン電極5間の距離で決まる。 When forming the source electrode 4 and drain electrode 5 before the sealing layer 9 (FIG. 7, FIG. 16), the channel length is determined by the distance between the source electrode 4 and drain electrode 5. また、ソース電極4・ドレイン電極5を封止層9よりも後に形成する場合(図8、図9、図17、図18)、チャネル長は封止層9の幅で決まる。 In the case of forming the source electrode 4 and drain electrode 5 later than the sealing layer 9 (FIG. 8, 9, 17, 18), the channel length is determined by the width of the sealing layer 9. また、図9のように接続部以外を全て封止層9で覆うと、配線の交差部分でのリーク電流や浮遊容量を低減できるという利点がある。 Further, when covered on all sealing layer 9 other than the connection portion as in FIG. 9, there is an advantage that the leakage current can be reduced and the stray capacitance at intersections of wirings.

層間絶縁膜7としては、エポキシやアクリル等の有機絶縁物が好適に用いられる。 The interlayer insulating film 7, an organic insulating material such as epoxy or acrylic is preferably used. スクリーン印刷で開口部を有する層間絶縁膜を直接形成する方法や、感光性を付与しておいて全面成膜後に露光・現像によって開口部を形成する方法が好適である。 A method of directly forming an interlayer insulating film having an opening in the screen printing, a method of forming an opening by exposure and development after entire surface film formation had been imparted photosensitivity is preferred.

上部画素電極12としては、Mo、Cr、Au、Ag、Cu、Ni、Al、Ti等の金属や、ITO等の透明導電膜など、任意の導電膜を用いることができる。 As the upper pixel electrode 12, it is possible to use Mo, Cr, Au, Ag, Cu, Ni, Al, metal, such as Ti, a transparent conductive film such as ITO, any conductive film. この上部画素電極12が、画像表示物に電圧を印加する作用をする。 The upper pixel electrode 12, which acts to apply a voltage to the image display thereof. 製法としては、全面に成膜した後フォトリソグラフィ+エッチングで形成してもよいが、印刷法、特にスクリーン印刷を用いると、簡単な工程で成膜とパターニングを同時に行うことができ、好適である。 The process may be formed by photolithography + etching after a film is formed over the entire surface, but when using a printing method, in particular screen printing, it is possible to form a film and patterning the same time a simple process, it is preferred .

ところで、酸化物半導体は、酸素空孔がn型のキャリアとして作用している。 Meanwhile, an oxide semiconductor, oxygen vacancies is acting as a n-type carrier. ほとんどの酸化物半導体がn型動作するのは、そのためである。 The most of the oxide semiconductor to operate n-type, be it. その上に一般的な非フッ素化樹脂を塗布すると、非フッ素化樹脂が酸化されて酸化物半導体を還元し、酸化物半導体中の酸素空孔(キャリア)を増やしてしまう。 When applying a common non-fluorinated resin thereon, non-fluorinated resin is oxidized to reduce the oxide semiconductor, thereby increasing the oxygen vacancies in the oxide semiconductor (carrier). 透明電極として使われるITO等や、pn接合素子等では、元々キャリアが高い状態で使われるものであり、キャリアが多少増加しても全く問題はない。 And ITO or the like to be used as a transparent electrode, a pn junction element or the like, which is originally carrier used in a high state, the carrier is not at all a problem even slightly increased. しかし、キャリアがほとんどいない状態が基本である薄膜トランジスタでは、外因によるキャリアの増加はしきい値のシフトを引き起こし、大問題になる。 However, in the thin film transistor state where carriers are not very few are basic, the increase in the carrier by exogenous causes a shift of the threshold, the big problem. 良好な条件で作製された無機絶縁膜や、フッ素化樹脂は、酸素を奪う作用が小さいので、酸化物半導体上に形成してもキャリアを増加させることがなく、その上に通常の樹脂を塗布しても酸素を奪う作用をブロックするのでキャリアの増加を起こすことがない。 Good or inorganic insulating film formed under the conditions, the fluorinated resin, since the effect of depriving oxygen is small, without increasing the carrier be formed over the oxide semiconductor, the conventional resin thereon coating does not cause an increase in the carrier because it blocks the action to take the oxygen be.

なお、ディスプレイとして用いるため、図4〜図9のTFTがマトリクス状のアレイとして用いられることは言うまでもない。 Incidentally, for use as a display, TFT of 4-9 it can of course be used as a matrix array. また、図4〜図9のTFTはスイッチング用であるから、ドレイン電極5とゲート電極4の名称は便宜的なものであり、逆の呼び方をしてもよい。 Further, since the TFT of FIGS. 4-9 is a switching, the name of the drain electrode 5 and the gate electrode 4 are for convenience may be the inverse of the call you.

本発明の実施例1として、図1の論理回路を作製する方法を、図10を用いて説明する。 As Example 1 of the present invention, a method of making a logic circuit of FIG. 1 will be described with reference to FIG. 10. 絶縁基板1としてPENを用い、Alを全面に30nm成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極2を形成した。 With PEN as the insulating substrate 1, and 30nm deposited Al on the entire surface to form a gate electrode 2 photolithography, by wet etching. そして、フォトリソグラフィによって、ゲート開口予定部にレジストパターンを形成した(図10(a))。 Then, by photolithography, a resist pattern was formed in the gate opening scheduled portion (FIG. 10 (a)). 次に、ゲート絶縁膜3としてSiONを500nm、酸化物半導体6としてInGaZnOを50nm連続スパッタ成膜した(図10(b))。 Next, 500 nm, a SiON gate insulating film 3 and the InGaZnO as the oxide semiconductor 6 50nm continuous sputtering (Figure 10 (b)). そして、剥離液に浸けることでレジストを除去し、ゲート開口部を形成した(図10(c))。 Then, the resist is removed by dipping in a stripping solution to form a gate opening (Fig. 10 (c)). さらに全面にレジストを塗布し、半導体パターンだけでなくゲート絶縁膜開口部にもレジストを残すパターン6Rを形成し(図10(d))、ウェットエッチングによって酸化物半導体をパターニングした(図10(e))。 The resist is applied on the entire surface, also forming a pattern 6R leaving the resist in the gate insulating film opening not only semiconductor pattern (FIG. 10 (d)), was patterned oxide semiconductor by wet etching (FIG. 10 (e )).

次に、リフトオフ法によって、ドレイン電極5、ソース電極4として50nm厚のITOパターンを形成した(図10(f))。 Then, by a lift-off method, the drain electrode 5 was formed an ITO pattern of 50nm thickness as the source electrode 4 (FIG. 10 (f)). 最後に、リフトオフ法によって、封止層9として200nm厚のSiONパターンを形成した(図10(g))。 Finally, by a lift-off method, thereby forming a 200nm thick SiON pattern as a sealing layer 9 (FIG. 10 (g)).
こうして作製したインバータに15Vの電源を印加した場合に、図19の入出力特性が得られた。 Thus in the case of applying a power of 15V to produce the inverter, input and output characteristics of FIG. 19 were obtained.

本発明の実施例2として、図2の論理回路を作製する方法を、図11を用いて説明する。 As a second embodiment of the present invention, a method of making a logic circuit of FIG. 2 will be described with reference to FIG. 11. 絶縁基板1としてPENを用い、Alを全面に30nm成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極2を形成した。 With PEN as the insulating substrate 1, and 30nm deposited Al on the entire surface to form a gate electrode 2 photolithography, by wet etching. そして、フォトリソグラフィによって、ゲート開口予定部にレジストパターンを形成した(図11(a))。 Then, by photolithography, a resist pattern was formed in the gate opening scheduled portion (FIG. 11 (a)). 次に、ゲート絶縁膜3としてSiONを500nm、酸化物半導体6としてInGaZnOを50nm連続スパッタ成膜した(図11(b))。 Next, 500 nm, a SiON gate insulating film 3 and the InGaZnO as the oxide semiconductor 6 50nm continuous sputtering (FIG. 11 (b)). そして、剥離液に浸けることでレジストを除去し、ゲート開口部を形成した(図11(c))。 Then, the resist is removed by dipping in a stripping solution to form a gate opening (Fig. 11 (c)). さらに全面にレジストを塗布し、半導体パターンだけでなくゲート絶縁膜開口部にもレジストを残すパターン6Rを形成し(図11(d))、ウェットエッチングによって酸化物半導体をパターニングした(図11(e))。 The resist is applied on the entire surface, also forming a pattern 6R leaving the resist in the gate insulating film opening not only the semiconductor pattern (FIG. 11 (d)), was patterned oxide semiconductor by wet etching (FIG. 11 (e )).

次に、リフトオフ法によって、封止層9として200nm厚のSiONパターンを形成した(図11(f))。 Then, by a liftoff method to form a 200nm thick SiON pattern as a sealing layer 9 (FIG. 11 (f)). 最後に、フォトリソグラフィおよびエッチング法によって、ドレイン電極5、ソース電極4として50nm厚のITOパターンを形成した(図11(g))。 Finally, by photolithography and etching, the drain electrode 5 was formed an ITO pattern of 50nm thickness as the source electrode 4 (FIG. 11 (g)).
こうして作製したインバータに15Vの電源を印加した場合に、図19と似た入出力特性が得られた。 Thus in the case of applying a power of 15V to produce the inverter, input and output characteristics similar to FIG. 19 were obtained.

本発明の実施例3として、図3の論理回路を作製する方法を、図12を用いて説明する。 Example 3 of the present invention, a method of making a logic circuit of FIG. 3 will be described with reference to FIG. 12. 絶縁基板1としてPENを用い、Alを全面に30nm成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極2を形成した。 With PEN as the insulating substrate 1, and 30nm deposited Al on the entire surface to form a gate electrode 2 photolithography, by wet etching. そして、フォトリソグラフィによって、ゲート開口予定部にレジストパターンを形成した(図12(a))。 Then, by photolithography, a resist pattern was formed in the gate opening scheduled portion (FIG. 12 (a)). 次に、ゲート絶縁膜3としてSiONを500nm、酸化物半導体6としてInGaZnOを50nm連続スパッタ成膜した(図12(b))。 Next, 500 nm, a SiON gate insulating film 3 and 50nm continuous sputtering the InGaZnO as the oxide semiconductor 6 (FIG. 12 (b)). そして、剥離液に浸けることでレジストを除去し、ゲート開口部を形成した(図12(c))。 Then, the resist is removed by dipping in a stripping solution to form a gate opening (Fig. 12 (c)). さらに全面にレジストを塗布し、半導体パターンだけでなくゲート絶縁膜開口部にもレジストを残すパターン6Rを形成し(図12(d))、ウェットエッチングによって酸化物半導体をパターニングした(図12(e))。 The resist is applied on the entire surface, also forming a pattern 6R leaving the resist in the gate insulating film opening not only semiconductor pattern (FIG. 12 (d)), was patterned oxide semiconductor by wet etching (FIG. 12 (e )).

次に、リフトオフ法によって、封止層9として200nm厚のSiONパターンを形成した(図12(f))。 Then, by a liftoff method to form a 200nm thick SiON pattern as a sealing layer 9 (FIG. 12 (f)). 最後に、フォトリソグラフィおよびエッチング法によって、ドレイン電極5、ソース電極4として50nm厚のITOパターンを形成した(図12(g))。 Finally, by photolithography and etching, the drain electrode 5 was formed an ITO pattern of 50nm thickness as the source electrode 4 (FIG. 12 (g)).
こうして作製したインバータに15Vの電源を印加した場合に、図19と似た入出力特性が得られた。 Thus in the case of applying a power of 15V to produce the inverter, input and output characteristics similar to FIG. 19 were obtained.

本発明の実施例4として、図4のTFTを作製する方法を、図13を用いて説明する。 Example 4 of the present invention, a method for manufacturing a TFT of FIG. 4, will be described with reference to FIG. 13. 絶縁基板1としてPENを用い、Alを全面に30nm成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極2、ゲート配線2´、キャパシタ電極10、キャパシタ配線10´を形成した(図13(a))。 With PEN as the insulating substrate 1, and 30nm deposited Al on the entire surface, photolithography, the gate electrode 2 by wet etching, a gate wiring 2 ', the capacitor electrode 10, and a capacitor wiring 10' (FIG. 13 (a)) . 次に、ゲート絶縁膜3としてSiONを500nmスパッタし(図13(b))、さらに酸化物半導体6としてInGaZnOを50nmスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした(図13(c))。 Then 500nm sputtered SiON as gate insulating film 3 (FIG. 13 (b)), further InGaZnO was 50nm sputtering as the oxide semiconductor 6 was patterned oxide semiconductor by photolithography and wet etching (FIG. 13 (c)).

次に、リフトオフ法によって、ドレイン電極5、ソース電極4としてITOパターンを100nm形成した(図13(d))。 Then, by a lift-off method, the drain electrode 5, an ITO pattern was 100nm formed as a source electrode 4 (FIG. 13 (d)). 最後に、リフトオフ法によって、封止層9として200nm厚のSiONパターンを形成した(図13(e))。 Finally, by a lift-off method, thereby forming a 200nm thick SiON pattern as a sealing layer 9 (FIG. 13 (e)).
こうして作製したTFTアレイと、対向電極(ITO)14/対向基板13の間にゲストホスト液晶15を封入して、図20のモノクロの液晶ディスプレイとし、正常に表示できることを確認した。 A TFT array fabricated in this way, by sealing the guest host liquid crystal 15 between the counter electrode (ITO) 14 / counter substrate 13, a monochrome liquid crystal display of FIG. 20, it was confirmed that can successfully display.

本発明の実施例5として、図5のTFTを作製する方法を、図14を用いて説明する。 As the fifth embodiment of the present invention, a method for manufacturing a TFT of FIG. 5 will be described with reference to FIG. 14. 絶縁基板1としてPENを用い、Alを全面に30nm成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極2、ゲート配線2´、キャパシタ電極10、キャパシタ配線10´を形成した(図14(a))。 With PEN as the insulating substrate 1, and 30nm deposited Al on the entire surface, photolithography, the gate electrode 2 by wet etching, a gate wiring 2 ', the capacitor electrode 10, and a capacitor wiring 10' (FIG. 14 (a)) . 次に、ゲート絶縁膜3としてSiONを500nmスパッタし(図14(b))、さらに酸化物半導体6としてInGaZnOを50nmスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした(図14(c))。 Then 500nm sputtered SiON as gate insulating film 3 (FIG. 14 (b)), further InGaZnO was 50nm sputtering as the oxide semiconductor 6 was patterned oxide semiconductor by photolithography and wet etching (FIG. 14 (c)).

次に、リフトオフ法によって、封止層9として200nm厚のSiONパターンを形成した(図14(d))。 Then, by a liftoff method to form a 200nm thick SiON pattern as a sealing layer 9 (FIG. 14 (d)). 最後に、フォトリソグラフィおよびエッチング法によって、ドレイン電極5、ソース電極4としてITOパターンを100nm形成した(図14(e))。 Finally, by photolithography and etching, the drain electrode 5, an ITO pattern was 100nm formed as a source electrode 4 (FIG. 14 (e)).
こうして作製したTFTアレイと、対向電極(ITO)14/対向基板13の間にゲストホスト液晶15を封入して、図20のようなモノクロの液晶ディスプレイとし、正常に表示できることを確認した。 A TFT array fabricated in this way, by sealing the guest host liquid crystal 15 between the counter electrode (ITO) 14 / counter substrate 13, a monochrome liquid crystal display as shown in FIG. 20, it was confirmed that can successfully display.

本発明の実施例6として、図6のTFTを作製する方法を、図15を用いて説明する。 As an example 6 of the present invention, a method for manufacturing a TFT of FIG. 6 will be described with reference to FIG. 15. 絶縁基板1としてPENを用い、Alを全面に30nm成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極2、ゲート配線2´、キャパシタ電極10、キャパシタ配線10´を形成した(図15(a))。 With PEN as the insulating substrate 1, and 30nm deposited Al on the entire surface, photolithography, the gate electrode 2 by wet etching, a gate wiring 2 ', the capacitor electrode 10, and a capacitor wiring 10' (FIG. 15 (a)) . 次に、ゲート絶縁膜3としてSiONを500nmスパッタし(図15(b))、さらに酸化物半導体6としてInGaZnOを50nmスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした(図15(c))。 Then 500nm sputtered SiON as gate insulating film 3 (FIG. 15 (b)), further InGaZnO was 50nm sputtering as the oxide semiconductor 6 was patterned oxide semiconductor by photolithography and wet etching (FIG. 15 (c)).

次に、リフトオフ法によって、封止層9として200nm厚のSiONパターンを形成した(図15(d))。 Then, by a liftoff method to form a 200nm thick SiON pattern as a sealing layer 9 (FIG. 15 (d)). 最後に、フォトリソグラフィおよびエッチング法によって、ドレイン電極5、ソース電極4としてITOパターンを100nm形成した(図15(e))。 Finally, by photolithography and etching, the drain electrode 5, an ITO pattern was 100nm formed as a source electrode 4 (FIG. 15 (e)).
こうして作製したTFTアレイと、対向電極(ITO)14/対向基板13の間にゲストホスト液晶15を封入して、図20のようなモノクロの液晶ディスプレイとし、正常に表示できることを確認した。 A TFT array fabricated in this way, by sealing the guest host liquid crystal 15 between the counter electrode (ITO) 14 / counter substrate 13, a monochrome liquid crystal display as shown in FIG. 20, it was confirmed that can successfully display.

本発明の実施例7として、図7のTFTを作製する方法を、図16を用いて説明する。 As an example 7 of the present invention, a method for manufacturing a TFT of FIG. 7 will be described with reference to FIG. 16. 絶縁基板1としてPENを用い、Alを全面に30nm成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極2を形成した(図16(a))。 With PEN as the insulating substrate 1, and 30nm deposited Al on the entire surface to form a gate electrode 2 photolithography, by wet etching (FIG. 16 (a)). 次に、ゲート絶縁膜3としてSiONを500nmスパッタし(図16(b))、さらに酸化物半導体6としてInGaZnOを200nmスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした(図16(c))。 Then 500nm sputtered SiON as gate insulating film 3 (FIG. 16 (b)), further InGaZnO was 200nm sputtering as the oxide semiconductor 6 was patterned oxide semiconductor by photolithography and wet etching (FIG. 16 (c)).

次に、リフトオフ法によって、ドレイン電極5、ソース電極4としてITOパターンを50nm形成した(図16(d))。 Then, by a lift-off method, the drain electrode 5 and the ITO pattern 50nm formed as a source electrode 4 (FIG. 16 (d)). そして、リフトオフ法によって、封止層9として200nmのSiONパターンを形成した(図16(e))。 Then, by a lift-off method to form a 200nm of SiON pattern as a sealing layer 9 (FIG. 16 (e)). さらに、感光性のアクリル膜を20um塗布し、露光・現像によって層間絶縁膜7を形成した(図16(f))。 Further, a photosensitive acrylic film 20um applied to form an interlayer insulating film 7 by exposure and development (FIG. 16 (f)). 最後に、Agペーストをスクリーン印刷し、100°Cで焼成することにより、上部画素電極12を形成した(図16(g))。 Finally, the Ag paste is screen printed and baked at 100 ° C, to form the upper pixel electrode 12 (FIG. 16 (g)).
こうして作製したTFTアレイと、接着剤18/電気泳動カプセル16/対向電極(ITO)14/対向基板13を貼合せることにより図21の電子ペーパーを作製し、正常に表示できることを確認した。 Thus a TFT array fabricated, to prepare electronic paper in FIG 21 by combining sticking the adhesive 18 / electrophoretic capsules 16 / counter electrode (ITO) 14 / counter substrate 13, it was confirmed that can successfully display.

本発明の実施例8として、図8のTFTを作製する方法を、図17を用いて説明する。 As an eighth embodiment of the present invention, a method for manufacturing a TFT of FIG. 8, it will be described with reference to FIG. 17. 絶縁基板1としてPENを用い、Alを全面に30nm成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極2を形成した(図17(a))。 With PEN as the insulating substrate 1, and 30nm deposited Al on the entire surface to form a gate electrode 2 photolithography, by wet etching (FIG. 17 (a)). 次に、ゲート絶縁膜3としてSiONを500nmスパッタし(図17(b))、さらに酸化物半導体6としてInGaZnOを200nmスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした(図17(c))。 Then 500nm sputtered SiON as gate insulating film 3 (FIG. 17 (b)), further InGaZnO was 200nm sputtering as the oxide semiconductor 6 was patterned oxide semiconductor by photolithography and wet etching (FIG. 17 (c)).

次に、リフトオフ法によって、封止層9として200nmのSiONパターンを形成した(図17(d))。 Then, by a liftoff method to form a 200nm of SiON pattern as a sealing layer 9 (FIG. 17 (d)). そして、フォトリソグラフィおよびエッチング法によって、ドレイン電極5、ソース電極4としてITOパターンを50nm形成した(図17(e))。 Then, by photolithography and etching, the drain electrode 5 and the ITO pattern 50nm formed as a source electrode 4 (FIG. 17 (e)). さらに、感光性のアクリル膜を20um塗布し、露光・現像によって層間絶縁膜7を形成した(図17(f))。 Further, a photosensitive acrylic film 20um applied to form an interlayer insulating film 7 by exposure and development (FIG. 17 (f)). 最後に、Agペーストをスクリーン印刷し、100°Cで焼成することにより、上部画素電極12を形成した(図17(g))。 Finally, the Ag paste is screen printed and baked at 100 ° C, to form the upper pixel electrode 12 (FIG. 17 (g)).

こうして作製したTFTアレイと、接着剤18/電気泳動カプセル16/対向電極(ITO)14/対向基板13を貼合せることにより図21のような電子ペーパーを作製し、正常に表示できることを確認した。 Thus a TFT array fabricated, to prepare electronic paper as shown in FIG. 21 by combining sticking the adhesive 18 / electrophoretic capsules 16 / counter electrode (ITO) 14 / counter substrate 13, it was confirmed that can successfully display.

本発明の実施例として、図9のTFTを作製する方法を、図18を用いて説明する。 As an example of the present invention, a method for manufacturing a TFT of FIG. 9 will be described with reference to FIG. 18. 絶縁基板1としてPENを用い、Alを全面に30nm成膜し、フォトリソグラフィ、ウェットエッチングによってゲート電極2を形成した(図18(a))。 With PEN as the insulating substrate 1, and 30nm deposited Al on the entire surface to form a gate electrode 2 photolithography, by wet etching (FIG. 18 (a)). 次に、ゲート絶縁膜3としてSiONを500nmスパッタし(図18(b))、さらに酸化物半導体6としてInGaZnOを200nmスパッタ成膜し、フォトリソグラフィおよびウェットエッチングによって酸化物半導体をパターニングした(図18(c))。 Then 500nm sputtered SiON as gate insulating film 3 (FIG. 18 (b)), further InGaZnO was 200nm sputtering as the oxide semiconductor 6 was patterned oxide semiconductor by photolithography and wet etching (FIG. 18 (c)).

次に、リフトオフ法によって、封止層9として200nmのSiONパターンを形成した(図18(d))。 Then, by a liftoff method to form a 200nm of SiON pattern as a sealing layer 9 (FIG. 18 (d)). そして、フォトリソグラフィおよびエッチング法によって、ドレイン電極5、ソース電極4としてITOパターンを50nm形成した(図18(e))。 Then, by photolithography and etching, the drain electrode 5, an ITO pattern was 50nm formed as a source electrode 4 (FIG. 18 (e)). さらに、感光性のアクリル膜を20um塗布し、露光・現像によって層間絶縁膜7を形成した(図18(f))。 Further, a photosensitive acrylic film 20um applied to form an interlayer insulating film 7 by exposure and development (FIG. 18 (f)). 最後に、Agペーストをスクリーン印刷し、100°Cで焼成することにより、上部画素電極12を形成した(図18(g))。 Finally, the Ag paste is screen printed and baked at 100 ° C, to form the upper pixel electrode 12 (FIG. 18 (g)).

こうして作製したTFTアレイと、接着剤18/電気泳動カプセル16/対向電極(ITO)14/対向基板13を貼合せることにより図21のような電子ペーパーを作製し、正常に表示できることを確認した。 Thus a TFT array fabricated, to prepare electronic paper as shown in FIG. 21 by combining sticking the adhesive 18 / electrophoretic capsules 16 / counter electrode (ITO) 14 / counter substrate 13, it was confirmed that can successfully display.

以下は、封止層9の効果について調べた。 The following were examined for the effect of the sealing layer 9. 封止層9としてSiONの反応性スパッタ(全流量に対するO2流量比5%)を用いた場合、その上に感光性のアクリル樹脂を塗布しても、TFTのしきい値の変化は±2V以内であった。 When using reactive sputtering of SiON (5% O2 flow ratio to the total flow rate) as the sealing layer 9, be coated with a photosensitive acrylic resin thereon, a change in threshold value of a TFT is within ± 2V Met. なお、SiON反応性スパッタの条件は、圧力0.5Pa、Ar流量38sccm、O2流量2sccm、電力300W、膜厚200nmであった。 The conditions of the SiON reactive sputtering, pressure 0.5 Pa, Ar flow rate 38 sccm, O2 flow rate 2 sccm, power 300 W, and a film thickness of 200 nm.

封止層9としてSiONの反応性スパッタ(全流量に対するO2流量比10%)を用いた場合、その上に感光性のアクリル樹脂を塗布しても、TFTのしきい値の変化は±2V以内であった。 When using reactive sputtering of SiON (10% O2 flow rate ratio to the total flow rate) as the sealing layer 9, be coated with a photosensitive acrylic resin thereon, a change in threshold value of a TFT is within ± 2V Met. なお、SiON反応性スパッタの条件は、圧力0.5Pa、Ar流量36sccm、O2流量4sccm、電力300W、膜厚200nmであった。 The conditions of the SiON reactive sputtering, pressure 0.5 Pa, Ar flow rate 36 sccm, O2 flow 4 sccm, power 300 W, and a film thickness of 200 nm.

封止層9としてSiONの反応性スパッタ(全流量に対するO2流量比20%)を用いた場合、その上に感光性のアクリル樹脂を塗布しても、TFTのしきい値の変化は±2V以内であった。 When using reactive sputtering of SiON (20% O2 flow rate ratio to the total flow rate) as the sealing layer 9, be coated with a photosensitive acrylic resin thereon, a change in threshold value of a TFT is within ± 2V Met. なお、SiON反応性スパッタの条件は、圧力0.5Pa、Ar流量32sccm、O2流量8sccm、電力300W、膜厚200nmであった。 The conditions of the SiON reactive sputtering, pressure 0.5 Pa, Ar flow rate 32 sccm, O2 flow rate 8 sccm, power 300 W, and a film thickness of 200 nm.

封止層9としてフッ素化樹脂であるサイトップ(旭硝子株式会社製)を用いた場合、その上に感光性のアクリル樹脂を塗布しても、TFTのしきい値の変化は±2V以内であった。 When using Cytop is a fluorinated resin (manufactured by Asahi Glass Co., Ltd.) as a sealing layer 9, be coated with a photosensitive acrylic resin thereon, a change in the threshold of the TFT was within ± 2V It was.

次に比較例について説明する。 Next a comparative example will be described.
(比較例1) (Comparative Example 1)
封止層9なしの場合、その上に感光性のアクリル樹脂を塗布した場合の、TFTのしきい値の変化は−30Vであった。 If without sealing layer 9, in the case of applying a photosensitive acrylic resin thereon, a change in threshold value of a TFT was -30 V.

(比較例2) (Comparative Example 2)
封止層9としてSiNのスパッタを用いた場合、成膜後に封止層9が剥がれてしまった。 When using the sputtering of SiN as the sealing layer 9, a sealing layer 9 it had peeled off after the film formation. 封止層9内の応力が大きかったためと思われる。 Stress of the sealing layer 9 is probably because was great. なお、SiNスパッタの条件は、圧力0.5Pa、Ar流量40sccm、電力300W、膜厚200nmであった。 The conditions of the SiN sputtering, pressure 0.5 Pa, Ar flow rate 40 sccm, power 300 W, and a film thickness of 200 nm.

本発明の第1の実施の形態に係る薄膜トランジスタの一例を示す平面図および断面図である。 An example of a thin film transistor according to the first embodiment of the present invention is a plan view and a cross-sectional view illustrating. 本発明の第1の実施の形態に係る薄膜トランジスタの他の例を示す平面図および断面図である。 It is a plan view and a cross-sectional view showing another example of a thin film transistor according to a first embodiment of the present invention. 本発明の第1の実施の形態に係る薄膜トランジスタのされに他の例を示す平面図および断面図である。 To be a thin film transistor according to the first embodiment of the present invention is a plan view and a cross-sectional view showing another example. 本発明の第2の実施の形態に係る薄膜トランジスタの一例を示す平面図および断面図である。 An example of a thin film transistor according to a second embodiment of the present invention is a plan view and a cross-sectional view illustrating. 本発明の第2の実施の形態に係る薄膜トランジスタの他の例を示す平面図および断面図である。 It is a plan view and a cross-sectional view showing another example of a thin film transistor according to a second embodiment of the present invention. 本発明の第2の実施の形態に係る薄膜トランジスタのさらに他の例を示す平面図および断面図である。 It is a plan view and a cross-sectional view showing still another example of a thin film transistor according to a second embodiment of the present invention. 本発明の第3の実施の形態に係る薄膜トランジスタの一例を示す平面図および断面図である。 An example of a thin film transistor according to a third embodiment of the present invention is a plan view and a cross-sectional view illustrating. 本発明の第3の実施の形態に係る薄膜トランジスタの他の例を示す平面図および断面図である。 It is a plan view and a cross-sectional view showing another example of a thin film transistor according to a third embodiment of the present invention. 本発明の第3の実施の形態に係る薄膜トランジスタのさらに他の例を示す平面図および断面図である。 It is a plan view and a cross-sectional view showing still another example of a thin film transistor according to a third embodiment of the present invention. 図1に示す薄膜トランジスタの製造工程の一例を示す断面図である。 Is a sectional view showing an example of a manufacturing process of the thin film transistor shown in FIG. 図2に示す薄膜トランジスタの製造工程の一例を示す断面図である。 It is a cross-sectional view showing an example of a manufacturing process of a thin film transistor shown in FIG. 図3に示す薄膜トランジスタの製造工程の一例を示す断面図である。 Is a sectional view showing an example of a manufacturing process of the thin film transistor shown in FIG. 図4に示す薄膜トランジスタの製造工程の一例を示す断面図である。 It is a cross-sectional view showing an example of a manufacturing process of a thin film transistor shown in FIG. 図5に示す薄膜トランジスタの製造工程の一例を示す断面図である。 Is a sectional view showing an example of a manufacturing process of the thin film transistor shown in FIG. 図6に示す薄膜トランジスタの製造工程の一例を示す断面図である。 Is a sectional view showing an example of a manufacturing process of the thin film transistor shown in FIG. 図7に示す薄膜トランジスタの製造工程の一例を示す断面図である。 It is a cross-sectional view showing an example of a manufacturing process of a thin film transistor shown in FIG. 図8に示す薄膜トランジスタの製造工程の一例を示す断面図である。 Is a sectional view showing an example of a manufacturing process of the thin film transistor shown in FIG. 図9に示す薄膜トランジスタの製造工程の一例を示す断面図である。 Is a sectional view showing an example of a manufacturing process of the thin film transistor shown in FIG. 本発明の実施例1に係るインバータの動作特性を示す説明図である。 Is an explanatory diagram showing the operation characteristics of the inverter according to the first embodiment of the present invention. 本発明の実施例2に係る液晶ディスプレイの例を示す断面図である。 Is a cross-sectional view showing an example of a liquid crystal display according to the second embodiment of the present invention. 本発明の実施例3に係る電子ペーパーの例を示す断面図である。 Is a cross-sectional view showing an example of an electronic paper according to a third embodiment of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

1……絶縁基板、2……ゲート電極、2´……ゲート配線、3……ゲート絶縁膜、3A……ゲート絶縁膜開口部、3AR……ゲート絶縁膜開口予定部のレジスト、4……ソース電極、5……ドレイン電極、5´……ドレイン配線、6……酸化物半導体パターン、6L……酸化物半導体層、6R……酸化物半導体パターニング用レジスト、7……層間絶縁膜、7A……層間絶縁膜開口部、8……画素電極、9……封止層、9A……封止層開口部、10……キャパシタ電極、10´……キャパシタ配線、12……上部画素電極、13……対向基板、14……対向電極、15……液晶、16……電気泳動カプセル、17……ブラックマトリクス、18……接着剤、21……電源電極、22……GND電極、23……入力電極、24……出力電極。 1 ...... insulating substrate, 2 ...... gate electrode, 2'...... gate lines, 3 ...... gate insulating film, 3A ...... gate insulating film opening, 3AR ...... gate insulating film opening scheduled portion of the resist, 4 ...... source electrode, 5 ...... drain electrode, 5'...... drain wiring, 6 ...... oxide semiconductor pattern, 6L ...... oxide semiconductor layer, 6R ...... oxide semiconductor patterning resist, 7 ...... interlayer insulating film, 7A ...... interlayer insulating film opening, 8 ...... pixel electrode, 9 ...... sealing layer, 9A ...... sealing the opening, 10 ...... capacitor electrode 10 '...... capacitor wiring, 12 ...... upper pixel electrode, 13 ...... counter substrate 14 ...... counter electrode 15 ...... crystal, 16 ...... electrophoretic capsules, 17 ...... black matrix 18 ...... adhesive, 21 ...... power electrode, 22 ...... GND electrode, 23 ... ... input electrode, 24 ...... output electrode.

Claims (8)

  1. 絶縁基板上にゲート電極を形成する工程と、ゲート絶縁膜開口予定部にレジストパターンを形成する工程と、ゲート絶縁膜と酸化物半導体を成膜する工程と、ゲート絶縁膜開口予定部のレジストを除去してゲート絶縁膜に開口部を形成する工程と、前記開口部の形成前もしくは形成後に酸化物半導体をパターニングする工程と、ドレイン電極及びソース電極を形成する工程と、前記ドレイン電極及びソース電極の形成前もしくは形成後に封止層を形成する工程とを有し、 Forming a gate electrode on an insulating substrate, forming a resist pattern on the gate insulating film opening scheduled portion, a step of forming the oxide semiconductor and the gate insulating film, a resist of the gate insulating film opening portion to be forming an opening in the gate insulating film is removed, a step of patterning the oxide semiconductor after forming before or formation of the opening, and forming a drain electrode and a source electrode, the drain electrode and the source electrode and forming a sealing layer after previous formation or formation,
    前記酸化物半導体をパターニングする際に、ゲート絶縁膜開口部近傍をエッチングしないことにより、開口部内のゲート電極がエッチャントにさらされないようにする、 When patterning the oxide semiconductor, by not etching the gate insulating film near the opening, the gate electrode in the opening is not exposed to an etchant,
    ことを特徴とする薄膜トランジスタの製造方法。 A method of manufacturing the thin film transistor, characterized in that.
  2. 絶縁基板上にゲート電極を形成する工程と、ゲート絶縁膜を形成する工程と、酸化物半導体パターンを形成する工程と、ドレイン電極及びソース電極を形成する工程と、前記ドレイン電極及びソース電極の形成前もしくは形成後に封止層を形成する工程とを有し、前記封止層を形成する工程が、反応性スパッタであることを特徴とする薄膜トランジスタの製造方法。 Formation of a step of forming a gate electrode on an insulating substrate, forming a gate insulating film, forming an oxide semiconductor pattern, and forming a drain electrode and a source electrode, the drain electrode and the source electrode and forming a sealing layer after before or formation, the step of forming the sealing layer is, the method of manufacturing the thin film transistor which is a reactive sputtering.
  3. 前記封止層を形成する工程が、SiN焼結体をターゲットとした反応性スパッタであることを特徴とする請求項記載の薄膜トランジスタの製造方法。 Wherein the step of forming the sealing layer is a thin film transistor manufacturing method according to claim 2, characterized in that the SiN sintered body is a reactive sputtering targeting.
  4. 絶縁基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたドレイン電極、ソース電極とを有し、少なくとも前記ドレイン電極とソース電極の間隙部分に酸化物半導体パターンが配置されている薄膜トランジスタを用いた薄膜トランジスタディスプレイであって、 A gate electrode formed on an insulating substrate, wherein a gate insulating film formed on the gate electrode, the gate insulating film being arranged on a drain electrode, a source electrode, at least the drain electrode and the source electrode a thin film transistor display using a thin film transistor in the gap portion oxide semiconductor pattern is disposed,
    前記薄膜トランジスタは前記酸化物半導体パターン上に封止層を設け、 The thin film transistor of the sealing layer provided on the oxide semiconductor pattern,
    前記酸化物半導体パターンがInGaZnOであり、 Wherein the oxide semiconductor pattern Ri InGaZnO der,
    前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも画素電極上には封止層を有しない The gate electrode and the same layer, a gate connected wiring and the gate electrode, a capacitor electrode, and a capacitor wiring connected to the capacitor electrode, the drain electrode, on the same layer as the source electrode, which is connected to the drain electrode drain wire, and has a pixel electrode connected to the source electrode, having no sealing layer on at least the pixel electrode
    ことを特徴とする薄膜トランジスタディスプレイ。 TFT display, characterized in that.
  5. 前記薄膜トランジスタの封止層が無機絶縁膜であることを特徴とする請求項記載の薄膜トランジスタディスプレイ。 TFT display of claim 4, wherein the sealing layer of the thin film transistor is an inorganic insulating film.
  6. 絶縁基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたドレイン電極、ソース電極とを有し、少なくとも前記ドレイン電極とソース電極の間隙部分に酸化物半導体パターンが配置されている薄膜トランジスタを用いた薄膜トランジスタディスプレイであって、 A gate electrode formed on an insulating substrate, wherein a gate insulating film formed on the gate electrode, the gate insulating film being arranged on a drain electrode, a source electrode, at least the drain electrode and the source electrode a thin film transistor display using a thin film transistor in the gap portion oxide semiconductor pattern is disposed,
    前記薄膜トランジスタは前記酸化物半導体パターン上に封止層を設け、 The thin film transistor of the sealing layer provided on the oxide semiconductor pattern,
    前記薄膜トランジスタの封止層が酸化窒化シリコンであり、 Ri sealing layer is silicon oxynitride der of the thin film transistor,
    前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも画素電極上には封止層を有しない The gate electrode and the same layer, a gate connected wiring and the gate electrode, a capacitor electrode, and a capacitor wiring connected to the capacitor electrode, the drain electrode, on the same layer as the source electrode, which is connected to the drain electrode drain wire, and has a pixel electrode connected to the source electrode, having no sealing layer on at least the pixel electrode
    ことを特徴とする薄膜トランジスタディスプレイ。 TFT display, characterized in that.
  7. 前記薄膜トランジスタの封止層がフッ素化樹脂であることを特徴とする請求項記載の薄膜トランジスタディスプレイ。 TFT display of claim 4, wherein the sealing layer of the thin film transistor is a fluorinated resin.
  8. 前記ゲート電極と同一層に、ゲート電極と接続されたゲート配線、キャパシタ電極、及びキャパシタ電極と接続されたキャパシタ配線を有し、前記ドレイン電極、ソース電極と同一層に、ドレイン電極と接続されたドレイン配線、及びソース電極に接続された画素電極を有し、少なくとも酸化物半導体パターン上に封止層を有するとともに、前記封止層上に、画素電極部に開口を有する層間絶縁膜を有し、前記層間絶縁膜上に、前記開口部で画素電極と接続された上部画素電極を有することを特徴とする請求項4〜7のいずれか1項記載の薄膜トランジスタディスプレイ。 The gate electrode and the same layer, a gate connected wiring and the gate electrode, a capacitor electrode, and a capacitor wiring connected to the capacitor electrode, the drain electrode, on the same layer as the source electrode, which is connected to the drain electrode drain wire, and has a pixel electrode connected to the source electrode, and having a sealing layer on at least the oxide semiconductor pattern, the sealing layer has an interlayer insulating film having an opening on the pixel electrode portion the on the interlayer insulating film, a thin film transistor display of any one of claims 4-7, characterized in that it comprises an upper pixel electrode connected to the pixel electrode in the opening.
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101412761B1 (en) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 Thin film transistor array substrate and method of fabricating the same
JP2009302352A (en) * 2008-06-13 2009-12-24 Brother Ind Ltd Oxide thin film transistor and method for manufacturing the same
JP5430248B2 (en) 2008-06-24 2014-02-26 富士フイルム株式会社 Thin film field effect transistor and a display device
TWI450399B (en) 2008-07-31 2014-08-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
CN103928476A (en) * 2008-10-03 2014-07-16 株式会社半导体能源研究所 Display Device And Method For Manufacturing The Same
EP2172977A1 (en) * 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101579050B1 (en) * 2008-10-03 2015-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Display device
JP5361651B2 (en) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5442234B2 (en) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 Semiconductor device and a display device
KR101259727B1 (en) * 2008-10-24 2013-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
KR101634411B1 (en) * 2008-10-31 2016-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Driver circuit, display device and electronic device
KR101631454B1 (en) * 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Logic circuit
JP5587592B2 (en) * 2008-11-07 2014-09-10 株式会社半導体エネルギー研究所 Semiconductor device
JP5587591B2 (en) * 2008-11-07 2014-09-10 株式会社半導体エネルギー研究所 Semiconductor device
JP5375058B2 (en) * 2008-12-08 2013-12-25 凸版印刷株式会社 Thin film transistor array and a manufacturing method thereof
TWI501319B (en) * 2008-12-26 2015-09-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US8174021B2 (en) * 2009-02-06 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP2406826B1 (en) 2009-03-12 2017-08-23 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
TWI511288B (en) * 2009-03-27 2015-12-01 Semiconductor Energy Lab Semiconductor device
JP2010263182A (en) * 2009-04-10 2010-11-18 Toppan Printing Co Ltd Thin film transistor, and image display unit
KR101842182B1 (en) * 2009-05-01 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
KR101929726B1 (en) * 2009-07-18 2018-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing semiconductor device
TWI604594B (en) * 2009-08-07 2017-11-01 Semiconductor Energy Lab Semiconductor device and phone, watch, and display device comprising the same
KR101801956B1 (en) 2009-09-16 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Light-emitting device and manufacturing method thereof
KR101890096B1 (en) * 2009-09-24 2018-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Driver circuit, display device including the driver circuit, and electronic appliance including the display device
KR101788538B1 (en) 2009-09-24 2017-10-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Display device
WO2011048959A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP2491585A4 (en) * 2009-10-21 2015-09-02 Semiconductor Energy Lab Semiconductor device
KR101751560B1 (en) * 2009-11-13 2017-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
WO2011105184A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011108381A1 (en) 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101850926B1 (en) 2010-04-09 2018-04-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
KR101877377B1 (en) 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Manufacturing method of semiconductor device
US9496405B2 (en) 2010-05-20 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device including step of adding cation to oxide semiconductor layer
KR20110133251A (en) 2010-06-04 2011-12-12 삼성전자주식회사 Thin film transistor array panel and manufacturing method of the same
US8642380B2 (en) 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5729055B2 (en) * 2011-03-18 2015-06-03 株式会社リコー Field effect transistor, a display device, image display device, and systems
JP6076612B2 (en) 2012-04-17 2017-02-08 株式会社半導体エネルギー研究所 Semiconductor device
JP6001308B2 (en) 2012-04-17 2016-10-05 株式会社半導体エネルギー研究所 Semiconductor device
JP2013229453A (en) * 2012-04-26 2013-11-07 Sony Corp Semiconductor device, display device, and method of manufacturing semiconductor device
KR101463032B1 (en) * 2014-02-05 2014-11-19 삼성디스플레이 주식회사 Thin film transistor array substrate and method of fabricating the same
WO2015136412A1 (en) 2014-03-14 2015-09-17 Semiconductor Energy Laboratory Co., Ltd. Circuit system
JP6468770B2 (en) * 2014-09-17 2019-02-13 公立大学法人大阪府立大学 Thin film transistor and manufacturing method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4542659B2 (en) * 2000-03-07 2010-09-15 出光興産株式会社 Active drive type organic el display device and manufacturing method thereof
JP4090716B2 (en) * 2001-09-10 2008-05-28 シャープ株式会社 Thin film transistor and a matrix display device
TWI270919B (en) * 2002-04-15 2007-01-11 Semiconductor Energy Lab Display device and method of fabricating the same
JP4483235B2 (en) * 2003-09-01 2010-06-16 カシオ計算機株式会社 Method for producing a transistor array substrate and the transistor array substrate
JP2005354035A (en) * 2004-05-14 2005-12-22 Toppan Printing Co Ltd Forming method of semiconductor device
JP4529571B2 (en) * 2004-07-26 2010-08-25 三菱化学株式会社 Field-effect transistor

Also Published As

Publication number Publication date
JP2007299913A (en) 2007-11-15

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