JP5128172B2 - A method for manufacturing a semiconductor device - Google Patents

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幸恵 鈴木
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佳寿子 池田
好文 棚田
修平 高橋
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株式会社半導体エネルギー研究所
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本発明は、半導体装置およびその作製方法に関し、特に異なる半導体素子の半導体層が分離された半導体装置及びその作製方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, a semiconductor device and a manufacturing method thereof semiconductor layer particularly different semiconductor elements are separated.

半導体層が分離された半導体素子の代表例として、図24に一般的な薄膜トランジスタの上面図及び断面図を示す。 As a typical example of a semiconductor device in which a semiconductor layer is separated, a top view and a cross-sectional view of a typical thin film transistor in FIG. 24. 図24(A)は、薄膜トランジスタの上面図を示し、図24(B)は図24(A)のA1−B1の断面図を示し、図24(C)は図24(A)のA2−B2の断面図を示し、図24(D)は図24(C)の半導体層32の端部25の拡大図を示す。 FIG. 24 (A) shows a top view of a thin film transistor, FIG. 24 (B) shows a sectional view of the A1-B1 of FIG. 24 (A), FIG. 24 (C) is A2-B2 in FIG. 24 (A) It shows a cross-sectional view, FIG. 24 (D) shows an enlarged view of an end portion 25 of the semiconductor layer 32 in FIG. 24 (C). 図24(B)乃至(D)に示すように、薄膜トランジスタは、基板30上に、下地膜として機能する絶縁層31が形成され、絶縁層31上に、チャネル形成領域32a、ソース領域及びドレイン領域として機能する高濃度不純物領域32b、32cを有する半導体層32が形成され、半導体層32及び絶縁層31上にゲート絶縁膜として機能する絶縁層33が形成され、絶縁層33上にゲート電極として機能する導電層34が形成される。 As shown in FIG. 24 (B) to (D), the thin film transistor includes, over a substrate 30, an insulating layer 31 functioning as a base film is formed on the insulating layer 31, a channel formation region 32a, a source region and a drain region the high concentration impurity regions 32b which functions as the semiconductor layer 32 is formed with 32c, the semiconductor layer 32 and the insulating layer 33 functioning as a gate insulating film over the insulating layer 31 is formed, functions as a gate electrode on the insulating layer 33 conductive layer 34 is formed.

図24に示した薄膜トランジスタを作製する工程において、選択的にエッチングされた半導体層32上にゲート絶縁膜として機能する絶縁層33を形成する場合、半導体層32の端部25において絶縁層33の被覆性が低下する。 In the process of manufacturing the thin film transistor shown in FIG. 24, selectively in the case of forming the insulating layer 33 functioning as a gate insulating film over the etched semiconductor layer 32, covering the insulating layer 33 at the end portion 25 of the semiconductor layer 32 sex is reduced. 絶縁層33の膜厚が薄くなった部分においては、ゲート電圧の電界強度が強くなり、ゲート電圧に対するストレスが強くなるため、薄膜トランジスタの耐圧や信頼性に悪影響を与えていた。 In the portion where the film thickness of the insulating layer 33 is thinned, the electric field intensity of the gate voltage becomes strong, because the stress on the gate voltage is increased, had a negative impact on the breakdown voltage and reliability of the thin film transistor.

また、半導体層32の端部25には、基板及び各薄膜の応力が集中するため、素子特性の変動を引き起こす問題となっていた。 Further, the end portion 25 of the semiconductor layer 32, since the substrate and the stress of each film are concentrated, has been a problem of causing variation in the element characteristics.

この半導体層32の端部の段差に起因するゲート絶縁膜の被覆性の低下を改善する手段として、活性層の端部をテーパー形状とする手段が用いられている(特許文献1)。 As means for improving the decrease in coverage of a gate insulating film due to the step of the end portion of the semiconductor layer 32, the means for the end of the active layer is tapered is used (Patent Document 1).

一方、高速動作を必要とする回路を構成する薄膜トランジスタとしては、チャネル長が短く、且つゲート絶縁膜の膜厚が薄いことが好ましい。 On the other hand, the thin film transistors forming a circuit that requires high-speed operation, the channel length is short, it is preferable and the thickness of the gate insulating film is thin. このため、ゲート絶縁膜の膜厚は、数十ナノメートと膜厚が薄くなっている。 Therefore, the thickness of the gate insulating film, several tens of nanometers and the thickness is thin.
特開2005−167207号公報 JP 2005-167207 JP

しかしながら、半導体層の端部をテーパー形状にしても、電界や応力の集中は依然として問題となっている。 However, even if the end portion of the semiconductor layer into a tapered shape, concentration of an electric field and stress is still a problem. 特に、ゲート絶縁膜の膜厚を数十ナノメートと薄くした場合、この問題が顕著である。 In particular, when the thickness of the gate insulating film as thin as several tens of nanometers, this problem is remarkable.

本願発明はこのような課題を解決するための技術であり、ゲート絶縁膜の膜厚が薄くなった部分、即ち、段差部による半導体素子特性への影響を低減し、半導体素子の信頼性を向上させることを目的とする。 The present invention is a technique for solving such problems increase, the portion where the thickness of the gate insulating film becomes thinner, namely, to reduce the influence on the semiconductor device characteristics due to the step portion, the reliability of the semiconductor device It aims to be. また、そのような半導体素子を有する半導体装置を実現するための作製方法を提供することも課題とする。 Further, the present invention also has an object to provide a manufacturing method for realizing a semiconductor device having such a semiconductor device.

本発明の一は、半導体層と、半導体層の端部を覆うゲート電極と、当該半導体層及びゲート電極を絶縁する絶縁層を有する半導体装置において、半導体層の端部及びゲート電極が重なる領域を絶縁する絶縁層の膜厚が、半導体層の中央部を覆う絶縁層の膜厚より厚いことを特徴とする。 One aspect of the present invention includes a semiconductor layer, a gate electrode covering an end portion of the semiconductor layer, a semiconductor device having an insulating layer for insulating the semiconductor layer and the gate electrode, the end and the gate electrode overlap region of the semiconductor layer thickness of the insulating layer for insulating, characterized in that the thicker than the insulating layer covering the central portion of the semiconductor layer.

また、本発明の一は、基板上に形成される下地膜として機能する絶縁層と、該絶縁層上に形成される半導体層と、下地膜として機能する絶縁層及び半導体層を覆うゲート絶縁膜として機能する絶縁層とを有する半導体装置において、半導体層の端部の側面は前記基板の表面に対して第1の角度で傾斜しており、下地膜として機能する絶縁層は基板の表面に対して第2の角度で傾斜しており、第2の角度は前記第1の角度より小さいことを特徴とする。 Another aspect of the present invention includes an insulating layer serving as a base film which is formed on a substrate, a semiconductor layer formed on the insulating layer, a gate insulating film covering the insulating layer and the semiconductor layer serving as a base film a semiconductor device having an insulating layer serving as a side surface of the end portion of the semiconductor layer is inclined at a first angle with respect to the surface of the substrate, an insulating layer serving as a base film to the surface of the substrate It is inclined at a second angle Te, the second angle being smaller than said first angle. 即ち、半導体層の側面の傾斜と下地膜として機能する絶縁層の傾斜が徐々に小さくなることを特徴とする。 That, characterized in that the inclination of the insulating layer serving as an inclined and the base film side of the semiconductor layer decreases gradually.

なお、第1の角度は10度以上40度以下であり、前記第2の角度は5度以上15度以下であることが好ましい。 The first angle is 40 degrees or less than 10 degrees, the second angle is preferably not more than 15 degrees 5 degrees or more.

また、本発明の一は、半導体層と、半導体層の端部を覆うゲート電極と、当該半導体層及びゲート電極を絶縁する絶縁層を有する半導体装置において、当該半導体層及びゲート電極を絶縁する絶縁層を、半導体層の中央部より半導体層の端部において厚くなるように形成することを特徴とする。 Another aspect of the present invention is to provide a semiconductor device having a semiconductor layer, a gate electrode covering an end portion of the semiconductor layer, an insulating layer for insulating the semiconductor layer and the gate electrode, to insulate the semiconductor layer and the gate electrode insulation layer and, and forming to be thicker at the ends of the semiconductor layer from the central portion of the semiconductor layer.

なお、本発明の半導体装置において、半導体層は複数形成され、複数の半導体層はそれぞれ分離されている。 In the semiconductor device of the present invention, the semiconductor layer is formed in plural, the plurality of semiconductor layers are separated, respectively.

半導体層と、半導体層の端部を覆うゲート電極と、当該半導体層及びゲート電極を絶縁する絶縁層を有する半導体装置において、半導体層の端部及びゲート電極が重なる領域を絶縁する絶縁層の膜厚を、半導体層の中央部を覆う絶縁層の膜厚より厚くすることで、半導体層の端部及びゲート電極が短絡することを防止することができる。 A semiconductor layer, a gate electrode covering an end portion of the semiconductor layer, the semiconductor layer and a semiconductor device having an insulating layer for insulating the gate electrode, film of the insulating layer for insulating the end and the gate electrode overlap region of the semiconductor layer thickness and by thicker than the insulating layer covering the central portion of the semiconductor layer, it is possible to prevent the end portion and the gate electrode of the semiconductor layer are short-circuited. 特に、ゲート絶縁膜として機能する絶縁膜の膜厚が数ナノメート〜数十ナノメートのように、膜厚が半導体層の膜厚よりも薄い場合に特に効果的である。 In particular, as the film thickness of several nanometers to several tens nanometers insulating film functioning as a gate insulating film, it is particularly effective when the thickness is thinner than the thickness of the semiconductor layer.

また、半導体層上に形成された絶縁層をエッチングして除去した場合に、半導体層の端部の側面と下地膜として機能する絶縁層との接する部分において絶縁層に凹部が形成される場合があるが、半導体層の端部を覆う領域の膜厚が厚い絶縁層を形成することで当該凹部を絶縁層で充填することができる。 Also, when removing by etching the insulating layer formed on the semiconductor layer, if the recesses in the insulating layer in contact portions of the insulating layer serving as a side surface and the base film of the edge portion of the semiconductor layer is formed the case, the recess can be filled with an insulating layer with the film thickness of the region covering the end portion of the semiconductor layer to form a thick insulating layer. このため、ゲート絶縁膜として機能する絶縁層等を形成した場合に、被覆不良等を低減することが可能である。 Therefore, in the case of forming an insulating layer which functions as a gate insulating film, it is possible to reduce the coating defects like. これらの結果、後に形成される半導体素子の信頼性を高めることが可能である。 These results, it is possible to enhance the reliability of the semiconductor element to be formed later.

本発明の実施の形態について、図面を用いて以下に説明する。 Embodiments of the present invention will be described below with reference to the drawings. 但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。 However, the present invention is not limited to the following description, it may be various changes and modifications without departing from the spirit and scope of the present invention will be readily understood by those skilled in the art. 従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Accordingly, the present invention is not to be construed as being limited to the description of the embodiments below. なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。 In the structure of the invention described below, reference numerals denoting the same portions are used in common in different drawings.

(実施の形態1) (Embodiment 1)
本実施の形態では、半導体層の端部におけるゲート絶縁膜の被覆性低下によるゲート電圧のリーク電流を抑制することが可能な半導体素子の構造及び作製方法を提供する。 In this embodiment, there is provided a structure of a semiconductor device and a manufacturing method capable of suppressing the leakage current of the gate voltage due to coverage reduction of the gate insulating film at the end portion of the semiconductor layer. ここでは、半導体素子として薄膜トランジスタを用いて示す。 Here, denoted by the thin-film transistor as a semiconductor device.

図1は本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。 Figure 1 is a top view and a cross-sectional view for describing a main structure of a semiconductor device according to the present invention. 図1(A)は、特に薄膜トランジスタの要部の上面図を示し、図1(B)は図1(A)のA1−B1の断面図を示し、図1(C)は図1(A)のA2−B2の断面図を示している。 1 (A) is, in particular, shows a top view of a main part of the thin film transistor, FIG. 1 (B) shows a sectional view of the A1-B1 of FIG. 1 (A), FIG. 1 (C) Fig. 1 (A) It shows a cross-sectional view of the A2-B2 of. この薄膜トランジスタは、絶縁表面を有する基板30上に作製されている。 This thin film transistor is fabricated on a substrate 30 having an insulating surface. 絶縁表面を有する基板30としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。 As the substrate 30 having an insulating surface may be a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, or a metal substrate with an insulating layer formed on the surface.

この絶縁表面を有する基板30上に半導体層32が形成されている。 Semiconductor layer 32 is formed on the substrate 30 having the insulating surface. 基板30と半導体層32の間には、下地膜として機能する絶縁層31を設けても良い。 Between the substrate 30 and the semiconductor layer 32 may be provided with an insulating layer 31 functioning as a base film. この絶縁層31は、基板30から半導体層32へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければ良い。 The insulating layer 31 is intended to prevent impurities such as an alkali metal from the substrate 30 to the semiconductor layer 32 is contaminated by diffusion, it may be provided as appropriate as a blocking layer.

絶縁層31としては、酸化珪素、窒化珪素、酸素と窒素を含有した珪素(酸窒化珪素)等の絶縁材料を用いて形成する。 As the insulating layer 31 is formed using an insulating material such as silicon oxide, silicon nitride, silicon containing oxygen and nitrogen (silicon oxynitride). 例えば、絶縁層31を2層構造とする場合、第1層目の絶縁層として酸素より窒素を多く含む酸窒化珪素層を形成し、第2層目の絶縁層として窒素より酸素を多く含む酸窒化珪素層を形成するとよい。 For example, when the insulating layer 31 to a two-layer structure, a silicon oxynitride layer containing more nitrogen than oxygen is formed as the first insulating layer, acid containing a large amount of oxygen than nitrogen as a second insulating layer it may be formed of a silicon nitride layer. また、第1層目の絶縁層として窒化珪素層を形成し、第2層目の絶縁層として酸化珪素層を形成してもよい。 Further, as the first insulating layer to form a silicon nitride layer may be formed of silicon oxide layer as the second insulating layer.

半導体層32は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。 Semiconductor layer 32, it is preferable to use those which are formed by a single crystal semiconductor or a polycrystalline semiconductor. 半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。 As the semiconductor material, silicon is preferable, also other in the use of silicon germanium semiconductor. また、素子分離の目的から、絶縁表面に島状の半導体層を形成し、該半導体層に一又は複数の不揮発性メモリ素子または薄膜トランジスタを形成することが好ましい。 Further, for the purpose of isolation, to form an island-shaped semiconductor layer on the insulating surface, it is preferable to form one or more non-volatile memory device or a thin film transistor on the semiconductor layer.

このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上に複数の薄膜トランジスタと周辺回路を形成した場合にも、有効に素子分離をすることができる。 By thus separating a semiconductor layer formed on the insulating surface in an island shape, even in the case of forming a plurality of thin film transistors and a peripheral circuit on the same substrate, it is possible to effectively isolation. すなわち、10V〜20V程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、3V〜7V程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。 That is, the memory element array that need to perform writing and erasing at a voltage of about 10V to 20V, the same substrate peripheral circuits operate at voltage of about 3V~7V mainly controls the input and output and the instruction of the data even when formed, it is possible to prevent cross-interference due to the difference of the voltage applied to each element.

半導体層32にはp型不純物が注入されていても良い。 p-type impurities may be implanted into the semiconductor layer 32. p型不純物として、例えばホウ素が用いられ、5×10 15 atoms/cm 〜1×10 16 atoms/cm 程度の濃度で添加されていても良い。 as a p-type impurity such as boron is used, 5 × 10 15 atoms / cm 3 ~1 × 10 16 atoms / cm 3 concentration of about may be added. これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域に添加されることで有効に作用する。 This is for controlling the threshold voltage of the transistor acts effectively by being added to the channel formation region. チャネル形成領域は、後述するゲート電極として機能する導電層34と略一致する領域に形成されるものであり、半導体層32の一対の高濃度不純物領域32b、32cの間に位置するものである。 The channel forming region, which is formed in a region substantially coincident with the conductive layer 34 functioning as a gate electrode to be described later, a pair of high concentration impurity regions 32b of the semiconductor layer 32 are those located between 32c.

一対の高濃度不純物領域32b、32cは不揮発性メモリ素子においてソース領域及びドレイン領域として機能する領域である。 A pair of high concentration impurity regions 32b, 32c is a region functioning as a source region and a drain region in the nonvolatile memory device. 一対の高濃度不純物領域32b、32cはn型不純物であるリン若しくはヒ素をピーク濃度で約10 21 atoms/cm で添加することで形成される。 A pair of high concentration impurity regions 32b, 32c is formed by adding about 10 21 atoms / cm 3 at a peak concentration of phosphorus or arsenic which is an n-type impurity.

また、半導体層32に低濃度不純物領域32d、32eを設けてもよい。 Further, the low concentration impurity regions 32d in the semiconductor layer 32, 32e may be provided. 低濃度不純物領域32d、32eを設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。 The low concentration impurity regions 32d, by providing the 32e, and relax the electric field of the drain end, it is possible to suppress the deterioration due to writing and repeating erasing.

半導体層32上には、半導体層の端部を覆う絶縁層36、ゲート絶縁膜として機能する絶縁層33、ゲート電極として機能する導電層34が形成される。 On the semiconductor layer 32, an insulating layer 36 covering an end portion of the semiconductor layer, an insulating layer 33 functioning as a gate insulating film, a conductive layer 34 functioning as a gate electrode is formed.

半導体層の端部を覆う絶縁層36は、半導体層32の端部及びゲート電極として機能する導電層34が短絡することを防止するために設ける。 Insulating layer 36 covering an end portion of the semiconductor layer, the conductive layer 34 functioning as an end and the gate electrode of the semiconductor layer 32 is provided to prevent shorting. このため、半導体層32の端部及びゲート電極として機能する導電層34が重畳する領域において、半導体層32上に形成されていることが好ましい。 Therefore, in the region where the conductive layer 34 functioning as an end and the gate electrode of the semiconductor layer 32 is superimposed, it is preferably formed on the semiconductor layer 32.

図1(A)において、破線は絶縁層36の端部を示し、破線の内側には絶縁層36が形成されておらず、破線の外側に絶縁層36が形成され半導体層32の端部を覆っている。 In FIG. 1 (A), the broken line indicates the end of the insulating layer 36, on the inside of the broken line is not formed an insulating layer 36, the end portion of the semiconductor layer 32 is an insulating layer 36 on the outside of the broken line is formed It covers. 即ち、絶縁層36は半導体層32上に開口部を有する。 That is, the insulating layer 36 has an opening over the semiconductor layer 32.

なお、半導体層の端部を覆う絶縁層36は、半導体層32の端部及びゲート電極として機能する導電層34が短絡することを防止するために設けるため、半導体層32の端部及びゲート電極として機能する導電層34が重畳する領域に形成されていればよい。 The insulating layer 36 covering an end portion of the semiconductor layer, since the conductive layer 34 functioning as an end and the gate electrode of the semiconductor layer 32 is provided to prevent shorting and end and the gate electrode of the semiconductor layer 32 conductive layer 34 may be formed in a region overlapping functioning as.

代表的には、図2(A)乃至(C)に示すように、半導体層32の端部及びゲート電極として機能する導電層34が重畳する領域に絶縁層39a、39bが形成されていてればよい。 Typically, as shown in FIG. 2 (A) to (C), the semiconductor layer 32 of the end portion and the conductive layer 34 is an insulating layer 39a in a region overlapping serving as a gate electrode, if it 39b is not formed Bayoi. 即ち、絶縁層39a、39bは、基板上に非連続的に形成された非連続層である。 That is, the insulating layer 39a, 39b is a non-continuous layer which is discontinuously formed on the substrate. このため、図2(B)に示すように、図2(A)のA1−B1の断面では絶縁層39a、39bが形成されず、図2(C)のA2−B2の断面で示すように、半導体層32の端部においてゲート電極として機能する導電層34が形成される領域のみ絶縁層39a、39bが形成される。 Therefore, as shown in FIG. 2 (B), not in A1-B1 cross section of FIG. 2 (A) is formed an insulating layer 39a, 39b is, as shown in cross-section of the A2-B2 shown in FIG. 2 (C) , regions only the insulating layer 39a of conductive layer 34 functioning as a gate electrode in the end portion of the semiconductor layer 32 is formed, 39 b are formed.

また、ゲート電極のチャネル長方向における絶縁層39a、39bの長さは3μm以上10μm以下、好ましくは3μm以上5μm以下である。 The insulating layer 39a in the channel length direction of the gate electrode, the length of 39 b 3 [mu] m or more 10μm or less, preferably 3 [mu] m or more 5μm or less.

このように、半導体層の端部を覆う絶縁層36、39a、39bを形成することで、半導体層32の端部及びゲート電極として機能する導電層34が短絡することを防止することができる。 Thus, the insulating layer 36,39a covering an end portion of the semiconductor layer, by forming a 39 b, can be a conductive layer 34 functioning as an end and the gate electrode of the semiconductor layer 32 can be prevented from being short-circuited. 特に、ゲート絶縁膜として機能する絶縁膜の膜厚が数ナノメート〜数十ナノメートのように、膜厚が半導体層の膜厚よりも薄い場合に特に効果的である。 In particular, as the film thickness of several nanometers to several tens nanometers insulating film functioning as a gate insulating film, it is particularly effective when the thickness is thinner than the thickness of the semiconductor layer. また、半導体層32上に形成された絶縁層をエッチングにより全て除去した場合に、半導体層32の端部と絶縁層31との接する部分において絶縁層31に凹部が形成される場合があるが、絶縁層36、39a、39bを形成することで当該凹部を絶縁層で充填することができる。 In the case where an insulating layer formed on the semiconductor layer 32 was completely removed by etching, but in contact with portions of the end portions and the insulating layer 31 of the semiconductor layer 32 in some cases the recess is formed in the insulating layer 31, the recesses can be filled with an insulating layer by forming an insulating layer 36,39A, a 39 b. このため、ゲート絶縁膜として機能する絶縁層等を形成した場合に、被覆不良等を低減することが可能である。 Therefore, in the case of forming an insulating layer which functions as a gate insulating film, it is possible to reduce the coating defects like. これらの結果、後に形成される半導体素子の信頼性を高めることが可能である。 These results, it is possible to enhance the reliability of the semiconductor element to be formed later.

絶縁層36、39a、39bは、酸化珪素、窒化アルミニウム、窒化珪素、酸化珪素と窒化珪素の積層構造、酸化珪素と窒化アルミニウムの積層構造等で形成する。 Insulating layer 36,39A, 39 b are silicon oxide, aluminum nitride, silicon nitride, a stacked structure of silicon oxide and silicon nitride, a stacked structure such as silicon oxide and aluminum nitride.

次に、絶縁層36、39a、39bの端部の断面形状について、図1及び図3を用いて説明する。 Next, the insulating layer 36,39A, cross-sectional shape of the end of 39 b, will be described with reference to FIGS. ここでは、代表例として絶縁層36を用いて示すが、絶縁層39a、39bにも適宜適用することができる。 Here, denoted by the insulating layer 36 as a typical example, it is possible to apply insulating layer 39a, to 39b appropriately.

図1(B)に示すように、絶縁層36の端部の側面は、半導体層32の表面に対して垂直、好ましくは85°以上95°以下にすることができる。 As shown in FIG. 1 (B), the side surface of the end portion of the insulating layer 36 is perpendicular to the surface of the semiconductor layer 32, preferably to to 95 ° 85 ° or more. 絶縁層36の端部の側面が垂直である場合、半導体層32の端部を覆うためのマスク合わせのマージンを小さくすることが可能であり、半導体層の面積を小さくすることが可能である。 If the side surface of the end portion of the insulating layer 36 is vertical, it is possible to reduce the margin for mask alignment for covering the end portion of the semiconductor layer 32, it is possible to reduce the area of ​​the semiconductor layer. 即ち、高集積化が可能である。 That is, can be highly integrated.

また、図3(A)に示すように、絶縁層36の端部36aの側面を半導体層32の表面に対してテーパー形状、好ましくは30°以上85°未満、更に好ましくは45°以上60°以下の傾斜を有する形状にすることができる。 Further, as shown in FIG. 3 (A), a tapered shape with respect to the surface of the semiconductor layer 32 side of the end portion 36a of the insulating layer 36, preferably less than 30 ° or 85 °, more preferably 45 ° or more and 60 ° or It may be shaped to have the following gradient. 絶縁層36の端部36aの側面をテーパー形状にすることで、後述するゲート絶縁膜として機能する絶縁層が、半導体層の端部を覆う絶縁層36を覆う被覆性を高めることが可能である。 By the side of the end portion 36a of the insulating layer 36 in a tapered shape, an insulating layer serving as a later-described gate insulating film, it is possible to increase the coverage that covers the insulating layer 36 covering an end portion of the semiconductor layer . 即ち、半導体層及びゲート電極の間のリーク電流を抑制することが可能である。 That is, it is possible to suppress the leakage current between the semiconductor layer and the gate electrode.

また、図3(B)に示すように、半導体層32の側面32fがテーパー形状、好ましくは30°以上85°未満、更に好ましくは45°以上60°以下の傾斜を有する形状である場合、絶縁層36の側面36bが半導体層32の側面32fに位置してもよい。 Further, as shown in FIG. 3 (B), the side surface 32f is tapered semiconductor layer 32, if preferably less than 30 ° or 85 °, more preferably in the form having the following gradient 60 ° 45 ° or more, insulation side 36b of the layer 36 may be located on the side face 32f of the semiconductor layer 32. 絶縁層36の側面36bが半導体層32の側面32fに位置することで、後述するゲート絶縁膜の凹凸を低減することが可能であり、被覆性を高めることが可能である。 By the side surface 36b of the insulating layer 36 is positioned on the side surface 32f of the semiconductor layer 32, it is possible to reduce the unevenness of the later-described gate insulating film, it is possible to increase the coverage. 即ち、半導体層及びゲート電極の間のリーク電流を抑制することが可能である。 That is, it is possible to suppress the leakage current between the semiconductor layer and the gate electrode.

さらには、半導体層32の上面及び側面で形成される稜上に絶縁層36の端部の側面が形成されてもよい。 Further, the side surface of the end portion of the insulating layer 36 may be formed on a ridge formed on the upper surface and the side surface of the semiconductor layer 32. この場合、絶縁層36が半導体層を覆う面積が少なく、寄生薄膜トランジスタを形成せずとも、半導体層及びゲート電極の間のリーク電流を抑制することが可能である。 In this case, less the area of ​​the insulating layer 36 covers the semiconductor layer, without forming a parasitic thin film transistor, it is possible to suppress the leakage current between the semiconductor layer and the gate electrode.

さらには、半導体層32の表面及び絶縁層36の表面が平らでもよい。 Furthermore, the surface and the surface of the insulating layer 36 of the semiconductor layer 32 may be flat. この場合、後に形成するゲート絶縁膜として機能する絶縁層が半導体層32を覆う被覆率を高めることが可能である。 In this case, an insulating layer serving as a gate insulating film to be formed later is possible to increase the coverage that covers the semiconductor layer 32. また、寄生薄膜トランジスタを形成せずとも、半導体層及びゲート電極の間のリーク電流を抑制することが可能である。 Further, without forming a parasitic thin film transistor, it is possible to suppress the leakage current between the semiconductor layer and the gate electrode.

ゲート絶縁膜として機能する絶縁層33は酸化珪素若しくは酸化珪素と窒化珪素の積層構造等で形成する。 Insulating layer 33 functioning as a gate insulating film is formed of a laminated structure such as silicon oxide or silicon oxide and silicon nitride. 絶縁層33は、プラズマCVD法や減圧CVD法により絶縁層を堆積することで形成しても良い。 Insulating layer 33 by a plasma CVD method or a low pressure CVD method or may be formed by depositing an insulating layer. また、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。 In addition, it is preferably formed by solid phase oxidation or solid phase nitridation by plasma treatment. 半導体層(代表的にはシリコン層)を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。 Semiconductor layer (typically, a silicon layer), an insulating layer formed by oxidizing or nitriding by plasma treatment is dense, dielectric strength is superior in reliability.

プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波(代表的には2.45GHz)で励起され、電子密度が1×10 11 cm −3以上1×10 13 cm −3以下、且つ電子温度が0.5eV以上1.5eV以下のプラズマを利用することが好ましい。 Solid phase oxidation treatment or solid phase nitridation treatment by plasma treatment, is excited by a microwave (2.45 GHz typically), the electron density of 1 × 10 11 cm -3 or more 1 × 10 13 cm -3 or less, and it is preferred that the electron temperature is utilized for plasma 1.5eV than 0.5 eV. 固相酸化処理若しくは固相窒化処理において、500℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。 In solid phase oxidation treatment or solid phase nitridation treatment at 500 ° C. below the temperature, in order to obtain a practical reaction rate to form a dense insulating layer.

このプラズマ処理により半導体層32の表面を酸化する場合には、酸素雰囲気下(例えば、酸素(O )又は一酸化二窒素(N O)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、若しくは酸素又は一酸化二窒素と水素(H )と希ガス雰囲気下)で行う。 When oxidizing the surface of the semiconductor layer 32 by the plasma treatment under an oxygen atmosphere (e.g., oxygen (O 2), dinitrogen monoxide (N 2 O) and rare gas (He, Ne, Ar, Kr , Xe performing at least including one) atmosphere, or an oxygen or dinitrogen monoxide and hydrogen (H 2) and a rare gas). また、プラズマ処理により窒化をする場合には、窒素雰囲気下(例えば、窒素(N )と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、窒素と水素と希ガス雰囲気下、若しくはNH と希ガス雰囲気下)でプラズマ処理を行う。 Further, in the case of the nitrided by plasma treatment in a nitrogen atmosphere (e.g., nitrogen (N 2) and a rare gas containing (the He, Ne, Ar, Kr, at least one of Xe) atmosphere, nitrogen and hydrogen a rare gas atmosphere or a plasma treatment with NH 3 and a rare gas). 希ガスとしては、例えばArを用いることができる。 As the rare gas, it can be used, for example Ar. また、ArとKrを混合したガスを用いてもよい。 It is also possible to use a mixed gas of Ar and Kr.

図23にプラズマ処理を行うための装置の構成例を示す。 Figure 23 shows a configuration example of an apparatus for performing plasma treatment. このプラズマ処理装置は、基板210を配置するための支持台280と、ガスを導入するためのガス供給部276、ガスを排気するために真空ポンプに接続する排気口278、アンテナ272、誘電体板274、プラズマ発生用のマイクロ波を供給するマイクロ波供給部284を有している。 The plasma processing apparatus includes a support base 280 for placing a substrate 210, a gas supply portion 276 for introducing a gas, an exhaust port 278 connected to a vacuum pump for exhausting a gas, an antenna 272, a dielectric plate 274, and a microwave supply unit 284 for supplying a microwave for generating plasma. また、支持台280に温度制御部282を設けることによって、基板210の温度を制御することも可能である。 Further, by providing a temperature control unit 282 to the support base 280, it is possible to control the temperature of the substrate 210.

以下に、プラズマ処理について説明する。 The following describes a plasma treatment. なお、プラズマ処理とは、半導体基板、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。 Note that the plasma treatment, the semiconductor substrate, an insulating layer, oxidation treatment to the conductive layer, nitridation treatment, oxynitridation treatment, hydrogenation treatment, and surface modification treatment. これらの処理は、その目的に応じて、ガス供給部276から供給するガスを選択すれば良い。 These processes, depending on the purpose may be selected gas supplied from the gas supply unit 276.

酸化処理若しくは窒化処理を行うには以下のようにすれば良い。 It may be as follows to carry out the oxidation treatment or nitridation treatment. まず、処理室内を真空にし、ガス供給部276から酸素又は窒素を含むプラズマ処理用ガスを導入する。 First, the treatment chamber is evacuated, and introducing a plasma processing gas containing oxygen or nitrogen from the gas supply unit 276. 基板210は室温若しくは温度制御部282により100℃〜550℃に加熱する。 Substrate 210 is heated by the room temperature or the temperature control unit 282 to 100 ° C. to 550 ° C.. なお、基板210と誘電体板274との間隔は、20mm〜80mm(好ましくは20mmから60mm)程度である。 The distance between the substrate 210 and the dielectric plate 274 is about 20Mm~80mm (preferably 60mm from 20 mm). 次に、マイクロ波供給部284からアンテナ272にマイクロ波を供給する。 Then, it supplies the microwave from the microwave supply unit 284 to the antenna 272. そしてマイクロ波をアンテナ272から誘電体板274を通して処理室内に導入することによって、プラズマ286を生成する。 And by introducing into the processing chamber microwave through the dielectric plate 274 from the antenna 272 to generate a plasma 286. マイクロ波の導入によりプラズマの励起を行うと、低電子温度(3eV以下、好ましくは1.5eV以下)で高電子密度(1×10 11 cm −3以上)のプラズマを生成することができる。 When the plasma excitation by introduction of a microwave, a low electron temperature (3 eV or less, preferably 1.5eV or less) can generate plasma of high electron density (1 × 10 11 cm -3 or higher) at. この高密度プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)及び/又は窒素ラジカル(NHラジカルを含む場合もある)によって、半導体基板の表面を酸化又は窒化することができる。 This high-density plasma (which may include OH radicals) oxygen radicals generated by and / or nitrogen radicals (NH radicals may be included), it is possible to oxidize or nitride the surfaces of the semiconductor substrate. プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。 When mixing the rare gas such as argon into the plasma treatment gas, oxygen radicals or nitrogen radicals can be efficiently generated by the excited species of the rare gas. この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、500℃以下の低温で固相反応による酸化、窒化をすることができる。 This method, by effective use of active radicals excited by plasma, oxidation by a solid phase reaction at a low temperature below 500 ℃, can be nitrided.

図23に示す装置を用いた高密度プラズマ処理により形成される好適な絶縁層33の一例は、酸化雰囲気下のプラズマ処理により半導体層32上に3nm〜6nmの厚さで酸化珪素層を形成し、その後窒素雰囲気下でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。 One example of a suitable insulating layer 33 formed by high-density plasma treatment using the apparatus shown in FIG. 23, a silicon oxide layer was formed to a thickness of 3nm~6nm on the semiconductor layer 32 by plasma treatment in an oxidizing atmosphere , to form a subsequent nitrogen plasma treatment layer treated surface of the silicon oxide layer by plasma nitride in a nitrogen atmosphere. 具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層32上に3nm〜6nmの厚さで酸化珪素層を形成する。 Specifically, first, a silicon oxide layer with a thickness of 3nm~6nm on the semiconductor layer 32 by plasma treatment under an oxygen atmosphere. その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。 Thereafter, it continued under nitrogen providing a high nitrogen plasma treatment layer having the nitrogen concentration on the surface or near the surface of the silicon oxide layer by performing plasma treatment. なお、表面近傍とは、酸化珪素層の表面から概略0.5nm〜1.5nmの深さをいう。 Note that the vicinity of the surface refers to the depth of approximately 0.5nm~1.5nm from the surface of the silicon oxide layer. 例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略1nmの深さに窒素を20〜50原子%の割合で含有した構造となる。 For example, by performing plasma treatment in a nitrogen atmosphere, a structure in which a proportion surface from the nitrogen depth of approximately 1 nm 20 to 50 atomic% of the silicon oxide layer.

半導体層32の代表例としての珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。 By oxidizing the surface of the silicon layer as a typical example of the semiconductor layer 32 by plasma treatment, it is possible to form a no distortion at the interface dense oxide layer. また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。 Further, by nitriding the oxide layer by plasma treatment, the oxygen of the surface layer portion is replaced with nitrogen to form a nitride layer can be further densified. それにより絶縁耐圧が高い絶縁層を形成することができる。 Thereby to form a dielectric strength higher insulating layer.

いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が700℃以下のガラス基板を用いても、950℃〜1050℃で形成される熱酸化膜と同等な絶縁層を得ることができる。 In any case, by using a plasma treatment by solid phase oxidation or solid phase nitridation treatment as described above, also the heat resistance temperature by using a glass substrate of 700 ° C. or less, the heat formed at 950 ° C. to 1050 ° C. it is possible to obtain an equivalent oxide film insulating layer. すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子のゲート絶縁膜として機能する絶縁層として信頼性の高い絶縁層を形成することができる。 That is, it is possible to semiconductor devices, in particular form a highly reliable insulating layer as an insulating layer functioning as a gate insulating film of the thin film transistor and a nonvolatile memory element.

ゲート電極として機能する導電層34はタンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、ニオブ(Nb)等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。 Conductive layer 34 functioning as a gate electrode of tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), chromium (Cr), a metal selected from niobium (Nb), or the like, or these metals it is preferable to form an alloy material or a compound material mainly. また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。 Further, it is possible to use a polycrystalline silicon doped with an impurity element such as phosphorus. また、一層又は複数層の金属窒化物層と上記の金属層の積層構造で導電層34を形成しても良い。 It is also possible to form the conductive layer 34 in the laminated structure of more or metal nitride layer layer and the metal layer. 金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。 As the metal nitride, tungsten nitride, molybdenum nitride, titanium nitride. 金属窒化物層を設けることにより、金属層の密着性を向上させることができ、剥離を防止することができる。 By providing the metal nitride layer, it is possible to improve the adhesion of the metal layer, it is possible to prevent peeling.

さらには、図3(C)に示すように、半導体層32上にゲート絶縁膜として機能する絶縁層33を形成し、ゲート絶縁膜として機能する絶縁層33上に半導体層32の端部を覆う絶縁層38を設けてもよい。 Furthermore, as shown in FIG. 3 (C), an insulating layer 33 functioning as a gate insulating film on the semiconductor layer 32, covering the end portion of the semiconductor layer 32 on the insulating layer 33 functioning as a gate insulating film the insulating layer 38 may be provided.

絶縁層38においても、図1に示す絶縁層36と同様に、半導体層32の端部をすべて覆うように設けられていてもよい。 Also in the insulating layer 38, similarly to the insulating layer 36 shown in FIG. 1, it may be provided so as to cover all the ends of the semiconductor layer 32. また図2に示す絶縁層39a、39bと同様に、半導体層32の端部及びゲート電極として機能する導電層34が重畳する領域に絶縁層38が形成してもよい。 Also similar to the insulating layer 39a, 39b shown in FIG. 2, the region where the conductive layer 34 serving as an end portion and the gate electrode of the semiconductor layer 32 is superimposed may insulating layer 38 is formed. また、絶縁層38の端部の形状及び配置は、図1(B)に示すように、半導体膜に対し垂直状であってもよい。 The shape and arrangement of the end portion of the insulating layer 38, as shown in FIG. 1 (B), may be perpendicular form with respect to the semiconductor film. また、図3(A)に示すように、テーパー状であってもよい。 Further, as shown in FIG. 3 (A), it may be tapered. さらには、図3(B)に示すように、半導体層32の側面上に位置してもよい。 Furthermore, as shown in FIG. 3 (B), it may be located on the side surface of the semiconductor layer 32.

また、上記半導体層の端部を覆う絶縁層は、SOI(Si−On−Insulator)基板を用いることもできる。 The insulating layer covering the end portion of the semiconductor layer can also be used SOI (Si-On-Insulator) substrate. SOI基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温アニールすることにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂SIMOX(Separation by IMplanted OXygen)基板を用いても良い。 As an SOI substrate, after implanting oxygen ions into mirror-polished wafer, by high-temperature annealing, with the formation of oxide layer at a constant depth from the surface, made by eliminating the defects generated in the surface layer so-called SIMOX (Separation by IMplanted OXygen) may be using the substrate.

半導体基板がn型である場合にはp型不純物が注入されたpウェルが形成されている。 p-well is formed a p-type impurity is implanted when the semiconductor substrate is n-type. p型不純物として、例えばホウ素が用いられ、5×10 15 cm −3 〜1×10 16 cm −3程度の濃度で添加されている。 as a p-type impurity such as boron is used, it is added in a concentration of approximately 5 × 10 15 cm -3 ~1 × 10 16 cm -3. pウェルを形成することにより、この領域にnチャネル型のトランジスタを形成することができる。 By forming the p-well, it is possible to form the n-channel transistor in this region. また、pウェルに添加するp型不純物は、トランジスタのしきい値電圧を制御する作用もある。 Further, p-type impurity added to the p-well may also act to control the threshold voltage of the transistor. 半導体基板に形成されるとするチャネル形成領域は、後述するゲートと略一致する領域に形成されるものであり、半導体基板に形成される一対の不純物領域の間に位置している。 A channel forming region to be formed on a semiconductor substrate, which is formed in a region substantially coincides with the gate, which will be described later, is positioned between the pair of impurity regions formed in the semiconductor substrate.

次に、図1乃至図3に示す薄膜トランジスタの作製工程について以下に説明する。 It will now be discussed manufacturing process of the thin film transistor shown in FIGS.

図4(A)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成し、半導体層32上に絶縁層40を形成し、絶縁層40上にマスク41を形成する。 Figure 4 (A), a to form an insulating layer 31 on the substrate 30, the semiconductor layer 32 is formed on the insulating layer 31, an insulating layer 40 is formed on the semiconductor layer 32, on the insulating layer 40 to form a mask 41.

絶縁層31はCVD法、スパッタリング法、塗布法等を用い、酸化珪素、窒化珪素、酸素と窒素を含有した珪素(酸窒化珪素)等の絶縁材料を用いて形成する。 Insulating layer 31 is formed by a CVD method, a sputtering method, a coating method or the like, silicon oxide is formed using an insulating material such as silicon nitride, silicon containing oxygen and nitrogen (silicon oxynitride).

半導体層32は、スパッタリング法、プラズマCVD法若しくは減圧CVD法によって基板30の全面に形成した半導体層を結晶化した後、選択的にエッチングして、単結晶半導体又は多結晶半導体で形成することができる。 The semiconductor layer 32 can be formed by a sputtering method, after a semiconductor layer formed on the entire surface of the substrate 30 was crystallized by plasma CVD or low pressure CVD method, be selectively etched to form a single crystal semiconductor or a polycrystalline semiconductor it can. 半導体膜の結晶化法としては、レーザ結晶化法、瞬間熱アニール(RTA)又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。 The crystallization method of the semiconductor film, the combination laser crystallization method, rapid thermal annealing (RTA) or crystallization method by heat treatment using an annealing furnace, a crystallization method, or these methods using a metal element for promoting crystallization how to do and can be adopted. 半導体層32は、厚さ10nm以上150nm以下、好ましくは30nm以上100nm以下、更に好ましくは50nm以上80nm以下で形成する。 The semiconductor layer 32 has a thickness of 10nm or more 150nm or less, preferably 30nm or 100nm or less, more preferably formed of 50nm or 80nm or less.

絶縁層40は、CVD法、スパッタリング法、塗布法等を用い、酸化珪素、窒化珪素、酸素と窒素を含有した珪素(酸窒化珪素)等の絶縁材料を用いて形成する。 Insulating layer 40, CVD method, a sputtering method, a coating method or the like, silicon oxide is formed using silicon nitride, an insulating material such as silicon containing oxygen and nitrogen (silicon oxynitride).

マスク41は、少なくとも後に形成されるゲート電極に覆われる半導体層32の端部を覆う領域に形成する。 Mask 41 is formed in a region covering the end portion of the semiconductor layer 32 which is covered with the gate electrode to be formed later at least. さらには、半導体層32の端部を覆う領域に形成する。 Further, formed in the region covering the end portion of the semiconductor layer 32. マスク41は、フォトリソグラフィー工程によりレジストを露光現像して形成する。 Mask 41 is formed by exposing and developing the resist by a photolithography process. また、液滴吐出法により選択的に組成物を吐出して、マスク41を形成してもよい。 Further, by discharging selectively a composition by a droplet discharge method, the mask may be formed 41.

次に、図4(B)に示すように、マスク41を用いて絶縁層40をエッチングして絶縁層36を形成する。 Next, as shown in FIG. 4 (B), an insulating layer 36 by etching the insulating layer 40 using the mask 41. このとき、半導体層32の一部が露出される。 At this time, a portion of the semiconductor layer 32 is exposed. 次に、絶縁層36及び半導体層32の露出部上にゲート絶縁膜として機能する絶縁層33を形成する。 Next, an insulating layer 33 functioning as a gate insulating film on the exposed portion of the insulating layer 36 and the semiconductor layer 32.

ゲート絶縁膜として機能する絶縁層33は酸化珪素若しくは酸化珪素と窒化珪素の積層構造等で形成する。 Insulating layer 33 functioning as a gate insulating film is formed of a laminated structure such as silicon oxide or silicon oxide and silicon nitride. 絶縁層33は、プラズマCVD法や減圧CVD法により絶縁層を堆積することで形成しても良い。 Insulating layer 33 by a plasma CVD method or a low pressure CVD method or may be formed by depositing an insulating layer. また、上記した図23で示す装置を用いたプラズマ処理による固相酸化若しくは固相窒化で形成しても良い。 It may also be formed by solid phase oxidation or solid phase nitridation by plasma treatment using the apparatus shown in Figure 23 described above. 半導体層(代表的にはシリコン層)を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。 Semiconductor layer (typically, a silicon layer), an insulating layer formed by oxidizing or nitriding by plasma treatment is dense, dielectric strength is superior in reliability.

次に、図4(C)に示すように、ゲート絶縁膜として機能する絶縁層33上にゲート電極として機能する導電層34を形成する。 Next, as shown in FIG. 4 (C), a conductive layer 34 functioning as a gate electrode on the insulating layer 33 functioning as a gate insulating film. また、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。 Also forms a channel formation region 32a that overlaps the gate electrode to the semiconductor layer 32, the high concentration impurity regions 32b, 32c, the low concentration impurity regions 32d, the 32e.

導電層34は、スパッタリング法、蒸着法、インクジェット法、CVD法等を用い、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、ニオブ(Nb)等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。 Conductive layer 34, a sputtering method, an evaporation method, an inkjet method, a CVD method or the like, tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), chromium (Cr), niobium (Nb) or the like metals selected from, or is preferably formed of these metals in an alloy material or a compound material mainly containing. 導電層34の厚さは100nm以上1000nm以下、好ましくは200nm以上800nm以下、好ましくは300nm以上500nm以下で形成する。 The thickness of the conductive layer 34 is 100nm or more 1000nm or less, preferably 200nm or 800nm ​​or less to form a preferably 300nm or 500nm or less.

半導体層32に、ゲート電極またはマスクを用いて選択的に不純物を添加して、ゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。 The semiconductor layer 32 is selectively doped with impurities using the gate electrode or a mask, a channel forming region 32a that overlaps the gate electrode, high concentration impurity regions 32b, 32c, the low concentration impurity regions 32d, to form a 32e .

次に、図4の(A)乃至(C)と異なる工程を用いた形態について、図4(D)−(F)を用いて説明する。 Next, Embodiment Using different process shown in FIG. 4 (A) to (C), FIG. 4 (D) - is described with reference to (F).

図4(D)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。 As shown in FIG. 4 (D), an insulating layer 31 on the substrate 30, a semiconductor layer 32 on the insulating layer 31. 次に、半導体層32上にゲート絶縁膜として機能する絶縁層33を形成した後、絶縁層40を形成し、絶縁層40上にマスク41を形成する。 Then, after an insulating layer 33 functioning as a gate insulating film on the semiconductor layer 32, an insulating layer 40, a mask 41 is formed on the insulating layer 40.

次に、図4(E)に示すように、マスク41を用いて絶縁層40をエッチングして絶縁層36を形成する。 Next, as shown in FIG. 4 (E), an insulating layer 36 by etching the insulating layer 40 using the mask 41. ここでは、絶縁層33をエッチングせず、絶縁層40のみを選択的にエッチングすることが可能な絶縁層33、40を適宜選択する必要がある。 Here, without etching the insulating layer 33, selectively it is necessary to appropriately select the insulating layer 33, 40 which can etch only the insulating layer 40. 即ち、絶縁層40としては、絶縁層33より密度が高くエッチングレートの高い膜を形成する。 That is, the insulating layer 40, the density of an insulating layer 33 is high to form a high etching rate film. このような膜としては、原料ガスの流量や電圧の値を変化させることで形成することができる。 Such membranes can be formed by changing the value of the flow rate and the voltage of the source gas. また、絶縁層33及び絶縁層40を異なる材料で形成し、絶縁層40のみを選択的にエッチングすることが可能なエッチャントを用いて絶縁層40をエッチングして、絶縁層36を形成してもよい。 Also, the insulating layer 33 and the insulating layer 40 formed of different materials, by etching the insulating layer 40 using an etchant capable of selectively etching only the insulating layer 40, even if an insulating layer 36 good.

この後、図3(C)と同様にして、ゲート電極として機能する導電層34を形成し、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。 Thereafter, in the same manner as in FIG. 3 (C), the forming a conductive layer 34 functioning as a gate electrode, a channel formation region 32a that overlaps the gate electrode to the semiconductor layer 32, the high concentration impurity regions 32b, 32c, low density impurity regions 32d, to form a 32e.

以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。 A thin film transistor can be manufactured which suppresses leakage current flowing between the semiconductor layer and the gate electrode as described above.

なお、図4(A)においては、絶縁層40を薄膜成膜法により形成したが、図5(A)に示すように、塗布法により絶縁層46を形成した後、図4(B)及び(C)と同様の工程により、絶縁層48を形成してもよい。 Note that in FIG. 4 (A), the although the insulating layer 40 was formed by a thin film deposition method, as shown in FIG. 5 (A), after forming the insulating layer 46 by a coating method, and FIG. 4 (B) and the same process (C), and an insulating layer may be formed 48.

絶縁層46はエポキシ樹脂、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル樹脂等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。 Insulating layer 46 can be provided by epoxy resin, polyimide, polyamide, polyvinyl phenol, benzocyclobutene, a single layer or a siloxane material such as an organic material or a siloxane resin such as an acrylic resin. なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。 Note that a siloxane material corresponds to a material including a Si-O-Si bonds. シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。 Siloxane has a skeleton structure of a bond of silicon (Si) and oxygen (O). 置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素基)が用いられる。 As a substituent, an organic group (e.g. an alkyl group, an aromatic hydrocarbon group) containing at least hydrogen is used. また、置換基として、フルオロ基を用いることもできる。 It is also possible to use as a substituent, a fluoro group. または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。 Or it may be used as the substituent, an organic group containing at least hydrogen and a fluoro group.

このような工程により形成された絶縁層は、基板全体において凹凸が少ないため、絶縁層33への凹凸の影響が少なく、絶縁層33の膜厚を薄くしても、被覆率を保持することが可能である。 Insulating layer formed by such a process, since fewer irregularities in the entire substrate, less affected by the unevenness of the insulating layer 33, even if the thickness of the insulating layer 33, to retain the coverage possible it is.

さらには、図5(D)に示すように、半導体層32上にゲート絶縁膜として機能する絶縁層33を形成した後、絶縁層46を形成し、絶縁層46上にマスク47を形成してもよい。 Furthermore, as shown in FIG. 5 (D), after forming the insulating layer 33 functioning as a gate insulating film on the semiconductor layer 32, an insulating layer 46, to form a mask 47 on the insulating layer 46 it may be. この後、図5(E)に示すようにマスク47を用いて絶縁層46をエッチングして、半導体層32の端部を絶縁層33を介して覆う絶縁層48を形成してもよい。 Thereafter, by etching the insulating layer 46 using a mask 47 as shown in FIG. 5 (E), the end portion of the semiconductor layer 32 may be formed an insulating layer 48 covering over the insulating layer 33.

上記とは異なる工程を用いた半導体装置の作製工程について、図6及び図7を用いて説明する。 Manufacturing process of a semiconductor device using a different process from the above, will be described with reference to FIGS.

図6(A)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。 As shown in FIG. 6 (A), an insulating layer 31 on the substrate 30, a semiconductor layer 32 on the insulating layer 31. 次に、半導体層32上にマスク44を形成した後、マスク44及び半導体層32上、さらには絶縁層31上に絶縁層を形成する。 Then, after forming a mask 44 on the semiconductor layer 32, on the mask 44 and the semiconductor layer 32, and further forming an insulating layer on the insulating layer 31. ここでは、マスク44を断面において底辺より上辺の長さが長い台形(以下、逆台形と示す。)にすることで、その上に絶縁層を形成した場合、マスク上に形成される絶縁層45及びマスクの周辺、具体的には露出されている半導体層32表面及び絶縁層31上に絶縁層36を形成することができる。 Here, the trapezoid is long in the upper side than the bottom of the mask 44 in a cross section (hereinafter, reverse trapezoid as shown.) By the, case of forming an insulating layer on the insulating layer 45 formed on the mask and neighborhood mask, in particular it is possible to form the insulating layer 36 on the semiconductor layer 32 surface and the insulating layer 31 is exposed.

次に、図6(B)に示すように、マスク44を除去することでマスク44上に形成された絶縁層45も除去する。 Next, as shown in FIG. 6 (B), an insulating layer 45 formed on the mask 44 by removing the mask 44 is also removed. この結果、半導体層32の端部を覆う絶縁層36のみを形成することができる。 As a result, it is possible to form only the insulating layer 36 covering an end portion of the semiconductor layer 32.

この後、半導体層32及び絶縁層36上にゲート絶縁膜として機能する絶縁層33を形成し、図6(C)に示すように、ゲート絶縁膜として機能する絶縁層33上にゲート電極として機能する導電層34を形成する。 Thereafter, the formation of the semiconductor layer 32 and the insulating layer 33 functioning as a gate insulating film over the insulating layer 36, as shown in FIG. 6 (C), functions as a gate electrode on the insulating layer 33 functioning as a gate insulating film the conductive layer 34 is formed. また、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。 Also forms a channel formation region 32a that overlaps the gate electrode to the semiconductor layer 32, the high concentration impurity regions 32b, 32c, the low concentration impurity regions 32d, the 32e.

次に、図6の(A)乃至(C)と異なる工程を用いた形態について、図6(D)−(F)を用いて説明する。 Next, Embodiment Using different process shown in FIG. 6 (A) to (C), FIG. 6 (D) - is described with reference to (F).

図6(D)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。 As shown in FIG. 6 (D), an insulating layer 31 on the substrate 30, a semiconductor layer 32 on the insulating layer 31. 次に、半導体層32上にゲート絶縁膜として機能する絶縁層33を形成した後、絶縁層33上に逆台形状のマスク44を形成し、逆台形状のマスク44及び半導体層32上、さらには絶縁層33上に絶縁層36を形成する。 Then, after an insulating layer 33 functioning as a gate insulating film on the semiconductor layer 32, a mask 44 of inverted trapezoidal shape is formed on the insulating layer 33, of inverted trapezoidal mask 44 and the upper semiconductor layer 32, further forms an insulating layer 36 over the insulating layer 33.

次に、図6(E)に示すように、マスク44を除去することでマスク44上に形成された絶縁層45も除去する。 Next, as shown in FIG. 6 (E), an insulating layer 45 formed on the mask 44 by removing the mask 44 is also removed. この結果、半導体層32の端部を覆う絶縁層36のみを形成することができる。 As a result, it is possible to form only the insulating layer 36 covering an end portion of the semiconductor layer 32.

この後、図6(C)と同様にして、ゲート電極として機能する導電層34を形成し、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。 Thereafter, in the same manner as in FIG. 6 (C), the forming a conductive layer 34 functioning as a gate electrode, a channel formation region 32a that overlaps the gate electrode to the semiconductor layer 32, the high concentration impurity regions 32b, 32c, low density impurity regions 32d, to form a 32e.

以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。 A thin film transistor can be manufactured which suppresses leakage current flowing between the semiconductor layer and the gate electrode as described above.

なお、図6においては、絶縁層36及び45を薄膜成膜法により形成したが、図7(A)に示すように、半導体層32上にマスク50を形成し、マスク50及び半導体層32上に、塗布法により絶縁層51を形成した場合、図7(B)に示すように、絶縁層51およびマスク50を等方的にエッチングして、残存する絶縁層53及び残存するマスク52を形成する。 In FIG. 6, but the insulating layer 36 and 45 were formed by a thin film deposition method, as shown in FIG. 7 (A), a mask 50 is formed on the semiconductor layer 32, the mask 50 and the semiconductor layer 32 above in the case of forming the insulating layer 51 by a coating method, as shown in FIG. 7 (B), isotropically etching the insulating layer 51 and the mask 50, the mask 52 to the insulating layer 53 and the remaining residual form to. 図7(B)において、破線50aはエッチングされる前のマスク50を示し、破線51aはエッチングされる前の絶縁層51を示す。 In FIG. 7 (B), shows the mask 50 before the broken line 50a is etched, showing the insulating layer 51 before the broken line 51a is etched.

次に、図7(C)に示すように、エッチングされたマスク52を除去することで、半導体層32の端部を覆う絶縁層53を形成することができる。 Next, as shown in FIG. 7 (C), by removing the mask 52 is etched, it is possible to form the insulating layer 53 covering an end portion of the semiconductor layer 32. このような工程により形成された絶縁層53は、基板全体において凹凸が少ないため、絶縁層33への凹凸の影響が少なく、絶縁層33の膜厚を薄くしても、被覆率を保持することが可能である。 Insulating layer 53 formed by such process, because there is less unevenness in the entire substrate, less affected by the unevenness of the insulating layer 33, even if the thickness of the insulating layer 33, keeping the coverage it is possible.

さらには、図7(F)に示すように、半導体層32上にゲート絶縁膜として機能する絶縁層33を形成した後、絶縁層33上にマスク50を形成し、マスク50及び絶縁層33上に、塗布法により絶縁層51を形成する。 Furthermore, as shown in FIG. 7 (F), after forming the insulating layer 33 functioning as a gate insulating film on the semiconductor layer 32, a mask 50 is formed over the insulating layer 33, the mask 50 and the insulating layer 33 above in, an insulating layer 51 by a coating method.

次に、図7(G)に示すように、絶縁層51およびマスク50を等方的にエッチングして、エッチングされた絶縁層53及びエッチングされたマスク52を形成する。 Next, as shown in FIG. 7 (G), isotropically etching the insulating layer 51 and the mask 50, a mask 52 that is an insulating layer 53 and etching the etched.

次に、図7(H)に示すように、エッチングされたマスク52を除去することで、半導体層32の端部を絶縁層33を介して覆う絶縁層53を形成することができる。 Next, as shown in FIG. 7 (H), by removing the mask 52 is etched, the end portion of the semiconductor layer 32 can be formed an insulating layer 53 which covers over the insulating layer 33. このような工程により形成された絶縁層53は、基板全体において凹凸が少ないため、後に形成されるゲート電極として機能する導電層34への凹凸の影響が少なく、絶縁層33の膜厚を薄くしても、被覆率を保持することが可能である。 Such steps insulating layer 53 formed by, because fewer irregularities in the entire substrate, after less influence of unevenness of the conductive layer 34 functioning as a gate electrode to be formed, to reduce the thickness of the insulating layer 33 also, it is possible to hold the coverage.

上記とは異なる工程を用いた半導体装置の作製工程について、図8及び図9を用いて説明する。 Manufacturing process of a semiconductor device using a different process from the above, will be described with reference to FIGS. 図8及び図9では、半導体層を形成するときのマスクを用いて、半導体層の端部を覆う絶縁層を形成する工程について説明する。 8 and 9, by using a mask for forming the semiconductor layer, will be described step of forming an insulating layer covering an end portion of the semiconductor layer. 以下に説明する作製工程は、図4乃至図7と比較して、マスクを形成するフォトマスクの枚数を一枚削減することが可能であるため、スループットを向上させることが可能である。 Manufacturing process to be described below, as compared to FIGS. 4 to 7, for the number of photomasks for forming the mask can be reduced by one, it is possible to improve the throughput. また、フォトマスクを用いたマスク合わせの工程が少なくなるため、アライメントのずれによる歩留まりの低下を低減することが可能である。 Moreover, since the mask alignment step using a photomask is reduced, it is possible to reduce the decrease in the yield due to misalignment.

図8では、裏面露光を用いて半導体層をマスクとして、半導体層の端部を覆う絶縁層を形成するためのマスクを形成する工程について説明する。 8, as masking a semiconductor layer using the back exposure, the step of forming a mask for forming an insulating layer covering an end portion of the semiconductor layer will be described.

図8(A)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。 As shown in FIG. 8 (A), an insulating layer 31 on the substrate 30, a semiconductor layer 32 on the insulating layer 31. 次に、半導体層32上に絶縁層40を形成した後、レジスト58を形成する。 Then, after an insulating layer 40 on the semiconductor layer 32, a resist 58.

ここでは、基板30、絶縁層31及び絶縁層40は後にレジスト58を露光する光が透光するような材料を用いて形成する。 Here, the substrate 30, the insulating layer 31 and the insulating layer 40 is light for exposing the resist 58 after it is formed using a material such as translucent. 即ち、透光性を有する基板を用いる。 That is, a substrate having a light-transmitting property.

次に、基板30からレジスト58に光54を照射して、レジスト58の一部を露光する。 Next, the resist 58 from the substrate 30 is irradiated with light 54 to expose a portion of the resist 58. ここでは、光54としては、半導体層32に吸収され、基板30、絶縁層31、絶縁層40を透過し、且つレジスト58を露光する光を用いる。 Here, as the light 54 is absorbed by the semiconductor layer 32, substrate 30, an insulating layer 31, it passes through the insulating layer 40, and the resist 58 using a light exposure. ここでは、半導体層をマスクとしてレジスト58を露光するため、半導体層が吸収する波長350nm以上の光、代表的にはi線(365nm)、g線(436nm)又はh線(405nm)を用いればよい。 Here, in order to expose the resist 58 of the semiconductor layer as a mask, the wavelength 350nm or more light semiconductor layer absorbs, typically i-line (365 nm), the use g-line (436 nm) or h line (405 nm) good.
また、光量を高めることで、半導体層32の裏側に回り込み、半導体層32上のレジストをも露光することができる。 By increasing the amount of light, wraparound on the back side of the semiconductor layer 32 can be exposed even a resist on the semiconductor layer 32.

露光したレジストを現像して、図8(B)に示すマスク60を形成する。 Developing the exposed resist to form a mask 60 shown in FIG. 8 (B). 次に、マスク60を用いて絶縁層40をエッチングして、図8(C)に示すように半導体層32の端部を覆う絶縁層36を形成することができる。 Next, by etching the insulating layer 40 using the mask 60, it is possible to form the insulating layer 36 covering an end portion of the semiconductor layer 32 as shown in FIG. 8 (C).

この後、図8(D)に示すように、半導体層32及び絶縁層36上にゲート絶縁膜として機能する絶縁層33を形成する。 Thereafter, as shown in FIG. 8 (D), an insulating layer 33 functioning as a gate insulating film on the semiconductor layer 32 and the insulating layer 36. また、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。 Also forms a channel formation region 32a that overlaps the gate electrode to the semiconductor layer 32, the high concentration impurity regions 32b, 32c, the low concentration impurity regions 32d, the 32e.

次に、図8の(A)乃至(E)と異なる工程を用いた形態について、図8(F)−(I)を用いて説明する。 Next, Embodiment Using different process shown in FIG. 8 (A) through (E), FIG. 8 (F) - is described with reference to (I).

図8(F)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。 As shown in FIG. 8 (F), an insulating layer 31 on the substrate 30, a semiconductor layer 32 on the insulating layer 31. 次に、半導体層32上にゲート絶縁膜として機能する絶縁層33を形成し、絶縁層33上に絶縁層40を形成した後、レジスト58を形成する。 Then, an insulating layer 33 functioning as a gate insulating film on the semiconductor layer 32, after forming the insulating layer 40 on the insulating layer 33, a resist 58. 次に、基板30からレジスト58に光54を照射して、レジスト58の一部を露光する。 Next, the resist 58 from the substrate 30 is irradiated with light 54 to expose a portion of the resist 58.

露光したレジストを現像して、図8(G)に示すマスク60を形成する。 Developing the exposed resist to form a mask 60 shown in FIG. 8 (G). 次に、マスク60を用いて絶縁層40のみをエッチングして、図8(H)に示すように、半導体層32の端部を絶縁層33を介して覆う絶縁層36を形成することができる。 Next, by etching only the insulating layer 40 using the mask 60, as shown in FIG. 8 (H), the end portion of the semiconductor layer 32 can be formed an insulating layer 36 covering over the insulating layer 33 .

この後、図8(E)と同様にして、図8(I)に示すようにゲート電極として機能する導電層34を形成し、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。 Thereafter, in the same manner as in FIG. 8 (E), 8 to form a conductive layer 34 functioning as a gate electrode as shown in (I), a channel formation region 32a that overlaps the gate electrode to the semiconductor layer 32, a high concentration impurity regions 32b, 32c, the low concentration impurity regions 32d, to form a 32e.

以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。 A thin film transistor can be manufactured which suppresses leakage current flowing between the semiconductor layer and the gate electrode as described above.

次に、半導体層を形成するマスクを用いて、半導体層の端部を覆う絶縁層を形成する工程について図9を用いて説明する。 Next, using a mask for forming the semiconductor layer, the step of forming an insulating layer covering an end portion of the semiconductor layer will be described with reference to FIG.

図9(A)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層59を形成する。 As shown in FIG. 9 (A), an insulating layer 31 on the substrate 30, a semiconductor layer 59 on the insulating layer 31. 次に、半導体層59上にマスク60を形成する。 Next, a mask 60 on the semiconductor layer 59.

次に、図9(B)に示すように、半導体層59をマスク60を用いてエッチングして、半導体層32を形成する。 Next, as shown in FIG. 9 (B), the semiconductor layer 59 is etched using the mask 60, to form the semiconductor layer 32.

次に、図9(C)に示すように、マスク60をエッチングまたはアッシングしてマスク60の形状を若干小さくしてマスク61を形成した後、マスク61の表面を撥液処理する。 Next, as shown in FIG. 9 (C), after forming a mask 61 by slightly decreasing the shape of the mask 60 the mask 60 is etched or ashing lyophobic treatment of the surface of the mask 61. ここでは、撥液処理として、マスク61の表面をフッ素プラズマで処理する。 Here, as the liquid-repellent treatment, treating the surface of the mask 61 by fluorine plasma. なお、マスク61を形成した後、マスク61表面を撥液処理しているが、この代わりに撥液性の組成物を半導体層32上に、インクジェット法を用いて撥液性の組成物を滴下して形成してもよい。 After forming the mask 61, although liquid-repellent treatment of the mask 61 surface, a liquid-repellent composition on the semiconductor layer 32 Alternatively, dropping liquid repellency of the composition by an inkjet method it may be to form. なお、破線60aは、アッシングされる前のマスク60を示す。 The broken line 60a indicates the mask 60 before being ashed.

また、撥液性の組成物の一例として、フッ化炭素鎖を有する有機樹脂(フッ素系樹脂)を用いることができる。 Further, as an example of liquid-repellent composition, it is possible to use an organic resin having a fluorocarbon chain (a fluorine resin). フッ素系樹脂として、ポリテトラフルオロエチレン(PTFE;四フッ化エチレン樹脂)、パーフルオロアルコキシアルカン(PFA;四フッ化エチレンパーフルオロアルキルビニルエーテル共重合樹脂)、パーフルオロエチレンプロペンコーポリマー(PFEP;四フッ化エチレン−六フッ化プロピレン共重合樹脂)、エチレン−テトラフルオロエチレンコポリマー(ETFE;四フッ化エチレン−エチレン共重合樹脂)、ポリビニリデンフルオライド(PVDF;フッ化ビニリデン樹脂)、ポリクロロトリフルオロエチレン(PCTFE;三フッ化塩化エチレン樹脂)、エチレン−クロロトリフルオロエチレンコポリマー(ECTFE;三フッ化塩化エチレン−エチレン共重合樹脂)、ポリテトラフルオロエチレン−パーフルオロジオキ As the fluorine-based resin, polytetrafluoroethylene (PTFE; polytetrafluoroethylene), perfluoroalkoxyalkane (PFA; a tetrafluoroethylene perfluoroalkylvinylether copolymer resin), perfluoroethylene-propene copolymer (PFEP; tetrafluoride ethylene - propylene hexafluoride copolymer resin), ethylene - tetrafluoroethylene copolymer (ETFE; a tetrafluoroethylene - ethylene copolymer resin), polyvinylidene fluoride (PVDF; polyvinylidene fluoride), polychlorotrifluoroethylene (PCTFE; trifluorochloroethylene resin), an ethylene - chlorotrifluoroethylene copolymer (ECTFE; trifluorochloroethylene - ethylene copolymer resin), polytetrafluoroethylene - perfluoro dioxabicycloctane ールコポリマー(TFE−PDD)、ポリビニルフルオライド(PVF;フッ化ビニル樹脂)等を用いることができる。 Rukoporima (TFE-PDD), polyvinyl fluoride (PVF; a vinyl fluoride resin), or the like can be used.

また、撥液性の組成物の一例としては、Rn−Si−X (4−n) (n=1、2、3)の化学式で表される有機シランが挙げられる。 Further, as an example of liquid-repellent composition, and an organic silane represented by the chemical formula Rn-Si-X (4- n) (n = 1,2,3). ここで、Rは、フルオロアルキル基やアルキル基などの比較的不活性な基を含む物である。 Here, R substance containing a relatively inactive group such as a fluoroalkyl group or alkyl group. また、Xはハロゲン、メトキシ基、エトキシ基又はアセトキシ基など、基質表面の水酸基あるいは吸着水と縮合反応により結合可能な加水分解基からなる。 Also, X is a halogen, a methoxy group, an ethoxy group or an acetoxy group, consisting capable bonded hydrolyzable group by a hydroxyl group or adsorbed water and condensation reaction of a substrate surface.

また、有機シランの一例として、Rにフルオロアルキル基を有するフルオロアルキルシラン(以下、FASという)を用いることができる。 As an example of organic silane, fluoroalkyl silane having a fluoroalkyl group in R (hereinafter, referred to as FAS) can be used. FASのRは、(CF )(CF (CH (xは0以上10以下の整数、yは0以上4以下の整数)で表される構造を持ち、複数個のR又はXがSiに結合している場合には、R又はXはそれぞれすべて同じでも良いし、異なっていてもよい。 FAS is the R, has the structure represented by (CF 3) (CF 2) x (CH 2) y (x is 0 to 10 integer, y is an integer from 0 to 4 inclusive), a plurality of R or if X are bonded to Si, to R or X may all be the same or may be different. 代表的なFASとしては、ヘプタデカフルオロテトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロテトラヒドロデシルトリクロロシラン、トリデカフルオロテトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシラン(FAS)が挙げられる。 Exemplary FAS, heptadecafluoro-tetrahydronaphthalene-decyl triethoxysilane, heptadecafluoro-tetrahydronaphthalene-decyl trichlorosilane, tridecafluoro-tetrahydronaphthalene-octyl trichlorosilane, fluoroalkyl silanes, such as trifluoropropyl trimethoxy silane (FAS) and the like.

また、有機シランの一例として、Rにアルキル基を有するアルコキシシランを用いることができる。 As an example of organic silane can be used alkoxysilane having an alkyl group R. アルコキシシランとしては、炭素数2〜30のアルコキシシランが好ましい。 The alkoxysilanes, preferably alkoxysilane having 2 to 30 carbon atoms. 代表的には、エチルトリエトキシシラン、プロピルトリエトキシシラン、オクチルトリエトキシシラン、デシルトリエトキシシラン、オクタデシルトリエトキシシラン(ODS)、エイコシルトリエトキシシラン、トリアコンチルトリエトキシシランがあげられる。 Typically, ethyl triethoxysilane, propyl triethoxysilane, octyltriethoxysilane, decyltriethoxysilane, octadecyltriethoxysilane (ODS), eicosyl triethoxysilane and triacontyl triethoxysilane and the like. なお、長鎖アルキル基を有するシラン化合物は、特に塗れ性を低下させることが可能であり好ましい。 Incidentally, a silane compound having a long chain alkyl group is preferably is capable of lowering the particular wettability.

次に、塗布法または印刷法により絶縁層62を形成する。 Next, the insulating layer 62 by a coating method or a printing method. ここでは、絶縁材料を含む組成物を塗布または印刷し、乾燥及び焼成を行って絶縁層62を形成する。 Here, a composition containing an insulating material is applied or printed to form an insulating layer 62 by performing drying and baking. 絶縁層62の材料は、図5に示す絶縁層46と同様の材料を適宜用いることができる。 Material of the insulating layer 62 may be appropriately used a material similar to that of the insulating layer 46 shown in FIG.

次にマスク61を除去して、半導体層32の端部を覆う絶縁層62を形成することができる。 Then by removing the mask 61, it is possible to form the insulating layer 62 covering an end portion of the semiconductor layer 32.

この後、図9(D)に示すように、半導体層32及び絶縁層36上にゲート絶縁膜として機能する絶縁層33を形成し、ゲート絶縁膜として機能する絶縁層33上にゲート電極として機能する導電層34を形成する。 Thereafter, as shown in FIG. 9 (D), to form the semiconductor layer 32 and the insulating layer 33 functioning as a gate insulating film over the insulating layer 36, functions as a gate electrode on the insulating layer 33 functioning as a gate insulating film the conductive layer 34 is formed. また、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。 Also forms a channel formation region 32a that overlaps the gate electrode to the semiconductor layer 32, the high concentration impurity regions 32b, 32c, the low concentration impurity regions 32d, the 32e.

なお、絶縁層62は、基板表面に対して上に凸の形状をとなっているが、図9(E)に示すように基板表面に対して下に凸の形状の絶縁層63を形成してもよい。 The insulating layer 62 is has a convex shape is formed on the substrate surface, an insulating layer 63 in the shape of convex downward with respect to the substrate surface as shown in FIG. 9 (E) it may be. これら、絶縁層62、63の形状は、絶縁層62、63を形成する組成物の濃度、粘度等により適宜形成することができる。 These, the shape of the insulating layer 62 and 63, the concentration of the composition for forming an insulating layer 62 and 63 may be suitably formed by the viscosity or the like.

次に、図9の(A)乃至(E)と異なる工程を用いた形態について、図9(F)−(I)を用いて説明する。 Next, Embodiment using the different processes (A) to (E) of FIG. 9, FIG. 9 (F) - is described with reference to (I).

図9(F)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層59を形成する。 As shown in FIG. 9 (F), an insulating layer 31 on the substrate 30, a semiconductor layer 59 on the insulating layer 31. 次に、半導体層59上に、ゲート絶縁膜として機能する絶縁層33を形成した後、絶縁層33上にマスク60を形成する。 Next, on the semiconductor layer 59, after forming the insulating layer 33 functioning as a gate insulating film, a mask 60 is formed over the insulating layer 33.

次に、図9(G)に示すように、半導体層59及び絶縁層33をマスク60を用いてエッチングして、半導体層32及び絶縁層33cを形成する。 Next, as shown in FIG. 9 (G), the semiconductor layer 59 and the insulating layer 33 is etched using the mask 60, to form the semiconductor layer 32 and the insulating layer 33c.

次に、図9(H)に示すように、マスク60をエッチングまたはアッシングしてマスク60の形状を若干小さくしてマスク61を形成した後、マスク61の表面を撥液処理し、撥液層61aを形成する。 Next, as shown in FIG. 9 (H), after forming a mask 61 by slightly decreasing the shape of the mask 60 the mask 60 is etched or ashing, to liquid-repellent treatment of the surface of the mask 61, the liquid-repellent layer 61a is formed. 次に、塗布法または印刷法により、半導体層32の端部を絶縁層33cを介して覆う絶縁層62を形成する。 Then, by a coating method or a printing method, an end portion of the semiconductor layer 32 to form an insulating layer 62 which covers over the insulating layer 33c. 次に、マスク61を除去する。 Then, to remove the mask 61.

この後、図9(E)と同様にして、ゲート電極として機能する導電層34を形成し、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。 Thereafter, in the same manner as in FIG. 9 (E), a conductive layer 34 functioning as a gate electrode, a channel formation region 32a that overlaps the gate electrode to the semiconductor layer 32, the high concentration impurity regions 32b, 32c, low density impurity regions 32d, to form a 32e.

以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。 A thin film transistor can be manufactured which suppresses leakage current flowing between the semiconductor layer and the gate electrode as described above.

次に、マスクを用いずに、半導体層の端部を覆う絶縁層を形成する工程について図10及び図11を用いて説明する。 Then, without using a mask, the step of forming an insulating layer covering an end portion of the semiconductor layer will be described with reference to FIGS.

図10(A)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。 As shown in FIG. 10 (A), an insulating layer 31 on the substrate 30, a semiconductor layer 32 on the insulating layer 31. 次に、隣接する半導体層32の間に絶縁層55を形成する。 Next, the insulating layer 55 between adjacent semiconductor layers 32. ここでは、絶縁層55としては、絶縁層を形成する材料を有する組成物をインクジェット法または印刷法により選択的に形成することで、半導体層32の端部を覆う絶縁層55を形成することができる。 Here, as the insulating layer 55, a composition having a material for forming the insulating layer to selectively formed by an ink-jet method or a printing method, to form an insulating layer 55 covering an end portion of the semiconductor layer 32 it can.

次に、図10(B)に示すように、半導体層32及び絶縁層55上にゲート絶縁膜として機能する絶縁層33を形成する。 Next, as shown in FIG. 10 (B), an insulating layer 33 functioning as a gate insulating film on the semiconductor layer 32 and the insulating layer 55.

次に、図10(C)に示すように、ゲート絶縁膜として機能する絶縁層33上にゲート電極として機能する導電層34を形成する。 Next, as shown in FIG. 10 (C), a conductive layer 34 functioning as a gate electrode on the insulating layer 33 functioning as a gate insulating film. また、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。 Also forms a channel formation region 32a that overlaps the gate electrode to the semiconductor layer 32, the high concentration impurity regions 32b, 32c, the low concentration impurity regions 32d, the 32e.

なお、絶縁層55は、基板表面に対して上に凸の形状をとなっているが、図10(D)に示すように、基板30表面に対して下に凸の形状の絶縁層56を形成してもよい。 The insulating layer 55 is has a convex shape is formed on the substrate surface, as shown in FIG. 10 (D), an insulating layer 56 in the shape of convex downward with respect to the substrate 30 surface it may be formed. これら、絶縁層55、56の形状は、絶縁層55、56を形成する組成物の濃度、粘度等により適宜形成することができる。 These shapes of the insulating layers 55 and 56, the concentration of the composition for forming the insulating layers 55 and 56 may be suitably formed by the viscosity or the like.

次に、図10の(A)乃至(D)と異なる工程を用いた形態について、図10(E)−(G)を用いて説明する。 Next, Embodiment Using different process shown in FIG. 10 (A) to (D), FIG. 10 (E) - is described with reference to (G).

図10(E)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。 As shown in FIG. 10 (E), an insulating layer 31 on the substrate 30, a semiconductor layer 32 on the insulating layer 31. 次に、半導体層32上に、ゲート絶縁膜として機能する絶縁層33を形成した後、絶縁層33上に隣接する半導体層32の間に絶縁層55を形成する。 Next, on the semiconductor layer 32, after forming the insulating layer 33 functioning as a gate insulating film, an insulating layer 55 between the semiconductor layer 32 adjacent to the insulating layer 33.

この後、図10(D)と同様にして、ゲート電極として機能する導電層34を形成し、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。 Thereafter, in the same way as in FIG. 10 (D), a conductive layer 34 functioning as a gate electrode, a channel formation region 32a that overlaps the gate electrode to the semiconductor layer 32, the high concentration impurity regions 32b, 32c, low density impurity regions 32d, to form a 32e.

なお、絶縁層55は、基板表面に対して上に凸の形状をとなっているが、図10(G)に示すように、基板30表面に対して下に凸の形状の絶縁層56を形成してもよい。 The insulating layer 55 is has a convex shape is formed on the substrate surface, as shown in FIG. 10 (G), the insulating layer 56 in the shape of convex downward with respect to the substrate 30 surface it may be formed.

以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。 A thin film transistor can be manufactured which suppresses leakage current flowing between the semiconductor layer and the gate electrode as described above.

上記とは異なる工程でマスクを用いずに半導体層の端部を覆う絶縁層を形成する工程について、図11を用いて説明する。 The step of forming an insulating layer covering an end portion of the semiconductor layer without using a mask by a different process from the above, will be described with reference to FIG. 11.

図11(A)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。 As shown in FIG. 11 (A), an insulating layer 31 on the substrate 30, a semiconductor layer 32 on the insulating layer 31. ここで、半導体層32の端部の側面は、基板30の表面に対し、垂直または85°以上95°以下にすることが好ましい。 Here, the side surface of the end portion of the semiconductor layer 32, the surface of the substrate 30, is preferably not more than 95 ° vertical or 85 ° or more. このようにすることで、後に形成する絶縁層69を歩留まり高く形成することが可能である。 In this way, it is possible to an insulating layer 69 formed with a high yield to be formed later. 次に、半導体層32上に絶縁層40を形成する。 Next, the insulating layer 40 on the semiconductor layer 32. ここでは、絶縁層40として半導体層32の膜厚の1.5〜3倍に形成することが好ましい。 Here, it is preferable to form the 1.5 to 3 times the thickness of the semiconductor layer 32 as the insulating layer 40. 絶縁層40は、プラズマCVD法で酸化珪素、酸窒化珪素を用いて形成する。 Insulating layer 40 is silicon oxide by a plasma CVD method, is formed using a silicon oxynitride.

次に、絶縁層40を、基板に対して垂直方向のエッチングを主体とした異方性エッチングにより選択的にエッチングして、図11(B)に示すような半導体層32の側面に接する絶縁層69を形成することができる。 Next, the insulating layer 40 is selectively etched by anisotropic etching mainly in a etching in the vertical direction with respect to the substrate, the insulating layer in contact with the side surface of the semiconductor layer 32 as shown in FIG. 11 (B) it is possible to form a 69. 当該手法により、半導体層32の側面及び表面の稜を覆わないものの、半導体層32の側面及び絶縁層31の稜を覆う絶縁層69を形成することができる。 By the method, but it does not cover the edge of the side surface and the surface of the semiconductor layer 32, it is possible to form the insulating layer 69 covering the edge of the side surface and the insulating layer 31 of the semiconductor layer 32.

次に、図11(B)に示すように、半導体層32及び絶縁層69上にゲート絶縁膜として機能する絶縁層33を形成する。 Next, as shown in FIG. 11 (B), an insulating layer 33 functioning as a gate insulating film on the semiconductor layer 32 and the insulating layer 69.

次に、図11(C)に示すように、ゲート絶縁膜として機能する絶縁層33上にゲート電極として機能する導電層34を形成する。 Next, as shown in FIG. 11 (C), a conductive layer 34 functioning as a gate electrode on the insulating layer 33 functioning as a gate insulating film. また、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。 Also forms a channel formation region 32a that overlaps the gate electrode to the semiconductor layer 32, the high concentration impurity regions 32b, 32c, the low concentration impurity regions 32d, the 32e.

なお、低濃度不純物領域32d、32eは必要に応じて設ければよい。 The low concentration impurity regions 32d, 32e may be provided as needed.

以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。 A thin film transistor can be manufactured which suppresses leakage current flowing between the semiconductor layer and the gate electrode as described above.

(実施の形態2) (Embodiment 2)
本実施の形態では、半導体層の端部におけるゲート絶縁膜の被覆性低下によるゲート電圧のリーク電流を抑制することが可能な半導体素子の構造及び作製方法を提供する。 In this embodiment, there is provided a structure of a semiconductor device and a manufacturing method capable of suppressing the leakage current of the gate voltage due to coverage reduction of the gate insulating film at the end portion of the semiconductor layer. ここでは、半導体素子として薄膜トランジスタを用いて示す。 Here, denoted by the thin-film transistor as a semiconductor device.

図12(A)には本発明に係る半導体装置の主要な構成を説明するための断面図である。 In FIG 12 (A) is a cross-sectional view for describing a main structure of a semiconductor device according to the present invention. 図12(A)は、特に薄膜トランジスタの断面図を示し、図12(B)及び(C)は図12(A)の作製工程において、特に半導体層の端部67の拡大図を示す。 FIG. 12 (A) especially shows a cross-sectional view of a thin film transistor, FIG. 12 (B) and (C) in the manufacturing process of FIG. 12 (A), the particular shows an enlarged view of an end portion 67 of the semiconductor layer.

この薄膜トランジスタは、絶縁表面を有する基板30上に作製されている。 This thin film transistor is fabricated on a substrate 30 having an insulating surface. また、基板30及び薄膜トランジスタの間に絶縁層31が形成されている。 The insulating layer 31 is formed between the substrate 30 and the thin film transistor. 薄膜トランジスタは半導体層66、ゲート絶縁膜として機能する絶縁層33、ゲート電極として機能する導電層34で構成される。 Thin film transistor semiconductor layer 66, an insulating layer 33 functioning as a gate insulating film, and a conductive layer 34 functioning as a gate electrode. また、半導体層32はチャネル形成領域32a、高濃度不純物領域32b、32c、低濃度不純物領域32d、32eで構成される。 The semiconductor layer 32 is a channel formation region 32a, high concentration impurity regions 32b, 32c, the low concentration impurity regions 32d, composed 32e.

本実施の形態で示す半導体層66は、側面以外の領域において、第1の膜厚の領域66a、及び第1の膜厚より厚い第2の膜厚の領域66bを有することを特徴とし、且つゲート絶縁膜として機能する絶縁層33において、第3の膜厚の領域33a及び第3の膜厚より薄い第4の膜厚の領域33bを有することを特徴とする。 The semiconductor layer 66 in this embodiment, in a region other than the sides, characterized by having a first thickness in the region 66a, and thicker than the first thickness second thickness region 66b, and in the insulating layer 33 functioning as a gate insulating film, and having a third thickness of the areas 33a and thinner than the third thickness fourth film thickness of the region 33b. なお、半導体層66の第1の膜厚の領域66a及び絶縁層33の第3の膜厚の領域33aは、半導体層66の側面に接している。 The third of the thickness of the region 33a of the first thickness region 66a and the insulating layer 33 of the semiconductor layer 66 is in contact with the side surface of the semiconductor layer 66. このように半導体層66の側面付近において十分に絶縁層の膜厚を確保することが可能であるため、半導体層66及びゲート電極として機能する導電層34の間においてリーク電流の発生を抑制することができる。 Thus for in the vicinity of the side surface of the semiconductor layer 66 can be ensured thickness sufficiently insulating layer, suppress the occurrence of leakage currents between the conductive layer 34 functioning as a semiconductor layer 66 and the gate electrode can.

次に、本実施の形態で示す半導体層及び絶縁層の形成方法について図12(B)及び(C)を用いて説明する。 Next, a method for forming the semiconductor layer and the insulating layer in this embodiment mode is described with reference to FIG. 12 (B) and (C).

図12(B)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層66を形成する。 As shown in FIG. 12 (B), an insulating layer 31 on the substrate 30, a semiconductor layer 66 on the insulating layer 31. ここで、半導体層66の側面は、30°以上85°未満、更に好ましくは45°以上60°以下の傾斜を有する形状にすることが好ましい。 Here, the side surface of the semiconductor layer 66 is less than 30 ° or 85 °, still more preferably be a shape having a slope of 45 ° to 60 °. このようにすることで、後に照射するプラズマを効率よく受けることが可能であり、半導体層66の側面付近の絶縁層の膜厚を厚くすることが可能である。 In this way, it is possible to receive efficiently plasma irradiation after, it is possible to increase the thickness of the insulating layer near the side surface of the semiconductor layer 66. 次に、半導体層32上に絶縁層33を形成する。 Next, the insulating layer 33 on the semiconductor layer 32.

次に絶縁層33上にマスク68を形成する。 Then forming a mask 68 on the insulating layer 33. マスク68は半導体層のチャネル形成領域となる部分を覆うように形成することが好ましい。 Mask 68 is preferably formed so as to cover a portion to be a channel formation region of the semiconductor layer. 次に、半導体層66の一部に、実施の形態1及び図23で示すような装置を用いた高密度プラズマ処理により、半導体層66の一部を固相酸化または固相窒化して絶縁層を形成する。 Then, a part of the semiconductor layer 66, the high-density plasma treatment using an apparatus as shown in Embodiment 1 and FIG. 23 embodiment, solid-phase oxidation or solid phase nitridation by insulating layer a portion of the semiconductor layer 66 to form. このようなプラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れている。 Such a plasma treatment insulating layer formed by oxidizing or nitriding by the dense dielectric strength is superior in reliability.

この結果、図12(C)に示すように、半導体層の一部、特に半導体層の側面に接する領域66aにおいて膜厚が薄くなり、且つそれを覆う絶縁層において膜厚が厚くなる。 As a result, as shown in FIG. 12 (C), a portion of the semiconductor layer, the film thickness becomes thin in the area 66a in particular contact with the side surface of the semiconductor layer, the film thickness becomes thicker in and insulating layers covering it. なお、破線66cは、高密度プラズマ処理する前の半導体層を示す。 The broken line 66c shows the semiconductor layer before the high-density plasma treatment.

更には、マスク68を用いて半導体層66にリンまたはボロンを添加した後、図12(B)に示すようにプラズマ処理することにより、半導体層66の酸化速度が促進される。 Furthermore, after the addition of phosphorus or boron into the semiconductor layer 66 using the mask 68, by plasma treatment as shown in FIG. 12 (B), the oxidation rate of the semiconductor layer 66 is promoted. このため、半導体層66の側面に接する領域において、半導体層66の膜厚が薄くなるとともに、当該領域を覆う絶縁層33の膜厚が厚くなる。 Therefore, in the region in contact with the side surface of the semiconductor layer 66, with the film thickness of the semiconductor layer 66 becomes thin, the film thickness of the insulating layer 33 covering the area is thick.

このように半導体層66の側面付近において十分に絶縁層の膜厚を確保することが可能であるため、半導体層32及びゲート電極として機能する導電層34の間においてリーク電流の発生を抑制することができる。 Thus for in the vicinity of the side surface of the semiconductor layer 66 can be ensured thickness sufficiently insulating layer, suppress the occurrence of leakage currents between the conductive layer 34 functioning as a semiconductor layer 32 and the gate electrode can.

(実施の形態3) (Embodiment 3)
本実施の形態では、半導体層の端部におけるゲート絶縁膜の被覆性低下によるゲート電圧のリーク電流を抑制することが可能な半導体素子の構造及び作製方法を提供する。 In this embodiment, there is provided a structure of a semiconductor device and a manufacturing method capable of suppressing the leakage current of the gate voltage due to coverage reduction of the gate insulating film at the end portion of the semiconductor layer. ここでは、半導体素子として薄膜トランジスタを用いて示す。 Here, denoted by the thin-film transistor as a semiconductor device.

図13(A)には本発明に係る半導体装置の主要な構成を説明するための断面図である。 In FIG 13 (A) is a cross-sectional view for describing a main structure of a semiconductor device according to the present invention. 図13(A)は、特に薄膜トランジスタの断面図を示し、図13(B)及び(C)は図13(A)の半導体層の端部64の拡大図を示す。 FIG. 13 (A) is in particular a cross-sectional view of a thin film transistor, and FIG. 13 (B) and (C) shows an enlarged view of an end portion 64 of the semiconductor layer of FIG. 13 (A). この薄膜トランジスタは、絶縁表面を有する基板30上に作製されている。 This thin film transistor is fabricated on a substrate 30 having an insulating surface. また、基板30及び薄膜トランジスタの間に絶縁層31が形成されている。 The insulating layer 31 is formed between the substrate 30 and the thin film transistor. 薄膜トランジスタは半導体層32、ゲート絶縁膜として機能する絶縁層33、ゲート電極として機能する導電層34で構成される。 Thin film transistor semiconductor layer 32, an insulating layer 33 functioning as a gate insulating film, and a conductive layer 34 functioning as a gate electrode. また、半導体層32はチャネル形成領域32a、高濃度不純物領域32b、32c、低濃度不純物領域32d、32eで構成される。 The semiconductor layer 32 is a channel formation region 32a, high concentration impurity regions 32b, 32c, the low concentration impurity regions 32d, composed 32e.

図13(B)に示すように半導体層32の端部の側面は、基板と平行な面に対してθ1の角度で傾斜し、下地膜として機能する絶縁層31の表面は、基板と平行な面に対してθ2の角度で傾斜し、さらにθ1は10度以上40度以下であり、θ2は5度以上15度以下である。 Side of the end portion of the semiconductor layer 32 as shown in FIG. 13 (B) is inclined at an angle of θ1 with respect to a plane parallel to the substrate, the surface of the insulating layer 31 functioning as a base film, the substrate and parallel inclined at an angle of .theta.2 with respect to the surface, further θ1 is 40 degrees or less than 10 degrees, .theta.2 is less than 15 degrees 5 degrees or more. このように、半導体層32の端部の側面の傾斜角度より、下地膜として機能する絶縁層31の表面の傾斜角度が小さいと、半導体層32及び絶縁層31の界面がなだらかになり、半導体層32及び絶縁層31上に形成されるゲート絶縁膜として機能する絶縁層33の被覆率を高めることが可能である。 Thus, the inclined angle of the side surface of the end portion of the semiconductor layer 32, the inclination angle of the surface of the insulating layer 31 functioning as a base film is small, the interface between the semiconductor layer 32 and the insulating layer 31 becomes smooth, the semiconductor layer 32 and it is possible to increase the coverage of the insulating layer 33 functioning as a gate insulating film formed on the insulating layer 31. このため、半導体層32及びゲート電極との間でリーク電流が生じることを防止することが可能である。 Therefore, it is possible to prevent the leakage current generated between the semiconductor layer 32 and the gate electrode.

また、図13(C)に示すように、下地膜として機能する絶縁層31の表面が基板表面に対して凸の形状であっても良い。 Further, as shown in FIG. 13 (C), the surface of the insulating layer 31 functioning as a base film may be a convex with respect to the substrate surface. このような形状においても半導体層32及び絶縁層31の界面がなだらかになり、半導体層32及び絶縁層31上に形成されるゲート絶縁膜として機能する絶縁層33の被覆率を高めることが可能である。 Such becomes gentler interface between the semiconductor layer 32 and the insulating layer 31 is in form, can be increased coverage of the insulating layer 33 functioning as a gate insulating film formed on the semiconductor layer 32 and the insulating layer 31 is there. このため、半導体層32及びゲート電極との間でリーク電流が生じることを防止することが可能である。 Therefore, it is possible to prevent the leakage current generated between the semiconductor layer 32 and the gate electrode.

(実施の形態4) (Embodiment 4)
本実施の形態では、上記実施の形態で示すようなゲート電極及び半導体層間でリーク電流を低減することが可能な構造を適用した半導体素子の一例について示す。 In the present embodiment, an example of a semiconductor device to which the structure capable of reducing the leakage current in the gate electrode and the semiconductor layers as shown in the above embodiment. なお、本実施の形態では、実施の形態1で示す構造を適用した例を示すが、実施の形態2及び3を適宜適用することができる。 In the present embodiment, an example of applying the structure shown in Embodiment Mode 1 can be applied second and third embodiments as appropriate.

図14において、ゲート電極及び半導体層間でリーク電流を低減することが可能な構造を適用した薄膜トランジスタの構造を示す。 14 shows a structure of a thin film transistor according to the structure capable of reducing the leakage current in the gate electrode and the semiconductor layer.

図14(A)に示すように、ゲート電極として機能する導電層34の側面にスペーサ35が形成されていてもよい。 As shown in FIG. 14 (A), the spacer 35 on the side surface of the conductive layer 34 functioning as a gate electrode may be formed. また、このスペーサ35を利用して、ゲート電極として機能する導電層34のチャネル長方向の両端に低濃度不純物領域32d、32eを形成することができる。 Moreover, by utilizing the spacer 35, the low concentration impurity regions 32d at both ends of the channel length direction of the conductive layer 34 functioning as a gate electrode, can be formed 32e. この低濃度不純物領域32d、32eは低濃度ドレイン(LDD)として機能する。 The low concentration impurity regions 32d, 32e serves as a lightly doped drain (LDD). 低濃度不純物領域32d、32eを設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。 The low concentration impurity regions 32d, by providing the 32e, and relax the electric field of the drain end, it is possible to suppress the deterioration due to writing and repeating erasing.

スペーサ35は、絶縁層33及び導電層34上に、CVD法、スパッタリング法等により、導電層34の厚さの1.5〜3倍の厚さの絶縁層を形成した後、異方性エッチングにより絶縁層をエッチングすることで、選択的に導電層34の側面に形成することができる。 The spacer 35 is on the insulating layer 33 and the conductive layer 34, CVD method, a sputtering method or the like, after forming a 1.5 to 3 times the thickness of the insulating layer of the thickness of the conductive layer 34, an anisotropic etching by etching the insulating layer makes it possible to form the side surface of the selectively conductive layer 34.

また、図14(B)に示すように、ゲート電極として機能する導電層が積層構造であり、一方の導電層が他方の導電層と比較して大きい構造であっても良い。 Further, as shown in FIG. 14 (B), a conductive layer serving as a gate electrode is a laminated structure, one of the conductive layers may be larger structure compared to other conductive layers. 即ち、積層する導電層の一方が外側に突出した形状であってもよい。 That is, one of the conductive layer may be a shape projecting outward of stacking. ここでは、ゲート絶縁膜として機能する絶縁層33に接する側の導電層80が、その上に形成される導電層81より面積大きい例を示す。 Here, the side of the conductive layer 80 in contact with the insulating layer 33 functioning as a gate insulating film, showing an area larger example than the conductive layer 81 formed thereon. なお、この形状に限られず、導電層80の方が小さく導電層81の方が大きくてもよい。 Incidentally, the shape limited without, or may be larger in towards small conductive layer 81 of the conductive layer 80. 導電層80において導電層81の外側に形成される領域と、低濃度不純物領域32d、32eが絶縁層33を介して重畳する。 A region formed outside the conductive layer 81 in the conductive layer 80, the low concentration impurity regions 32d, 32e are overlapped with the insulating layer 33. ゲート電極として機能する導電層80、81をこのような形状とすることで、導電層80において導電層81の外側に形成される領域を通過して半導体層に不純物を添加することができる。 The conductive layer 80 and 81 functioning as a gate electrode in such a shape, may be doped into the semiconductor layer through the region formed outside the conductive layer 81 in the conductive layer 80. 即ち、不純物を添加する工程により半導体層32において、チャネル形成領域32a、高濃度の不純物領域32b、32c、及び低濃度不純物領域32d、32eを同時に形成することが可能である。 That is, in the semiconductor layer 32 by adding an impurity, it is possible to form the channel formation region 32a, high concentration impurity regions 32b, 32c, and low concentration impurity regions 32d, 32e simultaneously. このため、スループットを向上させることができる。 Therefore, it is possible to improve the throughput.

また、図14(C)に示すように、ゲート電極として機能する導電層82が半導体層32の低濃度不純物領域32d、32eを覆う構造としてもよい。 Further, as shown in FIG. 14 (C), a low concentration impurity region 32d of the conductive layer 82 is a semiconductor layer 32 which functions as a gate electrode, 32e may have a structure for covering the. このような構造の薄膜トランジスタは、ゲート電極として機能する導電層82を形成する前に、低濃度の不純物を半導体層32に添加して、低濃度不純物領域32d、32eを形成した後、ゲート電極として機能する導電層82を形成する。 TFT having such a structure, prior to forming the conductive layer 82 functioning as a gate electrode, and adding a low concentration of impurity in the semiconductor layer 32, the low concentration impurity regions 32d, after forming the 32e, as the gate electrode forming a conductive layer 82 functioning. 次に、導電層82をマスクとして半導体層32に不純物を高濃度添加することで、形成することができる。 Next, an impurity into the semiconductor layer 32 to conductive layer 82 as a mask by a high concentration added can be formed.

さらに、図示しないが半導体層32に低濃度不純物領域を有さず、チャネル形成領域32a、及び高濃度の不純物領域32b、32cで構成されるシングルドレイン構造の薄膜トランジスタとすることができる。 Furthermore, although not shown without a low concentration impurity regions in the semiconductor layer 32 can be a thin film transistor having a single drain structure formed channel forming regions 32a, and the high concentration impurity regions 32b, at 32c. このような薄膜トランジスタは、低濃度不純物領域を形成する工程が必要ないため、スループットを向上させることができる。 Such thin film transistor, for forming a low concentration impurity regions is not required, thereby improving the throughput.

次に、図15において、ゲート電極及び半導体層間でリーク電流を低減することが可能な構造を適用した不揮発性記憶素子の構造を示す。 Next, in FIG. 15 shows the structure of the applied non-volatile memory element structure capable of reducing the leakage current in the gate electrode and the semiconductor layer.

図15(A)に示す不揮発性記憶素子は、半導体層32上にトンネル酸化膜として機能する絶縁層83が形成され、絶縁層83上に電荷蓄積層84、コントロール絶縁膜として機能する絶縁層85、ゲート電極として機能する導電層86が形成される。 15 nonvolatile memory element shown in (A), the semiconductor layer 32 an insulating layer 83 functioning as a tunnel oxide film is formed on the charge storage layer 84 on the insulating layer 83, insulating layer 85 functioning as a control insulating film , conductive layer 86 functioning as a gate electrode is formed. また、電荷蓄積層84及びゲート電極として機能する導電層86の端部が揃っている。 Further, end portions of the conductive layer 86 which functions as a charge storage layer 84 and the gate electrode are aligned. また、半導体層32に低濃度不純物領域を有さず、チャネル形成領域32a、及び高濃度の不純物領域32b、32cで構成されるシングルドレイン構造である。 Also, no low-concentration impurity regions in the semiconductor layer 32, a channel formation region 32a, and the high concentration impurity region 32b, a single drain structure composed of 32c. このような不揮発性記憶素子は、低濃度不純物領域を形成する工程が必要ないため、スループットを向上させることができる。 Such non-volatile storage element, for forming a low concentration impurity regions is not required, thereby improving the throughput.

トンネル酸化膜として機能する絶縁層83としては、電荷蓄積層84に電荷を注入するためのトンネル絶縁層として用いる。 The insulating layer 83 functioning as a tunnel oxide film is used as a tunnel insulating layer for injecting charges into the charge storage layer 84. 絶縁層83は、実施の形態1で示すゲート絶縁膜として機能する絶縁層33と同様の材料及び方法により形成することができる。 Insulating layer 83 can be formed of the same material and method as the insulating layer 33 functioning as a gate insulating film shown in the first embodiment. 代表的には、酸化珪素、若しくは酸化珪素と窒化珪素の積層構造等で形成することができる。 Typically, it is possible to form a silicon oxide or a stacked structure or the like of the oxide and silicon nitride. また、半導体層32の表面を、図23に示す装置により高密度プラズマ処理して半導体層32の表面を酸化して絶縁層を形成してもよい。 Further, the surface of the semiconductor layer 32, an insulating layer may be formed by oxidizing the surface of the semiconductor layer 32 by high-density plasma treatment by the apparatus shown in FIG. 23. さらには、プラズマCVD法により酸化珪素を用いて絶縁層を形成した後、図23に示す装置によりプラズマ処理して、酸化又は窒化することにより絶縁層を形成してもよい。 Furthermore, after forming an insulating layer using silicon oxide by a plasma CVD method, and a plasma treatment by the apparatus shown in FIG. 23, an insulating layer may be formed by oxidizing or nitriding. この場合、酸化珪素の表面を窒化した場合は、酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層が設けられる。 In this case, if you nitriding the surface of the silicon oxide, a high nitrogen concentration nitrogen plasma treatment layer is provided on the surface or near the surface of the silicon oxide layer. なお、表面近傍とは、酸化珪素層の表面から概略0.5nm〜1.5nmの深さをいう。 Note that the vicinity of the surface refers to the depth of approximately 0.5nm~1.5nm from the surface of the silicon oxide layer. 例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略1nmの深さに窒素を20〜50原子%の割合で含有した構造となる。 For example, by performing plasma treatment in a nitrogen atmosphere, a structure in which a proportion surface from the nitrogen depth of approximately 1 nm 20 to 50 atomic% of the silicon oxide layer.

後述する電荷蓄積層が導電層または半導体層で形成されるフローティングゲートの場合、絶縁層83は3nm〜6nmの厚さに形成することが好ましい。 If the floating gate to be described later charge storage layer is formed of a conductive layer or a semiconductor layer, an insulating layer 83 is preferably formed to a thickness of 3Nm~6nm. 例えば、ゲート長を600nmとする場合、絶縁層83は3nm〜6nmの厚さに形成することができる。 For example, when the gate length is 600 nm, the insulating layer 83 may be formed to a thickness of 3Nm~6nm. また、後述する電荷蓄積層が絶縁層で形成される場合、絶縁層83は1nm〜10nm、好ましくは1nm〜5nmの厚さに形成することが好ましい。 Also, if the charge accumulation layer described later is formed in the insulating layer, the insulating layer 83 is 1 nm to 10 nm, it is preferable that preferably formed to a thickness of 1 nm to 5 nm. 例えば、ゲート長を600nmとする場合、絶縁層83は1nm〜3nmの厚さに形成することができる。 For example, when the gate length is 600 nm, the insulating layer 83 may be formed to a thickness of 1 nm to 3 nm.

電荷蓄積層84としては、半導体材料または導電性材料の層または粒子で形成し浮遊ゲートとすることができる。 The charge storage layer 84 can be a form floating gate layer or particles of a semiconductor material or a conductive material. 半導体材料としては、シリコン、シリコンゲルマニウム等がある。 As the semiconductor material, silicon, silicon germanium, or the like. シリコンを用いる場合、アモルファスシリコンやポリシリコンを用いることができる。 In the case of using silicon, amorphous silicon can be used or polysilicon. さらには、リンがドープされたポリシリコンを用いることができる。 Furthermore, it is possible to use a polysilicon doped with phosphorus. 導電性材料としては、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo−Ta合金膜)、あるいは導電性を付与した珪素膜で形成すれば良い。 As the conductive material, tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W) from an element selected, an alloy containing the element as its main component, an alloy film (typically a combination of the above elements Mo-W alloy film, Mo-Ta alloy film), or it may be formed a conductive grant the silicon film to. このような材料から成る導電層の下には窒化タンタル(TaN)、窒化タングステン(WN)、窒化チタン(TiN)膜、窒化モリブデン(MoN)などの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。 Tantalum nitride Under the conductive layer formed of such a material (TaN), tungsten nitride (WN), titanium nitride (TiN) film, a nitride such as molybdenum nitride (MoN), tungsten silicide, titanium silicide, molybdenum silicide, etc. it may be left to the silicide formation. 更には、上記半導体材料同士、導電性材料同士、または半導体材料及び導電性材料の積層構造としてもよい。 Furthermore, or a stacked structure of the semiconductor materials, conductive materials, or a semiconductor material and the conductive material. 例えば、シリコン層及びゲルマニウム層の積層構造としてもよい。 For example, or a stacked structure of a silicon layer and a germanium layer.

また、電荷蓄積層84として、絶縁性であり、電荷を保持するトラップを有する層で形成することもできる。 Further, as the charge storage layer 84, an insulating property can be formed in a layer having a trap that holds charges. このような材料の代表例として、代表的にはシリコン化合物、ゲルマニウム化合物がある。 Representative examples of such materials, typically silicon compounds, germanium compounds. シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加された酸窒化珪素等がある。 As the silicon compound, silicon nitride, silicon oxynitride, oxynitride to which hydrogen is added, or the like. ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等がある。 The germanium compound is germanium nitride, oxygen is added, germanium nitride, germanium oxide to which nitrogen is added, oxygen and hydrogen is added, germanium nitride, nitrogen and germanium oxide or the like in which hydrogen is added.

コントロール絶縁膜として機能する絶縁層85としては、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミニウムなどの一層若しくは複数層を、減圧CVD法やプラズマCVD法などで形成する。 The insulating layer 85 functioning as a control insulating film, silicon oxide, silicon nitride, silicon oxynitride, a single layer or a plurality of layers of aluminum oxide, is formed in such a reduced pressure CVD method, a plasma CVD method. 絶縁層85の厚さは1nm〜20nm、好ましくは5〜10nmで形成する。 The thickness of the insulating layer 85 is 1 nm to 20 nm, to form a preferably 5 to 10 nm. 例えば、窒化珪素層を3nmの厚さに堆積し、酸化珪素層の厚さを5nmの厚さに堆積したものを用いることができる。 For example, it is possible to use those deposited silicon nitride layer to a thickness of 3 nm, was deposited thickness of the silicon oxide layer to a thickness of 5 nm.

ゲート電極として機能する導電層86としては、実施の形態1で示すゲート電極として機能する導電層34の材料及び作製方法を適宜用いることができる。 As the conductive layer 86 functioning as a gate electrode can be formed using a material and a manufacturing method of the conductive layer 34 functioning as a gate electrode described in Embodiment 1 as appropriate.

また、図15(B)に示すように、電荷蓄積層84、コントロール絶縁膜として機能する絶縁層85、及びゲート電極として機能する導電層86の側面にマスク87が形成されていてもよい。 Further, FIG. 15 (B), the charge storage layer 84 may be masked 87 on the side surface of the conductive layer 86 which functions as an insulating layer 85, and the gate electrode functions as a control insulating film is formed. なお、マスクは、トンネル酸化膜として機能する絶縁層83、電荷蓄積層84、コントロール絶縁膜として機能する絶縁層85、及びゲート電極として機能する導電層86の側面に形成されていてもよい。 The mask, the insulating layer 83 functioning as a tunnel oxide film, charge storage layer 84 may be formed on the side surface of the conductive layer 86 which functions as an insulating layer 85, and the gate electrode functions as a control insulating film. 又、マスク87、及び低濃度不純物領域32d、32eが絶縁層83を介して重畳する。 Further, the mask 87, and the low concentration impurity regions 32d, 32e are overlapped with the insulating layer 83.

また、図15(C)に示すように、電荷蓄積層89がゲート電極として機能する導電層86と比較して大きい構造であっても良い。 Further, as shown in FIG. 15 (C), it may be a larger structure compared to the conductive layer 86 the charge storage layer 89 functions as a gate electrode. 即ち、電荷蓄積層89が外側に突出した形状であってもよい。 In other words, the charge accumulation layer 89 may have a shape projecting outwardly. 電荷蓄積層89において導電層86の外側に形成される領域と、低濃度不純物領域32d、32eが絶縁層33を介して重畳する。 A region formed outside the conductive layer 86 in the charge storage layer 89, the low concentration impurity regions 32d, 32e are overlapped with the insulating layer 33. 電荷蓄積層89及びゲート電極として機能する導電層86をこのような形状とすることで、電荷蓄積層89において導電層86の外側に形成される領域を通過して半導体層に不純物を添加することができる。 The conductive layer 86 which functions as a charge storage layer 89 and the gate electrode in such a shape, adding an impurity to the semiconductor layer through the region formed outside the conductive layer 86 in the charge storage layer 89 can. 即ち、不純物を添加する工程により半導体層32において、チャネル形成領域32a、高濃度の不純物領域32b、32c、及び低濃度不純物領域32d、32を同時に形成することが可能である。 That is, in the semiconductor layer 32 by adding an impurity, it is possible to form the channel formation region 32a, high concentration impurity regions 32b, 32c, and low concentration impurity regions 32d, 32 simultaneously. このため、スループットを向上させることができる。 Therefore, it is possible to improve the throughput.

また、図15(D)に示すように、電荷蓄積層91の方が小さくゲート電極として機能する導電層93の方が大きくてもよい。 Further, as shown in FIG. 15 (D), it may be greater towards the conductive layer 93 functioning as a small gate electrode toward the charge storage layer 91. このような構造の薄膜トランジスタは、ゲート電極として機能する導電層93を形成する前に、低濃度の不純物を半導体層32に添加して、低濃度不純物領域32d、32eを形成した後、ゲート電極として機能する導電層93を形成する。 TFT having such a structure, prior to forming the conductive layer 93 functioning as a gate electrode, and adding a low concentration of impurity in the semiconductor layer 32, the low concentration impurity regions 32d, after forming the 32e, as the gate electrode forming a conductive layer 93 functioning. 次に、導電層93をマスクとして半導体層32に不純物を高濃度添加することで、形成することができる。 Next, an impurity into the semiconductor layer 32 to conductive layer 93 as a mask by a high concentration added can be formed.

このような不揮発性メモリ素子を用いて、様々な態様の不揮発性半導体記憶装置を得ることができる。 Using such a non-volatile memory device, it is possible to obtain a non-volatile semiconductor memory device of the various aspects. 図16に不揮発性メモリセルアレイの等価回路の一例を示す。 Figure 16 shows an example of an equivalent circuit of a nonvolatile memory cell array. 1ビットの情報を記憶するメモリセルMS01は、選択トランジスタS01と不揮発性メモリ素子M01で構成されている。 Memory cell MS01 which stores 1 bit of information is a selection transistor S01 and a nonvolatile memory element M01. 選択トランジスタS01は、ビット線BL0と不揮発性メモリ素子M01の間に直列に挿入され、ゲートがワード線WL1に接続されている。 Selection transistor S01 is inserted in series between the bit line BL0 and the nonvolatile memory element M01, a gate connected to a word line WL1. 不揮発性メモリ素子M01のゲートはワード線WL11に接続されている。 The gate of the nonvolatile memory element M01 is connected to a word line WL11. 不揮発性メモリ素子M01にデータの書き込むときは、ワード線WL1とビット線BL0をHレベル、BL1をLレベルとして、ワード線WL11に高電圧を印加すると、前述のように電荷蓄積層に電荷が蓄積される。 When writing of data to the nonvolatile memory element M01 is the H level word line WL1 and the bit line BL0, the BL1 as L level, when a high voltage is applied, the charge in the charge storage layer as described above accumulates in the word line WL11 It is. データを消去する場合には、ワード線WL1とビット線BL0をHレベルとし、ワード線WL11に負の高電圧を印加すれば良い。 To erase data, the word line WL1 and the bit line BL0 to the H level may be a negative high voltage is applied to the word line WL11.

このメモリセルMS01において、選択トランジスタS01と不揮発性メモリ素子M01をそれぞれ、絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性メモリ素子との干渉を防ぐことができる。 In this memory cell MS01, by forming a selection transistor S01 and a nonvolatile memory element M01, respectively, in the semiconductor layer which is formed separately in an island shape over an insulating surface, even without providing any special isolation area, other select transistor or it is possible to prevent interference between the non-volatile memory device. また、メモリセルMS01内の選択トランジスタS01と不揮発性メモリ素子M01は共にnチャネル型なので、この両者を一つの島状に分離した半導体層で形成することにより、この二つの素子を接続する配線を省略することができる。 Further, since the selection transistor S01 and a nonvolatile memory element M01 in the memory cell MS01 is a both n-channel type, by forming a semiconductor layer separated this both on one island-like, the wiring connecting these two elements it can be omitted.

図17は、ビット線に不揮発性メモリ素子を直接接続したNOR型の等価回路を示している。 Figure 17 shows an equivalent circuit of a NOR type of connecting the nonvolatile memory device directly to the bit line. このメモリセルアレイは、ワード線WLとビット線BLが互いに交差して配設し、各交差部に不揮発性メモリ素子を配置している。 The memory cell array is arranged to intersect the word lines WL and bit line BL to each other, they are arranged non-volatile memory device at each intersection. NOR型は、個々の不揮発性メモリ素子のドレインをビット線BLに接続する。 NOR type, connects the drain of each of the nonvolatile memory element to the bit line BL. ソース線SLには不揮発性メモリ素子のソースが共通接続される。 The source line SL source of the nonvolatile memory elements are connected in common.

この場合もこのメモリセルMS01において、不揮発性メモリ素子M01を絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の不揮発性メモリ素子との干渉を防ぐことができる。 In this case the memory cell MS01, by forming a semiconductor layer which is formed separately like islands an insulating surface the nonvolatile memory element M01, and a is not necessarily provided particular an element isolation region, other non-volatile memory it is possible to prevent interference with the element. また、複数の不揮発性メモリ素子(例えば、図17に示すM01〜M23)を一つのブロックとして扱い、これらの不揮発性メモリ素子を一つの島状に分離した半導体層で形成することにより、ブロック単位で消去動作を行うことができる。 Further, a plurality of nonvolatile memory elements (e.g., M01~M23 shown in FIG. 17) treats as a single block, by forming a semiconductor layer separated these nonvolatile memory device in one of the island-like, block in it is possible to perform the erase operation.

NOR型の動作は、例えば、次の通りである。 NOR-type operations, for example, as follows. データ書き込みは、ソース線SLを0Vとし、データを書込むために選択されたワード線WLに高電圧を与え、ビット線BLにはデータ”0”と”1”に応じた電位を与える。 Data writing, a source line SL and 0V, a high voltage is applied to the word line WL selected to write data to the bit line BL applies a potential corresponding to data "0" and "1". 例えば、”0”と”1”に対してそれぞれHレベル、Lレベルの電位をビット線BLに付与する。 For example, "0" and "1" respectively H level for, for imparting an L-level potential to the bit line BL. ”0”データを書き込むべく、Hレベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、これが浮遊ゲートに注入される。 "0" to write the data, hot electrons are generated near the drain in the nonvolatile memory element H level is applied, and are injected into the floating gate. ”1”データの場合この様な電子注入は生じない。 "1" such electron injection case of data does not occur.

“0”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される。 "0" in memory cell data is given, by a strong lateral electric field between the drain and the source, hot electrons are generated near the drain, which are injected into the charge accumulation layer. これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”0”である。 Thereby, electrons are injected into the charge accumulation layer is a state in which the threshold voltage becomes higher is "0". ”1”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。 "1" data, hot electrons are not generated and a low threshold voltage state is not electrons are injected, that is, the erase state is held in the charge storage layer.

データを消去するときは、ソース線SLに10V程度の正の電圧を印加し、ビット線BLは浮遊状態としておく。 When erasing data, by applying a positive voltage of about 10V to the source line SL, and the bit line BL keep a floating state. そしてワード線に負の高電圧を印加して(制御ゲートに負の高電圧を印加して)、電荷蓄積層から電子を引き抜く。 Then by applying a negative high voltage to the word line (by applying a negative high voltage to the control gate), electrons are extracted from the charge accumulation layer. これにより、データ”1”の消去状態になる。 As a result, the erase state of data "1".

データ読み出しは、ソース線SLを0Vにすると共にビット線BLを0.8V程度とし、選択されたワード線Wに、データ”0”と”1”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線BLに接続されるセンスアンプで判定することにより行う。 Data read, reads the bit line BL as well as the source line SL to 0V to about 0.8 V, to the selected word line W, which is set to an intermediate value of the threshold data "0" and "1" given voltage, the presence or absence of current draw of the non-volatile memory device is performed by determining a sense amplifier connected to the bit line BL.

図18は、NAND型メモリセルアレイの等価回路を示す。 Figure 18 shows an equivalent circuit of a NAND type memory cell array. ビット線BLには、複数の不揮発性メモリ素子を直列に接続したNANDセルNS1が接続されている。 The bit line BL, NAND cell NS1 is connected to connecting a plurality of nonvolatile memory elements in series. 複数のNANDセルが集まってブロックBLK1を構成している。 Constitute the block BLK1 gathered plurality of NAND cell. 図18で示すブロックBLK1のワード線は32本である(ワード線WL0〜WL31)。 Word lines of the block BLK1 shown in FIG. 18 is 32 (word lines WL0 to WL31). ブロックBLK1の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。 The nonvolatile memory device located in the same row of the block BLK1, a word line corresponding to this row are commonly connected.

この場合、選択トランジスタS1、S2と不揮発性メモリ素子M0〜M31が直列に接続されているので、これらを一つのまとまりとして一つの半導体層で形成しても良い。 In this case, since the select transistors S1, S2 and a nonvolatile memory element M0~M31 are connected in series, it may be formed in one semiconductor layer them as one unity. それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。 Because it makes it possible to omit the wiring for connecting the nonvolatile memory device, integration can be achieved. また、隣接するNANDセルとの分離を容易に行うことができる。 Further, it is possible to easily separate the adjacent NAND cells. また、選択トランジスタS1、S2の半導体層とNANDセルNS1の半導体層を分離して形成しても良い。 It may also be formed by separating the semiconductor layer and the semiconductor layer of the NAND cell NS1 of the select transistors S1, S2. 不揮発性メモリ素子M0〜M31の電荷蓄積層から電荷を引き抜く消去動作を行うときに、そのNANDセルの単位で消去動作を行うことができる。 When the erase operation is performed to pull out the charges from the charge accumulation layer of the nonvolatile memory device M0~M31, it is possible to perform the erase operation in units of the NAND cell. また、一つのワード線に共通接続する不揮発性メモリ素子(例えばM30の行)を一つの半導体層で形成しても良い。 Further, (rows eg M30) nonvolatile memory element commonly connected to one word line may be formed in one semiconductor layer.

書込み動作では、NANDセルNS1が消去状態、つまりNANDセルNS1の各不揮発性メモリ素子のしきい値が負電圧の状態にしてから実行される。 In a write operation, the NAND cell NS1 is erased state, i.e. the threshold value of each nonvolatile memory element in the NAND cell NS1 is executed after the state of the negative voltage. 書込みは、ソース線SL側のメモリ素子M0から順に行う。 Writing is performed in order from the memory element M0 on the source line SL side. メモリ素子M0への書込みを例として説明すると概略以下のようになる。 To explain the writing to the memory element M0 as an example is as roughly described below.

図19(A)は、”0”書込みをする場合、選択ゲート線SG2に例えばVcc(電源電圧)を印加して選択トランジスタS2をオンにすると共にビット線BL0を0V(接地電圧)にする。 19 (A) is "0" when the writing is to 0V (ground voltage) to the bit line BL0 while turning on the selection transistor S2, it is applied to the selection gate line SG2 example Vcc (the power supply voltage). 選択ゲート線SG1は0Vとして、選択トランジスタS1はオフとする。 Select gate lines SG1 as 0V, the select transistor S1 is turned off. 次に、メモリセルM0のワード線WL0を高電圧Vpgm(20V程度)とし、これ以外のワード線を中間電圧Vpass(10V程度)にする。 Next, the word line WL0 of the memory cell M0 to a high voltage Vpgm (approximately 20V), the other word lines to an intermediate voltage Vpass (approximately 10V). ビット線BLの電圧は0Vなので、選択されたメモリセルM0のチャネル形成領域の電位は0Vとなる。 Voltage of the bit line BL so 0V, the potential of the channel formation region of the memory cell M0 selected becomes 0V. ワード線WL0とチャネル形成領域との間の電位差が大きいため、メモリセルM0の電荷蓄積層には前述のようにF−Nトンネル電流により電子が注入される。 Since the potential difference between the word line WL0 and the channel formation region is large, the charge accumulation layer of the memory cell M0 electrons are injected by the F-N tunneling current as described above. これにより、メモリセルM0のしきい値電圧が正の状態(”0”が書込まれた状態)となる。 Thus, the threshold voltage of the memory cell M0 is a positive state ( "0" is written state).

一方”1”書込みをする場合は、図19(B)に示すように、ビット線BLを例えばVcc(電源電圧)にする。 Meanwhile "1" to write, as shown in FIG. 19 (B), the bit lines BL, for example, Vcc (power supply voltage). 選択ゲート線SG2の電圧がVccであるため、選択トランジスタS2のしきい値電圧Vthに対して、VccマイナスVth(Vcc−Vth)になると、選択トランジスタS2がカットオフする。 Since the voltage of the select gate line SG2 is Vcc, relative to the threshold voltage Vth of the selection transistor S2, becomes to Vcc minus Vth (Vcc-Vth), the select transistor S2 is cut off. 従って、メモリセルM0のチャネル形成領域はフローティング状態となる。 Therefore, the channel formation region of the memory cell M0 is floating. 次に、ワード線WL0に高電圧Vpgm(20V)、それ以外のワード線に中間電圧Vpass(10V)の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がVcc−Vthから上昇し例えば8V程度となる。 Next, a high voltage Vpgm (20V) to the word line WL0, a voltage is applied to the intermediate voltage Vpass (10V) to the other word lines, the capacitive coupling between each word line and the channel formation region, a channel formation region voltage is increased for example 8V order of Vcc-Vth. チャネル形成領域の電圧が高電圧に昇圧されるため、”0”の書込みの場合と異なり、ワード線WL0とチャネル形成領域の間の電位差が小さい。 Since the voltage of the channel formation region is boosted to a high voltage, unlike the case of writing "0", a small potential difference between the word line WL0 and the channel formation region. したがって、メモリセルM0の浮遊ゲートには、F−Nトンネル電流による電子注入が起こらない。 Thus, the floating gate of the memory cell M0, electron injection does not occur due to F-N tunneling current. よって、メモリセルM0のしきい値は、負の状態(”1”が書込まれた状態)に保たれる。 Therefore, the threshold voltage of the memory cell M0 is kept at a negative state (state "1" is written).

消去動作をする場合は、図20(A)に示すように、選択されたブロック内の全てのワード線に負の高電圧(Vers)を印加する。 If the erasing operation, as shown in FIG. 20 (A), a negative high voltage is applied (Vers) to all the word lines in the selected block. ビット線BL、ソース線SLをフローティング状態とする。 The bit lines BL, the source line SL in a floating state. これにより、ブロックの全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体層に放出される。 Thus, electrons in the floating gates are emitted to the semiconductor layer by the tunnel current in all the memory cells in the block. この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。 As a result, the threshold voltages of these memory cells is shifted in the negative direction.

図20(B)に示す読み出し動作では、読出しの選択がされたメモリセルM0のワード線WL0の電圧Vr(例えば0V)とし、非選択のメモリセルのワード線WL1〜31及び選択ゲート線SG1、SG2を電源電圧より少し高い読出し用中間電圧Vreadとする。 Figure 20 In a read operation (B), the a voltage Vr of the word line WL0 of the memory cell M0 that selection of the read is (e.g. 0V), the unselected memory cell word lines WL1~31 and select gate lines SG1, SG2 to the slightly higher read intermediate voltage Vread than the power supply voltage. すなわち、図21に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。 That is, as shown in FIG. 21, the memory elements other than the selected memory element acts as a transfer transistor. これにより、読出しの選択がされたメモリセルM0に電流が流れるか否かを検出する。 Thus, it is detected whether current flows through the memory cell M0 that selection of the read is. つまり、メモリセルM0に記憶されたデータが”0”の場合、メモリセルM0はオフなので、ビット線BLは放電しない。 That is, when data stored in the memory cell M0 is "0", the memory cell M0 is so off, the bit line BL does not discharge electricity. 一方、”1”の場合、メモリセルM0はオンするので、ビット線BLが放電する。 Meanwhile, "1", the memory cell M0 is so turned on, the bit line BL is discharged.

図22は、上記記憶素子を有する不揮発性半導体記憶装置の回路ブロック図の一例を示している。 Figure 22 shows an example of a circuit block diagram of a nonvolatile semiconductor memory device having the above memory device. 不揮発性半導体記憶装置は、メモリセルアレイ252と周辺回路254が同一の基板上に形成されている。 Nonvolatile semiconductor memory device includes a memory cell array 252 and peripheral circuit 254 are formed on the same substrate. メモリセルアレイ252は、図16、図17、図18で示すような構成を有している。 The memory cell array 252, 16, 17, has a structure as shown in Figure 18. 周辺回路254の構成は以下の通りである。 The configuration of the peripheral circuit 254 is as follows.

ワード線選択のためにロウデコーダ262と、ビット線選択のためにカラムデコーダ264が、メモリセルアレイ252の周囲に設けられている。 A row decoder 262 for selecting a word line and a column decoder 264 for selecting a bit line are provided around the memory cell array 252. アドレスは、アドレスバッファ256を介してコントロール回路258に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ262及びカラムデコーダ264に転送される。 Address is sent to the control circuit 258 via the address buffer 256, the internal row address signal and an internal column address signal are transferred to the row decoder 262 and column decoder 264, respectively.

データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。 The data write and erase, boosted potential is used the power supply potential. このため、コントロール回路258により動作モードに応じて制御される昇圧回路260が設けられている。 Therefore, the booster circuit 260 which is controlled according to the operation mode by the control circuit 258 is provided. 昇圧回路260の出力はロウデコーダ262やカラムデコーダ264を介して、ワード線Wやビット線BLに供給される。 The output of the booster circuit 260 via the row decoder 262 and column decoder 264, supplied to the word line W and bit lines BL. センスアンプ266はカラムデコーダ264から出力されたデータが入力される。 The sense amplifier 266 data output from the column decoder 264 is input. センスアンプ266により読み出されたデータは、データバッファ268に保持され、コントロール回路258からの制御により、データがランダムアクセスされ、データ入出力バッファ270を介して出力されるようになっている。 Data read by the sense amplifier 266 is held in the data buffer 268, under control of the control circuit 258, the data is random access, are outputted via the data output buffer 270. 書き込みデータは、データ入出力バッファ270を介してデータバッファ268に一旦保持され、コントロール回路258の制御によりカラムデコーダ264に転送される。 The write data is temporarily held in the data buffer 268 through the data output buffer 270 are transferred to the column decoder 264 by control of the control circuit 258.

このように、不揮発性半導体記憶装置では、メモリセルアレイ252において、電源電位とは異なる電位を用いる必要がある。 Thus, in the nonvolatile semiconductor memory device, the memory cell array 252, it is necessary to use a potential which is different from the power supply potential. そのため、少なくともメモリセルアレイ252と周辺回路254の間は、電気的に絶縁分離されているこことが望ましい。 Therefore, during at least the memory cell array 252 and peripheral circuit 254, here being electrically insulated separation is desirable. この場合、以下で説明する実施例のように、不揮発性メモリ素子及び周辺回路のトランジスタを絶縁表面に形成した半導体層で形成することにより、容易に絶縁分離をすることができる。 In this case, as in the embodiment described below, by forming the transistor of the nonvolatile memory device and the peripheral circuit in the semiconductor layer formed on the insulating surface, it is possible to easily isolation. それにより、誤動作を無くし、消費電力の低い不揮発性半導体記憶装置を得ることができる。 Thereby, it is possible to eliminate the malfunction, obtain a low power consumption nonvolatile semiconductor storage device.

以下、本発明に係る不揮発性半導体記憶装置について、実施例により詳細に説明する。 Hereinafter, a non-volatile semiconductor memory device according to the present invention will be described in more detail in Example. 以下に説明する本発明の構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り返しの説明は省略する場合がある。 In the configuration of the present invention described below, in common with codes different drawings refer to like elements, repeated description of the case may be omitted.

本実施例では、半導体装置として不揮発性記憶素子を有する不揮発性半導体記憶装置の一例に関して図面を参照して説明する。 In this embodiment, it will be described with reference to drawings one example of a nonvolatile semiconductor memory device having a nonvolatile memory element as a semiconductor device. なお、ここでは、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタ等の素子とを同時に形成する場合を示す。 Here, in the nonvolatile semiconductor memory device, and a nonvolatile memory element constituting a memory portion, elements such as transistors constituting a logic unit for controlling the like provided on the same substrate as the memory portion memory unit It shows a case of forming for both simultaneously.

まず、本実施例で示す不揮発性半導体記憶装置におけるメモリ部の模式図を図16に示す。 First, a schematic diagram of a memory portion in the nonvolatile semiconductor memory device shown in this embodiment is shown in FIG. 16.

本実施例で示すメモリ部は、制御用トランジスタSと不揮発性メモリ素子Mを有するメモリセルが複数設けられている。 Memory portion shown in this embodiment, the memory cell is provided with a plurality having a control transistor S and a nonvolatile memory element M. 図16では、制御用トランジスタS01と不揮発性メモリ素子M01により一つのメモリセルが形成されている。 In Figure 16, one memory cell is formed by controlling transistor S01 and a nonvolatile memory element M01. また、同様に、制御用トランジスタS02と不揮発性メモリ素子M02、制御用トランジスタS03と不揮発性メモリ素子M03、制御用トランジスタS11と不揮発性メモリ素子M11、制御用トランジスタS12と不揮発性メモリ素子M12、制御用トランジスタS13と不揮発性メモリ素子M13とによりメモリセルが形成されている。 Similarly, controlling transistor S02 and a nonvolatile memory element M02, control transistor S03 and a nonvolatile memory element M03, control transistor S11 and a nonvolatile memory element M11, control transistor S12 and a nonvolatile memory element M12, control memory cell is formed by the use transistor S13 and a nonvolatile memory element M13.

制御用トランジスタS01のゲート電極はワード線WL1に接続され、ソース又はドレインの一方はビット線BL0に接続され、他方は不揮発性メモリ素子M01のソース又はドレインに接続されている。 The gate electrode of the control transistor S01 is connected to a word line WL1, one of a source and a drain connected to bit line BL0, and the other is connected to the source or drain of the nonvolatile memory element M01. また、不揮発性メモリ素子M01のゲート電極はワード線WL11に接続され、ソース又はドレインの一方は制御用トランジスタS01のソース又はドレインに接続され、他方はソース線SLに接続されている。 Further, the gate electrode of the nonvolatile memory element M01 is connected to a word line WL11, one of a source and a drain connected to the source or drain of the control transistor S01, the other is connected to a source line SL.

なお、メモリ部に設けられる制御用トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。 The control transistor provided in the memory unit, since drive voltage is higher than that of a transistor provided in a logic portion, a gate insulating film of transistors provided in the transistor and logic unit provided in the memory unit at different thicknesses it is preferable to. 例えば、駆動電圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁膜が薄い薄膜トランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性が求められる場合にはゲート絶縁膜が厚い薄膜トランジスタを設けることが好ましい。 For example, it is preferable that the gate insulating film is provided with a thin thin film transistor when the driving voltage is desired to reduce variations in the small threshold voltage, the gate insulating film when the driving voltage is increased pressure resistance of the gate insulating film is required it is preferable to provide a thick thin film transistor.

従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては厚さが薄い絶縁層を形成し、駆動電圧が大きくゲート絶縁膜の耐圧性が求められるメモリ部のトランジスタに対しては厚さが厚い絶縁層を形成する場合に関して以下に図面を参照して説明する。 Thus, in this embodiment, to form a thin thickness insulating layer for transistors of variation was small like logic portion of the driving voltage is reduced threshold voltage, breakdown voltage of the drive voltage is high the gate insulating film is determined It is described with reference to the drawings for the case transistors thickness for the memory portion that is to form a thick insulating layer. なお、図28は上面図を示し図25〜図27は図28におけるA−B間、C−D間、E−F間及びG−H間の断面図を示している。 Note that FIG. 28 is view 25 through 27 shows a top view between A-B in FIG. 28, between C-D, it shows a cross-sectional view between E-F and between G-H. また、A−B間及びC−D間はロジック部に設けられる薄膜トランジスタを示し、E−F間はメモリ部に設けられる不揮発性メモリ素子を示し、G−H間はメモリ部に設けられる薄膜トランジスタを示している。 Further, between A-B and between C-D represents a thin film transistor provided in a logic portion, between E-F represents a nonvolatile memory element provided in a memory portion, a thin film transistor between G-H is provided in the memory unit shows. また、本実施例では、A−B間に設ける薄膜トランジスタをpチャネル型、C−D間、G−H間に設ける薄膜トランジスタをnチャネル型、E−F間に設けられる不揮発性メモリ素子をMONOS型とし、不揮発性メモリ素子の電荷の蓄積を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。 Further, in this embodiment, a thin film transistor provided between A-B p-channel type, between C-D, the thin film transistor of n-channel type provided between G-H, MONOS type nonvolatile memory element provided between E-F and then, will be described for the case of performing charge accumulation of the non-volatile memory device with an electron, the nonvolatile semiconductor device of the present invention is not limited thereto.

まず、基板100上に第1の絶縁層102を介して島状の半導体層104、106、108を形成し、当該島状の半導体層104、106、108を覆うように第2の絶縁層111を形成する。 First, the first insulating layer 102 through to form an island-shaped semiconductor layer 104, 106, 108 second insulating layer 111 so as to cover the island-shaped semiconductor layer 104, 106, and 108 on the substrate 100 to form. 次に、第2の絶縁層111上にマスク114を形成する(図25(A)、図28(A)参照)。 Then, on the second insulating layer 111 to form a mask 114 (see FIG. 25 (A), the FIG. 28 (A)).

ここでは、基板100としてガラス基板を用いる。 Here, a glass substrate is used as the substrate 100. また、第1の絶縁層102としては、プラズマCVD法により厚さ50nmの窒素含有量が酸素含有量より高い酸窒化珪素層を形成した後、厚さ100nmの酸素含有量が窒素含有量より高い酸窒化珪素層を形成する。 As the first insulating layer 102, after the nitrogen content of the thickness of 50nm was formed high silicon oxynitride layer than the oxygen content of the plasma CVD method, it is higher than the nitrogen content oxygen content of thickness 100nm forming a silicon oxynitride layer.

次に、第1の絶縁層102上にプラズマCVD法により厚さ10nm以上150nm以下、好ましくは30nm以上100nm以下、更に好ましくは50nm以上80nm以下の半導体層を形成する。 Next, the first insulating layer 102 thickness 10nm or 150nm or less by a plasma CVD method on, preferably 30nm or 100nm or less, more preferably to form the following semiconductor layer 80nm or 50nm. ここでは、厚さ66nmのアモルファスシリコン層を成膜し、500℃1時間及び550度4時間で加熱してアモルファスシリコン層に含まれる水素を除去した後、スキャンスピードが35cm/秒のレーザ光を照射してアモルファスシリコンを結晶化してポリシリコン層を形成する。 Here, forming an amorphous silicon layer having a thickness of 66 nm, after removing the hydrogen contained in the amorphous silicon layer is heated at 500 ° C. 1 hour and 550 ° for four hours, the scan speed of the laser beam of 35 cm / sec irradiating the amorphous silicon is crystallized to form a polysilicon layer. ここでは、レーザ光の光源としてLD励起の連続発振(CW)レーザ(YVO の第2高調波(波長532nm))を用いる。 Here, a an LD-pumped continuous wave laser beam (CW) laser (the second harmonic of YVO 4 (wavelength 532 nm)). 次に、ポリシリコン層の表面にレーザ光の照射により形成された酸化膜を除去した後、新たにポリシリコン層上に過酸化水素水を用いて酸化膜を形成し、その上にレジストを塗布する。 Next, after removing the oxide film formed by laser light irradiation on the surface of the polysilicon layer, newly with hydrogen peroxide to form an oxide film on the polysilicon layer, a resist thereon coating to. この後フォトリソグラフィー工程によりレジストを露光及び現像してマスクを形成する。 The resist this after a photolithography process is exposed and developed to form a mask. この後、ポリシリコン層に1×10 17 〜3×10 17 cm −3のボロン(B)をドーピングして、後に形成される薄膜トランジスタの閾値電圧を制御する。 Thereafter, by doping boron (B) of 1 × 10 17 ~3 × 10 17 cm -3 in the polysilicon layer, to control the threshold voltage of the thin film transistor to be formed later. 次に、マスクを用いてポリシリコン層をエッチングして、ポリシリコンで形成される半導体層104、106、108を形成する。 Next, by etching the polysilicon layer using a mask to form a semiconductor layer 104, 106, 108 are formed of polysilicon. このとき、流量比が4対15のSF 及び酸素をエッチングガスとして用いる。 At this time, the flow rate ratio is used SF 6 and oxygen 4 pair 15 as the etching gas.

次に、マスクを除去した後、第2の絶縁層111として、流量比1対800のシラン及び一酸化二窒素(N O)を原料としたプラズマCVD法により、厚さ40nmの酸素含有量が窒素含有量より多い酸窒化珪素層を形成する。 Next, after removing the mask, the second insulating layer 111 by a plasma CVD method flow ratio of 1: 800 of silane and dinitrogen monoxide (N 2 O) was used as a raw material, the oxygen content of the thickness of 40nm There is formed a more silicon oxynitride layer the nitrogen content. 次に、第2の絶縁層111上にレジストを塗布した後、フォトリソグラフィー工程によりレジストを露光現像してマスク114を形成する。 Then, after coating a resist on the second insulating layer 111, the resist is exposed and developed to form a mask 114 by a photolithography process.

次に、マスク114を用いてフッ化水素酸とフッ化アンモニウムと界面活性剤の混合物をエッチャントとして第2の絶縁層111をウエットエッチングして第3の絶縁層112を形成する。 Next, a second insulating layer 111 of a mixture of hydrofluoric acid and ammonium fluoride and a surfactant as an etchant to form the third insulating layer 112 is wet etched using the mask 114.

なお、半導体層108の上方に形成された第3の絶縁層112は、後に完成する薄膜トランジスタにおいてゲート絶縁膜として機能する。 The third insulating layer 112 formed over the semiconductor layer 108, the thin film transistor to be completed later functions as a gate insulating film. また、ゲート絶縁膜の膜厚の薄い薄膜トランジスタにおいて、第3の絶縁層112は半導体層104、106、108の端部を覆うため、半導体層及びゲート電極に生じるリーク電流を低減することができる。 Further, in the thin thin film transistor of the film thickness of the gate insulating film, a third insulating layer 112 to cover the end portion of the semiconductor layer 104, 106, 108 can reduce the leakage current generated in the semiconductor layer and the gate electrode.

次に、半導体層104、106、108上に、厚さ1〜10nm、好ましくは1〜5nmの第4の絶縁層116、118、120をそれぞれ形成する(図25(B)参照)。 Next, on the semiconductor layer 104 106, a thickness of 1 to 10 nm, preferably respectively form a fourth insulating layer 116, 118, and 120 of 1 to 5 nm (see FIG. 25 (B)).

ここでは、半導体層104、106、108に、基板温度400度、圧力110Pa、アルゴン、酸素、及び、水素を用いて高密度プラズマ処理を行って、当該半導体層104、106、108を酸化処理して、当該半導体層104、106、108上にそれぞれの酸化層を第4の絶縁層116、118、120として形成する。 Here, the semiconductor layer 104 106, a substrate temperature of 400 °, pressure 110 Pa, argon, oxygen, and, by performing high-density plasma treatment using hydrogen, oxidized the semiconductor layer 104, 106 Te, forming respective oxide layer as a fourth insulating layer 116, 118, 120 over the semiconductor layer 104 106. なお、このときのガスの流量比を、アルゴン:酸素:水素=180:1:1とする。 Incidentally, the flow rate of the gas in this case, argon: oxygen: hydrogen = 180: 1: 1. また、第4の絶縁層116、118、120は、CVD法やスパッタリング法により酸化珪素層又は窒化珪素層を形成してもよいし、CVD法やスパッタリング法で形成した上記層に高密度プラズマ処理により、酸化処理または窒化処理を行ってもよい。 The fourth insulating layer 116, 118 may be a silicon oxide layer or silicon nitride layer by a CVD method or a sputtering method, high-density plasma treatment on the layer formed by a CVD method or a sputtering method the may be performed an oxidation treatment or nitridation treatment. また、高密度プラズマ処理により半導体層104、106、108に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。 Further, after oxidation treatment is performed to the semiconductor layers 104, 106, and 108 by high-density plasma treatment may be performed nitrided by performing high-density plasma treatment again. この場合、半導体層104、106、108に接して酸化珪素層が形成され、当該酸化珪素層の表面又は表面近傍に窒素プラズマ処理層が形成される。 In this case, the semiconductor layer 104, 106 and 108 in contact with the silicon oxide layer is formed, the nitrogen plasma treatment layer is formed on the surface or near the surface of the silicon oxide layer. 窒素プラズマ処理層とは、酸化珪素層の表面から概略1nmの深さに窒素を20〜50原子%の割合で含有させた構造とする。 The nitrogen plasma treatment layer, a structure which contains a proportion surface from the nitrogen depth of approximately 1 nm 20 to 50 atomic% of the silicon oxide layer. 窒素プラズマ処理層には、酸素と窒素を含有した珪素(酸窒化珪素)が形成されている。 The nitrogen plasma treatment layer, silicon containing oxygen and nitrogen (silicon oxynitride) is formed.

本実施例において、メモリ部に設けられた半導体層108上に形成される第4の絶縁層120は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。 In this embodiment, the fourth insulating layer 120 formed over the semiconductor layer 108 in the memory unit in a nonvolatile memory element to be completed later, functions as a tunnel oxide film. 従って、第4の絶縁層120の厚さが薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。 Therefore, as the thickness of the fourth insulating layer 120 is thin, easy to tunnel current flows, a high speed operation can be as a memory. また、第4の絶縁層120の厚さが薄いほど、後に形成される電荷蓄積層に低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。 Further, since as the thickness of the fourth insulating layer 120 is thin, it is possible to store charge in a low voltage to the charge storage layer to be formed later, it is possible to reduce the power consumption of the nonvolatile semiconductor memory device it can. そのため、第4の絶縁層116、118、120は、厚さを薄く(例えば、10nm以下)形成することが好ましい。 Therefore, the fourth insulating layer 116, 118, the thickness of thin (e.g., 10 nm or less) is preferably formed.

一般的に、半導体層上に絶縁層を薄く形成する方法として熱酸化法があるが、基板100としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第4の絶縁層116、118、120を形成することは非常に困難である。 Generally, there is a thermal oxidation method as the method for forming a thin insulating layer on the semiconductor layer, in the case of using a substrate melting point such as a glass substrate is not sufficiently high as the substrate 100 by thermal oxidation of the 4 it is very difficult to form an insulating layer 116, 118, 120. また、CVD法やスパッタリング法により形成した絶縁層は、層の内部に欠陥を含んでいるため膜質が十分でなく、厚さを薄く形成した場合にはピンホール等の欠陥が生じる問題がある。 The insulating layer formed by a CVD method or a sputtering method, the film quality is not sufficient because it contains a defect inside the layers, in the case of forming a reduced thickness, there is a problem that defects such as pinholes is caused. 従って、本実施例で示すように、高密度プラズマ処理により第4の絶縁層116、118、120を形成することによって、CVD法やスパッタリング法等により形成した絶縁層より緻密な絶縁層を形成することができる。 Accordingly, as shown in this embodiment, to form a high density plasma by forming a fourth insulating layer 116, 118, 120 by the processing, dense insulating layer of an insulating layer formed by CVD, sputtering, or the like be able to. また、CVD法やスパッタリング法により絶縁層を形成した場合には、半導体層の端部の被覆が十分でなく、後に第4の絶縁層120上に形成される導電層等と半導体層とがリークする場合がある。 Further, in the case of forming an insulating layer by a CVD method or a sputtering method, the coating of the end portion of the semiconductor layer is not sufficient, a fourth insulating layer 120 conductive layer is formed on such a semiconductor layer and a leakage after there is a case to be. しかしながら、ここでは、半導体層の端部を第3の絶縁層112で覆い、更に高密度プラズマ処理することにより、緻密な第4の絶縁層を形成することが可能で、半導体層104、106、108の端部を第3の絶縁層112及び第4の絶縁層116、118、120で十分に被覆することができる。 Here, however, the end portion of the semiconductor layer covered with the third insulating layer 112, by further high-density plasma treatment, can form a dense fourth insulating layer, the semiconductor layers 104 and 106, the end of the 108 can be sufficiently covered with the third insulating layer 112 and the fourth insulating layer 116, 118, 120. その結果、メモリとして高速動作や電荷保持特性を向上させることができる。 As a result, it is possible to improve the high-speed operation and the charge retention characteristics as a memory.

次に、第1の絶縁層112、第4の絶縁層116、118、120を覆うように電荷蓄積層122を形成する(図25(C)参照)。 Next, the first insulating layer 112, to form the charge storage layer 122 to cover the fourth insulating layer 116, 118, and 120 (see FIG. 25 (C)). 電荷蓄積層122として、膜中に電荷をトラップする欠陥を有している絶縁層、又は導電性粒子又はシリコン等の半導体粒子を含む絶縁層で形成することができる。 As the charge storage layer 122, it is possible to form the charge in the film insulating layer having a defect to trap, or a conductive particles or insulating layer containing semiconductor particles such as silicon. ここでは、シラン、アンモニア、一酸化二窒素、水素を用いたプラズマCVD法により窒素含有量が酸素含有量より高い酸窒化珪素層を形成する。 Here, silane, ammonia, dinitrogen monoxide, nitrogen content by a plasma CVD method using hydrogen to form a high silicon oxynitride layer than the oxygen content. このときの流量比をシラン:アンモニア:一酸化二窒素:水素=1:10:2:40とする。 Silane flow ratio at this time: ammonia: dinitrogen monoxide: hydrogen = 1: 10: 2: 40. なお、酸窒化珪素層の代わりに、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物で電荷蓄積層を形成してもよい。 Instead of silicon oxynitride layer, a germanium nitride, oxygen is added, germanium nitride, germanium oxide to which nitrogen is added, oxygen and hydrogen is added, germanium nitride, nitrogen and hydrogen, such as germanium oxide, which is added germanium compounds may form a charge storage layer. 窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物を電荷蓄積層に用いる場合、ゲルマニウム元素を含む雰囲気中(例えば、GeH 及びNやや、GeH 及びNH や、GeH 及びN O等を含む雰囲気)でプラズマCVD法を行うことにより電荷蓄積層を形成することができる。 Germanium nitride, oxygen is added, germanium nitride, germanium oxide to which nitrogen is added, when using oxygen and germanium nitride which hydrogen is added, germanium compounds such as germanium oxide to which nitrogen and hydrogen are added to the charge storage layer, in an atmosphere containing germanium element (for example, GeH 4 and N and 2, and GeH 4 and NH 3, an atmosphere containing GeH 4 and N 2 O, etc.) to form a charge storage layer by performing plasma CVD method can. また、酸化ゲルマニウムをアンモニア雰囲気で加熱した焼結体を蒸着して窒化ゲルマニウムを用いた電荷蓄積層を形成することができる。 Further, it is possible to form the charge storage layer using germanium nitride by depositing a sintered body was heated at a germanium oxide ammonia atmosphere. また、GeH 及びH や、GeH 及びSiH 及びH 等を含む雰囲気でプラズマCVD法を行うことにより、ゲルマニウム粒子やシリコンゲルマニウム粒子を形成することができる。 Moreover, and GeH 4 and H 2, by performing a plasma CVD method in an atmosphere containing GeH 4 and SiH 4, and H 2 or the like, it is possible to form the germanium particles or silicon germanium particles.

ここでは、MONOS(Metal−Oxide−Nitride−Oxide Semiconductor)型の不揮発性記憶素子を形成するため、電荷蓄積層122として酸窒化珪素層を形成したが、電荷蓄積層122として50nmのアモルファスシリコン層をプラズマCVD法により形成した後、レーザ光を照射してポリシリコン層を形成してもよい。 Here, in order to form a MONOS (Metal-Oxide-Nitride-Oxide Semiconductor) type nonvolatile memory device has formed the silicon oxynitride layer as a charge storage layer 122, an amorphous silicon layer of 50nm as a charge storage layer 122 after forming by plasma CVD method, it may be formed polysilicon layer is irradiated with a laser beam. また、電荷蓄積層122として厚さ30nmのタングステン層をスパッタリング法により形成してもよい。 Further, a tungsten layer having a thickness of 30nm can be formed by a sputtering method as a charge storage layer 122. また、電荷蓄積層122としてプラズマCVD法により、ゲルマニウム層やシリコンゲルマニウム層を形成してもよい。 Further, by the plasma CVD method as a charge storage layer 122 may be formed germanium layer or a silicon germanium layer.

次に、半導体層104、106上に形成された第2の絶縁層116、118、電荷蓄積層122と、半導体層108上に形成された電荷蓄積層122を選択的に除去し、半導体層108上に形成された、第2の絶縁層120と電荷蓄積層122を残存させる。 Next, the second insulating layer 116, 118 formed over the semiconductor layers 104 and 106, a charge storage layer 122 to selectively remove the charge accumulation layer 122 formed over the semiconductor layer 108, the semiconductor layer 108 It formed thereon, to leave the charge storage layer 122 and the second insulating layer 120. ここでは、メモリ部に設けられた半導体層108を選択的にレジスト124で覆い、レジスト124で覆われていない第2の絶縁層116、118と電荷蓄積層122をエッチングすることによって選択的に除去する(図26(A)参照)。 Here, selectively removed by covering the semiconductor layer 108 in the memory unit in selectively resist 124, a second insulating layer 116 not covered with the resist 124 the charge storage layer 122 is etched (refer to FIG. 26 (A)). なお、図26(A)では、電荷蓄積層122をエッチングして選択的に除去することによって、電荷蓄積層122の一部を残存させ、電荷蓄積層126を形成する例を示している。 In FIG. 26 (A), by selectively removing by etching the charge storage layer 122, thereby leaving a portion of the charge storage layer 122, shows an example of forming a charge storage layer 126.

次に、半導体層104、106、半導体層108の上方に形成された電荷蓄積層126、半導体層108を覆うように第5の絶縁層128を形成する(図26(B)参照)。 Then, the semiconductor layers 104 and 106, the charge accumulation layer 126 formed over the semiconductor layer 108, forming a fifth insulating layer 128 to cover the semiconductor layer 108 (see FIG. 26 (B)).

第5の絶縁層128は、CVD法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸窒化珪素等の絶縁材料を用いて単層又は積層して形成する。 Fifth insulating layer 128 is formed by a CVD method, a sputtering method, or the like is formed in a single layer or laminated using silicon oxide, silicon nitride, an insulating material such as silicon oxynitride. ここでは、第5の絶縁層128として、流量比1対800のシラン及び一酸化二窒素(N O)を原料としたプラズマCVD法により、厚さ1〜20nmの酸素含有量が窒素含有量より多い酸窒化珪素層を形成する。 Here, as the fifth insulating layer 128 by a plasma CVD method flow ratio of 1: 800 of silane and dinitrogen monoxide (N 2 O) was used as a raw material, the oxygen content of the nitrogen content of the thickness 1~20nm to form a higher silicon oxynitride layer.

なお、半導体層108の上方に形成された第5の絶縁層128は、後に完成する不揮発性メモリ素子においてコントロール絶縁層として機能し、半導体層104、106の上に形成された第5の絶縁層128は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。 Incidentally, the fifth insulating layer 128 formed over the semiconductor layer 108 functions as a control insulating layer in the nonvolatile memory element to be completed later, a fifth insulating layer formed on the semiconductor layers 104 and 106 128 functions as a gate insulating film in a transistor to be completed later.

次に、半導体層104、106、108の上方に形成された第5の絶縁層128を覆うように厚さは100nm以上1000nm以下、好ましくは200nm以上800nm以下、好ましくは300nm以上500nm以下の導電層134、136、138、140を形成する(図26(C)、図28(B)参照)。 Next, a fifth insulating layer 128 so as to cover thickness formed over the semiconductor layer 104, 106 and 108 100nm or 1000nm or less, preferably 200nm or 800nm ​​or less, preferably 300nm or 500nm or less of the conductive layer to form a 134, 136, 138, 140 (see FIG. 26 (C), FIG. 28 (B)). ここでは、導電層として、厚さ30nmの窒化タンタル層と厚さ270nmのタングステン層を積層した後、マスクを用いて上記積層した導電層を選択的にエッチングして、30nmの窒化タンタル層と厚さ270nmのタングステン層で形成される導電層134、136、138、140を形成する。 Here, as the conductive layer, after laminating a tungsten layer having a thickness of 30nm of the tantalum nitride layer and a thickness of 270 nm, a conductive layer and the laminated using a mask is selectively etched, the thickness and the tantalum nitride layer 30nm It is to form a conductive layer 134, 136, 138 include tungsten layer of 270 nm. なお、メモリ部に設けられた半導体層108の上方に形成される導電層138は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。 The conductive layer is formed over the semiconductor layer 108 in the memory unit 138 functions as a control gate in a nonvolatile memory element to be completed later. また、導電層134、136、140は、後に完成するトランジスタにおいてゲート電極として機能する。 The conductive layer 134,136,140 functions as a gate electrode in a transistor to be completed later.

次に、フォトリソグラフィー工程により、半導体層104を覆うようにマスク142を選択的に形成し、当該マスク142、導電層136、138、140をマスクとして半導体層106、108に不純物元素を導入することによって不純物領域を形成する(図27(A)参照)。 Next, the photolithography step, selectively forming a mask 142 to cover the semiconductor layer 104, an impurity element is introduced into the semiconductor layer 106, 108 the mask 142, the conductive layer 136, 138 and 140 as a mask forming an impurity region (see FIG. 27 (a)). ここでは、不純物元素として、リン(P)を用いる。 Here, as the impurity element, using a phosphorus (P). ここでは、ピーク濃度で10 21 atoms/cm のリン(P)を半導体層に添加する。 Here, the addition of 10 21 atoms / cm 3 of phosphorus (P) is a semiconductor layer at a peak concentration.

ここで、不揮発性記憶素子の拡大図を図29に示す。 Here, FIG. 29 is an enlarged view of a nonvolatile memory element. 図29(A)はメモリ部の不揮発性記憶素子の上面図を示し、図29(B)は図29(A)のA−Bの断面図である。 Figure 29 (A) shows a top view of a nonvolatile memory element of the memory unit, FIG. 29 (B) is a sectional view of A-B in FIG. 29 (A). 図29(B)に示すように、半導体層において絶縁層112に覆われる領域には不純物が添加されないようにすることが好ましい。 As shown in FIG. 29 (B), it is preferable to prevent the added impurity in a region covered with the insulating layer 112 in the semiconductor layer. 領域126aにおいては、電荷蓄積層126及び半導体層の間に形成され、トンネル酸化膜として機能する絶縁層は絶縁層120である。 In the region 126a, is formed between the charge storage layer 126 and the semiconductor layer, an insulating layer serving as a tunnel oxide film is an insulating layer 120. 一方、領域126bにおいては、電荷蓄積層126及び半導体層の間に形成され、トンネル酸化膜として機能する絶縁層は絶縁層112である。 On the other hand, in the region 126b, is formed between the charge storage layer 126 and the semiconductor layer, an insulating layer serving as a tunnel oxide film is an insulating layer 112. このため、領域126bにおける電荷トンネル酸化膜として機能する絶縁層の膜厚が異なると、電荷蓄積層への電子の注入及び放出がばらつき、不揮発性記憶素子の特性が低下する。 Therefore, the film thickness of the insulating layer serving as a charge tunnel oxide film in the region 126b are different, variation electron injection and discharge of the charge storage layer, the characteristics of the nonvolatile memory element decreases. このため、メモリ部の半導体層において、半導体層の端部を覆う絶縁層に覆われる領域には、不純物をドーピングしないことが好ましい。 Therefore, in the semiconductor layer of the memory unit, the region covered with the insulating layer covering an end portion of the semiconductor layer, it is preferable not doped with an impurity.

図27(A)においては、不純物元素を導入することによって、半導体層106にソース領域又はドレイン領域を形成する不純物領域146とチャネル形成領域144が形成される。 In FIG. 27 (A), by introducing the impurity element, impurity regions 146 and a channel forming region 144 for forming a source region or a drain region is formed in the semiconductor layer 106. また、半導体層108には、ソース領域又はドレイン領域を形成する不純物領域150とチャネル形成領域148が形成される。 Further, the semiconductor layer 108, impurity regions 150 and a channel forming region 148 for forming a source region or a drain region is formed. また、半導体層108には、ソース領域又はドレイン領域を形成する不純物領域154とチャネル形成領域152が形成される。 Further, the semiconductor layer 108, impurity regions 154 and a channel forming region 152 for forming a source region or a drain region is formed.

次に、半導体層106、108を覆うようにレジスト156を選択的に形成し、当該レジスト156、導電層134をマスクとして半導体層104に不純物元素を導入することによって不純物領域を形成する(図27(B)、図27(C)参照)。 Next, selectively forming a resist 156 to cover the semiconductor layer 106, 108, to form an impurity region by introducing an impurity element to the semiconductor layer 104 using the resist 156, the conductive layer 134 as a mask (FIG. 27 (B), see FIG. 27 (C)). 不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。 As the impurity element, an impurity element imparting impurity element or a p-type imparting an n-type. ここでは、図27(A)で半導体層106、108に導入した不純物元素と異なる導電型を有する不純物元素(例えば、ボロン(B))を導入する。 Here, an impurity element having a conductivity type different from the impurity element introduced to the semiconductor layer 106, 108 in FIG. 27 (A) (for example, boron (B)) is introduced. ここでは、ピーク濃度で10 21 atoms/cm のボロン(B)を半導体層に添加する。 Here, the addition of 10 21 atoms / cm 3 boron (B) into the semiconductor layer at a peak concentration. その結果、半導体層104にソース領域又はドレイン領域を形成する不純物領域160とチャネル形成領域158が形成される。 As a result, impurity regions 160 and a channel forming region 158 for forming a source region or a drain region is formed in the semiconductor layer 104.

次に、第3の絶縁層128、導電層134、136、138、140を覆うように絶縁層162を形成し、加熱して半導体層の不純物を活性化し、当該絶縁層162上に半導体層104、106、108にそれぞれ形成された不純物領域146、150、154、160と電気的に接続する導電層164を形成する(図27(C)、図28(D)参照)。 Next, a third insulating layer 128, an insulating layer 162 to cover the conductive layers 134, 136, and activate the impurity in the semiconductor layer by heating, the semiconductor layer 104 over the insulating layer 162 , a conductive layer 164 electrically connected to the impurity regions 146,150,154,160 respectively formed 106,108 (see FIG. 27 (C), FIG. 28 (D)).

絶縁層162は、CVD法やスパッタリング法等により、酸化珪素、窒化珪素、酸窒化珪素等の酸素または窒素を有する絶縁層やDLC(ダイヤモンドライクカーボン)等の炭素を含む層、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。 Insulating layer 162 is formed by a CVD method or a sputtering method, or the like, silicon oxide, a layer containing carbon such as silicon nitride, an insulating layer and DLC containing carbon such silicon oxynitride (diamond like carbon), epoxy, polyimide, polyamide , polyvinyl phenol, benzocyclobutene, can be provided in a single layer or a siloxane material such as an organic material or a siloxane resin such as acrylic. なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。 Note that a siloxane material corresponds to a material including a Si-O-Si bonds. シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。 Siloxane has a skeleton structure of a bond of silicon (Si) and oxygen (O). 置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素基)が用いられる。 As a substituent, an organic group (e.g. an alkyl group, an aromatic hydrocarbon group) containing at least hydrogen is used. 置換基として、フルオロ基を用いることもできる。 As the substituent, a fluoro group can also be used. または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。 Or it may be used as the substituent, an organic group containing at least hydrogen and a fluoro group.

ここでは、絶縁層162として、シラン及び一酸化二窒素を用いたプラズマCVD法により50nmの酸素含有量が窒素含有量より多い酸窒化珪素層を形成し、シラン、アンモニア、水素、及び一酸化二窒素を用いたプラズマCVD法により100nmの窒素含有量が酸素含有量より多い酸窒化珪素層を形成し、シラン及び一酸化二窒素を用いたプラズマCVD法により厚さ600nmの酸素含有量が窒素含有量より多い酸窒化珪素層を形成する。 Here, as the insulating layer 162, the oxygen content of 50nm by a plasma CVD method using silane and dinitrogen monoxide to form a more silicon oxynitride layer the nitrogen content, silane, ammonia, hydrogen, and nitrous oxide nitrogen plasma CVD nitrogen content of 100nm by law to form a more silicon oxynitride layer oxygen content using the oxygen content of the thickness of 600nm by a plasma CVD method using silane and dinitrogen monoxide-containing nitrogen to form a more silicon oxynitride layer amounts.

半導体層の不純物の活性化としては、ここでは窒素雰囲気、550℃4時間の加熱を行う。 The activation of the impurities in the semiconductor layer, a nitrogen atmosphere, the heating of 550 ° C. 4 hours performed here.

導電層164は、CVD法やスパッタリング法等により、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。 The conductive layer 164 is formed by a CVD method or a sputtering method, or the like, aluminum (Al), tungsten (W), titanium (Ti), tantalum (Ta), molybdenum (Mo), nickel (Ni), platinum (Pt), copper ( Cu), gold (Au), silver (Ag), manganese (Mn), neodymium (Nd), carbon (C), an alloy material mainly containing silicon (Si) is selected from the elements, or these elements or in compound material, formed in a single layer or stacked layers. アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。 An alloy material containing aluminum as a main component, for example, a material containing aluminum as its main component and also containing nickel or an alloy containing aluminum as its main component, an alloy material containing nickel and one or both of carbon and silicon. 導電層164は、例えば、バリア層とアルミニウムシリコン(Al−Si)層とバリア層の積層構造、バリア層とアルミニウムシリコン(Al−Si)層と窒化チタン(TiN)層とバリア層の積層構造を採用するとよい。 The conductive layer 164 is, for example, a stacked structure of a barrier layer, an aluminum silicon (Al-Si) layer and a barrier layer, a stacked structure of a barrier layer, an aluminum silicon (Al-Si) layer and a titanium nitride (TiN) layer and the barrier layer it may be adopted. なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。 Note that the barrier layer of titanium, nitride of titanium, corresponds to a thin film made of molybdenum, or a nitride of molybdenum. アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層164を形成する材料として最適である。 Aluminum and aluminum silicon which have low resistance and are inexpensive are optimal materials for forming the conductive layer 164. また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。 Also, providing upper and lower barrier layers can prevent generation of hillocks of aluminum or aluminum silicon. また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。 Further, when a barrier layer made of titanium that is a highly reducible element, a thin natural oxide film is formed over the crystalline semiconductor layer even if a, the natural oxide film is reduced and good crystalline semiconductor layer it is possible to take contact.

ここでは、CHF 及びHeを用いたドライエッチングにより絶縁層を選択的にエッチングして開口部を形成するとともに、半導体層の不純物領域146、150、154、160の一部を露出する。 Here, to form the opening by selectively etching the insulating layer by dry etching using CHF 3 and He, to expose a portion of the impurity regions 146,150,154,160 semiconductor layer. 次に、スパッタリング法により厚さ60nmのチタン層、厚さ40nmの窒化チタン層、厚さ300nmのアルミニウム層、厚さ100nmの層を積層した後、フォトリソグラフィー工程により形成されたマスクを用いてエッチングして、導電層164を形成する。 Next, a titanium layer with a thickness of 60nm by a sputtering method, a titanium nitride layer having a thickness of 40 nm, an aluminum layer having a thickness of 300 nm, after laminating a layer having a thickness of 100 nm, using a mask formed by a photolithography process etching and, a conductive layer 164.

なお、本実施例では、メモリ部に形成される不揮発性メモリ素子のコントロール絶縁膜として機能する絶縁層とロジック部に形成される薄膜トランジスタのゲート絶縁膜を同時に形成する例(図26(B))を示したがこれに限られない。 In this embodiment, an example of forming a gate insulating film of the thin film transistor formed on the insulating layer and the logic unit that functions as a control insulating film of the nonvolatile memory element formed in the memory unit at the same time (FIG. 26 (B)) It is shown but are not limited to this. 例えば、図30に示すように形成してもよい。 For example, it may be formed as shown in FIG. 30. 以下に、具体的に説明する。 It will be specifically described below.

まず、図25(C)まで同様に形成した後、電荷蓄積層122上に第3の絶縁層128を形成する(図30(A))。 First, after forming similarly to FIG. 25 (C), a third insulating layer 128 on the charge storage layer 122 (FIG. 30 (A)). 次に、半導体層108を覆うようにレジスト124を選択的に形成した後、半導体層104、106、108の上方に形成された電荷蓄積層122と第3の絶縁層128を選択的に除去し、電荷蓄積層126及び絶縁層127を形成する。 Next, after selectively forming the resist 124 so as to cover the semiconductor layer 108 is selectively removed charge accumulation layer 122 formed over the semiconductor layer 104, 106, and 108 and the third insulating layer 128 , to form the charge storage layer 126 and the insulating layer 127. (図30(B))。 (FIG. 30 (B)). その後、露出した半導体層104、106の表面にゲート絶縁膜として機能する絶縁層168、170を形成する(図30(C))。 Thereafter, an insulating layer 168, 170 which functions as a gate insulating film on the surface of the exposed semiconductor layers 104 and 106 (FIG. 30 (C)). 絶縁層168、170は、第2の絶縁層116、118、120の形成で説明したように高密度プラズマ処理を用いて設けてもよいし、CVD法やスパッタリング法によって形成することができる。 Insulating layer 168, 170 may be provided with a high-density plasma treatment as described in the formation of the second insulating layer 116, 118, 120, it can be formed by a CVD method or a sputtering method.

図30に示すように形成することによって、ロジック部に形成される薄膜トランジスタのゲート絶縁膜とメモリ部に形成される不揮発性メモリ素子のコントロール絶縁膜とを異なる厚さや材料で設けることもできる。 By forming as shown in FIG. 30, may be provided and a control insulating film of the nonvolatile memory element formed on the gate insulating film and a memory portion of a thin film transistor formed in the logic portion is different thicknesses and materials.

また、本実施例で示した工程において、ゲート電極として機能する導電層134、136、138、140の側面に接するように絶縁層172(サイドウォールともいう)を設けてもよい(図31参照)。 Further, in the step shown in this embodiment, (also referred to as sidewalls) insulating layer 172 in contact with the side surfaces of the conductive layers 134, 136, 138 functioning as a gate electrode may be provided (see FIG. 31) . 半導体層104、106、108に絶縁層172をマスクとして不純物元素を導入することによって、当該半導体層104、106、108にそれぞれLDDとして機能する低濃度不純物領域180、174、176、178を形成することができる。 By introducing an impurity element into the semiconductor layer 104, 106, and 108 an insulating layer 172 as a mask to form the low concentration impurity regions 180,174,176,178 which respectively function as LDD to the semiconductor layer 104, 106 be able to.

なお、絶縁層172は、半導体層104と直接接するように設けてもよいし(図31(A)参照)、当該絶縁層172の下方に他の絶縁層や電荷蓄積層が設けられた構造としてもよい(図31(B)参照)。 Note that the insulating layer 172 (see FIG. 31 (A)) may be provided in direct contact with the semiconductor layer 104, as another insulating layer or charge storage layer below the the insulating layer 172 is provided structure which may (see FIG. 31 (B)).

また、本実施例では、メモリ部に設けられた半導体層108と導電層138が交差する部分に選択的に電荷蓄積層126を設けた構造を示したが、これに限られない。 Further, in this embodiment, although the structure in which the semiconductor layer 108 and the conductive layer 138 provided in the memory portion is provided with a selectively charge storage layer 126 at the intersection is not limited to this. 例えば、半導体層108の上方全面に電荷蓄積層126を設けた構成としてもよい。 For example, a configuration may be adopted in which a charge storage layer 126 over the entire surface of the semiconductor layer 108. なお、不揮発性メモリ素子において、チャネル長をL、チャネル幅をWとした場合、電荷蓄積層126はチャネル長L及びチャネル幅Wより大きくなるように設けてもよいし、チャネル長Lとチャネル幅Wの一方より大きくなるように設けてもよいし、チャネル長L及びチャネル幅Wより小さくなるように(常に半導体層108上に設けられた状態)設けてもよい。 Incidentally, in a nonvolatile memory element, if the channel length is L, the channel width is W, the charge storage layer 126 may be provided to be larger than the channel length L and channel width W, the channel length L and channel width it may be provided so as W greater than one, to be smaller than the channel length L and channel width W (state always provided on the semiconductor layer 108) may be provided.

本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。 This embodiment can be implemented in combination with other embodiment or embodiments shown herein.

本実施例では、上記実施例1で示した構造において、一つの島状の半導体層に複数の不揮発性メモリ素子を設けた場合に関して図面を参照して説明する。 In this embodiment, in the structure shown in the first embodiment will be described with reference to the drawings for the case in which a plurality of nonvolatile memory elements in one of the island-like semiconductor layer. なお、上記実施例と同じものを指す場合には同様の符号を用いて示し説明を省略する。 Incidentally, when referring to the same thing to the above-described embodiment will be omitted denoted by the same reference numerals. なお、図32は上面図を示し、図33は図32におけるE−F間、G−H間の断面図を示している。 Note that FIG. 32 shows a top view, FIG. 33 is between E-F in FIG. 32 shows a cross-sectional view between G-H.

本実施例で示す不揮発性半導体記憶装置は、ビット線BL0、BL1にそれぞれ電気的に接続された島状の半導体層200a、200bが設けられており、島状の半導体層200a、200bの各々に複数の不揮発性メモリ素子が設けられている(図32、図33参照)。 Nonvolatile semiconductor memory device shown in this embodiment, each electrically connected to the island-shaped semiconductor layer 200a to the bit lines BL0, BL1, 200b are provided, the island-shaped semiconductor layer 200a, the respective 200b a plurality of nonvolatile memory elements are provided (see FIG. 32, FIG. 33). 具体的には、半導体層200aにおいて、選択トランジスタS01、S02の間に複数の不揮発性メモリ素子M0、M30、M31を有するNANDセル202aが設けられている。 Specifically, in the semiconductor layer 200a, NAND cell 202a is provided with a plurality of nonvolatile memory elements M0, M30, M31 during the selection transistor S01, S02. また、半導体層200bにおいても、選択トランジスタの間に複数の不揮発性メモリ素子を有するNANDセル202bが設けられている。 Further, in the semiconductor layer 200b, NAND cell 202b is provided with a plurality of non-volatile memory device during the selection transistor. また、半導体層200a、200bを分離して設けることによって、隣接するNANDセル202aとNANDセル202bを絶縁分離することが可能となる。 Further, the semiconductor layer 200a, by providing to separate 200b, it is possible to insulate separating adjacent NAND cells 202a and NAND cell 202b.

また、一つの島状の半導体層に複数の不揮発性メモリ素子を設けることによって、より不揮発性メモリ素子の集積化が可能となり、大容量の不揮発性半導体記憶装置を形成することができる。 Further, by providing a plurality of non-volatile memory device in one of the island-shaped semiconductor layer, and more enables integration of non-volatile memory device, it is possible to form a large-capacity nonvolatile semiconductor memory device.

本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。 This embodiment can be implemented in combination with other embodiment or embodiments shown herein.

本実施例では、非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。 In this embodiment, it will be described below with reference to drawings application example of the semiconductor device without contact which can input and output data. 非接触でデータの入出力が可能である半導体装置は利用の形態によっては、RFIDタグ、IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップともよばれる。 The The semiconductor device to be capable of inputting and outputting data without contact, RFID tag, ID tag, IC tags, IC chips, RF tags, a wireless tag, an electronic tag, or a wireless chip.

図34に示すように、半導体装置800は、非接触でデータを交信する機能を有し、高周波回路810、電源回路820、リセット回路830、クロック発生回路840、データ復調回路850、データ変調回路860、他の回路の制御を行う制御回路870、記憶回路880およびアンテナ890を有している。 As shown in FIG. 34, the semiconductor device 800 has a function of communicating data without contact, high-frequency circuit 810, a power supply circuit 820, a reset circuit 830, a clock generation circuit 840, data demodulation circuit 850, data modulation circuit 860 has a control circuit 870, storage circuit 880 and an antenna 890 for controlling other circuits. 高周波回路810はアンテナ890より信号を受信して、データ変調回路860より受信した信号をアンテナ890から出力する回路であり、電源回路820は受信信号から電源電位を生成する回路であり、リセット回路830はリセット信号を生成する回路であり、クロック発生回路840はアンテナ890から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路850は受信信号を復調して制御回路870に出力する回路であり、データ変調回路860は制御回路870から受信した信号を変調する回路である。 High-frequency circuit 810 receives a signal from the antenna 890 is a circuit for outputting a signal received from the data modulation circuit 860 from the antenna 890, the power supply circuit 820 is a circuit which generates power supply potential from the received signal, the reset circuit 830 is a circuit for generating a reset signal, the clock generation circuit 840 is a circuit that generates various clock signals based on the received signal input from the antenna 890, the data demodulation circuit 850 is a control circuit 870 demodulates the received signal a circuit for outputting the data modulation circuit 860 is a circuit which modulates a signal received from the control circuit 870. また、制御回路870としては、例えばコード抽出回路910、コード判定回路920、CRC判定回路930および出力ユニット回路940が設けられている。 As the control circuit 870, for example, a code extracting circuit 910, a code judging circuit 920, CRC judging circuit 930, and an output unit circuit 940 are provided. なお、コード抽出回路910は制御回路870に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路920は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、CRC判定回路930は判定されたコードに基づいて送信エラー等の有無を検出する回路である。 Note that the code extracting circuit 910 is a circuit for extracting a plurality of codes included in an instruction transmitted to the control circuit 870, respectively, the code determination circuit 920 compares the code corresponding to the extracted code and reference a circuit for determining the contents of the instruction, CRC determination circuit 930 is a circuit which detects the presence or absence of a transmission error or the like based on the judged code.

次に、上述した半導体装置の動作の一例について説明する。 Next, an example of an operation of the aforementioned semiconductor device. まず、アンテナ890により無線信号が受信される。 First, a radio signal is received by antenna 890. 無線信号は高周波回路810を介して電源回路820に送られ、高電源電位(以下、VDDと記す。)が生成される。 The radio signal is transmitted to the power supply circuit 820 via the high frequency circuit 810, a high power supply potential (hereinafter, referred to as VDD.) Is generated. VDDは半導体装置800が有する各回路に供給される。 VDD is supplied to each circuit in the semiconductor device 800 has. また、高周波回路810を介してデータ復調回路850に送られた信号は復調される(以下、復調信号と記す。)。 The signal transmitted to the data demodulation circuit 850 via the high frequency circuit 810 is demodulated (hereinafter, referred to as the demodulated signal.). さらに、高周波回路810を介してリセット回路830を通った信号およびクロック発生回路840を通った復調信号は制御回路870に送られる。 Further, the demodulated signal through the signal and the clock generation circuit 840 through the reset circuit 830 via the high frequency circuit 810 are transmitted to the control circuit 870.. 制御回路870に送られた信号は、コード抽出回路910、コード判定回路920およびCRC判定回路930等によって解析される。 Signal transmitted to the control circuit 870, the code extraction circuit 910, the code judging circuit 920, the CRC judging circuit 930, and the like. そして、解析された信号にしたがって、記憶回路880内に記憶されている半導体装置の情報が出力される。 Then, based on the analyzed signals, information of the semiconductor device stored in the memory circuit 880 is outputted. 出力された半導体装置の情報は出力ユニット回路940を通って符号化される。 The outputted information of the semiconductor device is encoded through the output unit circuit 940. さらに、符号化された半導体装置800の情報はデータ変調回路860を通って、アンテナ890により無線信号に載せて送信される。 Further, information of the semiconductor device 800 is encoded through the data modulation circuit 860 and transmitted by the antenna 890 as a wireless signal. なお、半導体装置800を構成する複数の回路においては、低電源電位(以下、VSS)は共通であり、VSSはGNDとすることができる。 Incidentally, a plurality of circuits included in the semiconductor device 800, the low power supply potential (hereinafter, VSS) is common, VSS can be GND. また、上記した半導体素子、代表的には薄膜トランジスタを用いて高周波回路810、電源回路820、リセット回路830、クロック発生回路840、データ復調回路850、データ変調回路860、他の回路の制御を行う制御回路870、記憶回路880等を形成することができる。 The semiconductor device described above, typically a high-frequency circuit 810, a power supply circuit 820, a reset circuit 830, a clock generation circuit 840, data demodulation circuit 850, data modulation circuit 860, a control for controlling other circuits using thin film transistors it is possible to form the circuit 870, storage circuit 880 or the like. また、上記した不揮発性半導体記憶装置を記憶回路880に適用することができる。 Further, it is possible to apply the non-volatile semiconductor memory device described above in the memory circuit 880. 本発明の半導体装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。 The semiconductor device of the present invention, it is possible to lower the driving voltage, it is possible to extend the distance capable of communicating data without contact.

このように、リーダ/ライタから半導体装置800に信号を送り、当該半導体装置800から送られてきた信号をリーダ/ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。 Thus, signals the semiconductor device 800 from the reader / writer, by receiving a signal transmitted from the semiconductor device 800 in the reader / writer, it is possible to read the data of the semiconductor device.

また、半導体装置800は、各回路への電源電圧の供給を電源(バッテリー)を搭載せず電磁波により行うタイプとしてもよいし、電源(バッテリー)を搭載して電磁波または電源(バッテリー)により各回路に電源電圧を供給するタイプとしてもよい。 The semiconductor device 800 may be by an electromagnetic wave without mounting a power supply of the power supply voltage to each circuit (battery), each circuit by an electromagnetic wave or power (battery) equipped with a power source (battery) power supply voltage may be type supplies.

次に、上記半導体装置の構造の一例に関して図面を用いて説明する。 It will now be described with reference to drawings an example of a structure of the semiconductor device. 本実施の形態の半導体装置の上面図を図35(A)に、図35(A)における線X−Yの断面図を図35(B)に示す。 Figure 35 (A) is a top view of the semiconductor device of this embodiment, shown in FIG. 35 (B) a cross-sectional view taken along a line X-Y in FIG. 35 (A).

図35(A)に示すように、基板400上に半導体装置は記憶回路404、集積回路部421、アンテナ431が設けられている。 As shown in FIG. 35 (A), the semiconductor device on the substrate 400 is a memory circuit 404, the integrated circuit unit 421, an antenna 431 is provided. なお、図35に示す記憶回路404は図34に示す記憶回路880に相当し、集積回路部421は図34に示す高周波回路810、電源回路820、リセット回路830、クロック発生回路840、データ復調回路850、データ変調回路860、及び制御回路870に相当し、アンテナ431は図34に示すアンテナ890に相当する。 Note that the memory circuit 404 shown in FIG. 35 corresponds to the memory circuit 880 shown in FIG. 34, the integrated circuit unit 421 high-frequency circuit 810 shown in FIG. 34, the power supply circuit 820, a reset circuit 830, a clock generation circuit 840, data demodulation circuit 850, data modulation circuit 860, and corresponds to the control circuit 870, the antenna 431 correspond to antenna 890 illustrated in FIG. 34. また、上記実施の形態で示した薄膜トランジスタを用いて、記憶回路404の一部、集積回路部421を形成することができる。 Further, by using the thin film transistor described in the above embodiment, a portion of the storage circuit 404, it is possible to form the integrated circuit portion 421. また、上記不揮発性記憶装置を用いて記憶回路404の一部を形成することができる。 Further, it is possible to form a part of the memory circuit 404 by using the non-volatile memory device.

図35(B)に示すように、半導体装置は、素子形成層403が基板400、401によって挟まれている。 As shown in FIG. 35 (B), the semiconductor device, the element formation layer 403 is sandwiched by the substrate 400, 401. また、素子形成層403と基板400、401それぞれは、接着材402、405によって固着されている。 Also, each element formation layer 403 and the substrate 400 and 401 are fixed by the adhesive 402 and 405. また、素子形成層403には、絶縁層453、不揮発性記憶素子440、トランジスタ441、442が形成される。 Further, the element formation layer 403, the insulating layer 453, the nonvolatile memory element 440, transistors 441 and 442 are formed. また、不揮発性記憶素子440、トランジスタ441、442上に絶縁層454が形成され、絶縁層454には配線が形成される。 The nonvolatile memory element 440, the insulating layer 454 over the transistor 441 and 442 are formed, the wiring is formed in the insulating layer 454. また、絶縁層454及び配線上にアンテナ431が形成され、アンテナ431及び絶縁層455上に絶縁層432が形成される。 The antenna 431 is formed on the insulating layer 454 and on the wiring, the insulating layer 432 is formed on the antenna 431 and the insulating layer 455. アンテナ431は、絶縁層455に形成される開口部において、絶縁層454上に形成される配線456と接続される。 Antenna 431, the opening formed in the insulating layer 455 are connected to wirings 456 formed on the insulating layer 454. 配線456は集積回路の一部である高周波回路に接続される。 Wirings 456 are connected to a high frequency circuit that is part of an integrated circuit. また、記憶回路404には不揮発性記憶素子440、トランジスタ441を有し、集積回路部421にはトランジスタ442を有する例を示したが、その他抵抗素子、容量素子、整流素子等も有する。 Further, the memory circuit 404 nonvolatile memory element 440 includes a transistor 441, while the integrated circuit portion 421 shows an example in which a transistor 442, other resistor, a capacitor, also has the rectifying element.

本実施例では、絶縁層455にポリイミド層を用いて形成し、導電層にチタン膜、アルミニウム膜、及びチタン膜が積層された導電層を用い、アンテナ431に印刷法により形成された銀合金層をそれぞれ用いている。 In this embodiment, formed using a polyimide layer on the insulating layer 455, conductive layer a titanium film, an aluminum film, and a conductive layer in which a titanium film is stacked, a silver alloy layer formed by printing the antenna 431 They are used, respectively. 絶縁層432はアンテナ431の凹凸を緩和するために形成しており、塗布法により組成物を塗布し、乾燥・焼成をして形成することが好ましい。 Insulating layer 432 is formed to relax the unevenness of the antenna 431, the composition is applied by a coating method, it is preferably formed by a dry-firing. ここでは、絶縁層432として、エポキシ樹脂層を用いて形成する。 Here, as the insulating layer 432 is formed using an epoxy resin layer. 基板400、401にPENフィルムを用い、接着材402、405に熱可塑性樹脂を用いる。 With PEN film substrate 400 and 401, using a thermoplastic resin adhesive 402 and 405.

なお、アンテナは、記憶回路に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。 The antenna, to the memory circuit may be provided to overlap, it may have a structure provided around without overlapping. また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。 Also it may overlap the entire surface may overlap, may have a structure partially overlap. アンテナ部と記憶回路が重なる構造であると、アンテナが交信する際に信号に載っているノイズ等や、電磁誘導により発生する起電力の変動等の影響による、半導体装置の動作不良を減らすことが可能であり、信頼性が向上する。 When a structure in which the antenna portion and the memory circuit overlaps, or noise resting on signal when the antenna is to communicate, by the influence of the fluctuation of the electromotive force generated by electromagnetic induction, to reduce the malfunction of the semiconductor device it is possible, and the reliability is improved. また、半導体装置を小型化することもできる。 It is also possible to miniaturize the semiconductor device.

また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。 Further, the signal transmission method of the semiconductor device which can input and output data without contact described above can be any of an electromagnetic coupling method, an electromagnetic induction method, a microwave method, or the like. 伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。 The transmission method may be appropriately selected by a practitioner in consideration of an intended use, and an optimum antenna may be provided in accordance with the transmission method.

例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式(例えば13.56MHz帯)を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状(例えば、ループアンテナ)、らせん状(例えば、スパイラルアンテナ)に形成する。 For example, as the signal transmission method of the semiconductor device, in case of applying an electromagnetic coupling method or an electromagnetic induction method (for example, 13.56MHz band), in order to utilize electromagnetic induction caused by a change in magnetic field density, the conductive layer serving as an antenna an annular (eg, a loop antenna) or a spiral shape (e.g., a spiral antenna).

また、半導体装置における信号の伝送方式として、マイクロ波方式(例えば、UHF帯(860〜960MHz帯)、2.45GHz帯等)を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電層を線状(例えば、ダイポールアンテナ)、平坦な形状(例えば、パッチアンテナ)またはリボン型の形等に形成することができる。 Further, as the signal transmission method in the semiconductor device, a microwave method (e.g., UHF band (860 to 960 MHz band), 2.45 GHz band, or the like) as the transmission method takes into account the wavelength of an electromagnetic wave used for signal transmission may be set as appropriate shape such as the length of the conductive layer serving as an antenna Te, for example, conductive layer linear functioning as an antenna (e.g., a dipole antenna), a flat shape (e.g., a patch antenna) or ribbon it can be formed into a shape or the like. また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。 The shape of the conductive layer serving as an antenna is not limited to a linear shape, it may be provided in the form of a combination of curved and meandering or thereof in consideration of the wavelength of the electromagnetic wave.

アンテナとして機能する導電層は、CVD法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。 Conductive layer serving as an antenna, CVD method, a sputtering method, a screen printing or a printing method gravure printing, a droplet discharge method, a dispenser method, a plating method, or the like, formed from a conductive material. 導電性材料は、アルミニウム(Al)、チタン(Ti)、銀(Ag)、銅(Cu)、金(Au)、白金(Pt)ニッケル(Ni)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。 The conductive material is aluminum (Al), titanium (Ti), silver (Ag), copper (Cu), gold (Au), platinum (Pt) nickel (Ni), palladium (Pd), tantalum (Ta), molybdenum an element selected from the (Mo), or an alloy material or a compound material mainly is a single layer structure or a stacked structure.

例えば、スクリーン印刷法を用いてアンテナとして機能する導電層を形成する場合には、粒径が数ナノメートから数十μmの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷し、乾燥・焼成することによって設けることができる。 For example, in the case of forming the conductive layer serving as an antenna is formed by a screen printing method, selective tens μm conductor dissolved or dispersed in an organic resin was a conductive paste from the grain diameter of several nanometers printed on, it can be provided by drying and baking. 導電体粒子としては、銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)およびチタン(Ti)等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。 As the conductive particles, silver (Ag), gold (Au), copper (Cu), nickel (Ni), platinum (Pt), palladium (Pd), tantalum (Ta), molybdenum (Mo) and titanium (Ti) it can be used any particulate of the one or more metal particles and the silver halide or dispersible nanoparticles, and the like. また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。 Further, the organic resin contained in the conductive paste can be used a binder, a solvent, one or more selected from organic resins functioning as a dispersant, or a coating of the metal particles. 代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられるまた、上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよい。 Typically, epoxy resins, also include organic resins such as silicone resin, in addition to the above-described materials, may be applied to ceramic, ferrite, or the like to the antenna.

また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。 Further, in the case of applying an electromagnetic coupling method or an electromagnetic induction method, in the case where a semiconductor device including an antenna in contact with metal, a magnetic material having magnetic permeability between the semiconductor device and the metal it is preferable to provide. アンテナを備えた半導体装置を金属に接して設ける場合には、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。 When a semiconductor device including an antenna in contact with metal, an eddy current flows in the metal due to the change in magnetic field, and a demagnetizing field generated by the eddy currents, the communication distance is reduced by a change in the magnetic field is weakened . そのため、半導体装置と金属との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。 Therefore, it is possible to suppress the reduction of the communication distance by suppressing the eddy currents in the metal by providing a material having magnetic permeability between the semiconductor device and the metal. なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。 As the magnetic material, it is possible to use less ferrite or a metal thin film of high-frequency loss has high magnetic permeability.

また、本実施例においては、素子形成層においてトランジスタ等の半導体素子とアンテナとして機能する導電層を直接形成した半導体装置を示したが、これに限定される物ではない。 In the present embodiment, although the semiconductor device is directly forming the conductive layer functioning as a semiconductor element and an antenna such as a transistor in the element forming layer, not be construed as being limited thereto. 例えば、半導体素子とアンテナとして機能する導電層を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。 For example, a conductive layer serving as a semiconductor element and an antenna after providing on separate substrates may be provided by bonding to be electrically connected.

本発明により、半導体層及びゲート電極間のリーク電流を抑制した素子を用いた信頼性の高い半導体装置を作製することができる。 The present invention can be manufactured highly reliable semiconductor device using an element that suppresses the leakage current between the semiconductor layer and the gate electrode.

次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。 Next, an example of usage of the inputting and outputting data without contact semiconductor device capable. 表示部3210を含む携帯端末の側面には、通信機(例えば、リーダ/ライタ)3200が設けられ、品物3220の側面には半導体装置3230が設けられる(図36(A))。 A side surface of a mobile terminal including a display portion 3210, a communication device (e.g., a reader / writer) 3200 is provided on the side surface of a product 3220 is provided with a semiconductor device 3230 (FIG. 36 (A)). 品物3220に含まれる半導体装置3230に通信機(例えば、リーダ/ライタ)3200をかざすと、表示部3210に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。 Communication to the semiconductor device 3230 included in the product 3220 machine (e.g., a reader / writer) held over 3200, raw material and a place of origin of goods on the display unit 3210, history of the inspection result in each production step, further description of the product information about the product is displayed and the like. また、商品3260をベルトコンベアにより搬送する際に、通信機(例えば、リーダ/ライタ)3240と、商品3260に設けられた半導体装置3250を用いて、該商品3260の検品を行うことができる(図36(B))。 Further, when a product 3260 is transported by the belt conveyor, communicator (e.g., a reader / writer) and 3240, using a semiconductor device 3250 provided on the product 3260 can be inspected of the product 3260 (FIG. 36 (B)). このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。 Thus, by utilizing the semiconductor device in the system, it is possible to perform acquisition of information easily, thereby realizing high performance and high added value.

また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。 The nonvolatile semiconductor memory device of the present invention may be used for electronic appliances of every field provided with the memory. 例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDVD(digital versatile disc)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられるそれら電子機器の具体例を図37に示す。 For example, an electronic device to which the nonvolatile semiconductor memory device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, an audio reproducing device (car audio, an audio component, or the like), computers, game machines, portable information terminals (mobile computers, cellular phones, portable game machines, and electronic books), reproduces the recording medium such as a DVD (digital versatile while discs) to the image reproducing apparatus (specifically provided with a recording medium, the specific examples of the electronic devices which the device) and the like which has a display for displaying the image shown in FIG. 37.

図37(A)、(B)は、デジタルカメラを示している。 Figure 37 (A), (B) shows a digital camera. 図37(B)は、図37(A)の裏側を示す図である。 Figure 37 (B) is a diagram showing the back side of FIG. 37 (A). このデジタルカメラは、筐体2111、表示部2112、レンズ2113、操作キー2114、シャッターボタン2115などを有する。 This digital camera includes a housing 2111, a display portion 2112, a lens 2113, operation keys 2114, a shutter button 2115, and the like. また、取り出し可能な不揮発性のメモリ2116を備えており、当該デジタルカメラで撮影したデータをメモリ2116に記憶させておく構成となっている。 Also includes a memory 2116 of removable nonvolatile and data taken by the digital camera is configured to be stored in the memory 2116. 本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ2116に適用することができる。 The nonvolatile semiconductor memory device formed using the present invention can be applied to the memory 2116.

また、図37(C)は、携帯電話を示しており、携帯端末の1つの代表例である。 Further, FIG. 37 (C) shows a mobile phone as a typical example of a mobile terminal. この携帯電話は筐体2121、表示部2122、操作キー2123などを含む。 This mobile phone includes a housing 2121, a display portion 2122, operation keys 2123, and the like. また、携帯電話は、取り出し可能な不揮発性のメモリ2125を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ2125に記憶させ再生することができる。 The mobile phone includes a removable nonvolatile memory 2125, the data such as a telephone number of the portable telephone, is stored images, music data, etc. into the memory 2125 can be reproduced. 本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ2125に適用することができる。 The nonvolatile semiconductor memory device formed using the present invention can be applied to the memory 2125.

また、図37(D)は、デジタルプレーヤーを示しており、オーディオ装置の1つの代表例である。 Further, FIG. 37 (D) shows a digital player, which is a typical example of an audio device. 図37(D)に示すデジタルプレーヤーは、本体2130、表示部2131、メモリ部2132、操作部2133、イヤホン2134等を含んでいる。 The digital player shown in FIG. 37 (D) includes a main body 2130, a display portion 2131, a memory portion 2132, an operation portion 2133, an earphone 2134, and the like. なお、イヤホン2134の代わりにヘッドホンや無線式イヤホンを用いることができる。 Incidentally, it is possible to use a headphone or a wireless earphone instead of the earphone 2134. メモリ部2132は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。 Memory unit 2132 may be a nonvolatile semiconductor memory device formed using the present invention. 例えば、記録容量が20〜200ギガバイト(GB)のNAND型不揮発性メモリを用い、操作部2133を操作することにより、映像や音声(音楽)を記録、再生することができる。 For example, the recording capacity using a NAND type nonvolatile memory of 20 to 200 gigabytes (GB), by operating the operation unit 2133, an image or a sound (music) can be reproduced. なお、表示部2131は黒色の背景に白色の文字を表示することで消費電力を抑えられる。 The display unit 2131 can suppress the power consumption by displaying white characters on a black background. これは携帯型のオーディオ装置において特に有効である。 This is particularly effective in a portable audio device. なお、メモリ部2132に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。 The nonvolatile semiconductor memory device provided in the memory portion 2132 may be removable.

また、図37(E)は、電子ブック(電子ペーパーともいう)を示している。 Further, FIG. 37 (E) shows an electronic book (also referred to as electronic paper). この電子ブックは、本体2141、表示部2142、操作キー2143、メモリ部2144を含んでいる。 This electronic book includes a main body 2141, a display portion 2142, operation keys 2143, and a memory unit 2144. またモデムが本体2141に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。 The modem may be incorporated in the main body 2141 may send and receive information wirelessly. メモリ部2144は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。 Memory unit 2144 may be a nonvolatile semiconductor memory device formed using the present invention. 例えば、記録容量が20〜200ギガバイト(GB)のNAND型不揮発性メモリを用い、操作キー2143を操作することにより、映像や音声(音楽)を記録、再生することができる。 For example, the recording capacity using a NAND type nonvolatile memory of 20 to 200 gigabytes (GB), by operating the operation key 2143, an image or a sound (music) can be reproduced. なお、メモリ部2144に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。 The nonvolatile semiconductor memory device provided in the memory portion 2144 may be removable.

以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。 As described above, the applicable range of the nonvolatile semiconductor memory device of the present invention can be used in extremely wide electronic devices in various fields as long as it has a memory.

本実施例では、実施の形態1で示すようなリーク電流を抑制することが可能な半導体素子において、第2の絶縁層36の最適な膜厚を計算により検証(シミュレーション)した結果について以下に示す。 In this embodiment, the semiconductor device capable of suppressing the leakage current as shown in the first embodiment are shown below the demonstration (simulation) by calculation the optimal thickness of the second insulating layer 36 . 本実施例では、半導体素子として薄膜トランジスタを用いた。 In this example, using a thin film transistor as a semiconductor device.

はじめに、薄膜トランジスタの第2の絶縁層36の最適な膜厚を計算により検証(シミュレーション)した結果について示す。 First, we show the results of verification (simulation) by calculation the optimal thickness of the second insulating layer 36 of the thin film transistor. 計算には、離散化されたメッシュ上(「Devise−3D」でMeshの作成)で、デバイス方程式((1)キャリアの連続方程式、(2)ポアソン方程式)を反復法を用いて解法している。 The calculation in discretized on a mesh ( "Devise-3D" in the creation of Mesh), the device equations ((1) continuity equation of the carrier, (2) Poisson's equation) are solution using an iterative method . 計算には、日本シノプシス株式会社の「Dessis−3D」を用いている。 Calculation is using the "Dessis-3D" of Japan Synopsys Corporation.

計算に用いたpチャネル型薄膜トランジスタの構造を図38に示す。 The structure of the p-channel thin film transistor used for the calculation is shown in Figure 38. 図38(A)は、薄膜トランジスタの上面図である。 Figure 38 (A) is a top view of a thin film transistor. 薄膜トランジスタのチャネル幅を3.5μm、チャネル長を1.5μm、半導体層、ゲート絶縁膜として機能する絶縁層33(以下、第1の絶縁層33と示す。)、及び半導体層の端部を覆う絶縁層36(以下、第2の絶縁層36と示す。)が重なる領域(以下、FOx領域37と示す。)の幅を1μm、ゲート電極として機能する導電層34及び開口部の距離を1μm、開口部及びFOx領域37の距離を1μmとした。 3.5μm channel width of the thin film transistor, 1.5 [mu] m channel length, the semiconductor layer, an insulating layer 33 functioning as a gate insulating film (hereinafter, referred to as the first insulating layer 33.), And covering the end portion of the semiconductor layer insulating layer 36 (hereinafter, second showing the insulating layer 36.) overlap regions (hereinafter, referred to as FOx region 37.) 1 [mu] m the width of, 1 [mu] m distance of the conductive layer 34 and the opening serving as a gate electrode, the distance of the opening and FOx region 37 was set to 1 [mu] m. また、開口部、即ち半導体層のソース領域及びドレイン領域として機能する不純物領域32b、32cにはボロンがドーピングされ、ボロンの活性化率を10%とし、シート抵抗を500Ω、ボロンの濃度を4.87×10 19 /cm とした。 The opening, i.e. impurity regions 32b serving as a source region and a drain region of the semiconductor layer, 32c boron is doped, the activation rate of boron and 10%, 500 [Omega sheet resistance, the concentration of boron 4. It was 87 × 10 19 / cm 3.

図38(B)は、図38(A)のA1−B1の断面図であり、図38(C)は、図38(A)のA2−B2の断面図である。 Figure 38 (B) is a sectional view of the A1-B1 FIG 38 (A), FIG. 38 (C) is a sectional view of a A2-B2 in FIG. 38 (A). 半導体層の厚さを66nmとし、第1の絶縁層33の厚さを20nmとし、ゲート電極として機能する導電層34の厚さを400nmとし、第2の絶縁層36の厚さを0nm、20nm、40nmm、60nm70nm、80nm、及び100nmと設定した時の薄膜トランジスタの電流電圧特性を計算により検証した。 The thickness of the semiconductor layer and 66 nm, the thickness of the first insulating layer 33 and 20 nm, the thickness of the conductive layer 34 functioning as a gate electrode and 400 nm, 0 nm the thickness of the second insulating layer 36, 20 nm was verified 40nmm, 60nm70nm, 80nm, and by calculation the current-voltage characteristics of the thin film transistor when set to 100 nm. その結果を図39に示す。 The results are shown in Figure 39. 図39においては、バツ印は第2の絶縁層36の膜厚0nmとしたときの電流電圧特性、黒三角印は第2の絶縁層36の膜厚20nmとしたときの電流電圧特性、黒菱形印は第2の絶縁層36の膜厚40nmとしたときの電流電圧特性、黒丸印は第2の絶縁層36の膜厚60nmとしたときの電流電圧特性、黒四角印は第2の絶縁層36の膜厚70nmとしたときの電流電圧特性、白丸印は第2の絶縁層36の膜厚80nmとしたときの電流電圧特性、白四角印は第2の絶縁層36の膜厚100nmとしたときの電流電圧特性を示す。 In FIG. 39, whereas a cross current-voltage characteristics when the film thickness 0nm of the second insulating layer 36, the black triangle is the current-voltage characteristics when the film thickness 20nm of the second insulating layer 36, a black rhombus mark the current-voltage characteristics when the film thickness 40nm of the second insulating layer 36, a black dot current-voltage characteristics when the film thickness 60nm of the second insulating layer 36, the black square marks the second insulating layer current-voltage characteristics when the 36 thickness 70nm of, white circles current-voltage characteristics when the film thickness 80nm of the second insulating layer 36, open square is a film thickness 100nm of the second insulating layer 36 It shows a current-voltage characteristic when.

図39より第2の絶縁層36の膜厚を厚くすると、こぶ(kink)が生じることが分かった。 When increasing the thickness of the second insulating layer 36 from FIG. 39, it was found that kelp (kink) occurs.

ここで、電流電圧特性においてこぶ(kink)が発生する原因について、以下に示す。 Here, the cause of kelp (kink) is generated in the current-voltage characteristic, is shown below. 半導体層、第1の絶縁層33、及び第2の絶縁層36が重なる領域(FOx領域37)は、半導体層32、第1の絶縁層33、第2の絶縁層36、及びゲート電極として機能する導電層34により寄生MOSトランジスタとなってしまう。 Semiconductor layer, the first insulating layer 33, and the second insulating layer 36 overlaps region (FOx region 37), the semiconductor layer 32, the first insulating layer 33, functions as the second insulating layer 36, and the gate electrode the conductive layer 34 becomes a parasitic MOS transistor. 寄生MOSトランジスタでは、ゲート絶縁膜として機能する第1の絶縁層の膜厚が厚くなる(ここでは、第1の絶縁層33及び第2の絶縁層36の和)。 Parasitic MOS transistor (sum here, first insulating layer 33 and the second insulating layer 36) of the first thickness of the insulating layer becomes thick which functions as a gate insulating film. また、寄生MOSトランジスタのチャネル長も短い。 In addition, the channel length of the parasitic MOS transistor is also short. このことから、寄生MOSトランジスタは短チャネル効果によって低い閾値(Vth)で電流が流れてしまう。 Therefore, the parasitic MOS transistor is thus a current flows at a low threshold (Vth) by the short channel effect. 当該電流電圧特性及び通常の薄膜トランジスタ(ゲート絶縁膜として機能する絶縁層が第1の絶縁層33のみの薄膜トランジスタ)の電流電圧特性が合わさることにより、こぶ(kink)が形成されてしまう。 By current-voltage characteristics of the current-voltage characteristics and the normal of the thin film transistor (thin film transistor insulating layer serving as a gate insulating film is only the first insulating layer 33) come together, kelp (kink) is formed.

次に、薄膜トランジスタの電流電圧特性にこぶ(kink)がではじめる第2の絶縁層36の膜厚を計算により検証した。 Then, the film thickness of the second insulating layer 36 kelp (kink) is Dehajimeru to the current-voltage characteristics of the thin film transistor was verified by calculation. ここでは、図39において、電圧が−1.6〜−0.8Vの範囲49における電流電圧特性を示す曲線の傾き(Δlog(Id)/ΔlogVg)を図40に示す。 Here, in FIG. 39 shows the slope of the curve showing the current-voltage characteristic in the range 49 of voltage -1.6~-0.8V (Δlog (Id) / ΔlogVg) in FIG. 40. 傾きを1階微分した値(即ち、電流電圧特性を示す曲線を2階微分した値)の符号が変化するもの(ここでは、正の値から負の値に変化するもの)において、図39に示す電流電圧特性の曲線に、こぶができるといえる。 First derivative value of the slope (i.e., a curve showing the current-voltage characteristic second order differential value) the sign of the changes (here, which changes from a positive value to a negative value) in, Figure 39 the curve of the current-voltage characteristic shown, it can be said that it is kelp.

ここでは、図40に示すように、第2の絶縁層36の厚さが80nm及び100nmにおいて、電流電圧特性を示す曲線を二階微分した値が正の値から負の値に変化していることがわかった。 Here, as shown in FIG. 40, the thickness of the second insulating layer 36 is in the 80nm and 100 nm, obtained by differentiating the value of the curve representing the current-voltage characteristic upstairs has changed from a positive value to a negative value it was found. このことから、第2の絶縁層36の厚さを70nm以下とすると、電流電圧特性にこぶができないことがわかる。 Therefore, when the thickness of the second insulating layer 36 and 70nm or less, it is found it can not tangle to the current-voltage characteristic.

また、半導体層32上に第1の絶縁層33を形成する前に、半導体層32表面に形成される酸化物層を除去する工程がある。 Further, before forming the first insulating layer 33 on the semiconductor layer 32, there is a step of removing the oxide layer formed on the semiconductor layer 32 surface. 半導体層32の表面に形成される酸化物層は、大気中の酸素に半導体層32が触れて酸化され形成される自然酸化膜である。 Oxide layer formed on the surface of the semiconductor layer 32 is a native oxide film semiconductor layer 32 to oxygen in the atmosphere is formed is oxidized to touch. 当該酸化物層を除去する際、図41(A)に示すように、半導体層32の下地膜として形成される絶縁層31も除去され、窪み37が形成される。 When removing the oxide layer, as shown in FIG. 41 (A), an insulating layer 31 which is formed as a base film of the semiconductor layer 32 is also removed, the recess 37 is formed. この後、第1の絶縁層33を形成すると、半導体層32及び窪み37の段差を覆いきれず、第1の絶縁層33が部分的に切断されるという問題がある。 Thereafter, to form a first insulating layer 33, not fully cover the step of the semiconductor layer 32 and the recess 37, there is a problem that the first insulating layer 33 is partially cut. このような第1の絶縁層33上にゲート電極を形成すると半導体層32及びゲート電極層の間でリーク電流が生じてしまう。 A leakage current occurs between such to form a gate electrode on the first insulating layer 33 semiconductor layer 32 and the gate electrode layer.

このとこから、図41(B)に示すように、第2の絶縁層36としては、絶縁層31の窪みを覆う厚さが必要である。 This Toko, as shown in FIG. 41 (B), as the second insulating layer 36, it is necessary thickness to cover the recess of the insulating layer 31. 当該窪みの深さは5nm程度であるので、第2の絶縁層36の厚さも5nm以上あることが好ましい。 Since the depth of the depression is about 5 nm, it is preferable that the thickness of the second insulating layer 36 is also more than 5 nm.

以上のことから、薄膜トランジスタのリーク電流を抑制しつつ、電流電圧特性を保つことが可能な第2の絶縁層36の膜厚は5nm以上70nm以下が好ましい。 From the above, while suppressing the leakage current of the thin film transistor, the thickness of the first capable of keeping the current-voltage characteristic 2 of the insulating layer 36 is preferably 5nm or more 70nm or less. なお、このときの第1の絶縁層33の膜厚は20nmである。 The thickness of the first insulating layer 33 at this time is 20 nm.

さらには、半導体層32上には、膜厚の異なる絶縁層が形成されており、膜厚の薄い領域(即ち、第1の絶縁層33が形成される領域)の厚さをt1とし、膜厚の厚い領域(即ち、第1の絶縁層33及び第2の絶縁層36が形成される領域)の厚さをt2とする。 Further, on the semiconductor layer 32 has a thickness different insulating layers have been formed, a region with a small thickness (i.e., a region where the first insulating layer 33 is formed) of the thickness of the t1, film the thickness of the thick region (i.e., the region where the first insulating layer 33 and the second insulating layer 36 is formed) of the thickness of the t2. このとき、上記電流電圧特性にこぶができないときの第1の絶縁層33及び第2の絶縁層36の厚さの計算の結果から、膜厚の厚い領域の厚さt2は、t1の1.2以上4.5倍以下であることが好ましい。 At this time, the first result of the thickness of the computation of the insulating layer 33 and the second insulating layer 36 when unable hump on the current-voltage characteristics, the thickness t2 of the large thickness region, the first t1. is preferably 2 to 4.5 times or less.

さらには、上記計算の結果から半導体層32上の膜厚の薄い絶縁層(即ち、第1の絶縁層33)の厚さを3nm以上30nm以下とし、半導体層32上の膜厚の厚い絶縁層(即ち、第1の絶縁層33及び第2の絶縁層36の積層)の厚さを3.6nm以上135nm以下、好ましくは5nm以上135nm以下とすることが好ましい。 Furthermore, a thin insulating layer having a thickness of the semiconductor layer 32 from the result of the calculation (i.e., the first insulating layer 33) the thickness of a 3nm or 30nm or less thick insulating layer of the film thickness of the semiconductor layer 32 (i.e., the first insulating layer 33 and the second stack of dielectric layers 36) having a thickness of a 3.6nm or 135nm or less, preferably to 5nm or 135nm or less. 第1の絶縁層33の厚さを3nmより薄くすると厚さのばらつきが生じ、半導体層32及びゲート電極においてリーク電流が発生してしまう。 Variations in the thickness of the thickness when thinner than 3nm and is occurs the first insulating layer 33, leakage current is generated in the semiconductor layer 32 and the gate electrode. また、第1の絶縁層33の厚さを30nmより厚くすると、高速動作が可能な薄膜トランジスタを作製することが困難となる。 Further, when the thickness of the first insulating layer 33 is thicker than 30 nm, it is difficult to manufacture a high-speed operation is possible TFT. このときの薄膜トランジスタのチャネル長を0.1〜3μm、好ましくは0.1〜1.5μmとする。 The channel length of the thin film transistor of this time 0.1 to 3 m, preferably between 0.1 to 1.5 [mu] m. また、薄膜トランジスタのS値を50〜120、好ましくは60〜100mV/decとする。 Further, the S value of the thin film transistor 50 to 120, preferably 60~100mV / dec. このような構造とすることで、リーク電流が抑制され、且つ高速動作が可能な薄膜トランジスタを作製することができる。 With such a structure, the leakage current is suppressed, and it is possible to produce a high-speed operation capable TFT.

次に、第2の絶縁層36の膜厚を50nmまたは150nmとして作製したnチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタの電流電圧特性の測定結果について、以下に示す。 Next, measurement results of current-voltage characteristics of the n-channel thin film transistor and a p-channel type thin film transistor manufactured thickness of the second insulating layer 36 as 50nm or 150 nm, are shown below.

はじめに薄膜トランジスタの作製工程について、図4を用いて説明する。 First manufacturing process of a thin film transistor will be described with reference to FIG. 基板30上に下地膜として機能する絶縁層31を形成し、絶縁層31上に半導体層32を形成した。 An insulating layer 31 functioning as a base film on the substrate 30, thereby forming a semiconductor layer 32 on the insulating layer 31. 基板30としては、厚さ0.7mmのAN100(旭ガラス社製)を用いた。 As the substrate 30, with a thickness of 0.7 mm AN100 (manufactured by Asahi Glass Co., Ltd.). 絶縁層31としては、プラズマCVD法により厚さ50nmの窒化酸化珪素層を形成した後、厚さ100nmの酸化窒化珪素層を形成した。 As the insulating layer 31, after forming a silicon nitride oxide layer with a thickness of 50nm by a plasma CVD method, a silicon oxynitride layer with a thickness of 100 nm. 半導体層32としては、プラズマCVD法により厚さ66nmの非晶質珪素層を形成し、炉で500℃1時間加熱して非晶質珪素層の水素だしを行った後、非晶質珪素層にレーザ光を照射し、結晶性珪素層を形成した。 As the semiconductor layer 32, an amorphous silicon layer having a thickness of 66nm formed by plasma CVD method, after the hydrogen out of the amorphous silicon layer by heating 500 ° C. 1 hour in a furnace, the amorphous silicon layer the laser beam is irradiated on to form a crystalline silicon layer. このときのレーザ光の照射条件は、レーザ発振器としてパルス発振のNd:YVO の第2高調波を用いた。 Irradiation conditions of the laser beam at this time, the pulse oscillation as laser oscillator Nd: using the second harmonic of the YVO 4. 次に、フォトリソグラフィー工程で形成したレジストマスクを用いて結晶性珪素層を選択的にエッチングして半導体層32を形成した。 Next, the formation of the semiconductor layer 32 by selectively etching the crystalline silicon layer using a resist mask formed by a photolithography process.

次に、半導体層32上に絶縁層40としてプラズマCVD法により厚さ50nmまたは150nmの酸化窒化珪素層を成膜した後、フォトリソグラフィー工程で形成したレジストマスクを用いて酸化窒化珪素層を選択的にエッチングして、第2の絶縁層36を形成した。 Then, after forming a silicon oxynitride layer with a thickness of 50nm or 150nm by plasma CVD method as the insulating layer 40 on the semiconductor layer 32, selective silicon oxynitride layer using a resist mask formed by a photolithography process and etching to form a second insulating layer 36.

次に、半導体層32及び第2の絶縁層36上に第1の絶縁層33を形成した。 Next, to form a first insulating layer 33 on the semiconductor layer 32 and the second insulating layer 36. ここでは、第1の絶縁層33としては、プラズマCVD法により厚さ20nmの酸化窒化珪素層を形成した。 Here, as the first insulating layer 33, a silicon oxynitride layer with a thickness of 20nm by a plasma CVD method.

次に、ゲート電極として機能する導電層34を形成した。 Next, to form a conductive layer 34 functioning as a gate electrode. ここでは、ゲート電極として機能する導電層34としては、スパッタリング法に厚さ30nmの窒化タンタル層を形成した後、厚さ170nmまたは370nmのタングステン層を形成し、フォトリソグラフィー工程で形成したレジストマスクを用いて選択的に窒化タンタル層及びタングステン層をエッチングしてゲート電極として機能する導電層34を形成した。 Here, as the conductive layer 34 functioning as a gate electrode, after forming the tantalum nitride layer with a thickness of 30nm to sputtering, to form a tungsten layer having a thickness of 170nm or 370 nm, a resist mask formed by a photolithography process to form a conductive layer 34 functioning as a gate electrode by selectively etching the tantalum nitride layer and a tungsten layer using. なお、後にnチャネル型薄膜トランジスタとなるゲート電極は、厚さ30nmの窒化タンタル及び厚さ370nmのタングステン層が積層されており、後にpチャネル型薄膜トランジスタとなるゲート電極は厚さ30nmの窒化タンタル及び厚さ170nmのタングステン層が積層されている。 The gate electrode serving as the n-channel thin film transistor later is a tungsten layer of tantalum nitride and the thickness of the thickness 30nm of 370nm is stacked, the gate electrode is tantalum nitride and the thickness of the thickness of 30nm as a p-channel thin film transistor later tungsten layer 170nm are laminated.

次に、ゲート電極として機能する導電層34をマスクとして半導体層32に不純物を添加し、ソース領域及びドレイン領域を形成した。 Next, a conductive layer 34 functioning as a gate electrode of impurities added to the semiconductor layer 32 as a mask to form a source region and a drain region. ここでは、後にnチャネル型薄膜トランジスタとなる半導体層にリンをイオンドープ法により添加する。 Here, the phosphorus into the semiconductor layer to be an n-channel thin film transistor later added by an ion doping method. このときのイオンドープ法の条件は、加速電圧20kV、ドーズ量1.5×10 15 /cm とした。 The ion doping conditions in this case, acceleration voltage 20 kV, and a dose of 1.5 × 10 15 / cm 2. また、後にpチャネル型薄膜トランジスタとなる半導体層にボロンをイオンドープ法により添加する。 Further, the boron into the semiconductor layer to be a p-channel thin film transistor is added by an ion doping method later. このときのイオンドープ法の条件は、加速電圧15kV、ドーズ量3.4×10 15 /cm とした。 The ion doping conditions in this case, the acceleration voltage 15kV, and a dose of 3.4 × 10 15 / cm 2.

次に、第1の絶縁層33及びゲート電極として機能する導電層34上に層間絶縁層を形成する。 Next, an interlayer insulating layer on the conductive layer 34 functioning as a first insulating layer 33 and the gate electrode. 層間絶縁層としては、プラズマCVD法により厚さ100nmの窒化酸化珪素層を形成した後、厚さ600nmの酸化窒化珪素層を形成する。 The interlayer insulating layer, after forming a silicon nitride oxide layer with a thickness of 100nm by plasma CVD method to form a silicon oxynitride layer with a thickness of 600 nm. この後、加熱して半導体層32を水素化する。 Thereafter, hydrogenation of the semiconductor layer 32 by heating.

次に、層間絶縁層及び第1の絶縁層33をエッチングして開口部を形成するとともに、半導体層32のソース領域及びドレイン領域のそれぞれ一部を露出する。 Next, to form the opening of the interlayer insulating layer and the first insulating layer 33 is etched to expose a portion respectively of the source and drain regions of the semiconductor layer 32. 次に、スパッタリング法により厚さ100nmのチタン層、厚さ300nmのアルミニウム層、及び厚さ100nmのチタン層を積層した後、フォトリソグラフィー工程により形成したレジストマスクを用いて選択的にエッチングしてチタン層、アルミニウム層、及びチタン層が積層された配線を形成する。 Next, a titanium layer with a thickness of 100nm by sputtering, an aluminum layer having a thickness of 300 nm, and after laminating a titanium layer having a thickness of 100nm, is selectively etched using a resist mask formed by a photolithography process with titanium layer, aluminum layer, and forming a wiring titanium layer is stacked. 以上の工程により、第2の絶縁層36の厚さが50nmのnチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタ、並びに第2の絶縁層36の厚さが150nmのnチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタを形成した。 Through the above steps, the second thickness of the insulating layer 36 is 50nm of n-channel thin film transistor and a p-channel thin film transistor, and a second n-channel thin film transistor and a p-channel thin film transistor thickness 150nm of the insulating layer 36 the formed.

次に、nチャネル型薄膜トランジスタの電流電圧特性を図42(A)に示す。 Next, the current-voltage characteristics of the n-channel type thin film transistor in FIG. 42 (A). 実線は第2の絶縁層36の厚さが50nmの薄膜トランジスタの測定結果であり、破線は第2の絶縁層36の厚さが150nmの薄膜トランジスタの測定結果を示す。 The solid line is the measured results of a TFT with a thickness of 50nm of the second insulating layer 36, the broken line shows the measurement results of a TFT with a thickness of 150nm of the second insulating layer 36. また、実線及び破線42aはVd(ドレイン電圧)を1Vとし、実線及び破線42bはVdを3Vとした測定結果である。 The solid line and the broken line 42a is Vd (the drain voltage) and 1V, solid and dashed lines 42b are results of measuring the Vd and 3V.

図42(A)に示すように、第2の絶縁層36の厚さが50nmの時には、薄膜トランジスタの電流電圧特性を示す曲線にこぶは見られないが、第2の絶縁層36の厚さが150nmの時には、薄膜トランジスタの電流電圧特性を示す曲線にこぶが見られることがわかる。 As shown in FIG. 42 (A), when the thickness of the second insulating layer 36 is 50nm, the hump curves showing the current-voltage characteristics of the thin film transistor is not observed, but the thickness of the second insulating layer 36 when the 150nm it is seen that hump is observed in curve showing current-voltage characteristics of the thin film transistor.

次に、pチャネル型薄膜トランジスタの電流電圧特性を図42(B)に示す。 Next, the current-voltage characteristics of the p-channel type thin film transistor in FIG. 42 (B). 実線は第2の絶縁層36の厚さが50nmの薄膜トランジスタの測定結果であり、破線は第2の絶縁層36の厚さが150nmの薄膜トランジスタの測定結果を示す。 The solid line is the measured results of a TFT with a thickness of 50nm of the second insulating layer 36, the broken line shows the measurement results of a TFT with a thickness of 150nm of the second insulating layer 36. また、実線及び破線43aはVd(ドレイン電圧)を−1Vとし、実線及び破線43bはVdを−3Vとした測定結果である。 The solid line and the broken line 43a is Vd (the drain voltage) and -1 V, solid and dashed lines 43b are results of measuring the Vd and -3 V.

図42(B)に示すように、第2の絶縁層36の厚さが50nmの時には、薄膜トランジスタの電流電圧特性を示す曲線にこぶは見られないが、第2の絶縁層36の厚さが150nmの時には、薄膜トランジスタの電流電圧特性を示す曲線に若干こぶが見られることがわかる。 As shown in FIG. 42 (B), when the thickness of the second insulating layer 36 is 50nm, the hump curves showing the current-voltage characteristics of the thin film transistor is not observed, but the thickness of the second insulating layer 36 when the 150nm is seen to slightly hump seen in curve showing current-voltage characteristics of the thin film transistor.

以上のことから、半導体層の端部を覆う絶縁層(第2の絶縁層)の厚さを実施例4の計算で求めた範囲以内とすると、こぶのない電流電圧特性を有する薄膜トランジスタを作製することができる。 From the above, when within the range obtained insulating layer covering an end portion of the semiconductor layer a thickness of (the second insulating layer) in the calculation of Example 4, a thin film transistor having a current-voltage characteristic with no hump be able to.

本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。 It is a top view and a cross-sectional view for describing a main structure of a semiconductor device according to the present invention. 本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。 It is a top view and a cross-sectional view for describing a main structure of a semiconductor device according to the present invention. 本発明に係る半導体装置の主要な構成を説明するための断面図である。 It is a cross-sectional view for describing a main structure of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程を説明するための断面図である。 It is a cross-sectional view for illustrating a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程を説明するための断面図である。 It is a cross-sectional view for illustrating a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程を説明するための断面図である。 It is a cross-sectional view for illustrating a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程を説明するための断面図である。 It is a cross-sectional view for illustrating a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程を説明するための断面図である。 It is a cross-sectional view for illustrating a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程を説明するための断面図である。 It is a cross-sectional view for illustrating a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程を説明するための断面図である。 It is a cross-sectional view for illustrating a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程を説明するための断面図である。 It is a cross-sectional view for illustrating a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程を説明するための断面図である。 It is a cross-sectional view for illustrating a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の主要な構成を説明するための断面図である。 It is a cross-sectional view for describing a main structure of a semiconductor device according to the present invention. 本発明に係る半導体装置の主要な構成を説明するための断面図である。 It is a cross-sectional view for describing a main structure of a semiconductor device according to the present invention. 本発明に係る半導体装置の主要な構成を説明するための断面図である。 It is a cross-sectional view for describing a main structure of a semiconductor device according to the present invention. 不揮発性メモリセルアレイの等価回路の一例を示す図である。 Is a diagram illustrating an example of an equivalent circuit of a nonvolatile memory cell array. NOR型不揮発性メモリセルアレイの等価回路の一例を示す図である。 Is a diagram showing an example of an equivalent circuit of a NOR type nonvolatile memory cell array. NAND型不揮発性メモリセルアレイの等価回路の一例を示す図である。 Is a diagram showing an example of an equivalent circuit of a NAND type nonvolatile memory cell array. NAND型不揮発性メモリの書き込み動作を説明する図である。 It is a diagram for explaining the write operation of the NAND type nonvolatile memory. NAND型不揮発性メモリの消去及び読み出し動作を説明する図である。 It is a diagram illustrating an erase and read operation of the NAND type nonvolatile memory. 電荷が蓄積された”0”の場合と消去された”1”の場合における不揮発性メモリのしきい値電圧の変化を示す図である。 Charge is a diagram showing changes in the threshold voltage of the nonvolatile memory in the case of stored "0" is erased as in the case of "1". 不揮発性半導体記憶装置の回路ブロック図の一例を示す図である。 Is a diagram illustrating an example of a circuit block diagram of a nonvolatile semiconductor memory device. プラズマ処理装置の構成を説明する図である。 Is a diagram illustrating the configuration of a plasma processing apparatus. 従来例を説明する上面図及び断面図である。 It is a top view and a cross-sectional view illustrating a conventional example. 本発明に係る半導体装置の作製工程を説明するための断面図である。 It is a cross-sectional view for illustrating a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程を説明するための断面図である。 It is a cross-sectional view for illustrating a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程を説明するための断面図である。 It is a cross-sectional view for illustrating a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程を説明するための上面図である。 It is a top view illustrating a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。 It is a top view and a cross-sectional view for describing a main structure of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程の一例を説明するための断面図である。 It is a cross-sectional view for explaining an example of a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程の一例を説明するための断面図である。 It is a cross-sectional view for explaining an example of a manufacturing process of a semiconductor device according to the present invention. 本発明に係る半導体装置の上面の一例を示す図である。 Is a diagram illustrating an example of a top surface of the semiconductor device according to the present invention. 本発明に係る半導体装置の一例を説明するための断面図である。 It is a cross-sectional view for explaining an example of a semiconductor device according to the present invention. 本発明に係る半導体装置の一例を説明するための図である。 It is a diagram for explaining an example of a semiconductor device according to the present invention. 本発明に係る半導体装置の一例を説明するための上面図及び断面図である。 It is a top view and a cross-sectional view for explaining an example of a semiconductor device according to the present invention. 本発明に係る半導体装置の使用形態の一例を示す図である。 Is a diagram illustrating an example of a usage pattern of a semiconductor device according to the present invention. 本発明に係る半導体装置の使用形態の一例を示す図である。 Is a diagram illustrating an example of a usage pattern of a semiconductor device according to the present invention. 計算に用いた薄膜トランジスタの構造を示す図である。 It is a diagram showing a structure of a thin film transistor used for the calculation. 計算から求めた薄膜トランジスタの電流電圧特性を示す図である。 It is a diagram showing a current-voltage characteristics of the thin film transistor obtained from the calculation. 図39に示す電流電圧特性の傾きを示す図である。 It is a diagram showing the slope of the current-voltage characteristics shown in FIG. 39. 本発明に係る半導体装置の一例を説明するための断面図である。 It is a cross-sectional view for explaining an example of a semiconductor device according to the present invention. 本発明に係る半導体装置の薄膜トランジスタの電流電圧特性を示す図である。 It is a diagram showing a current-voltage characteristics of the thin film transistor of a semiconductor device according to the present invention.

Claims (3)

  1. 絶縁表面上に半導体層を形成し、 The semiconductor layer is formed over an insulating surface,
    前記半導体層上に絶縁層を形成し、 Forming an insulating layer on the semiconductor layer,
    前記絶縁層上にマスクを形成した後、電子密度が1×10 11 cm −3以上1×10 13 cm −3以下、且つ電子温度が0.5eV以上3eV以下のプラズマ処理により前記半導体層の端部の一部を酸化または窒化し、 End of the after forming a mask on the insulating layer, an electron density of 1 × 10 11 cm -3 or more 1 × 10 13 cm -3 or less, and the semiconductor layer electron temperature of the 3eV for plasma processing, higher 0.5eV some parts oxidized or nitrided,
    前記マスクを用いて前記半導体層にリンまたはボロンを添加した後、電子密度が1×10 11 cm −3以上1×10 13 cm −3以下、且つ電子温度が0.5eV以上3eV以下のプラズマ処理により前記半導体層の端部の一部を酸化し、 After the addition of phosphorus or boron into the semiconductor layer using the mask, an electron density of 1 × 10 11 cm -3 or more 1 × 10 13 cm -3 or less, and an electron temperature 3eV for plasma processing, higher 0.5eV the part of the end portion of the semiconductor layer is oxidized by,
    前記マスクを除去した後、前記絶縁層上にゲート電極として機能する導電層を形成することを特徴とする半導体装置の作製方法。 After removing the mask, a method for manufacturing a semiconductor device and forming a conductive layer functioning as a gate electrode on the insulating layer.
  2. 請求項1において、前記絶縁表面上に形成する前記半導体層の側面は、30°以上85°未満の傾斜を有する形状であることを特徴とする半導体装置の作製方法。 Oite to claim 1, the side surface of the semiconductor layer formed on said insulating surface, a method for manufacturing a semiconductor device which is a shape having a slope of less than 30 ° or 85 °.
  3. 請求項1 または2において、前記プラズマ処理により、前記半導体層の側面に接する領域において、前記半導体層の膜厚が薄くなり、且つ前記半導体層を覆う前記絶縁層の膜厚が厚くなることを特徴とする半導体装置の作製方法。 Characterized in claim 1 or 2, by the plasma treatment, in the region in contact with the side surfaces of the semiconductor layer, the thickness of the semiconductor layer becomes thinner, and that the thickness of the insulating layer covering the semiconductor layer is thicker the method for manufacturing a semiconductor device according to.
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