JP5122759B2

JP5122759B2 - Imaging circuit

Info

Publication number: JP5122759B2
Application number: JP2006120709A
Authority: JP
Inventors: 弘師西野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-04-25
Filing date: 2006-04-25
Publication date: 2013-01-16
Anticipated expiration: 2026-04-25
Also published as: JP2007295264A

Description

本発明は、一般に半導体装置に関し、詳しくは画像を撮像して撮像データを出力する撮像回路に関する。 The present invention generally relates to semiconductor devices, and particularly relates to an imaging circuit that captures an image and outputs imaging data.

例えば赤外線撮像用のイメージセンサ等では、入射光（入射赤外線）の量に応じて電気抵抗値が変化する複数のセンサが縦横にマトリクス上に配置され、これら複数のセンサから画像信号を読み出す信号読出回路が設けられている。信号読出回路は、バイアス電圧をセンサに印加し、各センサに流れる電流の量に応じた電圧信号を出力する構成となっている。 For example, in an image sensor for infrared imaging, a plurality of sensors whose electric resistance values change in accordance with the amount of incident light (incident infrared light) are arranged vertically and horizontally on a matrix, and signal readout for reading out image signals from the plurality of sensors. A circuit is provided. The signal readout circuit is configured to apply a bias voltage to the sensor and output a voltage signal corresponding to the amount of current flowing through each sensor.

図１は、従来の信号読出回路の構成を説明するための図である。図１に示すイメージセンサは、縦横にマトリクス上に配置された複数の画素回路１０を含む。図１では図示の都合上、４つの画素回路１０のみが示され、そのうち１つのみについて詳細な回路構成が示されるが、実際には同一構成の多数の画素回路１０が縦横に配置されている。 FIG. 1 is a diagram for explaining the configuration of a conventional signal readout circuit. The image sensor shown in FIG. 1 includes a plurality of pixel circuits 10 arranged on a matrix vertically and horizontally. In FIG. 1, for convenience of illustration, only four pixel circuits 10 are shown, and a detailed circuit configuration is shown for only one of them, but in reality, a large number of pixel circuits 10 having the same configuration are arranged vertically and horizontally. .

垂直走査シフトレジスタ１１により、指定した行位置にあるトランジスタ１４を導通させ、更に水平走査シフトレジスタ１２により、指定した列位置にあるトランジスタ１５を導通させる。これにより、指定した行位置及び列位置にある画素回路１０から撮像データを出力電圧Ｖｏｕｔとして読み出すことができる。読み出し用のトランジスタ１６のゲートには固定の電圧が印加される。 The vertical scanning shift register 11 makes the transistor 14 at the designated row position conductive, and the horizontal scanning shift register 12 makes the transistor 15 at the designated column position conductive. Thereby, imaging data can be read out as the output voltage Vout from the pixel circuit 10 in the designated row position and column position. A fixed voltage is applied to the gate of the transistor 16 for reading.

画素回路１０の各々は、センサ素子２１、トランジスタ２２乃至２４、及び積分容量２５を含む。トランジスタ２２及び２３が入力ゲート回路２６を構成する。センサ素子２１は、入射光（入射赤外線）の量に応じて電気抵抗値が変化する特性を有する。まず初期設定動作として、信号ＲＥＳＥＴをＨＩＧＨにしてトランジスタ２４を導通させ、積分容量２５に電源電圧ＶＤＤに応じた電荷を蓄えておく。その後、信号ＲＥＳＥＴはＬＯＷにしてトランジスタ２４を非導通にしておく。 Each of the pixel circuits 10 includes a sensor element 21, transistors 22 to 24, and an integration capacitor 25. Transistors 22 and 23 form an input gate circuit 26. The sensor element 21 has a characteristic that an electric resistance value changes according to the amount of incident light (incident infrared light). First, as an initial setting operation, the signal RESET is set to HIGH, the transistor 24 is turned on, and charges corresponding to the power supply voltage VDD are stored in the integration capacitor 25. Thereafter, the signal RESET is set to LOW to keep the transistor 24 nonconductive.

撮像データ読み出し時には、信号ＰＩＧを所定期間ＨＩＧＨにして、トランジスタ２３を一定の期間だけ導通させる。この期間の間、センサ素子２１の抵抗値及びトランジスタ２２の電圧・電流特性に応じた量の電流が、積分容量２５からトランジスタ２２及びセンサ素子２１を介してグラウンドＧＮＤ側に流れ、積分容量２５の電荷が減少する。この電荷の減少に応じてトランジスタ１３のゲート電圧が減少し、撮像データとして読み出される出力電圧Ｖｏｕｔが減少する。 At the time of reading imaged data, the signal PIG is set to HIGH for a predetermined period, and the transistor 23 is turned on for a certain period. During this period, an amount of current corresponding to the resistance value of the sensor element 21 and the voltage / current characteristics of the transistor 22 flows from the integration capacitor 25 to the ground GND side via the transistor 22 and the sensor element 21. The charge decreases. As the charge decreases, the gate voltage of the transistor 13 decreases, and the output voltage Vout read out as imaging data decreases.

複数の画素回路１０において、トランジスタ２２のゲート電圧ＶＩＧは、センサ素子２１に印加するバイアス電圧を調整するよう機能する。通常、全ての画素回路１０に対して同一の電圧ＶＩＧが供給されており、個々の画素回路１０毎に電圧ＶＩＧを調整することはできない。 In the plurality of pixel circuits 10, the gate voltage VIG of the transistor 22 functions to adjust the bias voltage applied to the sensor element 21. Normally, the same voltage VIG is supplied to all the pixel circuits 10, and the voltage VIG cannot be adjusted for each pixel circuit 10.

図２は、図１の画素回路１０におけるセンサ素子２１のバイアス動作点を示す図である。ここでセンサ素子２１に印加するバイアス電圧を調整するトランジスタ２２をＩＧＢと呼ぶ。図２の横軸はＩＧＢのソース電圧Ｖｓ（即ちセンサ素子２１への印加電圧）を示し、縦軸はＩＧＢのソース・ドレインに流れる電流（即ちセンサ素子２１に流れる電流）を示す。図２において、ＩＧＢトランジスタのドレイン・ソース間電流Ｉｄｓとゲート・ソース間電圧Ｖｇｓとの関係を示すＩｄｓ−Ｖｇｓ特性３１と、センサ素子２１のＩ−Ｖ特性３２とが、交点３３で交差する。この交点３３がセンサ素子２１の動作点となり、交点３３の示す電流量がセンサ素子２１に流れることになる。 FIG. 2 is a diagram illustrating a bias operation point of the sensor element 21 in the pixel circuit 10 of FIG. Here, the transistor 22 for adjusting the bias voltage applied to the sensor element 21 is referred to as IGB. The horizontal axis of FIG. 2 indicates the source voltage Vs of the IGB (that is, the voltage applied to the sensor element 21), and the vertical axis indicates the current that flows through the source / drain of the IGB (that is, the current that flows through the sensor element 21). In FIG. 2, the Ids-Vgs characteristic 31 indicating the relationship between the drain-source current Ids and the gate-source voltage Vgs of the IGB transistor and the IV characteristic 32 of the sensor element 21 intersect at an intersection 33. This intersection point 33 becomes the operating point of the sensor element 21, and the amount of current indicated by the intersection point 33 flows to the sensor element 21.

更に詳細に説明すると、固定のゲート電圧ＶＩＧを印加したＩＧＢトランジスタを用いてセンサ素子２１を駆動する場合、ソース電位が低下すると、ＩＧＢのチャネルがより開いた状態となり、ＩＧＢを通る電流は増えることになる。逆に、ソース電位が低下するとセンサ素子２１へのバイアス電圧が下がるので、抵抗体であるセンサ素子２１に流れる電流は減少することになる。異なる方向に電流が変化するこれら２つの特性が釣合うのが動作点３３であり、この動作点３３の位置によりセンサ素子２１の電流量が決定される。 More specifically, in the case where the sensor element 21 is driven using an IGB transistor to which a fixed gate voltage VIG is applied, when the source potential is lowered, the IGB channel becomes more open, and the current passing through the IGB increases. become. Conversely, when the source potential is lowered, the bias voltage to the sensor element 21 is lowered, so that the current flowing through the sensor element 21 that is a resistor is reduced. The operating point 33 is a balance between these two characteristics in which the current changes in different directions, and the current amount of the sensor element 21 is determined by the position of the operating point 33.

図３は、ＩＧＢトランジスタの特性にバラツキがある場合のセンサ電流のバラツキを説明するための図である。図３には例として、ＩＧＢトランジスタの特性のバラツキとして、２つのＩｄｓ−Ｖｇｓ特性３１Ａ及び３１Ｂが示される。このようにＩＧＢトランジスタに特性のバラツキが有る場合には、センサ素子２１に流れる電流量にバラツキが生じてしまう。センサ素子２１のインピーダンスが比較的高い場合（センサ素子２１のＩ−Ｖ特性３２Ａの場合）には、センサ素子２１に流れる電流量のバラツキは比較的小さい。しかしセンサ素子２１のインピーダンスが比較的低い場合（センサ素子２１のＩ−Ｖ特性３２Ｂの場合）には、センサ素子２１に流れる電流量のバラツキが比較的大きくなる。このような場合、本来同一の撮像データ出力であるべき値が、ＩＧＢトランジスタの特性のバラツキにより、全く異なる出力電圧Ｖｏｕｔ（図１参照）として読み出されることになる。 FIG. 3 is a diagram for explaining variations in sensor current when there are variations in the characteristics of the IGB transistors. In FIG. 3, as an example, two Ids-Vgs characteristics 31A and 31B are shown as variations in characteristics of the IGB transistor. In this way, when the IGB transistor has a characteristic variation, the amount of current flowing through the sensor element 21 varies. When the impedance of the sensor element 21 is relatively high (in the case of the IV characteristic 32A of the sensor element 21), the variation in the amount of current flowing through the sensor element 21 is relatively small. However, when the impedance of the sensor element 21 is relatively low (in the case of the IV characteristic 32B of the sensor element 21), the variation in the amount of current flowing through the sensor element 21 is relatively large. In such a case, a value that should be the same imaging data output is read as a completely different output voltage Vout (see FIG. 1) due to variations in the characteristics of the IGB transistor.

例えば赤外線イメージセンサの場合、光入力による応答で発生する光電流以外に流れる不要な暗電流を低減するため、イメージセンサ及びその周辺を冷却する必要がある。この際にイメージセンサの動作温度を上昇させて使用すると暗電流が大きくなり、図３に示すＩ−Ｖ特性３２Ｂの場合のように、センサ素子のインピーダンスが低い状態で撮像データを収集することが必要になり、ＩＧＢトランジスタの特性のバラツキの影響を大きく受けることがある。
特許第３０１１６２５号公報 For example, in the case of an infrared image sensor, it is necessary to cool the image sensor and its surroundings in order to reduce unnecessary dark current that flows in addition to the photocurrent generated in response to light input. If the operating temperature of the image sensor is raised at this time, the dark current becomes large, and the imaging data can be collected in a state where the impedance of the sensor element is low as in the case of the IV characteristic 32B shown in FIG. This is necessary and may be greatly affected by variations in the characteristics of the IGB transistor.
Japanese Patent No. 3011625

以上を鑑みて、本発明は、センサのバイアス電圧を定めるトランジスタの特性のバラツキに影響されないセンサ出力を生成できる撮像回路を提供することを目的とする。 In view of the above, an object of the present invention is to provide an imaging circuit that can generate a sensor output that is not affected by variations in characteristics of transistors that determine the bias voltage of the sensor.

撮像回路は、入射光量に応じた電気抵抗値を有し第１端が所定の電位に結合される複数のセンサ素子と、該複数のセンサ素子に一対一に対応して設けられ該複数のセンサ素子の第２端にソース端が結合される複数のトランジスタと、該複数のトランジスタのドレイン端に結合される定電流源と、該複数のトランジスタの各々について該ドレイン端側とゲート端との間を結合するスイッチ回路を含み、該定電流源は１つの定電流源であり、該１つの定電流源と該複数のトランジスタのドレイン端との間をそれぞれ結合する複数のスイッチ回路を含み、該複数のスイッチ回路により該複数のトランジスタの１つを選択的に該定電流源に電気的に接続可能なように構成されることを特徴とする。 The imaging circuit includes a plurality of sensor elements having an electric resistance value corresponding to the amount of incident light and a first end coupled to a predetermined potential, and the plurality of sensor elements provided in a one-to-one correspondence with the plurality of sensor elements. A plurality of transistors whose source ends are coupled to the second end of the element; a constant current source coupled to the drain ends of the plurality of transistors; and between the drain end side and the gate end of each of the plurality of transistors. look including a switching circuit for coupling a constant current source is one of a constant current source includes a plurality of switching circuits respectively coupled between the drain terminal of the one constant current source and the plurality of transistors, The plurality of switch circuits are configured so that one of the plurality of transistors can be selectively electrically connected to the constant current source .

本発明の少なくとも１つの実施例によれば、所定の入射光量状態でセンサ素子を流れる電流量が定電流源の電流量と等しくなるように、トランジスタのゲート電圧が自己調整される。センサ素子を流れる電流量が定電流源の電流量と等しくなった状態で、スイッチ回路を開放状態にすると、自己調整により決定されたトランジスタのゲート電位はそのまま保持される。これにより、トランジスタの特性やセンサ素子の特性がバラツキにより画素毎に異なっていても、所定の入射光量状態でセンサ素子を流れる電流量が各画素において定電流源の電流量と等しくなるように、トランジスタのゲート電圧が調整されることになる。 According to at least one embodiment of the present invention, the gate voltage of the transistor is self-adjusted so that the amount of current flowing through the sensor element in a predetermined incident light amount state is equal to the amount of current of the constant current source. If the switch circuit is opened while the amount of current flowing through the sensor element is equal to the amount of current of the constant current source, the gate potential of the transistor determined by self-adjustment is maintained as it is. Thereby, even if the characteristics of the transistor and the characteristics of the sensor element are different for each pixel due to variations, the amount of current flowing through the sensor element in a predetermined incident light amount state is equal to the amount of current of the constant current source in each pixel. The gate voltage of the transistor is adjusted.

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図４は、本発明による信号読出回路の構成の一例を示す図である。図４において、複数の画素回路４０が図１の画素回路１０に対応する。図４には、２つの画素回路４０のみが示されるが、実際には多数の画素回路４０が縦横にマトリクス上に配置される。 FIG. 4 is a diagram showing an example of the configuration of the signal readout circuit according to the present invention. In FIG. 4, a plurality of pixel circuits 40 correspond to the pixel circuit 10 of FIG. Although only two pixel circuits 40 are shown in FIG. 4, a large number of pixel circuits 40 are actually arranged vertically and horizontally on a matrix.

各画素回路４０は、センサ素子４１、トランジスタ４２乃至４６、及び積分容量４７を含む。トランジスタ４２乃至４５が入力ゲート回路４８を構成する。センサ素子４１は、入射光（入射赤外線）の量に応じて電気抵抗値が変化する特性を有する。 Each pixel circuit 40 includes a sensor element 41, transistors 42 to 46, and an integration capacitor 47. The transistors 42 to 45 constitute an input gate circuit 48. The sensor element 41 has a characteristic that the electric resistance value changes according to the amount of incident light (incident infrared light).

本発明による信号読出回路においては、まず初期調整動作を実行することにより、センサ素子４１に印加するバイアス電圧を調整するよう機能するＩＧＢトランジスタ４２のゲート電圧を設定する。この際、ＩＧＢトランジスタ４２のゲート電圧は、ＩＧＢトランジスタ４２の特性のバラツキ及びセンサ素子４１の特性のバラツキに関わらず、ＩＧＢトランジスタ４２に流れる電流量が一定値となるように設定される。 In the signal readout circuit according to the present invention, the gate voltage of the IGB transistor 42 that functions to adjust the bias voltage applied to the sensor element 41 is first set by performing an initial adjustment operation. At this time, the gate voltage of the IGB transistor 42 is set such that the amount of current flowing through the IGB transistor 42 becomes a constant value regardless of variations in the characteristics of the IGB transistor 42 and the characteristics of the sensor element 41.

この初期調整動作においては、複数の画素回路４０の各センサ素子４１には同一の入力を与えておく。即ち例えば赤外線イメージセンサの場合であれば、空間的に一様な所定の光量の赤外線をセンサアレイに入射しておく。次に、信号ＰＩＧをＬＯＷにしてトランジスタ４５を非導通にすることでセンサ素子４１を積分容量４７から切り離した状態で、複数の画素回路４０から選択した１つの画素回路４０において、スイッチ信号ＳＷ１及びＳＷ２をＨＩＧＨにする。これにより、定電流源トランジスタ５０と、選択した１つの画素回路４０のセンサ素子４１とを、ＩＧＢトランジスタ４２及びトランジスタ４４を介して直列に接続する。この際、定電流源トランジスタ５０のゲート電極には所定の電位ＣＳが印加されており、定電流源トランジスタ５０に所定の一定量の電流が流れるように設定されている。 In this initial adjustment operation, the same input is given to each sensor element 41 of the plurality of pixel circuits 40. That is, for example, in the case of an infrared image sensor, infrared light having a predetermined spatially uniform amount is incident on the sensor array. Next, in one pixel circuit 40 selected from the plurality of pixel circuits 40 in a state where the sensor element 41 is disconnected from the integration capacitor 47 by setting the signal PIG to LOW and turning off the transistor 45, the switch signal SW1 and Set SW2 to HIGH. Thereby, the constant current source transistor 50 and the sensor element 41 of one selected pixel circuit 40 are connected in series via the IGB transistor 42 and the transistor 44. At this time, a predetermined potential CS is applied to the gate electrode of the constant current source transistor 50, and a predetermined amount of current is set to flow through the constant current source transistor 50.

図５は、初期調整動作におけるセンサ電流の調整について説明するための図である。図５（ａ）に示すように、ＩＧＢトランジスタ４２が十分に導通しておらず、センサ素子４１に流れる電流量が少なすぎる場合、定電流源トランジスタ５０から供給される所定量の電流のうちでセンサ素子４１に流れ込まない分の電流が、トランジスタ４３を介してＩＧＢトランジスタ４２のゲート電極へ充電電流として流れる。これによりＩＧＢトランジスタ４２のゲート電極が充電されてその電位が上昇し、ＩＧＢトランジスタ４２の導通の度合いが増して、センサ素子４１に流れる電流量が増大する。 FIG. 5 is a diagram for explaining the adjustment of the sensor current in the initial adjustment operation. As shown in FIG. 5A, when the IGB transistor 42 is not sufficiently conductive and the amount of current flowing through the sensor element 41 is too small, of the predetermined amount of current supplied from the constant current source transistor 50 A current that does not flow into the sensor element 41 flows as a charging current to the gate electrode of the IGB transistor 42 via the transistor 43. As a result, the gate electrode of the IGB transistor 42 is charged to increase its potential, the degree of conduction of the IGB transistor 42 increases, and the amount of current flowing through the sensor element 41 increases.

逆に図５（ｂ）に示すように、ＩＧＢトランジスタ４２が過剰に導通して、センサ素子４１に流れる電流量が多すぎる場合、定電流源トランジスタ５０から供給される所定量の電流では足りない分の電流が、トランジスタ４３を介してＩＧＢトランジスタ４２のゲート電極から放電電流として供給される。これによりＩＧＢトランジスタ４２のゲート電極が放電されてその電位が下降し、ＩＧＢトランジスタ４２の導通の度合いが低下して、センサ素子４１に流れる電流量が減少する。 Conversely, as shown in FIG. 5B, when the IGB transistor 42 is excessively conductive and the amount of current flowing through the sensor element 41 is too large, the predetermined amount of current supplied from the constant current source transistor 50 is not sufficient. Is supplied as a discharge current from the gate electrode of the IGB transistor 42 via the transistor 43. As a result, the gate electrode of the IGB transistor 42 is discharged and its potential drops, the degree of conduction of the IGB transistor 42 decreases, and the amount of current flowing through the sensor element 41 decreases.

このようにして、センサ素子４１を流れる電流量が定電流源トランジスタ５０の電流量と等しくなるように、ＩＧＢトランジスタ４２のゲート電圧が、セルフバイアスにより自己調整される。センサ素子４１を流れる電流量が定電流源トランジスタ５０の電流量と等しくなった状態で、スイッチ信号ＳＷ１をＬＯＷにすると、自己調整により決定されたＩＧＢトランジスタ４２のゲート電位はそのまま保持される。 In this way, the gate voltage of the IGB transistor 42 is self-adjusted by self-bias so that the amount of current flowing through the sensor element 41 becomes equal to the amount of current of the constant current source transistor 50. When the amount of current flowing through the sensor element 41 is equal to the amount of current of the constant current source transistor 50, when the switch signal SW1 is set to LOW, the gate potential of the IGB transistor 42 determined by self-adjustment is held as it is.

以上の動作を、複数の画素回路４０の１つ１つの画素回路４０について順次実行していく。即ち、複数の画素回路４０から順次選択した１つの画素回路４０について、スイッチ信号ＳＷ１及びＳＷ２をＨＩＧＨにして、ＩＧＢトランジスタ４２のゲート電圧を自己調整していく。これにより、ＩＧＢトランジスタ４２の特性やセンサ素子４１の抵抗値がバラツキにより画素毎に異なっていても、センサ素子４１を流れる電流量が各画素において定電流源トランジスタ５０の電流量と等しくなるように、ＩＧＢトランジスタ４２のゲート電圧が調整されることになる。 The above operation is sequentially executed for each pixel circuit 40 of the plurality of pixel circuits 40. That is, for one pixel circuit 40 sequentially selected from the plurality of pixel circuits 40, the switch signals SW1 and SW2 are set to HIGH, and the gate voltage of the IGB transistor 42 is self-adjusted. Thus, even if the characteristics of the IGB transistor 42 and the resistance value of the sensor element 41 vary from pixel to pixel due to variations, the amount of current flowing through the sensor element 41 is equal to the amount of current of the constant current source transistor 50 in each pixel. Therefore, the gate voltage of the IGB transistor 42 is adjusted.

この初期調整動作後に、初期設定動作として、全ての画素回路４０において信号ＲＥＳＥＴをＨＩＧＨにしてトランジスタ４６を導通させ、積分容量４７に電源電圧ＶＤＤに応じた電荷を蓄える。その後、信号ＲＥＳＥＴをＬＯＷにしてトランジスタ４６を非導通にする。撮像データ読み出し時には、信号ＰＩＧを所定期間ＨＩＧＨにして、トランジスタ４５を一定の期間だけ導通させる。この期間の間、入射光量に応じた量の電流が、積分容量４７からＩＧＢトランジスタ４２及びセンサ素子４１を介してグラウンドＧＮＤ側に流れ、積分容量４７の電荷が減少する。この電荷の減少に応じた電圧を撮像データとして読み出す。 After this initial adjustment operation, as an initial setting operation, the signal RESET is set to HIGH in all the pixel circuits 40 to make the transistor 46 conductive, and charges corresponding to the power supply voltage VDD are stored in the integration capacitor 47. Thereafter, the signal RESET is set to LOW to make the transistor 46 nonconductive. At the time of imaging data reading, the signal PIG is set to HIGH for a predetermined period, and the transistor 45 is turned on for a certain period. During this period, an amount of current corresponding to the amount of incident light flows from the integration capacitor 47 to the ground GND side via the IGB transistor 42 and the sensor element 41, and the charge of the integration capacitor 47 decreases. A voltage corresponding to the decrease in the charge is read out as imaging data.

複数の画素回路４０において、ＩＧＢトランジスタ４２のゲート電圧は、所定の入射光量においてセンサ素子４１を流れる電流量が各画素において定電流源トランジスタ５０の電流量と等しくなるように設定されている。従って、撮像データとして読み出される出力電圧は、画素毎のバラツキ（ＩＧＢトランジスタ４２の特性及びセンサ素子４１の特性の画素毎のバラツキ）に関わらず所定の入射光量に対して一定の電圧となり、画素毎のバラツキに影響されない出力を得ることができる。 In the plurality of pixel circuits 40, the gate voltage of the IGB transistor 42 is set so that the amount of current flowing through the sensor element 41 at a predetermined incident light amount is equal to the amount of current of the constant current source transistor 50 in each pixel. Therefore, the output voltage read out as the imaging data becomes a constant voltage with respect to a predetermined incident light quantity regardless of the variation for each pixel (the variation of the characteristics of the IGB transistor 42 and the characteristic of the sensor element 41 for each pixel), An output that is not affected by variations in the output can be obtained.

図６は、本発明によりＩＧＢトランジスタの特性のバラツキを補正する動作について説明するための図である。図６（ａ）及び（ｂ）において、横軸はＩＧＢのソース電圧Ｖｓ（即ちセンサ素子への印加電圧）を示し、縦軸はＩＧＢのソース・ドレインに流れる電流（即ちセンサ素子に流れる電流）を示す。 FIG. 6 is a diagram for explaining an operation for correcting variation in characteristics of the IGB transistor according to the present invention. 6A and 6B, the horizontal axis indicates the source voltage Vs of the IGB (that is, the voltage applied to the sensor element), and the vertical axis indicates the current that flows through the source and drain of the IGB (that is, the current that flows through the sensor element). Indicates.

図６（ａ）は、図１に示す従来技術の場合を示し、ＩＧＢトランジスタ２２の特性にバラツキがある場合のセンサ電流のバラツキを説明するための図である。図６（ａ）には例として、ＩＧＢトランジスタ２２の特性のバラツキとして、２つのＩｄｓ−Ｖｇｓ特性６１及び６２が示される。 FIG. 6A shows the case of the prior art shown in FIG. 1 and is a diagram for explaining the variation in sensor current when the characteristics of the IGB transistor 22 vary. In FIG. 6A, as an example, two Ids-Vgs characteristics 61 and 62 are shown as variations in characteristics of the IGB transistor 22.

このようにＩＧＢトランジスタに特性のバラツキが有る場合には、センサ素子２１に流れる電流量にバラツキが生じてしまう。即ち、ある入射光量に対応してセンサ素子２１がＩ−Ｖ特性６３Ａを有する状態から、入射光量の変化によりセンサ素子２１の特性がＩ−Ｖ特性６３Ｂに変化した場合を考える。この時、Ｉｄｓ−Ｖｇｓ特性６１の場合には、センサ素子２１を流れる電流量は領域６６の範囲で変化する。それに対して、Ｉｄｓ−Ｖｇｓ特性６２の場合には、センサ素子２１を流れる電流量は領域６７の範囲で変化する。このようにＩＧＢトランジスタ２２の特性にバラツキが有る場合には、全く異なる範囲の出力がセンサ素子２１から読み取られてしまう。 In this way, when the IGB transistor has a characteristic variation, the amount of current flowing through the sensor element 21 varies. That is, a case is considered where the sensor element 21 characteristic changes from the state having the IV characteristic 63A corresponding to a certain incident light quantity to the IV characteristic 63B due to a change in the incident light quantity. At this time, in the case of the Ids-Vgs characteristic 61, the amount of current flowing through the sensor element 21 varies in the range of the region 66. On the other hand, in the case of the Ids-Vgs characteristic 62, the amount of current flowing through the sensor element 21 changes in the range of the region 67. As described above, when the characteristics of the IGB transistor 22 vary, outputs in completely different ranges are read from the sensor element 21.

図６（ｂ）は、本発明の場合を示し、ゲート電圧の自己調整によりＩＧＢトランジスタ４２の特性のバラツキが補正される動作を説明するための図である。初期調整動作時において、所定の光量の光を入射している状態で、センサ素子４１のＩ−Ｖ特性がＩ−Ｖ特性６３Ａであるとする。このとき、ＩＧＢトランジスタ４２のゲート電圧は、Ｉ−Ｖ特性６３Ａのセンサ素子４１を流れる電流量が各画素において定電流源トランジスタ５０の電流量と等しくなるように設定される。即ち、２つの画素でＩｄｓ−Ｖｇｓ特性が６１Ａ及び６２Ａのように異なっても、Ｉｄｓ−Ｖｇｓ特性６１Ａ及びＩ−Ｖ特性６３Ａの交点と、Ｉｄｓ−Ｖｇｓ特性６２Ａ及びＩ−Ｖ特性６３Ａの交点とが、同一の位置に重なるようにゲート電圧が調整される。 FIG. 6B shows the case of the present invention, and is a diagram for explaining an operation in which variation in characteristics of the IGB transistor 42 is corrected by self-adjustment of the gate voltage. It is assumed that the IV characteristic of the sensor element 41 is the IV characteristic 63A in a state where a predetermined amount of light is incident during the initial adjustment operation. At this time, the gate voltage of the IGB transistor 42 is set so that the amount of current flowing through the sensor element 41 having the IV characteristic 63A is equal to the amount of current of the constant current source transistor 50 in each pixel. That is, even if the Ids-Vgs characteristics of two pixels are different as 61A and 62A, the intersection of the Ids-Vgs characteristics 61A and the IV characteristics 63A and the intersection of the Ids-Vgs characteristics 62A and the IV characteristics 63A However, the gate voltage is adjusted so as to overlap at the same position.

この状態で、センサ素子４１がＩ−Ｖ特性６３Ａを有する状態から、入射光量の変化によりセンサ素子４１の特性がＩ−Ｖ特性６３Ｂに変化した場合を考える。この時、Ｉｄｓ−Ｖｇｓ特性６１Ａの場合には、センサ素子４１を流れる電流量は領域６６Ａの範囲で変化する。またＩｄｓ−Ｖｇｓ特性６２Ａの場合には、センサ素子４１を流れる電流量は領域６７Ａの範囲で変化する。これらの電流変化範囲である領域６６Ａと領域６７Ａとは、殆ど重なっている。このようにＩＧＢトランジスタ４２の特性にバラツキが存在しても、センサ素子４１から読み取られる出力は略同一の範囲で変化することになる。 In this state, consider a case where the sensor element 41 changes its characteristic from the state having the IV characteristic 63A to the IV characteristic 63B due to a change in the amount of incident light. At this time, in the case of the Ids-Vgs characteristic 61A, the amount of current flowing through the sensor element 41 varies in the range of the region 66A. In the case of the Ids-Vgs characteristic 62A, the amount of current flowing through the sensor element 41 varies in the range of the region 67A. The region 66A and the region 67A which are these current change ranges almost overlap each other. As described above, even if there is a variation in the characteristics of the IGB transistor 42, the output read from the sensor element 41 changes within substantially the same range.

図７は、本発明によりセンサ素子の特性のバラツキを補正する動作について説明するための図である。図７（ａ）及び（ｂ）において、横軸はＩＧＢのソース電圧Ｖｓ（即ちセンサ素子への印加電圧）を示し、縦軸はＩＧＢのソース・ドレインに流れる電流（即ちセンサ素子に流れる電流）を示す。 FIG. 7 is a diagram for explaining an operation for correcting variation in characteristics of sensor elements according to the present invention. 7A and 7B, the horizontal axis indicates the source voltage Vs of the IGB (that is, the voltage applied to the sensor element), and the vertical axis indicates the current that flows through the source and drain of the IGB (that is, the current that flows through the sensor element). Indicates.

図７（ａ）は、図１に示す従来技術の場合を示し、センサ素子２１の特性にバラツキがある場合のセンサ電流のバラツキを説明するための図である。図７（ａ）には例として、センサ素子２１の特性のバラツキとして、２つのＩ−Ｖ特性７２及び７３が示される。 FIG. 7A shows the case of the prior art shown in FIG. 1 and is a diagram for explaining the variation in sensor current when the characteristics of the sensor element 21 vary. In FIG. 7A, as an example, two IV characteristics 72 and 73 are shown as variations in characteristics of the sensor element 21.

このようにセンサ素子２１に特性のバラツキが有る場合には、ＩＧＢトランジスタ２２の特性がＩｄｓ−Ｖｇｓ特性７１に示されるように同一であっても、同一の入射光量に対してセンサ素子２１に流れる電流量にバラツキが生じてしまう。即ち、所定の入射光量に対してセンサ素子２１がＩ−Ｖ特性７２を有する場合には、入射光量の若干の変化に応じてセンサ素子２１を流れる電流量は領域７６の範囲で変化するが、同一の所定の入射光量に対してセンサ素子２１がＩ−Ｖ特性７３を有する場合には、入射光量の若干の変化に応じてセンサ素子２１を流れる電流量は領域７７の範囲で変化する。このようにセンサ素子２１の特性にバラツキが有る場合には、全く異なる範囲の出力がセンサ素子２１から読み取られてしまう。 Thus, when the sensor element 21 has a characteristic variation, even if the characteristic of the IGB transistor 22 is the same as indicated by the Ids-Vgs characteristic 71, the sensor element 21 flows to the sensor element 21 with respect to the same incident light quantity. The amount of current varies. That is, when the sensor element 21 has the IV characteristic 72 with respect to a predetermined incident light amount, the amount of current flowing through the sensor element 21 changes in the range of the region 76 according to a slight change in the incident light amount. When the sensor element 21 has the IV characteristic 73 with respect to the same predetermined incident light amount, the amount of current flowing through the sensor element 21 changes in the region 77 according to a slight change in the incident light amount. As described above, when the characteristics of the sensor element 21 vary, outputs in a completely different range are read from the sensor element 21.

図７（ｂ）は、本発明の場合を示し、ゲート電圧の自己調整によりセンサ素子４１の特性のバラツキが補正される動作を説明するための図である。初期調整動作時において、所定の光量の光を入射している状態で、第１の画素のセンサ素子４１のＩ−Ｖ特性がＩ−Ｖ特性７２であり、第２の画素のセンサ素子４１のＩ−Ｖ特性がＩ−Ｖ特性７３であるとする。このとき第１の画素において、ＩＧＢトランジスタ４２のゲート電圧は、Ｉ−Ｖ特性７２のセンサ素子４１を流れる電流量が定電流源トランジスタ５０の電流量と等しくなるように設定される。また第２の画素において、ＩＧＢトランジスタ４２のゲート電圧は、Ｉ−Ｖ特性７３のセンサ素子４１を流れる電流量が定電流源トランジスタ５０の電流量と等しくなるように設定される。即ち、２つの画素でＩ−Ｖ特性が７２及び７３のように異なっても、Ｉｄｓ−Ｖｇｓ特性７１Ａ及びＩ−Ｖ特性７２の交点と、Ｉｄｓ−Ｖｇｓ特性７１Ｂ及びＩ−Ｖ特性７３の交点とが、同一の電流値となるようにゲート電圧が調整される。 FIG. 7B shows the case of the present invention, and is a diagram for explaining an operation in which variation in characteristics of the sensor element 41 is corrected by self-adjustment of the gate voltage. In the initial adjustment operation, the IV characteristic of the sensor element 41 of the first pixel is the IV characteristic 72 in a state where a predetermined amount of light is incident, and the sensor element 41 of the second pixel It is assumed that the IV characteristic is the IV characteristic 73. At this time, in the first pixel, the gate voltage of the IGB transistor 42 is set so that the amount of current flowing through the sensor element 41 having the IV characteristic 72 is equal to the amount of current of the constant current source transistor 50. In the second pixel, the gate voltage of the IGB transistor 42 is set so that the amount of current flowing through the sensor element 41 having the IV characteristic 73 is equal to the amount of current of the constant current source transistor 50. That is, even if the I-V characteristics of two pixels are different as in 72 and 73, the intersection of the Ids-Vgs characteristic 71A and the IV characteristic 72 and the intersection of the Ids-Vgs characteristic 71B and the IV characteristic 73 However, the gate voltage is adjusted so as to have the same current value.

この状態で、入射光量の変化によりセンサ素子４１の特性が若干変化した場合を考える。この時、Ｉ−Ｖ特性７２の場合には、センサ素子４１を流れる電流量は領域７６Ａの範囲で変化する。またＩ−Ｖ特性７３の場合には、センサ素子４１を流れる電流量は領域７７Ａの範囲で変化する。これらの電流変化範囲である領域７６Ａと領域７７Ａとは、殆ど重なっている。このようにセンサ素子４１の特性にバラツキが存在しても、センサ素子４１から読み取られる出力は略同一の範囲で変化することになる。 In this state, consider a case where the characteristics of the sensor element 41 slightly change due to a change in the amount of incident light. At this time, in the case of the IV characteristic 72, the amount of current flowing through the sensor element 41 changes in the range of the region 76A. In the case of the IV characteristic 73, the amount of current flowing through the sensor element 41 varies within the region 77A. The region 76A and the region 77A which are these current change ranges almost overlap each other. As described above, even if the characteristics of the sensor element 41 vary, the output read from the sensor element 41 changes within the substantially same range.

図８は、本発明による撮像回路の構成の一例を示す図である。図８において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 8 is a diagram showing an example of the configuration of an imaging circuit according to the present invention. In FIG. 8, the same components as those of FIG. 4 are referred to by the same numerals, and a description thereof will be omitted.

図８に示す撮像回路は、縦横にマトリクス上に配置された複数の画素回路４０を含む。図８では図示の都合上、４つの画素回路４０のみが示され、そのうち１つのみについて詳細な回路構成が示されるが、実際には同一構成の多数の画素回路４０が縦横に配置されている。 The imaging circuit shown in FIG. 8 includes a plurality of pixel circuits 40 arranged on a matrix vertically and horizontally. In FIG. 8, for convenience of illustration, only four pixel circuits 40 are shown, and a detailed circuit configuration is shown for only one of them, but in reality, a large number of pixel circuits 40 having the same configuration are arranged vertically and horizontally. .

垂直走査シフトレジスタ１１１により、指定した行位置にあるトランジスタ１１４を導通させ、更に水平走査シフトレジスタ１１２により、指定した列位置にあるトランジスタ１１５を導通させる。これにより、指定した行位置及び列位置にある画素回路４０から撮像データを出力電圧Ｖｏｕｔとして読み出すことができる。読み出し用のトランジスタ１１６のゲートには固定の電圧が印加される。 The vertical scanning shift register 111 makes the transistor 114 at the designated row position conductive, and the horizontal scanning shift register 112 makes the transistor 115 at the designated column position conductive. Thereby, imaging data can be read out as the output voltage Vout from the pixel circuit 40 at the designated row position and column position. A fixed voltage is applied to the gate of the transistor 116 for reading.

画素回路４０の各々は、基本的には図４で説明したものと同様の構成であるが、水平走査シフトレジスタ１２２によりオン・オフが制御されるトランジスタ１１８を内蔵している。水平走査シフトレジスタ１２２は、初期調整動作時に列選択をするために設けられるレジスタであり、初期調整動作時に順次選択した列においてトランジスタ１１７及び１１８を導通させる。また垂直走査シフトレジスタ１２１は、初期調整動作時に行選択をするために設けられるレジスタであり、初期調整動作時に順次選択した行においてトランジスタ４３及び４４を導通させる。これにより、水平走査シフトレジスタ１２２が選択した列位置及び垂直走査シフトレジスタ１２１が選択した行位置にある１つの画素回路４０において、前述の初期調整動作が実行される。例えば赤外線イメージセンサの場合、初期調整動作時にはイメージセンサに対して基準熱源の放射板から赤外線を入射し、各センサ素子への入射赤外線量を同一に設定しておく。 Each of the pixel circuits 40 has basically the same configuration as that described with reference to FIG. 4, but includes a transistor 118 that is controlled to be turned on / off by the horizontal scanning shift register 122. The horizontal scanning shift register 122 is a register provided for selecting a column during the initial adjustment operation, and conducts the transistors 117 and 118 in the columns sequentially selected during the initial adjustment operation. The vertical scanning shift register 121 is a register provided for selecting a row during the initial adjustment operation, and conducts the transistors 43 and 44 in the row sequentially selected during the initial adjustment operation. As a result, the initial adjustment operation described above is executed in one pixel circuit 40 at the column position selected by the horizontal scanning shift register 122 and the row position selected by the vertical scanning shift register 121. For example, in the case of an infrared image sensor, infrared rays are incident on the image sensor from the radiation plate of the reference heat source during the initial adjustment operation, and the amount of incident infrared rays to each sensor element is set to be the same.

初期調整動作後に、初期設定動作として、全ての画素回路４０において信号ＲＥＳＥＴをＨＩＧＨにしてトランジスタ４６を導通させ、積分容量４７に電源電圧ＶＤＤに応じた電荷を蓄える。その後、信号ＲＥＳＥＴをＬＯＷにしてトランジスタ４６を非導通にする。撮像データ読み出し時には、信号ＰＩＧを所定期間ＨＩＧＨにして、トランジスタ４５を一定の期間だけ導通させる。この期間の間、入射光量に応じた量の電流が、積分容量４７からＩＧＢトランジスタ４２及びセンサ素子４１を介してグラウンドＧＮＤ側に流れ、積分容量４７の電荷が減少する。この電荷の減少に応じてトランジスタ１１３のゲート電圧が減少し、撮像データとして読み出される出力電圧Ｖｏｕｔが減少する。 After the initial adjustment operation, as an initial setting operation, the signal RESET is set to HIGH in all the pixel circuits 40 to make the transistor 46 conductive, and charges corresponding to the power supply voltage VDD are stored in the integration capacitor 47. Thereafter, the signal RESET is set to LOW to make the transistor 46 nonconductive. At the time of imaging data reading, the signal PIG is set to HIGH for a predetermined period, and the transistor 45 is turned on for a certain period. During this period, an amount of current corresponding to the amount of incident light flows from the integration capacitor 47 to the ground GND side via the IGB transistor 42 and the sensor element 41, and the charge of the integration capacitor 47 decreases. As the charge decreases, the gate voltage of the transistor 113 decreases, and the output voltage Vout read out as imaging data decreases.

図９は、図８に示す撮像回路における初期調整動作を説明するための信号波形図である。図９において、Ｈｄａｔａ−Ａは、各水平周期の開始時において水平走査シフトレジスタ１２２に入力され、シフトレジスタ内を順次伝搬していくパルス信号である。Ｈｃｌｏｃｋ−Ａは、水平走査シフトレジスタ１２２に入力されるクロック信号であり、このクロック信号に同期してシフトレジスタ内をパルスが伝搬していく。このようにしてＨｄａｔａ−Ａが水平走査シフトレジスタ１２２内を順次伝搬していくことにより、Ｈｃｌｏｃｋ−Ａに同期して１つの水平ライン上に並べられた複数の画素に対応する信号が順次アサートされる。即ち図８において、各列のトランジスタ１１７及び１１８のゲートに接続される信号線が、一本ずつ水平方向に順次アサートされていく。 FIG. 9 is a signal waveform diagram for explaining an initial adjustment operation in the imaging circuit shown in FIG. In FIG. 9, Hdata-A is a pulse signal that is input to the horizontal scanning shift register 122 at the start of each horizontal period and sequentially propagates through the shift register. Hclock-A is a clock signal input to the horizontal scanning shift register 122, and a pulse propagates through the shift register in synchronization with this clock signal. As Hdata-A sequentially propagates through the horizontal scanning shift register 122 in this way, signals corresponding to a plurality of pixels arranged on one horizontal line in synchronization with Hclock-A are sequentially asserted. The That is, in FIG. 8, the signal lines connected to the gates of the transistors 117 and 118 in each column are sequentially asserted one by one in the horizontal direction.

Ｖｄａｔａ−Ａは、各垂直周期の開始時において垂直走査シフトレジスタ１２１に入力され、シフトレジスタ内を順次伝搬していくパルス信号である。Ｖｃｌｏｃｋ−Ａは、垂直走査シフトレジスタ１２１に入力されるクロック信号であり、このクロック信号に同期してシフトレジスタ内をパルスが伝搬していく。このようにしてＶｄａｔａ−Ａが垂直走査シフトレジスタ１２１内を順次伝搬していくことにより、Ｖｃｌｏｃｋ−Ａに同期して垂直方向に並べられた複数の水平ラインに対応する信号が順次アサートされる。即ち図８において、各行で水平方向に並べられた複数の画素回路４０のトランジスタ４３及び４４のゲートに接続される各行毎に設けられた信号線が、一本ずつ垂直方向に順次アサートされていく。 Vdata-A is a pulse signal that is input to the vertical scanning shift register 121 at the start of each vertical period and sequentially propagates through the shift register. Vclock-A is a clock signal input to the vertical scanning shift register 121, and a pulse propagates through the shift register in synchronization with this clock signal. As Vdata-A sequentially propagates through the vertical scanning shift register 121 in this way, signals corresponding to a plurality of horizontal lines arranged in the vertical direction in synchronization with Vclock-A are sequentially asserted. That is, in FIG. 8, the signal lines provided for each row connected to the gates of the transistors 43 and 44 of the plurality of pixel circuits 40 arranged in the horizontal direction in each row are sequentially asserted one by one in the vertical direction. .

以上の動作により、垂直方向及び水平方向の走査が行われ、順次選択された１つの画素回路４０において初期調整動作が実行される。 With the above operation, scanning in the vertical direction and the horizontal direction is performed, and the initial adjustment operation is executed in one pixel circuit 40 that is sequentially selected.

図１０は、図８に示す撮像回路における撮像動作を説明するための信号波形図である。 FIG. 10 is a signal waveform diagram for explaining an imaging operation in the imaging circuit shown in FIG.

図９に示す初期調整動作後に、まず初期設定動作として、全ての画素回路４０において信号ＲＥＳＥＴをＨＩＧＨにして積分容量４７に電源電圧ＶＤＤに応じた電荷を蓄え、その後、信号ＲＥＳＥＴをＬＯＷに戻す。撮像データ読み出し時には、信号ＰＩＧを所定期間ＨＩＧＨにすることで、この期間の間、入射光量に応じた量の電流をセンサ素子４１に流し、積分容量４７を放電させる。この放電により電圧が低下した積分容量４７の電圧値を、垂直方向及び水平方向の走査により順次選択した画素回路４０から読み出す。 After the initial adjustment operation shown in FIG. 9, as an initial setting operation, first, in all the pixel circuits 40, the signal RESET is set to HIGH, charges corresponding to the power supply voltage VDD are stored in the integration capacitors 47, and then the signal RESET is returned to LOW. At the time of reading the imaging data, the signal PIG is set to HIGH for a predetermined period, and during this period, an amount of current corresponding to the amount of incident light is supplied to the sensor element 41 to discharge the integration capacitor 47. The voltage value of the integration capacitor 47 whose voltage has been reduced by this discharge is read out from the pixel circuit 40 that is sequentially selected by scanning in the vertical and horizontal directions.

図９において、Ｈｄａｔａ−Ｂは、各水平周期の開始時において水平走査シフトレジスタ１１２に入力され、シフトレジスタ内を順次伝搬していくパルス信号である。Ｈｃｌｏｃｋ−Ｂは、水平走査シフトレジスタ１１２に入力されるクロック信号であり、このクロック信号に同期してシフトレジスタ内をパルスが伝搬していく。このようにしてＨｄａｔａ−Ｂが水平走査シフトレジスタ１１２内を順次伝搬していくことにより、Ｈｃｌｏｃｋ−Ｂに同期して１つの水平ライン上に並べられた複数の画素に対応する信号が順次アサートされる。即ち図８において、各列のトランジスタ１１５のゲートに接続される信号線が、一本ずつ水平方向に順次アサートされていく。 In FIG. 9, Hdata-B is a pulse signal that is input to the horizontal scanning shift register 112 at the start of each horizontal period and sequentially propagates through the shift register. Hclock-B is a clock signal input to the horizontal scanning shift register 112, and a pulse propagates through the shift register in synchronization with this clock signal. As Hdata-B sequentially propagates through the horizontal scanning shift register 112 in this way, signals corresponding to a plurality of pixels arranged on one horizontal line in synchronization with Hclock-B are sequentially asserted. The That is, in FIG. 8, the signal lines connected to the gates of the transistors 115 in each column are sequentially asserted one by one in the horizontal direction.

Ｖｄａｔａ−Ｂは、各垂直周期の開始時において垂直走査シフトレジスタ１１１に入力され、シフトレジスタ内を順次伝搬していくパルス信号である。Ｖｃｌｏｃｋ−Ｂは、垂直走査シフトレジスタ１１１に入力されるクロック信号であり、このクロック信号に同期してシフトレジスタ内をパルスが伝搬していく。このようにしてＶｄａｔａ−Ｂが垂直走査シフトレジスタ１１１内を順次伝搬していくことにより、Ｖｃｌｏｃｋ−Ｂに同期して垂直方向に並べられた複数の水平ラインに対応する信号が順次アサートされる。即ち図８において、各行で水平方向に並べられた複数のトランジスタ１１４のゲートに接続される各行毎に設けられた信号線が、一本ずつ垂直方向に順次アサートされていく。 Vdata-B is a pulse signal that is input to the vertical scanning shift register 111 at the start of each vertical period and sequentially propagates through the shift register. Vclock-B is a clock signal input to the vertical scanning shift register 111, and a pulse propagates through the shift register in synchronization with this clock signal. As Vdata-B sequentially propagates through the vertical scanning shift register 111 in this way, signals corresponding to a plurality of horizontal lines arranged in the vertical direction in synchronization with Vclock-B are sequentially asserted. That is, in FIG. 8, the signal lines provided for each row connected to the gates of the plurality of transistors 114 arranged in the horizontal direction in each row are sequentially asserted one by one in the vertical direction.

以上の動作により、垂直方向及び水平方向の走査が行われ、順次選択された１つの画素回路４０から撮像データが読み出される。 With the above operation, scanning in the vertical direction and the horizontal direction is performed, and imaging data is read from one pixel circuit 40 that is sequentially selected.

図１１は、本発明による撮像回路の構成の別の一例を示す図である。図１１において、図８と同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 11 is a diagram showing another example of the configuration of the imaging circuit according to the present invention. In FIG. 11, the same components as those of FIG. 8 are referred to by the same numerals, and a description thereof will be omitted.

図８に示す撮像回路では、初期調整動作時の垂直・水平走査のための垂直走査シフトレジスタ１２１及び水平走査シフトレジスタ１２２が、撮像データ読み取り時の垂直・水平走査のための垂直走査シフトレジスタ１１１及び水平走査シフトレジスタ１１２とは別個に設けられている。それに対して図１１に示す撮像回路では、初期調整動作時の垂直・水平走査のための垂直走査シフトレジスタ及び水平走査シフトレジスタが、撮像データ読み取り時の垂直・水平走査のための垂直走査シフトレジスタ及び水平走査シフトレジスタと共通化されている。 In the imaging circuit shown in FIG. 8, the vertical scanning shift register 121 and the horizontal scanning shift register 122 for vertical / horizontal scanning at the time of initial adjustment operation are replaced with the vertical scanning shift register 111 for vertical / horizontal scanning at the time of imaging data reading. The horizontal scanning shift register 112 is provided separately. On the other hand, in the imaging circuit shown in FIG. 11, the vertical scanning shift register and the horizontal scanning shift register for vertical and horizontal scanning at the time of the initial adjustment operation are the vertical scanning shift register for vertical and horizontal scanning at the time of reading the imaging data. And a horizontal scanning shift register.

図１１の撮像回路においては、図８の撮像回路から垂直走査シフトレジスタ１２１及び水平走査シフトレジスタ１２２を削除し、複数のスイッチ回路１３０及び複数のスイッチ回路１３１を設けてある。複数のスイッチ回路１３０が全て第１の選択位置にあるときに、垂直走査シフトレジスタ１１１は、各行で水平方向に並べられた複数の画素回路４０のトランジスタ４３及び４４のゲートに接続される各行毎に設けられた信号線に接続される。複数のスイッチ回路１３０が全て第２の選択位置にあるときに、垂直走査シフトレジスタ１１１は、各行で水平方向に並べられた複数のトランジスタ１１４のゲートに接続される各行毎に設けられた信号線に接続される。 In the imaging circuit of FIG. 11, the vertical scanning shift register 121 and the horizontal scanning shift register 122 are deleted from the imaging circuit of FIG. 8, and a plurality of switch circuits 130 and a plurality of switch circuits 131 are provided. When the plurality of switch circuits 130 are all in the first selection position, the vertical scanning shift register 111 is connected to the gates of the transistors 43 and 44 of the plurality of pixel circuits 40 arranged in the horizontal direction in each row. Is connected to a signal line provided in. When the plurality of switch circuits 130 are all in the second selection position, the vertical scanning shift register 111 is a signal line provided for each row connected to the gates of the plurality of transistors 114 arranged in the horizontal direction in each row. Connected to.

また複数のスイッチ回路１３１が全て第１の選択位置にあるときに、水平走査シフトレジスタ１１２は、各列のトランジスタ１１７及び１１８のゲートに接続される各列毎に設けられた信号線に接続される。複数のスイッチ回路１３１が全て第２の選択位置にあるときに、水平走査シフトレジスタ１１２は、各列のトランジスタ１１５のゲートに接続される各列毎に設けられた信号線に接続される。 When all of the plurality of switch circuits 131 are in the first selection position, the horizontal scanning shift register 112 is connected to a signal line provided for each column connected to the gates of the transistors 117 and 118 of each column. The When all of the plurality of switch circuits 131 are in the second selection position, the horizontal scanning shift register 112 is connected to a signal line provided for each column connected to the gate of the transistor 115 in each column.

このようにして、初期調整動作時には、複数のスイッチ回路１３０及び１３１を全て第１の選択位置にして、垂直走査シフトレジスタ１１１及び水平走査シフトレジスタ１１２により垂直・水平方向の走査を実行して、順次選択した画素回路４０に対して初期調整動作を実行することができる。また撮像動作時には、複数のスイッチ回路１３０及び１３１を全て第２の選択位置にして、垂直走査シフトレジスタ１１１及び水平走査シフトレジスタ１１２により垂直・水平方向の走査を実行して、順次選択した画素回路４０からの撮像データ読み出し動作を実行することができる。 In this way, during the initial adjustment operation, the plurality of switch circuits 130 and 131 are all set to the first selection position, and vertical and horizontal scanning is executed by the vertical scanning shift register 111 and the horizontal scanning shift register 112. An initial adjustment operation can be performed on the sequentially selected pixel circuits 40. In the image pickup operation, the plurality of switch circuits 130 and 131 are all set to the second selection position, and vertical and horizontal scanning is executed by the vertical scanning shift register 111 and the horizontal scanning shift register 112 to sequentially select pixel circuits. The imaging data reading operation from 40 can be executed.

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。 As mentioned above, although this invention was demonstrated based on the Example, this invention is not limited to the said Example, A various deformation | transformation is possible within the range as described in a claim.

従来の信号読出回路の構成を説明するための図である。It is a figure for demonstrating the structure of the conventional signal read-out circuit. 図１の画素回路におけるセンサ素子のバイアス動作点を示す図である。It is a figure which shows the bias operation point of the sensor element in the pixel circuit of FIG. ＩＧＢトランジスタの特性にバラツキがある場合のセンサ電流のバラツキを説明するための図である。It is a figure for demonstrating the variation of a sensor current in case the characteristic of an IGB transistor has variation. 本発明による信号読出回路の構成の一例を示す図である。It is a figure which shows an example of a structure of the signal read-out circuit by this invention. 初期調整動作におけるセンサ電流の調整について説明するための図である。It is a figure for demonstrating adjustment of the sensor current in initial adjustment operation. 本発明によりＩＧＢトランジスタの特性のバラツキを補正する動作について説明するための図である。It is a figure for demonstrating the operation | movement which correct | amends the variation in the characteristic of an IGB transistor by this invention. 本発明によりセンサ素子の特性のバラツキを補正する動作について説明するための図である。It is a figure for demonstrating the operation | movement which correct | amends the variation in the characteristic of a sensor element by this invention. 本発明による撮像回路の構成の一例を示す図である。It is a figure which shows an example of a structure of the imaging circuit by this invention. 図８に示す撮像回路における初期調整動作を説明するための信号波形図である。FIG. 9 is a signal waveform diagram for explaining an initial adjustment operation in the imaging circuit shown in FIG. 8. 図８に示す撮像回路における撮像動作を説明するための信号波形図である。It is a signal waveform diagram for demonstrating the imaging operation in the imaging circuit shown in FIG. 本発明による撮像回路の構成の別の一例を示す図である。It is a figure which shows another example of a structure of the imaging circuit by this invention.

Explanation of symbols

４０画素回路
４１センサ素子
４２乃至４６トランジスタ
４７積分容量
５０定電流源トランジスタ
１１１垂直走査シフトレジスタ
１１２水平走査シフトレジスタ
１２１垂直走査シフトレジスタ
１２２水平走査シフトレジスタ 40 pixel circuit 41 sensor element 42 to 46 transistor 47 integral capacitance 50 constant current source transistor 111 vertical scanning shift register 112 horizontal scanning shift register 121 vertical scanning shift register 122 horizontal scanning shift register

Claims

A plurality of sensor elements having an electrical resistance value corresponding to the amount of incident light and having a first end coupled to a predetermined potential;
A plurality of transistors provided in a one-to-one correspondence with the plurality of sensor elements and having source ends coupled to second ends of the plurality of sensor elements;
A constant current source coupled to the drain ends of the plurality of transistors;
For each of the plurality of transistors seen including a switch circuit coupled between the drain terminal side and the gate terminal, the constant current source is one of a constant current source, said one constant current source and the plurality of transistors And a plurality of switch circuits respectively coupled to the drain ends of the first and second drains, and configured to selectively connect one of the plurality of transistors to the constant current source by the plurality of switch circuits. An imaging circuit characterized by the above.

A plurality of capacitors provided in a one-to-one correspondence with the plurality of sensor elements and coupled to drain ends of the plurality of transistors;
2. The imaging circuit according to claim 1, further comprising a plurality of switch circuits that respectively couple the drain ends of the plurality of transistors and the plurality of capacitors.

The imaging circuit according to claim 1, further comprising a circuit that sequentially reads out an electric variable corresponding to an amount of current flowing through each of the plurality of sensor elements for the plurality of sensor elements.

The imaging circuit according to claim 1, wherein the sensor element is an infrared sensor element.