JP5099710B2 - コンデンサ及びその製造方法 - Google Patents

コンデンサ及びその製造方法 Download PDF

Info

Publication number
JP5099710B2
JP5099710B2 JP2008500468A JP2008500468A JP5099710B2 JP 5099710 B2 JP5099710 B2 JP 5099710B2 JP 2008500468 A JP2008500468 A JP 2008500468A JP 2008500468 A JP2008500468 A JP 2008500468A JP 5099710 B2 JP5099710 B2 JP 5099710B2
Authority
JP
Japan
Prior art keywords
film
nanosheet
capacitor
titania
dielectric constant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008500468A
Other languages
English (en)
Other versions
JPWO2007094244A1 (ja
Inventor
実 長田
高義 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute for Materials Science
Original Assignee
National Institute for Materials Science
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute for Materials Science filed Critical National Institute for Materials Science
Priority to JP2008500468A priority Critical patent/JP5099710B2/ja
Publication of JPWO2007094244A1 publication Critical patent/JPWO2007094244A1/ja
Application granted granted Critical
Publication of JP5099710B2 publication Critical patent/JP5099710B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09DCOATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D1/00Coating compositions, e.g. paints, varnishes or lacquers, based on inorganic substances
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05Making the transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H01L21/02285Langmuir-Blodgett techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10Methods of surface bonding and/or assembly therefor

Description

技術分野
[0001]
本発明は、トランジスター用ゲート絶縁体、半導体記憶素子(DRAM)、携帯電話用積層コンデンサなど、電子材料の広い分野に応用して好適な、高い誘電率と良好な絶縁特性を同時に実現することのできるナノ超薄膜誘電体素子とその製造方法に関するものである。
背景技術
[0002]
高誘電率材料は、コンピュータ、携帯電話などあらゆる電子機器に利用されており、中でも半導体トランジスター用ゲート絶縁膜応用は現在最も注目されている技術分野である。たとえば、現行のシリコンをベースとした半導体トランジスターのゲート絶縁膜には、シリコンの熱酸化膜SiOが利用されている。
[0003]
しかしながら、従来のSiO膜においては、その微細化と高性能化は限界を迎えようとしている。最新の金属−酸化物−半導体型電界効果トランジスタ(MOSFET)では、既にゲート酸化膜厚が10nm以下まで薄膜化されており、漏れ電流(トンネル電流)がチップの消費電力を増大させる、深刻な状況に陥っている。その一つの解決策として、現在のゲート絶縁膜のSiOを、高誘電率(high−k)材料に代える研究開発が世界中で精力的に行われている。これは、high−k材料を用いれば、同じ膜厚においても、ゲート容量を増大させることができ、同時に漏れ電流を抑制できることが期待されているためである。
[0004]
このような、high−k材料の候補となっているのは、(Ba,Sr)TiO、HfO、Taなどの酸化物系の材料であるが、製造行程における熱アニールによる基板界面の劣化やそれに伴う組成ズレ、電気不整合性といった課題がある。また、これらの材料の多くは、高容量化を目指してナノレベルまで薄膜化すると、比誘電率が低下し、漏れ電流が増大する“サイズ効果”という本質的問題を抱えている。
発明の開示
発明が解決しようとする課題
[0005]
本発明は、以上のとおりの背景から、従来の問題点を解消し、ナノ領域においても高い誘電率と良好な絶縁特性を同時に実現し、かつ基板界面劣化、組成ズレの影響のない低温での素子作製を可能とする新しい技術手段を提供することを課題としている。
課題を解決するための手段
[0006]
本発明者は上記課題を解決すべく鋭意研究を重ねた結果、ナノメートル(nm)サイズの厚みの酸化チタンナノシート単体(チタニアナノシート)はナノの薄さでも機能する高誘電体ナノ材料となること、さらにこのナノ材料を基幹ブロックにして室温での自己組織化反応により素子を作製すれば、従来の半導体製造行程における熱アニールに付随する問題を解決できることを見いだし、これらの知見に基づいて本発明を完成した。
[0007]
そして、本発明が基礎としている上記のナノシート単体、チタニアナノシートについては、本発明者らが開発し、提案している物質とその製造方法(特開2001−270022号公報;特開2004−255684号公報)に係わるものである。
[0008]
本発明者は、この新たに開発したチタニアナノシートについて詳細な検討を進め、従来の技術常識からは全く予期することのできない、ナノサイズ領域での誘電物性を見出し、本発明を導いている。
[0009]
すなわち、本発明は以下のことを特徴としている。
[0010]
発明1の誘電体素子は、膜状誘電体の上下に電極を配設してなる誘電体素子であって、前記膜状誘電体が、厚さ0.3nm〜2.0nmの範囲の酸化チタンナノシート単層体又は積層体からなることを特徴とする。
[0011]
発明2は、発明1の誘電体素子において、前記酸化チタンナノシートが、Ti1−δ(0<δ<0.5)で表されることを特徴とする。
[0012]
発明3は、発明1又は2の誘電体素子において、下部電極と酸化ナノチタンシートの間に、低誘電率層と界面反応層を共に有していないことを特徴とする。
[0013]
[0014]
発明4は、発明1から3のいずれかの誘電体素子の製造方法であって、酸化ナノチタンシートを、カチオン性有機ポリマーを介して電極基板上に積層して単層体又は積層体を形成することを特徴とする。
[0015]
[0016]
発明5は、発明4の誘電体素子の製造方法において、前記電極基板が原子平坦性酸化物電極基板であることを特徴とする。
[0017]
[0018]
[0019]
[0020]
[0021]
【図面の簡単な説明】
[0022]
[図1]図1は、積層型チタニアナノシート超薄膜により構成される薄膜素子の構造模式図である。
[図2]図2は、単層ならびに積層数10層のチタニアナノシート超薄膜における原子間力顕微鏡表面観察像である。
[図3]図3は、積層数5層の積層型チタニアナノシート超薄膜の断面TEM像である。
[図4]図4は、積層数が5層、10層、15層の積層型チタニアナノシート超薄膜により構成される薄膜素子の漏れ電流特性を例示した図である。
[図5]図5は、積層数が5層、10層、15層の積層型チタニアナノシート超薄膜により構成される薄膜素子において周波数10kHzで測定した比誘電率特性を例示した図である。
[図6]図6は、本発明の積層型チタニアナノシート超薄膜ならびに典型的な高誘電率酸化物材料における、比誘電率の膜厚依存性を比較した図であり、上図は膜厚0〜100nmの領域での比較、下図は膜厚0〜25nmの領域での比較である。
[図7]Si基板上に作製したチタニアナノシート単層膜において原子間力顕微鏡により形状像と帯電状態像を同時に評価したものである。
符号の説明
[0023]
1 SrRuO等の下部電極基板
2 薄片粒子としてのチタニアナノシート
3 金等の上部電極
発明を実施するための最良の形態
[0024]
本発明は上記のとおりの特徴をもつものであるが、以下にその実施の形態について説明する。
[0025]
図1は、本発明の一実施の形態に係わる積層型チタニアナノシート超薄膜からなる薄膜素子の断面構造を概略的に例示した図である。この図1において、符号1は、たとえば原子平坦性エピタキシャルSrRuOからなる下部電極基板(以下、単に「基板」ということがある)を示し、2は該基板上に形成されたナノシート単体としてのチタニアナノシート、3は、たとえば金からなる上部電極を示している。
【0026】
そしてこの図1の実施形態では、上記のチタニアナノシート2が積層された状態であることを例示している。
【0027】
なお、本発明においては、下部電極基板1としての、たとえば原子平坦性エピタキシャル基板に限定されることはなく、金、白金、銅、アルミ等の金属電極、SrRuO、NbドープSrTiO等の伝導性ぺロブスカイト基板、ITO、GaドープZnO、NbドープTiO等の透明酸化物電極、Si、ガラス、プラスチックなど他の種類の基板上に、同様にぺロブスカイトナノシート薄膜が配設されていてもよい。上部電極3についても同様に各種であってよい。
【0028】
本発明におけるチタン酸化物のナノシート単体は、層状チタン酸化物を剥離して得られる。このものは、たとえば、高誘電率薄膜コンデンサの構成層となるチタニアナノシート(たとえばTi0.87)は、層状チタン化合物をソフト化学的な処理により結晶構造の基本最小単位である層1枚にまで剥離することにより得られる、2次元異方性を有するナノ物質である。組成式Ti1−δ(0<δ<0.5)で表されるチタニアを主成分とする数原子相当の厚さを有するナノシートとして例示される。数原子相当の厚さとは、0.3nm〜2.0nmの範囲の厚さをいう。
【0029】
本発明のナノ超薄膜誘電体は、主としてこのようなチタン酸化物のナノシート単体もしくはその積層をもって構成されるものであるが、ここで、たとえば好適にはナノシート単体は、厚み約1nm、長さと幅が1μm〜1mmの粒子サイズを有してよい。
【0030】
このようなナノシート単体は、層状チタン酸化物より剥離されて得られるが、この際の層状チタン酸化物としては各種のものであってよいが、たとえば好適には次のものが例示される。
【0031】
【化3】
【0032】
剥離のための処理は、ソフト化学処理と呼ぶことができるものであって、このソフト化学処理とは、酸処理とコロイド化処理を組み合わせた処理である。すなわち、層状構造を有するチタン酸化物粉末に塩酸などの酸水溶液を接触させ、生成物をろ過、洗浄後、乾燥させると、処理前に層間に存在していたアルカリ金属イオンがすべて水素イオンに置き換わり、水素型物質が得られる。次に、得られた水素型物質をアミンなどの水溶液中に入れ撹拌すると、コロイド化する。このとき、層状構造を構成していた層が1枚1枚にまで剥離する。膜厚はサブnm〜nmの範囲で制御可能である。
【0033】
そして剥離したチタン酸化物のナノシート単体(チタニアナノシート)は、本発明者らがすでに提案している交互自己組織化積層技術(前記の:特開2001−270022号、特開2004−255684)を踏まえて積層した形態のものとすることができる。
【0034】
すなわち、まず、本発明においては、誘電体または誘電体素子におけるナノシート単体の単層を形成する方法として、ナノシート単体を基板表面上に隙間なく被覆し、ナノシート単体相互の重複を除去もしくは低減する方法が提供される。
【0035】
この方法では、前記基板表上にナノシート単体を隙間なく被覆する手段が、カチオン性有機ポリマー溶液中に基板を浸漬して基板表面に有機ポリマーを吸着させた後、該ナノシート単体が懸濁したコロイド溶液中に浸漬することにより、ナノシート単体を静電的相互作用によって基板上に自己組織的に吸着させるプロセスによるものであることを特徴とする単層の形成方法や、前記ナノシート単体同士の重複部分を除去、低減する処理手段が、アルカリ水溶液中で超音波処理することによること特徴とする単層の形成方法が例示される。
【0036】
そして、上記の方法を繰り返してナノシート単体の積層形成することを特徴とするナノ超薄膜誘電体の積層形成方法も提供される。
【0037】
さらには、以上の方法において、紫外線照射により有機ポリマーを除去することによりナノ超薄膜誘電体の単層もしくは積層の形成方法が可能とされる。
【0038】
本発明では、上記の方法を工程の少くとも一部として含むことを特徴とするナノ超薄膜誘電体またはその素子の製造方法が実現されることになる。
【0039】
たとえば以下の実施例に示した形態では、チタン酸リチウムカリウム(KTi2−x/3Lix/3、x〜0.8)単結晶(層状化合物)を出発原料に、チタニアナノシートを作製し、図1に示したように、原子平坦性エピタキシャルSrRuO基板上にカチオン性ポリマーを介して交互自己組織化積層技術により多層膜を作製している。
【0040】
なお、本発明は以下の実施例によって限定されるものでないことは言うまでもない。
【実施例】
【0041】
<1>炭酸カリウム、炭酸リチウム、酸化チタンおよび三酸化モリブデンをモル比で1.67:0.13:1.73:1.27の割合に混合し、1200℃で10時間焼成した後、950℃まで毎時4℃の速度で徐冷し、純水中にてフラックス成分であるモリブデン酸カリウムを除去し、風乾してチタン酸リチウムカリウム単結晶を得た。得られたものである。この単結晶30gを室温にて0.5規定の塩酸溶液2dm中で酸処理を行ない、100μm〜1mmの大きさの層状チタン酸結晶(H1.07Ti1.73・1.0HO)を得、次いで、この層状チタン酸結晶0.4gにテトラブチルアンモニウム水酸化物(以下、TBAOHと記載する)水溶液100cmを加えて室温にて2週間静置状態にて反応させて、組成式Ti0.87で表される、長さ約70μm、幅約20μmの長方形状のナノシートが分散した乳白色状のゾル溶液を作製した。そのゾルを50倍に希釈してpH9に調整したチタニアゾル溶液を作製した。また、2wt%のポリジアリルジメチルアンモニウムクロライド;polydiallyldimethylammonium chloride溶液(以下PDDA溶液という)100cmに0.5moldm−3に相当する量のNaClを加え、pH9に調整した。
【0042】
<2>原子平坦性エピタキシャルSrRuOからなる下部電極となる伝導性基板を塩酸:メタノール=1:1の溶液に20分間浸漬した後、濃硫酸中に20分間浸漬することにより親水化処理を行った。この基板を、(1)上記PDDA溶液に20分間浸漬、(2)Milli−Q純水で充分に洗浄、(3)撹拌した上記チタニアゾル溶液中に浸漬、(4)20分経過後にMilli−Q純水で充分に洗浄、(5)得られた超薄膜をpH11のTBAOH水溶液中に浸漬しながら、超音波洗浄槽(ブランソン製、42kHz、90W)にて20分間の超音波処理する、という一連の操作を1サイクルとしてこれを必要回数分反復することで、所望の膜厚のチタニアナノシート超薄膜を作製した。こうして得られたチタニアナノシート超薄膜に対し、キセノン光源を用いて紫外線照射(4mW/cm、48時間)し、チタニアナノシートの光触媒反応を利用して有機ポリマーが除去されたチタニアナノシート超薄膜を得た。
【0043】
<3>こうして得られた単層ならびに積層数10層のチタニアナノシート超薄膜における原子間力顕微鏡(AFM)表面観察像を図2に示す。図2左より、単層のチタニア超薄膜では、ナノシートが基板表面に隙間なく被覆された緻密で、かつ原子レベルの平滑性を有するチタニアナノシート超薄膜が得られることが確認された。AFM観察像から得られるこのチタニアナノシート超薄膜の厚みは約1nmであり、これは単層のナノシート一枚の厚みにほぼ一致する。また、図2右より、積層数10層のチタニア超薄膜においても、単層と同様、ナノシートが基板表面に隙間なく被覆され、かつ原子レベルの平滑性を有することを確認した。これより、積層膜においても、単層ナノシートの緻密性、平坦性を維持して、単層ナノシートがレイヤーバイレイヤーで積層した超薄膜が形成しているものと言える。
【0044】
明瞭な積層構造は、同様の手法により作製した、積層数5層の積層型チタニアナノシート超薄膜の断面TEM像(図3)においても確認された。図3においてさらに注目すべきが、この積層型チタニアナノシート超薄膜においては、下部電極とチタニアナノシートの間に、既往の高誘電率酸化物材料において問題となっている、製造行程における熱アニールによる基板界面の劣化、組成ズレに付随する低誘電率層や界面層が形成していない点である。これは、本発明の積層型チタニアナノシート超薄膜の製造工程が、基板界面劣化、組成ズレの影響のない、室温での溶液プロセスを利用していることによる画期的な効果と言える。
【0045】
<4>図4、表1は、積層数が5層、10層、15層の積層型チタニアナノシート超薄膜に対し、上部電極として金電極を形成した薄膜素子の漏れ電流特性である。膜厚が5〜15nmと極薄にもかかわらず、何れの積層型チタニアナノシート超薄膜とも、10−7A/cm以下という良好な絶縁特性を示した。なお、10nmの膜厚で既往の材料と比較した場合の漏れ電流は、既往の高誘電率酸化物材料(Ba,Sr)TiO、ルチル型TiOに対し約3桁漏れ電流が抑制された、極めて優れた絶縁特性を示す。
【0046】
図5、表1は、積層数が5層、10層、15層の積層型チタニアナノシート超薄膜に対し、静電容量を計測し、その比誘電率を算定した結果である。図5に示すように、積層型チタニアナノシート超薄膜の比誘電率は、積層数によらず125という高い比誘電率を示した。ここで、通常のルチル型TiOの比誘電率は20〜60であるから、少なくとも約2倍の比誘電率が得られたことがわかる。また、積層型チタニアナノシート超薄膜の誘電特性は、1kHz〜10MHz周波数帯ではほぼフラットな周波数依存性を示し、誘電損失2〜3%以下という良好な特性を有する。
【0047】
表1
なお、チタニアナノ薄膜を構成層とする積層型超薄膜は、ゾルーゲル法を気液界面に適用し、有機超薄膜の作製技術であるLangmuir−Blodett法と組み合わせた2次元ゾルーゲル法(K.Moriguchi,Y.Maeda,S.Teraoka,S.Kagawa,J.Am.Chem.Soc.117(1995)1139.),金属アルコキシドを固体表面水酸基による加水分解反応により、酸化物ゲル膜をlayer−by−layerで形成していく表面ゾルーゲル法(特開2004−299003)などによっても作製することができるが、これらの手法は熱処理を必要としており、また得られるチタニアナノ薄膜の構成層は比誘電率の低いアナターゼ型あるいはルチル型TiOとなる。それに対して、本発明は、構成層として高い比誘電率を有するチタニアナノシート超薄膜を利用することに大きな意義があり、本発明の積層型チタニアナノシート超薄膜の優れた誘電特性は、室温での溶液プロセスを利用し、チタニアナノシート超薄膜を安定な状態のまま積層素子を作製できたことによる画期的な効果と言える。
【0048】
図6は、本発明の積層型チタニアナノシート超薄膜ならびに既往の高誘電率酸化物材料において、比誘電率の膜厚依存性を比較した図である。既往の高誘電率酸化物材料(Ba,Sr)TiO、ルチル型TiOにおいては、高容量化を目指してナノレベルまで薄膜化すると、比誘電率が低下するのに対し、本発明の積層型チタニアナノシート超薄膜においては、顕著なサイズ効果はなく、約5〜15nmの超薄膜においても125という高い比誘電率を示した。注目すべきは、本発明の積層型チタニアナノシート超薄膜が、10nmレベルの超薄膜領域において、既往の高誘電率酸化物材料を大きく凌ぐ優れた比誘電率を有している点である。従って、本発明により、ナノ領域においても高い誘電率と良好な絶縁特性を同時に実現するサイズフリー高誘電率特性を得ることができるという画期的な効果を有する。
【0049】
以上のようにして得られた積層型チタニアナノシート超薄膜をトランジスター用ゲート絶縁膜、半導体記憶素子(DRAM)等に適用することにより、既往の高誘電率酸化物材料に対し、同じ膜厚でも数倍以上高容量のコンデンサを得ることができる(10nmの膜厚ではルチル型TiOに対し約2倍、HfOに対し約6倍の高容量が期待できる)。さらに、漏れ電流の抑制と消費電流の低減や、トランジスター、半導体記憶素子(DRAM)、の高集積化において、種々の形態(トレンチ型やスタック型のような)で任意に設計できるという優れた効果を奏する。
【0050】
以上の実施の形態においては、原子平坦性エピタキシャルSrRuO基板上に積層型チタニアナノシート超薄膜を形成してゲート絶縁膜等に適用する例によって本発明を説明したが、本発明に係わる薄膜コンデンサは、単独で薄膜コンデンサとしても利用できる。
【0051】
例えば、図7は、Si基板上に作製したチタニアナノシート単層膜において原子間力顕微鏡により形状像と帯電状態像を同時に評価したものである。形状像と帯電状態像との比較から明らかなように、チタニアナノシートの部分の帯電状態像は一様に灰色を示し、基板に対して20mV帯電していた。これはチタニアナノシートが単独で薄膜コンデンサとして機能していることを示すものである。また、他の薄膜センサ等の薄膜デバイスや積層コンデンサにも利用でき、同様の効果を奏する。
【産業上の利用可能性】
【0052】
上記のとおりの本発明によれば、2次元ナノ構造体であるチタニアナノシートの有する、独自のナノ物性および高い組織、構造制御性を活用することで、ナノ領域においても高い誘電率と良好な絶縁特性を同時に実現することができる。チタニアナノシートは、室温での自己組織化などのソフト化学反応を利用することにより素子の作製が可能であるため、従来の半導体製造行程における熱アニールによる基板界面劣化、組成ズレなどの問題を回避可能で、かつ様々な材料との融合が可能である。
【0053】
さらに、本発明では、従来の半導体プロセスや誘電体薄膜プロセスの主流である、大型の真空装置や高価な成膜装置を必要としない、低コスト、低環境負荷プロセスを実現することができる。
【0054】
従って、本発明の高誘電率ナノ材料を高誘電率材料が基幹部品となっている、トランジスター用ゲート絶縁体、半導体記憶素子(DRAM)、携帯電話用積層コンデンサ、高周波デバイスなどの電子材料、IT技術分野、ナノエレクトロニクスなどの技術分野に使用すれば極めて有用であると結論される。

Claims (5)

  1. 膜状誘電体の上下に電極を配設してなるコンデンサであって、
    前記膜状誘電体が、厚さ0.3nm〜2.0nmの範囲の酸化チタンナノシート単層体又は積層体からなる
    ことを特徴とするコンデンサ
  2. 請求項1に記載のコンデンサにおいて、前記酸化チタンナノシートが、Ti1−δ(0<δ<0.5)で表されることを特徴とするコンデンサ
  3. 請求項1又は2に記載のコンデンサにおいて、下部電極と酸化ナノチタンシートの間に、低誘電率層と界面反応層を共に有していないことを特徴とするコンデンサ
  4. 請求項1から3のいずれかに記載のコンデンサの製造方法であって、酸化ナノチタンシートを、カチオン性有機ポリマーを介して電極基板上に積層して単層体又は積層体を形成することを特徴とするコンデンサの製造方法。
  5. 請求項4に記載のコンデンサの製造方法において、前記電極基板が原子平坦性酸化物電極基板であることを特徴とするコンデンサの製造方法。
JP2008500468A 2006-02-13 2007-02-08 コンデンサ及びその製造方法 Expired - Fee Related JP5099710B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008500468A JP5099710B2 (ja) 2006-02-13 2007-02-08 コンデンサ及びその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006035583 2006-02-13
JP2006035583 2006-02-13
JP2008500468A JP5099710B2 (ja) 2006-02-13 2007-02-08 コンデンサ及びその製造方法
PCT/JP2007/052287 WO2007094244A1 (ja) 2006-02-13 2007-02-08 ナノ超薄膜誘電体とその製造方法及びナノ超薄膜誘電体素子

Publications (2)

Publication Number Publication Date
JPWO2007094244A1 JPWO2007094244A1 (ja) 2009-07-02
JP5099710B2 true JP5099710B2 (ja) 2012-12-19

Family

ID=38371431

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008500468A Expired - Fee Related JP5099710B2 (ja) 2006-02-13 2007-02-08 コンデンサ及びその製造方法

Country Status (3)

Country Link
US (1) US20110000698A1 (ja)
JP (1) JP5099710B2 (ja)
WO (1) WO2007094244A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11120944B2 (en) 2017-10-27 2021-09-14 Samsung Electronics Co., Ltd. Ceramic electronic component including ceramic nanosheets having multimodal lateral size distribution and method of manufacturing the same and electronic device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4998997B2 (ja) * 2007-03-30 2012-08-15 三洋電機株式会社 コンデンサ及びその製造方法
WO2009142325A1 (ja) * 2008-05-23 2009-11-26 独立行政法人物質・材料研究機構 誘電体膜と誘電体素子及びその製造方法
US20110183133A1 (en) * 2008-06-10 2011-07-28 Minoru Osada Electromagnetic wave absorbent material
JP2010215470A (ja) * 2009-03-18 2010-09-30 Murata Mfg Co Ltd ナノシート堆積膜の製造方法
JPWO2010143410A1 (ja) * 2009-06-11 2012-11-22 パナソニック株式会社 コンデンサおよびコンデンサの製造方法
KR101517532B1 (ko) 2011-07-05 2015-05-04 가부시키가이샤 무라타 세이사쿠쇼 유전체 박막, 유전체 박막 소자 및 박막 콘덴서
WO2013115727A1 (en) * 2012-02-01 2013-08-08 Nanyang Technological University An anode material for ultraf ast-charging lithium ion batteries and a method of its synthesis
KR102469184B1 (ko) * 2017-10-27 2022-11-18 삼성전자주식회사 세라믹 전자 부품 및 그 제조 방법과 전자장치
US10886275B2 (en) * 2019-02-04 2021-01-05 International Business Machines Corporation Nanosheet one transistor dynamic random access device with silicon/silicon germanium channel and common gate structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004255684A (ja) * 2003-02-26 2004-09-16 National Institute For Materials Science 高品位チタニアナノシート超薄膜とその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3513589B2 (ja) * 2000-03-24 2004-03-31 独立行政法人物質・材料研究機構 チタニア超薄膜およびその製造方法
US6461931B1 (en) * 2000-08-29 2002-10-08 Micron Technology, Inc. Thin dielectric films for DRAM storage capacitors
JP3505574B2 (ja) * 2001-03-12 2004-03-08 独立行政法人物質・材料研究機構 チタニア超薄膜およびその製造方法
US7068544B2 (en) * 2001-08-30 2006-06-27 Micron Technology, Inc. Flash memory with low tunnel barrier interpoly insulators
JP2004130429A (ja) * 2002-10-10 2004-04-30 National Institute For Materials Science コア・シェル構造体とこのコア・シェル構造体から誘導されてなる中空酸化物シェル構造体およびこれらの製造方法
JP2004238226A (ja) * 2003-02-04 2004-08-26 National Institute For Materials Science アナターゼナノ結晶とその薄膜、及びこれらの製造方法
WO2004079059A1 (ja) * 2003-03-04 2004-09-16 Fujitsu Limited (001)配向したペロブスカイト膜の形成方法、およびかかるペロブスカイト膜を有する装置
US7279777B2 (en) * 2003-05-08 2007-10-09 3M Innovative Properties Company Organic polymers, laminates, and capacitors
JP4214226B2 (ja) * 2004-01-23 2009-01-28 独立行政法人産業技術総合研究所 酸化チタンナノシート構造体
JP5208349B2 (ja) * 2004-09-03 2013-06-12 富士通株式会社 容量素子とその製造方法
US7365027B2 (en) * 2005-03-29 2008-04-29 Micron Technology, Inc. ALD of amorphous lanthanide doped TiOx films
TW200731589A (en) * 2006-02-06 2007-08-16 Yang Jae Woo Organic thin film transistor using ultra-thin metal oxide as gate dielectric and fabrication method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004255684A (ja) * 2003-02-26 2004-09-16 National Institute For Materials Science 高品位チタニアナノシート超薄膜とその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11120944B2 (en) 2017-10-27 2021-09-14 Samsung Electronics Co., Ltd. Ceramic electronic component including ceramic nanosheets having multimodal lateral size distribution and method of manufacturing the same and electronic device

Also Published As

Publication number Publication date
WO2007094244A1 (ja) 2007-08-23
JPWO2007094244A1 (ja) 2009-07-02
US20110000698A1 (en) 2011-01-06

Similar Documents

Publication Publication Date Title
JP5099710B2 (ja) コンデンサ及びその製造方法
JP5294201B2 (ja) 誘電体素子とその製造方法
JP5610348B2 (ja) 誘電体膜と誘電体素子及びその製造方法
JP5885150B2 (ja) 高誘電性ナノシート積層体、高誘電性ナノシート積層体、高誘電体素子、および高誘電体薄膜素子の製造方法
Osada et al. Robust high-κ response in molecularly thin perovskite nanosheets
KR101609596B1 (ko) 초격자 구조를 갖는 강유전체 박막과 그 제조방법, 및 강유전체 소자와 그 제조방법
JP4644830B2 (ja) 誘電体絶縁薄膜の製造方法
TW200834821A (en) Method of forming a structure having a high dielectric constant, a structure having a high dielectric constant, a capacitor including the structure, and method of forming the capacitor
RU2432634C1 (ru) Многослойный нанокомпозит для конденсаторов и способ его изготовления
Hu et al. Critical electric field stabilizing structure of Al2O3/TiO2/Al2O3 thin film for achieving high energy density
JP2021063003A (ja) 誘電体単層薄膜、それを含むキャパシタ及び半導体素子、並びにその製造方法
JP4104899B2 (ja) 多孔質酸化チタン薄膜とその製造方法
Roy et al. Morphological and electrical study of porous TiO 2 films with various concentrations of Pluronic F-127 additive
WO2023058703A1 (ja) 高誘電性原子膜
WO2022110820A1 (zh) 动态随机存取存储器电容器及其制备方法
JP7392015B2 (ja) 誘電分散のないニオブ酸カルシウムリチウム誘電体組成物及びその製造方法
Küçükcan et al. Langmuir-Blodgett deposition and physicochemical surface characterization of two-dimensional perovskite nanosheets on ITO-PET substrates
KR102372143B1 (ko) 초박막 형태의 바륨타이타네이트 시트 및 이의 제조 방법
Osada et al. New dielectric nanomaterials fabricated from nanosheet technique
Yim et al. Dielectric Properties of Ca 0.8 Sr 1.2 Nb 3 O 10 Nanosheet Thin Film Deposited by the Electrophoretic Deposition Method
WEI et al. Fundamental research
CN113241256A (zh) 一种基于bpo电极的pzt基多层介电增强薄膜及其制备方法
Han et al. The enhanced electrical energy storage properties of (Bi0. 5Na0. 5) TiO3–BaTiO3/graphene oxide heterogeneous structures
JP4135154B2 (ja) 金属酸化物薄膜の製造方法および薄膜複合材料
Osada et al. Solution-based fabrication of high-k dielectrics using oxide nanosheets

Legal Events

Date Code Title Description
A529 Written submission of copy of amendment under article 34 pct

Free format text: JAPANESE INTERMEDIATE CODE: A5211

Effective date: 20080811

A80 Written request to apply exceptions to lack of novelty of invention

Free format text: JAPANESE INTERMEDIATE CODE: A801

Effective date: 20080910

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091109

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100205

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120626

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120822

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120918

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120919

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5099710

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees