JP5093583B2 - Game machine - Google Patents

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高明 市原
文人 三宅
陽介 吉田
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株式会社大一商会
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Description

本発明は、スロットマシン、パチンコ機などの遊技機を制御する制御装置に関する。   The present invention relates to a control device that controls gaming machines such as slot machines and pachinko machines.
スロットマシン、パチンコ機などの遊技機の制御は、全体の進行を制御するための主基板、メダルや遊技球などの遊技媒体の払出しを制御する払出制御基板、音声出力、ランプ点灯、画像表示などの演出を制御する演出制御基板などの分散制御によって行われる(特許文献1)。主基板、払出制御基板、演出制御基板は、それぞれCPU、RAM、ROMなどを備えるマイクロコンピュータとして構成されている。   Control of gaming machines such as slot machines and pachinko machines, main board for controlling overall progress, payout control board for controlling payout of game media such as medals and game balls, audio output, lamp lighting, image display, etc. This is performed by distributed control of an effect control board or the like that controls the effect (Patent Document 1). The main board, the payout control board, and the effect control board are each configured as a microcomputer including a CPU, a RAM, a ROM, and the like.
遊技機の制御基板、特に主基板と払出制御基板では、不正を防止するために種々の制約が設けられている。例えば、CPUについては、汎用のCPUではなく、遊技機特有のセキュリティ機能が設けられたCPUが用いられている。また、ROM、RAMの容量にも制約が設けられており、パチンコ機では制御用のプログラムが3キロバイト(KB)以内、データは3KB以内というように、プログラムサイズやデータ容量についても制約が設けられている。   Various restrictions are provided on the control board of the gaming machine, particularly the main board and the payout control board, in order to prevent fraud. For example, the CPU is not a general-purpose CPU but a CPU provided with a security function peculiar to a gaming machine. There are also restrictions on the ROM and RAM capacities. With pachinko machines, control programs are limited to 3 kilobytes (KB), data is limited to 3 KB, and so on. ing.
特開2004−8483号公報Japanese Patent Laid-Open No. 2004-8483
しかし、遊技機の制御は、興趣を高めるため、年々、複雑化する傾向にある。
例えば、パチンコ機においては、従来、第1種と呼ばれる機種においては乱数を用いた電子的な抽選を行い、第2種と呼ばれる機種においては機械的な可動部を動作させ、可動部上の遊技球の動きによって当たりか否かを決める方法での抽選を行ってきた。これに対し、近年では、複合機と呼ばれる機種が登場し、上述の第1種および第2種を合わせた抽選を行うようになっている。この場合、主基板には、第1種および第2種の双方の抽選を行える制御プログラムを用意しておく必要がある。
However, control of gaming machines tends to become more complex year by year in order to increase interest.
For example, in a conventional pachinko machine, an electronic lottery using a random number is performed in a model called the first type, and a mechanical movable unit is operated in a model called the second type, and a game on the movable unit is performed. The lottery has been done by a method of determining whether or not to win by the movement of the ball. On the other hand, in recent years, a model called a multi-function machine has appeared, and a lottery in which the above-described first type and second type are combined is performed. In this case, it is necessary to prepare a control program capable of performing both the first type and the second type lottery on the main board.
上述の傾向は、パチンコ機以外の遊技機でも同様であり、遊技機は、プログラムやデータ量の厳しい制約の下で、より複雑な制御処理を実行することを要請されている。
本発明は、こうした課題に鑑み、遊技機のプログラム容量を削減可能な技術を提供することを目的とする。
The above-mentioned tendency is the same for gaming machines other than pachinko machines, and the gaming machines are required to execute more complicated control processing under severe restrictions on programs and data amount.
In view of these problems, the present invention has an object to provide a technique capable of reducing the program capacity of a gaming machine.
本発明は、所定の遊技媒体を用いて遊技を行う遊技機を対象とする。かかる遊技機としては、例えば、スロットマシンなどの回胴式遊技機、スマートボール、パチンコ機などが挙げられる。遊技媒体とは、遊技球やメダルなど遊技中に投資、特典の対象となる媒体を言う。
本発明の遊技機は、遊技の進行を統合制御する主制御装置、所定の条件下で遊技媒体を遊技者に払い出す払出装置、および主制御装置からの指示情報に従って払出しを制御する払出制御装置を有する。主制御装置と払出制御装置は、ハードウェア的に別回路として構成されていてもよいし、同一の制御基板上で稼働する個別のソフトウェアモジュールとして構成されていてもよい。
The present invention is directed to a gaming machine that plays a game using a predetermined game medium. Examples of such a gaming machine include a swivel type gaming machine such as a slot machine, a smart ball, and a pachinko machine. A game medium refers to a medium such as a game ball or medal that is a target of investment or privilege during a game.
A gaming machine according to the present invention includes a main control device that integrally controls the progress of a game, a payout device that pays out game media to a player under predetermined conditions, and a payout control device that controls payout according to instruction information from the main control device Have The main control device and the payout control device may be configured as separate circuits in hardware, or may be configured as individual software modules that operate on the same control board.
主制御装置は、CPU、ROM、RAMを備えたマイクロコンピュータとして構成されている。CPUは、遊技の進行の統合制御を実行する演算回路である。ROMには、CPUが実行するプログラムが格納されている。RAMは、統合制御に用いられる種々の情報を格納するためのメモリとして機能する。かかる情報としては、例えば、制御プログラム中の各モジュール間で処理結果等を受け渡すためのワークや、演算中にCPUが計算結果を一時的に蓄えておくためのスタックなどが含まれる。
主制御装置には、統合制御において、主制御装置の外部との信号を入出力するための入出力ポートも設けられている。入出力ポートとは、ここでは、外部との信号線を接続する端子、その端子から入出力される信号を一時的に蓄積しておくバッファ、各信号の入出力先を切り換えるデコーダなどの総称として用いる。信号の入出力先は、メモリと同様、アドレスによって指定可能である。
The main control device is configured as a microcomputer including a CPU, a ROM, and a RAM. The CPU is an arithmetic circuit that executes integrated control of game progress. The ROM stores a program executed by the CPU. The RAM functions as a memory for storing various information used for integrated control. Such information includes, for example, a work for passing processing results and the like between the modules in the control program, a stack for the CPU to temporarily store the calculation results during the calculation, and the like.
The main control device is also provided with an input / output port for inputting / outputting signals to / from the outside of the main control device in the integrated control. Here, I / O port is a generic term for a terminal that connects an external signal line, a buffer that temporarily stores signals input / output from the terminal, and a decoder that switches the input / output destination of each signal. Use. The signal input / output destination can be specified by an address as in the memory.
CPUが用いるコマンドには、メモリアクセスコマンド、入出力ポートアクセスコマンドが含まれる。メモリアクセスコマンドとは、メモリへのアクセスに使用されるコマンドであり、このコマンドには、2バイト以上のアドレス値の指定が含まれる。入出力ポートアクセスコマンドとは、外部との信号の入出力に使用されるコマンドであり、入出力先を指定するためのアドレス値はメモリアクセスコマンドよりも1バイト以上少ないコマンド体系となっている。例えば、メモリアクセスコマンドが2バイトでアドレス指定を行うコマンド体系である場合には、入出力ポートアクセスコマンドは1バイトでアドレス指定を行うコマンド体系となる。
Z80(商標)というCPUに即して説明すれば、ロード/ストアコマンドがメモリアクセスコマンドに相当し、イン/アウトコマンドが入出力ポートアクセスコマンドに相当する。ロード/ストアコマンドでは2バイトでアドレスが指定され、イン/アウトコマンドでは1バイトで指定される。
Commands used by the CPU include a memory access command and an input / output port access command. The memory access command is a command used for accessing the memory, and this command includes designation of an address value of 2 bytes or more. The input / output port access command is a command used for input / output of signals from / to the outside, and has a command system in which the address value for designating the input / output destination is one byte or less than the memory access command. For example, when the memory access command has a command system for specifying an address with 2 bytes, the input / output port access command has a command system for specifying an address with 1 byte.
In the case of Z80 (trademark) CPU, a load / store command corresponds to a memory access command, and an in / out command corresponds to an input / output port access command. The load / store command specifies an address with 2 bytes, and the in / out command specifies an address with 1 byte.
主制御装置には、更に、エリア区分判定部が備えられている。エリア区分判定部は、入出力ポートアクセスコマンドで指定されるアドレス値に基づいて、アクセス先をRAMおよび入出力ポートに切り換え、RAMおよび入出力ポートのいずれかをアクティブにするセレクタ信号を出力する機能を奏する。入出力ポートアクセスコマンドは、通常、入出力ポートを通じたデータ授受に使用されるコマンドであるが、本発明では、同コマンドで指定されるアドレス空間の一部をRAMへのアクセスに使用するのである。エリア区分判定部は、従って、コマンドで指定されたアドレスが、RAM用または入出力ポート用のいずれに割り当てられたアドレスかを判定し、判定結果に応じてセレクタ信号を出力する。このセレクタ信号は、それぞれRAMおよび入出力ポートに入力され、各ユニットをアクセス可能な状態にさせる。
CPUからは、入出力ポートアクセスコマンドに応じて稼働すべき対象を指定する入出力ポートリクエスト信号が、エリア区分判定部に入力されている。従って、エリア区分判定部の上述の機能は、CPUがイン/アウトコマンドなど入出力ポートアクセスコマンドを出力した時に有効となる。
The main control device further includes an area division determination unit. The area classification determination unit switches the access destination to the RAM and the input / output port based on the address value specified by the input / output port access command, and outputs a selector signal that activates either the RAM or the input / output port. Play. The input / output port access command is a command that is normally used for data exchange through the input / output port. In the present invention, a part of the address space specified by the command is used for accessing the RAM. . Therefore, the area classification determination unit determines whether the address designated by the command is an address assigned to the RAM or the input / output port, and outputs a selector signal according to the determination result. This selector signal is input to the RAM and the input / output port, respectively, and makes each unit accessible.
From the CPU, an input / output port request signal that designates a target to operate according to the input / output port access command is input to the area classification determination unit. Therefore, the above-described function of the area classification determination unit is effective when the CPU outputs an input / output port access command such as an in / out command.
本発明の遊技機によれば、主制御装置のCPUは、入出力ポートアクセスコマンドでRAMにアクセス可能である。アクセス先を指定するアドレスは、入出力ポートアクセスコマンドの方が、メモリアクセスコマンドよりも1バイト以上少なくて済む。従って、RAMへのアクセスが必要となる箇所で、メモリアクセスコマンドに代えて、入出力ポートアクセスコマンドを用いることにより、1カ所につき1バイト以上、プログラム容量を削減することができる。RAMへのアクセスは、プログラム全体で数多く行われる処理である。従って、本発明の遊技機では、上述の作用によって、プログラム全体の容量を有意に削減することが可能となる。   According to the gaming machine of the present invention, the CPU of the main control device can access the RAM by an input / output port access command. The address for designating the access destination can be one byte or more less for the input / output port access command than for the memory access command. Therefore, by using an input / output port access command instead of a memory access command at a location where access to the RAM is required, the program capacity can be reduced by 1 byte or more per location. Access to the RAM is a process performed many times in the entire program. Therefore, in the gaming machine of the present invention, the capacity of the entire program can be significantly reduced by the above-described action.
本発明において、主制御装置には、更に、メモリエリアデコード部を設けても良い。メモリエリアデコード部は、メモリアクセスコマンドで指定されるアドレス値の上位所定桁に基づいて、アクセス先となるROMおよびRAMのいずれかをアクティブにするためのメモリセレクト信号を出力する機能を奏する。CPUからは、メモリアクセスコマンドに応じて稼働すべき対象を指定するメモリリクエスト信号が、メモリエリアデコード部に入力されており、上述の機能は、CPUがメモリアクセスコマンドを出力した時に有効となる。   In the present invention, the main control device may further include a memory area decoding unit. The memory area decoding unit has a function of outputting a memory select signal for activating either the ROM or the RAM to be accessed based on the upper predetermined digit of the address value specified by the memory access command. From the CPU, a memory request signal that designates an object to be operated in accordance with a memory access command is input to the memory area decoding unit, and the above-described function becomes effective when the CPU outputs a memory access command.
こうすることにより、メモリアクセスコマンドによってもRAMへのアクセスが可能となる。入出力ポートアクセスコマンドでアクセス可能なRAMの領域は、入出力ポート用のアドレス空間の一部に過ぎないが、メモリアクセスコマンドを利用すれば、全領域にアクセス可能となる。従って、入出力ポートアクセスコマンドによるRAMへのアクセスでプログラム容量の削減を図りつつ、メモリアクセスコマンドによってRAMの領域を無駄なく活用することが可能となる。   By doing so, it is possible to access the RAM even by a memory access command. The RAM area accessible by the input / output port access command is only a part of the input / output port address space. However, if the memory access command is used, the entire area can be accessed. Therefore, it is possible to use the RAM area without waste by the memory access command while reducing the program capacity by accessing the RAM by the input / output port access command.
本発明において、RAMのアドレス空間と、入出力ポートアクセスコマンドで指定可能なアドレス空間とは同サイズであることが好ましい。こうすることにより、入出力ポートアクセスコマンドで指定されたアドレスを、そのままRAMへのアクセスに利用することが可能となる。
もっとも、これは必須の要件ではなく、RAMのアドレス空間が入出力ポートアクセスコマンドのアドレス空間よりも大きくてもよい。つまり、RAMのアドレス桁数が、入出力ポートアクセス用のアドレス桁数よりも多くてもよい。この場合には、エリア区分判定部に、入出力ポートアクセスコマンドで指定されたアドレスに対して、デフォルトの上位桁を加えた状態でRAMに出力する機能を持たせる必要がある。
In the present invention, it is preferable that the RAM address space and the address space that can be specified by the input / output port access command have the same size. In this way, the address specified by the input / output port access command can be used as it is for accessing the RAM.
However, this is not an essential requirement, and the RAM address space may be larger than the input / output port access command address space. That is, the number of RAM address digits may be larger than the number of input / output port access address digits. In this case, it is necessary for the area classification determination unit to have a function of outputting to the RAM with the default upper digit added to the address specified by the input / output port access command.
入出力ポートで指定されるアドレス値のうち、RAMに割り当てられる領域(以下、「疑似RAM領域」と呼ぶこともある)は種々の設定が可能であるが、先頭アドレスを含む所定範囲を割り当てることが好ましい。この時、エリア区分判定部は、先頭アドレスから所定範囲内のアドレスが指定されている時に、アクセス先をRAMと判断し、その他の場合には入出力ポートと判断することになる。
遊技機では、ワークとして使用するRAM領域を先頭アドレスから空き領域(未使用領域)を設けることなく連続して設定することによって、不正防止を図っている。このため、上述の態様では、疑似RAM領域をRAM領域の先頭アドレスから設けることによって、疑似RAM領域をワークとして無駄なく活用することが可能となる。
Of the address values specified by the input / output port, the area assigned to the RAM (hereinafter sometimes referred to as “pseudo RAM area”) can be set in various ways, but a predetermined range including the head address is assigned. Is preferred. At this time, the area classification determination unit determines that the access destination is the RAM when an address within a predetermined range from the head address is specified, and determines the input / output port in other cases.
In gaming machines, fraud prevention is achieved by continuously setting RAM areas used as work without providing empty areas (unused areas) from the top address. For this reason, in the above-described aspect, by providing the pseudo RAM area from the start address of the RAM area, the pseudo RAM area can be used as a work without waste.
エリア区分判定部がアクセス先の判定に使用するエリア区分データは、ハードウェア的に組み込むようにしてもよいし、ソフトウェア的に設定可能な構成としてもよい。後者の例では、エリア区分判定部に、エリア区分データを記憶するためのエリア区分データ記憶部を設け、CPUが起動時に、エリア区分データをエリア区分データ記憶部に設定するようにすればよい。
エリア区分データとしては、例えば、疑似RAM領域の境界アドレスを用いることができる。例えば、境界の先頭アドレス、最終アドレスを用いてもよい。また、先頭アドレスと、疑似RAM領域の容量を用いても良い。疑似RAM領域が先頭アドレスから開始することが既知の場合には、最終アドレスまたは疑似RAM領域の容量のみをエリア区分データとして用いることもできる。
エリア区分データをソフトウェア的に設定可能としておけば、機種や処理内容に応じて、比較的容易に最適サイズで疑似RAM領域を設けることができる利点がある。
The area classification data used by the area classification determination unit to determine the access destination may be incorporated in hardware or may be configured in software. In the latter example, the area division determination unit may be provided with an area division data storage unit for storing area division data, and the CPU may set the area division data in the area division data storage unit when the CPU is activated.
As the area division data, for example, the boundary address of the pseudo RAM area can be used. For example, the boundary start address and end address may be used. Also, the start address and the capacity of the pseudo RAM area may be used. If it is known that the pseudo RAM area starts from the top address, only the final address or the capacity of the pseudo RAM area can be used as the area division data.
If the area division data can be set by software, there is an advantage that the pseudo RAM area can be provided with an optimum size relatively easily according to the model and processing contents.
本発明において、メモリエリアデコード部を設ける場合には、更に、上位所定桁に基づいて、入出力ポートをアクティブにする入出力ポートセレクト信号を出力可能としてもよい。入出力ポートセレクト信号は、入出力ポートに伝達される。
こうすることによって、メモリアクセスコマンドによって入出力ポートからの信号授受が可能となる。入出力ポートの一部または全部を、メモリアクセスコマンドでアクセスするものとすれば、その分、入出力ポートアクセスコマンドによってアクセス可能となる疑似RAM領域を増やすことができる。入出力ポート全部をメモリアクセスコマンドでアクセスするものとすれば、入出力ポートアクセスコマンドによって指定可能な全アドレス空間を疑似RAM領域とすることが可能となる。この態様によれば、プログラムサイズの削減効果上、最も効果的な疑似RAM領域のサイズを、柔軟に設定することが可能となるのである。
In the present invention, when the memory area decoding unit is provided, an input / output port select signal for activating the input / output port may be output based on the upper predetermined digit. The input / output port select signal is transmitted to the input / output port.
By doing so, signals can be exchanged from the input / output port by the memory access command. If a part or all of the input / output ports are accessed by the memory access command, the pseudo RAM area that can be accessed by the input / output port access command can be increased accordingly. If all the input / output ports are accessed by the memory access command, the entire address space that can be specified by the input / output port access command can be set as the pseudo RAM area. According to this aspect, it is possible to flexibly set the most effective size of the pseudo RAM area for the effect of reducing the program size.
本発明において、入出力ポートからは種々の信号を入出力可能である。遊技機の主制御装置に接続可能な信号線の数には物理的な制約があるため、シリアル形式でデータを入出力可能なポートを設けておくことが好ましい。
例えば、第1のアドレス値でアクセスされ主制御装置が外部から受信したデータを一時的に蓄積しておくためのデータ受信バッファと、第2のアドレス値でアクセスされ主制御装置から外部へ送信すべきデータを一時的に蓄積しておくためのデータ送信バッファとを入出力ポートに設けておく。こうすることによって、主制御装置と、データ受信バッファ、データ送信バッファとの間では、通常のデータバスを利用してパラレルでデータの授受が可能となる。
そして、入出力ポートには、更に、シリアルパラレル(SP)変換部をデータ受信バッファに接続し、パラレルシリアル(PS)変換部をデータ送信バッファに接続しておけばよい。SP変換部は、外部からシリアル形式で受信したデータをパラレル形式に変換して、データ受信バッファに蓄積する。PS変換部は、データ送信バッファに蓄積されたデータを、パラレル形式からシリアル形式に変換して、外部に出力する。これらの変換部を有することによって、外部との信号授受をシリアル形式で行うことが可能となる。
In the present invention, various signals can be input / output from the input / output port. Since the number of signal lines that can be connected to the main control device of the gaming machine is physically limited, it is preferable to provide a port that can input and output data in a serial format.
For example, a data receiving buffer for temporarily storing data received from the outside by the main control unit accessed by the first address value, and transmitted from the main control unit to the outside accessed by the second address value A data transmission buffer for temporarily storing data to be stored is provided at the input / output port. In this way, data can be exchanged in parallel between the main control unit and the data reception buffer and data transmission buffer using a normal data bus.
The input / output port may be further connected to a serial / parallel (SP) conversion unit to the data reception buffer and to a parallel / serial (PS) conversion unit to the data transmission buffer. The SP conversion unit converts data received from the outside in a serial format into a parallel format and stores the data in a data reception buffer. The PS conversion unit converts the data stored in the data transmission buffer from a parallel format to a serial format and outputs the converted data to the outside. By having these conversion units, it is possible to exchange signals with the outside in a serial format.
上述の態様では、データ受信バッファの第1アドレス値とデータ送信バッファの第2アドレスを共通としても良いし、異ならせても良い。共通のアドレスとした場合には、リード/ライト信号によって、データ受信バッファと送信バッファとを切り換えるようにすればよい。異なるアドレスとした場合には、リード/ライト信号を用いるまでなく、データ受信バッファと送信バッファとを切り換え可能である。
アドレスが共通か否かに依らず、上述の態様によれば、データ受信バッファとデータ送信バッファを使い分けることが可能となり、単一のバッファに受信データと送信データが混在するといった事態を回避できるため、シリアル形式でのデータ授受を円滑に行うことができる。
もっとも、データ受信バッファ、データ送信バッファは、必ずしも送受信1回分のデータを蓄積可能なものである必要はなく、複数回分のデータを蓄積可能としてもよい。この場合には、FIFO(First In First Out)型とすることが好ましい。
In the above-described aspect, the first address value of the data reception buffer and the second address of the data transmission buffer may be made common or different. When a common address is used, the data reception buffer and the transmission buffer may be switched by a read / write signal. When different addresses are used, the data reception buffer and the transmission buffer can be switched without using read / write signals.
Regardless of whether the addresses are common or not, according to the above-described aspect, the data reception buffer and the data transmission buffer can be used properly, and a situation where reception data and transmission data are mixed in a single buffer can be avoided. Data transfer in serial format can be performed smoothly.
However, the data reception buffer and the data transmission buffer do not necessarily need to be able to store data for one transmission / reception, and may store data for a plurality of times. In this case, a FIFO (First In First Out) type is preferable.
本発明において、上述の特徴は、必ずしも全てが備えられている必要はなく、適宜、一部を省略したり、組み合わせたりしても良い。上述の特徴は、主制御装置のみならず、払出制御装置に適用することも可能である。   In the present invention, the above-described features are not necessarily all provided, and some of them may be omitted or combined as appropriate. The above-described features can be applied not only to the main control device but also to the payout control device.
本発明の実施例について以下の順序で説明する。
A.パチンコ機の全体構造:
B.制御用ハードウェア構成:
C.メイン制御基板110の回路構成:
D.払出制御基板210の回路構成:
E.遊技の進行制御処理:
E1.主制御側電源投入時処理:
E2.主制御側タイマ割り込み処理:
F.サブ統合側リセット処理:
G.払出制御基板の各種制御処理:
G1.払出制御側電源投入時処理:
G2.主要動作設定処理:
H.効果:
I.変形例:
I1.回路構成の変形例(1):
I2.回路構成の変形例(2):
Embodiments of the present invention will be described in the following order.
A. Overall structure of pachinko machine:
B. Control hardware configuration:
C. Circuit configuration of main control board 110:
D. Circuit configuration of the dispensing control board 210:
E. Game progress control process:
E1. Main control side power-on processing:
E2. Main control timer interrupt processing:
F. Sub integration side reset processing:
G. Various control processing of the payout control board:
G1. Discharge control side power-on processing:
G2. Main operation setting process:
H. effect:
I. Variations:
I1. Circuit configuration modification (1):
I2. Circuit configuration modification (2):
A.パチンコ機の全体構造:
図1はパチンコ機1の全体構成を示す斜視図である。外枠2、本体枠3、扉枠5をそれぞれ開放した状態を示している。
外枠2は、島(図示しない)に設置されるアルミニウム合金製の矩形枠である。外枠2の下方前方には下部前面カバー板6が取り付けられている。
本体枠3は遊技盤4を装着するための枠であり、外枠2に対し開閉自在に軸支されている。
図示を省略したが、遊技盤4の表面には、種々の入賞口や役物が設けられている。パチンコ機1が、第1種または複合機と呼ばれる機種の場合、始動入賞口と呼ばれる入賞口に遊技球が入賞すると、乱数を用いた電子的な抽選が行われる。抽選の結果、大当たりとなると、遊技盤4に設けられた大入賞口が所定期間、所定回数、開閉し、賞球の払出を受けやすい有利な遊技状態(以下、「大当たり遊技」という)に移行する。パチンコ機1が、第2種または複合機の場合には、遊技球の動きによって機械的に抽選の当落を決定する機構が備えられている。この場合でも、大当たりが発生すると、機種に応じた大当たり遊技に移行する。
扉枠5は、遊技盤4前面を覆うガラス板50等を備えており、本体枠3に開閉自在に軸支されている。扉枠5の上方には、スピーカ29が取り付けられており、下方には遊技球を発射するためのハンドル8が設けられている。遊技者がハンドル8を操作すると、遊技球は、本体枠3に取り付けられた発射レール9を通じて、遊技盤4の遊技領域内に打ち込まれる。
A. Overall structure of pachinko machine:
FIG. 1 is a perspective view showing the overall configuration of the pachinko machine 1. The outer frame 2, the main body frame 3, and the door frame 5 are shown open.
The outer frame 2 is an aluminum alloy rectangular frame installed on an island (not shown). A lower front cover plate 6 is attached to the lower front side of the outer frame 2.
The main body frame 3 is a frame for mounting the game board 4 and is pivotally supported so as to be openable and closable with respect to the outer frame 2.
Although not shown in the drawing, various winning holes and prizes are provided on the surface of the game board 4. When the pachinko machine 1 is a type called a first type or a multi-function machine, an electronic lottery using random numbers is performed when a game ball wins a winning opening called a start winning opening. As a result of the lottery, the big winning opening provided on the game board 4 opens and closes a predetermined number of times for a predetermined period and shifts to an advantageous gaming state (hereinafter referred to as a “hit game”) that is easy to receive a prize ball. To do. In the case where the pachinko machine 1 is the second type or a multi-function machine, a mechanism for mechanically determining the winning of the lottery by the movement of the game ball is provided. Even in this case, when a jackpot occurs, the game shifts to a jackpot game corresponding to the model.
The door frame 5 includes a glass plate 50 and the like covering the front surface of the game board 4 and is pivotally supported by the main body frame 3 so as to be freely opened and closed. A speaker 29 is attached above the door frame 5, and a handle 8 for launching a game ball is provided below the door frame 5. When the player operates the handle 8, the game ball is driven into the game area of the game board 4 through the launch rail 9 attached to the main body frame 3.
図2はパチンコ機1の背面斜視図である。本体枠3の背面に取り付けられたカバー7を開き、遊技盤4を取り外した状態を示した。
本体枠3の背面には、賞球を払い出すための払出機構が設けられている。遊技球は、賞球タンク27に貯留されており、タンクレール26、球通路25を流下し、賞球払出装置20によって払い出される。
パチンコ機1での遊技は、遊技制御基板ボックス100に収納されたメイン制御基板によって制御される。賞球の払出しは、遊技制御基板ボックス100の下側に配置された払出制御基板ボックス200内の払出制御基板によって制御される。
FIG. 2 is a rear perspective view of the pachinko machine 1. The state where the cover 7 attached to the back of the main body frame 3 is opened and the game board 4 is removed is shown.
On the back surface of the main body frame 3, a payout mechanism for paying out prize balls is provided. The game balls are stored in the prize ball tank 27, flow down the tank rail 26 and the ball passage 25, and are paid out by the prize ball payout device 20.
A game in the pachinko machine 1 is controlled by a main control board housed in the game control board box 100. The payout of the winning ball is controlled by a payout control board in a payout control board box 200 arranged on the lower side of the game control board box 100.
図3はパチンコ機1の分解斜視図である。
本体枠3には、遊技盤4、カバー7の他、下部に打球発射装置10が取り付けられる。打球発射装置10は、ハンドル8の操作に応じて遊技球を発射する装置である。
図示する通り、メイン制御基板を収納した遊技制御基板ボックス100は、遊技盤4に取り付けられている。また、遊技制御基板ボックス100に重なるようにして、その奥には、表示、ランプ点灯、音声出力などの演出制御を行うサブ制御基板を収納した演出制御基板ボックスが取り付けられている。払出制御基板ボックス200およびその他の中継基板等を収納した基板ユニット200Uは、遊技盤4ではなく、本体枠3の下部に取り付けられる。
各基板ボックス間は、ハーネスおよびコネクタによって接続されている。
FIG. 3 is an exploded perspective view of the pachinko machine 1.
In addition to the game board 4 and the cover 7, a ball hitting device 10 is attached to the lower part of the main body frame 3. The hit ball launching device 10 is a device that launches a game ball in response to an operation of the handle 8.
As shown in the figure, a game control board box 100 containing a main control board is attached to the game board 4. In addition, an effect control board box containing a sub control board for effect control such as display, lamp lighting, and sound output is attached to the back of the game control board box 100 so as to overlap. The board unit 200U storing the payout control board box 200 and other relay boards is attached not to the game board 4 but to the lower part of the main body frame 3.
Each board box is connected by a harness and a connector.
B.制御用ハードウェア構成:
図4はパチンコ機1の制御用ハードウェア構成を示すブロック図である。パチンコ機1は、メイン制御基板110、払出制御基板210、サブ制御基板310、装飾図柄制御基板350などの各制御基板の分散処理によって制御される。メイン制御基板110、払出制御基板210、サブ制御基板310は、それぞれ内部にCPU、RAM、ROMなどを備えたマイクロコンピュータとして構成されており、ROMに記録されたプログラムに従って種々の制御処理を実現する。メイン制御基板110、払出制御基板210の回路構成は後述する。
本実施例では、サブ制御基板310と装飾図柄制御基板350とは別基板として構成しているが、両者を統合した基板としてもよい。この場合、サブ制御基板310の機能と装飾図柄制御基板350の機能を、複数のCPUの分散処理で実現してもよいし、単独のCPUで実現する構成としてもよい。
B. Control hardware configuration:
FIG. 4 is a block diagram illustrating a control hardware configuration of the pachinko machine 1. The pachinko machine 1 is controlled by distributed processing of each control board such as the main control board 110, the payout control board 210, the sub control board 310, and the decorative design control board 350. The main control board 110, the payout control board 210, and the sub-control board 310 are each configured as a microcomputer having a CPU, RAM, ROM, and the like, and implement various control processes according to programs recorded in the ROM. . Circuit configurations of the main control board 110 and the payout control board 210 will be described later.
In this embodiment, the sub-control board 310 and the decorative design control board 350 are configured as separate boards, but may be a board in which both are integrated. In this case, the function of the sub control board 310 and the function of the decorative design control board 350 may be realized by distributed processing of a plurality of CPUs, or may be realized by a single CPU.
実施例のパチンコ機1では、種々の不正を防止するため、メイン制御基板110への外部からの入力が制限されている。メイン制御基板110とサブ制御基板310とは単方向のパラレル電気信号で接続されており、メイン制御基板110と払出制御基板210とは、制御処理の必要上、双方向シリアル電気信号で接続されている。
払出制御基板210、サブ制御基板310は、それぞれメイン制御基板110からのコマンドに応じて動作する。装飾図柄制御基板350は、サブ制御基板310からのコマンドに応じて動作する。
パチンコ機1には、メイン制御基板110が直接に制御する機構もある。図中には、メイン制御基板110が制御する装置の一例として、大当たり遊技において、大入賞口を駆動するための大入賞口ソレノイド43、および特別図柄表示装置41を例示した。特別図柄表示装置41とは、遊技中にメイン制御基板110が行った抽選の結果を、所定数のLEDの点灯状態で表示する装置である。
メイン制御基板110は、この他にも、普通図柄表示装置、特別図柄保留ランプ、普通図柄保留ランプ、大当り種類表示ランプ、状態表示ランプなどの表示を制御することができる。
また、メイン制御基板110には、遊技中の動作を制御するため、種々のセンサからの検出信号が入力される。図中には一例として入賞検出器42からの入力を例示した。入賞検出器42とは、始動入賞口への入賞を検出するためのセンサである。メイン制御基板110は、入賞検出器42からの信号に応じて、先に説明した抽選を行い、大当り遊技を実行することができる。メイン制御基板110には、他にも種々の入力がなされているが、ここでは説明を省略する。
In the pachinko machine 1 of the embodiment, input from the outside to the main control board 110 is restricted in order to prevent various frauds. The main control board 110 and the sub control board 310 are connected by a unidirectional parallel electric signal, and the main control board 110 and the payout control board 210 are connected by a bi-directional serial electric signal for the necessity of control processing. Yes.
The payout control board 210 and the sub control board 310 operate in accordance with commands from the main control board 110, respectively. The decorative design control board 350 operates in response to a command from the sub control board 310.
The pachinko machine 1 also has a mechanism that is directly controlled by the main control board 110. In the figure, as an example of a device controlled by the main control board 110, a big winning opening solenoid 43 for driving the big winning opening and a special symbol display device 41 in the jackpot game are illustrated. The special symbol display device 41 is a device that displays the result of a lottery performed by the main control board 110 during a game in a lighting state of a predetermined number of LEDs.
In addition to this, the main control board 110 can control displays such as a normal symbol display device, a special symbol hold lamp, a normal symbol hold lamp, a jackpot type display lamp, and a status display lamp.
In addition, detection signals from various sensors are input to the main control board 110 in order to control the operation during the game. In the figure, the input from the winning detector 42 is illustrated as an example. The winning detector 42 is a sensor for detecting a winning at the start winning opening. The main control board 110 can execute the jackpot game by performing the lottery described above in accordance with the signal from the winning detector 42. Various other inputs are made to the main control board 110, but the description is omitted here.
遊技時におけるその他の制御は、払出制御基板210、サブ制御基板310を介して行われる。
払出制御基板210は、遊技中の遊技球の発射および払い出しを次の手順で制御する。
遊技球の発射は、直接的には発射制御基板47によって制御される。即ち、遊技者が、ハンドル8を操作すると、発射制御基板47は操作に応じて発射モータ49を制御し、遊技球を発射する。遊技球の発射は、タッチ検出部48によって、ハンドル8に遊技者が触れていることが検出されている状況下でのみ行われる。払出制御基板210は、発射制御基板47に対して、発射可否の制御信号を送出することで、間接的に球の発射を制御する。
Other controls during the game are performed via the payout control board 210 and the sub-control board 310.
The payout control board 210 controls the launch and payout of the game ball being played in the following procedure.
The launch of the game ball is directly controlled by the launch control board 47. That is, when the player operates the handle 8, the launch control board 47 controls the launch motor 49 according to the operation to launch a game ball. The game ball is fired only under a situation where the touch detector 48 detects that the player is touching the handle 8. The payout control board 210 indirectly controls the launch of the sphere by sending a launch control signal to the launch control board 47.
遊技中に入賞した旨のコマンドをメイン制御基板110から受信すると、払出制御基板210は、賞球払出装置20内の払出モータ21を制御し、払出球検出器22によって球数をカウントしながら規定数の球を払い出す。払出モータ21の動作は、モータ駆動センサ23によって監視されており、球ガミ、球切れなどの異常が検出された場合、払出制御基板210は、表示部4aにエラーコードを表示する。エラー表示された時には、係員が異常を除去した後、操作スイッチ4bを操作することで復旧させることができる。   When a command indicating that a prize is won during the game is received from the main control board 110, the payout control board 210 controls the payout motor 21 in the prize ball payout device 20, and regulates while counting the number of balls by the payout ball detector 22. Pay out a number of balls. The operation of the payout motor 21 is monitored by the motor drive sensor 23. When an abnormality such as a ball bit or a ball break is detected, the payout control board 210 displays an error code on the display unit 4a. When an error is displayed, it can be recovered by operating the operation switch 4b after the attendant has removed the abnormality.
サブ制御基板310は、遊技中における音声、表示、ランプ点灯などの演出を制御する。サブ制御基板310は、これらの制御を実行するためのCPU、RAM、ROMを備えたマイクロコンピュータとして構成されている。これらの演出は、通常時、入賞時、大当たり時など、遊技中のステータスに応じて変化する。メイン制御基板110から、各ステータスに応じた演出用のコマンドが送信されると、サブ制御基板310は、各コマンドに対応したプログラムを起動して、メイン制御基板110から指示された演出を実現する。
音声およびランプ点灯はサブ制御基板310が直接制御するが、LCD16の表示については、装飾図柄制御基板350を介して制御する。装飾図柄制御基板350の構成は後述する。
The sub control board 310 controls effects such as voice, display, and lamp lighting during the game. The sub-control board 310 is configured as a microcomputer including a CPU, RAM, and ROM for executing these controls. These effects vary according to the status during the game, such as during normal times, when winning a prize, or when winning a big hit. When an effect command corresponding to each status is transmitted from the main control board 110, the sub control board 310 activates a program corresponding to each command to realize the effect instructed from the main control board 110. .
Sound and lamp lighting are directly controlled by the sub-control board 310, but the display on the LCD 16 is controlled via the decorative design control board 350. The configuration of the decorative design control board 350 will be described later.
サブ制御基板310の制御対象となるランプには、遊技盤面に設けられたパネル装飾ランプ12と、枠に設けられた枠装飾ランプ31がある。サブ制御基板310は、ランプ中継基板32、34を介して、パネル装飾ランプ12および枠装飾ランプ31と接続されており、各ランプを個別に点滅させることができる。
図示を省略したが、スピーカ29を制御するため、サブ制御基板310には、音源ICおよびアンプが備えられている。CPUが、スピーカ29から出力する音声を決めて音声出力コマンドを出力すると、音源ICが予め用意された音源データから指定されたものを再生し、アンプで増幅してスピーカ29から出力する。
The lamps to be controlled by the sub-control board 310 include the panel decoration lamp 12 provided on the game board surface and the frame decoration lamp 31 provided on the frame. The sub-control board 310 is connected to the panel decoration lamp 12 and the frame decoration lamp 31 via the lamp relay boards 32 and 34, and can blink each lamp individually.
Although not shown, the sub-control board 310 includes a sound source IC and an amplifier in order to control the speaker 29. When the CPU determines the sound to be output from the speaker 29 and outputs a sound output command, the sound source IC reproduces the specified sound source data prepared in advance, amplifies it with an amplifier, and outputs it from the speaker 29.
また、サブ制御基板310は、遊技中の演出の他、エラー時、不正行為その他の異常が生じた時には、警報音を出力したり、ランプを警告用に点灯したりして、異常発生を報知する。メイン制御基板110のRAMクリアスイッチが操作された時にも、同様に報知音が出力される。
警報音には、例えば、遊技中の効果音とは明らかに異なるブザー音を用いることができる。警告用のランプ点灯としては、例えば、遊技盤の周囲全体を赤く点滅させるなど、遊技中とは明らかに異なる態様での点灯・点滅をさせることができる。
In addition to the effects during the game, the sub-control board 310 outputs an alarm sound or turns on a lamp for warning when an error, an illegal act or other abnormality occurs, and notifies the occurrence of the abnormality. To do. When the RAM clear switch on the main control board 110 is operated, a notification sound is output in the same manner.
As the alarm sound, for example, a buzzer sound that is clearly different from the sound effect during the game can be used. As the warning lamp lighting, for example, lighting and blinking can be performed in a mode clearly different from that during the game, for example, the entire periphery of the game board blinks red.
図5は装飾図柄制御基板350の回路構成を示す説明図である。装飾図柄制御基板350は、サブ制御基板310から受けた表示コマンドに応じて、LCD16に画面を表示するための表示データを出力する。表示データは、LCD16にマトリックス状に備えられたR,G,Bの各画素の表示階調値を示すデータである。   FIG. 5 is an explanatory diagram showing a circuit configuration of the decorative design control board 350. The decorative design control board 350 outputs display data for displaying a screen on the LCD 16 in accordance with the display command received from the sub-control board 310. The display data is data indicating display gradation values of the R, G, and B pixels provided on the LCD 16 in a matrix.
装飾図柄制御基板350には表示データを生成する機能を実現するために、図示する種々の回路が用意されている。
装飾図柄制御基板350には、まず、表示データの生成を制御するためのマイクロコンピュータとしてCPU351、RAM352、ROM353が備えられている。
ROM353には、表示データを生成するための表示プログラム、表示コマンドに対し表示すべき画面、表示の時間、表示の順序を規定するスケジューラ、LCD16の各画面構成を規定する画面データが記憶されている。画面データの内容については後述するが、この段階では、表示パネルの画素に対応したデータとなっている訳ではない。
CPU351は、ROM353を参照して、表示コマンドに応じた画面データを抽出し、描画コマンドとしてVDP(Video Display Processor)355に出力する。
The decorative design control board 350 is provided with various circuits shown in order to realize a function of generating display data.
First, the decorative design control board 350 is provided with a CPU 351, a RAM 352, and a ROM 353 as microcomputers for controlling the generation of display data.
The ROM 353 stores a display program for generating display data, a screen to be displayed in response to a display command, a scheduler for defining a display time, a display order, and screen data for defining each screen configuration of the LCD 16. . The contents of the screen data will be described later, but at this stage, the data does not correspond to the pixels of the display panel.
The CPU 351 refers to the ROM 353, extracts screen data corresponding to the display command, and outputs it to a VDP (Video Display Processor) 355 as a drawing command.
キャラROM356は、スプライトデータ、即ち画面に表示されるスプライトをビットマップで表したデータを格納している。
スプライトとは、LCD16の画面にまとまった単位として表示されるイメージを意味する。例えば、画面上に種々の人物を表示させる場合には、それぞれの人物を描くためのデータを「スプライト」と呼ぶ。複数の人物を表示させるためには、複数のスプライトを用いることになる。人物のみならず背景画像を構成する家、山、道路などをそれぞれスプライトとすることもできる。また、背景画像全体を一つのスプライトとしてもよい。本実施例では、上述の画面データによって、これらの各スプライトの画面上の配置を決め、スプライト同士が重なる場合の上下関係を決めることで、種々の表示内容を規定している。
本実施例では、データを扱う便宜上、各スプライトは縦横それぞれ64ピクセルの矩形領域を複数組み合わせて構成した。この矩形領域を描くためのデータを「キャラクター」と呼ぶ。小さなスプライトの場合は、一つのキャラクターで表現することができるし、人物など比較的大きいスプライトの場合には、例えば、横2×縦3などで配置した合計6個のキャラクターで表現することができる。背景画像のように更に大きいスプライトであれば、更に多数のキャラクターを用いて表現することができる。キャラクターの数および配置は、スプライトごとに任意に指定可能である。
The character ROM 356 stores sprite data, that is, data representing a sprite displayed on the screen as a bitmap.
A sprite means an image displayed as a unit on the screen of the LCD 16. For example, when various persons are displayed on the screen, data for drawing each person is referred to as “sprite”. In order to display a plurality of persons, a plurality of sprites are used. Not only a person but also a house, a mountain, a road and the like constituting a background image can be used as sprites. The entire background image may be a single sprite. In the present embodiment, various display contents are defined by determining the arrangement of each sprite on the screen based on the above-described screen data and determining the vertical relationship when the sprites overlap each other.
In the present embodiment, for the convenience of handling data, each sprite is configured by combining a plurality of rectangular areas of 64 pixels in length and width. Data for drawing this rectangular area is called a “character”. In the case of a small sprite, it can be expressed by one character, and in the case of a relatively large sprite such as a person, for example, it can be expressed by a total of 6 characters arranged in a horizontal 2 × vertical 3, etc. . If the sprite is larger than the background image, it can be expressed using a larger number of characters. The number and arrangement of characters can be arbitrarily specified for each sprite.
上述の通り、動画を構成する静止画データを格納するため、キャラROM356は膨大な記憶容量を要する。本実施例では、かかる要求に応えるため、キャラROM356としてNAND型フラッシュメモリ356Nを採用した。NAND型フラッシュメモリ356Nは、周知の通り、NOR型フラッシュメモリよりも、集積度を高め容量を大きくするのに適しているとともに、ブロック単位での高速での読み出しが可能という利点がある。キャラROM356は、後述する通り、VDP355が表示データを生成する際に、何度もアクセスするメモリであるため、NAND型フラッシュメモリ356Nの大容量かつブロック単位での高速読み出し可能という特性がキャラROM356としての使用に適しているのである。   As described above, the character ROM 356 requires an enormous storage capacity in order to store still image data constituting a moving image. In the present embodiment, a NAND flash memory 356N is used as the character ROM 356 in order to meet such a demand. As is well known, the NAND flash memory 356N is more suitable for increasing the degree of integration and increasing the capacity than the NOR flash memory, and has an advantage that reading at a high speed in units of blocks is possible. As will be described later, the character ROM 356 is a memory that is accessed many times when the VDP 355 generates display data. Therefore, the character ROM 356 has the characteristic that the NAND flash memory 356N has a large capacity and can be read at high speed in blocks. It is suitable for use.
もっとも、NAND型フラッシュメモリ356Nには、メモリとしての機能が不全なブロック、いわゆるバッドブロックが少なからず存在するという短所がある。かかるバッドブロックは、使用中にも新たに生じることもある。こうした弊害に対応するため、本実施例では、NAND型フラッシュメモリ356Nのコントローラ356CをキャラROM356内に設けた。コントローラ356Cは、キャラROM356の論理アドレスと、NAND型フラッシュメモリ356Nの物理アドレスとを相互に変換する機能を奏する回路である。つまり、コントローラ356Cは、NAND型フラッシュメモリ356Nのブロックのうちバッドブロックを除いた使用可能なブロックと、上述の論理アドレスとの対応関係を表す管理テーブルを保持しており、この管理テーブルに基づいて、論理アドレスと物理アドレスとの変換を行うのである。従って、例えば、VDP355が論理アドレスで、キャラROM356に所定のスプライトデータを要求すれば、コントローラ356Cは、管理テーブルに基づいて、論理アドレスを物理アドレスに変換し、NAND型フラッシュメモリ356Nから要求されたデータを読み出すことができる。
本実施例では、このように、NAND型フラッシュメモリ356Nとコントローラ356Cとを併用することによって、大容量かつブロック単位での高速読み出し可能なキャラROM356を構成したが、キャラROM356は、NOR型フラッシュメモリを用いて構成することとも可能である。
However, the NAND flash memory 356N has a disadvantage that there are not a few blocks that have a defective function as a memory, that is, so-called bad blocks. Such bad blocks may be newly generated even during use. In order to cope with such an adverse effect, in this embodiment, the controller 356C of the NAND flash memory 356N is provided in the character ROM 356. The controller 356C is a circuit that performs a function of mutually converting the logical address of the character ROM 356 and the physical address of the NAND flash memory 356N. That is, the controller 356C holds a management table that represents the correspondence between the usable blocks excluding the bad block in the NAND flash memory 356N and the above-described logical address, and based on this management table, The logical address and the physical address are converted. Therefore, for example, if the VDP 355 is a logical address and the character ROM 356 requests predetermined sprite data, the controller 356C converts the logical address to a physical address based on the management table, and is requested from the NAND flash memory 356N. Data can be read out.
In this embodiment, the NAND flash memory 356N and the controller 356C are used in combination as described above to configure the character ROM 356 having a large capacity and capable of high-speed reading in units of blocks. The character ROM 356 is a NOR flash memory. It is also possible to configure using
VDP355は、CPU351から受け取った画面データに基づいて、表示すべきスプライトデータをキャラROM356から抽出し、表示データ、即ち表示すべき画像をビットマップ展開したデータを生成して、パネルインタフェース357に出力する。この処理は、16msec周期で行われる。LCD16への表示データの出力も同様である。VDP355は、表示データと併せて、この周期に適合した同期信号も出力しており、この同期信号は、LCD16の駆動にそのまま利用される。   Based on the screen data received from the CPU 351, the VDP 355 extracts sprite data to be displayed from the character ROM 356, generates display data, that is, data obtained by bitmap-expanding the image to be displayed, and outputs the generated data to the panel interface 357. . This process is performed at a cycle of 16 msec. The same applies to the display data output to the LCD 16. The VDP 355 also outputs a synchronization signal adapted to this cycle together with the display data, and this synchronization signal is used as it is for driving the LCD 16.
フレームメモリ358は表示データを格納するためのバッファであり、フィールド358[0]、358[1]という2つの領域に分けられている。これらのフィールドは、ダブルバッファとして機能する。例えば、VDP355によって新規に生成された表示データをフィールド358[0]に書き込んでいる間には、フィールド358[1]から既に格納済みの表示データが読み出され、LCD16に出力される。フィールド358[0]への書き込みが完了すると、パネルインタフェース357は、各フィールドの書き込み/読み出しのモードを切り替え、フィールド358[0]から表側データをLCD16に出力しつつ、新規に生成された表示データをフィールド358[1]に書き込む。この切り換えは、CPU351から出力されるフィールド信号に応じて行われる。
パネルインタフェース357は、フレームメモリ358への表示データの格納または読み出し時に、表示データのサイズを表示パネルの画素数に適合するよう拡大または縮小可能としてもよい。例えば、VDP355の描画能力がLCD16の解像度に不足する場合には、VDP355の描画能力内の低解像度で表示データを生成した上で、LCD16の解像度に適合するように、パネルインタフェース357で拡大処理を行えばよい。
The frame memory 358 is a buffer for storing display data, and is divided into two areas of fields 358 [0] and 358 [1]. These fields function as a double buffer. For example, while the display data newly generated by the VDP 355 is being written in the field 358 [0], the display data already stored is read from the field 358 [1] and output to the LCD 16. When the writing to the field 358 [0] is completed, the panel interface 357 switches the writing / reading mode of each field, outputs the front side data from the field 358 [0] to the LCD 16, and newly generated display data. Is written into field 358 [1]. This switching is performed according to a field signal output from the CPU 351.
The panel interface 357 may be capable of enlarging or reducing the size of the display data so as to match the number of pixels of the display panel when the display data is stored in or read from the frame memory 358. For example, when the drawing capability of the VDP 355 is insufficient for the resolution of the LCD 16, the display data is generated at a low resolution within the drawing capability of the VDP 355, and then the enlargement process is performed by the panel interface 357 so as to match the resolution of the LCD 16. Just do it.
C.メイン制御基板110の回路構成:
図6はメイン制御基板110の回路構成を示す説明図である。先に説明した通り、メイン制御基板110は、CPU111、RAM116、ROM114を備えるマイクロコンピュータとして構成されている。図中には、CPU111が、RAM116、ROM114にアクセスするための回路、および外部入出力(I/O)を行うための回路を示した。
本実施例では、CPU111には、セキュリティ機能が備えられている。また、遊技機の規格上、プログラム容量は3KB以下、データ容量は3KB以下という厳しい制限下で動作するよう構成されている。
本実施例の回路は、CPU111がRAM116にアクセスするために、ロード/ストアコマンドと呼ばれる通常のメモリ領域へのアクセス用のコマンドの他、イン/アウトコマンドというI/Oにアクセスするためのコマンドも使用可能な構成となっている。以下では、まず回路構成について概要を示した後、その動作について説明する。
C. Circuit configuration of main control board 110:
FIG. 6 is an explanatory diagram showing a circuit configuration of the main control board 110. As described above, the main control board 110 is configured as a microcomputer including a CPU 111, a RAM 116, and a ROM 114. In the figure, a circuit for the CPU 111 to access the RAM 116 and the ROM 114 and a circuit for performing external input / output (I / O) are shown.
In the present embodiment, the CPU 111 is provided with a security function. Further, according to the gaming machine standard, the program capacity is 3 KB or less and the data capacity is 3 KB or less.
In the circuit of this embodiment, in order for the CPU 111 to access the RAM 116, in addition to a command for accessing a normal memory area called a load / store command, a command for accessing an I / O called an in / out command is also provided. The configuration is usable. In the following, first, the outline of the circuit configuration will be shown, and then the operation will be described.
CPU111からは、バスバッファ112を介して図示する種々の信号が出力される。アドレスA15〜A0は16ビットの信号である。A15〜A8を上位アドレス、A7〜A0を下位アドレスと呼ぶこともある。データバスは、D7〜D0の8ビットである。RD/WRは読み書きの制御信号(以下、「リード・ライト」と呼ぶこともある)である。IOREQは、I/Oへのアクセスの際にアクティブとなる1ビットの信号であり、MREQはメモリへのアクセスの際にアクティブとなる1ビットの信号である。   The CPU 111 outputs various signals shown in the figure via the bus buffer 112. Addresses A15 to A0 are 16-bit signals. A15 to A8 may be referred to as an upper address, and A7 to A0 may be referred to as a lower address. The data bus has 8 bits D7 to D0. RD / WR is a read / write control signal (hereinafter also referred to as “read / write”). IOREQ is a 1-bit signal that becomes active when an I / O is accessed, and MREQ is a 1-bit signal that becomes active when a memory is accessed.
メモリエリアデコーダ113は、メモリへのアクセスを中継する回路である。メモリエリアデコーダ113からは、ROM114へのアクセスを可能とするためのチップセレクタ信号MCS2、RAM116へのアクセスを可能とするためのチップセレクタ信号MCS1が出力される。チップセレクタ信号MCS1は、選択部115を介してRAM116に入力される。   The memory area decoder 113 is a circuit that relays access to the memory. From the memory area decoder 113, a chip selector signal MCS2 for enabling access to the ROM 114 and a chip selector signal MCS1 for enabling access to the RAM 116 are output. The chip selector signal MCS1 is input to the RAM 116 via the selection unit 115.
エリア区分判定部120は、イン/アウトコマンドによって、RAM116へのアクセスを可能とするための回路である。エリア区分判定部120内には、イン/アウトコマンドがI/Oへのアクセスを意味しているのか、RAM116へのアクセスを意味しているのかを区分するための基準となるエリア区分データ121が格納されている。このデータは、予め固定値をハードウェア的に組み込んでおくようにしてもよいが、本実施例では、ROM114に記憶された基準値を読み込んで、起動時に設定するものとした。
エリア区分判定部120からは、I/Oデコーダ122をアクティブにするためのIOエリア識別信号、およびRAM116へのチップセレクタ信号MCS0が出力される。
The area classification determination unit 120 is a circuit for enabling access to the RAM 116 by in / out commands. In the area classification determination unit 120, area classification data 121 serving as a reference for classifying whether the in / out command means access to the I / O or the access to the RAM 116 is stored. Stored. For this data, a fixed value may be incorporated in advance by hardware, but in this embodiment, the reference value stored in the ROM 114 is read and set at the time of activation.
From the area division determination unit 120, an IO area identification signal for activating the I / O decoder 122 and a chip selector signal MCS0 to the RAM 116 are output.
チップセレクタ信号MCS0は、選択部115を介してRAM116に入力される。RAM116は、メモリエリアデコーダ113からのチップセレクタ信号MCS1、およびエリア区分判定部120からのチップセレクタ信号MCS0のいずれかがアクティブとなっていれば、アクセス可能である。従って、選択部115は、例えば、オアゲートによって構成することができる。   The chip selector signal MCS0 is input to the RAM 116 via the selection unit 115. The RAM 116 can be accessed if any one of the chip selector signal MCS1 from the memory area decoder 113 and the chip selector signal MCS0 from the area division determination unit 120 is active. Therefore, the selection unit 115 can be configured by an OR gate, for example.
IOデコーダ122は、IOエリア識別信号がアクティブとなっている時に稼働する。IOデコーダ122は、下位アドレスA7〜A0の値に応じて、アクセス先となるべきIOを指定するためのチップセレクタ信号IOCS1、IOCS2等を出力する。チップセレクタ信号は、下位アドレスA7〜A0のアドレス空間に相当する本数、出力可能である。   The IO decoder 122 operates when the IO area identification signal is active. The IO decoder 122 outputs chip selector signals IOCS1, IOCS2, and the like for designating the IO to be accessed according to the values of the lower addresses A7 to A0. The number of chip selector signals corresponding to the address space of the lower addresses A7 to A0 can be output.
図中には、I/Oポートの一つとして備えられているシリアルポートの構成を示した。チップセレクタ信号IOCS1、IOCS2は、パラレル入出力ポート123内に設けられた受信バッファ123r、送信バッファ123sに対応している。受信バッファ123r、送信バッファ123sの容量は、任意に設定可能であるが、本実施例では、データの入出力が可能なサイズとして32バイトの容量を確保した。これらのバッファは、いわゆるFIFO(First In First Out1)型である。
受信バッファ123rは、シリアル入出力制御部124内に構成されたSP(シリアル/パラレル)変換部124sに接続され、送信バッファ123sは、PS(パラレル/シリアル)変換部124pに接続されている。外部からシリアル入力する際には、データは、SP変換部124sによって8ビットのパラレルデータに変換され、受信バッファ123rに蓄積される。CPU111は、インコマンドによって、受信バッファ123rのデータを読み取ればよい。また、外部にシリアル出力する際には、CPU111は、アウトコマンドによって送信バッファ123sにデータを格納すればよい。このデータは8ビットのパラレルデータとしてPS変換部124pに伝達され、シリアルデータに変換されて、出力される。
In the figure, the configuration of a serial port provided as one of the I / O ports is shown. The chip selector signals IOCS1 and IOCS2 correspond to the reception buffer 123r and the transmission buffer 123s provided in the parallel input / output port 123. The capacities of the reception buffer 123r and the transmission buffer 123s can be arbitrarily set, but in this embodiment, a capacity of 32 bytes is secured as a data input / output size. These buffers are of the so-called FIFO (First In First Out 1) type.
The reception buffer 123r is connected to an SP (serial / parallel) conversion unit 124s configured in the serial input / output control unit 124, and the transmission buffer 123s is connected to a PS (parallel / serial) conversion unit 124p. When serially inputting from the outside, the data is converted into 8-bit parallel data by the SP conversion unit 124s and stored in the reception buffer 123r. The CPU 111 may read the data in the reception buffer 123r by an in command. Further, when serially outputting to the outside, the CPU 111 may store data in the transmission buffer 123s by an out command. This data is transmitted as 8-bit parallel data to the PS converter 124p, converted into serial data, and output.
図7はメイン制御基板110の動作を示す説明図である。先に説明した通り、本実施例では、CPU111は、RAM116に対して、ロード/ストアコマンドと、イン/アウトコマンドの双方を用いてアクセスすることが可能である。図7では、かかるアクセスを実現するため、ロードコマンド、インコマンドを例にとって、CPU111、メモリエリアデコーダ113、エリア区分判定部120、IOデコーダ122の機能をそれぞれ示した。   FIG. 7 is an explanatory diagram showing the operation of the main control board 110. As described above, in this embodiment, the CPU 111 can access the RAM 116 by using both a load / store command and an in / out command. In FIG. 7, the functions of the CPU 111, the memory area decoder 113, the area division determination unit 120, and the IO decoder 122 are illustrated by taking a load command and an in command as an example in order to realize such access.
CPU111が、LD(ロード)命令を出力したとする(処理S1)。メモリエリアに直接アクセス可能とするため、LD命令では、アドレスA15〜A0の全てをコマンド内で指定する必要がある。従って、図中に示す通り、このコマンドは、「LD、下位アドレス、上位アドレス」という3バイトで構成される。LDコマンド出力と併せて、MREQおよびRD信号がアクティブとなるが、図の煩雑化回避のため、図示を省略した。   It is assumed that the CPU 111 outputs an LD (load) instruction (processing S1). In order to allow direct access to the memory area, it is necessary to specify all addresses A15 to A0 in the command in the LD instruction. Therefore, as shown in the figure, this command is composed of 3 bytes “LD, lower address, upper address”. Along with the LD command output, the MREQ and RD signals become active, but the illustration is omitted to avoid complication of the figure.
メモリエリアデコーダ113は、アドレスに基づき、アクセス先が、ROM114かRAM116かを判定する(処理S2)。
ROM114へのアクセスが指定されている場合には、ROM114に対応するチップセレクタ信号MCS2をアクティブにする。この結果、ROM114内において、A12〜A0で指定された領域に格納されているデータが読み出される。
RAM116へのアクセスが指定されている場合には、RAM116に対応するチップセレクタ信号MCS1をアクティブにする。この結果、RAM116内において、下位アドレスで指定された領域に格納されているデータが読み出される。この場合、CPU111は、RAM116のメモリ領域(アドレス00H〜FFH)のうち任意の領域にアクセス可能である。RAM116のメモリ領域は設定により512バイトおよび256バイトに切り換えることが可能であるが、本実施例では、256バイトと設定されている場合を例にとって説明する。
Based on the address, the memory area decoder 113 determines whether the access destination is the ROM 114 or the RAM 116 (processing S2).
When access to the ROM 114 is designated, the chip selector signal MCS2 corresponding to the ROM 114 is activated. As a result, the data stored in the area designated by A12 to A0 in the ROM 114 is read.
When access to the RAM 116 is designated, the chip selector signal MCS1 corresponding to the RAM 116 is activated. As a result, the data stored in the area designated by the lower address in the RAM 116 is read. In this case, the CPU 111 can access any area of the memory area (address 00H to FFH) of the RAM 116. The memory area of the RAM 116 can be switched between 512 bytes and 256 bytes depending on the setting. In this embodiment, a case where 256 bytes are set will be described as an example.
次に、IN命令を出力したとする(処理S3)。IN命令では、アクセス可能なIOが下位アドレスで指定される256カ所に制限されているため、コマンドは図示する通り、「IN、下位アドレス」の2バイトで構成される。
エリア区分判定部120は、エリア区分データに基づいて、アクセス先が、RAMかIOかを判別する(処理S4)。
例えば、図中のRAM116内のハッチングの領域(00H〜**H)(以下、この領域を「疑似RAM領域」と呼ぶこともある)がIN命令でもアクセス可能な領域として設定されているとする。エリア区分判定部120は、下位アドレスA7〜A0が、「00H〜**H」に含まれる場合には、アクセス先は疑似RAM領域であると判断し、その他の場合にはIOであると判断する。
Next, it is assumed that an IN command is output (processing S3). In the IN instruction, the accessible IO is limited to 256 places designated by the lower address, so the command is composed of 2 bytes of “IN, lower address” as shown in the figure.
The area classification determination unit 120 determines whether the access destination is RAM or IO based on the area classification data (processing S4).
For example, a hatched area (00H to ** H) in the RAM 116 in the figure (hereinafter, this area may be referred to as a “pseudo RAM area”) is set as an area that can be accessed by an IN instruction. . If the lower addresses A7 to A0 are included in “00H to ** H”, the area classification determination unit 120 determines that the access destination is a pseudo-RAM area, and otherwise determines that it is an IO. To do.
アクセス先がRAM116と判断される場合には、エリア区分判定部120は、チップセレクタ信号MCS0をアクティブにする。この結果、RAM116内において、下位アドレスで指定された領域に格納されているデータが読み出される。
アクセス先がIOであると判断される場合には、エリア区分判定部120は、IOエリア識別信号をアクティブにする。この結果、IOデコーダ122が稼働し、下位アドレスA7〜A0に基づいてIO選択し、対応するチップセレクタ信号IOCS1、IOCS2等をアクティブにする(処理S5)。
When it is determined that the access destination is the RAM 116, the area division determination unit 120 activates the chip selector signal MCS0. As a result, the data stored in the area designated by the lower address in the RAM 116 is read.
When it is determined that the access destination is the IO, the area division determination unit 120 activates the IO area identification signal. As a result, the IO decoder 122 is activated, makes an IO selection based on the lower addresses A7 to A0, and activates the corresponding chip selector signals IOCS1, IOCS2 and the like (processing S5).
本実施例では、このように、RAM116内に設けられた疑似RAM領域には、ロード/ストアコマンド、イン/アウトコマンドの双方でアクセスすることが可能である。疑似RAM領域は、任意に設定可能である。IOへのアクセスに必要なアドレス空間を除き、全てを疑似RAM領域に割り当てても良い。疑似RAMは、上述の通り、イン/アウトコマンドでアクセスできる分、アクセス1回につき1バイトずつプログラム容量を削減することができる。
疑似RAM領域へのアクセスには、下位アドレスA7〜A0をそのまま利用することができる点で、疑似RAM領域は、RAM116の先頭アドレスから設定することが好ましい。
In this embodiment, the pseudo RAM area provided in the RAM 116 can be accessed by both the load / store command and the in / out command. The pseudo RAM area can be arbitrarily set. All may be allocated to the pseudo-RAM area except for the address space necessary for accessing the IO. As described above, the pseudo RAM can reduce the program capacity by 1 byte for each access because of the access by the in / out command.
The pseudo RAM area is preferably set from the head address of the RAM 116 in that the lower addresses A7 to A0 can be used as they are for accessing the pseudo RAM area.
先頭アドレスから疑似RAM領域を設定することには、遊技機の規格との関係でも次に示す利点がある。
不正防止の観点から、遊技機では、メイン制御基板110での制御処理において使用するワークは、RAM領域の先頭アドレスから連続した領域に設ける。このため、疑似RAM領域を先頭アドレスから設けておけば、疑似RAM領域をワークに十分に活用することが可能となるのである。これに対し、疑似RAM領域を、先頭アドレスとは異なる任意のアドレス(説明の便宜上仮に「AAH」としておく)から設けると、先頭アドレスからA9Hの領域をワークとして使用した上で、更にメモリ容量が不足する場合にのみ疑似RAM領域がワークに使用されるに過ぎなくなる。
Setting the pseudo RAM area from the top address has the following advantages in relation to the gaming machine standards.
From the viewpoint of fraud prevention, in the gaming machine, the work used in the control processing on the main control board 110 is provided in an area continuous from the start address of the RAM area. For this reason, if the pseudo RAM area is provided from the top address, the pseudo RAM area can be fully utilized for the work. On the other hand, if the pseudo RAM area is provided from an arbitrary address different from the head address (for convenience of explanation, “AAH” is provided), the area from the head address to A9H is used as a work, and the memory capacity is further increased. The pseudo-RAM area is only used for the work only when it is insufficient.
D.払出制御基板210の回路構成:
図8は払出制御基板210の回路構成を示す説明図である。払出制御基板210は、CPU211、RAM216、ROM214を備えるマイクロコンピュータとして構成されている。図中には、CPU211が、RAM216、ROM214にアクセスするための回路、および外部出力(I/O)を行うための回路を示した。
CPU211がセキュリティ機能を有している点、およびプログラム容量、データ容量が厳しく制限されている点については、メイン制御基板110と同様である。
また、CPU211がRAM216にアクセスするために、ロード/ストアコマンド、イン/アウトコマンドの双方を利用可能な回路構成となっている点もメイン制御基板110と同様である。
D. Circuit configuration of the dispensing control board 210:
FIG. 8 is an explanatory diagram showing a circuit configuration of the payout control board 210. The payout control board 210 is configured as a microcomputer including a CPU 211, a RAM 216, and a ROM 214. In the figure, a circuit for the CPU 211 to access the RAM 216 and the ROM 214 and a circuit for performing external output (I / O) are shown.
It is the same as the main control board 110 in that the CPU 211 has a security function and the program capacity and data capacity are strictly limited.
Further, the CPU 211 has the same circuit configuration as the main control board 110 in that both a load / store command and an in / out command can be used to access the RAM 216.
メイン制御基板110と同様、CPU211からは、バスバッファ212を介して、アドレスA15〜A0、データD7〜D0、RD/WR、IOREQ、MREQなどの信号が出力される。
メモリエリアデコーダ213は、メモリへのアクセスを中継する回路であり、ROM214へのチップセレクタ信号MCS2、RAM216へのチップセレクタ信号MCS1が出力される。チップセレクタ信号MCS1は、選択部215を介してRAM216に入力される。本実施例では、払出制御基板210のROM214は、メイン制御基板110のROM114よりも小容量としたため、ROM214にはアドレスA11〜A0が接続されている。メイン制御基板110のROM114と同サイズのROM214を用いる場合には、アドレスA12〜A0を接続すればよい。
Similar to the main control board 110, the CPU 211 outputs signals such as addresses A15 to A0, data D7 to D0, RD / WR, IOREQ, and MREQ via the bus buffer 212.
The memory area decoder 213 is a circuit that relays access to the memory, and outputs a chip selector signal MCS2 to the ROM 214 and a chip selector signal MCS1 to the RAM 216. The chip selector signal MCS1 is input to the RAM 216 via the selection unit 215. In this embodiment, since the ROM 214 of the payout control board 210 has a smaller capacity than the ROM 114 of the main control board 110, addresses A11 to A0 are connected to the ROM 214. When the ROM 214 having the same size as the ROM 114 of the main control board 110 is used, the addresses A12 to A0 may be connected.
エリア区分判定部220は、イン/アウトコマンドによって、RAM216へのアクセスを可能とするための回路である。エリア区分判定部220内には、先に図7で示したように、イン/アウトコマンドがI/O、RAM216のいずれへのアクセスを意味しているのかを区分するための基準となるエリア区分データ221が格納されている。
エリア区分判定部220からは、I/Oデコーダ222をアクティブにするためのIOエリア識別信号、およびRAM216へのチップセレクタ信号MCS0が出力される。チップセレクタ信号MCS0は、選択部215を介してRAM216に入力される。
The area classification determination unit 220 is a circuit for enabling access to the RAM 216 by in / out commands. In the area classification determination unit 220, as shown in FIG. 7, an area classification serving as a reference for classifying whether the in / out command means access to the I / O or RAM 216. Data 221 is stored.
From area classification determination unit 220, an IO area identification signal for activating I / O decoder 222 and a chip selector signal MCS0 to RAM 216 are output. The chip selector signal MCS0 is input to the RAM 216 via the selection unit 215.
IOデコーダ222は、IOエリア識別信号がアクティブとなっている時に稼働する。IOデコーダ222は、下位アドレスA7〜A0の値に応じて、アクセス先となるべきIOを指定するためのチップセレクタ信号IOCS1、IOCS2等を出力する。図の例では、チップセレクタ信号IOCS1によって受信バッファ223にアクセス可能となり、チップセレクタ信号IOCS2によって送信バッファ224にアクセス可能となる。
チップセレクタ信号は、下位アドレスA7〜A0のアドレス空間に相当する本数、出力可能である。
本実施例では、払出制御基板210には、パラレルのIOポートのみを設けたが、メイン制御基板110と同様、シリアルポートを設けても良い。本実施例の構成において、メイン制御基板110と払出制御基板210との間でシリアル信号を授受するためには、両者の間、例えば払出制御基板210上または中継基板などに、図6で示したシリアル入出力制御部124を設ければよい。
The IO decoder 222 operates when the IO area identification signal is active. The IO decoder 222 outputs chip selector signals IOCS1, IOCS2, and the like for designating the IO to be accessed according to the values of the lower addresses A7 to A0. In the illustrated example, the reception buffer 223 can be accessed by the chip selector signal IOCS1, and the transmission buffer 224 can be accessed by the chip selector signal IOCS2.
The number of chip selector signals corresponding to the address space of the lower addresses A7 to A0 can be output.
In this embodiment, the payout control board 210 is provided with only a parallel IO port. However, like the main control board 110, a serial port may be provided. In the configuration of the present embodiment, in order to exchange serial signals between the main control board 110 and the payout control board 210, it is shown in FIG. 6 between the two, for example, on the payout control board 210 or the relay board. A serial input / output control unit 124 may be provided.
本実施例では、払出制御基板210においても、疑似RAM領域を利用可能としたが、かかる構成は必須のものではない。例えば、メイン制御基板110でのみ疑似RAM領域を利用可能とし、払出制御基板210では、RAM126にはロード/ストアコマンドのみでアクセスするようにしてもよい。この場合には、払出制御基板210からは、エリア区分判定部210および選択部115を省略した回路構成とすればよい。   In this embodiment, the payout control board 210 can also use the pseudo RAM area, but such a configuration is not essential. For example, the pseudo RAM area may be used only on the main control board 110, and the RAM 126 may be accessed only by the load / store command on the payout control board 210. In this case, a circuit configuration in which the area classification determination unit 210 and the selection unit 115 are omitted from the payout control board 210 may be adopted.
E.遊技の進行制御処理:
以下、電源投入後のメイン制御基板110の制御処理について説明する。メイン制御基板110は、遊技の進行を制御する。遊技中には、種々の乱数を用いて、大当たりの発生などの抽選を行う。ただし、本実施例における乱数は、いわゆる乱数関数によってその都度発生させるものではなく、所定の初期値から所定周期で順次、一定値ずつ更新される変数を言う。遊技機では、入賞口への入賞などをトリガとして抽選が行われ、乱数を使用するタイミングが不定期となるため、一定の規則に従って更新される変数であっても、結果として乱数としての機能を果たすのである。本明細書では、この意味で乱数という用語を用いる。
E. Game progress control process:
Hereinafter, the control process of the main control board 110 after the power is turned on will be described. The main control board 110 controls the progress of the game. During the game, a lottery such as the occurrence of a jackpot is performed using various random numbers. However, the random number in the present embodiment is not generated every time by a so-called random number function, but is a variable that is sequentially updated from the predetermined initial value at a predetermined period by a predetermined value. In gaming machines, a lottery is performed with a winning at the winning opening as a trigger, and the timing of using random numbers becomes irregular, so even if the variable is updated according to certain rules, it can function as a random number as a result. It fulfills. In this specification, the term random number is used in this sense.
本実施例で用いる乱数としては、例えば次のものが挙げられる。
(1)大当たり判定用乱数…大当たり遊技状態を発生させるか否かの決定に用いられる乱数;
(2)大当たり判定用初期値決定用乱数…大当たり判定用乱数の初期値の決定に用いられる乱数;
(3)リーチ判定用乱数…大当たり遊技状態を発生させないときにリーチを発生させるか否かの決定に用いられる乱数;
(4)変動表示パターン用乱数…特別図柄表示装置41に表示する変動表示パターンの決定に用いられる乱数;
(5)大当たり図柄用乱数…大当たり遊技状態を発生させるときに特別図柄表示装置41に表示する特別図柄の組み合わせを決定するのに用いられる乱数;
(6)大当たり図柄用初期値決定用乱数…大当たり図柄用乱数の初期値の決定に用いられる乱数;
(7)普通図柄当り判定用乱数…始動入賞口の開閉翼を開閉動作させるか否かの決定に用いられる乱数;
(8)普通図柄当り判定用初期値決定用乱数…普通図柄当り判定用乱数の初期値の決定に用いられる乱数;
(9)普通図柄変動表示パターン用乱数…普通図柄表示器に表示する変動表示パターンの決定に用いられる乱数;
Examples of random numbers used in this embodiment include the following.
(1) jackpot determination random number: a random number used to determine whether or not to generate a jackpot gaming state;
(2) Random number for determining the initial value for jackpot determination: a random number used to determine the initial value of the random number for determining the jackpot;
(3) Reach determination random number: a random number used to determine whether or not to generate a reach when a jackpot gaming state is not generated;
(4) Random number for variable display pattern: random number used to determine the variable display pattern to be displayed on the special symbol display device 41;
(5) Random numbers for jackpot symbols: Random numbers used to determine a combination of special symbols to be displayed on the special symbol display device 41 when a jackpot gaming state is generated;
(6) Random number for determining the initial value for the jackpot symbol: a random number used for determining the initial value of the random number for the jackpot symbol;
(7) Random number for judgment per normal symbol: Random number used to determine whether or not to open / close the opening / closing blade of the start winning opening;
(8) Random number for initial value determination for normal symbol determination ... Random number used for determination of initial value of random number for normal symbol determination;
(9) Random number for normal symbol variation display pattern: Random number used to determine the variation display pattern to be displayed on the normal symbol display;
E1.主制御側電源投入時処理:
図9および図10は主制御側電源投入時処理の一例を示すフローチャートである。メイン制御基板110のCPU111が電源投入による復電をトリガとして開始・実行する処理である。「復電」は、電源を遮断した状態から電源を投入した状態、停電又は瞬停からその後の電力の復旧した状態も含む。
E1. Main control side power-on processing:
9 and 10 are flowcharts showing an example of the main control side power-on process. This is a process that is started and executed by the CPU 111 of the main control board 110 triggered by power recovery upon power-on. “Restoration” includes a state in which the power is turned on after the power is shut off, and a state in which power is restored after a power failure or a momentary power failure.
処理が開始されると、CPU111は、スタックポインタに初期値を設定し、エリア区分判定部120(図6参照)にエリア区分データを設定する(ステップS10)。スタックポインタは、例えば、使用中のレジスタの内容、サブルーチンを終了して本ルーチンに復帰するときの本ルーチンの復帰アドレスなど、制御処理を進める上で一時的に記憶する種々の情報の格納アドレスをスタックに順次、格納・読み出し可能とするために、スタック中での最新の情報の格納場所を表すレジスタである。
エリア区分データは、図6、7で説明した通り、疑似RAM領域を規定するためのデータである。本実施例では、予めROM114に疑似RAM領域の境界となる値、即ち図7の例では、アドレス「**H」を記憶させておき、上記ステップS10の処理でこれを読み出して、エリア区分判定部120に設定するものとした。
When the process is started, the CPU 111 sets an initial value in the stack pointer and sets area division data in the area division determination unit 120 (see FIG. 6) (step S10). The stack pointer is a storage address for various information that is temporarily stored when advancing control processing, such as the contents of the register being used, the return address of this routine when returning to this routine after exiting the subroutine, etc. This is a register that represents the storage location of the latest information in the stack so that it can be sequentially stored and read from the stack.
As described with reference to FIGS. 6 and 7, the area division data is data for defining a pseudo RAM area. In this embodiment, the value that becomes the boundary of the pseudo RAM area is stored in the ROM 114 in advance, that is, in the example of FIG. 7, the address “** H” is stored, and this is read out in the process of step S10 to determine the area classification. Set to the unit 120.
次に、CPU111は停電クリア信号の出力を開始する(ステップS12)。停電クリア信号は、電源基板に設けられた停電監視回路からの停電予告信号をラッチするDタイプフリップフロップのラッチ状態を解除することによって、停電予告信号をラッチさせずに継続的に監視可能とするための処理である。   Next, the CPU 111 starts outputting a power failure clear signal (step S12). The power failure clear signal can be continuously monitored without latching the power failure warning signal by releasing the latch state of the D-type flip-flop that latches the power failure warning signal from the power failure monitoring circuit provided on the power supply board. Process.
停電予告信号を論理反転して監視可能となると、CPU111は、ウェイトタイマ処理1によって所定の待ち時間を経た後(ステップS14)、停電予告信号が入力されているか否かを判定する(ステップS16)。本実施形態では、待ち時間を200ミリ秒(ms)とした。停電予告信号が入力されている場合には、ウェイトタイマ処理1による待ち時間(ステップS14)を経てから再度検出を行う。こうすることによって、CPU111は、停電予告信号が継続的に出力されているか否かを検出している。
このように継続的に検出する理由は次の通りである。停電予告信号は、停電又は瞬停によってパチンコ機1への供給電圧が所定の停電予告電圧より小さくなった時に出力される。電源投入時から所定電圧に上がるまでには、一定の時間を要するから、ステップS14、S16の処理によって継続的に停電予告信号を検出することによって、電圧が十分に上がる前に停電予告信号を誤検出することを回避できる。
When the power failure notice signal is logically inverted and can be monitored, the CPU 111 determines whether or not the power failure notice signal is input after a predetermined waiting time is passed by the wait timer process 1 (step S14). . In this embodiment, the waiting time is set to 200 milliseconds (ms). When a power failure warning signal is input, detection is performed again after a wait time (step S14) by the wait timer process 1. In this way, the CPU 111 detects whether or not the power failure notice signal is continuously output.
The reason for such continuous detection is as follows. The power failure notice signal is output when the supply voltage to the pachinko machine 1 becomes lower than a predetermined power failure notice voltage due to a power failure or a momentary power failure. Since a certain amount of time is required from when the power is turned on to the predetermined voltage, the power failure warning signal is erroneously detected before the voltage is sufficiently increased by detecting the power failure warning signal continuously by the processes of steps S14 and S16. Detection can be avoided.
停電予告信号が検出されず(ステップS16)、電源電圧に異常がないと判断される時は、CPU111は停電クリア信号の出力を停止し(ステップS18)、Dタイプフリップフロップをラッチ状態にセットする。以後、Dタイプフリップフロップからは、供給電圧が停電予告電圧を下回った時に、停電予告信号を出力するようになる。   When the power failure warning signal is not detected (step S16) and it is determined that there is no abnormality in the power supply voltage, the CPU 111 stops outputting the power failure clear signal (step S18) and sets the D-type flip-flop to the latched state. . Thereafter, the power failure notice signal is output from the D-type flip-flop when the supply voltage falls below the power failure notice voltage.
CPU111はRAMクリアスイッチが操作されている時は(ステップS20)。RAMクリア報知フラグRCLに値1をセットし(ステップS22)、操作されていないときには値0をセットする(ステップS24)。RAMクリアスイッチが操作されると、後述の通り、メイン制御基板110のRAM上の確率変動、未払い出し賞球等の遊技に関する遊技情報が消去されることになる。   The CPU 111 operates when the RAM clear switch is operated (step S20). A value 1 is set to the RAM clear notification flag RCL (step S22), and a value 0 is set when not operated (step S24). When the RAM clear switch is operated, as will be described later, game information related to games such as probability fluctuations on the RAM of the main control board 110 and unpaid prize balls is erased.
次にCPU111はウェイトタイマ処理2で(ステップS26)、装飾図柄制御基板350の起動を待つ。但し、メイン制御基板110は装飾図柄制御基板350から起動完了の通知を受信することはできないため、所定時間経過した時点で起動が完了したものとみなして次の処理を実行することになる。本実施例では、ブートするまでの時間(ブートタイマ)として2秒(s)が設定されている。   Next, the CPU 111 waits for activation of the decorative symbol control board 350 in the wait timer process 2 (step S26). However, since the main control board 110 cannot receive the activation completion notification from the decorative symbol control board 350, it is assumed that the activation is completed when a predetermined time has elapsed, and the next process is executed. In this embodiment, 2 seconds (s) is set as the time until booting (boot timer).
CPU111は、RAMクリア報知フラグRCLが値0である時(図10のステップS28)、即ちRAMクリアスイッチが操作されていない時には、RAM116に記憶されている遊技情報のチェックサムを算出する(ステップS30)。そして、チェックサムの値が前回の電源断時に予め算出されバックアップされていたチェックサムの値と一致しているか否かを判定する(ステップS32)。
チェックサムが一致しているときには、バックアップフラグBKが値1であるか否かを判定する(ステップS34)。バックアップフラグBKは、前回の電源断時に、遊技情報、チェックサムの値などが正常にバックアップされていることを表すフラグである。
バックアップフラグBKが値1であるときには、CPU111はバックアップフラグBKに値0をセットし、RAM116にROM114から読み出した復電時の設定を行う(ステップS36)。また、電源投入時コマンド作成処理、つまりバックアップされていた遊技情報に応じた各種コマンドをRAM116の所定記憶領域に記憶させる処理を行う(ステップS38)。
When the RAM clear notification flag RCL is 0 (step S28 in FIG. 10), that is, when the RAM clear switch is not operated, the CPU 111 calculates the checksum of the game information stored in the RAM 116 (step S30). ). Then, it is determined whether or not the checksum value matches the checksum value that was previously calculated and backed up at the previous power-off (step S32).
If the checksums match, it is determined whether the backup flag BK is 1 (step S34). The backup flag BK is a flag indicating that the game information, the checksum value, and the like have been normally backed up at the previous power-off.
When the backup flag BK has the value 1, the CPU 111 sets the backup flag BK to the value 0, and performs the power recovery setting read from the ROM 114 in the RAM 116 (step S36). Further, a power-on command creation process, that is, a process for storing various commands corresponding to the backed-up game information in a predetermined storage area of the RAM 116 (step S38).
上述の通り、本実施例では、チェックサムによってバックアップ情報が正常か否かを検査するとともに、バックアップフラグBKに基づいて主制御側電源断時処理が正常に終了された否かを検査している。本実施例では、この2重チェックによってバックアップ情報が不正行為により記憶されたものであるか否かを検査しているのである。   As described above, in this embodiment, whether or not the backup information is normal is checked based on the checksum, and whether or not the main control side power-off process is normally completed based on the backup flag BK. . In this embodiment, whether or not the backup information is stored by an illegal act is inspected by this double check.
一方、RAMクリア報知フラグRCLが値1のとき(ステップS28)、つまりRAMクリアスイッチが操作されているときには、後述する通りRAM116を初期化する処理を行う。チェックサムの値が一致していないとき、またはバックアップフラグBKが値0であるときも同様である(ステップS32、S34)。バックアップが正常に行われていないと判断されるからである。
RAM116の初期化として、CPU111は、まずRAM116の全領域に値0を書き込むことによって、RAM116をクリアする(ステップS40)。この処理によって、大当たり判定用乱数や初期値更新型のカウンタ等の値は初期値0にセットされる。
次に、CPU111はROM114から読み出した初期情報をRAM116にセットする(ステップS42)。
そして、CPU111はRAMクリア報知を行う(ステップS44)。RAMクリア報知とは、RAMクリアが行われたことを報知する音声出力を指示するRAMクリア報知コマンドをサブ制御基板310に出力する処理である。コマンドを受け取った時のサブ制御基板310の動作は後述する。
On the other hand, when the RAM clear notification flag RCL is 1 (step S28), that is, when the RAM clear switch is operated, the RAM 116 is initialized as described later. The same applies when the checksum values do not match or when the backup flag BK is 0 (steps S32 and S34). This is because it is determined that the backup is not performed normally.
As initialization of the RAM 116, the CPU 111 first clears the RAM 116 by writing a value of 0 in all areas of the RAM 116 (step S40). By this process, values such as the jackpot determination random number and the initial value update type counter are set to the initial value 0.
Next, the CPU 111 sets initial information read from the ROM 114 in the RAM 116 (step S42).
Then, the CPU 111 performs a RAM clear notification (step S44). The RAM clear notification is a process of outputting a RAM clear notification command to the sub-control board 310 for instructing voice output to notify that the RAM is cleared. The operation of the sub-control board 310 when receiving a command will be described later.
以上の処理を完了すると、CPU111は割り込み初期設定を行い(ステップS46)、タイマ割り込み処理の割り込み周期を設定する。本実施形態では割り込み周期は4msとした。
CPU111が割り込み許可設定を行うと(ステップS48)、上述の割り込み周期でタイマ割り込み処理が繰り返し行われるようになる。
When the above process is completed, the CPU 111 performs an interrupt initial setting (step S46) and sets an interrupt cycle for the timer interrupt process. In this embodiment, the interrupt cycle is 4 ms.
When the CPU 111 performs the interrupt permission setting (step S48), the timer interrupt process is repeatedly performed in the above-described interrupt cycle.
次にCPU111は主制御側メイン処理を実行する。
この処理は、ウォッチドックタイマクリアレジスタWCLに予め設定された値Aをセットする(ステップS50)。これはウォッチドックタイマをクリア設定するために必要な処理の一つである。本実施例では、この値Aの他、後述する主制御タイマ割り込み処理において、値B、値Cが順次、設定された時に、ウォッチドックタイマがクリア設定されるように構成されている。
図示する通り、主制御側メイン処理はループを構成しているため、この処理が正常に繰り返されるとともに、主制御タイマ割り込み処理が周期的に行われる限り、ウォッチドックタイマクリアレジスタWCLには、値A、B、Cが順に設定され、ウォッチドッグタイマは常にクリア設定され続ける。これに対し、CPU111の処理に異常が生じると、ウォッチドックタイマクリアレジスタWCLのクリア設定が行われなくなるため、CPU111は異常発生と判断し、リセットして電源投入時の処理(ステップS10以降)を再度実行することになる。
Next, the CPU 111 executes main control side main processing.
In this process, a preset value A is set in the watchdog timer clear register WCL (step S50). This is one of the processes necessary to clear the watchdog timer. In this embodiment, in addition to this value A, the watchdog timer is configured to be cleared when the value B and the value C are sequentially set in the main control timer interrupt processing described later.
As shown in the figure, since the main process on the main control side constitutes a loop, this process is normally repeated, and as long as the main control timer interrupt process is periodically performed, the watchdog timer clear register WCL has a value. A, B, and C are set in order, and the watchdog timer is always cleared. On the other hand, if an abnormality occurs in the processing of the CPU 111, the watchdog timer clear register WCL is not cleared, so the CPU 111 determines that an abnormality has occurred and resets the power-on processing (after step S10). It will be executed again.
ウォッチドックタイマクリアレジスタWCLに値Aを設定した後、停電予告信号の入力がないときには(ステップS52)、CPU111は非当落乱数更新処理を行う(ステップS54)。先に示した乱数のうち当落判定(大当たり判定)にかかわらない乱数、即ち大当たり判定用初期値決定用乱数、リーチ判定用乱数、変動表示パターン用乱数及び大当たり図柄用初期値決定用乱数等を更新する。また、普通図柄当り判定用初期値決定用乱数及び普通図柄変動表示パターン用乱数等も更新する。
本実施例では、大当たり判定用乱数は、上述の大当たり判定用初期値決定用乱数から始まって、主制御側タイマ割り込み処理が行われるごとに値1ずつカウントアップされ、所定の上限値に至ると、今度は所定の下限値から再度、カウントアップされる。上述の非当落乱数更新処理では、大当たり判定用初期値決定用乱数が更新されるため、上述のカウントアップの開始点が変化し、大当たり判定用乱数が特定の値となる周期が変動する。こうすることで、一定の周期でカウントアップするという単純な処理によりながら、大当たり判定用乱数に乱数としての機能を果たさせることができる。他の乱数についても同様である。
CPU111は、主制御側メイン処理として、以上で説明したステップS50〜ステップS54を繰り返し行う。
After the value A is set in the watchdog timer clear register WCL, when no power failure warning signal is input (step S52), the CPU 111 performs a non-winning random number update process (step S54). Of the random numbers shown above, random numbers that are not related to winning judgment (big hit judgment), that is, random numbers for determining initial values for jackpot determination, random numbers for reaching determination, random numbers for variable display patterns, random numbers for determining initial values for jackpot symbols, etc. are updated. To do. Also, the random number for determining the initial value for determining the normal symbol and the random number for the normal symbol variation display pattern are updated.
In the present embodiment, the jackpot determination random number starts from the above-described jackpot determination initial value determination random number, and is incremented by 1 every time the main control timer interrupt processing is performed, and reaches a predetermined upper limit value. This time, it counts up again from a predetermined lower limit value. In the above non-winning random number update process, the big hit determination initial value determination random number is updated, so the start point of the above count up changes, and the period in which the big hit determination random number becomes a specific value varies. By doing so, it is possible to make the jackpot determination random number function as a random number while performing a simple process of counting up at a constant cycle. The same applies to other random numbers.
The CPU 111 repeatedly performs steps S50 to S54 described above as the main process on the main control side.
一方、停電予告信号が入力されている場合(ステップS52)、CPU111は主制御側電源断時処理を行う。停電予告信号は、パチンコ遊技機1の電源が遮断されたり、停電又は瞬停したりして、基準電圧が停電予告電圧より低くなった時に、電源基板が発する信号である。   On the other hand, when the power failure warning signal is input (step S52), the CPU 111 performs a main control side power-off process. The power failure notice signal is a signal generated by the power supply board when the power supply of the pachinko gaming machine 1 is cut off, or when a power failure or an instantaneous power failure occurs and the reference voltage becomes lower than the power failure notice voltage.
主制御側電源断時処理では、CPU111はまず割り込み禁止設定を行う(ステップS56)。RAM116のバックアップをとっている最中に、主制御側タイマ割り込み処理が行われてRAM116への書き込みがなされることを防ぐためである。
CPU111は、次に停電クリア信号を出力する(ステップS58)。また、開閉翼ソレノイド、開閉板ソレノイド、特別図柄表示装置41、特別図柄記憶ランプ、普通図柄表示器、普通図柄記憶ランプ、遊技状態表示ランプ、小当り表示ランプ、ラウンド表示ランプ等に出力している駆動信号を停止する。
そして、RAM116の遊技情報に基づいてチェックサム算出し(ステップS60)、バックアップフラグBKに値1をセットする(ステップS62)。これによりバックアップ情報の記憶が完了する。
In the main control side power-off process, the CPU 111 first performs an interrupt prohibition setting (step S56). This is to prevent the main control side timer interrupt process from being performed and writing to the RAM 116 during the backup of the RAM 116.
Next, the CPU 111 outputs a power failure clear signal (step S58). Also, it outputs to the open / close wing solenoid, open / close plate solenoid, special symbol display device 41, special symbol memory lamp, normal symbol indicator, normal symbol memory lamp, gaming state indicator lamp, small hit indicator lamp, round indicator lamp, etc. Stop the drive signal.
Then, a checksum is calculated based on the game information in the RAM 116 (step S60), and a value 1 is set in the backup flag BK (step S62). This completes the storage of the backup information.
その後、ウォッチドックタイマのクリア設定を行って(ステップS64)、無限ループに入り、電源が遮断されることによりCPU111の動作は停止する。但し、電源が遮断されない場合には、無限ループ内で、ウォッチドックタイマがクリア設定されなくなるため、所定時間経過後にCPU111にリセットがかかり、CPU111は主制御側電源投入時処理(ステップ10以降)を再び行う。   After that, the watchdog timer is cleared (step S64), an infinite loop is entered, and the operation of the CPU 111 is stopped when the power is shut off. However, if the power is not shut off, the watchdog timer is not cleared in an infinite loop, so the CPU 111 is reset after a predetermined time has elapsed, and the CPU 111 performs the main control side power-on processing (after step 10). Do it again.
E2.主制御側タイマ割り込み処理:
図11は主制御側タイマ割り込み処理のフローチャートである。メイン制御基板110のCPU111によって、所定の割り込み周期(本実施形態では、4ms)ごとに繰り返し行われる処理である。
処理を開始すると、CPU111は、レジスタを退避してから(ステップS70)ウォッチドックタイマクリアレジスタWCLに値Bをセットし(ステップS72)、割り込みフラグをクリアする(ステップS74)。
以下、CPU111は、図示する各処理を順次、実行する。これらの処理の実行順序は、図示した順序に限らない。
E2. Main control timer interrupt processing:
FIG. 11 is a flowchart of the main control timer interruption process. This process is repeatedly performed by the CPU 111 of the main control board 110 every predetermined interrupt period (4 ms in this embodiment).
When the process is started, the CPU 111 saves the register (step S70), sets the value B in the watchdog timer clear register WCL (step S72), and clears the interrupt flag (step S74).
Hereinafter, the CPU 111 sequentially executes each process shown in the figure. The execution order of these processes is not limited to the illustrated order.
スイッチ入力処理(ステップS76)はパチンコ機の各種スイッチの信号を入力する処理である。入力する信号としては、普通入賞口、始動入賞口、大入賞口に入球した遊技球の検出信号、賞球の払出コマンドの受信時に払出制御基板210が出力するACK信号、などが挙げられる。   The switch input process (step S76) is a process for inputting signals of various switches of the pachinko machine. Examples of the input signal include a detection signal for a game ball that has entered a normal winning opening, a starting winning opening, a large winning opening, and an ACK signal that is output by the payout control board 210 when a prize payout command is received.
タイマ減算処理(ステップS78)は、種々の時間管理に利用されるタイマ値を減算する処理である。初期値が設定されたタイマ値が、この減算処理によって4msずつ減算され、値0になることで、初期値に相当する時間の経過を検出することができる。タイマ値は、管理対象となる時間ごとに設けられている。管理対象となる時間としては、例えば、変動表示パターンに従って特別図柄表示装置41が点灯する時間、普通図柄変動表示パターンに従って普通図柄表示器が点灯する時間、払出制御基板210からのACK信号を入力するまでの所要時間などが挙げられる。   The timer subtraction process (step S78) is a process of subtracting timer values used for various time management. The timer value to which the initial value is set is subtracted by 4 ms by this subtraction process and becomes 0, so that the passage of time corresponding to the initial value can be detected. A timer value is provided for each time to be managed. As the time to be managed, for example, the time when the special symbol display device 41 is lit according to the variation display pattern, the time when the normal symbol display is lit according to the normal symbol variation display pattern, and the ACK signal from the payout control board 210 are input. The time required until.
当落乱数更新処理(ステップS80)は、種々の乱数値をカウントアップ等する処理である。更新対象となる乱数は、大当たり判定用乱数、大当たり図柄用乱数、大当たり判定用初期値決定用乱数、大当たり図柄用初期値決定用乱数である。普通図柄当り判定用乱数、普通図柄当り判定用初期値決定用乱数もこの当落乱数更新処理により更新される。
種々の初期値決定用乱数は、主制御側メイン処理(図10のステップS54)及び主制御側タイマ割り込み処理の双方で更新されている。こうすることによって、ランダム性をより高めることができるからである。
The winning random number update process (step S80) is a process of counting up various random numbers. The random numbers to be updated are a jackpot determination random number, a jackpot symbol random number, a jackpot determination initial value determination random number, and a jackpot symbol initial value determination random number. The random number for determining per ordinary symbol and the random number for determining initial value for determining per ordinary symbol are also updated by this winning random number update processing.
Various initial value determining random numbers are updated both in the main control side main process (step S54 in FIG. 10) and the main control side timer interrupt process. This is because the randomness can be further improved.
賞球制御処理(ステップS82)は、払出制御基板210へのコマンド送出処理である。例えば、遊技球が入賞した時には、遊技球を払い出す旨を払出制御基板210に指示する賞球コマンドを作成し、払出制御基板210に送信する。また、払出制御基板210からACK信号が所定時間内に入力されないときには、払出制御基板210との接続状態を確認するためのセルフチェックコマンドなどを作成し、払出制御基板210に送信する。   The prize ball control process (step S82) is a command transmission process to the payout control board 210. For example, when a game ball wins, a prize ball command for instructing the payout control board 210 to pay out the game ball is created and transmitted to the payout control board 210. When an ACK signal is not input from the payout control board 210 within a predetermined time, a self-check command or the like for confirming the connection state with the payout control board 210 is created and transmitted to the payout control board 210.
枠コマンド受信処理(ステップS84)は、パチンコ機の枠側に取り付けられている払出制御基板210からメイン制御基板110にコマンドを送る処理である。払出制御基板210のコマンドには、例えば賞球ユニットが球がみを起こして遊技球を払い出せないなどの異常を表す状態コマンドが挙げられる。   The frame command reception process (step S84) is a process of sending a command from the payout control board 210 attached to the frame side of the pachinko machine to the main control board 110. Examples of the command on the payout control board 210 include a status command that indicates an abnormality such that the winning ball unit does not pay out a game ball due to a stagnation of the ball.
不正行為検出処理(ステップS86)は、賞球に関する異常状態を確認し報知する処理である。例えば、大当たり遊技状態でないときに大入賞口に遊技球が入球したのを検知した場合には、CPU111は異常と判断して入賞異常報知コマンドを作成し、サブ制御基板310に出力する。   The cheating detection process (step S86) is a process of confirming and notifying an abnormal state related to the prize ball. For example, when it is detected that a game ball has entered the big winning opening when it is not in the big hit gaming state, the CPU 111 determines that it is abnormal and creates a winning abnormality notification command and outputs it to the sub-control board 310.
特別図柄及び特別電動役物制御処理(ステップS88)では、CPU111は、まず始動入賞口への入賞が検出された時に、大当たり判定用乱及び大当たり図柄用乱数等の値を始動情報として記憶する。
始動情報を記憶する領域には、始動情報記憶ブロック0〜3の4つのブロックが設けられている。始動情報は、始動情報記憶ブロック0〜3の順に時系列的に記憶されている。
始動情報記憶ブロックはFIFO(First In First Out)型のメモリ領域であり、格納された順に読み出しが行われる。始動情報記憶ブロック0の始動情報が読み出されると、始動情報記憶ブロック1以降の始動情報は順次、始動情報記憶ブロック0以降に繰り上げて格納される。
CPU111は、始動情報が記憶されている始動情報記憶ブロックの数だけ保留球として特別図柄記憶ランプを点灯させる。このために、CPU111は特別図柄記憶ランプの点灯数に応じて、点灯信号を設定し、サブ制御基板310に出力する。本実施形態では、保留数は最大4個に設定されている。
In the special symbol and special electric accessory control process (step S88), the CPU 111 first stores values such as jackpot determination randomness and jackpot symbol random numbers as starting information when winning at the start winning opening is detected.
In the area for storing the start information, four blocks of start information storage blocks 0 to 3 are provided. The start information is stored in time sequence in the order of the start information storage blocks 0 to 3.
The start information storage block is a FIFO (First In First Out) type memory area, and reading is performed in the stored order. When the start information of the start information storage block 0 is read, the start information after the start information storage block 1 is sequentially moved up and stored after the start information storage block 0.
The CPU 111 turns on the special symbol storage lamps as reserved balls for the number of startup information storage blocks in which the startup information is stored. For this purpose, the CPU 111 sets a lighting signal according to the number of lighting of the special symbol memory lamp and outputs it to the sub-control board 310. In the present embodiment, the maximum number of holds is set to four.
CPU111は、始動情報記憶ブロック0に始動情報として格納されている大当たり判定用乱数の値を、ROM114に予め記憶されている大当たり判定値と比較する。両者が一致していれば大当たりと判定する。
大当たりと判定されたときは、大当たり図柄用乱数の値から、特別図柄表示装置41に表示する大当り図柄を決定する。CPU111は、更に、変動表示パターン用乱数に基づいて変動表示パターンを決定する。
上述した大当たり判定値との比較処理は、始動入賞口への入賞が検出されたか否かに関わらず、特別図柄及び特別電動役物制御処理(ステップS88)を実行する際において、始動情報として格納されている大当たり判定用乱数が残っているとき、特別図柄の変動開始ごとに実行される。
The CPU 111 compares the jackpot determination random number stored as start information in the start information storage block 0 with the jackpot determination value stored in advance in the ROM 114. If both match, it is determined that the jackpot.
When it is determined that the jackpot is determined, the jackpot symbol to be displayed on the special symbol display device 41 is determined from the value of the random number for the jackpot symbol. The CPU 111 further determines a variation display pattern based on the variation display pattern random number.
The comparison process with the jackpot determination value described above is stored as start information when executing the special symbol and special electric accessory control process (step S88) regardless of whether or not a winning at the start winning opening is detected. When the jackpot determination random number is left, it is executed every time the special symbol changes.
CPU111は、上述の判定結果によって決定した遊技状態、および変動表示パターンを踏まえた演出を行わせるための遊技演出コマンドを作成し、サブ制御基板310に送信する。また、遊技状態に応じて、役物のソレノイドの駆動信号も出力する。例えば大当たり遊技状態の時は、CPU111は大入賞口の開閉板を開閉動作させる駆動信号を出力する。   The CPU 111 creates a game effect command for performing an effect based on the game state determined by the determination result and the variation display pattern, and transmits the game effect command to the sub-control board 310. In addition, according to the game state, a driving signal for the solenoid of the accessory is also output. For example, in the big hit gaming state, the CPU 111 outputs a drive signal for opening and closing the open / close plate of the big prize opening.
普通図柄及び普通電動役物制御処理(ステップS90)では、CPU111は、特別図柄及び特別電動役物制御処理(ステップS88)と同様に、普通図柄当り判定用乱数に基づく当たり判定、普通図柄の変動制御および当たり時において入賞口の開閉翼を開閉動作させるための開閉翼ソレノイドの駆動制御を行う。   In the normal symbol and normal electric accessory control process (step S90), the CPU 111 performs the hit determination based on the random number for normal symbol determination and the variation of the normal symbol as in the special symbol and special electric accessory control process (step S88). The control of the opening / closing blade solenoid for opening / closing the opening / closing blade of the winning opening is performed at the time of control and winning.
ポート出力処理(ステップS92)は、上述の種々の処理で説明した信号を、主制御I/Oポートの出力端子から出力する処理である。本実施例では、CPU111は、上述の各処理の実行時には、それぞれ出力すべき信号を設定して一旦、出力情報記憶領域に記憶させておき、ポート出力処理において、出力情報記憶領域の情報に基づいて各種信号を出力する。出力すべき信号としては、例えば、払出制御基板210に対するACK信号、大入賞口等の開閉板の開閉板ソレノイドへの駆動信号、大当たり情報出力信号、確率変動中情報出力信号、特別図柄表示情報出力信号、普通図柄表示情報出力信号、時短中情報出力情報、始動口入賞情報出力信号等の遊技に関する各種情報(遊技情報)、表示ランプを点灯させる信号などが挙げられる。   The port output process (step S92) is a process for outputting the signals described in the various processes described above from the output terminal of the main control I / O port. In the present embodiment, the CPU 111 sets a signal to be output and temporarily stores it in the output information storage area when executing each of the above-described processes, and based on the information in the output information storage area in the port output process. Output various signals. As signals to be output, for example, an ACK signal for the payout control board 210, a drive signal to an opening / closing plate solenoid of an opening / closing plate such as a big prize opening, a jackpot information output signal, an information output signal during probability variation, a special symbol display information output Various information related to the game (game information) such as a signal, a normal symbol display information output signal, a short time and medium information output information, a start opening prize information output signal, and a signal for lighting a display lamp.
サブ統合基板コマンド送信処理(ステップS94)は、上述の種々の処理で設定した制御信号をサブ制御基板310に出力する処理である。本実施例では、CPU111は、上述の各処理の実行時には、それぞれ制御信号を設定して、一旦、送信情報記憶領域に記憶させておき、サブ統合基板コマンド送信処理において、送信情報記憶領域の情報に基づいて制御信号を送信する。送信情報としては、例えば、遊技演出コマンド、RAMクリア報知コマンド、賞球異常報知コマンド及び状態コマンド、およびメイン制御基板110と払出制御基板210との基板間の接続状態を確認するときにセットされるセルフチェックフラグの値に基づいてその接続状態に不具合が生じているときに作成される接続不具合コマンドなどが挙げられる。   The sub integrated board command transmission process (step S94) is a process for outputting the control signal set in the above-described various processes to the sub control board 310. In the present embodiment, the CPU 111 sets a control signal for each process described above and temporarily stores it in the transmission information storage area. In the sub-integrated board command transmission process, the information in the transmission information storage area is stored. A control signal is transmitted based on The transmission information is set, for example, when a game effect command, a RAM clear notification command, a prize ball abnormality notification command and a status command, and a connection state between the main control board 110 and the payout control board 210 are confirmed. Examples include a connection failure command created when a failure occurs in the connection state based on the value of the self-check flag.
CPU111は、以上の処理を終えた後、ウォッチドックタイマクリアレジスタWCLに値Cをセットする(ステップS96)。この処理、ステップS72の処理、および主制御側メイン処理(図10のステップS50)によって、ウォッチドックタイマクリアレジスタWCLには、値A、値Bそして値Cが順にセットされるため、ウォッチドックタイマがクリア設定される。   CPU111 sets the value C to the watchdog timer clear register WCL after finishing the above process (step S96). By this process, the process at step S72, and the main process on the main control side (step S50 in FIG. 10), the value A, the value B, and the value C are sequentially set in the watchdog timer clear register WCL. Is cleared.
主制御側タイマ割り込み処理が開始された時点で、CPU111は、汎用レジスタの内容をスタックに積んで退避させる。従って、以上の処理を完了すると、CPU111は、スタックに積んで退避した内容を読み出し、もとのレジスタに書き込むことによって、レジスタの復帰を行い(ステップS98)、割り込み許可の設定を行って、このルーチンを終了する。   When the main control side timer interrupt process is started, the CPU 111 loads the contents of the general-purpose registers on the stack and saves them. Therefore, when the above processing is completed, the CPU 111 reads out the contents saved on the stack and writes it to the original register, thereby restoring the register (step S98) and setting the interrupt permission. End the routine.
F.サブ統合側リセット処理:
次に、サブ制御基板310が実行する制御処理について説明する。
図12はサブ統合側リセット処理のフローチャートである。パチンコ遊技機1への電源投入に応じて、サブ制御基板310のCPUによって実行される処理である。この処理は、停電又は瞬停によってリセットがかかった後の電力復旧時にも実行される。
処理が開始されると、CPUは、CPUを初期化する処理と、リセット後のウェイトタイマを設定する処理等の初期設定処理を行う(ステップS700)。CPUは、初期設定処理中では割り込み禁止とし、初期設定処理のあと割り込み許可とする。
F. Sub integration side reset processing:
Next, a control process executed by the sub control board 310 will be described.
FIG. 12 is a flowchart of the sub integration side reset process. This is a process executed by the CPU of the sub control board 310 in response to power-on of the pachinko gaming machine 1. This process is also executed when power is restored after a reset is caused by a power failure or a momentary power failure.
When the processing is started, the CPU performs initial setting processing such as processing for initializing the CPU and processing for setting a wait timer after reset (step S700). The CPU disables interrupts during the initial setting process, and enables interrupts after the initial setting process.
次に、ステップS700に続いて、16ms経過フラグSTが値1となるまで待つ(ステップS702)。16ms経過フラグSTは、16msを計時するフラグであり、16ms経過したとき値1に設定される。フラグの値は、後述する2msタイマ割り込み処理で更新される。   Next, following step S700, the process waits until the 16 ms elapsed flag ST becomes 1 (step S702). The 16 ms elapsed flag ST is a flag for counting 16 ms, and is set to a value of 1 when 16 ms have elapsed. The value of the flag is updated by a 2 ms timer interrupt process described later.
16ms経過フラグSTが値1であるときには(ステップS702)、16ms経過フラグSTを値0でクリアする(ステップS704)。
その後、16ms定常処理を実行していることを表す16ms処理中フラグSPに値1をセットし(ステップS706)、16ms定常処理を行う(ステップS708)。16ms定常処理では、メイン制御基板110からの各種コマンドを解析するコマンド解析処理、パネル装飾ランプ12、枠装飾ランプ31(図1参照)の点灯制御を行うランプ処理、演出用の音声や警報音などの出力処理、装飾図柄制御基板350を介してLCD16に演出用の画面を表示させる処理、これらの処理が正常に行われていることを監視するウォッチドックタイマ処理、および役物の駆動パターンをスケジューラにセットする処理等を行う。
When the 16 ms elapsed flag ST is 1 (step S702), the 16 ms elapsed flag ST is cleared with 0 (step S704).
Thereafter, the value 1 is set to the 16 ms processing flag SP indicating that the 16 ms steady processing is being executed (step S706), and the 16 ms steady processing is performed (step S708). In the 16 ms steady process, a command analysis process for analyzing various commands from the main control board 110, a lamp process for controlling the lighting of the panel decoration lamp 12 and the frame decoration lamp 31 (see FIG. 1), a production sound, an alarm sound, etc. Output process, a process for displaying an effect screen on the LCD 16 via the decorative design control board 350, a watchdog timer process for monitoring that these processes are normally performed, and a driving pattern of the accessory Perform processing to set to.
16ms定常処理が完了すると、CPUは16ms処理中フラグSPに値0をセットする(ステップS710)。
CPUは、以上の処理(ステップS702〜S710)を、繰り返し実行する。
When the 16 ms steady processing is completed, the CPU sets a value 0 to the 16 ms processing flag SP (step S710).
The CPU repeatedly executes the above processing (steps S702 to S710).
サブ制御基板310は、16ms定常処理を繰り返し実行する他、種々の割り込み処理を行う。かかる割り込み処理としては、2msタイマ割り込み、コマンド受信割り込み処理、コマンド受信終了割り込み処理があげられる。   The sub-control board 310 performs various interrupt processes in addition to repeatedly executing the 16 ms steady process. Examples of such interrupt processing include 2 ms timer interrupt, command reception interrupt processing, and command reception end interrupt processing.
2msタイマ割り込み処理では、16ms定常処理で設定された役物の駆動パターンに基づいての駆動処理を行い、8回実行されるごとに16ms経過フラグSTに値1をセットして16ms定常処理の実行タイミングを管理する。16ms経過フラグSTに値1をセットした時には、2msタイマ割り込み処理で使用した作業領域のバックアップを行う。   In the 2 ms timer interrupt process, a drive process based on the driving pattern of the accessory set in the 16 ms steady process is performed, and a value of 1 is set to the 16 ms elapsed flag ST every time the program is executed 8 times to execute the 16 ms steady process. Manage timing. When the value 1 is set to the 16 ms elapsed flag ST, the work area used in the 2 ms timer interrupt process is backed up.
コマンド受信割り込み処理では、メイン制御基板110からのコマンド送信指示に従って、コマンドを受信する。本実施例では、コマンドは16ビット(2バイト)で構成されている。通信線のハード的な制約上、メイン制御基板110からは、コマンドは4ビット×4回/パケットで送信される。サブ制御基板310は、これらを順次、受信し、再結合してコマンドを生成する。
コマンドの受信が完了すると、コマンド受信終了割り込み処理によって、信号受信時に使用するカウンタを値0にリセットしたり、正常に受信が完了しなかったコマンドを破棄するなどの処理を行う。
In the command reception interrupt process, a command is received according to a command transmission instruction from the main control board 110. In this embodiment, the command is composed of 16 bits (2 bytes). Due to hardware restrictions of the communication line, the command is transmitted from the main control board 110 at 4 bits × 4 times / packet. The sub-control board 310 sequentially receives these and recombines them to generate a command.
When command reception is completed, processing such as resetting the counter used at the time of signal reception to 0 or discarding commands that have not been normally received is performed by command reception end interrupt processing.
G.払出制御基板の各種制御処理:
G1.払出制御側電源投入時処理:
次に、払出制御基板210が行う各種制御処理について説明する。
図13〜15は払出制御側電源投入時処理の一例を示すフローチャートである。CPU211が電源投入による復電をトリガとして開始・実行する処理である。「復電」は、電源を遮断した状態から電源を投入した状態、停電又は瞬停からその後の電力の復旧した状態も含む。
G. Various control processing of the payout control board:
G1. Discharge control side power-on processing:
Next, various control processes performed by the payout control board 210 will be described.
13 to 15 are flowcharts showing an example of processing at the time of power-on of the payout control side. This is a process that is started and executed by the CPU 211 using a power recovery upon power-on as a trigger. “Restoration” includes a state in which the power is turned on after the power is shut off, and a state in which power is restored after a power failure or a momentary power failure.
処理が開始されると、CPU211は、割り込みのモードを設定する(ステップS300)。本実施形態では、後述する払出制御側タイマ割り込み処理が優先的に行われるよう設定している。
次に、CPU211は、I/Oの入出力設定を行うとともに、主制御側電源投入時処理(図9)のステップS10と同様、エリア区分データの設定を行う(ステップS302)。
その後、ウェイトタイマ処理1によって、電源電圧が十分にあがるのを待つ(ステップS304)。本実施例では、待ち時間は200msとした。
待ち時間を経過した後、RAMクリアスイッチが操作されている場合には(ステップS306),CPU211は払出RAMクリア報知フラグHRCLに値1をセットし(ステップS308)、操作されていない場合にはフラグHRCに値0を設定する(ステップS310)。RAMクリア報知フラグHRCLが値1の時には、例えば賞球ストック数、実球計数、駆動指令数、各種フラグ、各種情報等の払い出しに関する払出情報など、RAM216に記憶されている種々の情報の消去を許容することを意味する。
When the process is started, the CPU 211 sets an interrupt mode (step S300). In the present embodiment, setting is made so that a payout control side timer interrupt process to be described later is preferentially performed.
Next, the CPU 211 performs I / O input / output settings, and also sets area classification data (step S302), as in step S10 of the main control side power-on process (FIG. 9).
Thereafter, the wait timer process 1 waits for the power supply voltage to rise sufficiently (step S304). In this embodiment, the waiting time is 200 ms.
If the RAM clear switch has been operated after the waiting time has elapsed (step S306), the CPU 211 sets a value 1 to the payout RAM clear notification flag HRCL (step S308). If the RAM clear switch has not been operated, the flag A value 0 is set in the HRC (step S310). When the RAM clear notification flag HRCL is 1, erase various information stored in the RAM 216, such as payout information relating to payout such as the number of prize balls, actual ball count, drive command number, various flags, various information, etc. It means to allow.
CPU211が、RAM216へのアクセスを許可し(ステップS312)、スタックポインタの設定を行う(ステップS314)。これによって、例えば払出情報のRAM216への書き込み(記憶)又は読み出しが可能となり、CPU211がレジスタの内容をRAM216内のスタック領域に待避することが可能となる。   The CPU 211 permits access to the RAM 216 (step S312), and sets the stack pointer (step S314). As a result, for example, payout information can be written (stored) or read into the RAM 216, and the CPU 211 can save the contents of the register in the stack area in the RAM 216.
次に、CPU211は、主制御側電源投入時処理(図10)のステップS28〜S48と同様の処理を実行する(S316〜S332)。ただし、払出制御基板210は、電源投入時コマンド作成処理およびRAMクリア報知等(図9のステップS38、S44)は行わない。ステップS316〜S332の処理によって、RAMクリアスイッチが操作されている場合、および電源断時のバックアップが正常に行われていない場合を除き、RAM216は電源断時の状態に復旧される。   Next, the CPU 211 executes processing similar to steps S28 to S48 of the main control side power-on processing (FIG. 10) (S316 to S332). However, the payout control board 210 does not perform power-on command creation processing, RAM clear notification, etc. (steps S38 and S44 in FIG. 9). By the processes in steps S316 to S332, the RAM 216 is restored to the power-off state except when the RAM clear switch is operated and the backup at the time of power-off is not performed normally.
次に、CPU211は、停電予告信号が入力されていない場合には(ステップS334)、払出制御側メイン処理を1.75ms周期で実行する。本実施例では、1.75msごとに値0から値1に変化する1.75ms経過フラグHTをCPU211が監視し、このフラグHTが値1となる時に(ステップS336)、ステップS338以降の処理を実行するものとした。1.75ms経過フラグHTの更新は、1.75ms周期で実行する割り込み処理で管理する。   Next, when the power failure warning signal is not input (step S334), the CPU 211 executes the payout control side main process at a cycle of 1.75 ms. In the present embodiment, the CPU 211 monitors the 1.75 ms elapsed flag HT that changes from the value 0 to the value 1 every 1.75 ms, and when the flag HT becomes the value 1 (step S336), the processing after step S338 is performed. To be executed. The update of the 1.75 ms elapsed flag HT is managed by an interrupt process executed at a cycle of 1.75 ms.
払出制御側メイン処理では、CPU211は1.75ms経過フラグHTを値0でリセットした後(ステップS338)、外部ウォッチドックタイマ(外部WDT)にクリア信号を出力する(ステップS340)。払出制御側メイン処理が正常に行われている限り、外部WDTは周期的にクリアされるが、異常が生じて外部WDTがクリアされなくなると、所定時間経過後に強制的にリセットがかかることになる。
払出制御側メイン処理では、以下に示す処理が行われる。
In the payout control side main process, the CPU 211 resets the 1.75 ms elapsed flag HT to 0 (step S338), and then outputs a clear signal to the external watchdog timer (external WDT) (step S340). As long as the payout control side main processing is performed normally, the external WDT is periodically cleared, but if an abnormality occurs and the external WDT is not cleared, the external WDT is forcibly reset after a predetermined time has elapsed. .
In the payout control side main process, the following process is performed.
ポート出力処理(ステップS342)では、CPU211はRAM216に記憶された各種情報をI/Oから出力する。出力すべき情報としては、例えば、メイン制御基板110からのコマンドに対するアクノリッジ(ACK)、払出モータ21への駆動情報、払い出した賞球数情報、エラー表示情報などが挙げられる。   In the port output process (step S342), the CPU 211 outputs various information stored in the RAM 216 from the I / O. The information to be output includes, for example, an acknowledgment (ACK) for a command from the main control board 110, drive information for the payout motor 21, payout ball number information, error display information, and the like.
ポート入力処理(ステップS344)では、CPU211はI/Oから各種信号を入力する。入力すべき情報としては、例えば、エラー解除スイッチ、回転角スイッチ、計数スイッチ、満タンスイッチ、CRユニット等からの検出信号、メイン制御基板110からのACK信号等が挙げられる。   In the port input process (step S344), the CPU 211 inputs various signals from the I / O. Examples of information to be input include an error release switch, a rotation angle switch, a counting switch, a full switch, a detection signal from a CR unit, an ACK signal from the main control board 110, and the like.
タイマ更新処理(ステップS346)では、払出制御に関する種々の時間管理を行うタイマの値を、それぞれ減算する。この処理は1.75ms周期で実行されるので、各タイマ値は1.75msごとに減算される。管理対象となるタイマ値の例として、球がみ判定時間が5005ms、スキップ判定時間が22.75ms、球抜き判定時間が60060ms、満タン判定時間が504ms、球切れ判定時間が119msにそれぞれ設定されている。タイマ更新処理によって、これらのタイマ値は1.75msずつ減算される。各タイマ値の減算結果が値0になると、それぞれ上述の所定時間が経過したことになる。   In the timer update process (step S346), the timer values for performing various time managements related to the payout control are subtracted. Since this process is executed in a cycle of 1.75 ms, each timer value is subtracted every 1.75 ms. As an example of a timer value to be managed, a ball collision determination time is set to 5005 ms, a skip determination time is 22.75 ms, a ball removal determination time is 60060 ms, a full tank determination time is 504 ms, and a ball breakage determination time is 119 ms. ing. By the timer update process, these timer values are subtracted by 1.75 ms. When the subtraction result of each timer value becomes 0, the above-described predetermined time has elapsed.
CR通信処理(ステップS348)では、CRユニットから貸球要求信号が入力されている時は、貸球要求信号に基づく貸球情報をRAM216の貸球情報記憶領域に記憶する。CRユニットを制御する別ルーチンでは、この貸球情報に基づいて、遊技球の貸出が行われる。貸球要求信号に異常がある場合には、その旨を伝える貸球要求エラー情報を出力する。   In the CR communication process (step S348), when a rent request signal is input from the CR unit, the rent information based on the rent request signal is stored in the rent information information area of the RAM 216. In another routine for controlling the CR unit, gaming balls are lent based on the rented ball information. If there is an abnormality in the ball rental request signal, the ball rental request error information indicating that fact is output.
満タン及び球切れチェック処理(ステップS350)では、CPU211は、賞球を払い出す上皿が満タンか否かの判定、賞球の球切れの有無の判定を行う。これらの判定は、それぞれ満タンスイッチ、球切れスイッチからの検出信号に基づいて行うことができる。判定結果を安定させるため、それぞれの検出信号がOFFからONに変化した後、所定時間、継続してONとなっている時に、満タンまたは球切れであると判定するようにした。   In the full tank and out-of-ball check process (step S350), the CPU 211 determines whether or not the upper plate from which the prize ball is paid out is full and whether or not the award ball is out of ball. These determinations can be made based on detection signals from the full switch and the ball break switch, respectively. In order to stabilize the determination result, when each detection signal has been changed from OFF to ON and is continuously ON for a predetermined time, it is determined that the ball is full or the ball has run out.
コマンド受信処理(ステップS352)では、CPU221は、払い出しに関する各種コマンドをメイン制御基板110から受信する。
また、コマンド解析処理(ステップS354)では、受信したコマンドを解析する。
そして、解析結果に基づいて主要動作設定処理を行う(ステップS356)。ここで実行される処理としては、優先度の高い順に、球抜きスイッチ操作判定処理、回転角スイッチ履歴作成処理、スプロケット定位置判定スキップ処理、球がみ判定処理、賞球用賞球ストック数加算処理、貸球用賞球ストック数加算処理、ストック監視処理、払出球抜き判定設定処理などが挙げられる。
これらの処理内容については後述する。
In the command reception process (step S352), the CPU 221 receives various commands related to payout from the main control board 110.
In the command analysis process (step S354), the received command is analyzed.
Then, main operation setting processing is performed based on the analysis result (step S356). The processing executed here includes the ball removal switch operation determination processing, the rotation angle switch history creation processing, the sprocket fixed position determination skip processing, the ball curl determination processing, and the prize ball stock number addition in order of priority. Examples include processing, winning ball stock number addition processing, stock monitoring processing, payout ball removal determination setting processing, and the like.
Details of these processes will be described later.
LED表示データ作成処理(ステップS358)では、球切れその他の異常時に、エラー表示用のLEDへの表示データを生成して出力する。
コマンド送信処理(ステップS360)では、上述した状態情報記憶領域から各種情報を読み出し、この各種情報に基づいてコマンドを作成してメイン制御基板110に送信する。ポート出力処理(ステップS342)、CR通信処理(ステップS348)、LED表示データ作成処理(ステップS358)等では、説明の便宜上、種々のコマンド等を出力する旨を示したが、実際には、これらの処理では、CPU211は、出力すべき情報を生成して一旦RAM216の所定領域に格納しておき、コマンド送信処理(ステップS360)でRAM216から情報を読み出して出力するという手順をとっている。
In the LED display data creation process (step S358), display data to the error display LED is generated and output when the ball is broken or otherwise abnormal.
In the command transmission process (step S360), various information is read from the state information storage area described above, a command is created based on the various information, and is transmitted to the main control board 110. In the port output process (step S342), the CR communication process (step S348), the LED display data creation process (step S358), etc., for convenience of explanation, it has been shown that various commands are output. In this process, the CPU 211 takes a procedure of generating information to be output, temporarily storing it in a predetermined area of the RAM 216, and reading and outputting the information from the RAM 216 in the command transmission process (step S360).
CPU211は、上述の一連の処理の最後に、外部WDTへのクリア信号の出力を停止する(ステップS362)。外部WDTは、クリア信号解除時間の計時を開始するため、クリア信号が再び出力されないまま、所定時間経過してしまうと、CPU211に強制リセットがかかる状態となる。先に説明した通り、正常に払出制御側メイン処理が正常に実行されている限り、周期的にクリア信号が出力されるため(ステップS340)、リセットはかからない。   The CPU 211 stops outputting the clear signal to the external WDT at the end of the series of processes described above (step S362). Since the external WDT starts counting the clear signal release time, the CPU 211 is forced to be reset when a predetermined time elapses without the clear signal being output again. As described above, as long as the payout control main process is normally executed normally, a clear signal is periodically output (step S340), and therefore no reset is applied.
停電予告信号の入力があったときには(ステップS334)、CPU211は割り込み禁止設定を行って(ステップS364)、RAM216への書き込みを防ぐことにより、RAM216に格納された払出情報等を保護する。次に、CPU211は、払出モータ21への駆動信号の出力を停止し(ステップS366)、遊技球の払い出しを停止する。また、外部WDTにクリア信号をON/OFFして(ステップS368)、外部WDTを一旦、クリアした後、再度、強制リセットのための計時を開始させる。
CPU211は、RAM216の記憶内容に基づいてチェックサムを算出しバックアップ領域に記憶させるとともに(ステップS370)、払出バックアップフラグHBKに値1をセットする(ステップS372)。そして、CPU211は、RAM216へのアクセスの禁止設定を行い(ステップS374)、RAM216に記憶されているバックアップ情報を保護する。
以上の処理を終えた後、CPU211が無限ループに入る。
When a power failure notice signal is input (step S334), the CPU 211 performs interrupt prohibition setting (step S364), and protects the payout information stored in the RAM 216 by preventing writing to the RAM 216. Next, the CPU 211 stops outputting the drive signal to the payout motor 21 (step S366) and stops paying out the game ball. Further, a clear signal is turned ON / OFF to the external WDT (step S368), the external WDT is once cleared, and then time counting for forced reset is started again.
The CPU 211 calculates a checksum based on the storage contents of the RAM 216 and stores it in the backup area (step S370), and sets a value 1 to the payout backup flag HBK (step S372). Then, the CPU 211 performs a prohibition setting for access to the RAM 216 (step S374), and protects the backup information stored in the RAM 216.
After finishing the above processing, the CPU 211 enters an infinite loop.
G2.主要動作設定処理:
次に、払出制御側メイン処理の主要動作設定処理(ステップS356)で行われる、球抜きスイッチ操作判定処理、回転角スイッチ履歴作成処理、スプロケット定位置判定スキップ処理、球がみ判定処理、賞球用賞球ストック数加算処理、貸球用賞球ストック数加算処理、ストック監視処理、払出球抜き判定設定処理について説明する。
G2. Main operation setting process:
Next, a ball removal switch operation determination process, a rotation angle switch history creation process, a sprocket fixed position determination skip process, a ball edge determination process, a prize ball, which are performed in the main operation setting process (step S356) of the payout control side main process. The award ball stock number adding process, the lending prize ball stock number adding process, the stock monitoring process, and the payout ball removal determination setting process will be described.
球抜きスイッチ操作判定処理は、球抜きスイッチからの検出信号に基づいて、その操作がなされているか否かを判定する処理である。操作されている時は、CPU211は球抜きフラグRMVに値1をセットする。この判定結果は、後述する通り、賞球払出装置20に払出動作を行わせるか否かの制御に活用される。   The ball removal switch operation determination process is a process of determining whether or not the operation is performed based on a detection signal from the ball removal switch. When being operated, the CPU 211 sets the value 1 to the ball removal flag RMV. As will be described later, this determination result is used to control whether or not the prize ball payout device 20 performs a payout operation.
回転角スイッチ履歴作成処理は、賞球払出装置20において、遊技球を1つずつ払い出すスプロケットの回転位置を、回転角スイッチからの検出信号に基づいて判断する。スプロケットが所定角度だけ回転するたびに、1バイトの記憶容量を有する回転角スイッチ検出履歴情報RSWに記録する。スプロケットはその姿勢に応じて、回転角スイッチの光を遮断/非遮断するように構成されており、回転角スイッチからは、遮断から非遮断への遷移およびその逆の遷移のそれぞれに応じて、値1又は値0が出力される。回転角スイッチ検出履歴情報RSWは、従前の信号を1ビットずつ上位にシフトした上で、回転角スイッチからの最新の検出信号を最下位ビットに格納する情報である。   In the rotation angle switch history creation process, the prize ball payout device 20 determines the rotation position of the sprocket for paying out game balls one by one based on the detection signal from the rotation angle switch. Every time the sprocket rotates by a predetermined angle, it is recorded in the rotation angle switch detection history information RSW having a storage capacity of 1 byte. The sprocket is configured to block / non-block the light of the rotation angle switch according to its posture, and from the rotation angle switch, according to each of the transition from blocking to non-blocking and vice versa, Value 1 or value 0 is output. The rotation angle switch detection history information RSW is information for storing the latest detection signal from the rotation angle switch in the least significant bit after shifting the previous signal to the upper bit by one bit.
スプロケット定位置判定スキップ処理は、スプロケットが定位置にあるか否かの定位置判定の実行を制御する処理である。
定位置判定をスキップする条件が整っていない時には、CPU211は、回転角スイッチ検出履歴情報RSWと定位置判定値との対比によって定位置判定を行う。本実施例の定位置判定値は、「00001111」、つまり上位4ビットが値0、下位4ビットが値1である。回転角スイッチ検出履歴情報RSWと定位置判定値の下位5ビットが一致していれば、スプロケットは定位置にあると判断されるため、CPU211は定位置判定をスキップする。下位5ビットが値「01111」となるのは、回転角スイッチが非遮断から遮断への遷移が少なくとも1回検出された後、遮断から非遮断に遷移した検出信号が4回の検出周期で連続して検出されたことをあらわしている。
The sprocket fixed position determination skip process is a process for controlling execution of a fixed position determination as to whether or not the sprocket is in a fixed position.
When the condition for skipping the fixed position determination is not satisfied, the CPU 211 performs the fixed position determination by comparing the rotation angle switch detection history information RSW and the fixed position determination value. The fixed position determination value of this embodiment is “00001111”, that is, the upper 4 bits are the value 0 and the lower 4 bits are the value 1. If the rotation angle switch detection history information RSW and the lower 5 bits of the fixed position determination value match, it is determined that the sprocket is in the fixed position, so the CPU 211 skips the fixed position determination. The lower 5 bits become the value “01111” because the detection signal that the transition from the non-blocking state to the non-blocking state is detected at least once after the rotation angle switch is detected at least once is continuously detected in four detection cycles. It shows that it was detected.
球がみ判定処理は、スプロケットに遊技球が噛み込んで動かなくなる状態、いわゆる球がみ状態が生じているか否かを、回転角スイッチ検出履歴情報RSWに回転角スイッチからの検出信号があるか否かに基づいて判定する処理である。回転角スイッチの光を非遮断から遮断に遷移した状態の検出信号がある場合には、球がみは生じていないと判断する。判断結果は、球がみ判定中フラグVALに格納する。球がみが生じていない時には値0、生じている時には値1で表す。   In the ball collision determination process, whether or not a game ball is stuck in the sprocket and stops moving, that is, whether a so-called ball collision state has occurred, is there a detection signal from the rotation angle switch in the rotation angle switch detection history information RSW? This is a process of determining based on whether or not. If there is a detection signal in a state in which the light of the rotation angle switch has been changed from non-blocking to blocking, it is determined that no sphere blur has occurred. The determination result is stored in the ball collision determining flag VAL. A value of 0 is indicated when the sphere is not spotted, and a value of 1 is indicated when the sphere is not spotted.
賞球用賞球ストック数加算処理は、メイン制御基板110からの賞球コマンドを解析して、新たに払い出す球数を求め、従来の払出球数のうち、まだ払出が完了していない未払い数に加算して、払い出すべき残数を求める処理である。   The prize ball stock number addition process for the prize ball analyzes the prize ball command from the main control board 110 to obtain a new number of balls to be paid out. This is a process of adding the number to obtain the remaining number to be paid out.
貸球用賞球ストック数加算処理は、CRユニットからの貸球要求信号に基づいて払い出す球数を加算する処理である。CPU211は、貸球要求信号があると、未払いの賞球数を表す賞球ストック数PBSに、新たに貸し出すべき貸球数RBVを加算して、払出すべき遊技球の総数を求める。もっとも、本実施例では、貸球よりも賞球を優先して扱うため、賞球の払い出しが完了してから、貸球の払い出しを行うように制御される。   The lending prize ball stock number adding process is a process of adding the number of balls to be paid out based on a lending request signal from the CR unit. When there is a ball rental request signal, the CPU 211 calculates the total number of game balls to be paid out by adding the ball pitch number RBV to be newly rented to the prize ball stock number PBS representing the number of unpaid prize balls. However, in this embodiment, the prize balls are handled with priority over the rental balls. Therefore, the payout of the rental balls is controlled after the completion of the payment of the prize balls.
ストック監視処理とは、遊技者が遊技球を上皿に満タンにした状態で遊技を続けていないか監視する処理である。CPU211は、賞球ストック数PBSが予め設定されたしきい値TH(本実施例では50とした)以上になると、注意フラグCAに値1をセットする。このフラグの値に基づき、払出制御基板210からメイン制御基板110にコマンドが送信され、扉枠装飾ランプの点灯による報知が行われる。   The stock monitoring process is a process for monitoring whether or not the player continues playing the game with the game ball filled in the upper plate. The CPU 211 sets a value of 1 to the attention flag CA when the prize ball stock number PBS exceeds a preset threshold value TH (50 in this embodiment). Based on the value of the flag, a command is transmitted from the payout control board 210 to the main control board 110, and a notification is made by lighting the door frame decoration lamp.
払出球抜き判定設定処理は、賞球払出装置20の動作の制御処理である。遊技状態等に応じて、賞球払出装置20に、貯留皿への賞球の払出し、賞球タンク27及びタンクレール26からの遊技球の抜き取り、又はこのような払い出しや排出を行わないといういずれかの動作を行わせる処理である。
図16は払出球抜き判定設定処理の一例を示すフローチャートである。CPU211が、払出制御側メイン処理(図15)の主要動作設定処理(ステップS356)において実行する処理である。
The payout ball removal determination setting process is a process for controlling the operation of the prize ball payout device 20. Depending on the game state or the like, the prize ball payout device 20 will either pay out the prize balls to the storage tray, remove the game balls from the prize ball tank 27 and the tank rail 26, or will not perform any such withdrawal or discharge. This is a process for performing such an operation.
FIG. 16 is a flowchart illustrating an example of a payout ball removal determination setting process. This is a process executed by the CPU 211 in the main operation setting process (step S356) of the payout control side main process (FIG. 15).
処理を開始するとCPU211は、球がみ中フラグPBEが値0、即ち払出モータ21に球がみが生じていない時には、賞球ストック数PBSをRAM216から読み出す(ステップS472)。賞球ストック数PBSが値0より大きい場合、即ち払い出すべき遊技球の残数がある場合には(ステップS474)、上皿が遊技球で満タンでなければ(ステップS476)、払出設定処理を行う(ステップS478)。払出設定処理は、払出モータ21を駆動して遊技球を払い出すための設定を行う処理である。処理内容は後述する。
上皿が遊技球で満タンのときには、払出不能と判断し、このルーチンを終了する。
When the processing is started, the CPU 211 reads out the prize ball stock number PBS from the RAM 216 when the in-ball flag PBE is 0, that is, when no ball is generated in the payout motor 21 (step S472). If the prize ball stock PBS is greater than 0, that is, if there is a remaining number of game balls to be paid out (step S474), the payout setting process if the upper plate is not full of game balls (step S476). Is performed (step S478). The payout setting process is a process for setting the payout of the game ball by driving the payout motor 21. The processing contents will be described later.
When the upper plate is full of game balls, it is determined that payout is impossible, and this routine is terminated.
CPU211は、球がみ中フラグPBEが値1、つまり球がみが生じている時(ステップS470)または、賞球ストック数PBSが値0のとき、つまり未払い出し球数がないときには、球抜きフラグRMVが値1であれば(ステップS480)、球抜き設定処理を行う(ステップS482)。球抜き設定処理とは、賞球タンク27及びタンクレール26に貯留されている遊技球を排出する処理である。処理内容は後述する。球抜きフラグRMVが値0であれば、球抜きは不要と判断して、何も行わずにこのルーチンを終了する。   The CPU 211 removes the ball when the ball ball flag PBE is 1, that is, when ball ball is generated (step S470), or when the prize ball stock PBS is 0, that is, when there is no unpaid ball number. If the flag RMV is 1 (step S480), a ball removal setting process is performed (step S482). The ball removal setting process is a process of discharging game balls stored in the prize ball tank 27 and the tank rail 26. The processing contents will be described later. If the ball removal flag RMV is 0, it is determined that ball removal is unnecessary, and this routine is terminated without performing anything.
図17は球抜き設定処理の一例を示すフローチャートである。払出球抜き判定設定処理(図16)のステップS482に相当する処理であり、賞球タンク27及びタンクレール26に貯留されている遊技球を排出するための処理である。
処理を開始し、球抜き判定時間が経過するまでの間(ステップS530)、CPU211は、球抜き動作を行うよう払出モータ21への駆動信号を出力する(ステップS536)。球抜き判定時間の時間管理は、先に説明した通り払出制御側メイン処理(図15)のステップS346で行われている。
球抜き判定時間が経過すると(ステップS530)、CPU211は払出モータ21への駆動信号を停止して(ステップS532)、球抜き動作を終了する。そして、球抜きが完了したと判断して、CPU211は、球抜きフラグRMVに値0をセットし(ステップS534)、このルーチンを終了する。
FIG. 17 is a flowchart showing an example of the ball removal setting process. This process corresponds to step S482 of the payout ball removal determination setting process (FIG. 16), and is a process for discharging the game balls stored in the prize ball tank 27 and the tank rail 26.
The CPU 211 outputs a drive signal to the payout motor 21 so as to perform the ball removal operation until the ball removal determination time has elapsed (step S530). Time management of the ball removal determination time is performed in step S346 of the payout control side main process (FIG. 15) as described above.
When the ball removal determination time has elapsed (step S530), the CPU 211 stops the drive signal to the payout motor 21 (step S532) and ends the ball removal operation. Then, the CPU 211 determines that the ball removal has been completed, and sets the value 0 to the ball removal flag RMV (step S534), and ends this routine.
図18は払出設定処理の一例を示すフローチャートである。払出設定処理は、払出モータ21を駆動して遊技球を払い出す設定を行う処理である。
処理が開始されると、CPU211は駆動指令数DRVをRAM216から読み出す(ステップS490)。駆動指令数DRVは、あと何個分の遊技球を払い出すように払出モータ21を駆動するかを表す変数である。
FIG. 18 is a flowchart showing an example of the payout setting process. The payout setting process is a process for setting the payout of the game ball by driving the payout motor 21.
When the process is started, the CPU 211 reads the drive command number DRV from the RAM 216 (step S490). The drive command number DRV is a variable that indicates how many game balls are to be driven to drive the payout motor 21.
駆動指令数DRVが値0のとき(ステップS492)、つまり未払いの遊技球数がゼロ個であるときには、払出モータ21への駆動信号の出力を停止する(ステップS494)。
そして、賞球ストック数PBSおよび実球計数PBをRAM216から読み出す(ステップS496、S498)。実球計数PBとは、払出モータ21が実際に払い出した遊技球の球数を計数スイッチからの検出信号に基づいてカウントした値である。
賞球ストック数PBSから実球計数PBを引いた値が未払いの遊技球数となるから、CPU211は、この値で、賞球ストック数PBS及び駆動指令数DRVを更新し(ステップS500)、実球計数PBに値0をセットし(ステップS502)、このルーチンを終了する。
When the drive command number DRV is 0 (step S492), that is, when the number of unpaid game balls is zero, output of the drive signal to the payout motor 21 is stopped (step S494).
Then, the prize ball stock PBS and the real ball count PB are read from the RAM 216 (steps S496, S498). The real ball count PB is a value obtained by counting the number of game balls actually paid out by the payout motor 21 based on a detection signal from a counting switch.
Since the value obtained by subtracting the actual ball count PB from the prize ball stock number PBS is the number of unpaid game balls, the CPU 211 updates the prize ball stock number PBS and the drive command number DRV with this value (step S500). The value 0 is set to the ball count PB (step S502), and this routine is finished.
駆動指令数DRVが値0でないとき(ステップs492)、つまり未払いの遊技球があるときには、払出モータ21に駆動信号を出力する(ステップS504)。
CPU211は、球がみ判定中フラグVALが値0(ステップS506)、即ち球がみが生じていない場合には、遊技球が払い出されていることを意味するから、スプロケットが定位置となるごとに、未払い数を表す駆動指令数DRVから値1を引く(ステップS508)。また、計数スイッチからの検出信号があれば(ステップS510)、実際に遊技球の払出が検出されたことを意味するから、実球計数PBを値1増加させる(ステップS512)。計数スイッチからの検出信号がない場合には、実球計数PBをカウントアップすることなく、このルーチンを終了する。
上述のステップS510において、計数スイッチからの検出信号の有無の判断は、払出モータへの駆動信号の出力から、実際に計数スイッチで遊技球が検出されるまでの所要時間以上の待ち時間を経てから行うことが好ましい。
When the drive command number DRV is not 0 (step s492), that is, when there is an unpaid game ball, a drive signal is output to the payout motor 21 (step S504).
The CPU 211 indicates that the game ball has been paid out when the ball collision determination flag VAL is 0 (step S506), that is, when no ball collision has occurred, so the sprocket is in the fixed position. Every time, the value 1 is subtracted from the drive command number DRV representing the number of unpaid (step S508). Further, if there is a detection signal from the counting switch (step S510), it means that the game ball has been actually paid out, so the actual ball count PB is incremented by 1 (step S512). If there is no detection signal from the count switch, this routine is terminated without counting up the real ball count PB.
In step S510 described above, the determination of the presence or absence of the detection signal from the counting switch is performed after a waiting time longer than the required time from the output of the drive signal to the payout motor until the game ball is actually detected by the counting switch. Preferably it is done.
球がみ判定中フラグVALが値1のとき(ステップS506)、つまり球がみが生じているときには、球がみ判定時間が経過するまで(ステップS514)、球がみを解消させるように払出モータ21を動作させる駆動信号を出力する(ステップS516)。また、払出モータ21による球がみ動作を行っていることを示す球がみ中フラグPBEに値1をセットし(ステップS518)、このルーチンを終了する。   When the ball stagnation determination flag VAL is 1 (step S506), that is, when a sphere stagnation has occurred, the payout is made so as to eliminate the stagnation until the stagnation determination time elapses (step S514). A drive signal for operating the motor 21 is output (step S516). Further, a value of 1 is set to the ball-picking flag PBE indicating that the ball-pumping operation by the payout motor 21 is being performed (step S518), and this routine is ended.
球がみ判定時間が経過したときには(ステップS514)、払出モータ21への駆動信号を停止し(ステップS520)、球がみ動作を終了させる。また、球がみ中フラグPBEに値0をセットして(ステップS522)、このルーチンを終了する。   When the sphere collision determination time has elapsed (step S514), the drive signal to the payout motor 21 is stopped (step S520), and the sphere collision operation is terminated. In addition, a value 0 is set in the sphere ball flag PBE (step S522), and this routine is terminated.
H.効果:
実施例で説明した種々の制御処理において、メイン制御基板110および払出制御基板210が出力する種々のコマンドは、一旦、RAM116、216に蓄えられた後、所定のタイミングでRAM116、216から読み出されて出力される。また、制御処理で用いられる種々のフラグや、情報もRAM116、216上に構築されたワークを利用して管理されている。
このように、実施例の制御処理では、RAM116、216に頻繁にアクセスが行われる。
H. effect:
In various control processes described in the embodiment, various commands output from the main control board 110 and the payout control board 210 are temporarily stored in the RAMs 116 and 216 and then read out from the RAMs 116 and 216 at a predetermined timing. Is output. Various flags and information used in the control process are also managed using works constructed on the RAMs 116 and 216.
Thus, in the control process of the embodiment, the RAMs 116 and 216 are frequently accessed.
本実施例では、図6〜8で説明した通り、メイン制御基板110、払出制御基板210のCPU111、211は、それぞれRAM116、216に対して、ロード/ストアコマンドおよびイン/アウトコマンドの双方でアクセスすることができる。このように疑似RAMは、イン/アウトコマンドでアクセスできる分、アクセス1回につき1バイトずつプログラム容量を削減することができる。プログラム中に疑似RAMへのイン/アウトコマンドでのアクセス箇所が増えるほど、プログラム容量の削減効果は大きくなる。   In the present embodiment, as described with reference to FIGS. 6 to 8, the CPUs 111 and 211 of the main control board 110 and the payout control board 210 access the RAMs 116 and 216 by both load / store commands and in / out commands, respectively. can do. As described above, the pseudo RAM can reduce the program capacity by one byte for each access because it can be accessed by the in / out command. As the number of access points for pseudo RAM in / out commands increases during the program, the program capacity reduction effect increases.
図19は疑似RAMの効果を示す説明図である。ある遊技機において、疑似RAMの有無でのプログラム容量の変化を比較して示した。
最上段は、疑似RAMを設けない場合である。つまり、RAMへのアクセスは、全てロード/ストアコマンドによって行われる場合を示している。この時の容量は550バイト強となっている。
2〜4段目は、疑似RAMを設けた場合である。それぞれ疑似RAMの容量を64バイト、128バイト、192バイトに変化させた場合を示した。図示する通り、プログラムの容量は、疑似RAMが64バイトの場合に10%、128バイトの場合に18%、192バイトの場合に31%削減される。
このように、本実施例によれば、イン/アウトコマンドでRAMへのアクセスを可能とする回路、つまりエリア区分判定部120を設けることによって、プログラムの容量を削減することが可能となる。RAMへのアクセスコマンド一つ当たりの削減量は1バイトに過ぎないが、頻繁に使用されるコマンドであるため、制御プログラム全体では、大きな削減効果を生むことができるのである。
FIG. 19 is an explanatory diagram showing the effect of the pseudo RAM. In a certain game machine, the change in program capacity with and without pseudo-RAM is shown in comparison.
The uppermost stage is a case where no pseudo RAM is provided. That is, the case where all accesses to the RAM are performed by load / store commands is shown. The capacity at this time is just over 550 bytes.
The second to fourth stages are cases where a pseudo RAM is provided. The cases where the pseudo-RAM capacity is changed to 64 bytes, 128 bytes, and 192 bytes are shown. As shown in the figure, the capacity of the program is reduced by 10% when the pseudo RAM is 64 bytes, 18% when the pseudo RAM is 128 bytes, and 31% when the pseudo RAM is 192 bytes.
As described above, according to the present embodiment, the capacity of the program can be reduced by providing the circuit that can access the RAM by the in / out command, that is, the area division determination unit 120. Although the amount of reduction per access command to the RAM is only 1 byte, since it is a command that is frequently used, the entire control program can produce a large reduction effect.
I.変形例:
制御基板の回路構成は、以下に示す通り、種々の変形例が可能である。ここでは、メイン制御基板110の変形例を示すが、払出制御基板210についても同様の変形例が適用可能である。
I1.回路構成の変形例(1):
図20はメイン制御基板の変形例(1)を示す説明図である。実施例では、IOにアクセスするためのアドレス空間を確保しておく必要上、疑似RAM領域は、8ビットのアドレス空間の一部にとどまる例を示した。変形例では、8ビットのアドレス空間全体を疑似RAM領域とすることができる回路例を示す。
I. Variations:
Various modifications of the circuit configuration of the control board are possible as shown below. Here, a modification of the main control board 110 is shown, but a similar modification can be applied to the payout control board 210.
I1. Circuit configuration modification (1):
FIG. 20 is an explanatory view showing a modification (1) of the main control board. In the embodiment, an example in which the pseudo RAM area remains in a part of the 8-bit address space is shown because it is necessary to secure an address space for accessing the IO. In the modified example, a circuit example in which the entire 8-bit address space can be used as a pseudo RAM area is shown.
変形例の回路では、メモリエリアデコーダ113AおよびIOデコーダ122の構成が、実施例(図6)と相違する。その他の構成は、実施例と同じであるため説明を省略する。
メモリエリアデコーダ113Aは、アドレスに基づいてアクセス先がROM、RAM、IO領域(受信バッファ123r、送信バッファ123s)のいずれに当たるかを判断し、それぞれチップセレクタ信号MCS2、MCS1、およびMIOCS1、MIOCS2を出力する。ここでは2種類のIOを備える例を示したが、更に多くのIOを設けても良い。この場合には、メモリエリアデコーダ113Aから、各IOに対してチップセレクタ信号が接続される。
In the circuit of the modification, the configurations of the memory area decoder 113A and the IO decoder 122 are different from those of the embodiment (FIG. 6). Since other configurations are the same as those of the embodiment, description thereof is omitted.
The memory area decoder 113A determines whether the access destination corresponds to the ROM, RAM, or IO area (reception buffer 123r, transmission buffer 123s) based on the address, and outputs chip selector signals MCS2, MCS1, MIOCS1, and MIOCS2, respectively. To do. Here, an example in which two types of IOs are provided has been shown, but more IOs may be provided. In this case, a chip selector signal is connected to each IO from the memory area decoder 113A.
変形例の構成では、エリア区分判定部120は実施例と同様の機能を果たす(図6、図7参照)。つまり、イン/アウトコマンドが入力された時、指定された8ビットのアドレス値と、エリア区分データ121とを比較して、アクセス先がIOか疑似RAM領域かを判定し、IOエリア識別信号またはチップセレクタ信号MCS0を出力する。   In the configuration of the modified example, the area classification determination unit 120 performs the same function as in the embodiment (see FIGS. 6 and 7). That is, when an in / out command is input, the designated 8-bit address value is compared with the area segment data 121 to determine whether the access destination is an IO or pseudo RAM area, and an IO area identification signal or The chip selector signal MCS0 is output.
変形例の構成によれば、実施例と同様に、8ビットのアドレス空間の一部を疑似RAM領域に割り当てることができる。この場合には、イン/アウトコマンドが入力された時に、エリア区分判定部120がアクセス先を切り換える機能を果たすことになる。   According to the configuration of the modification, a part of the 8-bit address space can be allocated to the pseudo RAM area as in the embodiment. In this case, when the in / out command is input, the area classification determination unit 120 functions to switch the access destination.
変形例では、更に、8ビットのアドレス空間全体を疑似RAM領域に割り当てることも可能となる。エリア区分データ121に、「FFH」、つまり8ビットのアドレス空間の最大値を設定しておけば、エリア区分判定部120は無条件に疑似RAM領域へのアクセスが要求されているものと判断するようになり、アドレスバスA7〜A0によって確保し得るRAM116の疑似RAM領域全体にアクセスすることが可能となる。
この時、IOへのアクセスはロード/ストアコマンドによって確保される。メモリエリアデコーダ113Aにおいて、RAMの全領域を除く範囲にIO領域を設定しておけばよい。具体的には、アドレス空間の上位の所定ビットの差異によって、RAM116、ROM114、IO領域を規定することになる。こうしておけば、RAM116,IOのそれぞれに対して、下位8ビット分のアドレスを確保することができる。
In the modified example, it is also possible to allocate the entire 8-bit address space to the pseudo RAM area. If “FFH”, that is, the maximum value of the 8-bit address space is set in the area division data 121, the area division determination unit 120 determines that access to the pseudo RAM area is requested unconditionally. As a result, it becomes possible to access the entire pseudo RAM area of the RAM 116 that can be secured by the address buses A7 to A0.
At this time, access to the IO is secured by a load / store command. In the memory area decoder 113A, the IO area may be set in a range excluding the entire area of the RAM. Specifically, the RAM 116, the ROM 114, and the IO area are defined by the difference between predetermined bits in the upper address space. In this way, it is possible to secure addresses for the lower 8 bits for each of the RAMs 116 and IO.
IOへのアクセスを行う場合、CPU111がIO領域に対応するアドレスを指定してロード/ストアコマンドを出力すると、メモリエリアデコーダ113Aはアクセス先がIOであると判断してチップセレクタ信号MIOCS1、MIOCS2のいずれかをアクティブにする。この結果、指定されたIOにアクセスすることが可能となる。   When accessing the IO, when the CPU 111 designates an address corresponding to the IO area and outputs a load / store command, the memory area decoder 113A determines that the access destination is the IO, and the chip selector signals MIOCS1 and MIOCS2 Make one active. As a result, the designated IO can be accessed.
また、メモリエリアデコーダ113Aは、アドレスA15〜A0の全空間に基づいてチップセレクタの出力が可能であるため、変形例の回路によれば、RAMおよびIOの双方にロード/ストアコマンドでアクセスすることが可能である。
また、実施例と同様、RAM116の一部が疑似RAM領域となるようエリア区分判定部120のエリア区分データ121において設定しておけば、疑似RAM領域に対しては、イン/アウトコマンドでアクセス可能となる。この時、疑似RAM領域に割り当てられなかった領域、つまり8ビットのアドレス空間の最後の方の領域は、イン/アウトコマンドでアクセス可能なIO領域となる。
このように設定することにより、RAM116およびIOそれぞれの一部について、ロード/ストアコマンドおよびイン/アウトコマンドの双方でアクセスすることが可能となる。
Further, since the memory area decoder 113A can output the chip selector based on the entire space of the addresses A15 to A0, according to the circuit of the modified example, both the RAM and the IO are accessed by a load / store command. Is possible.
As in the embodiment, if the area division data 121 of the area division determination unit 120 is set so that a part of the RAM 116 becomes a pseudo RAM area, the pseudo RAM area can be accessed by an in / out command. It becomes. At this time, the area that is not allocated to the pseudo RAM area, that is, the last area of the 8-bit address space is an IO area that can be accessed by an in / out command.
By setting in this way, a part of each of the RAM 116 and IO can be accessed by both a load / store command and an in / out command.
このように変形例の回路によれば、RAM116およびIOの双方について、ロード/ストアコマンド、イン/アウトコマンドの双方でのアクセスが可能となる。疑似RAM領域を大きくすれば、イン/アウトコマンドでRAM116にアクセスすることができる分、プログラムの削減効果も大きくなる。しかし、一方、疑似RAM領域を大きくすることによって、IOへのアクセスにロード/ストアコマンドを使用する必要が生じると、その分、プログラムサイズが大きくなる。RAM116およびIOへのアクセス数は、プログラムの内容によって異なるから、上述の相反する効果を考慮して、プログラムサイズを最小にすることができる最適の疑似RAM領域のサイズもプログラムごとに求めることができる。   Thus, according to the circuit of the modified example, both the RAM 116 and the IO can be accessed by both the load / store command and the in / out command. If the pseudo RAM area is increased, the program reduction effect is increased because the RAM 116 can be accessed by the in / out command. On the other hand, if the pseudo RAM area is enlarged, if a load / store command needs to be used for accessing the IO, the program size is increased accordingly. Since the number of accesses to the RAM 116 and the IO varies depending on the contents of the program, the optimum pseudo RAM area size that can minimize the program size can be obtained for each program in consideration of the above-mentioned conflicting effects. .
I2.回路構成の変形例(2):
図21はメイン制御基板の変形例(2)を示す説明図である。この変形例では、RAM116の全領域を疑似RAM領域とし、IOへのアクセスはロード/ストアコマンドによって行う回路例を示す。
I2. Circuit configuration modification (2):
FIG. 21 is an explanatory view showing a modification (2) of the main control board. This modification shows a circuit example in which the entire area of the RAM 116 is set as a pseudo RAM area, and access to the IO is performed by a load / store command.
図示する通り、この変形例の回路では、エリア区分判定部120は存在しない。CPU111は、RAM116にアクセスする際には、イン/アウトコマンドとともに、下位アドレスA7〜A0を指定する。IOREQは、直接、RAM116のチップセレクタ信号として入力されているため、イン/アウトコマンドは無条件にRAM116へのアクセスを意味することになる。CPU111は、イン/アウトコマンドによって、RAM116の下位アドレスA7〜A0に対応する全領域へのアクセスが可能となる。   As shown in the figure, the area division determination unit 120 does not exist in the circuit of this modification. When accessing the RAM 116, the CPU 111 designates lower addresses A7 to A0 together with in / out commands. Since IOREQ is directly input as a chip selector signal of the RAM 116, an in / out command means an unconditional access to the RAM 116. The CPU 111 can access all areas corresponding to the lower addresses A7 to A0 of the RAM 116 by in / out commands.
一方、メモリエリアデコーダ113Bからは、チップセレクタ信号IOCS1,IOCS2が受信バッファ123r、送信バッファ123sにそれぞれ出力される。CPU111が、ロード/ストアコマンドを出力すると、メモリエリアデコーダ113Bは、指定されたアドレスに基づいてROM114、IO(受信バッファ123r、送信バッファ123s)のいずれへのアクセスかを判断し、チップセレクタ信号MCS2、IOCS1,IOCS2のいずれかをアクティブにする。この結果、ROMおよびIOにそれぞれアクセスすることが可能となる。   On the other hand, chip selector signals IOCS1 and IOCS2 are output from the memory area decoder 113B to the reception buffer 123r and the transmission buffer 123s, respectively. When the CPU 111 outputs a load / store command, the memory area decoder 113B determines which of the ROM 114 and IO (reception buffer 123r, transmission buffer 123s) is to be accessed based on the designated address, and the chip selector signal MCS2 , IOCS1 or IOCS2 is activated. As a result, it becomes possible to access the ROM and the IO, respectively.
この変形例の回路によれば、RAM116へのアクセスを全てイン/アウトコマンドで行うことができるため、プログラムサイズを削減することができる。また、エリア区分判定部120を設けなくてもすむ分、回路構成が簡素なもので済むという利点もある。   According to the circuit of this modification, all accesses to the RAM 116 can be performed with in / out commands, and therefore the program size can be reduced. Further, there is an advantage that the circuit configuration can be simplified as long as the area classification determination unit 120 is not provided.
以上、本発明の種々の実施例について説明したが、本発明はこれらの実施例に限定されず、その趣旨を逸脱しない範囲で種々の構成を採ることができることはいうまでもない。
実施例では、パチンコ機1への適用例を示したが、本発明はスロットマシンへの適用も可能である。
また、実施例では、メイン制御基板110、払出制御基板210の双方に疑似RAMを設ける構成を示したが、いずれか一方にのみ設けても良い。
図20、21で示した変形例は、それぞれ払出基板に適用することも可能である。
実施例では、RAM領域にイン/アウトコマンドでアクセス可能とする例を示したが、同様の構成をROMに適用することによって、インコマンドでROMにアクセス可能としてもよい。
As mentioned above, although the various Example of this invention was described, it cannot be overemphasized that this invention is not limited to these Examples, and can take a various structure in the range which does not deviate from the meaning.
In the embodiment, the application example to the pachinko machine 1 is shown, but the present invention can also be applied to the slot machine.
Further, in the embodiment, the configuration in which the pseudo RAM is provided on both the main control board 110 and the payout control board 210 is shown, but it may be provided on only one of them.
The modification examples shown in FIGS. 20 and 21 can also be applied to the payout substrate.
In the embodiment, the example in which the RAM area can be accessed by the in / out command has been described. However, by applying the same configuration to the ROM, the ROM may be accessible by the in command.
パチンコ機1の全体構成を示す斜視図である。1 is a perspective view showing an overall configuration of a pachinko machine 1. FIG. パチンコ機1の背面斜視図である。2 is a rear perspective view of the pachinko machine 1. FIG. パチンコ機1の分解斜視図である。1 is an exploded perspective view of a pachinko machine 1. FIG. パチンコ機1の制御用ハードウェア構成を示すブロック図である。2 is a block diagram showing a control hardware configuration of the pachinko machine 1. FIG. 装飾図柄制御基板350の回路構成を示す説明図である。It is explanatory drawing which shows the circuit structure of the decoration design control board 350. メイン制御基板110の回路構成を示す説明図である。3 is an explanatory diagram showing a circuit configuration of a main control board 110. FIG. メイン制御基板110の動作を示す説明図である。FIG. 6 is an explanatory diagram showing an operation of a main control board 110. 払出制御基板210の回路構成を示す説明図である。It is explanatory drawing which shows the circuit structure of the payout control board. 主制御側電源投入時処理の一例を示すフローチャート(1)である。It is a flowchart (1) which shows an example of the main control side power-on process. 主制御側電源投入時処理の一例を示すフローチャート(2)である。It is a flowchart (2) which shows an example of the process at the time of main control side power-on. 主制御側タイマ割り込み処理のフローチャートである。It is a flowchart of a main control side timer interrupt process. サブ統合側リセット処理のフローチャートである。It is a flowchart of a sub integration side reset process. 払出制御側電源投入時処理の一例を示すフローチャート(1)である。It is a flowchart (1) which shows an example of the process at the time of power-on of the payout control side. 払出制御側電源投入時処理の一例を示すフローチャート(2)である。It is a flowchart (2) which shows an example of the process at the time of power-on of the payout control side. 払出制御側電源投入時処理の一例を示すフローチャート(3)である。It is a flowchart (3) which shows an example of the process at the time of power-on of the payout control side. 払出球抜き判定設定処理の一例を示すフローチャートである。It is a flowchart which shows an example of a payout ball removal determination setting process. 球抜き設定処理の一例を示すフローチャートである。It is a flowchart which shows an example of a ball removal setting process. 払出設定処理の一例を示すフローチャートである。It is a flowchart which shows an example of a payout setting process. 疑似RAMの効果を示す説明図である。It is explanatory drawing which shows the effect of pseudo-RAM. メイン制御基板の変形例(1)を示す説明図である。It is explanatory drawing which shows the modification (1) of a main control board. メイン制御基板の変形例(2)を示す説明図である。It is explanatory drawing which shows the modification (2) of a main control board.
符号の説明Explanation of symbols
1…パチンコ機
2…外枠
3…本体枠
4…遊技盤
4a…表示部
4b…操作スイッチ
5…扉枠
6…下部前面カバー板
7…カバー
8…ハンドル
9…発射レール
10…打球発射装置
12…パネル装飾ランプ
16…LCD
20…賞球払出装置
21…払出モータ
22…払出球検出器
23…モータ駆動センサ
25…球通路
26…タンクレール
27…賞球タンク
29…スピーカ
31…枠装飾ランプ
32、34…ランプ中継基板
41…特別図柄表示装置
42…入賞検出器
43…大入賞口ソレノイド
47…発射制御基板
48…タッチ検出部
49…発射モータ
50…ガラス板
100…遊技制御基板ボックス
110…メイン制御基板
111…CPU
112…バスバッファ
113、113A、113B…メモリエリアデコーダ
113d…エリア区分データ
114…ROM
115…選択部
116…RAM
120…エリア区分判定部
121…エリア区分データ
122…IOデコーダ
123…パラレル入出力ポート
123s…送信バッファ
123r…受信バッファ
124…シリアル入出力制御部
124s…SP変換部
124p…PS変換部
200…払出制御基板ボックス
200U…基板ユニット
210…払出制御基板
211…CPU
212…バスバッファ
213…メモリエリアデコーダ
214…ROM
215…選択部
216…RAM
220…エリア区分判定部
221…エリア区分データ
222…IOデコーダ
223…受信バッファ
224…送信バッファ
310…サブ制御基板
350…装飾図柄制御基板
351…CPU
352…RAM
353…ROM
356…キャラROM
356C…コントローラ
356N…NAND型フラッシュメモリ
357…パネルインタフェース
358…フレームメモリ
DESCRIPTION OF SYMBOLS 1 ... Pachinko machine 2 ... Outer frame 3 ... Main body frame 4 ... Game board 4a ... Display part 4b ... Operation switch 5 ... Door frame 6 ... Lower front cover board 7 ... Cover 8 ... Handle 9 ... Launch rail 10 ... Hitting ball launcher 12 ... Panel decoration lamp 16 ... LCD
DESCRIPTION OF SYMBOLS 20 ... Prize ball delivery apparatus 21 ... Delivery motor 22 ... Delivery ball detector 23 ... Motor drive sensor 25 ... Ball passage 26 ... Tank rail 27 ... Prize ball tank 29 ... Speaker 31 ... Frame decoration lamps 32, 34 ... Lamp relay board 41 ... Special symbol display device 42 ... Winning detector 43 ... Large prize solenoid 47 ... Launch control board 48 ... Touch detector 49 ... Launch motor 50 ... Glass plate 100 ... Game control board box 110 ... Main control board 111 ... CPU
112 ... Bus buffers 113, 113A, 113B ... Memory area decoder 113d ... Area division data 114 ... ROM
115: Selection unit 116 ... RAM
DESCRIPTION OF SYMBOLS 120 ... Area division | segmentation determination part 121 ... Area division data 122 ... IO decoder 123 ... Parallel input / output port 123s ... Transmission buffer 123r ... Reception buffer 124 ... Serial input / output control part 124s ... SP conversion part 124p ... PS conversion part 200 ... Discharge control Substrate box 200U ... Substrate unit 210 ... Dispensing control substrate 211 ... CPU
212 ... Bus buffer 213 ... Memory area decoder 214 ... ROM
215: Selection unit 216: RAM
220 ... Area division determination unit 221 ... Area division data 222 ... IO decoder 223 ... Reception buffer 224 ... Transmission buffer 310 ... Sub control board 350 ... Decoration pattern control board 351 ... CPU
352 ... RAM
353 ... ROM
356 ... Character ROM
356C ... Controller 356N ... NAND flash memory 357 ... Panel interface 358 ... Frame memory

Claims (7)

  1. 所定の遊技媒体を用いて遊技を行う遊技機であって、
    前記遊技の進行を統合制御する主制御装置と、
    所定の条件下で、前記遊技媒体を遊技者に払い出す払出装置と、
    前記主制御装置からの指示情報に従って、前記払出しを制御する払出制御装置とを有し、
    前記主制御装置は、
    前記統合制御を実行するためのCPUと、
    前記CPUが実行するプログラムを格納するためのメモリとしてのROMと、
    前記統合制御に用いられる種々の情報を格納するためのメモリとしてのRAMと、
    前記統合制御において、前記主制御装置の外部との信号を入出力するための入出力ポートとを有し、
    前記CPUは、メモリへのアクセスに使用されるコマンドであって2バイト以上のアドレス値を含むコマンド体系を有するメモリアクセスコマンドと、外部との信号の入出力に使用されるコマンドであって入出力先を指定するためのアドレス値が前記メモリアクセスコマンドよりも1バイト以上少ないコマンド体系を有する入出力ポートアクセスコマンドとを使用可能であり、
    更に、
    前記入出力ポートアクセスコマンドで指定されるアドレス値に基づいて、アクセス先を前記RAMおよび入出力ポートに切り換え、前記RAMおよび入出力ポートのいずれかをアクティブにするセレクタ信号を出力するエリア区分判定部を備え、
    前記入出力ポートアクセスコマンドに応じて稼働すべき対象を指定する入出力ポートリクエスト信号は、前記CPUから前記エリア区分判定部に入力されている遊技機。
    A gaming machine that performs a game using a predetermined game medium,
    A main control device for integrated control of the progress of the game;
    A payout device for paying out the game medium to a player under predetermined conditions;
    A payout control device for controlling the payout according to the instruction information from the main control device;
    The main controller is
    A CPU for executing the integrated control;
    ROM as a memory for storing a program executed by the CPU;
    RAM as a memory for storing various information used for the integrated control;
    In the integrated control, having an input / output port for inputting / outputting a signal to / from the outside of the main controller,
    The CPU is a command used to access a memory and has a command system including an address value of 2 bytes or more, and a command used to input / output a signal to / from the outside. An input / output port access command having a command system in which an address value for designating a destination is 1 byte or less smaller than the memory access command can be used;
    Furthermore,
    Based on an address value specified by the input / output port access command, an area classification determination unit that switches the access destination to the RAM and the input / output port and outputs a selector signal that activates either the RAM or the input / output port With
    A gaming machine in which an input / output port request signal for designating a target to be operated according to the input / output port access command is input from the CPU to the area classification determination unit.
  2. 請求項1記載の遊技機であって、更に、
    前記メモリアクセスコマンドで指定されるアドレス値の上位所定桁に基づいて、アクセス先となる前記ROMおよびRAMのいずれかをアクティブにするためのメモリセレクト信号を出力するメモリエリアデコード部を有し、
    前記メモリアクセスコマンドに応じて稼働すべき対象を指定するメモリリクエスト信号は、前記CPUから前記メモリエリアデコード部に入力されている遊技機。
    The gaming machine according to claim 1, further comprising:
    A memory area decoding unit that outputs a memory select signal for activating either the ROM or the RAM to be accessed based on an upper predetermined digit of an address value specified by the memory access command;
    A gaming machine in which a memory request signal for designating a target to be operated according to the memory access command is input from the CPU to the memory area decoding unit.
  3. 請求項1または2記載の遊技機であって、
    前記RAMのアドレス空間と、前記入出力ポートアクセスコマンドで指定可能なアドレス空間とが等しい遊技機。
    A gaming machine according to claim 1 or 2,
    A gaming machine in which an address space of the RAM is equal to an address space that can be specified by the input / output port access command.
  4. 請求項1〜3いずれか記載の遊技機であって、
    前記エリア区分判定部は、前記入出力ポートで指定されるアドレス値が、先頭アドレスを含む所定範囲内の時に、アクセス先を前記RAMと判断する遊技機。
    A gaming machine according to any one of claims 1 to 3,
    The area classification determination unit is a gaming machine that determines an access destination as the RAM when an address value specified by the input / output port is within a predetermined range including a head address.
  5. 請求項1〜4いずれか記載の遊技機であって、
    前記エリア区分判定部は、前記アクセス先の判定に使用するエリア区分データを記憶するエリア区分データ記憶部を有し、
    前記CPUは、起動時に前記エリア区分データ記憶部に、前記エリア区分データを設定する遊技機。
    A gaming machine according to any one of claims 1 to 4,
    The area division determination unit includes an area division data storage unit that stores area division data used for the determination of the access destination,
    The said CPU sets the said area division data in the said area division data storage part at the time of starting.
  6. 請求項2記載の遊技機であって、
    前記メモリエリアデコード部は、更に、前記上位所定桁に基づいて、前記入出力ポートをアクティブにする入出力ポートセレクト信号を出力可能である遊技機。
    A gaming machine according to claim 2,
    The memory area decoding unit can further output an input / output port select signal for activating the input / output port based on the upper predetermined digit.
  7. 請求項1〜6いずれか記載の遊技機であって、
    前記入出力ポートは、
    第1のアドレス値でアクセスされ、前記主制御装置が外部から受信したデータを一時的に蓄積しておくためのデータ受信バッファと、
    第2のアドレス値でアクセスされ、前記主制御装置から外部へ送信すべきデータを一時的に蓄積しておくためのデータ送信バッファと、
    前記データ受信バッファに接続され、前記外部からシリアル形式で受信したデータをパラレル形式に変換して、前記データ受信バッファに蓄積するシリアルパラレル変換部と、
    前記データ送信バッファに接続され、前記データ送信バッファに蓄積されたデータを、パラレル形式からシリアル形式に変換して、外部に出力するパラレルシリアル変換部とを備える遊技機。
    A gaming machine according to any one of claims 1 to 6,
    The input / output port is
    A data reception buffer that is accessed with a first address value and temporarily stores data received from outside by the main controller;
    A data transmission buffer for temporarily storing data to be transmitted to the outside from the main controller, accessed by a second address value;
    A serial-parallel converter connected to the data receiving buffer, converting the data received from the outside in a serial format into a parallel format, and storing the data in the data receiving buffer;
    A gaming machine comprising: a parallel-serial conversion unit that is connected to the data transmission buffer, converts data stored in the data transmission buffer from a parallel format to a serial format, and outputs the converted data to the outside.
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