JP5084160B2 - A thin film transistor and a display device - Google Patents

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本発明は薄膜トランジスタ及び表示装置に係わり、特に、薄膜トランジスタに含まれるゲート絶縁層の形状構造に関する。 The present invention relates to a thin film transistor and a display device, and more particularly, to shape the structure of the gate insulating layer included in the thin film transistor. 本発明の薄膜トランジスタはアクティブマトリクス型液晶表示装置などに好適に用いられるものである。 The thin film transistor of the present invention is suitably used for such as an active matrix liquid crystal display device.

薄膜トランジスタ(Thin Film Transistor, TFT)は、ゲート電極、ソース電極、及び、ドレイン電極を備えた3端子素子である。 TFT (Thin Film Transistor, TFT) has a gate electrode, a source electrode, and a three-terminal device having a drain electrode. そして、薄膜トランジスタはゲート電極に電圧を印加して、チャンネル層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有する電子アクティブ素子である。 Then, the thin film transistor applies a voltage to the gate electrode, controlling the current flowing through the channel layer, an electron active element having a function of switching current between the source electrode and the drain electrode.

TFTはアクティブマトリクス型液晶ディスプレイなどの駆動基板に好適であるが、これらを大面積の液晶表示パネルに適用する場合、基板の低コスト化が求められる。 TFT is suitable for driving a substrate such as an active matrix liquid crystal display, when applying them to the liquid crystal display panel having a large area, cost of the substrate is required. そのため現在では従来の高品質な石英基板に代えて、ガラス基板が採用されるようになってきている。 Therefore at present instead of the conventional high-quality quartz substrate, it has come to a glass substrate is employed. ガラス基板を用いた場合、耐熱性が低い為、600℃以下の低温プロセスにより薄膜トランジスタを形成することが求められる。 When using a glass substrate, because of low heat resistance, it is required to form a thin film transistor by 600 ° C. or less of the low temperature process. 現在最も広く使われているのは、多結晶シリコン又はアモルファスシリコン膜をチャネル層材料としたMetal-Insulator-Semiconductor Field Effect Transistor (MIS−FET)素子である。 The most widely used is a polycrystalline silicon or amorphous silicon film Metal-Insulator-Semiconductor and the channel layer material Field Effect Transistor (MIS-FET) device. ただし、低温プロセスとの整合性においてはアモルファスシリコンが優れている。 However, is excellent amorphous silicon in consistency with low-temperature process.

通常のアクティブマトリクス回路の駆動においては、選択時には順バイアス電圧(Nチャネル型では正、Pチャネル型では負の電圧)を印加し、それ以外の非選択時にはその逆の電圧を印加する。 In driving the normal active matrix circuit, at the time of selection (positive in N-channel type, a negative voltage is P-channel type) forward bias voltage is applied to, at the time of non-selection the other a voltage of the opposite. 非選択時にTFTのソース/ドレイン間の絶縁性が不十分であると画素に蓄積された電荷がただちに放出されてしまい、コントラストの高い映像が得られない。 Unselected charge insulation between the source / drain of the TFT is accumulated as the pixel is insufficient when it will be immediately released, no high-contrast image can be obtained. そこで、アクティブマトリクス回路のスイッチング素子としてTFTを使用するには逆バイアスでもリーク電流が小さいことが求められる。 Therefore, it is required leakage current is smaller in reverse bias to use the TFT as a switching element of an active matrix circuit. アモルファスシリコンによって形成したTFTは多結晶シリコンのものにくらべ電界効果移動度は劣るものの、非選択時のオフ電流が小さいという特徴をもっており、上記目的にはアモルファスシリコンTFTが適している。 Although TFT formed by amorphous silicon field effect mobility compared to that of the polycrystalline silicon is inferior, has a feature that the off current during the non-selection is small, the amorphous silicon TFT is suitable for the purpose.

また、最近では、TFTのチャネル層に適用し得る材料として、酸化物材料が注目されてきている。 Recently, as a material which can be applied to the channel layer of the TFT, oxide material has attracted attention.

たとえば、ZnOを主成分として用いた透明伝導性酸化物多結晶薄膜をチャネル層に用いたTFTの開発が活発に行われている。 For example, the development of TFT in which a transparent conductive oxide polycrystalline thin film using ZnO as the main component in the channel layer have been actively conducted. 上記薄膜は、低温で成膜でき、プラスチック板やフィルムなどの基板上に薄膜を形成することが可能である。 The thin film is capable of film can be formed at a low temperature, to form a thin film on a substrate such as a plastic plate or a film. さらに、ZnO膜を半導体活性層とするTFTにおいては、半導体活性層に光が入射してもZnO膜が可視光に対して透明であるため、半導体活性層は光の影響をほとんど受けない。 Further, in the TFT of the ZnO film and the semiconductor active layer, since the ZnO film even if the light is incident on the semiconductor active layer is transparent to visible light, the semiconductor active layer is hardly affected by the light. そのため、ZnO膜を半導体活性層とするTFTは、光が入射しても正常な動作ができなくなるという不具合はほとんど生じない。 Therefore, TFT to the ZnO film and the semiconductor active layer, a problem that light can not be normal operation incident hardly occurs.

金属酸化物半導体をチャネル層に用いた半導体素子としては他にもIn-Ga-Zn-O系のアモルファス酸化物を用いたTFTが報告されている(非特許文献1)。 As semiconductor devices using metal oxide semiconductor in the channel layer have been reported TFT even using an In-Ga-Zn-O based amorphous oxide other (non-patent document 1). 上記薄膜も室温でプラスチックやガラス基板への作成が可能であり、可視光に対して透明であるという特徴を有している。 The thin film also can be formed on a plastic or glass substrate at room temperature, it has a characteristic of being transparent to visible light. また、アモルファスIn-Ga-Zn-O膜をチャネル層に用いたTFTでは電界効果移動度が10cm 2 /Vs程度でノーマリーオフ型のトランジスタ特性が得られており、フレキシブルTFT材料として大きな可能性を有している。 Amorphous In-Ga-Zn-O film is obtained transistor characteristics normally-off type field effect mobility in the TFT used for a channel layer of about 10 cm 2 / Vs, and great potential as a flexible TFT material have.

従来、薄膜トランジスタのゲート絶縁層としては、SiO を用いることが一般的である。 Conventionally, as a gate insulating layer of the thin film transistor, the use of SiO 2 is generally used. チャネル層に酸化物を適用したトランジスタにおいても、これらのゲート絶縁層を用いた検討が成されている。 Also in the applied transistor oxide channel layer, consider using these gate insulating layers are made. また、Al やY などの高誘電率のゲート絶縁層を用いることで、大きなオン電流を有した薄膜トランジスタを実現しようとする試みも行われている。 Further, by using the gate insulating layer of high dielectric constant such as Al 2 O 3 and Y 2 O 3, it has been made attempts to realize a thin film transistor having a large on-current.

SiO 膜の形成方法としては、CVD法、スパッタ法、熱酸化法等が一般的であるが、低温プロセスが可能であり、且つ優れた特性の酸化膜が得られるという点でスパッタ法が優位であるといえる。 As a method for forming the SiO 2 film, CVD method, a sputtering method, the thermal oxidation method is generally, but may be a low temperature process, and excellent characteristics sputtering is superior in that oxide film can be obtained for You can say that. またAl やY などの金属酸化物からなるゲート絶縁層の形成方法としては、現在、量産性に優れたスパッタリング法が主流となっている。 As a method of forming the gate insulating layer made of a metal oxide such as Al 2 O 3 and Y 2 O 3 is now excellent sputtering in mass production has become mainstream.

しかし、チャネル層にアモルファスIn-Ga-Zn-O膜を活性層に用いたボトムゲート型構造のTFTにおいて、スパッタ製膜したSiO 、Al およびY を絶縁層に用いたTFTではヒステリシスが大きく、良好なトランジスタ特性を得ることが難しかった。 However, in the TFT of the bottom gate structure using an active layer of amorphous In-Ga-Zn-O film on the channel layer, with SiO 2, Al 2 O 3 and Y 2 O 3 sputtered film formation on the insulating layer hysteresis is large in TFT, it is difficult to obtain satisfactory transistor characteristics. このとき電界効果移動度は、本来アモルファスIn-Ga-Zn-O膜が持つ物性から予測される移動度の60%程度に留まり、またゲートリーク電流も比較的大きな値を示していた。 At this time the field-effect mobility, remains about 60% of the mobility predicted from the physical properties inherently possessed by the amorphous In-Ga-Zn-O film, and the gate leakage current showed a relatively large value.

本発明は、上記の問題を解決すべくなされたものであり、ゲート絶縁層構造に工夫を加えることにより、電界効果移動度の低下やヒステリシスを防ぐとともに、ゲートリーク電流を低減できる薄膜トランジスタを提供することを目的とする。 The present invention has been made to solve the above problems by adding a twist to the gate insulating layer structure, while preventing deterioration and hysteresis of the field-effect mobility, provides a thin film transistor which can reduce gate leakage current and an object thereof.

本発明者は上記のチャネル層にアモルファスIn-Ga-Zn-O膜を活性層に用いたボトムゲート型構造のTFT素子を断面透過電子顕微鏡(TEM)で観察したところ、絶縁膜中に径が50nm程度の柱状組織が形成されていることが分かった。 The present inventors have observation of the TFT element of bottom gate structure using an active layer of amorphous In-Ga-Zn-O film on the channel layer of the sectional transmission electron microscope (TEM), the diameter in the insulating film It was found to 50nm approximately columnar structure is formed. 絶縁膜においては、膜中に多結晶相が形成され、この結晶粒が柱状構造をとっていることが確認された。 In Y 2 O 3 insulating film, a polycrystalline phase is formed in the film, the crystal grains was confirmed that taking a columnar structure. 柱状組織はまた、アモルファス構造の膜においても確認され、単位体積辺りに存在する原子数の疎密により柱状組織が形成されていることがわかった。 Columnar texture also be confirmed in film in an amorphous structure, it was found that columnar structure is formed by density of the number of atoms present in the unit volume Atari. これらは、電界によって加速された大きなエネルギーを持ったスパッタリングガスイオン、およびイオン化されたターゲット材料が基板に垂直に入射するために、絶縁膜中に柱状構造が形成されやすいものと考えられる。 These are for sputtering gas ions having a large energy, which is accelerated by the electric field, and ionized target material is incident perpendicularly to the substrate is considered to be easy columnar structure is formed in the insulating film.

上記断面TEMの結果から、スパッタ製膜した絶縁層を用いたTFTがヒステリシスが大きく、且つ電界効果移動度が低い原因として、活性層と絶縁膜の界面にキャリアのトラップとなるような柱状組織の境界が存在していたことが考えられる。 From the results of the cross-section TEM, TFT using a sputtered film formation and insulating layers hysteresis is large, and as a cause field effect mobility is low, the active layer and the columnar structure such that carrier trap at the interface of the insulating film it is conceivable that boundary was present. またゲートリーク電流が大きい理由としては、柱状組織の境界に沿ったリークパスが形成されていたことが挙げられる。 As the reason for the gate leakage current is large, and that the leakage path along the boundaries of the columnar structure was formed. このゲートリークは素子の電力消費が増えたり、素子の安定動作を妨げたりする原因となるため極力抑える必要がある。 The gate leakage or increased power consumption of the device, it is necessary to suppress as much as possible since they cause interfere with the stable operation of the device. また、粒界が基板に垂直に配向していることに起因して、基板に垂直な方向の破壊強度が低いこともわかった。 Further, due to the grain boundary is oriented perpendicular to the substrate, the direction perpendicular breaking strength to the substrate is also found low.

本発明者は、これらの結果に基づいて、さらに鋭意研究を続けたところ、以下の本発明の薄膜トランジスタを発明するに至った。 The present inventors, based on these results, was further intensive continued research has led to the invention a thin film transistor of the invention that follows. すなわち、本発明の薄膜トランジスタは、半導体層とゲート絶縁層とを積層した構造を備え、 前記半導体層が、In、Sn、Znの少なくとも1つを含む酸化物半導体であって、前記ゲート絶縁層は柱状組織を有し、該柱状組織が前記ゲート絶縁層の層厚方向に対して傾斜していることを特徴とするものである。 That is, the thin film transistor of the present invention comprises a stacked structure of the semiconductor layer and the gate insulating layer, the semiconductor layer, an In, Sn, an oxide semiconductor including at least one of Zn, the gate insulating layer It has a columnar structure, and is characterized in that the columnar structure is inclined with respect to the layer thickness direction of the gate insulating layer.

本発明の表示装置は、上記本発明の薄膜トランジスタを用いたものである。 Display device of the present invention are those using a thin film transistor of the present invention.

本発明によれば、ゲート絶縁層において、半導体層と接する面の柱状組織の径が大きくなるため、界面欠陥が減少し、より高い電界効果移動度を持ち、ヒステリシスの小さいTFTを得ることができる。 According to the present invention, the gate insulating layer, since the diameter of the columnar structure of the surface in contact with the semiconductor layer increases, interface defects are reduced, has higher field-effect mobility can be obtained a small TFT hysteresis . また、リークパスが電界方向に対して傾きを持ち、リークパス自体も長くなるため、リーク電流が低減し、絶縁耐圧が向上する。 Further, leakage path has an inclination relative to the direction of the electric field, since the leak path itself becomes longer, the leakage current is reduced, thereby improving dielectric strength. さらに、層厚方向と柱状組織の方向が一致していないため、機械的強度を高めることができ、耐久性を向上させることができる。 Moreover, since the direction of the thickness direction and the columnar organization does not match, it is possible to enhance the mechanical strength, it is possible to improve the durability.

以下、図面を参照して本発明の実施の形態について説明する。 Hereinafter, with reference to the drawings will be described embodiments of the present invention.

図1(a)、(b)に本発明の電界効果型薄膜トランジスタの一実施形態の断面図を示す。 FIG. 1 (a), shows a cross-sectional view of one embodiment of a field-effect thin film transistor of the present invention (b). 図1に示すように、基板10上にゲート電極11を設け、ゲート電極11上にゲート絶縁層12、チャネル層(半導体層)13、ソース電極14、ドレイン電極15を設けることにより構成される。 As shown in FIG. 1, a gate electrode 11 provided on the substrate 10, the gate insulating layer 12 on the gate electrode 11, the channel layer (semiconductor layer) 13, a source electrode 14, and by providing the drain electrode 15. なおゲート絶縁層12は傾斜した柱状組織からなる構造を有している。 Incidentally gate insulating layer 12 has a structure consisting of inclined columnar structure.

(ゲート絶縁層) (Gate insulating layer)
本実施形態の薄膜トランジスタにおいて、ゲート絶縁層12としては、一般的に用いられているSiO の他に、誘電率の高いAl やY 、あるいはこれらを積層した膜のいずれを用いてもよい。 In the thin film transistor of the present embodiment, the gate insulating layer 12, in addition to the SiO 2 which is generally used, having a high dielectric constant as Al 2 O 3 and Y 2 O 3, or any of the film of laminated layers of these it may be used. 特にチャネル層がIn−Ga−Zn−O系酸化物薄膜からなるTFTにおいてY をゲート絶縁層として用いると、高い電界効果移動度や低い閾値を持つTFTが得られ、ヒステリシスも小さくすることができる。 Especially channel layer using Y 2 O 3 as a gate insulating layer in a TFT made of In-Ga-Zn-O-based oxide thin film, obtained TFT having high field-effect mobility and a low threshold, hysteresis is also small be able to. ゲート絶縁層の層厚はゲート電極とチャネル層もしくは他の電極との間の絶縁性を確保する厚さであることが要求されるが、100nm以上であればよい。 Although the thickness of the gate insulating layer is required to be thick to ensure the insulation between the gate electrode and the channel layer, or other electrodes may be any 100nm or more.

ゲート絶縁層の成膜法としては、スパッタ蒸着法、及び電子ビーム蒸着法、原子層蒸着法などの気相法を用いるのがよい。 The film formation method of the gate insulating layer, a sputter deposition method, and electron beam deposition method, it is preferable to use a vapor phase method such as atomic layer deposition method. ゲート絶縁層を一般的にPVD(物理的気相成膜)法で作製した場合、ゲート絶縁層は柱状の組織を持ち、特にスパッタ蒸着法において顕著となる。 If to produce a gate insulating layer in general PVD (physical vapor deposition) method, the gate insulating layer has a columnar structure, becomes conspicuous particularly in a sputter deposition method. 柱状組織の方向は、蒸着源に対する基板の角度を変えることにより調節することができる。 Direction of the columnar structure can be adjusted by changing the angle of the substrate relative to the deposition source. この柱状組織の層厚方向に対する角度の調節は、蒸着源に対して基板を平行位置よりも傾けることにより実現できる。 Adjusting the angle with respect to the layer thickness direction of the columnar structure can be realized by tilting than parallel position the substrate with respect to the evaporation source. なお、柱状組織は、ゲート絶縁層12の層厚方向に対して時計回りに傾いていても、ゲート絶縁層12の層厚方向に対して柱状組織が反時計回りに傾いていてもよい。 Incidentally, columnar structure is be inclined clockwise with respect to the layer thickness direction of the gate insulating layer 12, the columnar structure with respect to the layer thickness direction of the gate insulating layer 12 may be inclined in the counterclockwise.

図2(a)は本実施形態で用いた成膜装置における、蒸着源と基板との配置図であり、図2(b)は絶縁膜中の柱状組織の模式図である。 In the deposition apparatus used in FIG. 2 (a) embodiment, a layout view of an evaporation source and the substrate, FIG. 2 (b) is a schematic view of the columnar structure in the insulating film.

また成膜中に基板の角度を変えることにより、ゲート絶縁層12の中に2つ以上の異なる傾斜方向を有する柱状組織を形成することも可能である。 Also by changing the angle of the substrate during deposition, it is also possible to form a columnar structure having two or more different tilt directions in the gate insulating layer 12. 例えば図1(b)に示すように、ゲート絶縁層12の中に2つ以上の異なる傾斜方向を有する柱状組織を形成されるように、ゲート絶縁層を二つの領域12a、12bから構成する。 For example, as shown in FIG. 1 (b), so as to form a columnar structure having two or more different tilt directions in the gate insulating layer 12, forming the gate insulating layer two regions 12a, from 12b. 領域12aは、チャネル層13と界面を構成する側の領域であって、ゲート絶縁層12の層厚方向に対して柱状組織が時計回りに傾いている。 Region 12a is a region on the side in which the channel layer 13 and the interface, columnar structure is inclined clockwise with respect to the layer thickness direction of the gate insulating layer 12. 一方、領域12bは、基板10及びゲート電極11と界面を構成する側の領域であって、ゲート絶縁層12の層厚方向に対して柱状組織が反時計回りに傾いている。 On the other hand, the region 12b is a region on the side which constitutes the substrate 10 and the gate electrode 11 and the interface, columnar structure with respect to the layer thickness direction of the gate insulating layer 12 is inclined counterclockwise. このように、ゲート絶縁層に2つ以上の異なる傾斜方向を有する柱状組織を形成することで、応力に対する耐性を向上させることができる。 Thus, by forming the columnar structure having two or more different tilt directions in the gate insulating layer, it is possible to improve the resistance to stress. 例えば、基板にフレキシブル基板を用いた場合には、基板が湾曲してゲート絶縁層12にも応力がかかることになるので、このような、2つ以上の異なる傾斜方向を有する柱状組織を有するゲート絶縁層を好適に用いることができる。 For example, in the case of using a flexible substrate to the substrate, since the substrate is the stress in the gate insulating layer 12 is curved is applied, such gate having a columnar structure having two or more different tilt directions it can be preferably used an insulating layer.

図3は本発明の薄膜トランジスタのゲート絶縁層、半導体層の模式図を示したものである。 Figure 3 is a gate insulating layer of the thin film transistor of the present invention, there is shown a schematic diagram of the semiconductor layer. 図3(a)はゲート絶縁層の基板に対して平行な方向の断面の斜視図である。 3 (a) is a perspective view of a direction parallel section to the substrate of the gate insulating layer. 図3(b)はゲート絶縁層および半導体層の界面を示す斜視図である。 3 (b) is a perspective view showing the interface between the gate insulating layer and the semiconductor layer. なお比較のため、図4に、蒸着源に対して基板を平行位置において作製した、薄膜トランジスタのゲート絶縁層、半導体層の模式図を示している。 Note for comparison, in Figure 4, to prepare a substrate in a parallel position with respect to the deposition source, a gate insulating layer of the thin film transistor, shows a schematic diagram of a semiconductor layer. 図4(a)はゲート絶縁層の基板に対して平行な方向の断面の斜視図である。 4 (a) is a perspective view of a direction parallel section to the substrate of the gate insulating layer. 図4(b)はゲート絶縁層および半導体層の界面を示す斜視図である。 4 (b) is a perspective view showing the interface between the gate insulating layer and the semiconductor layer.

本実施形態のゲート絶縁層では、図3に示すように、図4の構成に比べて活性層と接する面の柱状組織の径が大きくなるため、界面欠陥密度が減少する。 The gate insulating layer of the present embodiment, as shown in FIG. 3, since the diameter of the columnar structure of the surface in contact with the active layer is increased as compared with the configuration of FIG. 4, the interface defect density is reduced. すなわち、より高い電界効果移動度を持ち、ヒステリシスの小さいTFTを実現することができる。 That is, it has higher field-effect mobility, it is possible to realize a small TFT hysteresis. また、リークパスが電界方向に対して傾きを持ち、さらにリークパス自体も長くなるため、リーク電流が低減し、絶縁耐圧が向上する。 Further, leakage path has a slope with respect to the electric field direction, in order to further leak path itself is prolonged to reduce the leakage current, thereby improving dielectric strength.
また、薄膜を積層して構成されるような極めて薄い構造体においては、膜面に垂直な方向が強度的に最も弱いことが分かっている。 In the extremely thin structures such as formed by laminating a thin film, the direction perpendicular to the film surface has been found that the strength to weakest. 本実施形態における絶縁層では、層厚方向と柱状構造の方向が一致していないため、機械的強度を高めることができ、耐久性を向上させることができる。 The insulating layer in the present embodiment, since the direction of the thickness direction and the columnar structures do not match, it is possible to enhance the mechanical strength, it is possible to improve the durability.

なお、本発明者らの鋭意検討によると、特に、この柱状構造の層厚方向に対する傾斜角度が5度以上であることが好ましい。 According to still extensive studies of the present inventors, in particular, it is preferable inclination angle with respect to the layer thickness direction of the columnar structure is 5 degrees or more. このような絶縁層を有したTFTに対して、特に、ヒステリシスが小さく、特性の優れたTFTを実現できる。 For such a TFT having an insulating layer, in particular, small hysteresis, can realize excellent TFT characteristics. 傾斜角は5度以上であればよいが、傾斜角が90度に近づく、すなわち、チャネル層に対して平行に近づくに従って、図2(c)に示すように、蒸着粒子の飛来方向に対して、B方向の面ではA方向の面よりも蒸着がしにくくなるため、均一な膜成長が困難になる。 Tilt angle may be at 5 degrees or more, but the inclination angle approaches 90 degrees, i.e., the closer parallel to the channel layer, as shown in FIG. 2 (c), relative to the traveling direction of the vapor deposition particles , it becomes difficult to have deposited than a surface of the a direction in terms of the direction B, a uniform film growth becomes difficult. よって、傾斜角の上限は均一な膜成長が可能な範囲で規定される。 Therefore, the upper limit of the inclination angle is defined by a range capable of uniform film growth.

(チャネル層) (Channel layer)
チャネル層の材料としては、Sn、In、Znの少なくとも1種類の元素を含み構成される酸化物や、アモルファスシリコンよりなるチャネル層を適用することが出来る。 As the material of the channel layer, Sn, In, and at least one oxide formed comprises an element Zn, it can be applied to the channel layer made of amorphous silicon. 本実施形態のゲート絶縁層を適用した場合、電界効果移動度の低下原因となっていた、ゲート絶縁層の界面における柱状組織の径が大きくなる。 When applying the gate insulating layer of the present embodiment, it has been a decrease cause the field-effect mobility, the diameter of the columnar structure at the interface of the gate insulating layer is increased. このため、本来大きな電子キャリア移動度を持つIn-Ga-Zn-O系酸化物薄膜およびZnO薄膜をチャネル層に用いることで、電界効果移動度が大きいTFTを実現することができる。 Thus, by using an In-Ga-ZnO-based oxide thin film and ZnO thin film having a large electron carrier mobility inherent in the channel layer, it is possible to realize a TFT field effect mobility is high. また、Inに対するZnの原子数比が65%以下のIn-Ga-Zn-O系酸化物薄膜は室温で安定なアモルファス相を形成するため、本実施形態のゲート絶縁層とより良好な界面が形成され、特に特性の優れたTFTを得ることができる。 Furthermore, since the atomic ratio of Zn to In is to form a stable amorphous phase 65% or less of In-Ga-Zn-O-based oxide thin film at room temperature, a better interface between the gate insulating layer of this embodiment is formed, it is possible to obtain particularly excellent TFT characteristics. また場合によっては、上記チャネル層と絶縁膜との間にアモルファスSiO、アモルファスSiNおよびアモルファスSiONなどの中間層が形成されていても良い。 Also optionally, the amorphous SiO between the channel layer and the insulating film, an intermediate layer such as amorphous SiN and amorphous SiON may be formed. これにより、ゲート絶縁層の能力低下を防止することができ、例えばリーク電流を押さえることができ、トランジスタのオン/オフ比も改善できるという効果が得られる。 Thus, it is possible to prevent the capacity reduction of the gate insulating layer, for example, it is possible to suppress the leakage current, there is an advantage that it improved on / off ratio of the transistor. 中間層の成膜法としてはスパッタ法、パルスレーザー蒸着法、電子ビーム蒸着法およびプラズマCVD(化学気相成長)法を用いるのが良いが、成膜法は、これらの方法に限られるのものではない。 Sputtering method for forming the intermediate layer, a pulsed laser deposition method, the electron beam deposition method and a plasma CVD (chemical vapor deposition) method is preferably used a film forming method, those limited to these methods is not.

チャネル層に用いる金属酸化物の成膜法としては、スパッタ法、パルスレーザー蒸着法および電子ビーム蒸着法、などの気相法を用いるのがよい。 As the film formation method of the metal oxide used for the channel layer, a sputtering method, a pulse laser deposition and electron beam deposition method, it is preferable to use a vapor phase method such as. 尚、気相法の中でも、量産性の点からは、スパッタ法が適している。 Even in the gas phase method, from the viewpoint of mass productivity, the sputtering method is suitable. またアモルファスシリコンの成膜法としては、上記蒸着法、スパッタ法の他にプラズマCVD法や熱CVD法等を用いても良い。 As the film forming method of the amorphous silicon, the deposition method, in addition to or by using a plasma CVD method or a thermal CVD method, or the like of the sputtering. しかし、成膜法は、これらの方法に限られるのものではない。 However, the film formation method is not limited to those methods.

特に金属酸化物をチャネル層に適用した薄膜トランジスタにおいては、良好なTFT特性を得るため、チャネル層に10S/cm以下で0.0001S/cm以上の電気伝導度を有した半絶縁性の酸化物膜をチャネル層に適用することが好ましい。 Particularly in the thin film transistor to which the metal oxide channel layer, in order to obtain a satisfactory TFT characteristics, a semi-insulating oxide film having a 0.0001 S / cm or more electrical conductivity below 10S / cm to the channel layer it is preferably applied to the channel layer. このような電気伝導度を得るためには、チャネル層の材料組成にも依存するが、10 14 〜10 18 /cm 程度の電子キャリア濃度を有した酸化物膜を形成することが好ましい。 To obtain such electrical conductivity depends on the material composition of the channel layer, it is preferable to form an oxide film having an electron carrier concentration of about 10 14 ~10 18 / cm 3.

電気伝導度にして10S/cm以上の場合、ノーマリーオフ・トランジスタを構成することができないし、また、オン・オフ比を大きくすることができない。 For more than 10S / cm in the electrical conductivity, to can not be a normally-off transistor, also it is impossible to increase the on-off ratio. 極端な場合には、ゲート電圧の印加によっても、ソース・ドレイン電極間の電流がオン・オフせず、トランジスタ動作を示さない。 In extreme cases, even if gate voltage is applied, the current between the source and drain electrodes is not switched on and off, and transistor operation is not observed. 一方で、絶縁体、すなわち電気伝導度にして0.0001S/cm以下となると、オン電流を大きくすることができなくなる。 On the other hand, the insulator, i.e. equal to or less than 0.0001 S / cm in the electrical conductivity, it is not possible to increase the on-current. 極端な場合には、ゲート電圧の印加によっても、ソース・ドレイン電極間の電流がオン・オフせず、トランジスタ動作を示さない。 In extreme cases, even if gate voltage is applied, the current between the source and drain electrodes is not switched on and off, and transistor operation is not observed.

通常、酸化物の電気伝導度や電子キャリア濃度を制御するためには、成膜時の酸素分圧を制御することで行う。 Usually, in order to control the electric conductivity and the electron carrier concentration of oxide is carried out by controlling the oxygen partial pressure during film formation. すなわち、酸素分圧を制御することで、主として薄膜中の酸素欠損量を制御し、これにより電子キャリア濃度を制御する。 That is, by controlling the oxygen partial pressure, mainly controls the amount of oxygen deficiency in the thin film, thereby the electron carrier concentration is controlled. 図5には、In−Ga−Zn−O系酸化物薄膜をスパッタ法で成膜した際の、キャリア濃度の酸素分圧依存性の一例を示す図である。 FIG 5 is a diagram illustrating when formed under In-Ga-Zn-O-based oxide thin film sputtering, an example of the oxygen partial pressure dependence of the carrier concentration. 実際に、酸素分圧を高度に制御することで、電子キャリア濃度が10 14 〜10 18 /cm で半絶縁性を有した酸化膜の半絶縁性膜を得ることができ、このような薄膜をチャネル層に適用することで良好なTFTを作成することができる。 Indeed, by highly controlling the oxygen partial pressure, the electron carrier concentration can be obtained semi-insulating film of an oxide film having a semi-insulating at 10 14 ~10 18 / cm 3, such a thin film it is possible to create a favorable TFT by applying a channel layer. 図5に示すように典型的には0.005Pa程度の酸素分圧で成膜することで、半絶縁性の薄膜を得ることができる。 Typically, as shown in FIG. 5 by deposition at an oxygen partial pressure of approximately 0.005 Pa, it is possible to obtain a semi-insulating thin film. 0.001Pa以下では絶縁となり、一方で0.01Pa以上では電気伝導度が高すぎ、トランジスタのチャネル層としては不適合である。 It is insulated in 0.001Pa or less, whereas the electrical conductivity is too high above 0.01Pa, as a channel layer of a transistor is irrelevant.

ソース電極14、ドレイン電極15、ゲート電極11の材料は、良好な電気伝導性とチャネル層への電気接続を可能とするものであれば特にこだわらない。 Source electrode 14, drain electrode 15, the material of the gate electrode 11 is not particularly particular about as long as it enables electrical connection to the good electrical conductivity and the channel layer. たとえば、In :Sn、ZnOなどの透明導電膜や、Au、Pt、Al、Niなどの金属膜を用いることができる。 For example, In 2 O 3: Sn, it can be used and a transparent conductive film such as ZnO, Au, Pt, Al, a metal film such as Ni.

基板10としては、チャネル層等の材料にもよるが、ガラス基板、金属基板、プラスチック基板、プラスチックフィルムなどを用いることができる。 The substrate 10, depending on the material of the channel layer or the like may be a glass substrate, a metal substrate, a plastic substrate, or a plastic film.

(TFT特性) (TFT characteristics)
図6に本発明の電界効果型トランジスタの典型的な特性を示す。 Figure 6 shows a typical characteristic of the field effect transistor of the present invention. ソース・ドレイン電極間に5V程度の電圧Vdを印加したとき、ゲート電圧Vgを−1V〜5Vの間で掃引すると、ソース・ドレイン電極間の電流Id(μA)を制御する(オンオフする)ことができる。 When a voltage Vd of about 5V is applied between the source and drain electrodes, the gate voltage Vg is swept between the -1V~5V, controls the current Id (.mu.A) between the source and drain electrodes (on-off) that is it can. 図6(a)はさまざまなVgでのId−Vd特性、図6(b)はVd=6VにおけるId−Vg特性(トランスファ特性)の例である。 6 (a) is an example of Id-Vd characteristic at various Vg, FIG. 6 (b) Id-Vg characteristics in Vd = 6V (transfer characteristics).

(ヒステリシス) (Hysteresis)
図7を用いて、ヒステリシスについて説明する。 With reference to FIG. 7, a description will be given hysteresis. ヒステリシスとは、TFTトランスファ特性の評価において、図7に示すようにVdを固定して、Vgを掃引(上下)させた際に、Idが電圧上昇時と下降時で異なる値を示すことを言う。 Hysteresis in the assessment of the TFT transfer characteristic, and fixing the Vd as shown in FIG. 7, when the sweeping of the Vg (vertical), Id refers to indicate different values ​​at and falling time of the voltage rise . ヒステリシスが大きいと、設定したVgに対して得られるIdの値がばらついてしまうため、ヒステリシスが小さい素子が好ましい。 When the hysteresis is large, the thus variations in the value of Id obtained for the set Vg, small hysteresis element is preferable.

図7(a)と図7(b)はそれぞれ、ゲート絶縁層において、柱状組織が層厚方向に平行に成長している場合と、柱状組織が層厚方向に対して傾斜している場合(以下、柱状傾斜膜)のTFTトランスファ特性の一例を示している。 FIGS. 7 (a) and FIG. 7 (b) respectively, in the gate insulating layer, and if the columnar structure is grown in parallel in the thickness direction, if the columnar structure is inclined to the thickness direction ( hereinafter, it shows an example of a TFT transfer characteristics of columnar gradient film). 柱状組織が層厚方向に平行に成長しているゲート絶縁層を適用した場合には、図7(a)のようなヒステリシス特性を示すが、それに比べて、本実施形態の柱状傾斜層を適用した場合には、図7(b)のようにヒステリシスの小さい素子とすることができる。 When the columnar structure is applied to the gate insulating layer growing in parallel with the thickness direction, as shown in the hysteresis characteristic as shown in FIG. 7 (a), the In contrast, applying a columnar graded layer of the present embodiment when can be a hysteresis small elements as in Figure 7 (b). さらに、柱状傾斜層を絶縁層として適用した場合、On電流が大きく、電界効果移動度も大きなTFT素子を実現することができる。 Furthermore, when applying the columnar graded layer as an insulating layer, can On current is large, the field effect mobility of achieving a large TFT element. これは、ゲート絶縁層に本実施形態の構造を持つ絶縁層を適用することで、キャリアがトラップされにくいチャネル層/絶縁層界面が実現されているためと考えられる。 This, by applying an insulating layer having a structure of this embodiment the gate insulating layer, the carrier is considered to be because hardly trapped channel layer / insulating layer interface is realized.

上記薄膜トランジスタの出力端子であるドレインに、有機又は無機のエレクトロルミネッセンス(EL)素子、液晶素子等の表示素子の電極に接続することで表示装置を構成することができる。 A drain which is an output terminal of the thin film transistor, it is possible to construct a display device by connecting an organic or inorganic electroluminescent (EL) device, the electrode of the display element such as a liquid crystal element. 以下に表示装置の断面図を用いて具体的な表示装置構成の例を説明する。 Illustrating an example of a specific display apparatus configuration using a cross-sectional view of a display device below.

たとえば図9に示すように、基体111上に、上記非晶質酸化物半導体膜112と、ソース電極113と、ドレイン電極114とゲート絶縁層115と、ゲート電極116から構成されるTFTを形成する。 For example, as shown in FIG. 9, on a substrate 111, and the amorphous oxide semiconductor film 112 are formed a source electrode 113, a drain electrode 114 and the gate insulating layer 115, a TFT composed of the gate electrode 116 . そして、ドレイン電極114に、層間絶縁膜117を介して電極118が接続されており、電極118は発光層119と接し、さらに発光層119が電極120と接している。 Then, the drain electrode 114 are electrodes 118 via an interlayer insulating film 117 is connected, the electrode 118 is in contact with the light-emitting layer 119, and further the light emitting layer 119 is in contact with the electrode 120. かかる構成により、発光層119に注入する電流を、ソース電極113からドレイン電極114に非晶質酸化物半導体膜112に形成されるチャネルを介して流れる電流値によって制御することが可能となる。 With this configuration, the current injected into the light emitting layer 119, can be controlled by a current value flowing through the channel formed in the amorphous oxide semiconductor film 112 from the source electrode 113 to the drain electrode 114. したがってこれをTFTのゲート116の電圧によって制御することができる。 Thus this can be controlled by the voltage on the gate 116 of the TFT. ここで、電極118、発光層119、電極120は無機もしくは有機のエレクトロルミネッセンス素子を構成する。 Here, the electrode 118, light emitting layer 119, the electrode 120 constitute the electroluminescent device of the inorganic or organic.

あるいは、図10に示すように、ドレイン電極114が延長されて電極118を兼ねており、これを高抵抗膜121、122に挟まれた液晶セルや電気泳動型粒子セル123へ電圧を印加する電極118とする構成を取ることができる。 Alternatively, as shown in FIG. 10, the drain electrode 114 also serves as the electrode 118 is extended, the electrode for applying a voltage to it to the liquid crystal cell or electrophoretic particle cell 123 sandwiched between high resistance films 121 and 122 it is possible to take a configuration in which the 118. 液晶セルや電気泳動型粒子セル123、高抵抗層121及び122、電極118、電極120は表示素子を構成する。 A liquid crystal cell or electrophoretic particle cell 123, the high resistance layer 121 and 122, the electrode 118, the electrode 120 constitute display elements. これら表示素子に印加する電圧を、ソース電極113からドレイン電極114に非晶質酸化物半導体膜112に形成されるチャネルを介して流れる電流値によって制御することが可能となる。 The voltage applied to these display elements can be controlled by a current value flowing through the channel formed in the amorphous oxide semiconductor film 112 from the source electrode 113 to the drain electrode 114. したがってこれをTFTのゲート電極116の電圧によって制御することができる。 Thus this can be controlled by the voltage of the gate electrode 116 of the TFT. ここで表示素子の表示媒体が流体と粒子を絶縁性被膜中に封止したカプセルであるなら、高抵抗膜121、122は不要である。 If a capsule display medium of the display element is sealed fluid and particles in the insulating film where the high-resistance films 121 and 122 are unnecessary.

上述の2例においてTFTとしては、トップゲートのコプレナー型の構成で代表させたが、本発明は必ずしも本構成に限定されるものではない。 The TFT in the above-mentioned two examples, although a representative configuration of the coplanar top-gate, the present invention is not necessarily limited to this structure. 例えば、TFTの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、スタガ型等他の構成も可能である。 For example, if the connection is topologically identical drain electrode and the display device is an output terminal of the TFT, staggered, etc. Other configurations are possible.

また、上述の2例においては、表示素子を駆動する一対の電極が、基体と平行に設けられた例を図示したが、本実施形態は必ずしも本構成に限定されるものではない。 In the two examples described above, a pair of electrodes for driving the display device, has been shown an example provided in parallel with the substrate, this embodiment is not necessarily limited to this configuration. 例えば、TFTの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、いずれかの電極もしくは両電極が基体と垂直に設けられていてもよい。 For example, if the connection is topologically identical drain electrode and the display device is an output terminal of the TFT, one of the electrodes or both electrodes may be provided perpendicular to the substrate.

さらに、上述の2例においては、表示素子に接続されるTFTをひとつだけ図示したが、本発明は必ずしも本構成に限定されるものではない。 Further, in the above-mentioned two examples have been illustrated only one TFT connected to the display device, the present invention is not necessarily limited to this structure. 例えば、図中に示したTFTがさらに本発明による別のTFTに接続されていてもよく、図中のTFTはそれらTFTによる回路の最終段であればよい。 For example, it may be connected to another TFT according TFT further the present invention shown in FIG, TFT in the figure may be a final stage of the circuit according to their TFT.

ここで、表示素子を駆動する一対の電極が、基体と平行に設けられた場合、表示素子がEL素子もしくは反射型液晶素子等の反射型表示素子ならば、いずれかの電極が発光波長もしくは反射光の波長に対して透明である必要がある。 Here, a pair of electrodes for driving the display device, if provided in parallel with the substrate, if the reflective type display element of the display device such as an EL element or a reflective liquid crystal device, one of the electrodes is the emission wavelength or the reflection It needs to be transparent to the wavelength of light. あるいは透過型液晶素子等の透過型表示素子ならば、両電極とも透過光に対して透明である必要がある。 Alternatively, if the transmission type display device such as a transmission type liquid crystal device, needs to be transparent to transmitted light both electrodes.

さらに本実施形態のTFTでは、全ての構成体を透明にすることも可能であり、これにより、透明な表示素子を形成することもできる。 In addition TFT of the present embodiment, it is also possible to clear all the structure, thereby, it is also possible to form a transparent display device. また、軽量可撓で透明な樹脂製プラスチック基板など低耐熱性基体の上にも、かかる表示素子を設けることができる。 Further, also on the low heat resistant substrate such as a transparent resin plastic substrate a lightweight flexible, it can be provided such a display device.

次に、EL素子(ここでは有機EL素子)と薄膜トランジスタを含む画素を二次元状に配置した表示装置について図11を用いて説明する。 Next, will be described with reference to FIG display device in which pixels arranged in a two-dimensional shape including a thin film transistor (organic EL element in this case) EL elements.

図11において、181は有機EL層184を駆動するトランジスタであり、182は画素を選択するトランジスタである。 11, 181 is a transistor for driving the organic EL layer 184, 182 is a transistor for selecting a pixel. また、コンデンサ183は選択された状態を保持するためのものであり、共通電極線187とトランジスタ182のソース部分との間に電荷を蓄え、トランジスタ181のゲートの信号を保持している。 The capacitor 183 is for holding the selected state, an electric charge is charged between the source portion of the common electrode line 187 and the transistor 182, holding the gate signal of the transistor 181. 画素選択は走査電極線185と信号電極線186により決定される。 Pixel selection is determined by scanning electrode lines 185 and the signal electrode line 186.

より具体的に説明すると、画像信号がドライバ回路(不図示)から走査電極185を通してゲート電極へパルス信号で印加される。 To be more specific, the image signal is applied as a pulse signal to the gate electrode through the scanning electrode 185 from the driver circuit (not shown). それと同時に、別のドライバ回路(不図示)から信号電極186を通してやはりパスル信号でトランジスタ182へと印加されて画素が選択される。 At the same time, a pixel is selected is applied to the transistor 182 again Pasuru signal through the signal electrode 186 from another driver circuit (not shown). そのときトランジスタ182がONとなり信号電極線186とトランジスタ182のソースの間にあるコンデンサ183に電荷が蓄積される。 Then the transistor 182 charges the capacitor 183 located between the source of the turned ON signal electrode line 186 and the transistor 182 are accumulated. これによりトランジスタ181のゲート電圧が所望の電圧に保持されトランジスタ181はONになる。 Thus the gate voltage of the transistor 181 is maintained at a desired voltage transistor 181 is turned ON. この状態は次の信号を受け取るまで保持される。 This state is held until a next signal is received. トランジスタ181がONである状態の間、有機EL層184には電圧、電流が供給され続け発光が維持されることになる。 During state transistor 181 is ON, the voltage, so that the emission current are continuously fed is maintained in the organic EL layer 184.

この図11の例では1画素にトランジスタ2ヶ、コンデンサー1ヶの構成であるが、性能を向上させるために更に多くのトランジスタ等を組み込んでも構わない。 Two transistors per pixel in the example of FIG. 11, is a condenser 1 month configurations, it may be incorporated more transistors and the like in order to improve the performance. 本質的なのはトランジスタ部分に本発明の低温で形成でき透明のTFTであるIn-Ga-Zn-O系のTFTを用いることにより、有効なEL素子が得られる。 Essential thing is the use of an In-Ga-Zn-O-based TFT which is transparent TFT can be formed at a low temperature of the present invention to the transistor portion, an effective EL element is obtained.

次に本発明の実施例について図面を用いて説明する。 Following examples of the present invention will be described with reference to the drawings.

本実施例は、図1(a)に示すボトムゲート型TFT素子を作製した例である。 This embodiment is an example of manufacturing a bottom gate type TFT element shown in FIG. 1 (a).

また、In−Ga−Zn−O系のアモルファス酸化物からなるチャネル層と多結晶Y 膜からなるゲート絶縁層を有してなる。 Also, it has a gate insulating layer made of In-Ga-Zn-O based channel layer formed of an amorphous oxide of a polycrystalline Y 2 O 3 film.

まず、ガラス基板上10(コーニング社製1737)に、フォトリソグラフィー法とリフトオフ法により、ゲート電極11をパターニング形成した。 First, on a glass substrate 10 (Corning 1737), by photolithography and a lift-off method, and the gate electrode 11 patterned. チャネル長は、50μmで、チャネル幅は、200μmである。 Channel length, with 50 [mu] m, the channel width is 200 [mu] m. 電極材質はAuであり、厚さは40nmであった。 Electrode material is Au, the thickness was 40 nm.

次に、フォトリソグラフィー法とリフトオフ法により、ゲート絶縁層12として、厚さ150nmのY 膜をパターニング形成した。 Next, by photolithography and a lift-off method, the gate insulating layer 12 was patterned form Y 2 O 3 film having a thickness of 150 nm.

本実施例では、アルゴンガスと酸素ガスの混合雰囲気中で高周波スパッタ法により、Y 多結晶膜を形成した。 In this embodiment, by high-frequency sputtering method in a mixed atmosphere of argon gas and oxygen gas, to form a Y 2 O 3 polycrystalline film.

ターゲット(材料源)としては、2インチサイズのY 組成を有する焼結体を用い、投入RFパワーは150Wとしている。 As the target (material source), a sintered body having a Y 2 O 3 composition 2-inch size, the applied RF power was 150 W. 成膜時の雰囲気は、全圧0.4Paであり、その際ガス流量比はAr:O =100:5であった。 Atmosphere during film formation, the total pressure 0.4 Pa, this time gas flow ratio Ar: O 2 = 100: was 5. 成膜時の基板温度は25℃である。 The substrate temperature at the time of film formation was 25 ° C.. 本実施例では、蒸着源であるターゲットに対し、基板を平行位置よりも60度傾けてY 膜の成膜を行っている。 In this embodiment, to the target is a vapor deposition source, is performed deposition of Y 2 O 3 film is inclined 60 degrees than the parallel position of the substrate. これにより、ゲート絶縁層において、結晶粒よりなる柱状組織が層厚方向に対して傾きを持つ構造が形成される。 Thus, the gate insulating layer, the structure columnar structure made of crystal grains having an inclination relative to the layer thickness direction is formed. 実際に上記絶縁層のTEM観察を行ったところ、結晶粒よりなる柱状組織が層厚方向に対し約30度傾いていることを確認した。 Indeed was subjected to TEM observation of the insulating layer, it was confirmed that the columnar structure consisting of crystal grains are inclined about 30 degrees with respect to the layer thickness direction.

次に、ゲート絶縁層上にチャンネル層13としてアモルファス酸化物膜を形成した。 Next, to form an amorphous oxide film as the channel layer 13 over the gate insulating layer. 本実施例では、アルゴンガスと酸素ガスの混合雰囲気中で高周波スパッタ法により、In−Zn−Ga−O系アモルファス酸化物膜を形成した。 In this embodiment, by high-frequency sputtering method in a mixed atmosphere of argon gas and oxygen gas, to form an In-Zn-Ga-O-based amorphous oxide film.

本実施例では、ターゲットとしては、2インチサイズのIn 、ZnOおよびGa 組成を有する焼結体を用いている。 In this embodiment, the target is a sintered body having an In 2 O 3, ZnO and Ga 2 O 3 composition 2-inch size. 成膜時の雰囲気は、全圧0.4Paであり、その際ガス流量比はAr:O =100:1であった。 Atmosphere during film formation, the total pressure 0.4 Pa, this time gas flow ratio Ar: O 2 = 100: 1. また、基板温度は25℃である。 The substrate temperature is 25 ° C..

得られた膜に関し、膜面にすれすれ入射X線回折(薄膜法、入射角 0.5度)を行ったところ、明瞭な回折ピークは検出されず、作製したIn−Zn−Ga−O系膜はアモルファス膜であることが確認された。 It relates resultant film, grazing incidence X-ray diffraction on the film surface (thin film method, incidence angle: 0.5 degrees) was carried out, no clear diffraction peak was detected, In-Zn-Ga-O-based film manufactured amorphous it was confirmed that the film.

さらに、分光エリプソ測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ(Rrms)は約0.5 nmであり、層厚は約50 nmであることが分かった。 Further, a spectroscopic ellipsometric measurement, results of analysis of the pattern, the mean square roughness (Rrms) of the thin film is about 0.5 nm, it was found that a layer thickness of about 50 nm. 蛍光X線(XRF)分析の結果、薄膜の金属組成比はIn : Ga : Zn = 54 : 10 : 36であった。 X-ray fluorescence (XRF) analysis of the results, the metal composition ratio of the thin film In: Ga: Zn = 54: 10: was 36.

次に、フォトリソグラフィー法とリフトオフ法により、ドレイン電極15及びソース電極14をパターニング形成した。 Next, by photolithography and a lift-off method, the drain electrode 15 and source electrode 14 is formed by patterning. それぞれ電極材質はAuであり、厚さは40nmである。 The material of the electrodes is Au, the thickness is 40 nm.

(比較例1) (Comparative Example 1)
ゲート絶縁層を除いては上記実施例と同様の構成としている。 Except for the gate insulating layer has the same structure as the above embodiment. ゲート絶縁層は、Y 2 O 3膜をスパッタ成膜法により成膜し、厚みは150nmである。 The gate insulating layer, a Y 2 O 3 film is formed by a sputtering method, a thickness of 150 nm. このとき蒸着源であるターゲットに対し、基板を平行位置においてY 膜の成膜を行っている。 For this case an evaporation source target, is performed deposition of Y 2 O 3 film in the parallel position of the substrate. 上記絶縁膜のTEM観察を行ったところ、結晶粒よりなる柱状組織が層厚方向に対し平行に成長していたことが確認された。 Was subjected to TEM observation of the insulating film, the columnar structure consisting of crystal grains were grown parallel to the thickness direction was confirmed.
(TFT素子の特性評価) (Characteristics of the TFT element evaluation)
図6に、室温下で測定したTFT素子の電流−電圧特性の一例を示す。 6, the current of the TFT device measured at room temperature - shows an example of the voltage characteristics. 図6(a)はId−Vd特性であり、図6(b)はId−Vg特性である。 6 (a) is a Id-Vd characteristics, FIG. 6 (b) is a Id-Vg characteristic. 図6(a)に示すように、一定のゲート電圧Vgを印加し、Vdの変化に伴うソース−ドレイン間電流のIdのドレイン電圧Vd依存性を測定すると、Vd= 6 V程度で飽和(ピンチオフ)する典型的な半導体トランジスタの挙動を示した。 As shown in FIG. 6 (a), by applying a constant gate voltage Vg, a source with a change in Vd - Measurement of the drain voltage Vd dependency of Id of drain current, saturation (pinch-off at about Vd = 6 V ) showed the typical behavior of a semiconductor transistor for. 利得特性を調べたところ、Vd= 4 V印加時におけるゲート電圧VGの閾値は約-0.5 Vであった。 Examination of the gain characteristics, the threshold of the gate voltage VG at Vd = 4 V was applied was about -0.5 V. また比較例1に比べON電流が大きく、Vg=10 V時には、Id=5.0 × 10-4A程度の電流が流れた。 The large ON current than that of Comparative Example 1, Vg = 10 V sometimes, Id = 5.0 × 10-4A about current flows. また、出力特性から電界効果移動度を算出したところ、飽和領域において約14cm 2 (Vs) -1の電界効果移動度が得られ、比較例1に比べ、約15%高い値が得られた。 In addition, calculation of field effect mobility from output characteristics, about 14cm 2 (Vs) -1 field effect mobility of obtained in the saturation region, as compared to Comparative Example 1, is about 15% higher value was obtained. さらに、ゲートリーク電流は比較例1に比べ約一桁低い値を示しており、トランジスタのオン・オフ比も、10 8超と高い値を示していた。 Further, the gate leakage current is exhibited about one order of magnitude lower value than in Comparative Example 1, on-off ratio of the transistor showed a 108 than a high value.

また、本実施例のTFTの特性は、比較例1のTFTに比べて、ヒステリシスが小さいという特徴を有している。 Further, characteristics of the TFT of this embodiment, as compared with the TFT of the comparative example 1, has a feature that hysteresis is small. 図7に、本実施例と比較例のId−Vgを図に記して比較している。 Figure 7 compares the Id-Vg comparative example with the present embodiment wrote in FIG. 図7(a)は比較例1、図7(b)は本実施例のTFT特性の一例である。 7 (a) is Comparative Example 1, FIG. 7 (b) is an example of the TFT characteristics of the present embodiment. このようにゲート絶縁層にY 柱状傾斜膜を適用することで、TFTのヒステリシスを低減することができる。 By thus applying the Y 2 O 3 columnar graded film on the gate insulating layer, it is possible to reduce the hysteresis of the TFT.

本実施例は、図8に示すボトムゲート型TFT素子を作製した例である。 This embodiment is an example of manufacturing a bottom gate type TFT element shown in FIG.

また、In−Ga−Zn−O系のアモルファス酸化物からなるチャネル層とY からなるゲート絶縁層とそれらの界面に形成されたアモルファスSiOからなる中間層を有してなる。 Further, an intermediate layer made of In-Ga-Zn-O based channel layer made of amorphous oxide and Y 2 O 3 consisting of the gate insulating layer and the amorphous SiO formed in their interface.

まず、ガラス基板上10(コーニング社製1737)に、フォトリソグラフィー法とリフトオフ法により、ゲート電極11をパターニング形成した。 First, on a glass substrate 10 (Corning 1737), by photolithography and a lift-off method, and the gate electrode 11 patterned. チャネル長は、50μmで、チャネル幅は、200μmである。 Channel length, with 50 [mu] m, the channel width is 200 [mu] m. 電極材質はAuであり、厚さは40nmであった。 Electrode material is Au, the thickness was 40 nm.

次に、アルゴンと酸素の混合ガスを雰囲気とした高周波スパッタ法により、Y 組成を有する焼結体をターゲットとし、絶縁層12として用いるY 多結晶膜を堆積させた。 Next, by high-frequency sputtering with an atmosphere of a mixed gas of argon and oxygen, a sintered body having a Y 2 O 3 composition as a target were deposited Y 2 O 3 polycrystal film used as the insulating layer 12. 基板温度は25℃であった。 The substrate temperature was 25 ° C.. 本実施例では、蒸着源であるターゲットに対し、基板を平行位置よりも60度傾けてY 膜の成膜を行っている。 In this embodiment, to the target is a vapor deposition source, is performed deposition of Y 2 O 3 film is inclined 60 degrees than the parallel position of the substrate. これにより、ゲート絶縁層において、結晶粒よりなる柱状組織が層厚方向に対して傾きを持つ構造が形成される。 Thus, the gate insulating layer, the structure columnar structure made of crystal grains having an inclination relative to the layer thickness direction is formed. 実際に上記絶縁層のTEM観察を行ったところ、結晶粒よりなる柱状組織が層厚方向に対し30度傾いていることが確認された。 Indeed was subjected to TEM observation of the insulating layer, it was confirmed that the columnar structure consisting of crystal grains is inclined 30 degrees relative to the layer thickness direction.

その後、中間層16として、厚さ3nmのアモルファスSiN膜を堆積した。 Then, as the intermediate layer 16, and depositing an amorphous SiN film having a thickness of 3 nm. 本実施例において、アモルファスSiN膜は、プラズマCVD法により堆積した。 In this embodiment, an amorphous SiN film was deposited by plasma CVD.

得られた膜に関し、膜面にすれすれ入射X線回折(薄膜法、入射角 0.5度)を行ったところ、明瞭な回折ピークは検出されず、作製したSiN膜はアモルファス膜であることが確認された。 Relates resultant film, grazing incidence X-ray diffraction on the film surface (thin film method, incidence angle: 0.5 degrees) was carried out, no clear diffraction peak was detected, SiN film produced has been confirmed that an amorphous film It was.

次に、アルゴンと酸素の混合ガスを雰囲気とした高周波スパッタ法により、チャンネル層13として用いるIn−Zn−Ga−O系アモルファス酸化物膜を堆積させた。 Next, by high-frequency sputtering with an atmosphere of a mixed gas of argon and oxygen, and the In-Zn-Ga-O type amorphous oxide film used as the channel layer 13 is deposited. 基板温度は25℃であった。 The substrate temperature was 25 ° C.. 蛍光X線(XRF)分析の結果、薄膜の金属組成比はIn : Ga : Zn = 54 : 10 : 36であることを確認している。 X-ray fluorescence (XRF) analysis of the results, the metal composition ratio of the thin film In: Ga: Zn = 54: 10: are confirmed to be 36.

得られた膜に関し、膜面にすれすれ入射X線回折(薄膜法、入射角 0.5度)を行ったところ、明瞭な回折ピークは検出されず、作製したIn−Zn−Ga−O系膜はアモルファス膜であることが確認された。 It relates resultant film, grazing incidence X-ray diffraction on the film surface (thin film method, incidence angle: 0.5 degrees) was carried out, no clear diffraction peak was detected, In-Zn-Ga-O-based film manufactured amorphous it was confirmed that the film.

次に、フォトリソグラフィー法とリフトオフ法により、ドレイン電極15及びソース電極14をパターニング形成した。 Next, by photolithography and a lift-off method, the drain electrode 15 and source electrode 14 is formed by patterning. それぞれ電極材質はAuであり、厚さは40nmである。 The material of the electrodes is Au, the thickness is 40 nm.

(TFT素子の特性評価) (Characteristics of the TFT element evaluation)
本実施例の薄膜トランジスタは、Vd= 6 V程度で飽和(ピンチオフ)する典型的な半導体トランジスタの挙動を示した。 Thin film transistor of this example showed the behavior of a typical semiconductor transistor which saturated (pinched off) at about Vd = 6 V. トランジスタのオン・オフ比は、10 8超であり、電界効果移動度は約12cm 2 (Vs) -1である。 On-off ratio of the transistor was more than 10 greater than 8, the field effect mobility is about 12cm 2 (Vs) -1.

また本実施例のTFTは、ヒステリシス、ゲートリークともに小さいという特徴がある。 The TFT of this embodiment is characterized in that hysteresis, small gate leakage both. 特に、ヒステリシスに関しては実施例1よりも小さく、ヒステリシス幅にして約15%低い値を示している。 In particular, smaller than that of Example 1 with respect to hysteresis, shows about 15% lower in the hysteresis width.

このように、ゲート絶縁層とチャネル層との間にアモルファスSiNからなる中間層を設けることで、高い電界効果移動度を保ったまま、TFTのヒステリシスおよびゲートリークを低減することができる。 In this way, by providing the intermediate layer made of amorphous SiN between the gate insulating layer and the channel layer, while maintaining a high field-effect mobility, it is possible to reduce the hysteresis and gate leakage of the TFT.

本実施例は、プラスチック基板上に、図1(a)に示すトップゲート型TFT素子を作製した例である。 This embodiment, on a plastic substrate, an example of manufacturing a top gate type TFT element shown in FIG. 1 (a).

また、In−Ga−Zn−O系のアモルファス酸化物からなるチャネル層とY からなるゲート絶縁層を有してなる。 Also, it has a gate insulating layer made of In-Ga-Zn-O based channel layer made of amorphous oxide and Y 2 O 3.
製法、構成は実施例1に準じている。 Method, structure is prepared analogously to Example 1. 但し、基板として、ポリエチレン・テレフタレート(PET)フィルムを用いている。 However, as the substrate, and using polyethylene terephthalate (PET) film.

(TFT素子の特性評価) (Characteristics of the TFT element evaluation)
PETフィルム上に形成したTFTを室温下で測定した。 The formed TFT on a PET film was measured at room temperature. トランジスタのオン・オフ比は、10 5超である。 On-off ratio of the transistor is 10 greater than 5. また、電界効果移動度を算出したところ、電界効果移動度は約6cm 2 (Vs) -1であった。 In addition, calculation of field effect mobility, the field effect mobility was approximately 6cm 2 (Vs) -1. また、実施例1と同等な良好なヒステリシス特性を有している。 Also it has the same excellent hysteresis characteristics as in Example 1.

次にPETフィルム上に作成した素子を、曲率半径30mmで屈曲させ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に大きな変化は認められず、Y 柱状傾斜膜の破壊強度が十分高いことが確認された。 Then the elements formed on the PET film, is bent with a curvature radius of 30 mm, were subjected to measurement of the same transistor characteristics, a large change in transistor characteristic was not observed, the fracture strength of Y 2 O 3 columnar graded film high enough it has been confirmed.

本実施例は、図1(a)に示すボトムゲート型TFT素子を作製した例である。 This embodiment is an example of manufacturing a bottom gate type TFT element shown in FIG. 1 (a).
製法、構成は実施例1に準じている。 Method, structure is prepared analogously to Example 1. 但し、ゲート絶縁層12としてSiO 膜、チャネル層13として多結晶ZnO膜を用いている。 However, the use of a polycrystalline ZnO film as the gate insulating layer 12 SiO 2 film, as the channel layer 13.

ゲート絶縁層に用いたSiO 膜の層厚は100nmであり、SiO 組成を有する焼結体をターゲットとし、アルゴンと酸素の混合ガスを雰囲気とした高周波スパッタ法によりゲート電極上に堆積させた。 The thickness of the SiO 2 film used for the gate insulating layer is 100 nm, a sintered body having a content of SiO 2 as a target were deposited on the gate electrode by a high frequency sputtering with an atmosphere of a mixed gas of argon and oxygen . 基板温度は25℃であった。 The substrate temperature was 25 ° C.. 本実施例では、蒸着源であるターゲットに対し、基板を平行位置よりも60度傾けてSiO 膜の成膜を行っている。 In this embodiment, to the target is a vapor deposition source, is performed deposition of the SiO 2 film is inclined 60 degrees than the parallel position of the substrate. これにより、ゲート絶縁層において、柱状組織が層厚方向に対して傾きを持つ構造が形成される。 Thus, the gate insulating layer, the structure columnar structure has an inclination relative to the layer thickness direction is formed. 実際に上記絶縁膜のTEM観察を行ったところ、柱状組織が層厚方向に対し約25度傾いていることが確認された。 Indeed it was subjected to TEM observation of the insulating film, that the columnar structure is inclined approximately 25 degrees with respect to the layer thickness direction was confirmed.

またチャネル層に用いたZnO膜の膜厚は50nmであり、ZnO組成を有する焼結体をターゲットとし、アルゴンと酸素の混合ガスを雰囲気とした高周波スパッタ法によりゲート絶縁層上に堆積させた。 The film thickness of the ZnO film used in the channel layer is 50 nm, a sintered body having a ZnO composition and target were deposited on the gate insulating layer by high-frequency sputtering with an atmosphere of a mixed gas of argon and oxygen. 基板温度は25℃であった。 The substrate temperature was 25 ° C..

(比較例2) (Comparative Example 2)
ゲート絶縁層を除いては上記実施例と同様の構成としている。 Except for the gate insulating layer has the same structure as the above embodiment. ゲート絶縁層は、SiO 膜をスパッタ成膜法により成膜し、厚みは100nmである。 The gate insulating layer, a SiO 2 film was formed by sputtering method, a thickness of 100 nm. このとき蒸着源であるターゲットに対し、基板を平行位置においてSiO 膜の成膜を行っている。 For this case an evaporation source target, and film was formed of SiO 2 film in a position parallel to the substrate. 上記絶縁膜のTEM観察を行ったところ、柱状組織が層厚方向に対し平行に成長していたことが確認された。 It was subjected to TEM observation of the insulating film, that the columnar structure was grown parallel to the layer thickness direction was confirmed.

(TFT素子の特性評価) (Characteristics of the TFT element evaluation)
本実施例の薄膜トランジスタは、Vd= 6 V程度で飽和(ピンチオフ)する典型的な半導体トランジスタの挙動を示した。 Thin film transistor of this example showed the behavior of a typical semiconductor transistor which saturated (pinched off) at about Vd = 6 V. 出力特性から電界効果移動度を算出したところ、飽和領域において約60cm 2 (Vs) -1の電界効果移動度が得られ、比較例2に比べ、約7%高い値が得られた。 Calculation of field effect mobility from output characteristics, the field effect mobility of about 60cm 2 (Vs) -1 was obtained in the saturation region, as compared to Comparative Example 2, is about 7% higher value was obtained. さらに、ゲートリーク電流は比較例2に比べ約1桁低い値を示しており、トランジスタのオン・オフ比も、10 超と高い値を示していた。 Further, the gate leakage current is exhibited about one order of magnitude lower value than in Comparative Example 2, on-off ratio of the transistor, showed more than 10 6 and a high value.
また、本実施例のTFTの特性は、比較例2のTFTに比べて、ヒステリシスが小さいという特徴を有している。 Further, characteristics of the TFT of this embodiment, as compared with the comparative example 2 TFT, it has a feature that hysteresis is small. このようにゲート絶縁層にSiO 柱状傾斜膜を適用することで、TFTのヒステリシスを低減することができる。 By thus applying the SiO 2 column gradient film on the gate insulating layer, it is possible to reduce the hysteresis of the TFT.

本実施例は、図1(a)に示すボトムゲート型TFT素子を作製した例である。 This embodiment is an example of manufacturing a bottom gate type TFT element shown in FIG. 1 (a).
製法、構成は実施例1に準じている。 Method, structure is prepared analogously to Example 1. 但し、ゲート絶縁層12としてSiO 膜、チャネル層13としてアモルファスSiを用いている。 However, and an amorphous Si as SiO 2 film, a channel layer 13 as a gate insulating layer 12.

ゲート絶縁層に用いたSiO 膜の層厚は100nmであり、SiO 組成を有する焼結体をターゲットとし、アルゴンと酸素の混合ガスを雰囲気とした高周波スパッタ法によりゲート電極上に堆積させた。 The thickness of the SiO 2 film used for the gate insulating layer is 100 nm, a sintered body having a content of SiO 2 as a target were deposited on the gate electrode by a high frequency sputtering with an atmosphere of a mixed gas of argon and oxygen . 基板温度は25℃であった。 The substrate temperature was 25 ° C.. 本実施例では、蒸着源であるターゲットに対し、基板を平行位置よりも60度傾けてSiO 膜の成膜を行っている。 In this embodiment, to the target is a vapor deposition source, is performed deposition of the SiO 2 film is inclined 60 degrees than the parallel position of the substrate. これにより、ゲート絶縁層において、柱状組織が層厚方向に対して傾きを持つ構造が形成される。 Thus, the gate insulating layer, the structure columnar structure has an inclination relative to the layer thickness direction is formed. 実際に上記絶縁膜のTEM観察を行ったところ、柱状組織が層厚方向に対し約30度傾いていることが確認された。 Indeed it was subjected to TEM observation of the insulating film, that the columnar structure is inclined approximately 30 degrees with respect to the layer thickness direction was confirmed.

またチャネル層に用いたアモルファスSi膜の厚みは50nmであり、Siターゲットを用いて、アルゴンと酸素の混合ガスを雰囲気とした高周波スパッタ法により堆積させた。 The thickness of the amorphous Si film used in the channel layer is 50 nm, using a Si target were deposited by RF sputtering with an atmosphere of a mixed gas of argon and oxygen. 基板温度は25℃であった。 The substrate temperature was 25 ° C..

(比較例3) (Comparative Example 3)
ゲート絶縁層を除いては上記実施例と同様の構成としている。 Except for the gate insulating layer has the same structure as the above embodiment. ゲート絶縁層は、SiO 膜をスパッタ成膜法により成膜し、厚みは100nmである。 The gate insulating layer, a SiO 2 film was formed by sputtering method, a thickness of 100 nm. このとき蒸着源であるターゲットに対し、基板を平行位置においてSiO 膜の成膜を行っている。 For this case an evaporation source target, and film was formed of SiO 2 film in a position parallel to the substrate. 上記絶縁層のTEM観察を行ったところ、柱状組織が層厚方向に対し平行に成長していたことが確認された。 It was subjected to TEM observation of the insulating layer, that columnar structure was grown parallel to the layer thickness direction was confirmed.

(TFT素子の特性評価) (Characteristics of the TFT element evaluation)
本実施例の薄膜トランジスタは、Vd= 6 V程度で飽和(ピンチオフ)する典型的な半導体トランジスタの挙動を示した。 Thin film transistor of this example showed the behavior of a typical semiconductor transistor which saturated (pinched off) at about Vd = 6 V. 出力特性から電界効果移動度を算出したところ、飽和領域において約0.5cm 2 (Vs) -1の電界効果移動度が得られた。 Calculation of field effect mobility from output characteristics, the field effect mobility of about 0.5cm 2 (Vs) -1 in the saturation region. またゲートリーク電流は比較例3に比べ約1桁低い値を示しており、トランジスタのオン・オフ比も、10 6超と高い値を示していた。 The gate leakage current is exhibited about one order of magnitude lower value than in Comparative Example 3, on-off ratio of the transistor, showed more than 10 6 and a high value.
また、本実施例のTFTの特性は、比較例3のTFTに比べて、ヒステリシスが小さいという特徴を有している。 Further, characteristics of the TFT of this embodiment, as compared with the TFT of the comparative example 3 has a characteristic that the hysteresis is small. このようにゲート絶縁層にSiO 柱状傾斜膜を適用することで、TFTのヒステリシスを低減することができる。 By thus applying the SiO 2 column gradient film on the gate insulating layer, it is possible to reduce the hysteresis of the TFT.

本実施例では図10のTFTを用いた表示装置について説明する。 In this embodiment the display device will be described using the TFT of FIG. 10. TFTの製造工程は実施例1に準じている。 Manufacturing process of the TFT are prepared analogously to Example 1. 上記TFTにおいて、ドレイン電極をなすITO膜の島の短辺を100μmまで延長し、延長された90μmの部分を残し、ソース電極およびゲート電極への配線を確保した上で、TFTを絶縁層で被覆する。 In the TFT, a short side of the island of the ITO film constituting the drain electrode is extended to 100 [mu] m, leaving a portion of the extended 90 [mu] m, while securing the wiring to the source electrode and the gate electrode, the TFT is covered with an insulating layer to. この上にポリイミド膜を塗布し、ラビング工程を施す。 A polyimide film is applied onto, subjected to a rubbing process. 一方で、同じくプラスチック基板上にITO膜とポリイミド膜を形成し、ラビング工程を施したものを用意し、上記TFTを形成した基板と5μmの空隙を空けて対向させ、ここにネマチック液晶を注入する。 On the other hand, also to form an ITO film and a polyimide film on a plastic substrate, prepared that has been subjected to a rubbing process, it is opposed at a gap between the substrate and 5μm formed with the TFT, wherein the injecting a nematic liquid crystal . さらにこの構造体の両側に一対の偏光板を設ける。 Further, a pair of polarizing plates on both sides of the structure. ここで、TFTのソース電極に電圧を印加し、ゲート電極の印加電圧を変化させると、ドレイン電極から延長されたITO膜の島の一部である30μm×90μmの領域のみ、光透過率が変化する。 Here, a voltage is applied to the source electrode of the TFT, when changing the voltage applied to the gate electrode, only the region of 30 [mu] m × 90 [mu] m which is a part of the island of the ITO film extended from the drain electrode, light transmittance changes to. またその透過率は、TFTがオン状態となるゲート電圧の下ではソース−ドレイン間電圧によっても連続的に変化させることができる。 The transmittance thereof is under the gate voltage where the TFT is turned on source - can also be continuously changed by the drain voltage. かようにして、図7に対応した、液晶セルを表示素子とする表示装置を作成する。 In the song, corresponding to FIG. 7, to create a display device to display elements of the liquid crystal cell.

本実施例において、TFTを形成する基板として白色のプラスチック基板を用い、TFTの各電極を金に置き換え、ポリイミド膜と偏光板を廃する構成とする。 In this example, a white plastic substrate is used as the substrate for forming the TFT, replace each electrode of the TFT in gold, a configuration in which the waste a polyimide film and the polarizing plate. そして、白色と透明のプラスチック基板の空隙に粒子と流体を絶縁性皮膜にて被覆したカプセルを充填させる構成とする。 Then, a configuration of filling the capsule particles and the fluid in the gap white and transparent plastic substrates was coated with an insulating coating. この構成の表示装置の場合、本TFTによって延長されたドレイン電極と上部のITO膜間の電圧が制御され、よってカプセル内の粒子が上下に移動する。 For the display device of this configuration, the voltage between the extended drain electrode and the top of the ITO film by the TFT is controlled, the particles in the capsule moves up and down. それによって、透明基板側から見た延長されたドレイン電極領域の反射率を制御することで表示を行うことができる。 Thereby, it is possible to perform display by controlling the reflectivity of the extended drain electrode region seen from the transparent substrate side.

また、本実施例において、TFTを複数隣接して形成して、たとえば、通常の4トランジスタ1キャパシタ構成の電流制御回路を構成し、その最終段トランジスタのひとつを図9のTFTとして、EL素子を駆動することもできる。 Further, in this embodiment, be formed by a plurality adjacent TFT, for example, constitute a current control circuit of the conventional four-transistor one-capacitor configuration, one of the final stage transistor as TFT of FIG. 9, the EL element it is also possible to drive. たとえば、上述のITO膜をドレイン電極とするTFTを用いる。 For example, using a TFT having a drain electrode of ITO film described above. そして、ドレイン電極から延長されたITO膜の島の一部である30μm×90μmの領域に電荷注入層と発光層からなる有機エレクトロルミネッセンス素子を形成する。 Then, an organic electroluminescence element in the region of 30 [mu] m × 90 [mu] m which is a part of the island of the ITO film extended from the drain electrode a light emitting layer and a charge injection layer. こうして、EL素子を用いる表示装置を形成することができる。 Thus, it is possible to form a display device using an EL element.

実施例6の表示素子とTFTとを二次元に配列させる。 Aligning the display device and the TFT of Example 6 in two dimensions. たとえば、実施例6の液晶セルやEL素子等の表示素子と、TFTとを含めて約30μm×115μmの面積を占める画素を、短辺方向に40μmピッチ、長辺方向に120μmピッチでそれぞれ7425×1790個方形配列する。 For example, a display element such as a liquid crystal cell or an EL device of Example 6, the pixel occupying an area of ​​about 30 [mu] m × 115 .mu.m including a TFT, 40 [mu] m pitch in the short side direction, respectively 7425 × at 120μm pitch in the long side direction 1790 or be square array. そして、長辺方向に7425個のTFTのゲート電極を貫くゲート配線を1790本、1790個のTFTのソース電極が非晶質酸化物半導体膜の島から5μmはみ出した部分を短辺方向に貫く信号配線を7425本設ける。 Then, 1790 present a gate wiring through the gate electrode of the 7425 pieces of TFT in the long side direction, 1790 pieces of signal source electrode of the TFT through the 5μm surplus part from the island of the amorphous oxide semiconductor film in the short side direction wiring the 7425 this provision. そして、それぞれをゲートドライバ回路、ソースドライバ回路に接続する。 Then, to connect the respective gate driver circuit and a source driver circuit. さらに液晶表示素子の場合、液晶表示素子と同サイズで位置を合わせRGBが長辺方向に反復するカラーフィルタを表面に設ければ、約211 ppiでA4サイズのアクティブマトリクス型カラー画像表示装置を構成することができる。 Further, in the case of the liquid crystal display device, by providing the color filter RGB align the liquid crystal display device of the same size is repeated in the long side direction to the surface, constituting an active matrix type color image display apparatus of A4-size at about 211 ppi can do.

また、EL素子においても、ひとつのEL素子に含まれる2TFTのうち第一TFTのゲート電極をゲート線に配線し、第二TFTのソース電極を信号線に配線し、さらに、EL素子の発光波長を長辺方向にRGBで反復させる。 Also in the EL element, the gate electrode of the first TFT of the 2TFT included in one EL device is wired to the gate line, and route the source electrode of the second TFT to the signal line, further, the emission wavelength of the EL element the is repeated in RGB in the long side direction. こうすることで、同じ解像度の発光型カラー画像表示装置を構成することができる。 Thereby, it is possible to construct a light emission type color image display device of the same resolution.

ここで、アクティブマトリクスを駆動するドライバ回路は、画素のTFTと同じ本発明のTFTを用いて構成しても良いし、既存のICチップを用いても良い。 Here, the driver circuit for driving the active matrix may be formed by using the TFT of the same invention as the TFT of the pixel, may be used existing IC chip.

本発明の薄膜トランジスタは、PETフィルムをはじめとするフレキシブル素材や光透過性基板上に形成することができる。 The thin film transistor of the present invention can be formed on a flexible material or a light transmissive substrate including a PET film. フレキシブル素材の上に形成した場合には、湾曲させた状態でのスイッチングが可能であり、光透過性基板上に形成した場合には、波長400nm以上の可視光・赤外光に対して透明とできる。 When formed on the flexible material is capable of switching in a curved state, in the case of forming the light transmitting substrate, transparent to more visible and infrared light wavelength 400nm it can. これらの性質を利用し、本発明の薄膜トランジスタはLCDや有機ELディスプレイのスイッチング素子として応用することができ、フレキシブル・ディスプレイをはじめ、シースルー型のディスプレイ、ICカードやIDタグなどに幅広く応用できる。 Utilizing these properties, the thin film transistor of the present invention can be applied as a switching element of an LCD or an organic EL display, a flexible display early, see-through display, such as the widely used IC card or ID tag.

本発明の薄膜トランジスタの構成例を示す断面図である。 It is a sectional view showing a configuration example of a thin film transistor of the present invention. 本発明で用いた製膜装置における、蒸着源と基板、および絶縁膜中の柱状組織の模式図を示す図である。 In film forming apparatus used in the present invention, showing a schematic view of the columnar structure in the evaporation source and the substrate, and the insulating film. 本発明の薄膜トランジスタのゲート絶縁層、半導体層の模式図を示したものであり、(a)はゲート絶縁層の基板に対して平行な方向の断面の斜視図、(b)はゲート絶縁層および半導体層の界面を示す斜視図である。 The gate insulating layer of the thin film transistor of the present invention, there is shown a schematic diagram of the semiconductor layer, (a) is a perspective view of a direction parallel to the substrate of the gate insulating layer section, (b) a gate insulating layer and is a perspective view showing the interface of the semiconductor layer. 蒸着源に対して基板を平行位置において作製した、ゲート絶縁層、半導体層の模式図を示したものであり、(a)はゲート絶縁層の基板に対して平行な方向の断面の斜視図、(b)はゲート絶縁層および半導体層の界面を示す斜視図である。 To produce a substrate in a parallel position with respect to the deposition source, a gate insulating layer, which shows a schematic diagram of the semiconductor layer, (a) is a perspective view of a direction parallel to the substrate of the gate insulating layer section, (b) is a perspective view showing the interface between the gate insulating layer and the semiconductor layer. In−Ga−Zn−O系アモルファス酸化物膜の電子キャリア濃度と成膜中の酸素分圧の関係を示すグラフである。 It is a graph showing the relationship between the In-Ga-Zn-O-based amorphous oxide film electron carrier concentration and the oxygen partial pressure during film formation. 本発明の薄膜トランジスタのTFT特性を示すグラフである。 It is a graph showing a TFT characteristic of the thin film transistor of the present invention. 本発明の薄膜トランジスタのヒステリシス特性を示すグラフである。 Is a graph showing the hysteresis characteristics of the thin film transistor of the present invention. 本発明の薄膜トランジスタの構成例を示す断面図である。 It is a sectional view showing a configuration example of a thin film transistor of the present invention. 本発明に係わる表示装置の一例の断面図である。 It is a cross-sectional view of an example of a display device according to the present invention. 本発明に係わる表示装置の他の例の断面図である。 It is a cross-sectional view of another example of a display device according to the present invention. 有機EL素子と薄膜トランジスタを含む画素を二次元状に配置した表示装置の構成を示す図である。 Pixels including an organic EL element and a thin film transistor is a diagram showing a configuration of a display device arranged two-dimensionally.

符号の説明 DESCRIPTION OF SYMBOLS

10 基板 11 ゲート電極 12 ゲート絶縁層 13 チャネル層 14 ソース電極 15 ドレイン電極 16 中間層 10 substrate 11 gate electrode 12 gate insulating layer 13 channel layer 14 source electrode 15 drain electrode 16 intermediate layer

Claims (11)

  1. 半導体層とゲート絶縁層とを積層した構造を備え、 Comprising a laminated structure of the semiconductor layer and the gate insulating layer,
    前記半導体層が、In、Sn、Znの少なくとも1つを含む酸化物半導体であって、 The semiconductor layer, In, Sn, an oxide semiconductor including at least one of Zn,
    前記ゲート絶縁層は柱状組織を有し、該柱状組織が前記ゲート絶縁層の層厚方向に対して傾斜していることを特徴とする薄膜トランジスタ。 TFT wherein the gate insulating layer which has a columnar structure, wherein the columnar structure is inclined with respect to the layer thickness direction of the gate insulating layer.
  2. 前記ゲート絶縁層が、Y2O3、Al2O3、SiO2の少なくともいずれか1つを含む請求項1に記載の薄膜トランジスタ。 The thin film transistor of claim 1 wherein the gate insulating layer comprises at least one of Y2 O3, Al2 O3, SiO2.
  3. 前記ゲート絶縁層の層厚方向に対する、前記柱状組織の傾斜角度が少なくとも5度であることを特徴とする請求項1又は2に記載の薄膜トランジスタ。 The thin film transistor according to claim 1 or 2 for the layer thickness direction of the gate insulating layer, the inclination angle of the columnar structure is characterized in that at least 5 degrees.
  4. 前記半導体層が、In、Ga及びZnを含む酸化物半導体であることを特徴とする請求項1〜3のいずれか1項に記載の薄膜トランジスタ。 The semiconductor layer, In, the thin film transistor according to claim 1, characterized in that an oxide semiconductor including Ga and Zn.
  5. 前記半導体層が、ZnOであることを特徴とする請求項1〜3のいずれか1項に記載の薄膜トランジスタ。 The semiconductor layer, a thin film transistor according to claim 1, characterized in that the ZnO.
  6. 前記ゲート絶縁層と前記半導体層との間に中間層を有することを特徴とする請求項1〜 のいずれか1項に記載の薄膜トランジスタ。 The thin film transistor according to any one of claims 1 to 5, characterized in that an intermediate layer between the semiconductor layer and the gate insulating layer.
  7. 前記中間層がアモルファスSi酸化膜、アモルファスSi窒化膜およびアモルファスSi酸窒化膜の少なくともいずれか1つを含む請求項に記載の薄膜トランジスタ。 It said intermediate layer is an amorphous Si oxide film, a thin film transistor according to claim 6 comprising at least one of amorphous Si nitride film, and amorphous Si oxynitride film.
  8. 表示素子の電極に、請求項1からのいずれか1項に記載の薄膜トランジスタのソース又はドレイン電極が接続されている表示装置。 The electrodes of the display elements, the display source or drain electrode of the thin film transistor according to any one of claims 1 to 7 is connected to the device.
  9. 前記表示素子がエレクトロルミネッセンス素子である、請求項に記載の表示装置。 Wherein the display element is an electroluminescent element, a display device according to claim 8.
  10. 前記表示素子が液晶セルである、請求項に記載の表示装置。 The display element is a liquid crystal cell, display device according to claim 9.
  11. 基板上に前記表示素子及び前記薄膜トランジスタが二次元的に複数配されている請求項から10のいずれか1項に記載の表示装置。 Display device according to any one of claims 8 to the display element and the thin film transistor on the substrate are two-dimensionally a plurality placed 10.
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