JP5071493B2 - Manufacturing method of multilayer electronic component - Google Patents

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本発明は、たとえば積層セラミックコンデンサなどの積層型電子部品の製造方法に関する。   The present invention relates to a method for manufacturing a multilayer electronic component such as a multilayer ceramic capacitor.

積層型電子部品の一例としての積層セラミックコンデンサは、通常、キャリアシート上に誘電体ペーストを用いてドクターブレード法などによりセラミックグリーンシートを形成し、この上に内部電極形成用の導電性ペーストを所定パターンで印刷し、乾燥させて内部電極パターンを形成する。その後、キャリアシートからセラミックグリーンシートを剥離し、これを所望の層数まで積層する。   In a multilayer ceramic capacitor as an example of a multilayer electronic component, a ceramic green sheet is usually formed on a carrier sheet by using a dielectric paste by a doctor blade method or the like, and a conductive paste for forming an internal electrode is formed thereon. The pattern is printed and dried to form an internal electrode pattern. Thereafter, the ceramic green sheet is peeled off from the carrier sheet and laminated to a desired number of layers.

ここで、積層前にセラミックグリーンシートをキャリアシートから剥離する方法と、積層圧着後にキャリアシートを剥離する方法の2種類の積層法が知られているが、両者ともに大きな違いはない。最後にこの積層体をチップ状に切断してグリーンチップが作成される。これらのグリーンチップを焼成後、外部電極を形成し積層セラミックコンデンサが得られる。   Here, two types of lamination methods are known: a method of peeling the ceramic green sheet from the carrier sheet before lamination and a method of peeling the carrier sheet after lamination pressure bonding, but there is no significant difference between the two. Finally, this laminate is cut into chips to produce green chips. After firing these green chips, external electrodes are formed to obtain a multilayer ceramic capacitor.

ところで近年、電子機器の軽薄短小化が進んできている。これに伴い、その電子機器に使用される積層セラミックコンデンサにおいても、より一層の小型化・高容量化が進められている。積層セラミックコンデンサを小型化・高容量化するために最も効果的な方法は、内部電極と誘電体層を双方ともに可能な限り薄くし(薄層化)、かつそれらを可能な限り多く積層する(多層化)ことである。   By the way, in recent years, electronic devices are becoming lighter, thinner and shorter. Along with this, further downsizing and higher capacity are being promoted also in the multilayer ceramic capacitor used in the electronic device. The most effective way to reduce the size and increase the capacity of multilayer ceramic capacitors is to make both internal electrodes and dielectric layers as thin as possible (thinner layers) and stack them as much as possible ( Multi-layered).

しかしながら、積層セラミックコンデンサのように、セラミックグリーンシートと内部電極パターンとを交互に積層する場合には、セラミックグリーンシートの間に挟まれる内部電極パターンの同列上には、電極が形成されない隙間(余白部分)が形成される。この余白部分のために、内部電極パターンが存在する部分との間で段差を生じ、それが原因で、積層ズレ、製品チップの変形、クラック、シート間のデラミネーションなどが問題になる。特に、コンデンサの高容量化を狙って、さらに1層あたりの誘電体層厚みを内部電極の厚み程度にまで薄くした場合、段差が生じた部分で誘電体層が切断されやすくなり、その結果、内部電極間の短絡などによるショート不良を生じ易く、不良率が増大する傾向にあった。   However, when the ceramic green sheets and the internal electrode patterns are alternately laminated like a multilayer ceramic capacitor, gaps (blank spaces) in which no electrodes are formed on the same row of the internal electrode patterns sandwiched between the ceramic green sheets. Part) is formed. Due to this blank portion, a step is produced with the portion where the internal electrode pattern is present, which causes problems such as stacking deviation, product chip deformation, cracks, and delamination between sheets. In particular, when the thickness of the dielectric layer per layer is further reduced to about the thickness of the internal electrode in order to increase the capacity of the capacitor, the dielectric layer is likely to be cut at the portion where the step is generated. Short circuit defects due to short circuits between internal electrodes tend to occur, and the defect rate tends to increase.

そこで近年、このような段差によって生じる諸問題を解決するために、内部電極(内部電極パターン)の形成に引き続き、内部電極が形成されていない隙間(余白部分)に、電極段差を解消するための余白ペーストを用いて余白パターンを形成し、形成面を平坦化しつつ積層していく技術が知られている。   Therefore, in recent years, in order to solve various problems caused by such a step, subsequent to the formation of the internal electrode (internal electrode pattern), in order to eliminate the electrode step in the gap (blank portion) where the internal electrode is not formed. A technique is known in which a blank pattern is formed using a blank paste, and the layers are stacked while the formation surface is flattened.

このような技術の1つとして、たとえば特許文献1が挙げられる。特許文献1では、グリーンシート上において、内部電極パターンとの段差を解消するための補助層が形成されており、この補助層の表面に凹凸が形成されていることが開示されている。特許文献1では、このようにすることで、積層工程における積層ズレを改善できることが記載されている。   As one of such techniques, for example, Patent Document 1 is cited. Patent Document 1 discloses that an auxiliary layer for eliminating a step with the internal electrode pattern is formed on a green sheet, and irregularities are formed on the surface of the auxiliary layer. In Patent Document 1, it is described that by doing so, the stacking shift in the stacking process can be improved.

しかしながら、特許文献1では、クラックの発生、特に脱バインダ処理に起因するクラックの発生や、ショート不良については考慮されていなかった。   However, Patent Document 1 does not consider the generation of cracks, particularly the generation of cracks due to the binder removal process, or short-circuit defects.

特開2008−244153号公報JP 2008-244153 A

本発明は、このような実状に鑑みてなされ、焼成後のクラック等の構造欠陥が抑制され、かつショート不良を防止できる積層型電子部品の製造方法を提供することを目的とする。   The present invention has been made in view of such a situation, and an object of the present invention is to provide a method for manufacturing a multilayer electronic component in which structural defects such as cracks after firing are suppressed and short-circuit defects can be prevented.

上記目的を達成するために、本発明に係る積層型電子部品の製造方法は、
グリーンシートと、前記グリーンシート上に形成された電極パターンと、前記グリーンシート上における前記電極パターンの隙間部分に形成された余白パターンと、から構成される積層体ユニットを複数形成するユニット形成工程と、
前記積層体ユニットを積層する積層工程と、を有し、
前記積層工程において、第1の積層体ユニットを構成する余白パターンの表面であって、第2の積層体ユニットを構成するグリーンシートの表面と接触する面を第1面とし、前記第2の積層体ユニットを構成するグリーンシートの表面であって、前記第1の積層体ユニットを構成する余白パターンの表面と接触する面を第2面とした場合に、前記第1面の表面粗さSz1と、前記第2面の表面粗さSz2と、の差を示すΔSzが0.60〜1.60μmであって、
前記表面粗さSz1およびSz2は、測定面に対し、非接触方式を用いて測定されることを特徴とする。
In order to achieve the above object, a method for manufacturing a multilayer electronic component according to the present invention includes:
A unit forming step of forming a plurality of laminate units composed of a green sheet, an electrode pattern formed on the green sheet, and a blank pattern formed in a gap portion of the electrode pattern on the green sheet; ,
Laminating step of laminating the laminate unit,
In the laminating step, the surface of the blank pattern constituting the first laminate unit, the surface coming into contact with the surface of the green sheet constituting the second laminate unit, is defined as the first surface, and the second laminate When the surface of the green sheet constituting the body unit and contacting the surface of the blank pattern constituting the first laminate unit is the second surface, the surface roughness Sz1 of the first surface ΔSz indicating the difference between the surface roughness Sz2 of the second surface is 0.60 to 1.60 μm,
The surface roughnesses Sz1 and Sz2 are measured using a non-contact method with respect to the measurement surface.

積層体ユニットの積層工程では、一方の積層体ユニットの面と、他方の積層体ユニットの面とが接触することになる。本発明では、接触することになる一方の面の表面粗さと、他方の面の表面粗さとの差を上記の範囲としている。このようにすることで、積層体ユニットと積層体ユニットとの接着性を良好にしつつ、脱バインダ時に除去される有機成分が抜けやすくなり、脱バインダ処理に起因するクラックの発生を抑制することができる。しかも、焼成後においても、電極層間の短絡を防止することができ、ショート不良を防止することができる。   In the stacking process of the stacked unit, the surface of one stacked unit and the surface of the other stacked unit come into contact. In the present invention, the difference between the surface roughness of one surface that comes into contact with the surface roughness of the other surface is within the above range. By doing so, the organic component removed at the time of binder removal can be easily removed while suppressing the occurrence of cracks due to the binder removal treatment while improving the adhesion between the laminate unit and the laminate unit. it can. Moreover, even after firing, a short circuit between the electrode layers can be prevented, and a short circuit failure can be prevented.

好ましくは、前記電極パターンと前記余白パターンとの間に、隙間部分を設ける。このようにすることで、本発明の効果を高めることができる。   Preferably, a gap is provided between the electrode pattern and the blank pattern. By doing in this way, the effect of the present invention can be heightened.

本発明により製造される積層型電子部品としては、特に限定されないが、積層セラミックコンデンサ、圧電素子、チップバリスタ、チップサーミスタ、チップインダクタ、チップ抵抗、その他の表面実装(SMD)チップ型電子部品などが例示される。   The multilayer electronic component manufactured according to the present invention is not particularly limited, but includes a multilayer ceramic capacitor, a piezoelectric element, a chip varistor, a chip thermistor, a chip inductor, a chip resistor, and other surface mount (SMD) chip electronic components. Illustrated.

図1は本発明の一実施形態に係る製造方法により製造される積層セラミックコンデンサの概略断面図である。FIG. 1 is a schematic cross-sectional view of a multilayer ceramic capacitor manufactured by a manufacturing method according to an embodiment of the present invention. 図2(A)〜図2(C)は本発明の一実施形態に係る製造方法において、グリーンシート、電極パターンおよび余白パターンを有する積層体ユニットの形成方法を示す要部断面図である。2 (A) to 2 (C) are cross-sectional views showing the main part of a method for forming a laminate unit having a green sheet, an electrode pattern, and a blank pattern in the manufacturing method according to an embodiment of the present invention. 図3(A)〜図3(C)は本発明の一実施形態に係る製造方法において、積層体ユニットを積層し、グリーン積層体を形成する方法を示す要部断面図である。FIG. 3A to FIG. 3C are cross-sectional views showing the main part of a method for stacking stacked units and forming a green stacked body in the manufacturing method according to one embodiment of the present invention. 図4は本発明の一実施形態に係る製造方法において、グリーンシート上において電極パターンと余白パターンとの間に隙間を設けたことを示す要部断面図である。FIG. 4 is a cross-sectional view of an essential part showing that a gap is provided between the electrode pattern and the blank pattern on the green sheet in the manufacturing method according to the embodiment of the present invention.

以下、本発明を、図面に示す実施形態に基づき説明する。   Hereinafter, the present invention will be described based on embodiments shown in the drawings.

積層セラミックコンデンサの全体構成
まず、本発明に係る方法により製造される積層型電子部品の一例として、積層セラミックコンデンサの全体構成について説明する。
Overall Configuration of Multilayer Ceramic Capacitor First, the overall configuration of a multilayer ceramic capacitor will be described as an example of a multilayer electronic component manufactured by the method according to the present invention.

図1に示すように、本実施形態に係る積層セラミックコンデンサ2は、コンデンサ素子本体4と、第1端子電極6と第2端子電極8とを有する。コンデンサ素子本体4は、誘電体層10と、内部電極層12とを有し、誘電体層10の間に、これらの内部電極層12が交互に積層してある。交互に積層される一方の内部電極層12は、コンデンサ素子本体4の第1端部の外側に形成してある第1端子電極6の内側に対して電気的に接続してある。また、交互に積層される他方の内部電極層12は、コンデンサ素子本体4の第2端部の外側に形成してある第2端子電極8の内側に対して電気的に接続してある。   As shown in FIG. 1, the multilayer ceramic capacitor 2 according to this embodiment includes a capacitor element body 4, a first terminal electrode 6, and a second terminal electrode 8. The capacitor element body 4 includes dielectric layers 10 and internal electrode layers 12, and the internal electrode layers 12 are alternately stacked between the dielectric layers 10. One of the internal electrode layers 12 stacked alternately is electrically connected to the inside of the first terminal electrode 6 formed outside the first end of the capacitor element body 4. The other internal electrode layer 12 that is alternately stacked is electrically connected to the inside of the second terminal electrode 8 formed outside the second end of the capacitor element body 4.

誘電体層10の材質は、特に限定されず、たとえばチタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウムあるいはこれらの混合物などの誘電体材料で構成される。各誘電体層10の厚みは特に限定されず、用途等に応じて適宜決定すればよい。   The material of the dielectric layer 10 is not particularly limited, and is made of a dielectric material such as calcium titanate, strontium titanate, barium titanate, or a mixture thereof. The thickness of each dielectric layer 10 is not particularly limited, and may be appropriately determined according to the application.

内部電極層12に含有される導電体材料は特に限定されないが、誘電体層10の構成材料が耐還元性を有する場合には、比較的安価な卑金属を用いることができる。卑金属としては、NiまたはNi合金が好ましい。Ni合金としては、Mn,Cr,CoおよびAlから選択される1種以上の元素とNiとの合金が好ましく、合金中のNi含有量は95重量%以上であることが好ましい。なお、NiまたはNi合金中には、P等の各種微量成分が0.1重量%程度以下含まれていてもよい。また、内部電極層12は、市販の電極用ペーストを使用して形成してもよい。各内部電極層12の厚さは特に限定されず、用途等に応じて適宜決定すればよい。   Although the conductor material contained in the internal electrode layer 12 is not particularly limited, a relatively inexpensive base metal can be used when the constituent material of the dielectric layer 10 has reduction resistance. As the base metal, Ni or Ni alloy is preferable. The Ni alloy is preferably an alloy of Ni and one or more elements selected from Mn, Cr, Co and Al, and the Ni content in the alloy is preferably 95% by weight or more. In addition, in Ni or Ni alloy, various trace components, such as P, may be contained about 0.1 wt% or less. The internal electrode layer 12 may be formed using a commercially available electrode paste. The thickness of each internal electrode layer 12 is not particularly limited, and may be determined as appropriate according to the application.

端子電極6および8の材質も特に限定されないが、通常、銅や銅合金、ニッケルやニッケル合金などが用いられるが、銀や銀とパラジウムの合金なども使用することができる。端子電極6および8の厚みも特に限定されないが、通常10〜50μm程度である。   Although the material of the terminal electrodes 6 and 8 is not particularly limited, copper, a copper alloy, nickel, a nickel alloy, or the like is usually used, but silver, an alloy of silver and palladium, or the like can also be used. The thickness of the terminal electrodes 6 and 8 is not particularly limited, but is usually about 10 to 50 μm.

積層セラミックコンデンサ2の形状やサイズは、目的や用途に応じて適宜決定すればよい。積層セラミックコンデンサ2が直方体形状の場合は、通常、縦(0.6〜5.7mm、好ましくは0.6〜3.2mm)×横(0.3〜5.0mm、好ましくは0.3〜1.6mm)×厚み(0.1〜1.9mm、好ましくは0.3〜1.6mm)程度である。   The shape and size of the multilayer ceramic capacitor 2 may be appropriately determined according to the purpose and application. When the multilayer ceramic capacitor 2 has a rectangular parallelepiped shape, it is usually vertical (0.6 to 5.7 mm, preferably 0.6 to 3.2 mm) × horizontal (0.3 to 5.0 mm, preferably 0.3 to 1.6 mm) × thickness (0.1 to 1.9 mm, preferably 0.3 to 1.6 mm).

積層セラミックコンデンサの製造方法
次に、本実施形態に係る製造方法の一例として、積層セラミックコンデンサ2を製造する方法について説明する。
Method for Manufacturing Multilayer Ceramic Capacitor Next, a method for manufacturing the multilayer ceramic capacitor 2 will be described as an example of the manufacturing method according to the present embodiment.

ペーストの調製
まず、焼成後に図1に示す誘電体層10を構成することになるグリーンシートを製造するための誘電体ペースト、焼成後に図1に示す内部電極層を構成することとなる電極パターンを形成するための電極ペースト、および電極パターンの段差を解消し、焼成後に図1に示す誘電体層10を構成することになる余白パターンを形成するための余白ペーストを準備する。
Preparation of paste First, a dielectric paste for producing a green sheet that will constitute the dielectric layer 10 shown in FIG. 1 after firing, and an electrode pattern that will constitute the internal electrode layer shown in FIG. 1 after firing. An electrode paste for forming, and a blank paste for forming a blank pattern that will form the dielectric layer 10 shown in FIG.

本実施形態では、誘電体ペーストは、セラミック粉末(誘電体原料)と有機ビヒクルとを混練して得られる有機溶剤系ペースト、または水系ペーストで構成される。   In the present embodiment, the dielectric paste is composed of an organic solvent-based paste or an aqueous paste obtained by kneading ceramic powder (dielectric material) and an organic vehicle.

セラミック粉末としては、複合酸化物や酸化物となる各種化合物、たとえば炭酸塩、硝酸塩、水酸化物、有機金属化合物などから適宜選択され、混合して用いることができる。セラミック粉末の平均粒子径は、好ましくは0.1〜1.0μmである。なお、極めて薄いグリーンシートを形成するためには、グリーンシート厚みよりも細かい粉体を使用することが望ましい。   The ceramic powder can be appropriately selected from various compounds to be complex oxides and oxides, such as carbonates, nitrates, hydroxides, organometallic compounds, and the like, and can be used as a mixture. The average particle size of the ceramic powder is preferably 0.1 to 1.0 μm. In order to form an extremely thin green sheet, it is desirable to use a powder finer than the thickness of the green sheet.

有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いられるバインダとしては、特に限定されず、セルロース系樹脂、ブチラール系樹脂、アクリル系樹脂などの通常の各種バインダが用いられる。   An organic vehicle is obtained by dissolving a binder in an organic solvent. The binder used in the organic vehicle is not particularly limited, and various usual binders such as a cellulose resin, a butyral resin, and an acrylic resin are used.

また、有機ビヒクルに用いられる有機溶剤も特に限定されず、ターピネオール、アルコール、ブチルカルビトール、アセトン、メチルエチルケトン(MEK)、トルエン、キシレン、酢酸エチル、ステアリン酸ブチル、イソボニルアセテートなどの有機溶剤が用いられる。   Also, the organic solvent used in the organic vehicle is not particularly limited, and organic solvents such as terpineol, alcohol, butyl carbitol, acetone, methyl ethyl ketone (MEK), toluene, xylene, ethyl acetate, butyl stearate, isobornyl acetate are used. It is done.

なお、誘電体ペーストが水系ペーストである場合には、バインダ樹脂としてたとえばポリビニルアルコールなどの水溶性のものを用いればよい。   When the dielectric paste is an aqueous paste, a water-soluble material such as polyvinyl alcohol may be used as the binder resin.

誘電体ペースト中には、必要に応じて各種分散剤、可塑剤、誘電体、ガラスフリット、絶縁体、帯電除剤などから選択される添加物が含有されても良い。ただし、これらの総含有量は、10質量%以下とすることが望ましい。   The dielectric paste may contain additives selected from various dispersants, plasticizers, dielectrics, glass frit, insulators, antistatic agents, and the like as necessary. However, the total content of these is preferably 10% by mass or less.

たとえば、可塑剤としては、フタル酸ジオクチルやフタル酸ベンジルブチルなどのフタル酸エステル、アジピン酸、燐酸エステル、グリコール類などが例示される。   Examples of the plasticizer include phthalic acid esters such as dioctyl phthalate and benzylbutyl phthalate, adipic acid, phosphoric acid ester, and glycols.

次に、電極ペーストを準備する。本実施形態では、電極ペーストは、上記した導電性金属や合金からなる導電性材料、あるいは焼成後に導電性材料となる各種酸化物、有機金属化合物、またはレジネート等と、有機ビヒクルとを混練して調製する。この電極ペーストは、導電性粉末と有機ビヒクルとを含有する。   Next, an electrode paste is prepared. In this embodiment, the electrode paste is obtained by kneading the conductive material made of the conductive metal or alloy described above, or various oxides, organometallic compounds, resinates, or the like that become conductive materials after firing, and an organic vehicle. Prepare. This electrode paste contains a conductive powder and an organic vehicle.

このような導電性粉末は、球状、リン片状等、その形状に特に制限はなく、また、これらの形状のものが混合したものであってもよい。   Such a conductive powder is not particularly limited in shape, such as spherical or flake shaped, and may be a mixture of these shapes.

有機ビヒクルは、誘電体ペーストのそれと同様に、バインダ樹脂および有機溶剤を含有するものである。バインダ樹脂としては、たとえばセルロース系樹脂、アクリル系樹脂、ブチラール系樹脂、ウレタン系樹脂、酢酸ビニル系樹脂などが好ましい。また、誘電体ペーストに含まれるバインダと同じバインダであってもよいし、異なっていてもよい。   Similar to the dielectric paste, the organic vehicle contains a binder resin and an organic solvent. As the binder resin, for example, a cellulose resin, an acrylic resin, a butyral resin, a urethane resin, a vinyl acetate resin, and the like are preferable. Moreover, the same binder as the binder contained in a dielectric paste may be sufficient, and may differ.

有機溶剤としては、たとえばターピネオール、ブチルカルビトール、ケロシン、アセトン、イソボニルアセテート等公知のものはいずれも使用可能である。   Any known organic solvent such as terpineol, butyl carbitol, kerosene, acetone, isobornyl acetate can be used.

電極ペースト中には、必要に応じて各種分散剤、可塑剤、安定剤などが含まれていてもよい。たとえば、接着性を改善するために、可塑剤としてフタル酸ジオクチルやフタル酸ベンジルブチルなどのフタル酸エステル、アジピン酸、燐酸エステル、グリコール類などが含まれていてもよい。ただし、これらの総含有量は、10重量%以下とすることが望ましい。   The electrode paste may contain various dispersants, plasticizers, stabilizers and the like as necessary. For example, in order to improve adhesiveness, phthalic acid esters such as dioctyl phthalate and benzylbutyl phthalate, adipic acid, phosphoric acid ester, glycols and the like may be included as plasticizers. However, the total content of these is preferably 10% by weight or less.

また、電極ペースト中には、上記誘電体ペーストに含まれるセラミック粉末と同じセラミック粉末が共材として含まれていても良い。共材は、焼成過程において導電性粉末の焼結を抑制する作用を奏する。   In the electrode paste, the same ceramic powder as the ceramic powder contained in the dielectric paste may be contained as a co-material. The common material has an effect of suppressing the sintering of the conductive powder in the firing process.

次に、余白ペーストを準備する。余白ペーストは、余白セラミック粉末と有機ビヒクルとを混練して得られる有機溶剤系ペースト、または水系ペーストで構成される。本実施形態では、余白ペーストは有機溶剤系ペーストであることが好ましい。   Next, a blank paste is prepared. The blank paste is composed of an organic solvent-based paste obtained by kneading blank ceramic powder and an organic vehicle, or an aqueous paste. In the present embodiment, the blank paste is preferably an organic solvent-based paste.

余白セラミック粉末としては、誘電体ペーストに含まれるセラミック粉末の組成と異なる組成を有するものであってもよいが、実質的に同じ組成であることが好ましい。余白パターンは焼成後に誘電体層を構成するため、焼成後の誘電体層の組成ズレを防止できるからである。   The blank ceramic powder may have a composition different from that of the ceramic powder contained in the dielectric paste, but is preferably substantially the same composition. This is because the blank pattern constitutes the dielectric layer after firing, so that composition deviation of the dielectric layer after firing can be prevented.

有機ビヒクルは、誘電体ペーストのそれと同様に、バインダ樹脂および有機溶剤を含有するものである。バインダ樹脂としては、セルロース系樹脂、アクリル系樹脂、ブチラール系樹脂、ウレタン系樹脂、酢酸ビニル系樹脂などが好ましい。また、誘電体ペーストまたは電極ペーストに含まれるバインダ樹脂と同じであってもよいし、異なっていてもよい。   Similar to the dielectric paste, the organic vehicle contains a binder resin and an organic solvent. As the binder resin, cellulose resin, acrylic resin, butyral resin, urethane resin, vinyl acetate resin and the like are preferable. Moreover, it may be the same as or different from the binder resin contained in the dielectric paste or electrode paste.

また、主たるバインダ樹脂と非相溶の関係にある他の樹脂を混合したものを用いてもよい。このような非相溶の関係にある複数の樹脂を混合すると、余白パターンの表面において、均一に混じり合わなくなるので、後述する余白パターンの表面粗さSz1、およびキャリアシート側のグリーンシート面であって、余白パターンの直下に位置する部分の表面粗さSz2を制御できる。   Moreover, you may use what mixed other resin incompatible with main binder resin. When a plurality of resins having such an incompatible relationship are mixed, they are not mixed uniformly on the surface of the blank pattern, so that the surface roughness Sz1 of the blank pattern, which will be described later, and the green sheet surface on the carrier sheet side are reduced. Thus, it is possible to control the surface roughness Sz2 of the portion located immediately below the blank pattern.

有機溶剤も、誘電体ペーストまたは電極ペーストに含まれる溶剤と同じであってもよいし、異なっていてもよい。本実施形態では、ターピネオール、ターピニルアセテート、トリデカン、ジヒドロターピネオール、ジヒドロターピニルアセテート、アルコール類などを用いることが好ましい。   The organic solvent may be the same as or different from the solvent contained in the dielectric paste or electrode paste. In this embodiment, it is preferable to use terpineol, terpinyl acetate, tridecane, dihydroterpineol, dihydroterpinyl acetate, alcohols, and the like.

また、グリーンシートに含まれるバインダ樹脂を溶解する有機溶剤を用いてもよい。このような溶剤を用いて余白パターンを形成すると、余白パターンの直下に位置するグリーンシートにはシートアタックが生じる。このシートアタックの程度は、たとえば余白パターンの乾燥条件(温度、温度勾配、時間など)を変化させることで制御することができる。その結果、表面粗さSz1およびSz2を制御できる。   Moreover, you may use the organic solvent which melt | dissolves the binder resin contained in a green sheet. When a blank pattern is formed using such a solvent, a sheet attack occurs in the green sheet located immediately below the blank pattern. The degree of sheet attack can be controlled by changing the drying conditions (temperature, temperature gradient, time, etc.) of the blank pattern, for example. As a result, the surface roughness Sz1 and Sz2 can be controlled.

あるいは、有機溶剤として良溶媒と貧溶媒とを組み合わせて用いてもよい。本願における良溶媒とは、ペーストに含まれるバインダ樹脂を溶解しやすい溶媒であり、貧溶媒とは、ペーストに含まれるバインダ樹脂を溶解しにくい溶媒である。   Alternatively, a good solvent and a poor solvent may be used in combination as the organic solvent. The good solvent in the present application is a solvent that easily dissolves the binder resin contained in the paste, and the poor solvent is a solvent that hardly dissolves the binder resin contained in the paste.

貧溶媒が余白ペーストに含まれる場合には、余白パターンからグリーンシートへ貧溶媒が移動してもグリーンシートに含まれるバインダ樹脂を溶解しにくいため、グリーンシートに生じるシートアタックが抑制される。すなわち、グリーンシートの表面を平坦に保つことができ、表面粗さSz2が小さくなる傾向にある。   When the poor solvent is included in the blank paste, even if the poor solvent moves from the blank pattern to the green sheet, it is difficult to dissolve the binder resin contained in the green sheet, so that the sheet attack that occurs in the green sheet is suppressed. That is, the surface of the green sheet can be kept flat, and the surface roughness Sz2 tends to decrease.

一方、余白パターンの表面は、貧溶媒の存在により一部のバインダ樹脂が未溶解の状態で存在していると考えられる。そのため、余白パターンの表面が粗くなる傾向にある。すなわち、余白パターンの表面粗さSz1が大きくなる傾向にある。   On the other hand, it is considered that a part of the binder resin exists in an undissolved state on the surface of the blank pattern due to the presence of the poor solvent. Therefore, the surface of the blank pattern tends to become rough. That is, the surface roughness Sz1 of the blank pattern tends to increase.

したがって、余白ペーストに含まれるバインダ樹脂や有機溶剤の種類あるいはそれらの比率を変化させることで、表面粗さSz1およびSz2を制御することができる。また、後述する余白パターンの形成工程において、余白パターンの乾燥条件を変化させても、表面粗さSz1およびSz2を制御することができる。   Therefore, the surface roughness Sz1 and Sz2 can be controlled by changing the type of binder resin or organic solvent contained in the blank paste or the ratio thereof. In addition, in the blank pattern forming process described later, the surface roughness Sz1 and Sz2 can be controlled even if the drying condition of the blank pattern is changed.

余白ペースト中のバインダ、有機溶剤等の含有量は特に限定されず、通常の含有量、たとえばバインダは1〜5質量%程度、有機溶剤は30〜65質量%程度とすればよい。   The content of the binder, the organic solvent, etc. in the blank paste is not particularly limited, and the normal content, for example, the binder may be about 1 to 5% by mass, and the organic solvent may be about 30 to 65% by mass.

また、余白ペーストは、必要に応じて各種分散剤、可塑剤、安定剤などが含まれていてもよい。たとえば、接着性を改善するために、可塑剤としてフタル酸ジオクチルやフタル酸ベンジルブチルなどのフタル酸エステル、アジピン酸、燐酸エステル、グリコール類などが含まれていてもよい。   Further, the blank paste may contain various dispersants, plasticizers, stabilizers and the like as necessary. For example, in order to improve adhesiveness, phthalic acid esters such as dioctyl phthalate and benzylbutyl phthalate, adipic acid, phosphoric acid ester, glycols and the like may be included as plasticizers.

なお、各ペーストは、上記各成分をボールミルや3本ロールミルなどで混合・混練し、スラリー化することにより作製することができる。   Each paste can be produced by mixing and kneading each of the above components with a ball mill, a three-roll mill or the like to form a slurry.

積層体ユニット(グリーンシート、電極パターン、余白パターン)の形成
上記の各ペーストを用いて、グリーンシート、電極パターンおよび余白パターンから構成される積層体ユニットを形成する。まず、上記で準備した誘電体ペーストを用いて、図2(A)に示すように、支持体としてのキャリアシート80上に、好ましくは0.5〜2.0μm程度の厚みで、グリーンシート20を形成する。
Formation of Laminate Unit (Green Sheet, Electrode Pattern, Blank Pattern) Using each paste described above, a laminate unit composed of a green sheet, an electrode pattern, and a blank pattern is formed. First, using the dielectric paste prepared above, as shown in FIG. 2 (A), a green sheet 20 having a thickness of preferably about 0.5 to 2.0 μm is formed on a carrier sheet 80 as a support. Form.

キャリアシート80としては、たとえばPETフィルムなどが用いられ、剥離性を制御するために、シリコーンなどがコーティング処理してあるものが好ましい。キャリアシート80のコーティング処理を変化させることで、余白パターン形成後の余白パターン直下のグリーンシート20とキャリアシート80との密着性(キャリアシート80の剥離性)が変化し、グリーンシート20に生じるシートアタックの程度を制御することができる。その結果として、表面粗さSz1およびSz2を制御することができる。また、キャリアシート自体の表面粗さを制御することで、Sz2を制御してもよい。   As the carrier sheet 80, for example, a PET film or the like is used, and it is preferable that silicone or the like is coated to control the peelability. By changing the coating process of the carrier sheet 80, the adhesion between the green sheet 20 immediately after the blank pattern formation and the carrier sheet 80 changes (peelability of the carrier sheet 80), and the sheet generated in the green sheet 20 changes. The degree of attack can be controlled. As a result, the surface roughness Sz1 and Sz2 can be controlled. Further, Sz2 may be controlled by controlling the surface roughness of the carrier sheet itself.

次に、図2(B)に示すように、キャリアシート80上に形成されたグリーンシート20の表面に、電極パターン30を形成する。   Next, as shown in FIG. 2B, an electrode pattern 30 is formed on the surface of the green sheet 20 formed on the carrier sheet 80.

電極パターン30の形成方法は、電極層を均一に形成できる方法であれば特に限定されないが、本実施形態では、電極ペーストを用いたスクリーン印刷法あるいはグラビア印刷法などを用いることが好ましい。   The method for forming the electrode pattern 30 is not particularly limited as long as the electrode layer can be uniformly formed. In this embodiment, it is preferable to use a screen printing method or a gravure printing method using an electrode paste.

本実施形態では、上記の電極ペーストを用いて、スクリーン印刷法によりグリーンシートの表面に電極パターンを形成した後、これを乾燥する。   In the present embodiment, an electrode pattern is formed on the surface of the green sheet by the screen printing method using the above electrode paste, and then dried.

次に、電極パターン30が形成されたグリーンシート20の表面に、図2(B)に示す電極パターン30が形成されていないグリーンシート20の隙間部分(余白部分50)に、図2(C)に示すように、余白パターン40を形成する。すなわち、グリーンシート20の表面において電極パターン30と相補関係にある余白パターン40を形成し、その後乾燥する。   Next, on the surface of the green sheet 20 on which the electrode pattern 30 is formed, the gap portion (the blank portion 50) of the green sheet 20 on which the electrode pattern 30 shown in FIG. As shown in FIG. 3, a blank pattern 40 is formed. That is, a blank pattern 40 complementary to the electrode pattern 30 is formed on the surface of the green sheet 20, and then dried.

余白パターン40の形成方法は、電極パターン30の形成方法と同様にすればよく、本実施形態では余白ペーストを用いて、スクリーン印刷法により電極パターン30が形成されたグリーンシート20の表面に余白パターン40を形成する。このとき、余白パターン40の表面を第1面40aとし、その表面粗さをSz1とする。   The method for forming the blank pattern 40 may be the same as the method for forming the electrode pattern 30. In this embodiment, a blank pattern is used on the surface of the green sheet 20 on which the electrode pattern 30 is formed by screen printing using a blank paste. 40 is formed. At this time, the surface of the blank pattern 40 is the first surface 40a, and the surface roughness is Sz1.

本実施形態では、Sz1は好ましくは1.80μm超2.85μm未満である。   In the present embodiment, Sz1 is preferably more than 1.80 μm and less than 2.85 μm.

また、本実施形態では、図2(C)に示すように、グリーンシート20がキャリアシート80と接触している面(キャリアシート側面)であって、余白パターン40の直下に位置する面を第2面20aとし、その表面粗さをSz2とする。   Further, in the present embodiment, as shown in FIG. 2C, the surface (the side surface of the carrier sheet) where the green sheet 20 is in contact with the carrier sheet 80 and the surface located immediately below the blank pattern 40 is the first. Two surfaces 20a are used, and the surface roughness is Sz2.

第1面40aは、後述する積層工程において、別の積層体ユニットを構成するグリーンシートにおけるキャリアシート側面(第2面20a)と接触して積層されることとなる。また、第2面20aは、後述する積層工程において、グリーンシート20からキャリアシート80から剥離された後、別の積層体ユニットを構成する余白パターンの表面と接触して積層されることとなる。   The first surface 40a is laminated in contact with a carrier sheet side surface (second surface 20a) in a green sheet constituting another laminated body unit in a laminating process described later. Further, the second surface 20a is peeled off from the carrier sheet 80 from the green sheet 20 and then laminated in contact with the surface of the blank pattern constituting another laminated body unit in the laminating step described later.

なお、上記では、グリーンシートの表面に電極パターンを形成してから、余白パターンを形成しているが、形成する順序が逆であってもよい。すなわち、グリーンシートの表面に余白パターンを形成してから、電極パターンを形成してもよい。   In the above description, the blank pattern is formed after the electrode pattern is formed on the surface of the green sheet. However, the order of formation may be reversed. That is, the electrode pattern may be formed after the blank pattern is formed on the surface of the green sheet.

以上より、図2(C)に示すように、グリーンシート20、電極パターン30および余白パターン40から構成される積層体ユニットU1aが形成される。このような積層体ユニットを複数形成する。また、積層体ユニットの形成とは別に、グリーンシート20上にさらにグリーンシート20を形成し、グリーンシート20が複数枚積層された外層用グリーンシートを準備しておく。なお、外層用グリーンシートは、内層用グリーンシート20と同一のものでなくてもよい。   As described above, as shown in FIG. 2C, the multilayer unit U1a composed of the green sheet 20, the electrode pattern 30, and the blank pattern 40 is formed. A plurality of such laminate units are formed. Further, separately from the formation of the laminate unit, the green sheet 20 is further formed on the green sheet 20 to prepare an outer layer green sheet in which a plurality of green sheets 20 are laminated. The outer layer green sheet may not be the same as the inner layer green sheet 20.

グリーン積層体の形成
その後、図3(A)に示すように、積層体ユニットU1a(内層用グリーンシート)をキャリアシート80から剥離し、内部電極パターン30が形成されていないグリーンシート20を複数枚積層したもの(外層用グリーンシート)の上に、積層する。そして、図3(C)に示すように、この作業を繰り返して、積層体ユニットU1a〜U1dを積層していく。最後に複数枚積層した外層用グリーンシートを積層して、積層方向の両側から外層用グリーンシートで内層用グリーンシートを挟み込んだ構成を有するグリーン積層体を作製する。
Formation of Green Laminate After that, as shown in FIG. 3A, the laminate unit U1a (green sheet for inner layer) is peeled from the carrier sheet 80, and a plurality of green sheets 20 on which the internal electrode pattern 30 is not formed are separated. Laminate on the laminate (green sheet for outer layer). And as shown in FIG.3 (C), this operation | work is repeated and the laminated body units U1a-U1d are laminated | stacked. Finally, a plurality of laminated green sheets for outer layers are laminated to produce a green laminated body having a configuration in which the green sheets for inner layers are sandwiched between the green sheets for outer layers from both sides in the lamination direction.

この積層工程では、図3(B)に示すように、積層体ユニットU1aを構成する余白パターンの第1面40aは、別の積層体ユニットU1bを構成するグリーンシートの第2面20aと接触することになる。この関係は、積層される積層体ユニットと、直前に積層された積層体ユニットとに当てはまる。   In this stacking step, as shown in FIG. 3B, the first surface 40a of the blank pattern that forms the stacked unit U1a is in contact with the second surface 20a of the green sheet that forms another stacked unit U1b. It will be. This relationship applies to the laminated body unit to be laminated and the laminated body unit laminated immediately before.

本実施形態では、第1面40aの表面粗さSz1と、第2面20aの表面粗さSz2と、の差を示すΔSzが0.60〜1.60μmの範囲に制御されている。   In the present embodiment, ΔSz indicating the difference between the surface roughness Sz1 of the first surface 40a and the surface roughness Sz2 of the second surface 20a is controlled in the range of 0.60 to 1.60 μm.

第1面40aおよび第2面20aがある程度の表面粗さを有しており、ΔSzが上記の範囲内に制御されていることで、第1面40aの凹凸部と第2面20aの凹凸部とが互いに噛み合い、アンカー効果が発揮される。したがって、積層体ユニットU1aと積層体ユニットU1bとの接着性が向上し、積層ズレ等が抑制される。しかも、第1面40aの凹凸部と第2面20aの凹凸部とは、隙間が全くない状態で噛み合っているわけではなく、第1面40aと第2面20aとの界面には微細な隙間が生じている。この隙間を通じて、脱バインダ工程等において有機成分(バインダ樹脂等)のガスが抜けやすくなり、脱バインダ工程に起因するクラックの発生を抑制することができる。   Since the first surface 40a and the second surface 20a have a certain degree of surface roughness and ΔSz is controlled within the above range, the uneven portion of the first surface 40a and the uneven portion of the second surface 20a. Mesh with each other, and the anchor effect is exhibited. Therefore, the adhesiveness between the multilayer unit U1a and the multilayer unit U1b is improved, and the stacking deviation and the like are suppressed. In addition, the concavo-convex portion of the first surface 40a and the concavo-convex portion of the second surface 20a are not meshed without any gap, and a fine gap is formed at the interface between the first surface 40a and the second surface 20a. Has occurred. Through this gap, the gas of the organic component (binder resin or the like) is easily released in the binder removal step or the like, and the generation of cracks due to the binder removal step can be suppressed.

ΔSzが小さすぎると、有機成分のガスが抜けにくくなり、脱バインダ時のクラックを抑制できない傾向にある。逆に、ΔSzが大きすぎると、グリーンシートや余白パターンにおいて、薄い部分と厚い部分との差が大きくなるため(厚みムラが生じるため)、焼成工程時に、後述する電極パターン外縁相当部において、誘電体層の薄い部分を介して内部電極層間の短絡が生じやすくなり、ショート不良を改善できない傾向にある。   If ΔSz is too small, it is difficult for the organic component gas to escape and cracks during binder removal tend not to be suppressed. On the contrary, if ΔSz is too large, the difference between the thin portion and the thick portion in the green sheet or the blank pattern becomes large (because thickness unevenness occurs). Short circuiting between the internal electrode layers is likely to occur through the thin part of the body layer, and there is a tendency that the short circuit failure cannot be improved.

また、図2(C)においては、グリーンシート上において、電極パターンと余白パターンとは、隙間無く形成されているが、図4に示すように、電極パターンと余白パターンとの間に隙間が設けられていることがより好ましい。   In FIG. 2C, the electrode pattern and the blank pattern are formed without a gap on the green sheet. However, as shown in FIG. 4, a gap is provided between the electrode pattern and the blank pattern. More preferably.

電極パターンと余白パターンとが隙間無く形成されている場合、余白パターンの粗い表面が電極パターン外縁相当部にも影響を与えてしまい、電極パターンの外縁相当部の凹凸が大きくなってしまう。このような電極パターンの凹凸が生じると、積層工程において、グリーンシートに食い込み、焼成後の内部電極層間の短絡を招き、ショート不良の原因となってしまうことがあるからである。   When the electrode pattern and the blank pattern are formed without a gap, the rough surface of the blank pattern also affects the portion corresponding to the outer edge of the electrode pattern, and the unevenness of the portion corresponding to the outer edge of the electrode pattern becomes large. This is because when such irregularities of the electrode pattern occur, the lamination process may bite into the green sheet and cause a short circuit between the internal electrode layers after firing, which may cause a short circuit failure.

なお、上記の表面粗さSz(Sz1およびSz2)は、10点平均粗さを示しており、測定領域内で平均面から最も高い山頂から高い順に5番目までの山の高さの平均と、最も深い谷底から深い順に5番目までの谷の深さの平均の和で算出される量である。   In addition, said surface roughness Sz (Sz1 and Sz2) has shown 10-point average roughness, and the average of the height of the mountain to the 5th in order from the highest peak to the highest in the measurement area, This is an amount calculated as the average sum of the depths of the fifth valley from the deepest valley bottom to the deepest.

表面粗さを測定する方法としては、測定箇所に接触させて測定する接触方式と、測定箇所に接触させずに測定する非接触方式とがある。Szは接触方式の測定であっても算出することができるが、接触方式では、触針先端の球の直径よりも凹凸の間隔が小さい場合には、凹凸を触針の変位として検出できず、表面の凹凸が正確に反映されない。   As a method for measuring the surface roughness, there are a contact method in which measurement is performed by contacting a measurement location, and a non-contact method in which measurement is performed without contact with the measurement location. Sz can be calculated even in contact-type measurement. However, in the contact method, when the unevenness interval is smaller than the diameter of the sphere at the tip of the stylus, the unevenness cannot be detected as the displacement of the stylus. Surface irregularities are not accurately reflected.

これに対し、本実施形態では、Szは非接触方式の測定により算出される。非接触式の測定方法としては特に制限されないが、干渉光を利用して表面性状を測定する方式が好ましい。このような方式であれば、凹凸の間隔が小さい場合であっても測定可能であり、実際の表面状態がより反映された表面粗さを得ることができる。   On the other hand, in this embodiment, Sz is calculated by non-contact measurement. A non-contact measurement method is not particularly limited, but a method of measuring surface properties using interference light is preferable. With such a method, measurement is possible even when the interval between the concaves and convexes is small, and a surface roughness that more reflects the actual surface state can be obtained.

また、表面粗さの測定を、線分に対してではなく、面に対して行うことで、上記の第1面および第2面の表面性状がより正確に反映された表面粗さを得ることができる。   In addition, by measuring the surface roughness not on the line segment but on the surface, a surface roughness reflecting the surface properties of the first surface and the second surface more accurately can be obtained. Can do.

グリーンチップの作製、焼成など
得られたグリーン積層体を所定のサイズに切断して、グリーンチップを作製し、脱バインダ工程および焼成工程を行う。
The obtained green laminated body such as green chip fabrication and firing is cut into a predetermined size to produce a green chip, and a binder removal process and a firing process are performed.

脱バインダ処理は、通常の条件で行えばよいが、内部電極層の導電性材料としてNiやNi合金等の卑金属を用いる場合、下記の条件で行えばよい。   The binder removal treatment may be performed under normal conditions, but when a base metal such as Ni or Ni alloy is used as the conductive material of the internal electrode layer, it may be performed under the following conditions.

保持温度は200〜600℃、保持時間は0.5〜20時間とすることが好ましい。また、雰囲気用ガスは加湿したNとHとの混合ガスとすることが好ましい。昇温速度は5〜300℃/時間とすることが好ましい。 The holding temperature is preferably 200 to 600 ° C., and the holding time is preferably 0.5 to 20 hours. The atmosphere gas is preferably a humidified mixed gas of N 2 and H 2 . The heating rate is preferably 5 to 300 ° C./hour.

焼成は、下記の条件で行えばよい。昇温速度は50〜2000℃/時間とすることが好ましい。また、保持温度は1100〜1300℃とし、保持時間は0.5〜8時間とすることが好ましい。冷却速度は昇温速度と同様にするのが好ましい。また、雰囲気用ガスは加湿したNとHとの混合ガス等とすることが好ましい。このとき、焼成時の空気雰囲気中の酸素分圧は、10−2Pa以下、特に10−2〜10−8 Paにて行うことが好ましい。 Firing may be performed under the following conditions. The heating rate is preferably 50 to 2000 ° C./hour. The holding temperature is preferably 1100 to 1300 ° C., and the holding time is preferably 0.5 to 8 hours. The cooling rate is preferably the same as the heating rate. The atmosphere gas is preferably a humidified mixed gas of N 2 and H 2 or the like. At this time, the oxygen partial pressure in the air atmosphere during firing is preferably 10 −2 Pa or less, particularly 10 −2 to 10 −8 Pa.

このような焼成を行った後の熱処理(アニール処理)は、保持温度または最高温度を、好ましくは800℃以上として行うことが好ましい。熱処理時の保持温度または最高温度が、前記範囲未満では誘電体材料の酸化が不十分なために絶縁抵抗寿命が短くなる傾向にあり、前記範囲をこえると内部電極のNiが酸化し、容量が低下するだけでなく、誘電体材料と反応してしまい、寿命も短くなる傾向にある。熱処理の際の酸素分圧は、焼成時の還元雰囲気よりも高い酸素分圧であり、好ましくは10−3Pa〜1Paである。前記範囲未満では、誘電体層10の再酸化が困難であり、前記範囲をこえると内部電極層12が酸化する傾向にある。 The heat treatment (annealing treatment) after such firing is preferably performed at a holding temperature or a maximum temperature of preferably 800 ° C. or higher. If the holding temperature or maximum temperature during heat treatment is less than the above range, the dielectric material is insufficiently oxidized and the insulation resistance life tends to be shortened. In addition to lowering, it tends to react with the dielectric material and shorten its lifetime. The oxygen partial pressure during the heat treatment is an oxygen partial pressure higher than that of the reducing atmosphere during firing, and is preferably 10 −3 Pa to 1 Pa. Below the range, it is difficult to re-oxidize the dielectric layer 10, and when the range is exceeded, the internal electrode layer 12 tends to oxidize.

その他の熱処理条件としては、保持時間を0〜6時間、雰囲気用ガスは加湿したNガス等とすることが好ましい。 As other heat treatment conditions, the holding time is preferably 0 to 6 hours, and the atmosphere gas is preferably a humidified N 2 gas or the like.

なお、脱バインダ処理、焼成および熱処理は、それぞれを連続して行っても、独立に行ってもよい。   Note that the binder removal treatment, firing, and heat treatment may be performed continuously or independently.

このようにして得られた焼結体(素子本体4)には、例えばバレル研磨、サンドブラスト等にて端面研磨を施し、端子電極用ペーストを焼きつけて端子電極6,8が形成される。端子電極用ペーストの焼成条件は、例えば、加湿したNとHとの混合ガス中で600〜800℃にて10分間〜1時間程度とすることが好ましい。そして、必要に応じ、端子電極6,8上にめっき等を行うことによりパッド層を形成する。 The sintered body (element body 4) thus obtained is subjected to end face polishing by, for example, barrel polishing, sand blasting, etc., and terminal electrode paste is baked to form terminal electrodes 6 and 8. The firing conditions for the terminal electrode paste are preferably, for example, about 10 minutes to 1 hour at 600 to 800 ° C. in a humidified mixed gas of N 2 and H 2 . Then, if necessary, a pad layer is formed on the terminal electrodes 6 and 8 by plating or the like.

このようにして本発明に係る方法により製造された積層セラミックコンデンサは、ハンダ付等によりプリント基板上などに実装され、各種電子機器等に使用される。   Thus, the multilayer ceramic capacitor manufactured by the method according to the present invention is mounted on a printed circuit board or the like by soldering or the like, and used for various electronic devices.

以上、本発明の実施形態について説明してきたが、本発明は、上述した実施形態に何ら限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々に改変することができる。   As mentioned above, although embodiment of this invention was described, this invention is not limited to the embodiment mentioned above at all, and can be variously modified within the range which does not deviate from the summary of this invention.

たとえば、上述した実施形態では、印刷法により、グリーンシートの表面に電極パターンを直接形成しているが、転写法を用いて、グリーンシートの表面に電極パターンを形成してもよい。   For example, in the above-described embodiment, the electrode pattern is directly formed on the surface of the green sheet by a printing method. However, the electrode pattern may be formed on the surface of the green sheet by using a transfer method.

また、上述した実施形態では、本実施形態に係る方法により製造される電子部品として積層セラミックコンデンサを例示したが、本実施形態に係る方法により製造される電子部品としては、積層セラミックコンデンサに限定されず、積層チップインダクタ、積層チップバリスタなどにも適用できることは勿論である。   In the embodiment described above, the multilayer ceramic capacitor is exemplified as the electronic component manufactured by the method according to the present embodiment. However, the electronic component manufactured by the method according to the present embodiment is limited to the multilayer ceramic capacitor. Needless to say, the present invention can also be applied to multilayer chip inductors, multilayer chip varistors, and the like.

以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。   Hereinafter, although this invention is demonstrated based on a more detailed Example, this invention is not limited to these Examples.

実施例1
誘電体ペーストの作製
まず、グリーンシートを形成するための誘電体ペーストを作製した。セラミック粉末としてのBaTiO系粉末を100重量部、バインダ樹脂としてのブチラール系樹脂を6.5重量部、アルコール系溶剤を100重量部、可塑剤としてのフタル酸ジオクチルを3.5重量部、をボールミルでスラリー化して誘電体ペーストを得た。
Example 1
Production of Dielectric Paste First, a dielectric paste for forming a green sheet was produced. 100 parts by weight of BaTiO 3 powder as ceramic powder, 6.5 parts by weight of butyral resin as binder resin, 100 parts by weight of alcohol solvent, 3.5 parts by weight of dioctyl phthalate as plasticizer, Dielectric paste was obtained by slurrying with a ball mill.

余白ペーストの作製
次いで、余白パターンを形成するための余白ペーストを作製した。BaTiO系粉末を100重量部、バインダ樹脂を6.5重量部、溶剤を155重量部、可塑剤としてのフタル酸ジオクチルを3.5重量部、をボールミルでスラリー化して余白ペーストを得た。
Preparation of blank paste Next, a blank paste for forming a blank pattern was prepared. A blank paste was obtained by slurrying 100 parts by weight of BaTiO 3 -based powder, 6.5 parts by weight of binder resin, 155 parts by weight of solvent, and 3.5 parts by weight of dioctyl phthalate as a plasticizer with a ball mill.

なお、表1の試料番号1〜13および17〜24では、バインダ樹脂としては段落番号0040に記載されたバインダ樹脂から適宜選択し、溶剤としては段落番号0042に記載された溶剤から適宜選択し、これらの比率や乾燥条件を変化させた。   In Sample Nos. 1 to 13 and 17 to 24 in Table 1, the binder resin is appropriately selected from the binder resins described in paragraph 0040, and the solvent is appropriately selected from the solvents described in paragraph 0042. These ratios and drying conditions were changed.

電極ペーストの作製
さらに、電極パターンを形成するための電極ペーストを作製した。平均粒径が0.2μmのNi粒子100重量部と、エチルセルロース5重量部と、ターピネオール70重量部とを用いて、スラリー化して電極ペーストとした。
Preparation of electrode paste Further, an electrode paste for forming an electrode pattern was prepared. Using 100 parts by weight of Ni particles having an average particle size of 0.2 μm, 5 parts by weight of ethyl cellulose, and 70 parts by weight of terpineol, a slurry was obtained to obtain an electrode paste.

積層セラミックコンデンサ試料の作製
次いで、上記で作製した誘電体ペースト、余白ペーストおよび電極ペーストを用い、以下のようにして、積層セラミックコンデンサを製造した。
Preparation of Multilayer Ceramic Capacitor Sample Next, using the dielectric paste, blank paste and electrode paste prepared above, a multilayer ceramic capacitor was manufactured as follows.

まず、キャリアシートとしてのPETフィルム上に、誘電体ペーストを用いて、乾燥後の厚みが1.5μmとなるようにグリーンシートを形成した。   First, a green sheet was formed on a PET film as a carrier sheet using a dielectric paste so that the thickness after drying was 1.5 μm.

なお、表1の試料番号14〜16では、PETフィルムのシリコーン処理状態を変更して、グリーンシートに生じるシートアタックを制御することで、表面粗さSz1およびSz2を変化させた。   In Sample Nos. 14 to 16 in Table 1, the surface roughness Sz1 and Sz2 were changed by changing the silicone treatment state of the PET film and controlling the sheet attack generated in the green sheet.

次に、得られたグリーンシートの上に、電極ペーストを用いて、スクリーン印刷法により、内部電極パターンを形成した。その後、グリーンシート上の内部電極パターンが形成されていない余白パターン部分に、余白ペーストを用いて、スクリーン印刷法により、余白パターンを形成した。なお、内部電極パターンと余白パターンとの間には隙間部分を設けた。これを乾燥することにより、図2(C)に示すような積層体ユニットを得た。得られた積層体ユニットに対して、表面粗さSzの測定を行った。   Next, an internal electrode pattern was formed on the obtained green sheet by screen printing using an electrode paste. Thereafter, a blank pattern was formed by screen printing using a blank paste on a blank pattern portion on the green sheet where the internal electrode pattern was not formed. A gap was provided between the internal electrode pattern and the blank pattern. This was dried to obtain a laminate unit as shown in FIG. The surface roughness Sz was measured for the obtained laminate unit.

表面粗さSzの評価
積層体ユニットからPETフィルムを剥離し、余白パターンの表面(第1面)および余白パターンの直下に位置するグリーンシートのPETフィルム側面(第2面)について、非接触方式の測定装置を用いて、表面粗さSz1およびSz2を測定した。結果を表1に示す。
Evaluation of surface roughness Sz The PET film was peeled from the laminate unit, and the surface of the blank pattern (first surface) and the side of the PET film side surface (second surface) of the green sheet located directly under the blank pattern were non-contact type. The surface roughness Sz1 and Sz2 were measured using a measuring device. The results are shown in Table 1.

続いて、図3に示す方法で、積層体ユニット(内層用グリーンシート)を外層用グリーンシートの上に次々と積層し、グリーン積層体を形成した。このグリーン積層体を、所定サイズに切断し、グリーンチップを得た。   Subsequently, the laminate unit (inner layer green sheet) was sequentially laminated on the outer layer green sheet by the method shown in FIG. 3 to form a green laminate. This green laminate was cut into a predetermined size to obtain a green chip.

次に、脱バインダ処理、焼成及びアニールを下記の条件にて行い、焼結体を得た。   Next, binder removal processing, firing and annealing were performed under the following conditions to obtain a sintered body.

脱バインダは、昇温速度:100℃/時間、保持温度:400℃、保持時間:1時間、処理雰囲気:空気中、の条件で行った。   The binder removal was performed under the conditions of a temperature rising rate: 100 ° C./hour, a holding temperature: 400 ° C., a holding time: 1 hour, and a processing atmosphere: in air.

焼成は、昇温速度:300℃/時間、保持温度:1250℃、保持時間:2時間、降温速度:300℃/時間、処理雰囲気:還元雰囲気(酸素分圧:10−6PaにNとHとの混合ガスを水蒸気に通して調整した)、の条件で行った。 Firing is performed at a heating rate of 300 ° C./hour, a holding temperature of 1250 ° C., a holding time of 2 hours, a cooling rate of 300 ° C./hour, a processing atmosphere: a reducing atmosphere (oxygen partial pressure: 10 −6 Pa with N 2 The mixed gas with H 2 was adjusted by passing water vapor).

アニールは、昇温速度:200℃/時間、保持温度:1000℃、保持時間:1時間、冷却速度:200℃/時間、雰囲気ガス:Nガス、で行った。雰囲気ガスの加湿には、ウェッターを用い、水温0〜75℃にて行った。 Annealing was performed at a temperature rising rate: 200 ° C./hour, a holding temperature: 1000 ° C., a holding time: 1 hour, a cooling rate: 200 ° C./hour, and an atmospheric gas: N 2 gas. The humidification of the atmospheric gas was performed using a wetter at a water temperature of 0 to 75 ° C.

次に、得られた焼結体の端面をサンドブラストにて研磨した後、In−Ga合金を塗布して、試験用電極を形成し、積層セラミックコンデンサ試料を得た。   Next, after polishing the end face of the obtained sintered body by sand blasting, an In—Ga alloy was applied to form a test electrode, and a multilayer ceramic capacitor sample was obtained.

コンデンサ試料のサイズは、縦1.6mm×横0.8mm×高さ0.8mmであり、一対の内部電極層間に挟まれる誘電体層の厚みは約1.0μm、内部電極層の厚みは0.9μmであった。また積層数は400であった。   The size of the capacitor sample is 1.6 mm long × 0.8 mm wide × 0.8 mm high. The thickness of the dielectric layer sandwiched between the pair of internal electrode layers is about 1.0 μm, and the thickness of the internal electrode layer is 0. .9 μm. The number of stacked layers was 400.

得られたコンデンサ試料について、クラックの発生率およびショート不良を評価した。   About the obtained capacitor | condenser sample, the incidence rate of a crack and a short circuit defect were evaluated.

クラック発生率
得られた積層セラミックコンデンサのサンプルについて、クラックの発生率を評価した。まず、10000個のコンデンサ試料の外観を、実体顕微鏡により、それぞれ観察してクラックの有無を確認し、クラック発生率(ppm)を算出した。クラックの発生率は0ppmを良好とした。結果を表1に示す。
Crack generation rate The crack generation rate of the obtained multilayer ceramic capacitor samples was evaluated. First, the external appearance of 10,000 capacitor samples was observed with a stereomicroscope to confirm the presence or absence of cracks, and the crack generation rate (ppm) was calculated. A good crack generation rate was 0 ppm. The results are shown in Table 1.

ショート不良
ショート不良率は、積層セラミックコンデンサの試料100個に対して測定した。測定においては、各サンプルの抵抗値を測定し、抵抗値が5000Ω以下となったサンプルを、ショート不良を起こしたサンプルとした。全測定サンプルに対する、ショート不良を起こしたサンプルの比率を、ショート不良率とした。ショート不良率は0%を良好とした。結果を表1に示す。
The short defect rate was measured for 100 samples of the multilayer ceramic capacitor. In the measurement, the resistance value of each sample was measured, and a sample having a resistance value of 5000Ω or less was determined as a sample causing a short circuit defect. The ratio of the sample that caused the short defect to the total measurement sample was defined as the short defect rate. The short-circuit defect rate was 0%. The results are shown in Table 1.

表1より、余白パターンの第1面の表面粗さSz1と、グリーンシートの第2面の表面粗さSz2との差ΔSzが本発明の範囲内である場合には(試料番号2〜6、11、14、17、20〜22)、第1面と第2面との界面から有機成分のガスが抜けやすく、内部電極層間の短絡も生じないため、クラック発生率およびショート不良が抑制されていることが確認できた。   From Table 1, when the difference ΔSz between the surface roughness Sz1 of the first surface of the blank pattern and the surface roughness Sz2 of the second surface of the green sheet is within the scope of the present invention (sample numbers 2 to 6, 11, 14, 17, 20 to 22), the organic component gas easily escapes from the interface between the first surface and the second surface, and no short circuit occurs between the internal electrode layers. It was confirmed that

これに対し、ΔSzが本発明の範囲外である場合には(試料番号1、7〜10、12、13、15、16、18、19、23、24)、クラックの発生、ショート不良のいずれかあるいはその両方が生じてしまい、特性が悪化していることが確認できた。   On the other hand, when ΔSz is outside the scope of the present invention (sample numbers 1, 7 to 10, 12, 13, 15, 16, 18, 19, 23, 24), any of cracks and short-circuit defects As a result, it was confirmed that the characteristics deteriorated.

実施例2
内部電極層の厚みが0.9μm、誘電体層の厚みが1.0μm、積層数が220、コンデンサ試料のサイズが縦1.0mm×横0.5mm×高さ0.5mmとなるようにし、内部電極パターンと余白パターンとの間に隙間部分を設けず、チタン酸バリウムの粒子径を変化させた以外は、実施例1と同様にして、積層体ユニットを作製し、これを用いて積層セラミックコンデンサを作製した。表面粗さSz、クラック発生率およびショート不良の評価については、実施例1と同様に行った。結果を表2に示す。
Example 2
The thickness of the internal electrode layer is 0.9 μm, the thickness of the dielectric layer is 1.0 μm, the number of stacked layers is 220, and the size of the capacitor sample is 1.0 mm in length × 0.5 mm in width × 0.5 mm in height, A laminated unit was produced in the same manner as in Example 1 except that no gap portion was provided between the internal electrode pattern and the blank pattern and the particle diameter of barium titanate was changed, and this was used to produce a laminated ceramic. A capacitor was produced. Evaluation of the surface roughness Sz, crack occurrence rate, and short-circuit failure was performed in the same manner as in Example 1. The results are shown in Table 2.

なお、試料番号32および33については、余白ペーストの溶剤として貧溶媒であるトリデカンをさらに添加し、溶剤における比率を変化させた。   For sample numbers 32 and 33, tridecane, which is a poor solvent, was further added as a solvent for the blank paste, and the ratio in the solvent was changed.

表2より、溶剤に貧溶媒をさらに添加することで、ΔSzを制御でき、ΔSzが本発明の範囲内である場合には(試料番号32)、クラック発生率およびショート不良が抑制されていることが確認できた。   From Table 2, ΔSz can be controlled by further adding a poor solvent to the solvent, and when ΔSz is within the scope of the present invention (Sample No. 32), the crack generation rate and short-circuit failure are suppressed. Was confirmed.

2… 積層セラミックコンデンサ
4… コンデンサ素子本体
6,8… 端子電極
10… 誘電体層
12… 内部電極層
20… グリーンシート
30… 内部電極パターン
40… 余白パターン
50… 余白部分
80… キャリアシート
U1a〜U1d… 積層体ユニット
2 ... Multilayer ceramic capacitor 4 ... Capacitor element body 6, 8 ... Terminal electrode 10 ... Dielectric layer 12 ... Internal electrode layer 20 ... Green sheet 30 ... Internal electrode pattern 40 ... Blank pattern 50 ... Blank portion 80 ... Carrier sheet U1a-U1d ... Laminate unit

Claims (2)

グリーンシートと、前記グリーンシート上に形成された電極パターンと、前記グリーンシート上における前記電極パターンの隙間部分に形成された余白パターンと、から構成される積層体ユニットを複数形成するユニット形成工程と、
前記積層体ユニットを積層する積層工程と、を有し、
前記積層工程において、第1の積層体ユニットを構成する余白パターンの表面であって、第2の積層体ユニットを構成するグリーンシートの表面と接触する面を第1面とし、前記第2の積層体ユニットを構成するグリーンシートの表面であって、前記第1の積層体ユニットを構成する余白パターンの表面と接触する面を第2面とした場合に、前記第1面の表面粗さSz1と、前記第2面の表面粗さSz2と、の差を示すΔSzが0.60〜1.42μmであって、
前記表面粗さSz1およびSz2は、測定面に対し、非接触方式を用いて測定され
前記電極パターンと前記余白パターンとの間に、隙間部分を設けることを特徴とする積層型電子部品の製造方法。
A unit forming step of forming a plurality of laminate units composed of a green sheet, an electrode pattern formed on the green sheet, and a blank pattern formed in a gap portion of the electrode pattern on the green sheet; ,
Laminating step of laminating the laminate unit,
In the laminating step, the surface of the blank pattern constituting the first laminate unit, the surface coming into contact with the surface of the green sheet constituting the second laminate unit, is defined as the first surface, and the second laminate When the surface of the green sheet constituting the body unit and contacting the surface of the blank pattern constituting the first laminate unit is the second surface, the surface roughness Sz1 of the first surface , And ΔSz indicating the difference between the surface roughness Sz2 of the second surface is 0.60 to 1.42 μm,
The surface roughness Sz1 and Sz2 are measured using a non-contact method with respect to the measurement surface ,
Between said electrode pattern the blank pattern, the manufacturing method of the multilayer electronic component according to claim Rukoto a gap portion.
前記グリーンシートの厚みが0.5〜2.0μmである請求項1に記載の積層型電子部品の製造方法。  The method for manufacturing a multilayer electronic component according to claim 1, wherein the green sheet has a thickness of 0.5 to 2.0 μm.
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