JP5070656B2 - A semiconductor memory device - Google Patents

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康郎 松崎
孝章 鈴木
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富士通セミコンダクター株式会社
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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、一般に半導体記憶装置に関し、詳しくは複数のポートを備えた半導体記憶装置に関する。 The present invention generally relates to semiconductor memory devices, and particularly relates to a semiconductor memory device having a plurality of ports.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
複数のポートを備えた半導体記憶装置であるマルチポートメモリには、いくつかの種類がある。 The multiport memory is a semiconductor memory device having a plurality of ports, there are several types. 以下において、マルチポートメモリと言った場合、複数のポートを持ちそれぞれのポートから共通のメモリアレイに対し独立にアクセスできるメモリを指すこととする。 In the following, when said multiport memory, and to refer to memory that can be accessed independently to a common memory array from each port having a plurality of ports. そのようなメモリでは、例えば、AポートとBポートを備え、Aポートに接続したCPUとBポートに接続したCPUから共通のメモリアレイに独立に読み書きできる。 In such memory, for example, an A port and a B port, can read and write to the independent CPU connected to a CPU and B port connected to the A port to the common memory array.
【0003】 [0003]
マルチポートメモリは、アービタと呼ばれる裁定回路を備える。 Multiport memory comprises a ruling circuit called an arbiter. このアービタが、複数のポートから受信したアクセス要求の優先順位を決定し、メモリアレイの制御回路が、この優先順位に従ってアクセスを順次実行する。 The arbiter determines priority of access requests received from the plurality of ports, the control circuit of the memory array, sequentially executes access according to this priority. 例えば各ポートへの入力が早いアクセスから順番に、優先的に実行される。 For example in order from the input fast access to each port is executed preferentially.
【0004】 [0004]
このような場合、メモリアレイは複数のポートからランダムにアクセスされるので、1回のアクセスに対して読み出し又は書き込み動作を実施したら直ちにリセットして、次のアクセスに備える必要がある。 In this case, the memory array because they are randomly accessed by a plurality of ports, immediately reset After performing a read or write operation on one access, it is necessary to prepare for the next access. 即ち、あるポートからのアクセスに対して、例えばDRAMで一般的なコラムアクセス動作のようにワード線を選択状態に保持して順次コラムアドレスを移動して読み出していくといった動作をすると、別のポートからのアクセスがその間待たされ続けることになる。 That is, when the access from a port, for example, an operation such as gradually read by moving sequentially column address holding the word line to a selected state as a common column access operation in DRAM, another port access from is to continue to wait between them. 従って、1回の読み出し或いは書き込み動作後には直ちにリセットをする必要がある。 Therefore, it is necessary to immediately reset after one read or write operation.
【0005】 [0005]
従来、マルチポートメモリのメモリアレイとしては、一般的にSRAMが用いられてきた。 Conventionally, as a memory array of the multiport memory, typically SRAM has been used. SRAMはランダムアクセスが高速であり、また非破壊の読み出しが可能だからである。 SRAM is a random access high-speed, and also because it can be non-destructive readout.
【0006】 [0006]
例えば2ポートのマルチポートメモリでは、1つのSRAMメモリセルに対して、ワード線とビット線対が2セットずつ設けられる。 For example, in the multi-port memory of a two-port, for one SRAM memory cell, the word lines and bit line pairs are provided two sets. 一方のポートは、一方のワード線とビット線対のセットを用いて読み書き動作を実行し、他方のポートは、他方のワード線とビット線対のセットを用いて読み書き動作を実行する。 One port performs a read or write operation using one set of word lines and bit line pairs, and the other port to perform read and write operations using a set of other word lines and bit line pairs. これによって、2つのポートから独立に読み書きができることになる。 This makes it possible to from the two ports can read and write separately. 但し、同じセルに両ポートから同時に書き込み指示があった時は、同時に実施することは不可能となるので、片方のポートを優先して実施し、他方のポートにはBUSY信号を発生する。 However, when a write instruction simultaneously from both ports to the same cell, since it is impossible to implement at the same time, carried out preferentially one port, the other port to generate the BUSY signal. これをBUSY状態という。 This is called a BUSY state.
【0007】 [0007]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
システムが高性能化するにつれて扱うデータ量も増大し、マルチポートメモリにも大容量が必要とされてきている。 The amount of data handled as system performance also increases, have been required a large capacity in the multi-port memory. しかし上記のようなSRAM型マルチポートメモリには、メモリセルの面積が大きいという問題がある。 However, SRAM type multi-port memory as described above, the area of ​​the memory cell has a problem that large.
【0008】 [0008]
これを解決するために、DRAMアレイをマルチポートメモリに採用することが考えられる。 To solve this problem, it is conceivable to adopt a DRAM array in a multi-port memory. マルチポートSRAMに対して大幅な高集積度を達成するためには、一般のDRAMセルの場合と同様に、マルチポートメモリに使用するDRAMの1つのメモリセルは、1本のワード線と1本のビット線にだけ接続されることが必要である。 To achieve a significant high density for a multi-port SRAM, as in the case of a general DRAM cell, one memory cell of the DRAM to be used for multi-port memory, one word line and one it needs to be connected to the bit line only. このようにDRAMセルを用いてメモリブロックを構成した場合、あるブロックのメモリセルに対してあるポートから読み出し又は書き込み動作を実行すると、その動作中は、そのブロックに対して他のポートからアクセスすることが出来ない。 If you configure the memory block thus using DRAM cells, when performing a read or write operation from port in the memory cell in a certain block, during the operation, access from another port for the block it can not be. これは、DRAMセルは破壊読み出しであるためである。 This is because the DRAM cell is a destructive read. 即ち一旦情報を読み出すと、この情報を増幅してセルに書き戻し更にワード線・ビット線をプリチャージした後でなくては、同一ブロック内の他のワード線を選択することが出来ない。 That once read information, is not after precharging further wordline-bit line written back to the cell amplifies this information, it is impossible to select another word line in the same block.
【0009】 [0009]
この理由のために、あるポートからアクセス中のメモリブロックに他のポートからアクセスがあると、BUSY状態になってしまう。 For this reason, when there is access from another port from one port to the memory block is being accessed, become BUSY state. SRAM型のマルチポートメモリでは、同一のメモリセルに複数のポートから同時に書き込み要求があったときだけBUSY状態が発生するが、DRAM型のマルチポートメモリでは、同一のメモリブロックに複数のポートから同時に何らかのアクセス要求があった場合にBUSY状態が発生する。 The SRAM-type multi-port memory, only BUSY state occurs when there is a write request simultaneously from a plurality of ports to the same memory cell, the DRAM-type multi-port memory, at the same time from a plurality of ports to the same memory block BUSY state occurs when there is some access request. 従って、DRAM型のBUSY発生確率は、SRAM型のBUSY発生確率に比べるとかなり大きい。 Therefore, BUSY occurrence probability of DRAM type is much larger compared to the BUSY occurrence probability of SRAM type. BUSY状態になると、所望の動作が実行出来ない、或いは待ち時間が発生するので処理が遅くなるといった問題点がある。 Becomes a BUSY state, the desired operation can not be performed, or latency there is a problem that processing becomes slow because occur.
【0010】 [0010]
またSRAM型のマルチポートメモリと異なり、DRAM型のマルチポートメモリでは情報の保持のために定期的にリフレッシュすることが必要となるので、リフレッシュのタイミング等についても対策が必要になる。 Also unlike SRAM-type multi-port memory, since periodically it is necessary to refresh for information retention in DRAM type multi-port memory, it is necessary to measure also such as a timing of the refresh.
【0011】 [0011]
以上を鑑みて、本発明は、DRAM特有の問題点を解決したDRAM型のマルチポートメモリを提供することを目的とする。 In view of the above, the present invention aims at providing a multi-port memory of the DRAM type that solves the DRAM inherent problems.
【0012】 [0012]
【課題を解決するための手段】 In order to solve the problems]
本発明により半導体記憶装置は、各々がコマンドを受信する複数N個の外部ポートと、該外部ポートの1つに入力される複数のコマンド間の最小間隔の間に少なくともN回のアクセス動作を逐次的に実行する内部回路と、該複数N個の外部ポートからそれぞれ入力される複数のコマンドを該内部回路に実行させるコマンド実行順番を決定する裁定回路と、該複数N個の外部ポートからそれぞれ入力される複数のコマンドのうちで同一アドレスにアクセスするコマンドが複数個存在するか否かを判定するアドレス比較回路と、マスタ動作モード或いはスレーブ動作モードを指定するモードレジスタを含み、該複数N個の外部ポートの各々は、 同一アドレスにアクセスするコマンドが複数個存在する場合には所定の信号を装置外部に出力する信号 The semiconductor memory device according to the invention, a plurality of N external ports, each of which receives a command, at least N times the access operation during a minimum spacing between a plurality of commands input into one of the external ports sequentially to an internal circuit executes a decision circuit for determining the command execution order to execute a plurality of commands are input from the plurality of N external ports to the internal circuit, an input from each of said plurality of N external ports and determining the address comparing circuit whether a command to access the same address exist a plurality of the plurality of commands includes a mode register that specifies the master operation mode or the slave mode of operation, said plurality of the N each external ports, the signal for outputting a predetermined signal to the device outside when the command for accessing the same address exists a plurality 力回路と、該所定の信号を装置外部から受信する信号入力回路と、シリアルに受信したデータをパラレルデータとして該内部回路に供給する回路と、該内部回路からパラレルに供給されたデータをシリアルデータとして外部に出力する回路を含み、前記内部回路はダイナミック型メモリセルで構成されたセル配列を含み、該モードレジスタがマスタ動作モードを指定する場合には該信号出力回路を活性化し、該モードレジスタがスレーブ動作モードを指定する場合には該信号入力回路を活性化することを特徴とする。 And power circuit, a signal input circuit for receiving the predetermined signal from the outside of the apparatus, and a circuit for supplying the internal circuit data received in serial as parallel data, serial data data supplied in parallel from the internal circuit It includes a circuit for output as said internal circuit includes a cell array comprised of dynamic memory cells, activating the signal output circuit when the mode register specifies a master operation mode, the mode register There characterized by activating the signal input circuit to specify a slave mode of operation.
【0013】 [0013]
また複数N個の外部ポートからそれぞれ入力される複数のコマンドを内部回路に実行させるコマンド実行順番を決定する裁定回路を更に含むことを特徴とする。 Further, characterized in that it comprises a decision circuit for determining the command execution order to execute a plurality of commands to the internal circuit to be inputted from a plurality of N external ports further.
【0014】 [0014]
上記発明では、複数N個のポートからコマンドが入力された場合に、N個のポートに対応するN個のコマンドを、あるポートに着目した場合の最小のコマンドサイクルの間に順次実行する。 In the above invention, when a command from the plurality of N ports is input, the N number of commands corresponding to the N ports, sequentially performed during the minimum command cycle in the case of focusing on a certain port. これにより、外部からは任意のポートについて、最小のコマンドサイクルの間に、そのポートのコマンド入力に対するアクセス動作を実行するように見える。 Thus, for any port from the outside, between the minimum command cycle, it appears to perform an access operation to the command input of that port. この場合、BUSY状態となる可能性があるのは、同一のアドレスに複数のポートから同時にアクセス要求があったときだけである。 In this case, there can be a BUSY state is only when a access requests simultaneously from a plurality of ports to the same address. 従って、SRAM型のマルチポートメモリのBUSY発生確率と、同等の低いBUSY発生確率を実現することが出来る。 Therefore, a BUSY occurrence probability of the multi-port memory of the SRAM type, it is possible to achieve the same low BUSY occurrence probability.
【0015】 [0015]
また更に本発明の半導体記憶装置において、内部回路は、ダイナミック型メモリセルで構成されたセル配列と、メモリセルをリフレッシュするタイミングを規定するリフレッシュ回路を含み、第1のモードでは複数N個の外部ポートの少なくとも1つへ入力されるリフレッシュコマンドに応じてメモリセルをリフレッシュし、第2のモードではリフレッシュ回路が指定するタイミングでメモリセルをリフレッシュすることを特徴とする。 In addition the semiconductor memory device of the present invention, the internal circuit includes a cell array comprised of dynamic memory cells includes a refresh circuit which defines a timing of refreshing the memory cell, in the first mode a plurality of N external and refreshing the memory cells in response to a refresh command input port to at least one, in the second mode, characterized in that refreshing the memory cell at the timing at which the refresh circuit is specified.
【0016】 [0016]
上記発明では、外部ポートから指定してリフレッシュ動作を実行する動作モードと、内蔵リフレッシュ回路の指示によりリフレッシュ動作を実行する動作モードを用意しておくことで、例えば所定の外部ポートをリフレッシュ管理用のポートとして定期的にリフレッシュコマンドを入力するように動作させたり、このリフレッシュ管理用のポートが非活性状態の場合に内蔵リフレッシュ回路によってリフレッシュ動作を実行すること等が可能になり、システム構成に応じて柔軟にリフレッシュ管理を行うことが出来る。 In the above invention, the operation mode for performing a refresh operation in externally specified port, by preparing the operation mode for performing a refresh operation according to an instruction of the internal refresh circuit, for example for refresh management to a predetermined external port or operated to enter a regular refresh command as a port, a port for refresh management becomes possible such as to execute a refresh operation by internal refresh circuit when the inactive state, depending on the system configuration it is possible to perform flexible refresh management.
【0017】 [0017]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。 It will be described below in detail with reference to the embodiment accompanying drawings of the present invention.
【0018】 [0018]
まず本発明の動作原理について説明する。 First it will be described the operation principle of the present invention.
【0019】 [0019]
図1は、本発明の動作原理を説明するための図である。 Figure 1 is a diagram for explaining the operation principle of the present invention. 図1には、2ポートの場合の原理図を示すが、2つ以上のNポートの場合であっても同様の動作が可能である。 Although FIG. 1 shows the principle in the case of a two-port, in the case of two or more N ports are possible also similar operation.
【0020】 [0020]
内部(DRAMコア)が2サイクル回る時間を、外部コマンドサイクルの1サイクルと設定する。 Internal (DRAM core) two cycles around time is set as one cycle of an external command cycle. すなわち外部のコマンドサイクルに対し内部動作サイクルは倍速で回る。 That is the internal operation cycle in response to an external command cycle will turn at double speed. AポートとBポートの両方から入ってきたコマンドを、コマンド受け付けの早いものから順番に、内部メモリにおいて倍速で処理し、出力データをそれぞれのポートに渡す。 A command coming from both the A and B ports, in order from those early in the command reception, and treated with double speed in the internal memory, and passes the output data to the respective ports. 即ち、1回の内部動作サイクルで、ワード線の選択、データの増幅、コラム選択、Read又はWrite動作、及びプリチャージの一連の動作を実行し、当該メモリブロックに対するアクセス動作を完結させる。 That is, a single internal operation cycle, the selection of the word line, amplification of data, column selection, Read or Write operation, and performs a series of operations of the precharge, thereby completing an access operation with respect to the memory block.
【0021】 [0021]
例えば、図1のAポートに対する外部コマンドサイクルのタイミングC1では、Aポートから読み出しコマンドが入力される。 For example, the external command cycles of the timing C1 for the A port of FIG. 1, a read command from the A port is input. また、Bポートに対する外部コマンドサイクルのタイミングC1'では、Bポートから読み出しコマンドが入力される。 Further, the timing C1 'of an external command cycle for the B port, a read command from the B port input. Aポートからの読み出しコマンドの方が僅かにタイミングが早いために、Bポートからの読み出しコマンドよりも先に内部で実行される。 For slightly timing towards the read command from the A port is earlier, it runs inside before the read command from the B port. ここで外部コマンドサイクルは4クロックサイクルである。 Here external command cycle is four clock cycles. 各読み出しコマンドは、図1に示されるように、内部動作サイクルである2クロックサイクルで実行され完了する。 Each read command, as shown in FIG. 1, is completed is executed in two clock cycles is internal operation cycle. 従って、Aポートからの読み出しアクセスとBポートからの読み出しアクセスとが同一のブロックに対するものであっても、各アクセスを2クロックサイクルで実行完了することによって、外部コマンドサイクルである4クロックサイクルで入力されたAポート及びBポートからの読み出し命令に対して、BUSY状態を発生することなく読み出し動作を実行することが出来る。 Therefore, even if the read access from the read access and the B port from the A port be for the same block, by completing execution of each access in two clock cycles, input 4 clock cycles which is an external command cycle by the read command from the a port and B port, it is possible to execute the read operation without generating BUSY state.
【0022】 [0022]
このようにして、仮に同一のメモリブロックに複数のポートから同時期にアクセスがある場合であっても、内部メモリでは倍速に連続して処理することが可能であるために、BUSY状態とはならない。 In this way, even if a there is access at the same time from a plurality of ports in the same memory block, because it is possible to process continuously in speed in an internal memory, not a BUSY state .
【0023】 [0023]
また図1に示されるように、リフレッシュコマンドを外部から与えた場合(例えばAポートから与えた場合)、他のポート(この例ではBポート)のアクセスに影響を与えないで形で、内部においてリフレッシュ動作を実行することができる。 As also shown in FIG. 1, (when given, for example, from A port) when fed a refresh command from outside, the other ports (in this example B port) in the form without affecting access, inside it is possible to perform a refresh operation. この場合、例えば、複数のポートのうちの1つのポート(図1の例ではAポート)をリフレッシュ管理をするポートとして設定して、リフレッシュ命令は常にこのポートから入力するようにして良い。 In this case, for example, (in the example of FIG. 1 A port) one port of the plurality of ports set as a port for refresh management, and a refresh command is always may be input from the port.
【0024】 [0024]
またデータ出力は、複数のコラムアドレスからデータをパラレルに読み出して出力時にシリアルに変化してデータ出力するバーストタイプとすることにより、データ転送速度を向上させ、連続したReadコマンドに対しデータを連続して出力することが可能となる。 The data output by the burst type changes to the serial data output during the output data is read in parallel from a plurality of column addresses, thereby improving the data transfer rate, data continuously for successive Read command be output Te becomes possible.
【0025】 [0025]
図2は、複数のポートのうちの一方のポートだけを動作させた場合のリフレッシュ動作を示す図である。 Figure 2 is a diagram illustrating a refresh operation when operated only one port of the plurality of ports.
【0026】 [0026]
図2に示すように、例えばAポート及びBポートの2つのポートを備えている場合に、必ずしも両方のポートを動作させる必要はない。 As shown in FIG. 2, for example, when has two ports A port and B port, it is not always necessary to operate both ports. リフレッシュタイマを内蔵させることで、内部でリフレッシュコマンドを内部で発生させることが出来る。 Be to built-in refresh timer, it is possible to generate a refresh command internally inside. 例えば、図2に示されるように、片方のポート(例えばBポート)が停止している場合にリフレッシュコマンドを内部で発生させ、Aポートのアクセスに影響を与えずに内部でリフレッシュを実施することが可能である。 For example, as shown in FIG. 2, to generate a refresh command internally when one port (e.g., port B) is stopped, to carry out the refreshing internally without affecting the access of the A port it is possible.
【0027】 [0027]
例えば、AポートをコントローラAが制御し、BポートをコントローラBが制御し、コントローラBがリフレッシュの管理を実施している場合を考える。 For example, to control the A port controller A is to control the B port controller B, controller B is assumed that has implemented management refresh. このような場合、上記のような内部リフレッシュの機能があれば、Bポートを完全に止めてAポートだけを使用することができるので、システムの動作に対応した電力削減が可能になる。 In such a case, if the function of internal refresh as described above, it is possible to use only the A port completely stop the B port allows power reduction corresponding to the operation of the system.
【0028】 [0028]
図3は、2ポート、3ポート、及びNポートの場合の本発明の原理を説明するための図である。 Figure 3 is a two-port, which is a diagram for explaining the principle of the present invention in the case of 3 port, and N ports.
【0029】 [0029]
前述のように、本発明は3ポート以上のマルチポートメモリにも適用が可能である。 As described above, the present invention is also applicable to multi-port memory of three or more ports. 図3(a)は、図1及び図2で示したような2ポートの場合の1つのポートに対する動作を示す。 3 (a) shows an operation for a port in the case of a two-port as shown in FIGS. また(b)には、3ポートの場合の1つのポートに対する動作を示し、(c)には、Nポートメモリの場合を示す。 Additional (b) shows the operation for a port in the case of 3 port, the (c), shows the case of N-port memory. 図3(c)に示されるように、Nポートメモリの場合には、外部コマンドサイクルに対して内部動作サイクルの長さを1/Nにすればよい。 As shown in FIG. 3 (c), when the N-port memory may be the length of the internal operation cycle in 1 / N to an external command cycle.
【0030】 [0030]
以下に、本発明の実施例による半導体記憶装置を説明する。 The following describes a semiconductor memory device according to an embodiment of the present invention.
【0031】 [0031]
図4は、本発明によるマルチポートメモリの第1の実施例を示す構成図である。 Figure 4 is a block diagram showing a first embodiment of a multi-port memory according to the present invention. この例では、AポートとBポートの2つのポートを持つ構成となっている。 In this example, it has a configuration with two ports A and B ports.
【0032】 [0032]
図4のマルチポートメモリ10は、Aポート11、Bポート12、セルフリフレッシュ回路13、DRAMコア14、アービタ15、リフレッシュコマンドレジスタ16、コマンドレジスタA17、コマンドレジスタB18、リフレッシュアドレスレジスタ19、アドレスレジスタA20、アドレスレジスタB21、WriteデータレジスタA22、WriteデータレジスタB23、転送ゲートA24、及び転送ゲートB25を含む。 Multi-port memory 10 of FIG. 4, A port 11, B-port 12, the self-refresh circuit 13, DRAM core 14, an arbiter 15, a refresh command register 16, command register A17, the command register B18, the refresh address register 19, address register A20 includes an address register B21, Write data registers A22, Write data register B23, the transfer gate A24, and the transfer gate B25.
【0033】 [0033]
Aポート11は、モードレジスタ31、CLKバッファ32、データ入出力回路33、アドレスバッファ34、及びコマンドデコーダ35を含む。 A port 11 includes a mode register 31, CLK buffer 32, the data input-output circuit 33, an address buffer 34, and the command decoder 35. またBポート12は、モードレジスタ41、CLKバッファ42、データ入出力回路43、アドレスバッファ44、及びコマンドデコーダ45を含む。 The B port 12 includes a mode register 41, CLK buffer 42, the data input-output circuit 43, an address buffer 44 and command decoder 45,. Aポート11及びBポート12では、それぞれのクロックCLKA及びCLKBに同期して、独立して外部バスとのアクセスが確立される。 In the A port 11 and the B port 12, in synchronization with the respective clocks CLKA and CLKB, access to the external bus is established independently. モードレジスタ31及び41には、それぞれのポートに対して、データレイテンシやバースト長等のモードを設定できるようになっている。 The mode register 31 and 41, for each port, it is possible to set the mode of the data latency and a burst length, and the like. この実施例では、Aポート11及びBポート12の両方のポートにモードレジスタを配置し、それぞれのポートでモード設定可能な構成としてある。 In this embodiment, the mode register is arranged to ports on both the A port 11 and the B port 12, there as a mode setting configurable for each port. しかし例えば、片方のポートにだけモードレジスタを配置して、両方のポート分の設定を片方のポートで実施するようにしてもよい。 However for example, by placing the only mode register in one of the ports, setting both ports fraction may be carried out in one of the ports.
【0034】 [0034]
セルフリフレッシュ回路13は、リフレッシュタイマ46と、リフレッシュコマンド発生器47を含む。 Self-refresh circuit 13 includes a refresh timer 46, a refresh command generator 47. セルフリフレッシュ回路13は、内部でリフレッシュコマンドを発生する回路であり、信号CKEA1及びCKEB1をAポート11及びBポート12から受け取る。 Self-refresh circuit 13 is a circuit for generating a refresh command internally receives signals CKEA1 and CKEB1 from the A port 11 and the B port 12. 信号CKEA1及びCKEB1は、外部からの信号CKEAとCKEBを、それぞれCLKバッファ32及び42でバッファした信号である。 Signal CKEA1 and CKEB1 the signal CKEA and CKEB from the outside, a signal buffer CLK buffer 32 and 42, respectively. 外部からの信号CKEAとCKEBは、それぞれのポートのクロックバッファを停止させ当該ポートを非活性にするために用いられる。 Signal CKEA and CKEB from outside is used to the port deactivated to stop the clock buffers of respective ports. Aポート11及びBポート12のうちで片方のポートが非活性になったら、セルフリフレッシュ回路13が動作する。 One port among the A port 11 and the B port 12 When in a non-active, self-refresh circuit 13 is operated. モードレジスタ31及び41にどちらのポートがリフレッシュ管理を担当するかを設定しておけば、リフレッシュ管理担当ポートが非活性になった時に、セルフリフレッシュ回路13を動作させるようにしてもよい。 If either port mode register 31 and 41 by setting whether to charge the refresh management, when the refresh management charge port becomes inactive, may be to operate the self-refresh circuit 13.
【0035】 [0035]
またDRAMコア14は、メモリアレイ51、デコーダ52、制御回路53、WriteAmp54、及びセンスバッファ55を含む。 The DRAM core 14 includes a memory array 51, a decoder 52, a control circuit 53, WriteAmp54, and sense buffer 55. メモリアレイ51は、DRAMメモリセル、セルゲートトランジスタ、ワード線、ビット線、センスアンプ、コラム線、コラムゲート等からなり、読み出し動作・書き込み動作の対象となるデータを記憶する。 Memory array 51, DRAM memory cells, cell gate transistors, word lines, bit lines, sense amplifiers, column lines, consists column gates, etc., for storing data to be read operation and write operation. デコーダ52は、アクセスするアドレスをデコードする。 The decoder 52 decodes the address to be accessed. 制御回路53は、DRAMコア14の動作を制御する。 The control circuit 53 controls the operation of the DRAM core 14. WriteAmp54は、メモリアレイ51に書き込むデータを増幅する。 WriteAmp54 amplifies data to be written into the memory array 51. センスバッファ55は、メモリアレイ51から読み出すデータを増幅する。 The sense buffer 55 amplifies the data read from the memory array 51.
【0036】 [0036]
Aポート11への入力は、アドレスレジスタA20、リフレッシュコマンドレジスタ16、コマンドレジスタA17、及びWriteデータレジスタA22に転送される。 The input to the A port 11, the address register A20, the refresh command register 16 is transferred to the command register A17, and Write data register A22. またBポート12への入力は、アドレスレジスタB21、リフレッシュコマンドレジスタ16、コマンドレジスタB18、及びWriteデータレジスタB23に供給される。 The inputs to the B port 12, address register B21, the refresh command register 16, is supplied to the command register B18, and Write data register B23. アービタ(裁定回路)15は、Aポート11及びBポート12の間でどちらのコマンドを優先して処理するかを決定するために、コマンドの入力された順番を判定する。 The arbiter (arbitration circuit) 15, to determine whether to preferentially processed either command between the A port 11 and the B port 12, and determines the input order of commands. その判定結果に従った順番で、アービタ15は、各レジスタからDRAMコア14にコマンド、アドレス、及びデータ(書き込み動作の場合)を転送する。 In order according to the determination result, arbiter 15, command the DRAM core 14 from the respective registers, and transfers the address and data (in the case of write operation). 転送されたデータに基づいて、DRAMコア14が動作する。 Based on the transferred data, DRAM core 14 operates. 読み出しコマンドの場合には、DRAMコア14から読み出されたデータは、対応するコマンドが入力されたポートに転送され、パラレル・シリアル変換され、そのポートのクロックに同期して出力される。 In the case of the read command, the data read from the DRAM core 14 is transferred to a port corresponding command is input, the parallel-to-serial conversion are outputted in synchronism with the port clock.
【0037】 [0037]
図5は、アービタ15へのコマンド入力に関連する回路の構成図である。 Figure 5 is a block diagram of circuitry associated with the command input to the arbiter 15.
【0038】 [0038]
コマンドデコーダ35は、入力バッファ61、コマンドデコーダ62、及び(n−1)クロックディレイ回路63を含む。 The command decoder 35 includes an input buffer 61, command decoder 62, and (n-1) clock delay circuit 63. またコマンドデコーダ45は、入力バッファ71、コマンドデコーダ72、及び(n−1)クロックディレイ回路73を含む。 The command decoder 45 includes an input buffer 71, a command decoder 72, and (n-1) clock delay circuit 73. コマンドレジスタA17は、Readコマンドレジスタ17−1及びWriteコマンドレジスタ17−2を含む。 Command register A17 includes a Read command register 17-1 and a Write command register 17-2. またコマンドレジスタB18は、Readコマンドレジスタ18−1及びWriteコマンドレジスタ18−2を含む。 The command register B18 includes a Read command register 18-1 and a Write command register 18-2.
【0039】 [0039]
入力バッファ61或いは71に入力されたコマンドは、Readコマンドの場合は、コマンドデコーダ62或いは72を介して、そのままのタイミングでReadコマンドレジスタ17−1或いは18−1に転送される。 Command input to the input buffer 61 or 71, in the case of a Read command, through the command decoder 62 or 72 is transferred to the Read command register 17-1 or 18-1 as it timing. Writeコマンドの場合は、(n−1)クロックディレイ回路63或いは73で(n−1)クロック遅延され、書き込まれる一連のバーストデータのn個目の最終データが入力されたタイミングで、Writeコマンドレジスタ17−2或いは18−2に転送される。 For Write command, (n-1) clock delay circuit 63 or at 73 (n-1) are clock delay, a series of timing n-th of the last data of burst data is input to be written, the Write command register It is transferred to 17-2 or 18-2.
【0040】 [0040]
またリフレッシュコマンドに関しては、Aポート11、Bポート12、及びリフレッシュコマンド発生器47からのリフレッシュコマンドが、リフレッシュコマンドレジスタ16に転送される。 Also with respect to the refresh command, a refresh command from the A port 11, B-port 12 and the refresh command generator 47, is transferred to the refresh command register 16. リフレッシュコマンドの発生頻度が低いので、リフレッシュコマンドレジスタを複数個用意する必要は無い。 Since the frequency of occurrence of the refresh command is low, there is no need to multiple prepare the refresh command register. またリフレッシュコマンド発生器47に入力されるセルフリフレッシュ設定情報は、モードレジスタ31及び41から供給される情報であり、どちらのポートがリフレッシュ管理をしているかを示す情報である。 The self-refresh setting information that is input to the refresh command generator 47 is information supplied from the mode register 31 and 41, which port is information indicating whether to refresh management.
【0041】 [0041]
アービタ15は、各コマンドレシスタにコマンドが転送された順番を検出し、DRAM制御回路53にそのコマンドを順番に1個づつ転送する。 Arbiter 15 detects an order in which commands for each command Residencial Star is transferred to one by one sequentially transferred the command to the DRAM control circuit 53.
【0042】 [0042]
DRAM制御回路53はコマンドを受信したら(またはコマンド実行が終了に近づいたら)、RESET1信号を発生し、アービタ15に次ぎのコマンドを用意させる。 DRAM control circuit 53 (When or command execution nearing completion) When receiving the command, generates a RESET1 signal, thereby providing a next command to the arbiter 15. 本実施例では、RESET1信号が切断されると、DRAM制御回路53は次のコマンドを受信する。 In this embodiment, when the RESET1 signal is disconnected, DRAM control circuit 53 receives the next command.
【0043】 [0043]
アービタ15はRESET1信号を受け取ると、リセット信号ResetRA、ResetWA、ResetRB、ResetWB、及びResetREFのいずれかを、コマンドレジスタA17、コマンドレジスタB18、及びリフレッシュコマンドレジスタ16のうちの対応するコマンドレジスタに供給する。 Arbiter 15 receives the RESET1 signal, a reset signal ResetRA, ResetWA, ResetRB, ResetWB, and any ResetREF, supplies the corresponding command registers of the command register A17, the command register B18, and the refresh command register 16. これによって、DRAMコア14への転送が終了したコマンドが格納されているコマンドレジスタをリセットし、このコマンドレジスタに次ぎのコマンドを用意する。 This resets the command register to command transfer to the DRAM core 14 is completed is stored, prepared the following command to the command register.
【0044】 [0044]
図6は、アービタ15の構成を示す回路図である。 Figure 6 is a circuit diagram showing a configuration of the arbiter 15.
【0045】 [0045]
図6(a)に示されるように、アービタ15は、比較器80−1乃至80−10、AND回路81−1乃至81−5、AND回路82−1乃至82−5、AND回路83−1乃至83−5、ディレイ回路84−1乃至84−5、インバータ85乃至87、NAND回路88、及びインバータ89及び90を含む。 As shown in FIG. 6 (a), the arbiter 15, comparators 80-1 to 80-10, the AND circuits 81-1 to 81-5, the AND circuits 82-1 through 82-5, the AND circuit 83-1 to include 83-5, delay circuits 84-1 through 84-5, inverters 85 through 87, NAND circuit 88, and inverters 89 and 90. 比較器80−1乃至80−10の各々は同一の回路構成を有しており、図6(b)に示されるように、NAND回路91及び92と、インバータ93及び94を含む。 Each of the comparators 80-1 to 80-10 have the same circuit configuration, as shown in FIG. 6 (b), includes a NAND circuit 91 and 92, inverters 93 and 94.
【0046】 [0046]
コマンドレジスタA17からの読み出しコマンド信号RA2と書き込みコマンド信号WA2と、コマンドレジスタB18からの読み出しコマンド信号RB2と書き込みコマンド信号WB2と、更にリフレッシュコマンドレジスタ16からのリフレッシュコマンドREF2が、アービタ15に供給される。 The read command signal RA2 and a write command signal WA2 from the command register A17, the read command signal RB2 and a write command signal WB2 from the command register B18, a refresh command REF2 from the further refresh command register 16, is supplied to the arbiter 15 . これら5個のコマンド信号から2つを選択する10通りの組合せ全てに対して、10個の比較器80−1乃至80−10が、コマンド到着タイミングの前後関係を判定する。 For all combinations of the 10 types of selecting two of these five command signals, the 10 comparators 80-1 through 80-10 determines context command arrival timing.
【0047】 [0047]
各比較器は2個のコマンドのタイミングを比較して、先にHIGHが入力された側の出力をHIGHとする。 Each comparator compares the timings of two commands, and HIGH output on the side HIGH ahead is input. 例えば、比較器80−1乃至80−4は、Aポート11に対する読み出しコマンド信号RA2と、他の4個のコマンドとの前後関係を判定する。 For example, comparators 80-1 through 80-4 determines that the read command signal RA2 for the A port 11, the context of the other four commands. 読み出しコマンド信号RA2が、他の4個のコマンドのいずれよりも早い場合には、AND回路81−1の出力である読み出しコマンド信号RA31がHIGHになる。 Read command signal RA2 is, if earlier than any of the other four commands, read command signal RA31 is the output of the AND circuit 81-1 becomes to HIGH. RESET1信号がLOWの場合には、この読み出しコマンド信号RA31が、読み出しコマンド信号RA3として、アービタ15からDRAMコア14に出力される。 If RESET1 signal is LOW, this read command signal RA31 is, as a read command signal RA3, is output from the arbiter 15 to the DRAM core 14.
【0048】 [0048]
コマンドをDRAMコア14が受信すると、RESET1信号がDRAMコアで発生されHIGHとなる。 When a command DRAM core 14 receives, RESET1 signal is HIGH is generated in the DRAM core. このRESET1信号は、インバータ85乃至87、NAND回路88、及びインバータ89によってパルス信号に変換され、AND回路83−1乃至83−5に供給される。 This RESET1 signal is converted into a pulse signal by the inverter 85 to 87, NAND circuit 88, and an inverter 89, is supplied to the AND circuit 83-1 through 83-5. 例えば、読み出しコマンド信号RA31がHIGHの場合には、ディレイ回路84−1を介して、受信済のコマンドが格納されたコマンドレジスタをリセットする信号(ResetRA)を発生する。 For example, the read command signal RA31 is when HIGH, via a delay circuit 84-1, generates a signal for resetting the command register the command of Received is stored (ResetRA).
【0049】 [0049]
図7は、アービタ15の動作を示すタイミングチャートである。 Figure 7 is a timing chart showing the operation of the arbiter 15.
【0050】 [0050]
図7に示される信号名は、図6の各部に示される。 Signal names shown in FIG. 7, are shown in each section of FIG. 図7は、読み出しコマンドが、Aポート11とBポート12に供給された場合のアービタ15の動作を示す。 7, the read command indicates the operation of the arbiter 15 when it is supplied to the A port 11 and the B port 12. 図7に示されるように、まずAポート11に対応する読み出し命令であるRA2が優先的に選択されてRA31が生成され、コア回路が読み出し動作READ−Aを実行する。 As shown in FIG. 7, a read instruction is a RA2 corresponding to the A port 11 is generated RA31 is preferentially selected, the core circuit performs a read operation READ-A. これにより生成されたリセット信号RESET1に応じて、読み出しコマンド信号RA2がリセットされる。 This in response to the reset signal RESET1 generated by a read command signal RA2 is reset. これに応じて、Bポート12に対応する読み出し命令であるRB2が選択されRB31が生成される。 In response, the read command is a RB2 is selected RB31 corresponding to the B port 12 is generated. リセット信号RESET1がLOWになると、読み出し命令RB3がコア回路に供給され、読み出し動作READ−Bを実行する。 When the reset signal RESET1 becomes to LOW, the read command RB3 is supplied to the core circuit performs a read operation READ-B.
【0051】 [0051]
図8は、DRAMコア14へのアドレス入力に関連する回路の構成図である。 Figure 8 is a block diagram of circuits related to the address input to the DRAM core 14.
【0052】 [0052]
Aポート11のアドレスバッファ34は、入力バッファ34−1、転送ゲート34−2、及びOR回路34−3を含む。 Address buffer 34 of the A port 11 includes an input buffer 34-1, a transfer gate 34-2, and an OR circuit 34-3. 図5に示されるコマンドデコーダ62の出力である読み出しコマンド信号RA1に対して、立ち上がりエッジをパルス化したパルス信号が、OR回路34−3の一方の入力にRA1Pとして供給される。 The read command signal RA1 is the output of the command decoder 62 shown in FIG. 5, the pulse signal obtained by pulsing the rising edge is supplied as RA1P to one input of the OR circuit 34-3. また図5に示されるコマンドデコーダ62のもう一方の出力である書き込みコマンド信号WA1に対して、立ち上がりエッジをパルス化したパルス信号が、OR回路34−3のもう一方の入力にWA1Pとして供給される。 Also with respect to the write command signal WA1 is the other output of the command decoder 62 shown in FIG. 5, the pulse signal obtained by pulsing the rising edge is supplied as WA1P to the other input of the OR circuit 34-3 . 以降同様に、信号名の最後にPが付いている信号は、対応する信号名の信号に対して、その立ち上がりエッジをパルス化する等して作成した信号を表す。 Hereinafter, similarly, the last signal marked with P of the signal name, for the signal of the corresponding signal name represents the like are created signal to pulse the rising edge.
【0053】 [0053]
Bポート12のアドレスバッファ44は、入力バッファ44−1、転送ゲート44−2、及びOR回路44−3を含む。 Address buffer 44 of the B port 12 includes an input buffer 44-1, a transfer gate 44-2, and an OR circuit 44-3.
【0054】 [0054]
アドレスレジスタA20は、アドレスラッチ101、転送ゲート102、アドレスラッチ103、転送ゲート104、転送ゲート105、アドレスラッチ106、及び転送ゲート107を含む。 Address register A20 includes an address latch 101, a transfer gate 102, address latch 103, a transfer gate 104, transfer gate 105, address latch 106, and the transfer gate 107. またアドレスレジスタB21は、アドレスラッチ111、転送ゲート112、アドレスラッチ113、転送ゲート114、転送ゲート115、アドレスラッチ116、及び転送ゲート117を含む。 The address register B21 includes an address latch 111, a transfer gate 112, address latch 113, a transfer gate 114, transfer gate 115, address latch 116, and the transfer gate 117.
【0055】 [0055]
リフレッシュアドレスレジスタ19は、リフレッシュアドレスカウンタ/レジスタ19−1、インバータ19−2、及び転送ゲート19−3を含む。 Refresh address register 19, a refresh address counter / register 19-1, an inverter 19-2, and a transfer gate 19-3. リフレッシュアドレスはリフレッシュアドレスカウンタ/レジスタ19−1で発生され保持される。 The refresh address is generated by the refresh address counter / register 19-1 is maintained.
【0056】 [0056]
上記回路構成によって、ReadコマンドまたはWriteコマンドが外部から入力されると、それと同時に入力されたアドレスが、アドレスラッチ101或いは111に転送される。 By the circuit configuration, when a Read command or Write command is input from the outside, at the same address that is input at the same time, is transferred to the address latch 101 or 111. コマンドがReadコマンドの場合には、そのままのタイミングでアドレスラッチ106或いは116に転送される。 If the command is a Read command is transferred to the address latch 106 or 116 without changing timing. コマンドがWriteコマンドの場合には、一連の書き込みデータの最終データの取り込みタイミングで、アドレスラッチ103或いは113に転送される。 If the command is a Write command, in acquisition timing of the last data of a series of write data is transferred to the address latch 103 or 113.
【0057】 [0057]
図8の回路構成に示されるように、アービタ15がDRAMコア14に転送するコマンド信号であるRA3、WA3、RB3、WB3、及びREF3に対応したパルス信号RA3P、WA3P、RB3P、WB3P、及びREF3Pに応答して、アドレス信号がアドレスラッチからDRAMコア14に転送される。 As shown in the circuit configuration of FIG. 8, the arbiter 15 is a command signal to transfer to the DRAM core 14 RA3, WA3, RB3, WB3, and the pulse signal RA3P corresponding to REF3, WA3P, RB3P, WB3P, and REF3P in response, the address signal is transferred from the address latch to the DRAM core 14.
【0058】 [0058]
図9は、データ出力に関連する回路の構成図である。 Figure 9 is a block diagram of circuits related to the data output.
【0059】 [0059]
データ入出力回路33のデータ出力に関連する部分は、データラッチ121、転送ゲート122、データラッチ123、パラレル・シリアル変換器124、出力バッファ125、及び転送信号発生回路126を含む。 Portion related to data output of the data output circuit 33 includes a data latch 121, transfer gate 122, a data latch 123, a parallel-to-serial converter 124, an output buffer 125 and the transfer signal generating circuit 126,. またデータ入出力回路43のデータ出力に関連する部分は、データラッチ131、転送ゲート132、データラッチ133、パラレル・シリアル変換器134、出力バッファ135、及び転送信号発生回路136を含む。 The portion related to the data output of the data output circuit 43 includes a data latch 131, transfer gate 132, a data latch 133, a parallel-to-serial converter 134, an output buffer 135 and the transfer signal generating circuit 136,.
【0060】 [0060]
メモリアレイ51から読み出されたデータは、センスバッファ55で増幅され、転送ゲートA24或いは転送ゲートB25を介して、データ入出力回路33或いはデータ入出力回路43に供給される。 Data read from the memory array 51 is amplified by the sense buffer 55, through the transfer gate A24 or transfer gates B25, are supplied to the data output circuit 33 or the data input and output circuit 43. この際、実行したコマンドがAポート11側の読み出しであれば転送ゲートA24が開き、実行したコマンドがBポート12側の読み出しであれば転送ゲートB25が開く。 In this case, the execution command opens the transfer gate A24 if the A port 11 side of the reading, the transfer gate B25 open if executed command is a read of the B port 12 side. これにより供給されたデータは、データラッチ121或いは131にラッチされ保持される。 Data supplied by this, latched into the data latch 121 or 131 is retained.
【0061】 [0061]
転送ゲート122或いは132は、転送信号発生回路126或いは136からの転送信号によって、各ポートでのReadコマンド受信から所定のレイテンシ後に開かれる。 Transfer gate 122 or 132 by the transfer signal from the transfer signal generating circuit 126 or 136 is opened from the Read command received after a predetermined latency in each port. これによりデータラッチ121或いは131のデータは、データラッチ123或いは133に転送される。 Thus, the data of the data latch 121 or 131 is transferred to the data latch 123 or 133. その後パラレル・シリアル変換器124或いは134でパラレルデータからシリアルデータに変換され、出力バッファ125或いは135に転送され出力される。 Then converted from parallel data in the parallel-serial converter 124 or 134 into serial data, it is transferred to the output buffer 125 or 135 is output.
【0062】 [0062]
図10は、転送信号発生回路126或いは136の構成を示す回路図である。 Figure 10 is a circuit diagram showing a configuration of a transfer signal generating circuit 126 or 136.
【0063】 [0063]
転送信号発生回路126或いは136は、フリップフロップ141乃至144及びマルチプレクサ145を含む。 Transfer signal generation circuit 126 or 136 includes flip-flops 141 through 144 and multiplexer 145. フリップフロップ141には、読み出しコマンド信号RA1或いはRB1が供給され、クロック信号CLKA1或いはCLKB1に同期して、次段のフリップフロップにコマンド信号が伝播されていく。 The flip-flop 141 is supplied with the read command signal RA1 or RB1, in synchronism with the clock signal CLKA1 or CLKB1, command signal will be propagated to the next stage flip-flop. マルチプレクサ145には、レイテンシ情報A或いはBが供給される。 The multiplexer 145, the latency information A or B is supplied. このレイテンシ情報は、レイテンシを例えば何クロックサイクルと指定する情報である。 This latency information is information that you specify the latency, for example, what clock cycle. このレイテンシ情報に基づいて、マルチプレクサ145が、対応するフリップフロップのQ出力を選択して、データ転送信号として出力する。 Based on this latency information, the multiplexer 145 selects the Q output of the corresponding flip-flop, and outputs it as data transfer signal.
【0064】 [0064]
図11は、データ入力に関連する回路の構成図である。 Figure 11 is a block diagram of circuitry associated with the data input.
【0065】 [0065]
データ入出力回路33のデータ入力に関連する部分は、データ入力バッファ151、シリアル・パラレル変換器152、及びデータ転送部153を含む。 Portion related to data input of the data output circuit 33 includes a data input buffer 151, a serial-parallel converter 152 and a data transfer unit 153. またデータ入出力回路43のデータ入力に関連する部分は、データ入力バッファ154、シリアル・パラレル変換器155、及びデータ転送部156を含む。 The portion related to the data input of the data output circuit 43 includes a data input buffer 154, a serial-parallel converter 155 and a data transfer unit 156.
【0066】 [0066]
データ入力バッファ151或いは154にシリアル入力されたデータが、シリアル・パラレル変換器152或いは155でパラレルデータに変換される。 The data input buffer 151 or 154 serial input data is converted into parallel data by the serial-parallel converter 152 or 155. 最後のデータが入力された時点で、パラレルデータが、WriteデータレジスタA22或いはWriteデータレジスタB23に転送される。 When the last data is input, the parallel data is transferred to the Write Data register A22 or Write data register B23. アービタ15からWriteコマンドがDRAMコア14に転送されると、それに対応するタイミングを示す信号WA3P或いはWB3Pによって、WriteデータレジスタA22或いはWriteデータレジスタB23のデータがDRAMコア14に転送される。 When the Write command from the arbiter 15 is transferred to the DRAM core 14, by a signal WA3P or WB3P shows a timing corresponding thereto, data in the Write data registers A22 or Write data register B23 are transferred to the DRAM core 14.
【0067】 [0067]
図12は、連続してReadコマンドが入力された場合の動作を示すタイミング図である。 Figure 12 is a timing chart showing an operation when the Read command is continuously input.
【0068】 [0068]
Aポート11とBポート12は、それぞれ周波数の異なるクロックCLKAとCLKBに同期して動作する。 A port 11 and the B port 12 operate in synchronization with different clocks CLKA and CLKB frequencies respectively. この例では、Aポート11は最高クロック周波数で動作し、Bポート12はそれより遅いクロック周波数で動作する。 In this example, A port 11 operates at the maximum clock frequency, B port 12 operates at a slower clock frequency than that.
【0069】 [0069]
Aポート11はReadコマンドサイクル=4(CLKA)、データレイテンシ=4、バースト長=4であり、Bポート12はReadコマンドサイクル=2(CLKB)、データレイテンシ=2、バースト長=2である。 A port 11 is a Read command cycle = 4 (CLKA), data latency = 4, a burst length = 4, B-port 12 is Read command cycle = 2 (CLKB), data latency = 2, and burst length = 2. データレイテンシとバースト長はそれぞれのポートのモードレジスタに設定される。 Data latency and burst length are set in the mode register of each port.
【0070】 [0070]
両ポートが受信したコマンドは、それぞれコマンドレジスタに保持される。 Command both ports receive is stored in the respective command registers. またリフレッシュコマンドは、リフレッシュコマンドレジスタに保持される。 The refresh command is held in the refresh command register. アービタはこれらのコマンドレジスタを監視し、早く発生したコマンドから順番にDRAMコアに転送する。 The arbiter monitors these command registers, and transfers from earlier generated commands in sequence to the DRAM core. 前回転送したコマンドの処理が終了してから、次ぎのコマンドを転送する。 From the execution of the processing of the command that was the last time the transfer is completed, transfer the next command.
【0071】 [0071]
DRAMコアから読み出されたデータは、センスバッファから各ポートのデータラッチ(図9参照)に転送される。 Data read from the DRAM core is transferred from the sense buffer in the data latch (see FIG. 9) of each port. その後、パラレルデータからシリアルデータに変換され、外部クロックに同期してバースト出力される。 Then converted from parallel data to serial data, it is burst output in synchronization with the external clock.
【0072】 [0072]
図12に示されるように、リフレッシュコマンドがAポートから1回入力されているが、Bポートの動作には影響を与えていない。 As shown in FIG. 12, but a refresh command is input once from the A port it does not affect operations of the B port.
【0073】 [0073]
図13は、連続してWriteコマンドが入力された場合の動作を示すタイミング図である。 Figure 13 is a timing chart showing an operation when the Write command is input in succession.
【0074】 [0074]
書き込み動作時に外部から入力されるデータは、バースト入力である。 Data input from the outside at the time of write operation, is a burst input. このときWriteコマンドレジスタにWriteコマンドが保持されるタイミングは、バースト入力の最終データが入力されたタイミングである。 Timing Write command is held at this time Write command register is the timing at which the last data of a burst input is entered.
【0075】 [0075]
図13に示されるように、Aポートから与えたリフレッシュコマンドは、Bポートの動作に影響を与えていない。 As shown in FIG. 13, a refresh command supplied from the A port it does not affect the operation of the B port.
【0076】 [0076]
図14は、A及びBの両ポートが最高クロック周波数で動作する場合を示すタイミング図である。 Figure 14 is a timing diagram illustrating a case where both ports A and B operate at the maximum clock frequency.
【0077】 [0077]
図14に示されるように、両ポートのクロックの位相に差があってもよい。 As shown in FIG. 14, there may be a difference in the phases of the two port clock. 両ポートともReadコマンドサイクル=4、データレイテンシ=4、バースト長=4である。 Both Port Read command cycle = 4, data latency = 4, and burst length = 4. 両ポートを最高クロック周波数で動作させて、連続してReadコマンドを入力した場合であっても、問題なく動作しているのがわかる。 By operating both ports at the maximum clock frequency, even if you enter the Read command in succession, it can be seen that are operating without problems.
【0078】 [0078]
図15は、A及びBの両ポートが最高クロック周波数で動作する場合を示すタイミング図である。 Figure 15 is a timing diagram illustrating a case where both ports A and B operate at the maximum clock frequency. 図15では、両ポートに書き込みコマンドが連続して入力される。 In Figure 15, the write command to both ports are input continuously.
【0079】 [0079]
図15に示されるように、両ポートのクロックの位相に差があってもよい。 As shown in FIG. 15, there may be a difference in the phases of the two port clock. 両ポートともWriteコマンドサイクル=4、データレイテンシ=4、バースト長=4である。 Both Port Write command cycle = 4, data latency = 4, and burst length = 4. 両ポートを最高クロック周波数で動作させて、連続してWriteコマンドを入力した場合であっても、問題なく動作しているのがわかる。 By operating both ports at the maximum clock frequency, even if you enter the Write command in succession, it can be seen that are operating without problems.
【0080】 [0080]
図16は、コマンドがReadからWriteに切り替わる場合の動作を示すタイミング図である。 Figure 16 is a timing chart showing an operation when the command is switched to the Write from Read.
【0081】 [0081]
図16に示されるように、Write→WriteまたはRead→Readのコマンド間隔に対して、Write→Readは余分にコマンド間隔を空ける必要がある。 As shown in FIG. 16, the command interval of Write → Write or Read → Read, Write → Read must vacate the extra command interval. これは書き込みコマンドをコマンドレジスタに転送して処理するタイミングが、バースト入力の最後のデータを入力したタイミングとされているためである。 This is because the timing of processing to transfer the write command to the command register is the timing entering the last data of a burst input. これに対して読み出しコマンドをコマンドレジスタに転送して処理するのは、読み出しコマンドが入力されたタイミングであるので、Write→Readとコマンドが続く場合には、余分にコマンド間隔を空ける必要がある。 This to process and transfers the read command to the command register for the, since it is the timing when the read command is entered, if the Write → a Read and command persists, extra need to free up command interval. 但しこれは、データをバースト入力してパラレルデータに変換するという動作に起因するものであり、例えば4つのデータをバースト入力する代わりに1つだけデータを入力するよう構成すれば、Write→Readとコマンドが続く場合であってもコマンド間隔を空ける必要はない。 However, this is due to the operation of converting data into parallel data by burst enter, be configured to enter the data only one instead of burst input, for example, four data, and Write → a Read even if the command is followed there is no need to open the command interval even.
【0082】 [0082]
即ち、1つの書き込みコマンドに対して1つだけデータを入力するよう構成すれば、Write→Readとコマンドが続く場合であっても、Write→WriteまたはRead→Readと同様のコマンド間隔で動作することが可能である。 That is, if configured to enter only once per write command data, even if the Write → a Read and command continues, operate in a similar command interval and Write → Write or a Read → a Read it is possible.
【0083】 [0083]
図17は、コマンドがReadからWriteに切り替わる場合にリフレッシュコマンドを入力するタイミングを示した図である。 Figure 17 is a diagram command shows the timing for inputting the refresh command when switching the Write from Read.
【0084】 [0084]
図17上部に、リフレッシュコマンドを入力するタイミングを示してある。 Figure 17 top, it is shown the timing for inputting the refresh command. ここに示した期間の何処かのタイミングで、リフレッシュコマンドを入力すればよい。 At some time periods shown here, it may be input refresh command. 例えば、図17に示されるタイミングでリフレッシュコマンドを入力しても、リフレッシュ動作が実際に開始されるのは先行する書き込みコマンドの実行が終了してからであり、それまでの間リフレッシュコマンドはリフレッシュコマンドレジスタで待機する状態にある。 For example, entering a refresh command at the timing shown in FIG. 17, the refresh operation is actually started is from ends the execution of the write command preceding the refresh command refresh command meantime It is in a state of waiting at the register. 従って、この待機状態に対応する期間内であれは、任意のタイミングでリフレッシュコマンドを投入して良いことが分かる。 Thus, there is found to be charged with a refresh command at any time within a period that corresponds to this standby state.
【0085】 [0085]
図18は、片方のポートを非活性にした場合の動作を示すタイミング図である。 Figure 18 is a timing diagram illustrating the operation when the one port inactive.
【0086】 [0086]
図18に示されるように、片方のポート(図ではAポート11)を非活性にした場合には、リフレッシュタイマに基づいて内部でリフレッシュコマンドが発生され、これに応じてリフレッシュ動作が実行される。 As shown in Figure 18, when the non-activity (A port 11 in the figure) port one is a refresh command is internally generated based on the refresh timer, a refresh operation is executed in accordance with this .
【0087】 [0087]
図19は、両ポートを非活性にした場合の動作を示すタイミング図である。 Figure 19 is a timing diagram illustrating the operation when both ports inactive.
【0088】 [0088]
図19に示されるように、両方のポートを非活性にした場合も、リフレッシュタイマに基づいて内部でリフレッシュコマンドが発生され、これに応じてリフレッシュ動作が実行される。 As shown in FIG. 19, even when both the port inactive, the refresh command is internally generated based on the refresh timer, a refresh operation is performed accordingly.
【0089】 [0089]
図20は、DRAMコアの動作を示すタイミング図である。 Figure 20 is a timing diagram illustrating the operation of the DRAM core. 図20(a)が読み出し動作の場合を示し、図20(b)が書き込み動作の場合を示す。 Figure 20 (a) indicates the case of the read operation, FIG. 20 (b) shows the case of a write operation. 図20(a)及び(b)に示されるような動作タイミングで、1個のコマンドに対し、ワード線選択、データ増幅、ライトバック、及びプリチャージを順次実行し、動作を完結させる。 In operation timing as shown in FIG. 20 (a) and (b), with respect to one command, the word line selection, data amplification, a write back, and sequentially executes the precharge, thereby completing the operation.
【0090】 [0090]
図21は、1つのポートだけ動作させた場合の倍速動作を示すタイミング図である。 Figure 21 is a timing diagram showing the double speed operation when operated by a single port.
【0091】 [0091]
2つ設けられたポートのうち一方のポートを停止することにより、他方のポートから入力するコマンドの間隔を半分にすることが出来る。 By stopping one of the ports of the two provided ports can be reduced to half the interval of commands to be input from the other port. このとき外部コマンドの最高サイクルと内部動作の最高サイクルとは一致する。 At this time it coincides with the maximum cycle and the highest cycle of the internal operation of the external command. 図21の例では、クロック周波数は変えずに、コマンド間隔を短くしている。 In the example of FIG. 21, the clock frequency without changing, and shorten the command interval. この場合、バースト長も短くなるので、データ転送レートは両方のポートを使用する場合と変わらない。 In this case, since the burst length also becomes shorter, a data transfer rate is the same as that in the case of using both ports.
【0092】 [0092]
図22は、クロック周波数を2倍にしてデータ転送レートを2倍にした倍速動作を示すタイミング図である。 Figure 22 is a timing diagram showing the double speed operation in which the data transfer rate is doubled by the clock frequency is doubled.
【0093】 [0093]
図22では、2つ設けられたポートのうち一方のポートを停止した場合に、他方のポートから入力するクロック信号を2倍の周波数とする。 In Figure 22, when stopping one of the ports of the two provided a port, a clock signal input from the other port to twice the frequency. これに伴って、コマンド入力の時間間隔は半分になる。 Accordingly, the time interval of the command input is halved. この場合、バースト長は両方のポートを使用する場合と同じであるので、データ転送レートは両方のポートを使用する場合に対して2倍になる。 In this case, since the burst length is the same as when using both ports, the data transfer rate is doubled for the case of using both ports.
【0094】 [0094]
なお外部クロック信号は入出力回路部にしか入力されないので、その部分を高速動作に対応して設計しておけば、上記倍速動作を容易に実現することが可能となる。 Note Since the external clock signal is not input only to the input-output circuit section, if designed to correspond to that portion high-speed operation, it is possible to easily embody the speed operation.
【0095】 [0095]
図23は、本発明の第2の実施例を説明するための図である。 Figure 23 is a diagram for explaining the second embodiment of the present invention.
【0096】 [0096]
メモリは一般的に、用途に応じて拡張するものである。 Memory is typically, but to extend depending on the application. マルチポートメモリの場合も同様であり、1個で使うだけではなく、複数個搭載してメモリを拡張する場合がある。 For multi-port memory it is also not only uses a single, sometimes expand the memory by a plurality mounted.
【0097】 [0097]
マルチポートメモリはアービタを内蔵しており、どちらのポートのコマンドが早いかを検出して、その順番でコマンドを実行する。 Multi-port memory has a built-in arbiter, to detect which of the port command of the fast, to run the command in that order. 両ポートのコマンドが殆ど同時に入力された場合も、順番を決定して順次実行する。 Even if the command of both ports almost simultaneously inputted, sequentially executes to determine the order. 図23のように複数のマルチポートメモリ200−1乃至200−nを搭載し、これらのマルチポートメモリ200−1乃至200−nに、Aポートコントローラ201及びBポートコントローラ202から、同一のコマンドを与えたとする。 Equipped with a plurality of multi-port memories 200-1 through 200-n as shown in FIG. 23, these multiport memory 200-1 through 200-n, the A port controller 201 and a B port controller 202, the same command It gave to. AポートとBポートのコマンドが同時に発行されたとしても、信号線の長さや電源ノイズの影響によって、各マルチポートメモリに到達するコマンドの相対的タイミングが若干異なってしまう場合がある。 Even as a command of the A port and the B port simultaneously issued, the influence of the length and the power supply noise of the signal line, the relative timing of the command to arrive at the multi-port memory in some cases slightly different. この場合、各々のマルチポートメモリのアービタが、各々異なる順番でコマンドを実行してしまう可能性がある。 In this case, each of the multi-port memory arbiter, there is a possibility that executes commands at each different order.
【0098】 [0098]
このAポートとBポートのコマンドが別々のアドレスに対するコマンドであれば、メモリデバイス間で順番が異なっても問題ないが、同一のアドレスに対するコマンドの場合には問題が発生する。 If Command of the A and B ports are for separate address, there is no problem even if different order between the memory device, a problem occurs in the case of a command for the same address.
【0099】 [0099]
例えば、同じセルに対してWriteしてからReadするのと、ReadしてからWriteするのでは、Readしたデータが異なる結果となる。 For example, a to Read after Write the same cell, than Write after Read, resulting in Read data is different. また例えば、AポートのデータをWriteした後にBポートのデータをWriteした場合、メモリに残るのはBポートのデータであるが、逆の順で実行した場合には、メモリにはAポートのデータが残ることになる。 Further, for example, when the Write Data port B after Write data of the A port, but remaining at the memory is data of the B port, when running in reverse order is in the memory of the A port data It will be leaving.
【0100】 [0100]
このようにメモリデバイス間でコマンド実行の順番が異なってしまったのでは、データの信頼性に大きな問題が発生する。 Thus than had different order of command execution between memory devices, major problems with the reliability of the data occurs.
【0101】 [0101]
従って、複数のマルチポートメモリを使用する場合には、マルチポートメモリ間でアービタの判定を合わせる必要がある。 Therefore, when using a plurality of multi-port memory, it is necessary to match the determination of the arbiter between multi-port memory. これを解決するために、本発明の第2の実施例では、複数のマルチポートメモリの中で1つをマスタデバイス200−1とし、残りをスレーブデバイス200−2乃至200−nとし、マスタデバイスのアービタの判定にスレーブデバイスが判定を合わせる。 To solve this, in the second embodiment of the present invention, one among the plurality of multi-port memories as a master device 200-1, the remaining a slave device 200-2 to 200-n, the master device slave device to determine the arbiter of match determination.
【0102】 [0102]
図24は、本発明によるマルチポートメモリの第2の実施例を示す構成図である。 Figure 24 is a block diagram showing a second embodiment of a multi-port memory according to the present invention. この例では、AポートとBポートの2つのポートを持つ構成となっている。 In this example, it has a configuration with two ports A and B ports.
【0103】 [0103]
図4に示される第1の実施例との違いとしては、BUSY信号I/O部36及び46をAポート11A及びBポート12Aに備えること、またAポートとBポートのアドレスを比較するアドレス比較器26を備えることが挙げられる。 The difference from the first embodiment shown in FIG. 4, it comprises a BUSY signal I / O unit 36 ​​and 46 to the A port 11A and a B port 12A, also address comparison for comparing the address of the A and B ports It includes comprise a vessel 26. またアービタ15Aは、アドレス比較器26でアドレスが一致して一致信号が発生したら、DRAMコアの動作モードを連続モードに切り換えるように動作する。 The arbiter 15A, once address matches signal is generated coincides with the address comparator 26 operates to switch the operation mode of the DRAM core in a continuous mode.
【0104】 [0104]
図25は、連続モードの説明をするためのタイミング図である。 Figure 25 is a timing diagram for the continuous mode description.
【0105】 [0105]
第1の実施例の動作図(図20)に示されるように、DRAMコア動作は、ROW動作とCOLUMN動作に分けられる。 Operation diagram of the first embodiment as shown in (FIG. 20), DRAM core operation is divided into ROW operation and COLUMN operation. 本発明では、ROW動作、COLUMN動作、及びプリチャージ動作を、一連の流れで実行する1回の内部動作サイクルとしている。 In the present invention, ROW operation, COLUMN operation, and a precharge operation, and a single internal operation cycle to be executed in sequential flow.
【0106】 [0106]
第2の実施例における連続モードとは、通常のDRAMのコラムアクセス動作と同じであり、同一のセルに対し連続してコマンドを実行する動作である。 The continuous mode in the second embodiment is the same as the column access operation of an ordinary DRAM, an operation for executing a command in succession for the same cell. 即ち、ROW系動作の後にCOLUMN系動作を複数回実行した後にプリチャージするモードである。 That is, a mode in which precharging after performing plural times COLUMN system operation after the ROW-system operation. ただし、同じセルのWriteコマンドが重複した場合は、後から入力された方を実施して前に入力されたものは実施しない。 However, if the Write command of the same cell is duplicated is, it is not performed what was entered before to implement the person who entered later. これはWriteを連続して実施しても、前にWriteしたデータは後からWriteしたデータに上書きされて後に残らないためである。 This is because even if carried out continuously Write, data Write before does not remain after being overwritten data Write later.
【0107】 [0107]
図25(a)に示すように、連続モードにすると通常の内部動作サイクルの2サイクルよりも動作を短縮することができ、時間に余裕ができる。 As shown in FIG. 25 (a), it is possible to reduce the operation than 2 cycles of ordinary internal operation cycle when the continuous mode, it is enough time. この時間の余裕を、図25(b)に示すようにROW系動作とCOLUMN系動作の間に持たせる(以降Wait期間と呼ぶ)。 This time margin, (hereinafter referred to as a Wait period) have to during ROW-system operation and COLUMN system operates as shown in FIG. 25 (b). このWait期間中に、マスタとスレーブの間でコマンド実行順序を合わせる処理をする。 During this Wait period, processing for matching the command execution order between the master and slave.
【0108】 [0108]
以下に、BUSY信号によりマスタとスレーブとの動作を合わせる手順を説明する。 Hereinafter, a procedure to adjust the operation of the master and slave by BUSY signal.
【0109】 [0109]
マスタとスレーブの間でコマンド実行順序を合わせるために、BUSY信号を用いる。 In order to match the command execution order between the master and slave, used BUSY signal. BUSY信号I/O部36及び46は、マスタデバイス200−1ではBUSY信号を出力するBUSY出力回路となり、スレーブデバイス200−2乃至200−nではBUSY信号を受け取るBUSY入力回路となる。 BUSY signal I / O unit 36 ​​and 46 becomes a BUSY output circuit that outputs a BUSY signal in the master device 200-1, a BUSY input circuit that receives a BUSY signal in the slave devices 200-2 through 200-n. マスタデバイスかスレーブデバイスかを示す情報は、モードレジスタ31或いは41に設定される。 Information indicating whether the master device or slave devices are set in the mode register 31 or 41.
【0110】 [0110]
メモリデバイスは、まず一方のポートからコマンドを受信し、図20に示す動作を開始する。 Memory device receives a command first from one port, starts the operation shown in FIG. 20.
【0111】 [0111]
ROW系動作の期間内に他のポートから同じアドレスに対してコマンドが入力されると、アドレス比較器26から一致信号が発生する。 If within the period of ROW system operation command for the same address from the other ports are input, coincidence signal is generated from the address comparator 26. この一致信号を受け取ると、アービタ15Aは、DRAMコア14の制御回路53に連続モード信号を供給する。 Upon receipt of this match signal, the arbiter 15A supplies a continuous mode signal to the control circuit 53 of the DRAM core 14. 連続モード信号に応答して、DRAMコア14は、図25(b)に示すような連続モードに移行する。 In response to the continuous mode signal, DRAM core 14 shifts to the continuous mode shown in FIG. 25 (b).
【0112】 [0112]
Wait期間中に、マスタデバイス200−1は、アービタ15Aの判定結果に基づいてBUSY−AまたはBUSY−Bを発生する。 During Wait period, the master device 200-1 generates a BUSY-A or BUSY-B based on the determination result of the arbiter 15A. この例においては、アービタ15Aで先に受信したと判定した方のポートに対して、BUSY信号を発生する。 In this example, the port of the person who is determined to have been received previously in the arbiter 15A, generates a BUSY signal.
【0113】 [0113]
同じくWait期間中に、スレーブデバイスはマスタデバイスの発生するBUSY信号を検出し、それが自身のアービタ15Aの判定と違っていたら、自身のアービタ15Aの判定をマスタに合わせて変更する。 Also during Wait period, the slave device detects the BUSY signal generated by the master device, it when I unlike determine its own arbiter 15A, changed according to the determination of its own arbiter 15A to master. 変更後の順序に従って、COLUMN系動作を実行する。 According to the order after the change to perform the COLUMN system operation.
【0114】 [0114]
図26は、AポートのReadとBポートのWriteでBUSYが発生した場合の動作を示すタイミング図である。 Figure 26 is a timing chart showing an operation when the BUSY the Write of Read and B ports of the A port is generated.
【0115】 [0115]
この実施例ではBUSY信号は選択”L”の論理にしてある。 BUSY signal in this embodiment are the logical choice "L". またBUSY信号は、非同期で発信/受信する信号とするのがよい。 The BUSY signal is good and the signal to transmit / receive asynchronously. これは限られたWait期間内にBUSYを速やかに伝達するためである。 This is to transmit immediately the BUSY within a limited Wait period.
【0116】 [0116]
図26の例では、AポートのReadA2がBポートのWriteB2よりも早いので、Wait期間中にマスタはAポートのBUSY信号を発生する。 In the example of FIG. 26, since ReadA2 of the A port is earlier than WriteB2 of the B port, the master generates a BUSY signal of the A port during Wait period. このBUSY信号をスレーブは受信して、AポートのReadA2がBポートのWriteB2よりも早いことを知る。 The BUSY signal slave receives, knows that ReadA2 of the A port is earlier than WriteB2 of the B port. その後、マスタ及びスレーブにおいて、コラム動作をReadA2→WriteB2の順に連続モードで実行する。 Then, the master and slave, performing column operations in the order of ReadA2 → WriteB2 in continuous mode.
【0117】 [0117]
図27は、AポートのReadとBポートのWriteでBUSYが発生した場合の動作を示すタイミング図である。 Figure 27 is a timing chart showing an operation when the BUSY the Write of Read and B ports of the A port is generated. 図26では、AポートのReadが早い場合を示したが、図27では、BポートのWriteが早い場合を示している。 In Figure 26, the case Read the A port is earlier, in Figure 27, Write the B port indicates the case earlier.
【0118】 [0118]
図28は、AポートのWriteとBポートのWriteでBUSYが発生した場合の動作を示すタイミング図である。 Figure 28 is a timing chart showing an operation when the BUSY in Write the Write and B ports of the A port is generated.
【0119】 [0119]
図28に示される動作例は、Aポートの書き込みコマンドが、Bポートの書き込みコマンドよりも早い場合である。 Operation example shown in FIG. 28, the write command of the A port is earlier than the write command of the B port. 即ち、AポートのWriteA2がBポートのWriteB2よりも早いので、AポートのBUSY信号が発生し、これがスレーブに供給される。 That, WriteA2 of the A port is so earlier than WriteB2 of the B port, BUSY signal of the A port is generated, which is supplied to the slave. この場合には、Aポートの書き込みコマンドを実行しても直ぐに書き換えられることになるので、後から入力されたBポートの書き込みコマンドWriteB2のみを実行する。 In this case, it means that the rewritten immediately even if a write command is executed for the A port is executed only write command WriteB2 of the input B port later.
【0120】 [0120]
図29は、AポートのWriteとBポートのWriteでBUSYが発生した場合の動作を示すタイミング図である。 Figure 29 is a timing chart showing an operation when the BUSY in Write the Write and B ports of the A port is generated.
【0121】 [0121]
図29に示される動作例は、Bポートの書き込みコマンドが、Aポートの書き込みコマンドよりも早い場合である。 Operation example shown in FIG. 29, the write command of the B port is earlier than the write command of the A port. この場合には、Bポートの書き込みコマンドを実行しても直ぐに書き換えられることになるので、Aポートの書き込みコマンドWriteA2のみを実行する。 In this case, it means that the rewritten immediately even if a write command is executed for the B port is executed only write command WriteA2 of the A port. この例では、Aポートのクロック周波数が、Bポートのクロック周波数よりも少し低い設定となっている。 In this example, the A port clock frequency, has a slightly lower setting than the clock frequency of the B port. WriteA2及びWriteB2のコマンドに対しては、Aポートの方がコマンド入力は早いが、最終データ入力はBポートの方が早い。 For commands WriteA2 and WriteB2, but the command input earlier of the A port, the last data entry earlier found the following B port. 従って、Bポートの書き込みコマンドが、Aポートの書き込みコマンドよりも早いことになる。 Therefore, the write command of the B port is thus faster than the write command of the A port.
【0122】 [0122]
なお上記説明において、AポートのReadとBポートのReadの場合については書かれていない。 Note in the above description, the case of Read the Read and B ports of the A port is not written. この場合は、どちらが先であってもデータの信頼性に影響がないので、BUSYにする必要はない。 In this case, because either there is no impact on the reliability of the data even in the former, there is no need to be BUSY.
【0123】 [0123]
図30は、コントローラによるインタラプトを挿入可能なよう構成された場合の動作を示すタイミング図である。 Figure 30 is a timing chart showing an operation when configured insertable interrupt by the controller.
【0124】 [0124]
インタラプトとは、BUSYになった場合にマスタデバイスのアービタの判定に対して、コントローラからその判定を変更させる指示を出すことである。 The interrupt for the determination of the arbiter of the master device when it becomes BUSY, is to instruct to change the determination from the controller. インタラプトの指示の方法としては次のようなものがある。 As the method of instruction of the interrupt is something like the following.
a)コマンドで入力する方法b)専用端子を設ける方法c)特殊なアドレス組合せによる方法d)BUSY信号を用いる方法上記d)は例えば、BUSYが発生しなかった方のポートのBUSY信号をコントローラから与え、それをマスタとスレーブのメモリが検出する等の方法である。 Method d) above using the method d) BUSY signal by the method c) special address combination method b) providing a dedicated terminal for inputting a) In the command, for example, a BUSY signal port towards the BUSY is not generated from the controller given is a method such that it detects the memory of the master and slave.
【0125】 [0125]
図30の例では、AポートのWriteとBポートのWriteでBUSYが発生した場合について、インタラプトが発生される。 In the example of FIG. 30, the case where BUSY occurs in Write the Write and B port A port interrupt is generated. 図28及び図29で説明したように、Write−WriteでBUSYになる場合は、AまたはBのどちらかのWriteだけを実行するので、先に入力された方のデータが消えてしまう。 As described in FIGS. 28 and 29, if to be BUSY in Write-Write, since only perform one of the Write of A or B, the data of the person who previously input disappears.
【0126】 [0126]
図30では、AポートのWriteA2がBポートのWriteB2よりも早いので、AポートのBUSY信号が発生する。 In Figure 30, WriteA2 of the A port is so earlier than WriteB2 of the B port, BUSY signal of the A port is generated. マスタが生成したBUSY信号を受信したコントローラは、Aポートの書き込みデータが消えてしまうのを防止するために、インタラプト指示を発生する。 Controller master receives the generated BUSY signal, to prevent the write data of the A port disappears, generates an interrupt instruction.
【0127】 [0127]
マスタおよびスレーブは、コントローラからのインタラプト指示を受信し、アービタの判定を変更し、Wait後にインタラプト指示に従ってWrite動作を実施する。 Master and slave receives an interrupt instruction from the controller, and change the determination of the arbiter implements a Write operation according interrupt instruction after Wait. 即ち、アービタはAポートのコマンドWriteA2がBポートのコマンドよりも遅いものと判定変更をして、WriteA2の書き込み動作を実行する。 That is, the arbiter and the determination changes to those commands WriteA2 of the A port is later than the command of the B port, performing the write operation of WriteA2. これによって、Aポートの書き込みデータが消去されることを防ぐことができる。 Thereby, it is possible to prevent the write data of the A port is erased. なおWrite→Writeの動作の場合には、書き込み動作を1回実行するだけでよいので、Wait時間はRead→WriteやWrite→Readの連続モードに比べて長くとることができる。 It should be noted that in the case of the operation of Write → Write, because a write operation need only be performed once, Wait time may take longer than in the continuous mode of Read → Write and Write → Read. 従ってこの時間を利用して、BUSY信号に基づくインタラプト指示を実施することが可能になる。 Therefore by utilizing this time, it is possible to perform an interrupt instruction based on the BUSY signal.
【0128】 [0128]
上記の動作を達成するためのアドレス比較器・BUSY入出力系・インタラプト系の構成について以下に説明する。 It will be described below configuration of the address comparator, BUSY output system Interrupt system to achieve the above operation.
【0129】 [0129]
図31は、本発明の第2の実施例によるマルチポートメモリにおけるアドレス比較器・BUSY入出力系・インタラプト系の構成を示す図である。 Figure 31 is a diagram showing the configuration of a address comparator, BUSY output system Interrupt system in a multi-port memory according to a second embodiment of the present invention.
【0130】 [0130]
アドレス比較器26は、アドレスレジスタに保持されているアドレスを比較して、Aポート11のアドレスとBポート12のアドレスとが一致する場合に一致信号を出力する。 Address comparator 26 compares the address held in the address register, and outputs a coincidence signal when the addresses of the address and the B port 12 of the A port 11 are matched. またどの2つのアドレスが一致しているかを示すためにARA、AWA、ARB、及びAWBの信号を発生する。 The ARA to indicate which two addresses match, AWA, generates a signal of ARB, and AWB. 例えばAポートのWriteとBポートのWriteのアドレスが一致する場合には、AWAとAWBを”H”にする。 For example, when the address of the Write in Write and B port A port match, to "H" AWA and AWB. NAND回路208乃至210によって、これらの信号のNANDをとり、N1、N2、及びN3の何れかが”L”になる。 The NAND circuit 208 to 210, takes the NAND of these signals, N1, N2, and any N3 becomes "L".
【0131】 [0131]
図31の左側(アドレス比較器26の下)に配置されているのが、BUSY信号I/O部36及び46とインタラプト回路である。 That is disposed on the left side (below the address comparator 26) in FIG. 31, a interrupt circuit and BUSY signal I / O unit 36 ​​and 46. BUSY・I/O制御部211は、一致信号を検出すると、モードレジスタ31或いは41の設定に基づいて、マスタデバイスの場合は活性化信号(マスタ)を発生し、スレーブデバイスの場合は活性化信号(スレーブ)を発生する。 BUSY · I / O control unit 211 detects the coincidence signal, based on the setting of the mode register 31 or 41, in the case of the master device generates an activation signal (master), when the slave device activation signal to generate a (slave). 活性化信号(マスタ)は、BUSY出力回路212及び213を活性化し、活性化信号(スレーブ)は、BUSY入力回路214及び215を活性化する。 Activation signal (master) activates BUSY output circuits 212 and 213, the activation signal (slave) activates BUSY input circuits 214 and 215.
【0132】 [0132]
この時アービタにおいて、1番の順位で選択されたコマンドが、アービタの出力RA3、WA3、RB3、及びWB3の何れか1つに出力されている(何れか1つが”H”になっている)。 In this case the arbiter, the selected command in the No. 1 ranking, the output of the arbiter RA3, WA3, RB3, and is output to any one of WB3 (either one is turned "H") . マスタデバイスの場合は、一致信号の立ち上がりをパルス化した信号N4によって、RA3〜WB3をラッチ216及び217にラッチする。 If the master device, by a signal N4 to the rise of the coincidence signal is pulsed to latch the RA3~WB3 the latch 216 and 217. ラッチされたデータに基づいて、BUSY−AまたはBUSY−Bが出力される。 Based on the latched data, is BUSY-A or BUSY-B is output.
【0133】 [0133]
スレーブデバイスの場合は、例えばBUSY−A=”L”を受信すると、インタラプト回路218の出力である信号N10は”L”となる。 For slave devices, for example, BUSY-A = receiving an "L", the signal N10 that is the output of the interrupt circuit 218 becomes "L". またBUSY−B=”L”を受信すると、インタラプト回路219の出力である信号N11は”L”となる。 Also upon receiving the BUSY-B = "L", the signal N11 that is the output of the interrupt circuit 219 becomes "L". N10及びN11は、非活性時は”H”であり、BUSY受信又はインタラプトが入った場合に”L”になる。 N10 and N11 are upon deactivation is "H", becomes "L" when containing the BUSY reception or interrupt.
【0134】 [0134]
インタラプト検出部220は、コントローラよりのインタラプト指示を検出し、インタラプトA又はBを出力する。 Interrupt detection unit 220 detects an interrupt instruction from the controller, and outputs the interrupt A or B. これらのインタラプト信号は、BUSY入力信号よりも優先されて、信号N10及びN11に伝達される。 These interrupt signals are given priority over BUSY input signal is transmitted to the signal N10 and N11.
【0135】 [0135]
図31の下部に示される3個の比較器80−3、80−5、及び80−6は、アービタ15Aの比較器の一部である(図6及び図24参照)。 Three comparators 80-3,80-5, and 80-6 shown at the bottom of FIG. 31 is a part of a comparator of the arbiter 15A (see FIGS. 6 and 24). これらは、BUSYの判定が必要なコマンドの組合について、比較する比較器である。 These are the union of the determination is required commands BUSY, a comparator to compare.
【0136】 [0136]
図32は、マスタデバイスの動作を示すタイミング図である。 Figure 32 is a timing diagram illustrating the operation of the master device. 図33は、スレーブデバイスの動作を示すタイミング図である。 Figure 33 is a timing diagram illustrating the operation of a slave device.
【0137】 [0137]
これらの動作タイミング図に示すように、AポートのReadとBポートのWriteのアドレスが一致したとする。 As shown in the operation timing chart, the address of the Write of Read and B port A port match. 図32のマスタはAポートが早いと判定し、図33のスレーブはBポートが早いと判断したとする。 Master of Figure 32 determines that the fast A port, the slave of FIG. 33 have determined that the earlier B port. この場合マスタの比較器80−3の出力は、N21=”L”及びN22=”H”となる。 The output of the comparator 80-3 in this case the master is a N21 = "L" and N22 = "H". またスレーブの比較器80−3の出力は、N21=”H”及びN22=”L”となる。 The output of the comparator 80-3 of the slave becomes N21 = "H" and N22 = "L". マスタはBUSY−Aを発生し、それを受信したスレーブはN10=”L”になる。 The master generates a BUSY-A, the slave becomes N10 = "L", which has received it. このときN1=”L”になっているので、N10のLOW信号が、NOR回路221及びインバータ222を介して、スレーブの比較器80−3に供給される。 Since this time has become N1 = "L", LOW signal N10, via a NOR circuit 221 and the inverter 222 is supplied to the comparator 80-3 of the slave. これにより、スレーブの比較器80−3の出力は、N21=”L”及びN22=”H”に切り替わる。 Thus, the output of the comparator 80-3 of the slave is switched to N21 = "L" and N22 = "H". これによってスレーブのアービタの判定が変更される。 This is changed determination slave arbiters.
【0138】 [0138]
上記動作と逆に、AポートのWriteとBポートのReadのアドレスが一致したとする。 To the operation reverse to the address of the Read the Write and B port A port match. この場合には、スレーブの比較器80−5の出力が切り替わることによって、スレーブのアービタの判定が変更される。 In this case, by the output of the comparator 80-5 of the slave is switched, the determination of the slave of the arbiter is changed.
【0139】 [0139]
比較器80−6は、WA2とWB2の比較器であるが、Write同士でBUSYになった場合はAポートとBポートのどちらかのコマンドを残すという動作になるので、比較器80−3及び80−5とは周辺回路の構成が異なる。 The comparator 80-6 is a comparator WA2 and WB2, because if it becomes BUSY the Write each other becomes the operation of leaving either commands A and B ports, the comparators 80-3 and 80-5 configuration of the peripheral circuit is different from that.
【0140】 [0140]
図34は、両ポートの書き込みアドレスが一致した場合のマスタデバイスの動作を示すタイミング図である。 Figure 34 is a timing diagram illustrating the operation of the master device when the write addresses of the two ports match. 図35は、両ポートの書き込みアドレスが一致した場合のスレーブデバイスの動作を示すタイミング図である。 Figure 35 is a timing diagram illustrating the operation of a slave device when the write addresses of the two ports match.
【0141】 [0141]
図34のようにマスタはAポートが早いと判断し、図35のようにスレーブはBポートが早いと判断したとする。 Master as shown in Figure 34 determines that the A port is earlier, the slave as shown in FIG. 35 is that it has determined that the earlier B port. アドレス比較器26から一致信号が発生した時点の状態では、マスタの比較器80−6の出力はN25=”L”及びN26=”H”であり、スレーブの比較器80−6の出力はN25=”H”及びN26=”L”となっている。 In the state at the time the coincidence signal is generated from the address comparator 26, the output of the comparator 80-6 of the master are N25 = "L" and N26 = "H", the output of the comparator 80-6 of the slave N25 = it has become "H" and N26 = "L". マスタはこの状態におけるRA3、WA3、RB3、及びWB3をラッチして、BUSY−A信号を出力する。 The master latches RA3, WA3, RB3, and WB3 in this state, and outputs a BUSY-A signal.
【0142】 [0142]
この場合のように、Write−WriteでBUSYが発生する場合は、先に入力された方のWriteを消す必要がある。 As in this case, if the BUSY occurs in Write-Write, it is necessary to erase the Write those who previously entered. インバータ231、NOR回路232、NAND回路233及び234、インバータ235及び236は、そのために設けられた回路である。 Inverter 231, NOR circuit 232, NAND circuits 233 and 234, inverters 235 and 236, a circuit provided for this purpose. 一致信号が発生すると、HIGHエッジパルス化回路230によって、信号N4の”H”パルスが発生する。 When the match signal is generated by HIGH edge pulse circuit 230, "H" pulse of the signal N4 is generated. 信号N3と論理を取ってN31に”H”パルスが発生する。 "H" pulse is generated in the N31 taking signals N3 and logic. この例において、マスタの場合は、N26=”H”であるので、N33に”H”パルスが発生しN25=”H” 及びN26=”L”に切り替わる。 In this example, in the case of the master, because it is N26 = "H", it switches to "H" pulse is generated N25 = "H" and N26 = "L" to N33. ディレイ回路237及び238は、BUSY信号を発生するために切り替わり前の状態での時間を稼ぐと共に、切り替わった結果がNAND回路233及び234にフィードバックされて、再度切り替わってしまうのを防止するためである。 Delay circuits 237 and 238, along with earn time in a state before switching to generate a BUSY signal, the switched result is fed back to the NAND circuits 233 and 234, is to prevent from being switched again . またスレーブの方においては、N25=”L”及びN26=”H”に切り替わる。 In direction of the slave is switched to N25 = "L" and N26 = "H".
【0143】 [0143]
前述したようにマスタはBUSY−Aを発生し、それを受信したスレーブにおいてはN10=”L”になる。 Master as described above generates a BUSY-A, become N10 = "L" in the slave that received it. このときN3=”L”になっているから、スレーブの比較器80−6は再度反転されて、N25=”H”及びN26=”L”に切り替わる。 Since this time has become N3 = "L", the comparator 80-6 of the slave is reversed again, it switches to N25 = "H" and N26 = "L".
【0144】 [0144]
ディレイ回路250は、信号N4を受け取り所定時間遅延させてWait解除信号を出力することで、Wait期間を作成する機能を有する。 Delay circuit 250, by outputting Wait release signal a signal N4 is delayed receive predetermined time has the function of creating a Wait period. ここで、N1或いはN2が選択された場合はDelay(t1)が選択され、N3が選択された場合はDelay(t2)が選択される。 Here, when the N1 or N2 is selected is selected Delay (t1) is, if N3 is selected is selected Delay (t2).
【0145】 [0145]
NAND回路251及び252とインバータ253及び254は、Wait期間が終了したら、消去した方のWriteコマンドをコマンドレジスタから削除するための回路である。 NAND circuits 251 and 252 and inverters 253 and 254, when the Wait period ends, a circuit for deleting a Write command of the person who has been erased from the command register. 例えば、Wait期間が終了した時にN25=”L”及びN26=”H”であれば、AポートのWriteコマンドを実行する。 For example, if when the Wait period has expired N25 = "L" and N26 = "H", executing the Write command of the A port. 従って、BポートのWriteコマンドをレジスタから消去するために、ResetWB2が発生する。 Therefore, in order to clear the Write command of the B port from the register, ResetWB2 occurs. Wait期間中は、BUSY受信やインタラプトで判定を変える必要があるので、その期間はコマンドレジスタ内のコマンドは消去しないでおく。 During Wait period, it is necessary to change the decision in BUSY reception or interrupt, the period command in the command register Prefer not erased.
【0146】 [0146]
図36は、両ポートの書き込みアドレスが一致してコントローラからインタラプト指示が発生する場合のマスタデバイスの動作を示すタイミング図である。 Figure 36 is a timing diagram illustrating the operation of the master device when the write addresses of the two ports interrupt instruction is generated from the controller match. 図37は、両ポートの書き込みアドレスが一致してコントローラからインタラプト指示が発生する場合のスレーブデバイスの動作を示すタイミング図である。 Figure 37 is a timing diagram illustrating the operation of a slave device when the write addresses of the two ports interrupt instruction is generated from the controller match.
【0147】 [0147]
図36に示されるように、マスタデバイスにおけるコマンド選択状態はインタラプトで反転させられる。 As shown in FIG. 36, the command selection status in the master device is reversed by interrupt. また図37に示されるように、スレーブデバイスにおけるコマンド選択状態は、BUSYで反転させられてから、インタラプトで更に反転させられる。 As also shown in Figure 37, the command selection status in the slave device, from is inverted by BUSY, is further inverted by an interrupt. なおインタラプトによる反転の動作はBUSYによる反転動作と同様であり、詳細な説明は省略する。 Note operation inversion by interrupt is the same as the inversion operation by BUSY, detailed description thereof will be omitted.
【0148】 [0148]
なお上記第2の実施例の動作において、BUSYやインタラプトが発生した後、次ぎのコマンドを入れるまでのコマンドサイクルは変わらないように構成されている。 Note in the operation of the second embodiment, after the BUSY or interrupt occurs, the command cycle to add the following command is configured as unchanged.
【0149】 [0149]
例えば図26において、ReadA2でBUSYが発生するが、ReadA1→ReadA2のコマンド間隔とReadA2→ReadA3のコマンド間隔は同じである。 For example, in FIG. 26, although BUSY occurs in ReadA2, the command interval of the command interval and ReadA2 → ReadA3 of ReadA1 → ReadA2 are the same. Wait時間の間にBUSYやインタラプトを処理しなくてはいけないが、システム上のバス線が長かったり、搭載されたスレーブデバイスの数が多かったり、コントローラの応答速度が遅かったりした場合は、BUSYやインタラプトの信号のやり取りに時間がかかるために、長いWait時間が必要になる。 But we have to process the BUSY or interrupts during the Wait time can be long and bus lines in the system, or often the number of installed slave device, when the slow or the response speed of the controller, BUSY Ya to take a long time to exchange interrupt signals, it requires a long Wait time.
【0150】 [0150]
これを解決するためには、Wait時間を延長するとともに、BUSYやインタラプト発生後の次ぎのコマンド入力を所定の時間遅らせればよい。 To solve this problem, as well as extending the Wait time, the next command input following BUSY and interrupt generation may be delayed by a predetermined time. すなわち図26において、Wait時間を長くするとともに、ReadA1→ReadA2のコマンド間隔に対して、ReadA2→ReadA3のコマンド間隔を長くすればよい。 That is, in FIG. 26, with a longer Wait time for the command interval of ReadA1 → ReadA2, may be longer command interval of ReadA2 → ReadA3.
【0151】 [0151]
コマンド入力を遅らせるためには、データシートにそのことを明記して、コントローラをそのように動作させればよい。 To delay the command input is stated that that the data sheet, it is sufficient to run the controller as such. Wait時間を延長する方法としては、図31に示されるディレイ回路250の遅延時間を長くすればよい。 As a method to extend the Wait time may be longer delay time of the delay circuit 250 shown in FIG. 31. 使用状態によりWait時間を変えたい場合は、このディレイ回路250内に遅延列を複数個用意して、モードレジスタの設定で遅延量の設定を切り替えられるようにすればよい。 If the use state wants to change the Wait time is a plurality prepared delay line in the delay circuit 250 may be so switched configuration of the delay amount in the mode register settings.
【0152】 [0152]
またこのようにWait時間を長くすれば、Write−WriteのBUSY以外の場合でもWait時間を長くとれるため、Read−WriteやWrite−ReadでBUSYが発生した場合も、コントローラからインタラプト指示を出せるようになる。 Also In this way a long Wait time, in order to take a longer Wait time even in the case of non-BUSY of Write-Write, even if the BUSY occurs in the Read-Write or Write-Read, to put out the interrupt instruction from the controller Become.
【0153】 [0153]
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。 Although the present invention is not limited to these embodiments, the present invention is not limited to the above embodiments, and various modifications are possible within the scope of the appended claims.
【0154】 [0154]
【発明の効果】 【Effect of the invention】
上記発明では、複数N個のポートからコマンドが入力された場合に、N個のポートに対応するN個のコマンドを、あるポートに着目した場合の最小のコマンドサイクルの間に順次実行する。 In the above invention, when a command from the plurality of N ports is input, the N number of commands corresponding to the N ports, sequentially performed during the minimum command cycle in the case of focusing on a certain port. これにより、外部からは任意のポートについて、最小のコマンドサイクルの間に、そのポートのコマンド入力に対するアクセス動作を実行するように見える。 Thus, for any port from the outside, between the minimum command cycle, it appears to perform an access operation to the command input of that port. この場合、BUSY状態となる可能性があるのは、同一のアドレスに複数のポートから同時にアクセス要求があったときだけである。 In this case, there can be a BUSY state is only when a access requests simultaneously from a plurality of ports to the same address. 従って、SRAM型のマルチポートメモリのBUSY発生確率と、同等の低いBUSY発生確率を実現することが出来る。 Therefore, a BUSY occurrence probability of the multi-port memory of the SRAM type, it is possible to achieve the same low BUSY occurrence probability.
【0155】 [0155]
また更に本発明の半導体記憶装置において、内部回路は、ダイナミック型メモリセルで構成されたセル配列と、メモリセルをリフレッシュするタイミングを規定するリフレッシュ回路を含み、第1のモードでは複数N個の外部ポートの少なくとも1つへ入力されるリフレッシュコマンドに応じてメモリセルをリフレッシュし、第2のモードではリフレッシュ回路が指定するタイミングでメモリセルをリフレッシュすることを特徴とする。 In addition the semiconductor memory device of the present invention, the internal circuit includes a cell array comprised of dynamic memory cells includes a refresh circuit which defines a timing of refreshing the memory cell, in the first mode a plurality of N external and refreshing the memory cells in response to a refresh command input port to at least one, in the second mode, characterized in that refreshing the memory cell at the timing at which the refresh circuit is specified.
【0156】 [0156]
上記発明では、外部ポートから指定してリフレッシュ動作を実行する動作モードと、内蔵リフレッシュ回路の指示によりリフレッシュ動作を実行する動作モードを用意しておくことで、例えば所定の外部ポートをリフレッシュ管理用のポートとして定期的にリフレッシュコマンドを入力するように動作させたり、このリフレッシュ管理用のポートが非活性状態の場合に内蔵リフレッシュ回路によってリフレッシュ動作を実行すること等が可能になり、システム構成に応じて柔軟にリフレッシュ管理を行うことが出来る。 In the above invention, the operation mode for performing a refresh operation in externally specified port, by preparing the operation mode for performing a refresh operation according to an instruction of the internal refresh circuit, for example for refresh management to a predetermined external port or operated to enter a regular refresh command as a port, a port for refresh management becomes possible such as to execute a refresh operation by internal refresh circuit when the inactive state, depending on the system configuration it is possible to perform flexible refresh management.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の動作原理を説明するための図である。 1 is a diagram for explaining the operation principle of the present invention.
【図2】複数のポートのうちで一方のポートだけを動作させた場合のリフレッシュ動作を示す図である。 Is a diagram illustrating a refresh operation when the [2] was only operate one port among the plurality of ports.
【図3】2ポート、3ポート、及びNポートの場合の本発明の原理を説明するための図である。 [3] 2-port is a diagram for explaining the principle of the present invention in the case of 3 port, and N ports.
【図4】本発明によるマルチポートメモリの第1の実施例を示す構成図である。 It is a block diagram showing a first embodiment of a multi-port memory according to the present invention; FIG.
【図5】アービタへのコマンド入力に関連する回路の構成図である。 5 is a block diagram of circuitry associated with the command input to the arbiter.
【図6】アービタの構成を示す回路図である。 6 is a circuit diagram showing a configuration of the arbiter.
【図7】アービタの動作を示すタイミングチャートである。 FIG. 7 is a timing chart showing the operation of the arbiter.
【図8】DRAMコアへのアドレス入力に関連する回路の構成図である。 8 is a block diagram of circuits related to the address input to the DRAM core.
【図9】データ出力に関連する回路の構成図である。 9 is a block diagram of a circuit associated with the data output.
【図10】転送信号発生回路の構成を示す回路図である。 10 is a circuit diagram showing a configuration of a transfer signal generating circuit.
【図11】データ入力に関連する回路の構成図である。 11 is a configuration diagram of a circuit associated with the data input.
【図12】連続してReadコマンドが入力された場合の動作を示すタイミング図である。 12 is a timing chart showing an operation when the consecutive Read command is entered.
【図13】連続してWriteコマンドが入力された場合の動作を示すタイミング図である。 13 is a timing chart showing an operation when the continuously Write command is input.
【図14】A及びBの両ポートが最高クロック周波数で動作する場合を示すタイミング図である。 14 is a timing diagram illustrating a case where both ports A and B operate at the maximum clock frequency.
【図15】A及びBの両ポートが最高クロック周波数で動作する場合を示すタイミング図である。 [15] Both ports A and B is a timing diagram illustrating a case of operating at the highest clock frequency.
【図16】コマンドがReadからWriteに切り替わる場合の動作を示すタイミング図である。 16 is a timing chart showing an operation when the command is switched to the Write from Read.
【図17】コマンドがReadからWriteに切り替わる場合にリフレッシュコマンドを入力するタイミングを示した図である。 FIG. 17 is a diagram command showed the timing to enter the refresh command if the switches to Write from Read.
【図18】片方のポートを非活性にした場合の動作を示すタイミング図である。 18 is a timing diagram illustrating the operation when the the one port inactive.
【図19】両ポートを非活性にした場合の動作を示すタイミング図である。 19 is a timing diagram illustrating the operation when the both ports inactive.
【図20】DRAMコアの動作を示すタイミング図である。 FIG. 20 is a timing diagram illustrating the operation of the DRAM core.
【図21】1つのポートだけ動作させた場合の倍速動作を示すタイミング図である。 21 is a timing diagram showing the double speed operation when is only one port operations.
【図22】クロック周波数を2倍にしてデータ転送レートを2倍にした倍速動作を示すタイミング図である。 22 is a timing diagram showing the double speed operation in which the data transfer rate is doubled by the clock frequency is doubled.
【図23】本発明の第2の実施例を説明するための図である。 23 is a diagram for explaining the second embodiment of the present invention.
【図24】本発明によるマルチポートメモリの第2の実施例を示す構成図である。 Is a block diagram showing a second embodiment of a multi-port memory according to Figure 24 the present invention.
【図25】連続モードの説明をするためのタイミング図である。 FIG. 25 is a timing diagram for the continuous mode description.
【図26】AポートのReadとBポートのWriteでBUSYが発生した場合の動作を示すタイミング図である。 26 is a timing chart showing an operation when the BUSY at the A port of Read and B ports of the Write occurs.
【図27】AポートのReadとBポートのWriteでBUSYが発生した場合の動作を示すタイミング図である。 27 is a timing chart showing an operation when the BUSY at the A port of Read and B ports of the Write occurs.
【図28】AポートのWriteとBポートのWriteでBUSYが発生した場合の動作を示すタイミング図である。 FIG. 28 is a timing chart showing an operation when the BUSY at the A port of the Write and B ports of the Write occurs.
【図29】AポートのWriteとBポートのWriteでBUSYが発生した場合の動作を示すタイミング図である。 FIG. 29 is a timing chart showing an operation when the BUSY at the A port of the Write and B ports of the Write occurs.
【図30】コントローラによるインタラプトを挿入可能なよう構成された場合の動作を示すタイミング図である。 FIG. 30 is a timing chart showing an operation when configured insertable interrupt by the controller.
【図31】本発明の第2の実施例によるマルチポートメモリにおけるアドレス比較器・BUSY入出力系・インタラプト系の構成を示す図である。 31 is a diagram showing the configuration of a address comparator, BUSY output system Interrupt system in a multi-port memory according to a second embodiment of the present invention.
【図32】マスタデバイスの動作を示すタイミング図である。 FIG. 32 is a timing diagram illustrating the operation of the master device.
【図33】スレーブデバイスの動作を示すタイミング図である。 33 is a timing diagram illustrating the operation of a slave device.
【図34】両ポートの書き込みアドレスが一致した場合のマスタデバイスの動作を示すタイミング図である。 FIG. 34 is a timing diagram illustrating the operation of the master device when the write addresses of the two ports match.
【図35】両ポートの書き込みアドレスが一致した場合のスレーブデバイスの動作を示すタイミング図である。 FIG. 35 is a timing diagram illustrating the operation of a slave device when the write addresses of the two ports match.
【図36】両ポートの書き込みアドレスが一致してコントローラからインタラプト指示が発生する場合のマスタデバイスの動作を示すタイミング図である。 FIG. 36 is a timing diagram illustrating the operation of the master device when the write addresses of the two ports interrupt instruction is generated from the controller match.
【図37】両ポートの書き込みアドレスが一致してコントローラからインタラプト指示が発生する場合のスレーブデバイスの動作を示すタイミング図である。 37 is a timing diagram illustrating the operation of a slave device when the write addresses of the two ports interrupt instruction is generated from the controller match.
【符号の説明】 DESCRIPTION OF SYMBOLS
10 マルチポートメモリ11 Aポート12 Bポート13 セルフリフレッシュ回路14 DRAMコア15 アービタ16 リフレッシュコマンドレジスタ17 コマンドレジスタA 10 multi-port memory 11 A port 12 B-port 13 self-refresh circuit 14 DRAM core 15 arbiter 16 refresh command register 17 the command register A
18 コマンドレジスタB 18 command register B
19 リフレッシュアドレスレジスタ20 アドレスレジスタA 19 refresh address register 20 address register A
21 アドレスレジスタB 21 address register B
22 WriteデータレジスタA 22 Write data register A
23 WriteデータレジスタB 23 Write data register B
24 転送ゲートA 24 transfer gate A
25 転送ゲートB 25 transfer gate B

Claims (14)

  1. 各々がコマンドを受信する複数N個の外部ポートと、 A plurality of N external ports, each of which receives a command,
    該外部ポートの1つに入力される複数のコマンド間の最小間隔の間に少なくともN回のアクセス動作を逐次的に実行する内部回路と、 An internal circuit for executing sequentially at least N times the access operation during a minimum spacing between a plurality of commands input into one of the external ports,
    該複数N個の外部ポートからそれぞれ入力される複数のコマンドを該内部回路に実行させるコマンド実行順番を決定する裁定回路と、 A decision circuit for determining the command execution order to execute a plurality of commands are input from the plurality of N external ports to the internal circuit,
    該複数N個の外部ポートからそれぞれ入力される複数のコマンドのうちで同一アドレスにアクセスするコマンドが複数個存在するか否かを判定するアドレス比較回路と And determining the address comparing circuit whether a command to access the same address exist a plurality of the plurality of commands are input from the plurality of N external ports,
    スタ動作モード或いはスレーブ動作モードを指定するモードレジスタを含み、 Includes a master operation mode or a mode register that specifies the slave operation mode,
    該複数N個の外部ポートの各々は、 Each of the plurality of the N external ports,
    同一アドレスにアクセスするコマンドが複数個存在する場合には所定の信号を装置外部に出力する信号出力回路と、 A signal output circuit for outputting a predetermined signal to the device outside when the command for accessing the same address exists multiple,
    該所定の信号を装置外部から受信する信号入力回路と、 A signal input circuit for receiving the predetermined signal from the outside of the apparatus,
    シリアルに受信したデータをパラレルデータとして該内部回路に供給する回路と、 A circuit for supplying the internal circuit data received in serial as parallel data,
    該内部回路からパラレルに供給されたデータをシリアルデータとして外部に出力する回路を含み、 It includes circuitry for outputting to the outside the data supplied in parallel from the internal circuit as serial data,
    前記内部回路はダイナミック型メモリセルで構成されたセル配列を含み、 It said internal circuit includes a cell array comprised of dynamic-type memory cells,
    該モードレジスタがマスタ動作モードを指定する場合には該信号出力回路を活性化し、該モードレジスタがスレーブ動作モードを指定する場合には該信号入力回路を活性化することを特徴とする半導体記憶装置。 In a case where the mode register specifies a master operation mode activates the signal output circuit, a semiconductor memory device characterized by activating the signal input circuit in a case where the mode register specifies the slave operation mode .
  2. 該モードレジスタがスレーブ動作モードを指定する場合に該信号入力回路が該所定の信号を装置外部から受信すると、該裁定回路は該コマンド実行順番を変更することを特徴とする請求項1記載の半導体記憶装置。 When the signal input circuit when the mode register specifies the slave operation mode to receive the predetermined signal from the outside of the apparatus, a semiconductor according to claim 1, wherein 該裁 constant circuit, characterized in that changing the command execution order Storage device.
  3. 通常動作モードと連続動作モードを備え、該通常動作モードはROWを選択し1つのコマンドに対応した動作を実行しプリチャージする工程を一つの内部動作サイクルで実行し、該連続動作モードはROWを選択し複数のコマンドに対応した動作を連続して実行しプリチャージする工程を一つの内部動作サイクルで実行し、該アドレス比較回路の比較結果に基づき通常動作モードと連続動作モードとが切り替わることを特徴とする請求項2記載の半導体記憶装置。 Includes a normal operation mode to continuous operation mode, the normal operation mode to execute the step of precharging executes an operation corresponding to a single command to select the ROW in one internal operation cycle, the continuous mode of operation ROW run the step of selectively precharged and continuously execute operations corresponding to a plurality of commands in a single internal operation cycle, that based on a comparison result of the address comparison circuit the normal operation mode and the continuous operation mode is switched the semiconductor memory device according to claim 2, wherein.
  4. 該連続動作モードにおいて処理する複数のコマンドが書き込みコマンドである場合はその中の1つのコマンドを選択して実行し残りのコマンドは実行しないことを特徴とする請求項3記載の半導体記憶装置。 Multiple commands semiconductor memory device according to claim 3, wherein if a write command for the remaining commands executed by selecting one command therein is characterized in that it does not execute the processing in the continuous mode of operation.
  5. 該所定の信号を装置外部に送信或いは装置外部から受信する動作は、該連続動作モードにおいてROWを選択する処理と複数のコマンドに対応した動作を連続して実行する処理との間に設けた期間に実行されることを特徴とする請求項3記載の半導体記憶装置。 Act of receiving from a transmitting or a device outside the predetermined signal to the outside of the device, the period provided between the processing executed in succession an operation corresponding to the processing and a plurality of commands to select ROW in the continuous operation mode the semiconductor memory device according to claim 3, characterized in that it is executed.
  6. 該期間は可変であることを特徴とする請求項5記載の半導体記憶装置 Said period between the semiconductor memory device according to claim 5, characterized in that the variable
  7. 各々がコマンドを受信する複数N個の外部ポートと、 A plurality of N external ports, each of which receives a command,
    該外部ポートの1つに入力される複数のコマンド間の最小間隔の間に少なくともN回のアクセス動作を逐次的に実行する内部回路と、 An internal circuit for executing sequentially at least N times the access operation during a minimum spacing between a plurality of commands input into one of the external ports,
    該複数N個の外部ポートからそれぞれ入力される複数のコマンドを該内部回路に実行させるコマンド実行順番を決定する裁定回路と、 A decision circuit for determining the command execution order to execute a plurality of commands are input from the plurality of N external ports to the internal circuit,
    該複数N個の外部ポートからそれぞれ入力される複数のコマンドのうちで同一アドレスにアクセスするコマンドが複数個存在するか否かを判定するアドレス比較回路と And determining the address comparing circuit whether a command to access the same address exist a plurality of the plurality of commands are input from the plurality of N external ports,
    定の信号に応じて外部コントローラから送信されるインタラプト信号を受信する回路を含み、 Includes circuitry for receiving an interrupt signal transmitted from an external controller in response to a Jo Tokoro signal,
    該複数N個の外部ポートの各々は、 Each of the plurality of the N external ports,
    同一アドレスにアクセスするコマンドが複数個存在する場合には該所定の信号を装置外部に出力する信号出力回路と、 A signal output circuit for outputting said predetermined signal to the outside of the device when the command to access the same address exists multiple,
    シリアルに受信したデータをパラレルデータとして該内部回路に供給する回路と、 A circuit for supplying the internal circuit data received in serial as parallel data,
    該内部回路からパラレルに供給されたデータをシリアルデータとして外部に出力する回路を含み、 It includes circuitry for outputting to the outside the data supplied in parallel from the internal circuit as serial data,
    前記内部回路はダイナミック型メモリセルで構成されたセル配列を含み、 It said internal circuit includes a cell array comprised of dynamic-type memory cells,
    該インタラプト信号が受信されると該裁定回路は該コマンド実行順番を変更することを特徴とする半導体記憶装置。 When the interrupt signal is received 該裁 constant circuit semiconductor memory device and changes the command execution order.
  8. 通常動作モードと連続動作モードを備え、該通常動作モードはROWを選択し1つのコマンドに対応した動作を実行しプリチャージする工程を一つの内部動作サイクルで実行し、該連続動作モードはROWを選択し複数のコマンドに対応した動作を連続して実行しプリチャージする工程を一つの内部動作サイクルで実行し、該アドレス比較回路の比較結果に基づき通常動作モードと連続動作モードとが切り替わり、該インタラプト信号を受信する動作は、該連続動作モードにおいてROWを選択する処理と複数のコマンドに対応した動作を連続して実行する処理との間に設けた期間に実行されることを特徴とする請求項記載の半導体記憶装置。 Includes a normal operation mode to continuous operation mode, the normal operation mode to execute the step of precharging executes an operation corresponding to a single command to select the ROW in one internal operation cycle, the continuous mode of operation ROW select the step of precharging sequential execution an operation corresponding to the plurality of commands executed in a single internal operation cycle, normal operation mode and continuous operation mode and switches based on the comparison result of the address comparison circuit, said operation of receiving an interrupt signal, claims characterized in that it is performed in the period provided between the processing executed in succession an operation corresponding to the processing and a plurality of commands to select ROW in the continuous operation mode the semiconductor memory device of claim 7, wherein.
  9. 各々がコマンドを受信する複数N個の外部ポートと、 A plurality of N external ports, each of which receives a command,
    該外部ポートの1つに入力される複数のコマンド間の最小間隔の間に少なくともN回のアクセス動作を逐次的に実行する内部回路を含み、該内部回路は、 Includes internal circuitry to perform sequentially at least N times the access operation during a minimum spacing between a plurality of commands input into one of the external ports, internal circuit,
    ダイナミック型メモリセルで構成されたセル配列と、 A cell array comprised of dynamic-type memory cells,
    該メモリセルをリフレッシュするタイミングを規定するリフレッシュ回路を含み、第1のモードでは該複数N個の外部ポートの少なくとも1つへ入力されるリフレッシュコマンドに応じて該メモリセルをリフレッシュし、第2のモードでは該リフレッシュ回路が指定するタイミングで該メモリセルをリフレッシュすることを特徴とする半導体記憶装置。 It includes a refresh circuit which defines a timing of refreshing the memory cell, in the first mode in response to a refresh command input to at least one of the plurality of N external ports to refresh the memory cells, the second the semiconductor memory device characterized by refreshing the memory cell at the timing the refresh circuit is specified in mode.
  10. 該複数N個の外部ポートのうちで少なくとも1つが非活性である場合に該第2のモードになることを特徴とする請求項9記載の半導体記憶装置。 At least one semiconductor memory device according to claim 9, wherein to become the second mode when a non-active of the plurality of the N external ports.
  11. 該複数N個の外部ポートのうちで該リフレッシュコマンドを入力する外部ポートを装置外部から指定可能であることを特徴とする請求項9記載の半導体記憶装置。 The semiconductor memory device according to claim 9, wherein it is possible specify the external port from outside the device to enter the refresh command among the plurality of the N external ports.
  12. 該複数N個の外部ポートのうちで該リフレッシュコマンドを入力する該外部ポートが非活性である場合に該第2のモードになることを特徴とする請求項11記載の半導体記憶装置。 The semiconductor memory device according to claim 11, wherein the external port for inputting the refresh command is the second mode when a non-active of the plurality of the N external ports.
  13. 該複数N個の外部ポートのうちで該リフレッシュコマンドを入力する外部ポートを指定するモードレジスタを更に含むことを特徴とする請求項11記載の半導体記憶装置。 The semiconductor memory device according to claim 11, further comprising a mode register for specifying the external port for inputting the refresh command among the plurality of the N external ports.
  14. 該複数N個の外部ポートの各々は外部からクロック信号を受信するクロック端子を含み該クロック信号に同期して動作し、該信号入力回路と該信号出力回路は該クロック信号と非同期に動作することを特徴とする請求項1記載の半導体記憶装置。 It each of the plurality of the N external ports operates in synchronization with include clock terminal for receiving a clock signal from an external said clock signal, the signal input circuit and the signal output circuit that operates in the clock signal and the asynchronous the semiconductor memory device according to claim 1, wherein.
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