JP5040681B2 - 半導体スイッチング素子の配線方法 - Google Patents
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Description
この図において、1は入力端子に接続された直流電源であり、入力コンデンサC1がこの直流電源1と並列に接続されている。また直流電源1の一端(図5では正極側)は、トランスTの一次巻線t1のセンタータップに接続される。このトランスTの一次巻線t1における他の二端子は、それぞれ半導体スイッチング素子(以下、MOSFETということがある)Q1,Q2のドレイン端子(主端子)に接続され、そのソース端子(基準端子)は、それぞれ直流電源1の他端(図5では負極側)に接続される。
これらのMOSFET(Q1,Q2)は、ゲート端子(制御端子)とソース端子(基準端子)との間に所定の駆動電圧を印加するゲート駆動回路2によって、ドレイン端子(主端子)とソース端子(基準端子)との間に流れる主電流が制御される。
一方、トランスTの二次巻線t2のセンタータップと二次巻線t2の一端との間には、直流リアクトルLと負荷4および整流ダイオードD1とで構成された直列回路が接続されている。また二次巻線t2の他端には、整流ダイオードD2が接続されると共に、この整流ダイオードD2と整流ダイオードD1とのアノード同士が接続されて、整流回路3を構成する。また負荷4には、並列に平滑コンデンサC2が接続されて、直流リアクトルLを介して脈流を抑えた直流電流が供給されるようになっている。
トランスTの二次巻線t2に生じた交流電圧は、整流回路3によって整流されて直流に変換され、さらに直流リアクトルLおよび平滑コンデンサC2によって平滑されて負荷4に供給されるようになっている。
このようなプッシュプルコンバータを構成する各部品は、配線基板(以下、プリント基板ということがある)に実装される。ここで配線基板において各部品間を接続する配線パターンについて説明する。
例えば特許文献1に記載のプッシュプルコンバータは、その図1に示されるように複数の半導体スイッチング素子がプリント基板の一方の面上(例えば、表面上)の所定の位置にそれぞれ配置されて実装される。そして特に半導体スイッチング素子の主電流が流れる端子(例えば、MOSFETの場合はドレイン端子、ソース端子)が接続される配線パターンは、抵抗成分による損失を低減するために極力、その配線パターンの幅を太くしている。
ここでは半導体スイッチング素子Q1,Q2は、それぞれMOSFETとし、このMOSFETのゲート端子(G)とソース端子(S)との間に駆動電圧を印加するゲート駆動回路2が接続されている。なお、ここではゲート駆動回路2は、IC(integrated circuit 集積回路)としてパッケージ化されているものとする。
尚、図6ではMOSFET(Q1,Q2)およびゲート駆動回路2は、JEDEC SO−8タイプのパッケージとして描いている。これらMOSFET(Q1,Q2)およびゲート駆動回路2は、SO−8タイプ以外のものでも勿論かまわないが、ここではこれらのパッケージを便宜的にSO−8タイプとして説明する。
さて、ゲート駆動回路2は、二つのゲート駆動端子2a,2bを備え、MOSFET(Q1,Q2)のゲート端子6a,6bにそれぞれ配線パターン(以降、ゲート信号パターンという)7a,7bを介して接続される。またMOSFET(Q1,Q2)にそれぞれ三本ずつあるソース端子8a,8bは、別の配線パターン(以降、グラウンドパターンという)9を介してゲート駆動回路2の基準電位端子11に接続されている。ちなみに、このグラウンドパターン9は、制御グランド(基準電位)の役割も担うものである。またMOSFET(Q1,Q2)がそれぞれ有する四本のドレイン端子10a,10bは、図示しない電源ラインの配線パターンに接続される。こうしてプッシュプルコンバータを構成する各部品は、プリント基板上に実装される。
このためグランドパターン9には、自身の配線インダクタンスL3によって起電力VIが生ずる。するとゲート駆動回路2の基準電位端子11の電位(以下、制御グラウンド電位Vssという)とMOSFET(Q1,Q2)のソース電位(以下、主回路グラウンド電位という)との間には電位差(VI)が生ずる。
この電位差(VI)は、MOSFET(Q1,Q2)のゲート電圧をそれぞれ低下させるように作用する。それ故、上述したプッシュプルコンバータは、MOSFET(Q1,Q2)の導通損失およびスイッチング損失を増加させるという問題があった。即ち、ゲート電圧が低下すると、オン抵抗が低くなること、スイッチングスピードが遅くなるということである。更にこの電位差(VI)は、ゲート駆動回路2から出力されるゲート信号がオフであってもMOSFET(Q1,Q2)をオンさせるよう作用し、誤作動を起こすことがあった。この誤作動が起こると上述したプッシュプルコンバータは、MOSFET(Q1,Q2)が同時にオンし、短絡する。
より具体的に近時の半導体スイッチング素子は、高速化によってスイッチング速度が数ns程度にまで短縮されている。このため半導体スイッチング素子を高速でスイッチングさせた場合、配線インダクタンスが例え数nHであったとしても誤動作を発生しうる起電力VIを生じる懸念があった。しかもこの問題は、単に配線パターンを太くするだけでは解決することが困難である。
さらに配線パターンに流れる電流によって誘導ノイズが生じ、これによって半導体スイッチング素子が誤作動することもあった。これはMOSFET(Q1,Q2)のゲート信号パターン7a,7bがそれぞれグラウンドパターン9と平行して配線された場合、グラウンドパターン9に流れる主回路電流Iによって発生する磁界Hがゲート信号パターン7a,7bに鎖交することによって生じるものである。
つまり主回路電流Iがグラウンドパターン9に流れることによってループ磁界Hが発生し、このループ磁界Hにゲート電流が貫通すると電磁誘導によって起電力(誘導起電力)が発生する。この誘導起電力によってMOSFET(Q1,Q2)のゲート電圧が変化して誤作動することがある。この現象は、特に近接して平行に配線された平行配線パターンで顕著に発生することがよく知られている。
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して実装し、前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続するとともに、前記駆動素子が前記半導体素子に印加する駆動電圧と前記半導体スイッチング素子に流れる主回路電流とを互いに直交する位置に位置付けたことを特徴としている。
或いは本発明の半導体スイッチング素子の配線方法は、主端子、基準端子および制御端子を有し、該制御端子から該基準端子に流入される駆動電流によって前記主端子と前記基準端子との間の導通または遮断が制御される複数の半導体スイッチング素子と、複数の前記半導体スイッチング素子の前記各制御端子から前記各基準端子にそれぞれ駆動電流を流入させる駆動素子と、複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して実装し、前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続するとともに、前記駆動素子が前記半導体素子に流入させる駆動電流と該半導体スイッチング素子に流れる主回路電流とを互いに直交する位置に位置付けたことを特徴としている。
また。図1〜図4は、本発明を実施する形態の一例であって、図中、図5〜図7と同一の符号を付した部分は同一物を表わし、基本的な構成は図に示す従来のものと同様であるので説明を省略する。
<実施例1>
図1は、本発明の実施例1に係る半導体スイッチング素子の配線方法を示す図であって図5に示したゲート駆動回路2と半導体スイッチング素子Q1、Q2を実装したプリント基板5の断面図である。この図における半導体スイッチング素子は、上述した従来例と同様にMOSFETであり、プリント基板5に半導体スイッチング素子およびこれを駆動する駆動回路(駆動素子)であるものとして説明する。
なお、図1に示したプリント基板5には、図5にて示した入力コンデンサC1、トランスT、整流回路3等も配置されているが、ここでは理解をし易くするため、本発明が対象とする半導体スイッチング素子(MOSFET)Q1,Q2とゲート駆動回路2の接続箇所だけを図示し、他の構成部品の図示を省略している。
より詳細に本発明の実施例1に係る半導体スイッチング素子の配線方法について図2を参照しながら説明する。この図は、プリント基板5の一方の面(表面5aと称する)上に二つのMOSFET(Q1,Q2)が実装され(図2(a))、他方の面(裏面5bと称する)上にこれらMOSFET(Q1,Q2)を駆動するゲート駆動回路2が実装された様子を示している(図2(b))。
まずプリント基板5の表面5a上には、二つのMOSFET(Q1,Q2)がそれぞれ備える三本のソース端子8a,8bを互いに近接するように向きを揃えて実装するためのグラウンドパターン9aが設けられている。またこの表面5a上には、各MOSFET(Q1,Q2)のゲート端子6a,6bを取り付ける、ゲート信号パターン7c,7dが設けられている。尚、MOSFET(Q1,Q2)がそれぞれ備える四本のドレイン端子10a,10bの配線パターンは、ここではその図示を省略している。
また、プリント基板5の裏面5b上には、ゲート駆動回路2からMOSFET(Q1,Q2)のゲート端子に駆動電圧を出力するゲート出力端子2a,2bを接続するゲート信号パターン7a,7bが設けられている。これらのゲート信号パターン7a,7bは、プリント基板5の表面5aに設けられたゲート信号パターン7c,7dとプリント基板5をその板厚方向に貫通するスルーホール31a,31bによってそれぞれ最短距離にて電気的に接続される。
このような特徴ある本発明の半導体スイッチング素子の接続方法は、上述した接続方法をとることによってMOSFET(Q1,Q2)の各ソース端子8a,8bと、ゲート駆動回路2の基準電位端子11との配線長がプリント基板5の板厚相当という極めて短い距離でこれらの端子を接続することができる。このためゲート駆動回路2の配線パターン(グラウンドパターン9a,9b)のインダクタンスは、低減されて主回路グラウンド電位と制御グラウンド電位Vssを一致させることができる。
また実施例1に係る半導体スイッチング素子の配線方法は、主回路電流が流れる経路をプリント基板5の板厚方向としているので、ゲート信号パターン7a,7bに流れる電流は、いかなる主回路電流の経路とも垂直に交わることになる。つまり主回路電流によって発生する磁界は、プリント基板5に設けられたゲート信号パターン7a,7b,7c,7dに流れる電流と鎖交することがない。
具体的に図3は、ゲート駆動電流と主回路電流およびこの主回路電流が発生する磁界の位置関係を模式的に表した図である。例えば、X軸方向に流れる主回路電流A、Y軸方向に流れる主回路電流Bに対し、X軸およびY軸に流れるゲート電流(制御電流)は、互いに直交する位置関係にある。このため主回路電流A,Bによって生ずる磁界H1,H2のいずれもZ軸方向に流れるゲート駆動電流と鎖交しない。したがって本発明の実施例1に係る半導体スイッチング素子の配線方法は、誘導ノイズによる半導体スイッチング素子の誤動作を防止することができる。
<実施例2>
次に本発明の実施例2に係る半導体スイッチング素子の配線方法について図4を参照しながら説明する。この実施例2が上述した実施例1と異なるところは、四つのMOSFET(Q1〜Q4)をプリント基板5の一方の面上に配置した点にある。より具体的には、これら四つのMOSFET(Q1〜Q4)をそれぞれ十文字状になるようにしてプリント基板5の一方の面(図4では表面5aとする)に実装する。すなわち四つのMOSFET(Q1〜Q4)の各ソース端子(基準端子)は、それぞれ近接して配置されるように向きを揃えて実装するために設けられたグラウンドパターン9aに接続する。
尚、ここではMOSFET(Q1,Q3)(またはMOSFET(Q2,Q4))のゲート信号は、同一のゲート駆動信号によって駆動されるものとし、ゲート駆動回路2からのゲート信号パターン7a(またはゲート信号パターン7b)は、プリント基板の両面をそれぞれ貫通するスルーホール31a,31c(またはスルーホール31b,31d)を介して、それぞれのMOSFET(Q1,Q3)(またはMOSFET(Q2,Q4))へと接続される。そしてプリント基板5の他方の面(図4では裏面5b)には、ゲート駆動回路2を配置し、各半導体スイッチング素子Q1〜Q4の各ソース端子とゲート駆動回路2の基準電位端子11とをスルーホール30にて最短距離にて接続する。
このようにMOSFET(半導体スイッチング素子)が複数個ある場合であっても本発明の半導体スイッチング素子の配線方法は、ゲート駆動回路2の基準電位端子11との配線長がプリント基板5の板厚相当という極めて短い距離でこれらの端子を接続することができゲート駆動回路2の配線パターン(グラウンドパターン9a,9b)のインダクタンスは、低減されて主回路グラウンド電位と制御グラウンド電位Vssを一致させることができる。
尚、本発明の半導体スイッチング素子の配線方法は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加えてもかまわない。例えば上述した実施例は、プッシュプルコンバータにおけるトランスの一次側に接続された半導体スイッチング素子の配線方法について述べたが、例えば図5に示されるトランスの二次側に接続された整流ダイオードD1,D2に替えて半導体スイッチング素子を配置する、いわゆる同期整流回路においても本発明の配線方法が適用できることはいうまでもない。勿論、本発明の半導体スイッチング素子の配線方法は、コンバータに限られることなく、半導体スイッチング素子を用いるインバータ等の電力変換装置に幅広く適用することが可能である。
5 プリント基板
8a,8b 各ソース端子
10a,10b ドレイン
30 スルーホール
Q1,Q2 半導体スイッチング素子
Claims (2)
- 主端子、基準端子および制御端子を有し、この制御端子と前記基準端子との間に印加する駆動電圧によって前記主端子と前記基準端子との間の導通または遮断が制御される複数の半導体スイッチング素子と、
複数の前記半導体スイッチング素子の前記制御端子と前記基準端子との間にそれぞれ所定の前記駆動電圧を印加する駆動素子と、
複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して接続し、
前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続するとともに、前記駆動素子の制御端子に流れる電流と前記半導体スイッチング素子に流れる主回路電流とを互いに直交する位置に位置付けたことを特徴とする半導体スイッチング素子の配線方法。 - 主端子、基準端子および制御端子を有し、この制御端子から前記基準端子に流入される駆動電流によって前記主端子と前記基準端子との間の導通または遮断が制御される複数の半導体スイッチング素子と、
複数の前記半導体スイッチング素子の前記各制御端子から前記各基準端子にそれぞれ駆動電流を流入させる駆動素子と、
複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して接続し、
前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続するとともに、前記駆動素子が前記半導体スイッチング素子に流入させる駆動電流と該半導体スイッチング素子に流れる主回路電流とを互いに直交する位置に位置付けたことを特徴とする半導体スイッチング素子の配線方法。
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