JP5029564B2 - Multilayer capacitor - Google Patents

Multilayer capacitor Download PDF

Info

Publication number
JP5029564B2
JP5029564B2 JP2008262405A JP2008262405A JP5029564B2 JP 5029564 B2 JP5029564 B2 JP 5029564B2 JP 2008262405 A JP2008262405 A JP 2008262405A JP 2008262405 A JP2008262405 A JP 2008262405A JP 5029564 B2 JP5029564 B2 JP 5029564B2
Authority
JP
Japan
Prior art keywords
capacitor
external terminal
electrode
main surface
terminal electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008262405A
Other languages
Japanese (ja)
Other versions
JP2009170873A (en
Inventor
寛和 高島
浩 上岡
義一 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2008262405A priority Critical patent/JP5029564B2/en
Priority to US12/335,554 priority patent/US8120891B2/en
Publication of JP2009170873A publication Critical patent/JP2009170873A/en
Priority to US13/349,608 priority patent/US8649156B2/en
Application granted granted Critical
Publication of JP5029564B2 publication Critical patent/JP5029564B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

この発明は、積層コンデンサに関するもので、特に、積層コンデンサの等価直列抵抗(ESR)の制御を容易にするための改良に関するものである。   The present invention relates to a multilayer capacitor, and more particularly to an improvement for facilitating control of an equivalent series resistance (ESR) of the multilayer capacitor.

電源回路においては、電源ラインやグラウンドに存在するインピーダンスによって、電源ラインでの電圧変動が大きくなると、駆動する回路の動作が不安定になったり、電源回路を経由して回路間の干渉が起こったり、発振を起こしたりする。そこで、通常、電源ラインとグラウンドとの間には、デカップリングコンデンサが接続されている。デカップリングコンデンサは、電源ラインとグラウンドとの間のインピーダンスを低減し、電源電圧の変動や回路間の干渉を抑える役割を果たしている。   In a power supply circuit, if the voltage fluctuation in the power supply line increases due to the impedance existing in the power supply line or ground, the operation of the driving circuit becomes unstable or interference between the circuits occurs via the power supply circuit. Cause oscillation. Therefore, normally, a decoupling capacitor is connected between the power supply line and the ground. The decoupling capacitor reduces the impedance between the power supply line and the ground, and plays the role of suppressing fluctuations in the power supply voltage and interference between circuits.

さて、近年、携帯電話などの通信機器やパーソナルコンピュータなどの情報処理機器では、大量の情報を処理するために信号の高速化が進んでおり、使用されるICのクロック周波数も高周波化が進んでいる。このため、高調波成分を多く含むノイズが発生しやすくなり、IC電源回路においては、より強力なデカップリングを施す必要がある。   In recent years, in communication devices such as mobile phones and information processing devices such as personal computers, the speed of signals has been increased in order to process a large amount of information, and the clock frequency of ICs used has been increased. Yes. For this reason, noise containing a large amount of harmonic components is likely to occur, and it is necessary to perform stronger decoupling in the IC power supply circuit.

デカップリング効果を高めるためには、インピーダンス周波数特性の優れたデカップリングコンデンサを用いることが有効であり、このようなデカップリングコンデンサとしては、積層セラミックコンデンサが挙げられる。積層セラミックコンデンサは、ESL(等価直列インダクタンス)が小さいため、電解コンデンサに比べて、広い周波数帯域にわたってノイズ吸収効果に優れている。   In order to enhance the decoupling effect, it is effective to use a decoupling capacitor having excellent impedance frequency characteristics, and examples of such a decoupling capacitor include a multilayer ceramic capacitor. Since the multilayer ceramic capacitor has a small ESL (equivalent series inductance), it has an excellent noise absorption effect over a wide frequency band as compared with an electrolytic capacitor.

デカップリングコンデンサのもう1つの役割は、ICへの電荷供給である。通常、デカップリングコンデンサはICの近傍に配置され、電源ラインに電圧変動が生じた際、デカップリングコンデンサからICに迅速に電荷が供給され、ICの立ち上がりが遅れるのを防止する。   Another role of the decoupling capacitor is to supply charges to the IC. Usually, the decoupling capacitor is disposed in the vicinity of the IC, and when voltage fluctuation occurs in the power supply line, electric charges are rapidly supplied from the decoupling capacitor to the IC, thereby preventing the rise of the IC from being delayed.

コンデンサに充放電が起こるときは、コンデンサには、式:dV=L・di/dtで示される逆起電力dVが生じ、dVが大きいと、ICへの電荷の供給が遅くなってしまう。ICのクロック周波数が高周波化する中で、単位時間あたりの電流変動量di/dtは大きくなる傾向にある。すなわち、dVを小さくするためには、インダクタンスLを小さくする必要がある。このため、コンデンサのESLをさらに低減することが望まれている。   When the capacitor is charged / discharged, a back electromotive force dV represented by the equation: dV = L · di / dt is generated in the capacitor. If dV is large, the supply of charge to the IC is delayed. As the clock frequency of the IC increases, the current fluctuation amount di / dt per unit time tends to increase. That is, in order to reduce dV, it is necessary to reduce inductance L. For this reason, it is desired to further reduce the ESL of the capacitor.

ESLがさらに低減された低ESL型の積層セラミックコンデンサとしては、たとえばLW逆転型の積層セラミックコンデンサが知られている。通常の積層セラミックコンデンサでは、外部端子電極が形成されているコンデンサ本体の端面の長さ方向の寸法(W寸法)は、コンデンサ本体の上記端面に隣接する側面の長さ方向の寸法(L寸法)より小さいが、LW逆転型の積層セラミックコンデンサでは、外部端子電極が形成されている端面の長さ方向の寸法(W寸法)が、側面の長さ方向の寸法(L寸法)より大きくされている。このようなLW逆転型の積層セラミックコンデンサでは、コンデンサ本体内部の電流経路が広く短くなることにより、ESLが低減される。   As a low ESL type multilayer ceramic capacitor with further reduced ESL, for example, an LW reverse type multilayer ceramic capacitor is known. In a typical multilayer ceramic capacitor, the length dimension (W dimension) of the end face of the capacitor body on which the external terminal electrodes are formed is the dimension in the length direction (L dimension) of the side surface adjacent to the end face of the capacitor body. Although smaller, in the LW reverse type multilayer ceramic capacitor, the dimension in the length direction (W dimension) of the end surface on which the external terminal electrode is formed is larger than the dimension in the length direction of the side surface (L dimension). . In such an LW reverse type multilayer ceramic capacitor, the ESL is reduced by widening and shortening the current path inside the capacitor body.

しかしながら、低ESL型の積層セラミックコンデンサでは、上記のように、電流経路が広く短くされるため、その分、ESRが低減される。   However, in the low ESL type multilayer ceramic capacitor, since the current path is wide and short as described above, the ESR is reduced accordingly.

また、積層セラミックコンデンサには大容量化の要求がある。積層セラミックコンデンサを大容量化するためには、セラミック層および内部電極の積層枚数を増やすことが考えられるが、この場合も、電流経路が増えることにより、ESRが低減される。つまり、低ESL化および大容量化の要求を受けて、積層セラミックコンデンサのESRはますます低下する傾向にある。   In addition, the multilayer ceramic capacitor is required to have a large capacity. In order to increase the capacity of the multilayer ceramic capacitor, it is conceivable to increase the number of laminated ceramic layers and internal electrodes. In this case as well, the ESR is reduced by increasing the number of current paths. That is, in response to the demand for lower ESL and larger capacity, the ESR of multilayer ceramic capacitors tends to further decrease.

しかし、コンデンサのESRが低くなりすぎると、回路においてインピーダンスの不整合が生じ、信号波形の立ち上がりが歪む「リンギング」と呼ばれる減衰振動が生じやすくなることが知られている。リンギングが生じると、乱れた信号により、ICが誤動作を起こすおそれがある。   However, it is known that when the ESR of the capacitor becomes too low, impedance mismatch occurs in the circuit, and a damped oscillation called “ringing” that distorts the rising of the signal waveform is likely to occur. When ringing occurs, the IC may malfunction due to a disturbed signal.

また、コンデンサのESRが低くなりすぎると、コンデンサのインピーダンス周波数特性が共振周波数近傍で急峻になりすぎる。これにより、付近に実装された別のコンデンサの共振周波数との間で生じる反共振点が大きくなってしまい、反共振点近傍の周波数帯域におけるノイズ吸収効果が低下するおそれがある。   Further, if the ESR of the capacitor becomes too low, the impedance frequency characteristic of the capacitor becomes too steep near the resonance frequency. As a result, the antiresonance point generated between the resonance frequency of another capacitor mounted in the vicinity becomes large, and the noise absorption effect in the frequency band near the antiresonance point may be reduced.

上記のように回路設計上好ましくない現象を防止するためには、ラインに直列に抵抗素子を接続し、インピーダンス周波数特性の波形をあえて鈍らせることが有効である。そして、近年、コンデンサ自体に抵抗成分を持たせることが提案されており、コンデンサのESRを制御する手段が注目されている。   In order to prevent a phenomenon which is not preferable in the circuit design as described above, it is effective to connect a resistance element in series with the line and dare to dull the waveform of the impedance frequency characteristic. In recent years, it has been proposed that the capacitor itself has a resistance component, and means for controlling the ESR of the capacitor has attracted attention.

たとえば特許文献1および2では、内部電極と電気的に接続される外部端子電極に抵抗成分を含有させることにより、ESRを制御することが提案されている。特に、特許文献2では、ITOなどの抵抗材料を含有する抵抗ペーストにコンデンサ本体を浸漬することによってコンデンサ本体上に付与された抵抗ペーストを焼き付けることにより、抵抗成分を含有する外部端子電極が形成された積層セラミックコンデンサが記載されている。   For example, Patent Documents 1 and 2 propose controlling ESR by including a resistance component in an external terminal electrode that is electrically connected to an internal electrode. In particular, in Patent Document 2, an external terminal electrode containing a resistance component is formed by baking the resistor paste applied on the capacitor body by immersing the capacitor body in a resistor paste containing a resistance material such as ITO. Multilayer ceramic capacitors are described.

特許文献1および2に記載のように、外部端子電極に抵抗成分を含有させる場合、コンデンサのESRを制御するためには、抵抗材料の比抵抗を調整する、もしくは抵抗ペーストの塗布厚を調整する、といった手段が考えられる。   As described in Patent Documents 1 and 2, when the resistance component is included in the external terminal electrode, in order to control the ESR of the capacitor, the specific resistance of the resistance material is adjusted, or the coating thickness of the resistance paste is adjusted. A means such as can be considered.

しかし、抵抗材料の比抵抗を調整すべく、数種類の抵抗ペーストを準備するのは煩雑である。また、比抵抗を調整するために抵抗ペーストの組成を変えると、内部電極との反応性やコンデンサ本体への固着力など、その他の因子に影響が出るおそれがある。   However, it is troublesome to prepare several types of resistance paste in order to adjust the specific resistance of the resistance material. Further, if the composition of the resistance paste is changed in order to adjust the specific resistance, other factors such as reactivity with the internal electrode and adhesion to the capacitor body may be affected.

また、抵抗ペーストの塗布厚を調整するためには、抵抗ペーストの粘度を調整する必要があり、この場合も、抵抗ペーストの組成を変える結果、その他の因子に影響が出るおそれがある。さらに、抵抗ペーストの厚付けには技術的に限界があるため、特にESRを高める方向での制御に制約が生じるという問題がある。
特開2004−47983号公報 国際公開第2006/022258号パンフレット
Moreover, in order to adjust the application thickness of the resistance paste, it is necessary to adjust the viscosity of the resistance paste. In this case, as a result of changing the composition of the resistance paste, other factors may be affected. Furthermore, since there is a technical limit in thickening the resistance paste, there is a problem that control is particularly restricted in the direction of increasing ESR.
JP 2004-47983 A International Publication No. 2006/022258 Pamphlet

そこで、この発明の目的は、低ESLでありかつESR制御を容易に行なうことができる積層コンデンサを安価かつ簡便に提供しようとすることである。   Accordingly, an object of the present invention is to provide a multilayer capacitor that has low ESL and can easily perform ESR control at low cost and in a simple manner.

この発明に係る積層コンデンサは、積層された複数の誘電体層をもって構成される積層構造を有し、互いに対向する第1および第2の主面と誘電体層の面方向に延びかつ互いに対向する第1および第2の側面と互いに対向する第1および第2の端面とを有する直方体形状をなす、コンデンサ本体を備えている。コンデンサ本体の少なくとも第2の主面および第1の端面上には、第1の外部端子電極が形成され、コンデンサ本体の少なくとも第2の主面および第2の端面上には、第1の外部端子電極と電気的に絶縁された状態で、第2の外部端子電極が形成される。 The multilayer capacitor in accordance with the inventions have made multilayer structure with a plurality of dielectric layers stacked, and opposite to each other extend in a plane direction of the first and second main surfaces and the dielectric layer facing each other And a capacitor body having a rectangular parallelepiped shape having first and second side surfaces and first and second end surfaces facing each other. A first external terminal electrode is formed on at least the second main surface and the first end surface of the capacitor body, and a first external terminal is formed on at least the second main surface and the second end surface of the capacitor body. in the terminal electrodes and the electrically insulated state, the second external terminal electrodes are formed.

コンデンサ本体には、誘電体層の積層方向に沿って配置された、第1のコンデンサ部と第2のコンデンサ部とが構成される。第1のコンデンサ部には、静電容量を形成するように所定の誘電体層を介して互いに対向する第1および第2の内部電極が設けられ、第2のコンデンサ部には、静電容量を形成するように所定の誘電体層を介して互いに対向する第3および第4の内部電極が設けられる。   The capacitor body includes a first capacitor portion and a second capacitor portion that are arranged along the stacking direction of the dielectric layers. The first capacitor portion is provided with first and second internal electrodes facing each other with a predetermined dielectric layer so as to form a capacitance. The second capacitor portion has a capacitance. Third and fourth internal electrodes are provided opposite to each other with a predetermined dielectric layer formed therebetween.

第1の内部電極は、第1の容量部と第1の容量部から少なくとも第1の端面に引き出されかつ第1の外部端子電極と電気的に接続された第1の引出し部とを有し、第2の内部電極は、所定の誘電体層を介して第1の容量部と対向する第2の容量部と第2の容量部から少なくとも第2の端面に引き出されかつ第2の外部端子電極と電気的に接続された第2の引出し部とを有している。 The first internal electrode has a first capacitor portion and a first lead portion that is drawn from the first capacitor portion to at least the first end face and is electrically connected to the first external terminal electrode. The second internal electrode is drawn to at least the second end face from the second capacitor portion and the second capacitor portion facing the first capacitor portion via a predetermined dielectric layer, and is connected to the second external terminal. And a second lead portion electrically connected to the electrode.

第3の内部電極は、第3の容量部と第3の容量部から第2の主面に引き出されかつ第1の外部端子電極と電気的に接続された第3の引出し部とを有し、第4の内部電極は、所定の誘電体層を介して第3の容量部と対向する第4の容量部と第4の容量部から第2の主面に引き出されかつ第2の外部端子電極と電気的に接続された第4の引出し部とを有している。 The third internal electrode has a third capacitor portion and a third lead portion that is drawn from the third capacitor portion to the second main surface and is electrically connected to the first external terminal electrode. The fourth internal electrode is led to the second main surface from the fourth capacitor portion and the fourth capacitor portion facing the third capacitor portion via a predetermined dielectric layer, and is connected to the second external terminal. And a fourth lead portion electrically connected to the electrode.

このような構成を有する積層コンデンサにおいて、この発明では、前述した技術的課題を解決するため、同じ方向で比較した場合において、第3の引出し部は、第1の引出し部に比べて幅狭な部分を有し、第4の引出し部は、第2の引出し部に比べて幅狭な部分を有することを特徴としている。 In the product layer capacitors that have a such a configuration, in the present invention, to solve the technical problems described above, when compared with the same direction, the third lead portion, compared to the first lead-out portion It has a narrow part, and the 4th drawer part is characterized by having a narrow part compared with the 2nd drawer part .

この発明に係る積層コンデンサは、上記第2の主面を実装面側に向けて実装されることが好ましい。The multilayer capacitor according to the present invention is preferably mounted with the second main surface facing the mounting surface.

この発明に係る積層コンデンサにおいて、第1の外部端子電極は、第1の主面上に形成された部分をさらに有し、第3の内部電極と同一面上において、第3の引出し部と対向する位置に、第1の主面に露出しかつ第1の外部端子電極に接合されるようにダミー電極がさらに形成され、他方、第2の外部端子電極は、第1の主面上に形成された部分をさらに有し、第4の内部電極と同一面上において、第4の引出し部と対向する位置に、第1の主面に露出しかつ第2の外部端子電極に接合されるようにダミー電極がさらに形成されていることが好ましい。In the multilayer capacitor in accordance with the present invention, the first external terminal electrode further has a portion formed on the first main surface, and faces the third lead portion on the same surface as the third internal electrode. A dummy electrode is further formed at a position where the dummy electrode is exposed to the first main surface and joined to the first external terminal electrode, while the second external terminal electrode is formed on the first main surface. And is exposed to the first main surface and joined to the second external terminal electrode at a position facing the fourth lead portion on the same plane as the fourth internal electrode. It is preferable that a dummy electrode is further formed.

第2のコンデンサ部において、複数枚の第3の内部電極が積層方向に連続して配列されてもよい。   In the second capacitor unit, a plurality of third internal electrodes may be continuously arranged in the stacking direction.

コンデンサ本体において、2個の第1のコンデンサ部によって第2のコンデンサ部が挟まれるように配置されていることが好ましい。   In the capacitor body, it is preferable that the second capacitor portion is sandwiched between the two first capacitor portions.

この発明によれば、第3の内部電極の第3の引出し部が、第1の内部電極の第1の引出し部に比べて幅狭な部分を有しているので、第2のコンデンサ部における1層あたりのESRは、第1のコンデンサ部における1層あたりのESRよりも高くなる。また、第1のコンデンサ部においては、第2のコンデンサ部における場合に比べて、内部電極から外部端子電極までの電流経路がより分散されるため、第1のコンデンサ部のESLが相対的に低くなり、共振周波数が相対的に高くなる。   According to the present invention, the third lead portion of the third internal electrode has a narrower portion than the first lead portion of the first internal electrode. The ESR per layer is higher than the ESR per layer in the first capacitor unit. Further, in the first capacitor unit, since the current path from the internal electrode to the external terminal electrode is more dispersed than in the second capacitor unit, the ESL of the first capacitor unit is relatively low. Thus, the resonance frequency becomes relatively high.

これらのことから、この発明に係る積層コンデンサの特性は、第1のコンデンサ部の低ESL特性と第2のコンデンサ部の高ESR特性とが複合されたものとなり、この発明によれば、低ESLであるとともに高ESRである積層コンデンサを得ることができる。また、第1のコンデンサ部と第2のコンデンサ部との間での引出し部の幅の比率や内部電極の積層枚数の比率を変更することにより、共振点位置やESRを容易に制御することができる。   From these facts, the characteristics of the multilayer capacitor according to the present invention are a combination of the low ESL characteristic of the first capacitor part and the high ESR characteristic of the second capacitor part. In addition, a multilayer capacitor having a high ESR can be obtained. Further, by changing the ratio of the width of the lead portion between the first capacitor portion and the second capacitor portion or the ratio of the number of stacked internal electrodes, the resonance point position and ESR can be easily controlled. it can.

この発明によれば、第2の引出し部と第4の引出し部とについても、第4の引出し部が、第2の引出し部に比べて幅狭な部分を有するようにされるので、コンデンサ本体内部における引出し部の配置のバランスを良好なものとすることができるため、コンデンサ本体の積層状態を安定なものとすることができる。 According to the invention, also the second lead portion and a fourth lead portion, the lead portion of the fourth is, since it is to have a narrow portion as compared to the second lead portion, the capacitor body Since the balance of the arrangement of the lead portions inside can be made favorable, the laminated state of the capacitor body can be made stable.

第2のコンデンサ部において、幅狭な部分を有する結果、露出した第3の引出し部の幅方向寸法が相対的に短くなる場合、第3の内部電極については、第1の外部端子電極との接触面積が相対的に小さくなるため、第1の外部端子電極との間で良好な接触状態が得られず、積層コンデンサ全体の容量が低下するおそれがある。このような場合には、第2のコンデンサ部において、複数枚の第3の内部電極が積層方向に連続して配置されていると、ある第3の内部電極が第1の外部端子電極との間で接触不良を起こした場合でも、残りの第3の内部電極がバックアップして容量を形成するため、設計容量からそれほど外れない容量を得ることができる。   As a result of having a narrow portion in the second capacitor portion, when the width direction dimension of the exposed third lead portion becomes relatively short, the third internal electrode is connected to the first external terminal electrode. Since the contact area is relatively small, a good contact state cannot be obtained with the first external terminal electrode, and the capacity of the entire multilayer capacitor may be reduced. In such a case, when a plurality of third internal electrodes are continuously arranged in the stacking direction in the second capacitor unit, the third internal electrode is connected to the first external terminal electrode. Even when contact failure occurs between them, the remaining third internal electrode backs up to form a capacitance, so that a capacitance that does not deviate much from the design capacitance can be obtained.

この発明において、第3の引出し部および第4の引出し部が第2の主面に引き出されながら、第2の主面を実装面側に向けて実装されると、第2のコンデンサ部を高ESR部として機能させながら、全体的に積層コンデンサのESLを下げたい場合に有効な構成とすることができる。 Oite this inventions, the lead portion of the third lead portion and a fourth is under drawn to the second main surface, is mounted with its second major surface to the mounting surface side, a second capacitor It is possible to make the configuration effective when it is desired to lower the ESL of the multilayer capacitor as a whole while the portion functions as a high ESR portion.

図1ないし図4を参照して、この発明にとって興味ある第1の参考例について説明する。この第1の参考例ならびに後述する第2ないし第10参考例は、この発明の範囲外のものであるが、この発明を理解する上で参考となるものであるA first reference example of interest to the present invention will be described with reference to FIGS. Tenth reference example to second without this first reference example as well as later, although outside the scope of the invention, and serves as a reference for understanding the present invention.

まず、図1は、第1の参考例となる積層コンデンサ1の外観を示す斜視図である。積層コンデンサ1は、互いに対向する第1および第2の主面2および3と互いに対向する第1および第2の側面4および5と互いに対向する第1および第2の端面6および7とを有する直方体形状をなす、コンデンサ本体8を備えている。この積層コンデンサ1は、いわゆるLW逆転型であり、第1および第2の端面6および7の各々の長手方向の寸法Leは、第1および第2の側面6および7の各々の長手方向の寸法Lsよりも長い。 First, FIG. 1 is a perspective view showing an appearance of a multilayer capacitor 1 as a first reference example . The multilayer capacitor 1 has first and second main surfaces 2 and 3 facing each other, first and second side surfaces 4 and 5 facing each other, and first and second end surfaces 6 and 7 facing each other. A capacitor main body 8 having a rectangular parallelepiped shape is provided. The multilayer capacitor 1 is a so-called LW reverse type, and the longitudinal dimension Le of each of the first and second end faces 6 and 7 is the longitudinal dimension of each of the first and second side faces 6 and 7. Longer than Ls.

コンデンサ本体8の第1および第2の端面6および7上には、それぞれ、第1および第2の外部端子電極9および10が形成される。この参考例では、第1および第2の外部端子電極9および10は、第1および第2の主面2および3ならびに第1および第2の側面4および5の各一部にまで延びるように形成されている。 First and second external terminal electrodes 9 and 10 are formed on the first and second end faces 6 and 7 of the capacitor body 8, respectively. In this reference example , the first and second external terminal electrodes 9 and 10 extend to part of the first and second main surfaces 2 and 3 and the first and second side surfaces 4 and 5. Is formed.

コンデンサ本体8は、積層された複数の誘電体層11(図3および図4参照)をもって構成される積層構造を有している。前述した主面2および3は、誘電体層11の面方向に延びている。   The capacitor body 8 has a laminated structure constituted by a plurality of laminated dielectric layers 11 (see FIGS. 3 and 4). The main surfaces 2 and 3 described above extend in the surface direction of the dielectric layer 11.

図2は、コンデンサ本体8において構成される第1および第2のコンデンサ部12および13の配置状態を、実装基板14とともに、図1の線A−Aに沿う断面をもって示すブロック図である。図2に示すように、コンデンサ本体8には、2個の第1のコンデンサ12と1個の第2のコンデンサ13とが構成され、誘電体層11の積層方向に沿って、2個の第1のコンデンサ部12によって第2のコンデンサ部13が挟まれるように配置される。また、コンデンサ本体8の積層方向における両端部には、内部電極が形成されず、容量形成に寄与しない外層部15が設けられている。   FIG. 2 is a block diagram showing the arrangement state of the first and second capacitor portions 12 and 13 configured in the capacitor body 8 together with the mounting substrate 14 with a cross section taken along line AA in FIG. As shown in FIG. 2, the capacitor body 8 includes two first capacitors 12 and one second capacitor 13, and two second capacitors 13 are arranged along the stacking direction of the dielectric layers 11. The first capacitor portion 12 is arranged so that the second capacitor portion 13 is sandwiched between them. Further, at both ends in the stacking direction of the capacitor main body 8, the outer layer portion 15 that does not contribute to the capacitance formation is provided with no internal electrode.

図2に示すように、コンデンサ本体8の第2の主面3を、実装基板14の表面によって与えられる実装面16側に向けて積層コンデンサ1が実装される。第1のコンデンサ部12は、第2のコンデンサ部13に比べて、実装面16により近い位置に配置される。図示しないが、コンデンサ本体8の第1の主面2を実装面16側に向けて、積層コンデンサ1が実装される場合も同様である。   As shown in FIG. 2, the multilayer capacitor 1 is mounted with the second main surface 3 of the capacitor body 8 facing the mounting surface 16 provided by the surface of the mounting substrate 14. The first capacitor unit 12 is disposed closer to the mounting surface 16 than the second capacitor unit 13. Although not shown, the same applies when the multilayer capacitor 1 is mounted with the first main surface 2 of the capacitor body 8 facing the mounting surface 16 side.

なお、2個の第1のコンデンサ部12によって第2のコンデンサ部13が挟まれるといった好ましい構成を実現するため、図2では、2個の第1のコンデンサ12によって1個の第2のコンデンサ部13が挟まれるように配置されたが、積層方向での両端部に第1のコンデンサ部12が配置される限り、積層方向での中間部では、第2のコンデンサ部13に加えて第1のコンデンサ部12が配置されても、2個以上の第2のコンデンサ部13が配置されてもよい。   In order to realize a preferable configuration in which the second capacitor unit 13 is sandwiched between the two first capacitor units 12, in FIG. 2, one second capacitor unit is formed by the two first capacitors 12. 13 is arranged so that the first capacitor portion 12 is disposed at both ends in the stacking direction, but the first capacitor portion 12 is added to the first capacitor portion 13 in the intermediate portion in the stacking direction in addition to the second capacitor portion 13. Even if the capacitor unit 12 is disposed, two or more second capacitor units 13 may be disposed.

第1のコンデンサ部12には、図3に示すように、第1および第2の内部電極17および18が設けられる。第1および第2の内部電極17および18は、静電容量を形成するように所定の誘電体層11を介して互いに対向している。第2のコンデンサ部13には、図4に示すように、第3および第4の内部電極19および20が設けられる。第3および第4の内部電極19および20は、積層方向に各々1枚ずつ交互に配列され、静電容量を形成するように所定の誘電体層11を介して互いに対向している。   As shown in FIG. 3, the first capacitor unit 12 is provided with first and second internal electrodes 17 and 18. The first and second internal electrodes 17 and 18 are opposed to each other through a predetermined dielectric layer 11 so as to form a capacitance. As shown in FIG. 4, the second capacitor unit 13 is provided with third and fourth internal electrodes 19 and 20. The third and fourth internal electrodes 19 and 20 are alternately arranged one by one in the stacking direction, and face each other with a predetermined dielectric layer 11 so as to form a capacitance.

図3(1)に示すように、第1の内部電極17は、第1の容量部21と第1の容量部21から第1の端面6に引き出されかつ第1の外部端子電極9と電気的に接続された第1の引出し部22とを有している。図3(2)に示すように、第2の内部電極18は、所定の誘電体層11を介して第1の容量部21と対向する第2の容量部23と第2の容量部23から第2の端面7に引き出されかつ第2の外部端子電極10と電気的に接続された第2の引出し部24とを有している。   As shown in FIG. 3 (1), the first internal electrode 17 is drawn out from the first capacitor portion 21 and the first capacitor portion 21 to the first end face 6 and is electrically connected to the first external terminal electrode 9. And a first drawer portion 22 connected to each other. As shown in FIG. 3B, the second internal electrode 18 includes a second capacitor 23 and a second capacitor 23 that face the first capacitor 21 with a predetermined dielectric layer 11 interposed therebetween. The second lead portion 24 is drawn to the second end face 7 and electrically connected to the second external terminal electrode 10.

図4(1)に示すように、第3の内部電極19は、第3の容量部25と第3の容量部25から第1の端面6に引き出されかつ第1の外部端子電極9と電気的に接続された第3の引出し部26とを有している。図4(2)に示すように、第4の内部電極20は、所定の誘電体層11を介して第3の容量部25と対向する第4の容量部27と第4の容量部27から第2の端面7に引き出されかつ第2の外部端子電極10と電気的に接続された第4の引出し部28とを有している。   As shown in FIG. 4 (1), the third internal electrode 19 is drawn from the third capacitor 25 and the third capacitor 25 to the first end face 6 and is electrically connected to the first external terminal electrode 9. And a third drawer portion 26 connected to each other. As shown in FIG. 4B, the fourth internal electrode 20 includes a fourth capacitor portion 27 and a fourth capacitor portion 27 that face the third capacitor portion 25 with a predetermined dielectric layer 11 interposed therebetween. A fourth lead portion 28 is provided on the second end face 7 and is electrically connected to the second external terminal electrode 10.

第3および第4の引出し部26および28は、それぞれ、第1および第2の引出し部22および24に比べて幅狭な部分を有している。より具体的には、第3および第4の引出し部26および28は、それぞれ、第3および第4の容量部25および27より全体的に幅方向寸法が短くかつ一定の幅方向寸法を有していて、第3および第4の容量部25および27の各々の幅方向の中央部から引き出されている。   The third and fourth lead portions 26 and 28 have narrower portions than the first and second lead portions 22 and 24, respectively. More specifically, the third and fourth lead portions 26 and 28 are generally shorter in the width direction than the third and fourth capacity portions 25 and 27 and have a constant width direction size, respectively. Thus, the third and fourth capacitor portions 25 and 27 are drawn out from the central portion in the width direction.

図3(1)および図4(1)をともに参照すればわかるように、第1の引出し部22と第3の引出し部26とは、コンデンサ本体8の積層方向に投影した際に一部において互いに重なるように配置されている。そして、第1の端面6に露出した第1の引出し部22の幅方向寸法L1は、同じく第1の端面6に露出した第3の引出し部26の幅方向寸法L2よりも長くなっている。   As can be seen by referring to both FIG. 3 (1) and FIG. 4 (1), the first lead portion 22 and the third lead portion 26 are partly when projected in the stacking direction of the capacitor body 8. It arrange | positions so that it may mutually overlap. And the width direction dimension L1 of the 1st drawer | drawing-out part 22 exposed to the 1st end surface 6 is longer than the width direction dimension L2 of the 3rd drawer | drawing-out part 26 exposed to the 1st end surface 6 similarly.

このように、第1の参考例による積層コンデンサ1においては、第3および第4の引出し部26および28が、それぞれ、第1および第2の引出し部22および24より全体的に幅方向寸法が短く、その結果、第1の内部電極17と第1の外部端子電極9との接触面積が、第3の内部電極19と第2の外部端子電極10との接触面積よりも大きくなっているため、第2のコンデンサ部13における1層あたりのESRは、第1のコンデンサ部12における1層あたりのESRよりも高くなる。また、第1のコンデンサ部12における第1の内部電極17から第1の外部端子電極9までの電流経路が、第2のコンデンサ部13における第3の内部電極19から第1の外部端子電極9までの電流経路と比較して、より分散されるため、第1のコンデンサ部12のESLが相対的に低くなり、共振周波数が相対的に高くなる。 As described above, in the multilayer capacitor 1 according to the first reference example , the third and fourth lead portions 26 and 28 have overall dimensions in the width direction as compared with the first and second lead portions 22 and 24, respectively. As a result, the contact area between the first internal electrode 17 and the first external terminal electrode 9 is larger than the contact area between the third internal electrode 19 and the second external terminal electrode 10. The ESR per layer in the second capacitor unit 13 is higher than the ESR per layer in the first capacitor unit 12. Further, the current path from the first internal electrode 17 to the first external terminal electrode 9 in the first capacitor unit 12 is such that the third internal electrode 19 to the first external terminal electrode 9 in the second capacitor unit 13. Compared with the current path up to, the ESL of the first capacitor unit 12 is relatively low and the resonance frequency is relatively high.

この結果、積層コンデンサ1の特性は、第1のコンデンサ部12の低ESL特性と第2のコンデンサ部13の高ESR特性とが複合されたものとなり、積層コンデンサ1を低ESLかつ高ESRのものとすることができる。   As a result, the characteristics of the multilayer capacitor 1 are a combination of the low ESL characteristic of the first capacitor unit 12 and the high ESR characteristic of the second capacitor unit 13, and the multilayer capacitor 1 has a low ESL and a high ESR. It can be.

なお、ESRを高める観点からすると、第1のコンデンサ部12に比べて、第2のコンデンサ部13の方において、その容量が大きくされることが好ましい。そのため、たとえば、第1のコンデンサ部12における第1および第2の内部電極17および18の組数よりも、第2のコンデンサ部13における第3および第4の内部電極19および20の組数を多くすることが行なわれる。   From the viewpoint of increasing ESR, it is preferable that the capacity of the second capacitor unit 13 is larger than that of the first capacitor unit 12. Therefore, for example, the number of sets of the third and fourth internal electrodes 19 and 20 in the second capacitor unit 13 is made larger than the number of sets of the first and second internal electrodes 17 and 18 in the first capacitor unit 12. Many things are done.

また、上述のように、第1の内部電極17から第1の外部端子電極9までの電流経路がより分散された第1のコンデンサ12が、図2に示すように、第2のコンデンサ部13よりも実装面16に近づいて配置されるため、実装面16と積層コンデンサ1との間の電流ループが分散され、ループインダクタンスが低下する。特に、高周波帯域においては、表皮効果により、積層コンデンサ1の最下層1組の第1および第2の内部電極17および18に流れる電流がESLに大きく影響するため、上述した効果が一層顕著に現れる。   In addition, as described above, the first capacitor 12 in which the current path from the first internal electrode 17 to the first external terminal electrode 9 is further dispersed becomes the second capacitor unit 13 as shown in FIG. Therefore, the current loop between the mounting surface 16 and the multilayer capacitor 1 is dispersed, and the loop inductance is reduced. In particular, in the high frequency band, because the skin effect causes the current flowing in the first and second internal electrodes 17 and 18 of the lowermost layer of the multilayer capacitor 1 to greatly affect the ESL, the above-described effects become more prominent. .

この参考例のように、2個の第1のコンデンサ部12によって第2のコンデンサ部13が挟まれるといった好ましい構成を採用すると、図示しないが、コンデンサ本体8の第1の主面2を実装面16側に向けて、積層コンデンサ1を実装しても、第1のコンデンサ部12を、第2のコンデンサ部13に比べて、実装面16により近い位置に配置することができる。よって、実装に際して、第1の主面2と第2の主面3との間で区別する必要がないため、実装工程を能率的に進めることができる。 When a preferred configuration is adopted in which the second capacitor portion 13 is sandwiched between the two first capacitor portions 12 as in this reference example , the first main surface 2 of the capacitor body 8 is mounted on the mounting surface, although not shown. Even when the multilayer capacitor 1 is mounted toward the side 16, the first capacitor portion 12 can be disposed closer to the mounting surface 16 than the second capacitor portion 13. Therefore, since there is no need to distinguish between the first main surface 2 and the second main surface 3 in mounting, the mounting process can be efficiently performed.

なお、上述のような利点を特に望まないならば、たとえば、1個の第1のコンデンサ部12と1個の第2のコンデンサ部13とから、コンデンサ本体8が構成されてもよい。この場合には、第1のコンデンサ部12が、第2のコンデンサ部13に比べて、実装面16により近い位置になるように実装されることが好ましい。   If the above-described advantages are not particularly desired, for example, the capacitor body 8 may be composed of one first capacitor portion 12 and one second capacitor portion 13. In this case, it is preferable that the first capacitor unit 12 is mounted so as to be closer to the mounting surface 16 than the second capacitor unit 13.

前述した「1層あたりESR」は、たとえば、次のように求めることができる。   The aforementioned “ESR per layer” can be obtained, for example, as follows.

まず、コンデンサのESRは、電極1層あたりの抵抗をR、積層数をNとしたとき、以下の式で表される。   First, the ESR of a capacitor is expressed by the following equation, where R is the resistance per electrode layer and N is the number of stacked layers.

コンデンサのESR=R(4N−2)/N
次に、第1のコンデンサ部12では、第1のコンデンサ部12全体のESRをコンデンサのESRとして逆算して、電極1層あたりの抵抗Rを算出し、このRの値を上記式に代入し、かつN=2(コンデンサ1層は内部電極2枚が対向して形成される。)を上記式に代入することにより、「1層あたりESR」を算出することができる。
ESR of capacitor = R (4N−2) / N 2
Next, in the first capacitor unit 12, the ESR of the entire first capacitor unit 12 is calculated as the ESR of the capacitor to calculate the resistance R per electrode layer, and the value of R is substituted into the above equation. Further, by substituting N = 2 (one capacitor layer is formed with two internal electrodes facing each other) into the above equation, “ESR per layer” can be calculated.

この1層あたりのESRは、内部電極の材料の比抵抗を調整したり、内部電極の厚みを調整したりするなどの方法により、微調整することができる。   The ESR per layer can be finely adjusted by adjusting the specific resistance of the material of the internal electrode or adjusting the thickness of the internal electrode.

なお、この参考例においては、第2および第4の引出し部24および28についても、上述した第1および第3の引出し部22および26の場合と同様の関係を有している。このように構成すれば、コンデンサ本体8の内部における引出し部22、24、26および28の配置のバランスが良好になるため、たとえば、コンデンサ本体8の積層状態が安定するといった効果が得られる。しかし、図示の参考例のように、第2および第4の引出し部24および28について、第1および第3の引出し部22および26の場合と同様の関係を必ずしも有していなくてもよい。このことは、後述する他の参考例および実施形態についても言えることである。 In this reference example , the second and fourth lead portions 24 and 28 have the same relationship as that of the first and third lead portions 22 and 26 described above. If comprised in this way, since the balance of arrangement | positioning of the drawer | drawing-out part 22, 24, 26, and 28 in the inside of the capacitor | condenser main body 8 will become favorable, the effect that the lamination | stacking state of the capacitor | condenser main body 8 will be stabilized is acquired, for example. However, as in the illustrated reference example , the second and fourth drawer portions 24 and 28 do not necessarily have the same relationship as that of the first and third drawer portions 22 and 26. This is also true for other reference examples and embodiments described later.

次に、積層コンデンサ1に備える各要素の詳細について説明する。   Next, details of each element provided in the multilayer capacitor 1 will be described.

誘電体層11は、たとえば、BaTiO、CaTiO、SrTiO、CaZrOなどを主成分とする誘電体セラミックから構成される。なお、これら主成分に、Mn化合物、Fe化合物、Cr化合物、Co化合物、Ni化合物などの副成分が添加されていてもよい。また、誘電体層11の厚みは、たとえば1〜10μmとされることが好ましい。 The dielectric layer 11 is made of, for example, a dielectric ceramic mainly composed of BaTiO 3 , CaTiO 3 , SrTiO 3 , CaZrO 3 and the like. Note that subcomponents such as a Mn compound, an Fe compound, a Cr compound, a Co compound, and a Ni compound may be added to these main components. Moreover, it is preferable that the thickness of the dielectric material layer 11 shall be 1-10 micrometers, for example.

内部電極17〜20に含まれる導電成分としては、たとえば、Ni、Cu、Ag、Pd、Ag−Pd合金、Auなどを用いることができる。なお、この導電成分となる金属は、内部電極17〜20の各々について互いに同じであることが好ましい。また、内部電極17〜20の各々の焼成後の厚みは0.5〜2.0μmであることが好ましい。   For example, Ni, Cu, Ag, Pd, an Ag—Pd alloy, Au, or the like can be used as the conductive component contained in the internal electrodes 17 to 20. The metal serving as the conductive component is preferably the same for each of the internal electrodes 17 to 20. Moreover, it is preferable that the thickness after each baking of the internal electrodes 17-20 is 0.5-2.0 micrometers.

外部端子電極9および10に含まれる導電成分としては、たとえば、Cu、Ni、Ag、Pd、Ag−Pd合金、Auなどを用いることができる。外部端子電極9および10は、複数の層からなる構造を有していてもよい。内部電極17〜20の導電成分としてNiを用いる場合、内部電極17〜20と外部端子電極9および10との接合性を高めるため、外部端子電極9および10の第1層に含まれる導電成分として、Cu、Niなどの卑金属を用いることが好ましい。   As the conductive component contained in the external terminal electrodes 9 and 10, for example, Cu, Ni, Ag, Pd, an Ag—Pd alloy, Au, or the like can be used. External terminal electrodes 9 and 10 may have a structure composed of a plurality of layers. When Ni is used as the conductive component of the internal electrodes 17 to 20, the conductive component contained in the first layer of the external terminal electrodes 9 and 10 is used in order to improve the bondability between the internal electrodes 17 to 20 and the external terminal electrodes 9 and 10. It is preferable to use a base metal such as Cu, Ni or the like.

外部端子電極9および10は、内部電極17〜20と同時焼成したコファイアによるものでもよく、導電性ペーストを塗布して焼き付けたポストファイアによるものでもよく、さらには、直接めっきにより形成されたものでもよい。外部端子電極9および10の最終的な厚みは、最も厚い部分で20〜100μmであることが好ましい。   The external terminal electrodes 9 and 10 may be a cofire that is fired at the same time as the internal electrodes 17 to 20, a postfire that is baked by applying a conductive paste, or may be formed by direct plating. Good. The final thickness of the external terminal electrodes 9 and 10 is preferably 20 to 100 μm at the thickest portion.

外部端子電極9および10上にはめっき膜が形成されてもよい。めっき膜を構成する金属としては、たとえば、Cu、Ni、Ag、Pd、Ag−Pd合金、Auなどを用いることができる。めっき膜は複数層からなる構造を有していてもよく、めっき膜の厚みは、1層あたり1〜10μmであることが好ましい。また、外部端子電極9および10とめっき膜との間に、応力緩和用の樹脂層が形成されてもよい。   A plating film may be formed on the external terminal electrodes 9 and 10. As the metal constituting the plating film, for example, Cu, Ni, Ag, Pd, Ag—Pd alloy, Au, or the like can be used. The plating film may have a structure composed of a plurality of layers, and the thickness of the plating film is preferably 1 to 10 μm per layer. Further, a stress relaxation resin layer may be formed between the external terminal electrodes 9 and 10 and the plating film.

次に、上述した積層コンデンサ1の製造方法の一例について説明する。   Next, an example of a method for manufacturing the multilayer capacitor 1 described above will be described.

まず、誘電体層11となるべきセラミックグリーンシート、内部電極17〜20のための導電性ペースト、ならびに外部端子電極9および10のための導電性ペーストがそれぞれ準備される。これらセラミックグリーンシートおよび各種導電性ペーストには、バインダおよび溶剤が含まれるが、これらバインダおよび溶剤としては、それぞれ、公知の有機バインダおよび有機溶剤を用いることができる。また、外部端子電極9および10のための導電性ペーストには、ガラス成分が含まれることが多い。   First, a ceramic green sheet to be the dielectric layer 11, a conductive paste for the internal electrodes 17 to 20, and a conductive paste for the external terminal electrodes 9 and 10 are prepared. These ceramic green sheets and various conductive pastes contain a binder and a solvent. As the binder and the solvent, known organic binders and organic solvents can be used, respectively. Further, the conductive paste for the external terminal electrodes 9 and 10 often contains a glass component.

次に、セラミックグリーンシート上に、たとえばスクリーン印刷法などにより所定のパターンをもって導電性ペーストが印刷される。これによって、内部電極17〜20の各々となるべき導電性ペースト膜が形成されたセラミックグリーンシートが得られる。   Next, a conductive paste is printed on the ceramic green sheet with a predetermined pattern by, for example, a screen printing method. Thereby, a ceramic green sheet on which a conductive paste film to be each of the internal electrodes 17 to 20 is formed is obtained.

次に、上述のように導電性ペースト膜が形成されたセラミックグリーンシートを所定の順序でかつ所定枚数積層し、その上下に導電性ペースト膜が形成されていない外層用セラミックグリーンシートを所定枚数積層することによって、生の状態のマザー積層体が得られる。生のマザー積層体は、必要に応じて、静水圧プレスなどの手段により積層方向に圧着される。   Next, a predetermined number of ceramic green sheets on which conductive paste films are formed as described above are stacked in a predetermined order, and a predetermined number of outer layer ceramic green sheets on which conductive paste films are not formed are stacked. By doing so, a mother laminate in a raw state can be obtained. The raw mother laminate is pressure-bonded in the laminating direction by means such as an isostatic press as required.

次に、生のマザー積層体は所定のサイズにカットされ、それによって、コンデンサ本体8の生の状態のものが切り出される。   Next, the raw mother laminate is cut into a predetermined size, whereby the raw capacitor body 8 is cut out.

次に、生のコンデンサ本体8が焼成される。焼成温度は、セラミックグリーンシートに含まれるセラミック材料や導電性ペースト膜に含まれる金属材料にもよるが、たとえば900〜1300℃の範囲に選ばれることが好ましい。   Next, the raw capacitor body 8 is fired. The firing temperature depends on the ceramic material contained in the ceramic green sheet and the metal material contained in the conductive paste film, but is preferably selected in the range of 900 to 1300 ° C., for example.

次に、焼結後のコンデンサ本体8の第1および第2の端面6および7上に導電性ペーストが塗布され、焼き付けられることにより、外部端子電極9および10が形成される。この焼付け温度は、700〜900℃の範囲であることが好ましく、また、第1層19の形成のための焼付け温度よりも低い温度であることが好ましい。焼付け時の雰囲気としては、導電性ペーストに含まれる金属の種類に応じて、大気、Nまたは水蒸気+Nなどの雰囲気が使い分けられる。 Next, a conductive paste is applied on the first and second end faces 6 and 7 of the sintered capacitor body 8 and baked, whereby external terminal electrodes 9 and 10 are formed. This baking temperature is preferably in the range of 700 to 900 ° C., and is preferably lower than the baking temperature for forming the first layer 19. As atmosphere at the time of baking, according to the kind of metal contained in the conductive paste, atmosphere such as air, N 2 or water vapor + N 2 is properly used.

次に、必要に応じて、外部端子電極9および10の表面にめっきが施され、積層コンデンサ1が完成される。   Next, if necessary, the surfaces of the external terminal electrodes 9 and 10 are plated to complete the multilayer capacitor 1.

以下に、この発明にとって興味ある第2ないし第9の参考例について、それぞれ、図5ないし図12を参照して説明するが、これら第2ないし第9の参考例による積層コンデンサは、その外観、ならびに第1および第2のコンデンサ部12および13の配置状態等については、前述した図1に示す第1の参考例による積層コンデンサ1の場合と同様である。 Hereinafter, second to ninth reference examples of interest to the present invention will be described with reference to FIGS. 5 to 12, respectively. The multilayer capacitors according to the second to ninth reference examples have the appearance, The arrangement state of the first and second capacitor portions 12 and 13 is the same as that of the multilayer capacitor 1 according to the first reference example shown in FIG.

図5ないし図7、図9、図11および図12は、図4に対応する図であるが、図5ないし図7、図9、図11および図12の各々において、図4に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。また、図8および図10は、図3に対応する図であるが、図8および図10の各々において、図3に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。   5 to 7, 9, 11, and 12 correspond to FIG. 4. In each of FIGS. 5 to 7, 9, 11, and 12, the elements shown in FIG. The elements corresponding to are denoted by the same reference numerals, and redundant description is omitted. 8 and FIG. 10 correspond to FIG. 3, but in each of FIG. 8 and FIG. 10, elements corresponding to those shown in FIG. Description is omitted.

第2の参考例では、図5(1)〜(4)に順次示すように、第3の内部電極19と第4の内部電極20とが各々2枚ずつ交互に配列されている。第3および第4の内部電極19および20は、それぞれ、第1および第2の外部端子電極9および10との接触面積が相対的に小さいため、これら外部端子電極9および10とのコンタクトがうまく取れず、積層コンデンサ全体の容量が低下するおそれがある。第2の参考例によれば、第3および第4の内部電極19および20をそれぞれ2枚ずつ連続して積層することにより、2枚のうち1枚のものがコンタクト切れを起こした場合でも、もう1枚のものがバックアップして容量を形成するため、設計容量からそれほど外れない容量を得ることができる。 In the second reference example , as shown sequentially in FIGS. 5 (1) to (4), two third internal electrodes 19 and two fourth internal electrodes 20 are alternately arranged. Since the third and fourth internal electrodes 19 and 20 have relatively small contact areas with the first and second external terminal electrodes 9 and 10, respectively, the contact with the external terminal electrodes 9 and 10 is good. Otherwise, the capacity of the entire multilayer capacitor may be reduced. According to the second reference example , by continuously laminating the third and fourth internal electrodes 19 and 20 respectively, even when one of the two has contact breakage, Since the other one backs up to form a capacity, a capacity that does not deviate much from the design capacity can be obtained.

第3および第4の内部電極19および20は、それぞれ複数枚ずつ交互に配列されていればよく、たとえば、3枚以上ずつ交互に配列されていてもよい。   The third and fourth internal electrodes 19 and 20 only need to be alternately arranged in plural, and for example, three or more may be arranged alternately.

なお、第2の参考例では、第3の内部電極19の第3の引出し部26だけでなく、第4の内部電極20の第4の引出し部28についても、その幅方向寸法が相対的に短くされたが、第4の内部電極20の第4の引出し部28の幅方向寸法が相対的に短くされない場合、たとえば第2の内部電極28と同様の形状とされる場合には、第4の内部電極20については、特に、複数枚積層方向に連続して配列されなくてもよい。 In the second reference example , not only the third lead portion 26 of the third internal electrode 19 but also the fourth lead portion 28 of the fourth internal electrode 20 has a relatively width dimension. When the width direction dimension of the fourth lead portion 28 of the fourth internal electrode 20 is not relatively shortened, for example, when the shape is the same as that of the second internal electrode 28, In particular, the internal electrodes 20 may not be arranged continuously in the stacking direction.

図6に示した第3の参考例では、第3および第4の内部電極19および20において、それぞれ、第3および第4の引出し部26および28が、第3および第4の容量部25および27の中央部からではなく、端部から引き出されている。このように、引出し部26および28の位置を、たとえば、第3および第4の容量部25および27の中央部、端部、あるいはこれらの中間部というように変更することにより、実装面16(図2参照)上に形成されるランドから外部端子電極9および10を介して引出し部26および28に達する電流経路を変化させることができる。これによって、外部端子電極9および10自体の抵抗成分を利用して、ESRを微調整することができる。 In the third reference example shown in FIG. 6, in the third and fourth internal electrodes 19 and 20, the third and fourth lead portions 26 and 28 are respectively connected to the third and fourth capacitor portions 25 and It is pulled out from the end, not from the center of 27. Thus, by changing the positions of the drawer portions 26 and 28 to, for example, the center portion, the end portion, or the intermediate portion of the third and fourth capacitor portions 25 and 27, the mounting surface 16 ( The current path from the land formed above to the lead portions 26 and 28 via the external terminal electrodes 9 and 10 can be changed. Thereby, the ESR can be finely adjusted by utilizing the resistance component of the external terminal electrodes 9 and 10 themselves.

図7に示した第4の参考例では、第3および第4の内部電極19および20において、それぞれ、第3および第4の引出し部26および28が、第3および第4の容量部25および27から第1および第2の端面6および7に向かって先細状に延びている。このような構成が採用されることにより、第3および第4の引出し部26および28から第3および第4の容量部25および27までの電流経路がより分散されやすくなるため、ESLを低下させることができる。 In the fourth reference example shown in FIG. 7, in the third and fourth internal electrodes 19 and 20, the third and fourth lead portions 26 and 28 are respectively connected to the third and fourth capacitor portions 25 and 27 extends in a tapered manner toward the first and second end faces 6 and 7. By adopting such a configuration, the current paths from the third and fourth lead portions 26 and 28 to the third and fourth capacitor portions 25 and 27 are more easily dispersed, so that ESL is lowered. be able to.

図8に示した第5の参考例では、第1のコンデンサ部12における第1および第2の内部電極17および18の各々の第1および第2の引出し部22および24が、それぞれ、切欠き22aおよび24aを隔てて2箇所に分割された状態で形成されている。この第1のコンデンサ部12がたとえば図4に示した第2のコンデンサ部13と組み合わされると、コンデンサ本体8(図1参照)の積層方向に投影した際に、第1の引出し部22と第3の引出し部26とが互いに重ならず、かつ第2の引出し部24と第4の引出し部28とが互いに重ならない状態となる。このような構成が採用されることにより、コンデンサ本体8において局所的に生じ得る厚みの差を低減することができ、よって、コンデンサ本体8おける構造欠陥の発生を抑制することができる。 In the fifth reference example shown in FIG. 8, the first and second lead portions 22 and 24 of the first and second internal electrodes 17 and 18 in the first capacitor portion 12 are notched, respectively. It is formed in a state where it is divided into two places with 22a and 24a therebetween. When this first capacitor portion 12 is combined with, for example, the second capacitor portion 13 shown in FIG. 4, the first lead portion 22 and the second lead portion 22 are projected when projected in the stacking direction of the capacitor body 8 (see FIG. 1). The third drawer portion 26 does not overlap with each other, and the second drawer portion 24 and the fourth drawer portion 28 do not overlap each other. By adopting such a configuration, it is possible to reduce a difference in thickness that can be locally generated in the capacitor body 8, and thus it is possible to suppress the occurrence of structural defects in the capacitor body 8.

第5の参考例では、図3(1)に示した第1の引出し部22の幅方向寸法L1に相当する寸法は、図8(1)に示すように、第1の引出し部22の、切欠き22aによって分断された各部分の幅方向寸法L11およびL12の和である。 In the fifth reference example , the dimension corresponding to the width direction dimension L1 of the first drawer portion 22 shown in FIG. 3 (1) is as shown in FIG. 8 (1). It is the sum of the width direction dimensions L11 and L12 of each part divided by the notch 22a.

なお、図8に示した第5の参考例に関連して、第1のコンデンサ部12と組み合わされる第2のコンデンサ部13における第3および第4の引出し部26および28の形成位置に応じて、第1および第2の引出し部22および24に形成される切欠き22aおよび24aの位置は変更され得る。 In relation to the fifth reference example shown in FIG. 8, depending on the formation positions of the third and fourth lead portions 26 and 28 in the second capacitor portion 13 combined with the first capacitor portion 12. The positions of the notches 22a and 24a formed in the first and second drawer portions 22 and 24 can be changed.

図9に示した第6の参考例では、図9(1)に示すように、第2のコンデンサ部13における第3の内部電極19の第3の引出し部26が、その引出し方向での中間部において幅狭部26aを有している。この幅狭部26aの幅方向寸法は、当然のことながら、第1の引出し部22(図3参照)の幅方向寸法より短い。第3の引出し部26の、第1の端面6に露出した端縁の幅方向寸法は、第1の引出し部22の幅方向寸法L1と等しくされることが好ましい。他方、図9(2)に示すように、第4の内部電極20にあっては、図3(2)に示した第2の内部電極18の場合と同様、第4の容量部27と第4の引出し部28とが一様な幅方向寸法をもって形成されている。 In the sixth reference example shown in FIG. 9, as shown in FIG. 9 (1), the third lead portion 26 of the third internal electrode 19 in the second capacitor portion 13 is intermediate in the lead direction. The portion has a narrow portion 26a. As a matter of course, the width direction dimension of the narrow portion 26a is shorter than the width direction dimension of the first lead portion 22 (see FIG. 3). The width direction dimension of the edge of the third drawer portion 26 exposed at the first end face 6 is preferably equal to the width direction dimension L1 of the first drawer portion 22. On the other hand, as shown in FIG. 9 (2), in the fourth internal electrode 20, as in the case of the second internal electrode 18 shown in FIG. The four lead portions 28 are formed with a uniform width direction dimension.

第6の参考例においては、第3の引出し部26に形成された幅狭部26aが、第2のコンデンサ部13における1層あたりのESRを高めるように作用する。 In the sixth reference example , the narrow portion 26 a formed in the third lead portion 26 acts to increase the ESR per layer in the second capacitor portion 13.

図10に示した第7の参考例では、第1のコンデンサ部12において、ダミー電極74および75が形成されている。より詳細には、ダミー電極74は、図10(1)に示すように、第1の内部電極17と同一面上において第2の端面7に露出するように形成されている。他方、ダミー電極75は、図10(2)に示すように、第2の内部電極18と同一面上において第1の端面6に露出するように形成されている。ダミー電極74の幅方向寸法は、それと同一面上にある第1の内部電極17の第1の引出し部22の露出端縁の幅方向寸法と同じであり、ダミー電極75の幅方向寸法は、それと同一面上にある第2の内部電極18の第2の引出し部24の露出端縁の幅方向寸法と同じであることが好ましい。 In the seventh reference example shown in FIG. 10, dummy electrodes 74 and 75 are formed in the first capacitor unit 12. More specifically, the dummy electrode 74 is formed so as to be exposed to the second end face 7 on the same plane as the first internal electrode 17 as shown in FIG. On the other hand, as shown in FIG. 10B, the dummy electrode 75 is formed so as to be exposed on the first end face 6 on the same plane as the second internal electrode 18. The width direction dimension of the dummy electrode 74 is the same as the width direction dimension of the exposed edge of the first lead portion 22 of the first internal electrode 17 on the same plane, and the width direction dimension of the dummy electrode 75 is It is preferable that the width direction dimension of the exposed edge of the second lead portion 24 of the second inner electrode 18 on the same plane is the same.

第7の参考例のように、ダミー電極74および75を形成することにより、外部端子電極9および10に対して、内部電極17および18だけでなく、ダミー電極74および75もが接合するので、接合箇所が増え、その結果、外部端子電極9および10の、コンデンサ本体8に対する固着力を向上させることができる。また、外部端子電極9および10を、コンデンサ本体8の表面に直接めっきにより形成する場合、めっき析出の核となる部分増えるため、固着力が向上するとともに、めっき時間を短縮することもできる。 By forming the dummy electrodes 74 and 75 as in the seventh reference example , not only the internal electrodes 17 and 18 but also the dummy electrodes 74 and 75 are joined to the external terminal electrodes 9 and 10. As a result, the bonding location of the external terminal electrodes 9 and 10 to the capacitor body 8 can be improved. Further, the external terminal electrodes 9 and 10, when formed by directly plating on the surface of the capacitor body 8, since the core portion serving of plating deposition increases, with adhesive force is improved, it is also possible to shorten the plating time.

図11に示した第8の参考例では、第2のコンデンサ部13において、ダミー電極76および77が形成されている。より詳細には、ダミー電極76は、図11(1)に示すように、第3の内部電極19と同一面上において第2の端面7に露出するように形成されている。他方、ダミー電極77は、図11(2)に示すように、第4の内部電極20と同一面上において第1の端面6に露出するように形成されている。ダミー電極76の幅方向寸法は、それと同一面上にある第3の内部電極19の第3の引出し部26の露出端縁の幅方向寸法と同じであり、ダミー電極77の幅方向寸法は、それと同一面上にある第4の内部電極20の第4の引出し部28の露出端縁の幅方向寸法と同じであることが好ましい。 In the eighth reference example shown in FIG. 11, dummy electrodes 76 and 77 are formed in the second capacitor portion 13. More specifically, as shown in FIG. 11A, the dummy electrode 76 is formed so as to be exposed to the second end face 7 on the same plane as the third internal electrode 19. On the other hand, the dummy electrode 77 is formed so as to be exposed to the first end face 6 on the same plane as the fourth internal electrode 20, as shown in FIG. The width direction dimension of the dummy electrode 76 is the same as the width direction dimension of the exposed edge of the third lead portion 26 of the third internal electrode 19 on the same plane, and the width direction dimension of the dummy electrode 77 is It is preferable that the width direction dimension of the exposed edge of the fourth lead portion 28 of the fourth inner electrode 20 on the same plane is the same.

第8の参考例によれば、前述の第7の参考例の場合と同様の効果が奏される。 According to the eighth reference example , the same effect as in the case of the seventh reference example described above can be obtained.

図12に示した第9の参考例では、第8の参考例において形成されたダミー電極76および77に加えて、第2のコンデンサ部13において、ダミー電極78〜85が形成されている。より詳細には、ダミー電極78〜81は、図12(1)に示すように、ダミー電極76と同様、第3の内部電極19と同一面上に形成されている。ダミー電極78および79は、第1の端面6に露出し、ダミー電極80および81は、ダミー電極76と同様、第2の端面7に露出する。他方、ダミー電極82〜85は、図12(2)に示すように、ダミー電極77と同様、第4の内部電極20と同一面上に形成されている。ダミー電極82および83は、ダミー電極77と同様、第1の端面6に露出し、ダミー電極84および85は、第2の端面7に露出する。 In the ninth reference example shown in FIG. 12, dummy electrodes 78 to 85 are formed in the second capacitor unit 13 in addition to the dummy electrodes 76 and 77 formed in the eighth reference example . More specifically, as shown in FIG. 12A, the dummy electrodes 78 to 81 are formed on the same surface as the third internal electrode 19, like the dummy electrode 76. The dummy electrodes 78 and 79 are exposed at the first end face 6, and the dummy electrodes 80 and 81 are exposed at the second end face 7, as with the dummy electrode 76. On the other hand, as shown in FIG. 12B, the dummy electrodes 82 to 85 are formed on the same surface as the fourth internal electrode 20, as with the dummy electrode 77. The dummy electrodes 82 and 83 are exposed on the first end face 6 and the dummy electrodes 84 and 85 are exposed on the second end face 7, similarly to the dummy electrode 77.

第9の参考例によれば、外部端子電極9および10の固着力の向上およびめっき時間の短縮に関して、前述の第8の参考例の場合より高い効果が奏され得る。 According to the ninth reference example , the effect of improving the fixing force of the external terminal electrodes 9 and 10 and the shortening of the plating time can be achieved more effectively than in the case of the above eighth reference example .

図13ないし図16は、この発明の第1の実施形態を説明するためのものである。ここで、図13は、図1に対応するもので、第1の実施形態による積層コンデンサ31の外観を示す斜視図である 13 to 16 are for explaining a first embodiment of the present invention. Here, FIG. 13 corresponds to FIG. 1 and is a perspective view showing an appearance of the multilayer capacitor 31 according to the first embodiment .

積層コンデンサ31は、互いに対向する第1および第2の主面32および33と互いに対向する第1および第2の側面34および35と互いに対向する第1および第2の端面36および37とを有する直方体形状をなす、コンデンサ本体38を備えている。この積層コンデンサ31も、前述した積層コンデンサ1の場合と同様、LW逆転型であり、第1および第2の端面36および37の各々の長手方向の寸法Leは、第1および第2の側面34および35の各々の長手方向の寸法Lsよりも長い。   The multilayer capacitor 31 has first and second main surfaces 32 and 33 facing each other, first and second side surfaces 34 and 35 facing each other, and first and second end surfaces 36 and 37 facing each other. A capacitor main body 38 having a rectangular parallelepiped shape is provided. Similarly to the multilayer capacitor 1 described above, the multilayer capacitor 31 is also of the LW reverse type, and the longitudinal dimension Le of each of the first and second end faces 36 and 37 is the first and second side faces 34. And 35 are longer than the longitudinal dimension Ls.

積層コンデンサ31は、また、コンデンサ本体38の少なくとも第2の主面33上において互いに電気的に絶縁された状態で形成された、第1および第2の外部端子電極39および40を備えている。この実施形態では、第1の外部端子電極39は、第2の主面33上から第1の端面36上、第1および第2の側面34および35の各一部上ならびに第1の主面32の一部上にまで回り込むように形成され、第2の外部端子電極40は、第2の主面33上から、第2の端面37上、第1および第2の側面34および35の各一部上ならびに第1の主面32の一部上にまで回り込むように形成されている。   The multilayer capacitor 31 also includes first and second external terminal electrodes 39 and 40 that are formed on at least the second main surface 33 of the capacitor body 38 so as to be electrically insulated from each other. In this embodiment, the first external terminal electrode 39 is formed on the second main surface 33 to the first end surface 36, on each of the first and second side surfaces 34 and 35, and the first main surface. The second external terminal electrode 40 is formed on the second main surface 33, on the second end surface 37, on each of the first and second side surfaces 34 and 35. It is formed so as to wrap around a part and part of the first main surface 32.

コンデンサ本体38は、積層された複数の誘電体層41(図15および図16参照)をもって構成された積層構造を有している。第1の実施形態では、第1および第2の側面34および35が誘電体層41の面方向に延びることを特徴としている。 The capacitor body 38 has a laminated structure including a plurality of laminated dielectric layers 41 (see FIGS. 15 and 16). The first embodiment is characterized in that the first and second side surfaces 34 and 35 extend in the surface direction of the dielectric layer 41.

図14は、前述した図2に対応するもので、コンデンサ本体38において構成される第1および第2のコンデンサ部42および43の配置状態を、実装基板44とともに、図13の線B−Bに沿う断面をもって示すブロック図である。図14に示すように、コンデンサ本体38には、誘電体層41の積層方向に沿って配置された第1のコンデンサ部42と第2のコンデンサ部43とが構成される。この実施形態では、2個の第1のコンデンサ部42によって1個の第2のコンデンサ部43が挟まれるように配置され、コンデンサ本体38の積層方向における両端部には、静電容量の形成に寄与しない外層部45が設けられる。なお、第1の実施形態では、第1および第2のコンデンサ部42および43の配置状態については、任意に変更することができる。 FIG. 14 corresponds to FIG. 2 described above. The arrangement state of the first and second capacitor portions 42 and 43 formed in the capacitor body 38 is shown along the line BB in FIG. It is a block diagram shown with the section which follows. As shown in FIG. 14, the capacitor main body 38 includes a first capacitor portion 42 and a second capacitor portion 43 that are arranged along the stacking direction of the dielectric layers 41. In this embodiment, one second capacitor part 43 is arranged so as to be sandwiched between two first capacitor parts 42, and capacitance is formed at both ends in the stacking direction of the capacitor body 38. A non-contributing outer layer portion 45 is provided. In the first embodiment, the arrangement state of the first and second capacitor portions 42 and 43 can be arbitrarily changed.

積層コンデンサ31は、コンデンサ本体38の第2の主面33を、実装基板44の表面によって与えられる実装面46側に向けて実装される。したがって、第1および第2の外部端子電極39および40は、前述したように、コンデンサ本体38の少なくとも第2の主面33上に形成されていればよいということになる。   The multilayer capacitor 31 is mounted with the second main surface 33 of the capacitor body 38 facing the mounting surface 46 provided by the surface of the mounting substrate 44. Therefore, the first and second external terminal electrodes 39 and 40 need only be formed on at least the second main surface 33 of the capacitor body 38 as described above.

第1のコンデンサ部42には、図15に示すように、第1および第2の内部電極47および48が設けられる。第1および第2の内部電極47および48は、静電容量を形成するように所定の誘電体層41を介して互いに対向している。第2のコンデンサ部43には、図16に示すように、第3および第4の内部電極49および50が設けられる。第3および第4の内部電極49および50は、静電容量を形成するように所定の誘電体層41を介して互いに対向している。   As shown in FIG. 15, the first capacitor portion 42 is provided with first and second internal electrodes 47 and 48. The first and second internal electrodes 47 and 48 are opposed to each other through a predetermined dielectric layer 41 so as to form a capacitance. As shown in FIG. 16, the second capacitor portion 43 is provided with third and fourth internal electrodes 49 and 50. The third and fourth internal electrodes 49 and 50 are opposed to each other via a predetermined dielectric layer 41 so as to form a capacitance.

図15(1)に示すように、第1の内部電極47は、第1の容量部51と第1の容量部51から少なくとも第2の主面33に引き出されかつ第1の外部端子電極39と電気的に接続された第1の引出し部52とを有している。図15(2)に示すように、第2の内部電極48は、所定の誘電体層41を介して第1の容量部51と対向する第2の容量部53と第2の容量部53から少なくとも第2の主面33に引き出されかつ第2の外部端子電極40と電気的に接続された第2の引出し部54とを有している。   As shown in FIG. 15 (1), the first internal electrode 47 is drawn out from the first capacitor 51 and the first capacitor 51 to at least the second main surface 33 and the first external terminal electrode 39. And a first drawer portion 52 that is electrically connected to each other. As shown in FIG. 15 (2), the second internal electrode 48 includes a second capacitor 53 and a second capacitor 53 that are opposed to the first capacitor 51 via a predetermined dielectric layer 41. At least a second lead portion 54 that is drawn to the second main surface 33 and is electrically connected to the second external terminal electrode 40 is provided.

図16(1)に示すように、第3の内部電極49は、第3の容量部55と第3の容量部55から第2の主面33に引き出されかつ第1の外部端子電極39と電気的に接続された第3の引出し部56とを有している。図16(2)に示すように、第4の内部電極50は、所定の誘電体層41を介して第3の容量部55と対向する第4の容量部57と第4の容量部57から第2の主面33に引き出されかつ第2の外部端子電極40と電気的に接続された第4の引出し部58とを有している。   As shown in FIG. 16 (1), the third internal electrode 49 is drawn out from the third capacitor portion 55 and the third capacitor portion 55 to the second main surface 33 and is connected to the first external terminal electrode 39. It has the 3rd drawer | drawing-out part 56 electrically connected. As shown in FIG. 16 (2), the fourth internal electrode 50 includes a fourth capacitor portion 57 and a fourth capacitor portion 57 that face the third capacitor portion 55 through a predetermined dielectric layer 41. It has a fourth lead portion 58 that is drawn to the second main surface 33 and is electrically connected to the second external terminal electrode 40.

図15(1)および図16(1)をともに参照すればわかるように、この実施形態では、第1の引出し部52と第3の引出し部56とは、コンデンサ本体38の積層方向に投影した際に一部において互いに重なるように配置されている。そして、同じ方向、すなわち図15および図16における左右方向で比較した場合において、第3の引出し部56は、第1の引出し部52に比べて幅狭な部分を有している。より具体的には、第2の主面33に露出した第1の引出し部52の幅方向寸法L1は、第2の主面33に露出した第3の引出し部56の幅方向寸法L2よりも長くなっている。   As can be seen from both FIG. 15 (1) and FIG. 16 (1), in this embodiment, the first lead portion 52 and the third lead portion 56 are projected in the stacking direction of the capacitor body 38. In some cases, they are arranged so as to partially overlap each other. When compared in the same direction, that is, in the left-right direction in FIGS. 15 and 16, the third drawer portion 56 has a narrower portion than the first drawer portion 52. More specifically, the width direction dimension L1 of the first lead portion 52 exposed on the second main surface 33 is larger than the width direction dimension L2 of the third lead portion 56 exposed on the second main surface 33. It is getting longer.

このように、第1の実施形態による積層コンデンサ31においては、第3の引出し部56は、同じ方向で比較した場合において、第1の引出し部52に比べて幅狭な部分を有しており、しかも、第1の内部電極47と第1の外部端子電極39との接触面積が第3の内部電極49と第2の外部端子電極40との接触面積よりも大きくなっているため、第2のコンデンサ部43に向ける1層あたりのESRは、第1のコンデンサ部42における1層あたりのESRよりも高くなる。また、第1のコンデンサ部42においては、第1の内部電極47から第1の外部端子電極39までの電流経路がより分散されるため、第1のコンデンサ部42のESLが相対的に低くなり、共振周波数が相対的に高くなる。 As described above, in the multilayer capacitor 31 according to the first embodiment, the third lead portion 56 has a narrower portion than the first lead portion 52 when compared in the same direction. Moreover, since the contact area between the first internal electrode 47 and the first external terminal electrode 39 is larger than the contact area between the third internal electrode 49 and the second external terminal electrode 40, the second The ESR per layer directed to the capacitor portion 43 is higher than the ESR per layer in the first capacitor portion 42. Further, in the first capacitor unit 42, the current path from the first internal electrode 47 to the first external terminal electrode 39 is more dispersed, so the ESL of the first capacitor unit 42 becomes relatively low. The resonance frequency becomes relatively high.

この結果、積層コンデンサ31の特性は、前述した積層コンデンサ1の場合と同様、第1のコンデンサ部42の低ESL特性と第2のコンデンサ部43の高ESR特性とが複合されたものとなり、積層コンデンサ31を低ESLかつ高ESRのものとすることができる。   As a result, the characteristic of the multilayer capacitor 31 is a combination of the low ESL characteristic of the first capacitor unit 42 and the high ESR characteristic of the second capacitor unit 43, as in the case of the multilayer capacitor 1 described above. Capacitor 31 can be of low ESL and high ESR.

また、前述のように、第3の引出し部56および第4の引出し部58は第2の主面33に引き出されるので、実装面46(図14参照)から第2のコンデンサ部43に至る経路を短くすることができ、この点においても、全体的に積層コンデンサ31のESLを下げることができる。   Further, as described above, since the third lead portion 56 and the fourth lead portion 58 are drawn to the second main surface 33, the path from the mounting surface 46 (see FIG. 14) to the second capacitor portion 43. Also in this respect, the ESL of the multilayer capacitor 31 can be lowered as a whole.

この実施形態では、図15(1)に示すように、第1の引出し部52が、第2の主面33にだけでなく、第1の端面36および第1の主面32にも引き出されている。すなわち、第1の内部電極47がT字形状をなしている。第1の引出し部52の幅方向寸法L1と第3の引出し部56の幅方向寸法L2と比較する際、第1の端面36や第1の主面32に露出した第1の引出し部52の幅方向寸法分を考慮することも可能であるが、前述したとおり、特に高周波帯域においては、実装面46と積層コンデンサ31との間の電流ループが支配的になるため、単に第2の主面33に露出した第1の引出し部52の幅方向寸法L1のみを比較の対象とすれば十分である。   In this embodiment, as shown in FIG. 15 (1), the first drawer portion 52 is pulled out not only to the second main surface 33 but also to the first end surface 36 and the first main surface 32. ing. That is, the first internal electrode 47 has a T shape. When comparing the width direction dimension L1 of the first drawer part 52 with the width direction dimension L2 of the third drawer part 56, the first drawer part 52 exposed on the first end face 36 or the first main surface 32 is compared. Although it is possible to consider the dimension in the width direction, as described above, particularly in the high frequency band, the current loop between the mounting surface 46 and the multilayer capacitor 31 becomes dominant. It is sufficient that only the width direction dimension L1 of the first lead portion 52 exposed at 33 is used as a comparison target.

上述のように、第1の引出し部52が第1の端面36および第1の主面32にも引き出されていることは、むしろ機械的な側面で意義があり、すなわち、第1の内部電極47と第1の外部端子電極39との接合性を高めることができるため、コンデンサ本体38に対する第1の外部端子電極39の固着力を向上させることができる。   As described above, the fact that the first lead portion 52 is also drawn out to the first end surface 36 and the first main surface 32 is rather significant in terms of mechanical aspects, that is, the first internal electrode. Since the bondability between the first external terminal electrode 39 and the first external terminal electrode 39 can be improved, the adhesion of the first external terminal electrode 39 to the capacitor body 38 can be improved.

また、この実施形態においては、第2および第4の引出し部56および58についても、第1および第3の引出し部52および56の場合と同様の関係を有しているが、このような構成は必ずしも必須ではない。この実施形態のように、第2および第4の引出し部54および58についても、第1および第3の引出し部52および56の場合と同様の関係を有していると、コンデンサ本体38の内部における引出し部52、54、56および58の配置のバランスが取れるため、たとえば、コンデンサ本体38の積層状態が安定するといった効果が期待できる。   In this embodiment, the second and fourth lead portions 56 and 58 have the same relationship as that of the first and third lead portions 52 and 56. Is not necessarily required. As in this embodiment, the second and fourth lead portions 54 and 58 have the same relationship as that of the first and third lead portions 52 and 56. Since the arrangement of the lead portions 52, 54, 56 and 58 is balanced, for example, an effect that the laminated state of the capacitor body 38 is stabilized can be expected.

図17ないし図21は、それぞれ、この発明の第2ないし第6の実施形態を説明するためのものである。図17、図19および図20は、図16に対応する図であるが、図17、図19および図20の各々において、図16に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。図18は、図15に対応する図であるが、図18において、図15に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。図21は、図13に対応する図であるが、図21において、図13に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。 17 to 21 are for explaining second to sixth embodiments of the present invention, respectively. 17, 19, and 20 correspond to FIG. 16, and in each of FIGS. 17, 19, and 20, elements corresponding to the elements shown in FIG. In addition, overlapping explanation is omitted. 18 is a diagram corresponding to FIG. 15. In FIG. 18, elements corresponding to the elements shown in FIG. 15 are denoted by the same reference numerals, and redundant description is omitted. FIG. 21 is a diagram corresponding to FIG. 13. In FIG. 21, elements corresponding to the elements shown in FIG.

図17に示し第2の実施形態による積層コンデンサは、その外観、第1および第2のコンデンサ部42および43の配置状態、ならびに第1のコンデンサ部42での第1および第2の内部電極47および48の形態については、上述した第1の実施形態による積層コンデンサ31の場合と同様である。 The multilayer capacitor according to the second embodiment shown in FIG. 17 has the appearance, the arrangement state of the first and second capacitor portions 42 and 43, and the first and second internal electrodes 47 in the first capacitor portion 42. The forms of and 48 are the same as those of the multilayer capacitor 31 according to the first embodiment described above.

第2の実施形態では、図17(1)〜(4)に順次示すように、第3の内部電極49と第4の内部電極50とが積層方向に各々2枚ずつ交互に配列されている。この第2の実施形態によれば、前述の図5に示した第2の参考例の場合と同様の効果が奏される。 In the second embodiment, as shown sequentially in FIGS. 17 (1) to (4), two third internal electrodes 49 and two fourth internal electrodes 50 are alternately arranged in the stacking direction. . According to the second embodiment, the same effects as in the case of the second reference example shown in FIG.

なお、第2の実施形態では、図17(3)および(4)に示すように、第4の引出し部58の幅方向寸法が、第2の引出し部54(図15(2)参照)の幅方向寸法より短くされたが、第4の内部電極50がたとえば第2の内部電極48と同じ形態とされ、第4の引出し部58の幅方向寸法が第2の引出し部54の幅方向寸法と等しくされる場合には、第3の内部電極49のみが積層方向に複数枚連続して配列されてもよい。 In the second embodiment, as shown in FIGS. 17 (3) and (4), the width direction dimension of the fourth drawer portion 58 is the same as that of the second drawer portion 54 (see FIG. 15 (2)). The fourth internal electrode 50 has the same form as the second internal electrode 48, for example, and the width direction dimension of the fourth lead portion 58 is the width direction dimension of the second lead portion 54. , Only the third inner electrode 49 may be continuously arranged in the stacking direction.

図18に示した第3の実施形態では、第1のコンデンサ部42において、ダミー電極86および87が形成されている。より詳細には、ダミー電極86は、図18(1)に示すように、第1の内部電極47と同一面上において第2の端面37ならびに第1および第2の主面32の各一部に露出するように形成されている。他方、ダミー電極87は、図18(2)に示すように、第2の内部電極48と同一面上において第1の端面36ならびに第1および第2の主面32の各一部に露出するように形成されている。 In the third embodiment shown in FIG. 18, dummy electrodes 86 and 87 are formed in the first capacitor unit 42. More specifically, as shown in FIG. 18A, the dummy electrode 86 is formed on the same surface as the first internal electrode 47, the second end surface 37 and each part of the first and second main surfaces 32. It is formed so as to be exposed. On the other hand, as shown in FIG. 18B, the dummy electrode 87 is exposed on each of the first end surface 36 and the first and second main surfaces 32 on the same plane as the second internal electrode 48. It is formed as follows.

第3の実施形態のように、ダミー電極86および87を形成することにより、図10に示した第7の参考例の場合と同様、外部端子電極39および40に対して、内部電極47および48だけでなく、ダミー電極86および87もが接合するので、接合箇所が増え、その結果、外部端子電極39および40の、コンデンサ本体38に対する固着力を向上させることができる。また、外部端子電極39および40を、コンデンサ本体38の表面に直接めっきにより形成する場合、めっき析出の核となる部分増えるため、固着力が向上するとともに、めっき時間を短縮することもできる。 By forming the dummy electrodes 86 and 87 as in the third embodiment, the internal electrodes 47 and 48 with respect to the external terminal electrodes 39 and 40 are the same as in the case of the seventh reference example shown in FIG. In addition, since the dummy electrodes 86 and 87 are also joined, the number of joined portions is increased, and as a result, the fixing force of the external terminal electrodes 39 and 40 to the capacitor body 38 can be improved. Further, the external terminal electrodes 39 and 40, when formed by directly plating on the surface of the capacitor body 38, since the core portion serving of plating deposition increases, with adhesive force is improved, it is also possible to shorten the plating time.

図19に示した第4の実施形態では、第2のコンデンサ部43において、ダミー電極88および89が形成されている。より詳細には、ダミー電極88は、図19(1)に示すように、第3の内部電極49と同一面上において第1の主面32に露出するように形成されている。他方、ダミー電極89は、図19(2)に示すように、第4の内部電極50と同一面上において第1の主面32に露出するように形成されている。ダミー電極88の幅方向寸法は、それと同一面上にある第3の内部電極49の第3の引出し部56の露出端縁の幅方向寸法と同じであり、ダミー電極89の幅方向寸法は、それと同一面上にある第4の内部電極50の第4の引出し部58の露出端縁の幅方向寸法と同じであることが好ましい。 In the fourth embodiment shown in FIG. 19, dummy electrodes 88 and 89 are formed in the second capacitor unit 43. More specifically, the dummy electrode 88 is formed so as to be exposed to the first main surface 32 on the same plane as the third internal electrode 49 as shown in FIG. On the other hand, the dummy electrode 89 is formed so as to be exposed to the first main surface 32 on the same plane as the fourth internal electrode 50 as shown in FIG. The width direction dimension of the dummy electrode 88 is the same as the width direction dimension of the exposed edge of the third lead portion 56 of the third internal electrode 49 on the same plane, and the width direction dimension of the dummy electrode 89 is It is preferable that the width direction dimension of the exposed edge of the fourth lead portion 58 of the fourth inner electrode 50 on the same plane is the same.

第4の実施形態によれば、前述の第3の実施形態の場合と同様の効果が奏される。 According to the fourth embodiment, the same effect as in the case of the third embodiment described above is achieved.

図20に示した第10の参考例では、第2のコンデンサ部43において、図20(1)に示すように、第3の内部電極49の第3の引出し部56が、第1の外部端子電極39と電気的に接続されるように第1の端面36に引き出され、他方、図20(2)に示すように、第4の内部電極50の第4の引出し部58が、第2の外部端子電極40と電気的に接続されるように第2の端面37に引き出されている。このような構成が採用されると、実装面46(図14参照)から第2のコンデンサ部43に至る経路を長くすることができ、その結果、第2のコンデンサ部43のESRを高めることができる。 In the tenth reference example shown in FIG. 20, in the second capacitor portion 43, as shown in FIG. 20 (1), the third lead portion 56 of the third internal electrode 49 is connected to the first external terminal. As shown in FIG. 20 (2), the fourth lead portion 58 of the fourth inner electrode 50 is pulled out to the second end face 36 so as to be electrically connected to the electrode 39. It is drawn out to the second end face 37 so as to be electrically connected to the external terminal electrode 40. When such a configuration is adopted, the path from the mounting surface 46 (see FIG. 14) to the second capacitor unit 43 can be lengthened, and as a result, the ESR of the second capacitor unit 43 can be increased. it can.

図21に示した第5の実施形態による積層コンデンサ31aは、図13に示した第1の実施形態による積層コンデンサ31と比較して、いわゆるLW逆転型ではなく、コンデンサ本体38の第1および第2の端面36および37の各々の長手方向の寸法Leは、第1および第2の側面34および35の各々の長手方向の寸法Lsよりも短い。また、第1および第2の外部端子電極39および40の、第1および第2の主面32および33上で延びる面積が比較的広い。また、第1および第2の側面34および35には、外部端子電極39および40が形成されないようにされている。第5の実施形態は、コンデンサ本体38の形状に関して種々の変形例があり得ることを明示する意義を有している。 The multilayer capacitor 31a according to the fifth embodiment shown in FIG. 21 is not a so-called LW inversion type as compared with the multilayer capacitor 31 according to the first embodiment shown in FIG. The longitudinal dimension Le of each of the two end faces 36 and 37 is shorter than the longitudinal dimension Ls of each of the first and second side faces 34 and 35. Further, the areas of the first and second external terminal electrodes 39 and 40 extending on the first and second main surfaces 32 and 33 are relatively wide. Further, external terminal electrodes 39 and 40 are not formed on the first and second side surfaces 34 and 35. The fifth embodiment has the significance of clearly indicating that various modifications can be made with respect to the shape of the capacitor body 38.

次に、この発明による効果を確認するために実施した実験例について説明する。   Next, experimental examples carried out to confirm the effects of the present invention will be described.

この実験例では、この発明の範囲内のものではないが、図1ないし図4を参照して説明した第1の参考例、図5を参照して説明した第2の参考例、図6を参照して説明した第3の参考例および図7を参照して説明した第4の参考例にそれぞれ基づいて、試料1、2、3および4に係る積層コンデンサを作製した。 In this experimental example, although not within the scope of the present invention, the first reference example described with reference to FIGS. 1 to 4, the second reference example described with reference to FIG. 5, and FIG. Based on the third reference example described with reference and the fourth reference example described with reference to FIG. 7, multilayer capacitors according to Samples 1, 2, 3, and 4 were produced.

また、比較例として、図22(1)および(2)にそれぞれ示した第1および第2の内部電極66および67をもって構成される1種類のコンデンサ部のみを備える試料5に係る積層コンデンサ61を作製した。積層コンデンサ61は、コンデンサ本体62を備え、コンデンサ本体62の第1および第2の端面上には、それぞれ、第1および第2の外部端子電極63および64が形成されている。コンデンサ本体62は、積層された複数の誘電体層65をもって構成される積層構造を有し、また、所定の誘電体層65を介して互いに対向する第1および第2の内部電極66および67が設けられる。第1の内部電極66は、第1の容量部68と第1の容量部68から引き出され第1の外部端子電極63と電気的に接続された第1の引出し部69を有し、第2の内部電極67は、所定の誘電体層65を介して、第1の容量部68と対向する第2の容量部70と第2の容量部70から引き出されて第2の外部端子電極64と電気的に接続された第2の引出し部71とを有している。   In addition, as a comparative example, a multilayer capacitor 61 according to the sample 5 including only one type of capacitor portion including the first and second internal electrodes 66 and 67 shown in FIGS. Produced. The multilayer capacitor 61 includes a capacitor body 62, and first and second external terminal electrodes 63 and 64 are formed on the first and second end faces of the capacitor body 62, respectively. The capacitor body 62 has a laminated structure including a plurality of laminated dielectric layers 65, and first and second internal electrodes 66 and 67 facing each other with a predetermined dielectric layer 65 interposed therebetween. Provided. The first internal electrode 66 includes a first capacitor portion 68 and a first lead portion 69 that is drawn from the first capacitor portion 68 and is electrically connected to the first external terminal electrode 63. The internal electrode 67 is drawn out from the second capacitor 70 and the second capacitor 70 facing the first capacitor 68 via the predetermined dielectric layer 65, and the second external terminal electrode 64. It has the 2nd drawer | drawing-out part 71 electrically connected.

各試料に係る積層コンデンサについて、コンデンサ本体の寸法を1.6mm(端面の長手方向寸法Leに相当)×0.8mm(側面の長手方向の寸法Lsに相当)×0.5mm(厚み方向の寸法)とした。また、各試料に係る積層コンデンサの誘電体層の厚みおよび内部電極の厚み等の条件については共通とした。   For the multilayer capacitor according to each sample, the dimensions of the capacitor body are 1.6 mm (corresponding to the longitudinal dimension Le of the end face) × 0.8 mm (corresponding to the longitudinal dimension Ls of the side surface) × 0.5 mm (dimension in the thickness direction) ). The conditions such as the thickness of the dielectric layer and the thickness of the internal electrode of the multilayer capacitor according to each sample were made common.

第1および第2の引出し部の幅方向寸法L1については、試料1〜4において、1.24mmとし、第3および第4の引出し部の幅方向寸法L2については、試料1〜3において、0.18mmとし、試料4において、0.3mmとした。試料5では、引出し部の幅方向寸法を、試料1〜4における第1および第2の引出し部の幅方向寸法L1と同様、1.24mmとした。   The width direction dimension L1 of the first and second lead portions is 1.24 mm in the samples 1 to 4, and the width direction dimension L2 of the third and fourth lead portions is 0 in the samples 1 to 3. 18 mm, and in sample 4, 0.3 mm. In Sample 5, the width direction dimension of the drawer portion was set to 1.24 mm, similar to the width direction dimension L1 of the first and second drawer portions in Samples 1 to 4.

第1のコンデンサ部での第1および第2の内部電極の積層数については、試料1〜4において、第1の内部電極を1枚、第2の内部電極を1枚、合計で2枚とした。第2のコンデンサ部での第3および第4の内部電極の積層数については、試料1、3および4において、第3の内部電極を16枚、第4の内部電極を16枚、合計で32枚とし、試料2において、第3の内部電極を32枚、第4の内部電極を32枚、合計で64枚とし、コンデンサとして対向しているのを16対とした。試料5では、第1の内部電極を17枚、第2の内部電極を17枚、合計で34枚とした。   Regarding the number of first and second internal electrodes stacked in the first capacitor unit, in samples 1 to 4, one first internal electrode and one second internal electrode, a total of two did. Regarding the number of stacked third and fourth internal electrodes in the second capacitor unit, in Samples 1, 3 and 4, 16 third internal electrodes and 16 fourth internal electrodes, a total of 32, are provided. In Sample 2, the number of the third internal electrodes was 32 and the number of the fourth internal electrodes was 32, for a total of 64, and 16 pairs were opposed as capacitors. In Sample 5, there were 17 first internal electrodes and 17 second internal electrodes, for a total of 34 sheets.

各試料に係る積層コンデンサについて、全体の容量、合成ESRおよびインピーダンス周波数特性を求めた。全体の容量および合成ESRが以下の表1に示されている。   With respect to the multilayer capacitor according to each sample, the overall capacitance, the synthesized ESR, and the impedance frequency characteristic were obtained. The overall capacity and synthetic ESR are shown in Table 1 below.

Figure 0005029564
Figure 0005029564

インピーダンス周波数特性については、各試料を特性インピーダンス50Ωとなるコプレナ基板にシャント接続し、ネットワークアナライザ(アジレント社製)を用い、測定周波数300kHz〜3GHzにて、Sパラメータを測定し、得られたSパラメータから、L、CおよびRを算出して求めたものである。図23、図24、図25、図26および図27に、それぞれ、試料1、2、3、4および5についてのインピーダンス周波数特性が示されている。なお、図23〜図27において、周波数を示す横軸およびインピーダンスを示す縦軸は、ともに対数目盛に基づいており、横軸上での周波数の値および縦軸上でのインピーダンスの値は、図23〜図27間で共通している。   For impedance frequency characteristics, each sample was shunt-connected to a coplanar substrate having a characteristic impedance of 50Ω, and S parameters were measured at a measurement frequency of 300 kHz to 3 GHz using a network analyzer (manufactured by Agilent). From the above, L, C and R are calculated. FIG. 23, FIG. 24, FIG. 25, FIG. 26, and FIG. 27 show the impedance frequency characteristics of samples 1, 2, 3, 4, and 5, respectively. 23 to 27, the horizontal axis indicating the frequency and the vertical axis indicating the impedance are both based on a logarithmic scale, and the frequency value on the horizontal axis and the impedance value on the vertical axis are shown in FIG. 23 to 27 are common.

表1から、この発明の実施例となる試料1〜4によれば、比較例としての試料5に比べて、高いESRが得られていることがわかる。試料1〜4の間で比較すると、第3および第4の引出し部の幅方向寸法L2を変えたり、第3および第4の引出し部の位置を変えたりすることにより、ESRを制御できることがわかる。   From Table 1, it can be seen that, according to Samples 1 to 4 as examples of the present invention, a higher ESR was obtained compared to Sample 5 as a comparative example. Comparing between samples 1 to 4, it can be seen that the ESR can be controlled by changing the width direction dimension L2 of the third and fourth lead portions or changing the positions of the third and fourth lead portions. .

また、図23〜図27を比較すれば、試料1〜4によるインピーダンス周波数特性の波形は、共振周波数近傍で、試料5のそれに比べて、より鈍くなっていることがわかる。   Further, comparing FIGS. 23 to 27, it can be seen that the waveforms of the impedance frequency characteristics of the samples 1 to 4 are duller than that of the sample 5 in the vicinity of the resonance frequency.

この発明にとって興味ある第1の参考例となる積層コンデンサ1の外観を示す斜視図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a perspective view showing an appearance of a multilayer capacitor 1 as a first reference example that is of interest to the present invention. 図1に示した積層コンデンサ1に備えるコンデンサ本体8において構成される第1および第2のコンデンサ部12および13の配置状態を、実装基板14とともに、図1の線A−Aに沿う断面をもって示すブロック図である。The arrangement state of the first and second capacitor parts 12 and 13 configured in the capacitor body 8 provided in the multilayer capacitor 1 shown in FIG. 1 is shown with a cross section along the line AA in FIG. It is a block diagram. 図1に示した積層コンデンサ1に備えるコンデンサ本体8において構成される第1のコンデンサ部12を、第1および第2の内部電極17および18がそれぞれ通る断面をもって示す図である。It is a figure which shows the 1st capacitor | condenser part 12 comprised in the capacitor | condenser main body 8 with which the multilayer capacitor | condenser 1 shown in FIG. 1 is provided with the cross section which the 1st and 2nd internal electrodes 17 and 18 each pass. 図1に示した積層コンデンサ1に備えるコンデンサ本体8において構成される第2のコンデンサ部13を、第3および第4の内部電極19および20がそれぞれ通る断面をもって示す図である。It is a figure which shows the 2nd capacitor | condenser part 13 comprised in the capacitor | condenser main body 8 with which the multilayer capacitor | condenser 1 shown in FIG. 1 is provided with the cross section which the 3rd and 4th internal electrodes 19 and 20 each pass. この発明にとって興味ある第2の参考例を説明するための図4に対応する図である。It is a figure corresponding to FIG. 4 for demonstrating the 2nd reference example interested for this invention. この発明にとって興味ある第3の参考例を説明するための図4に対応する図である。It is a figure corresponding to FIG. 4 for demonstrating the 3rd reference example interested for this invention. この発明にとって興味ある第4の参考例を説明するための図4に対応する図である。It is a figure corresponding to FIG. 4 for demonstrating the 4th reference example interested for this invention. この発明にとって興味ある第5の参考例を説明するための図3に対応する図である。It is a figure corresponding to FIG. 3 for demonstrating the 5th reference example interested for this invention. この発明にとって興味ある第6の参考例を説明するための図4に対応する図である。It is a figure corresponding to FIG. 4 for demonstrating the 6th reference example interested for this invention. この発明にとって興味ある第7の参考例を説明するための図3に対応する図である。It is a figure corresponding to FIG. 3 for demonstrating the 7th reference example interested for this invention. この発明にとって興味ある第8の参考例を説明するための図4に対応する図である。It is a figure corresponding to FIG. 4 for demonstrating the 8th reference example interested for this invention. この発明にとって興味ある第9の参考例を説明するための図4に対応する図である。It is a figure corresponding to FIG. 4 for demonstrating the 9th reference example interested for this invention. この発明の第1の実施形態による積層コンデンサ31の外観を示す斜視図である。 1 is a perspective view showing an appearance of a multilayer capacitor 31 according to a first embodiment of the present invention. 図13に示した積層コンデンサ31に備えるコンデンサ本体38において構成される第1および第2のコンデンサ部42および43の配置状態を、実装基板44とともに、図13の線B−Bに沿う断面をもって示すブロック図である。The arrangement state of the first and second capacitor portions 42 and 43 configured in the capacitor main body 38 provided in the multilayer capacitor 31 shown in FIG. 13 is shown with a cross section along the line BB in FIG. It is a block diagram. 図13に示した積層コンデンサ31に備えるコンデンサ本体38において構成される第1のコンデンサ部42を、第1および第2の内部電極47および48がそれぞれ通る断面をもって示す図である。It is a figure which shows the 1st capacitor | condenser part 42 comprised in the capacitor | condenser main body 38 with which the multilayer capacitor | condenser 31 shown in FIG. 13 is provided with the cross section through which the 1st and 2nd internal electrodes 47 and 48 each pass. 図13に示した積層コンデンサ31に備えるコンデンサ本体38において構成される第2のコンデンサ部43を、第3および第4の内部電極49および50がそれぞれ通る断面をもって示す図である。It is a figure which shows the 2nd capacitor | condenser part 43 comprised in the capacitor | condenser main body 38 with which the multilayer capacitor | condenser 31 shown in FIG. 13 is provided with the cross section through which the 3rd and 4th internal electrodes 49 and 50 each pass. この発明の第2の実施形態を説明するための図16に対応する図である。It is a figure corresponding to FIG. 16 for demonstrating the 2nd Embodiment of this invention. この発明の第3の実施形態を説明するための図15に対応する図である。It is a figure corresponding to FIG. 15 for demonstrating the 3rd Embodiment of this invention. この発明の第4の実施形態を説明するための図16に対応する図である。It is a figure corresponding to FIG. 16 for demonstrating the 4th Embodiment of this invention. この発明にとって興味ある第10の参考例を説明するための図16に対応する図である。It is a figure corresponding to FIG. 16 for demonstrating the 10th reference example interested for this invention. この発明の第5の実施形態を説明するための図13に対応する図である。It is a figure corresponding to FIG. 13 for demonstrating the 5th Embodiment of this invention. 実験例において比較例として作製された試料5に係る積層コンデンサ61を、第1および第2の内部電極66および67がそれぞれ通る断面をもって示す図である。It is a figure which shows the multilayer capacitor 61 which concerns on the sample 5 produced as a comparative example in an experiment example with the cross section which the 1st and 2nd internal electrodes 66 and 67 each pass. 上記実験例において作製した試料1についてのインピーダンス周波数特性を示す図である。It is a figure which shows the impedance frequency characteristic about the sample 1 produced in the said experiment example. 上記実験例において作製した試料2についてのインピーダンス周波数特性を示す図である。It is a figure which shows the impedance frequency characteristic about the sample 2 produced in the said experiment example. 上記実験例において作製した試料3についてのインピーダンス周波数特性を示す図である。It is a figure which shows the impedance frequency characteristic about the sample 3 produced in the said experiment example. 上記実験例において作製した試料4についてのインピーダンス周波数特性を示す図である。It is a figure which shows the impedance frequency characteristic about the sample 4 produced in the said experiment example. 上記実験例において作製した試料5についてのインピーダンス周波数特性を示す図である。It is a figure which shows the impedance frequency characteristic about the sample 5 produced in the said experiment example.

符号の説明Explanation of symbols

1,31,31a 積層コンデンサ
2,32 第1の主面
3,33 第2の主面
4,34 第1の側面
5,35 第2の側面
6,36 第1の端面
7,37 第2の端面
8,38 コンデンサ本体
9,39 第1の外部端子電極
10,40 第2の外部端子電極
11,41 誘電体層
12,42 第1のコンデンサ部
13,43 第2のコンデンサ部
16,46 実装面
17,47 第1の内部電極
18,48 第2の内部電極
19,49 第3の内部電極
20,50 第4の内部電極
21,51 第1の容量部
22,52 第1の引出し部
23,53 第2の容量部
24,54 第2の引出し部
25,55 第3の容量部
26,56 第3の引出し部
26a 幅狭部
27,57 第4の容量部
28,58 第4の引出し部
Le 端面の長手方向の寸法
Ls 側面の長手方向の寸法
L1,L11,L12 第1の引出し部の幅方向寸法
L2 第3の引出し部の幅方向寸法
DESCRIPTION OF SYMBOLS 1,31,31a Multilayer capacitor | condenser 2,32 1st main surface 3,33 2nd main surface 4,34 1st side surface 5,35 2nd side surface 6,36 1st end surface 7,37 2nd End face 8, 38 Capacitor body 9, 39 First external terminal electrode 10, 40 Second external terminal electrode 11, 41 Dielectric layer 12, 42 First capacitor part 13, 43 Second capacitor part 16, 46 Mounting Surface 17, 47 1st internal electrode 18, 48 2nd internal electrode 19, 49 3rd internal electrode 20, 50 4th internal electrode 21, 51 1st capacity | capacitance part 22, 52 1st extraction part 23 , 53 2nd capacity part 24, 54 2nd drawer part 25, 55 3rd capacity part 26, 56 3rd drawer part 26a Narrow part 27, 57 4th capacity part 28, 58 4th drawer Part Le End face longitudinal dimension Ls Side Longitudinal dimension L1, L11, L12 first width dimension in the width direction dimension L2 third lead portion of the lead-out portion

Claims (5)

積層された複数の誘電体層をもって構成される積層構造を有し、互いに対向する第1および第2の主面と前記誘電体層の面方向に延びかつ互いに対向する第1および第2の側面と互いに対向する第1および第2の端面とを有する直方体形状をなす、コンデンサ本体と、
前記コンデンサ本体の少なくとも第2の主面および第1の端面上に形成された、第1の外部端子電極と、
前記第1の外部端子電極と電気的に絶縁された状態で、前記コンデンサ本体の少なくとも第2の主面および第2の端面上に形成された、第2の外部端子電極と
を備え、
前記コンデンサ本体には、前記誘電体層の積層方向に沿って配置された、第1のコンデンサ部と第2のコンデンサ部とが構成され、
前記第1のコンデンサ部には、静電容量を形成するように所定の前記誘電体層を介して互いに対向する第1および第2の内部電極が設けられ、
前記第2のコンデンサ部には、静電容量を形成するように所定の前記誘電体層を介して互いに対向する第3および第4の内部電極が設けられ、
前記第1の内部電極は、第1の容量部と前記第1の容量部から少なくとも前記第1の端面に引き出されかつ前記第1の外部端子電極と電気的に接続された第1の引出し部とを有し、
前記第2の内部電極は、所定の前記誘電体層を介して前記第1の容量部と対向する第2の容量部と前記第2の容量部から少なくとも前記第2の端面に引き出されかつ前記第2の外部端子電極と電気的に接続された第2の引出し部とを有し、
前記第3の内部電極は、第3の容量部と前記第3の容量部から前記第2の主面に引き出されかつ前記第1の外部端子電極と電気的に接続された第3の引出し部とを有し、
前記第4の内部電極は、所定の前記誘電体層を介して前記第3の容量部と対向する第4の容量部と前記第4の容量部から前記第2の主面に引き出されかつ前記第2の外部端子電極と電気的に接続された第4の引出し部とを有し、
同じ方向で比較した場合において、前記第3の引出し部は、前記第1の引出し部に比べて幅狭な部分を有し、前記第4の引出し部は、前記第2の引出し部に比べて幅狭な部分を有する、
積層コンデンサ。
First and second main surfaces having a laminated structure composed of a plurality of laminated dielectric layers, and extending in the surface direction of the dielectric layer and facing each other, and first and second side surfaces facing each other And a capacitor body having a rectangular parallelepiped shape having first and second end faces facing each other;
A first external terminal electrode formed on at least a second main surface and a first end surface of the capacitor body ;
A second external terminal electrode formed on at least the second main surface and the second end surface of the capacitor body in a state of being electrically insulated from the first external terminal electrode ;
The capacitor body includes a first capacitor portion and a second capacitor portion, which are arranged along the stacking direction of the dielectric layers,
The first capacitor portion is provided with first and second internal electrodes facing each other through the predetermined dielectric layer so as to form a capacitance,
The second capacitor portion is provided with third and fourth internal electrodes facing each other through the predetermined dielectric layer so as to form a capacitance,
The first internal electrode is drawn out from the first capacitor portion and the first capacitor portion to at least the first end face and is electrically connected to the first external terminal electrode. And
The second internal electrode is led out to at least the second end face from the second capacitor portion and the second capacitor portion facing the first capacitor portion via the predetermined dielectric layer, and A second lead portion electrically connected to the second external terminal electrode,
The third internal electrode is drawn out from the third capacitor and the third capacitor to the second main surface and electrically connected to the first external terminal electrode. And
The fourth internal electrode is led to the second main surface from the fourth capacitor portion and the fourth capacitor portion facing the third capacitor portion via the predetermined dielectric layer, and A fourth lead portion electrically connected to the second external terminal electrode,
When compared at the same direction, the third lead portion, said first have a narrow portion as compared to the lead-out portion, the fourth lead portion, compared to the second lead-out portion Having a narrow part,
Multilayer capacitor.
前記第2の主面を実装面側に向けて実装される、請求項1に記載の積層コンデンサ。The multilayer capacitor according to claim 1, wherein the multilayer capacitor is mounted with the second main surface facing the mounting surface. 前記第1の外部端子電極は、前記第1の主面上に形成された部分をさらに有し、前記第3の内部電極と同一面上において、前記第3の引出し部と対向する位置に、前記第1の主面に露出しかつ前記第1の外部端子電極に接合されるようにダミー電極がさらに形成され、The first external terminal electrode further includes a portion formed on the first main surface, and on the same surface as the third internal electrode, at a position facing the third lead portion, A dummy electrode is further formed so as to be exposed to the first main surface and bonded to the first external terminal electrode;
前記第2の外部端子電極は、前記第1の主面上に形成された部分をさらに有し、前記第4の内部電極と同一面上において、前記第4の引出し部と対向する位置に、前記第1の主面に露出しかつ前記第2の外部端子電極に接合されるようにダミー電極がさらに形成されている、請求項1または2に記載の積層コンデンサ。The second external terminal electrode further has a portion formed on the first main surface, and on the same plane as the fourth internal electrode, at a position facing the fourth lead portion, The multilayer capacitor according to claim 1, wherein a dummy electrode is further formed so as to be exposed to the first main surface and to be joined to the second external terminal electrode.
前記第2のコンデンサ部において、複数枚の前記第3の内部電極が積層方向に連続して配列されている、請求項1ないし3のいずれかに記載の積層コンデンサ。 4. The multilayer capacitor according to claim 1, wherein a plurality of the third internal electrodes are continuously arranged in the lamination direction in the second capacitor unit. 5. 前記コンデンサ本体において、2個の前記第1のコンデンサ部によって前記第2のコンデンサ部が挟まれるように配置されている、請求項1ないし4のいずれかに記載の積層コンデンサ。 In the capacitor body, two of said second capacitor section by the first capacitor portion is arranged so as to be sandwiched, laminated capacitor according to any one of claims 1 to 4.
JP2008262405A 2007-12-17 2008-10-09 Multilayer capacitor Active JP5029564B2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008262405A JP5029564B2 (en) 2007-12-17 2008-10-09 Multilayer capacitor
US12/335,554 US8120891B2 (en) 2007-12-17 2008-12-16 Multilayer capacitor having low equivalent series inductance and controlled equivalent series resistance
US13/349,608 US8649156B2 (en) 2007-12-17 2012-01-13 Multilayer capacitor having low equivalent series inductance and controlled equivalent series resistance

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007324277 2007-12-17
JP2007324277 2007-12-17
JP2008262405A JP5029564B2 (en) 2007-12-17 2008-10-09 Multilayer capacitor

Publications (2)

Publication Number Publication Date
JP2009170873A JP2009170873A (en) 2009-07-30
JP5029564B2 true JP5029564B2 (en) 2012-09-19

Family

ID=40971680

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008262405A Active JP5029564B2 (en) 2007-12-17 2008-10-09 Multilayer capacitor

Country Status (1)

Country Link
JP (1) JP5029564B2 (en)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5170065B2 (en) * 2009-11-16 2013-03-27 Tdk株式会社 Multilayer capacitor
JP5170066B2 (en) * 2009-11-16 2013-03-27 Tdk株式会社 Multilayer capacitor
JP5810706B2 (en) 2010-09-06 2015-11-11 株式会社村田製作所 Electronic components
JP5751080B2 (en) * 2010-09-28 2015-07-22 株式会社村田製作所 Multilayer ceramic electronic components
KR20120058128A (en) * 2010-11-29 2012-06-07 삼성전기주식회사 Multi-layered ceramic capacitor
JP5267584B2 (en) * 2011-01-24 2013-08-21 Tdk株式会社 Multilayer electronic component and electronic component mounting structure
DE102012104033A1 (en) * 2012-05-08 2013-11-14 Epcos Ag Ceramic multilayer capacitor
JP5857871B2 (en) * 2012-05-09 2016-02-10 Tdk株式会社 Multilayer capacitor
KR101525696B1 (en) 2013-11-14 2015-06-03 삼성전기주식회사 Multi-layered ceramic electroic components and board having the same mounted thereon
KR102450593B1 (en) * 2016-04-27 2022-10-07 삼성전기주식회사 Capacitor Component
KR102538899B1 (en) * 2016-06-20 2023-06-01 삼성전기주식회사 Capacitor Component
JP6828547B2 (en) * 2017-03-24 2021-02-10 Tdk株式会社 Through capacitor
KR20190116116A (en) 2019-06-26 2019-10-14 삼성전기주식회사 Multi-layered ceramic electronic component
KR20210009627A (en) * 2019-07-17 2021-01-27 삼성전기주식회사 Multi-layered ceramic electroic components
KR20190116176A (en) * 2019-09-19 2019-10-14 삼성전기주식회사 Multi-layered ceramic electroic components

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6049621U (en) * 1983-09-14 1985-04-08 松下電器産業株式会社 multilayer ceramic capacitor
JPS62135427U (en) * 1986-02-20 1987-08-26
JPH0897070A (en) * 1994-09-22 1996-04-12 Kyocera Corp Ceramic capacitor
JPH08298227A (en) * 1995-04-25 1996-11-12 Taiyo Yuden Co Ltd Laminated capacitor
JPH09148174A (en) * 1995-11-24 1997-06-06 Rohm Co Ltd Structure of laminated ceramic capacitor
JP3681900B2 (en) * 1998-06-29 2005-08-10 京セラ株式会社 Multilayer ceramic capacitor
JP2000277382A (en) * 1999-03-29 2000-10-06 Matsushita Electric Ind Co Ltd Multi-laminated ceramic capacitor and manufacturing method of the same
JP2001052952A (en) * 1999-08-10 2001-02-23 Tdk Corp Layered ceramic capacitor and its manufacture
WO2006022258A1 (en) * 2004-08-27 2006-03-02 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor and method for controlling equivalent series resistance
JP4961818B2 (en) * 2004-12-24 2012-06-27 株式会社村田製作所 Multilayer capacitor
US7414857B2 (en) * 2005-10-31 2008-08-19 Avx Corporation Multilayer ceramic capacitor with internal current cancellation and bottom terminals
JP2007317786A (en) * 2006-05-24 2007-12-06 Tdk Corp Multilayer capacitor

Also Published As

Publication number Publication date
JP2009170873A (en) 2009-07-30

Similar Documents

Publication Publication Date Title
JP5029564B2 (en) Multilayer capacitor
JP4957709B2 (en) Multilayer capacitor
JP5315796B2 (en) Multilayer ceramic capacitor
US8649156B2 (en) Multilayer capacitor having low equivalent series inductance and controlled equivalent series resistance
CN101178978B (en) Multilayer capacitor
JP5268276B2 (en) Multilayer ceramic capacitor and its mounting structure
JP2020057754A (en) Multilayer ceramic electronic component
JP5931044B2 (en) Multilayer ceramic electronic component for built-in substrate and printed circuit board with built-in multilayer ceramic electronic component
US9627142B2 (en) Multilayer ceramic capacitor and board for mounting of the same
JP4525773B2 (en) Multilayer ceramic capacitor
US8659872B2 (en) Multilayer capacitor that includes a capacitor element body and at least four terminal units
US8310804B2 (en) Monolithic ceramic capacitor
JP5783096B2 (en) Ceramic capacitor
JP6376604B2 (en) Multilayer ceramic electronic component for built-in substrate and printed circuit board with built-in multilayer ceramic electronic component
US8355240B2 (en) Multilayer capacitor and method for adjusting equivalent series impedance of same
JP4591530B2 (en) Multilayer ceramic capacitor
JP6309313B2 (en) Multilayer ceramic electronic component for built-in substrate and printed circuit board with built-in multilayer ceramic electronic component
JP2005260137A (en) Antistatic electricity component
JP2013058722A (en) Conductive paste for external electrode, multilayered ceramic electronic component using the same and fabrication method thereof
JP5007763B2 (en) Multilayer ceramic capacitor
KR102449364B1 (en) Multi-layered ceramic electronic component
WO2012108122A1 (en) Capacitor array and method for installing capacitor array

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120207

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120529

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120611

R150 Certificate of patent or registration of utility model

Ref document number: 5029564

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150706

Year of fee payment: 3