JP5028710B2 - A semiconductor memory device - Google Patents

A semiconductor memory device

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JP5028710B2
JP5028710B2 JP2001037547A JP2001037547A JP5028710B2 JP 5028710 B2 JP5028710 B2 JP 5028710B2 JP 2001037547 A JP2001037547 A JP 2001037547A JP 2001037547 A JP2001037547 A JP 2001037547A JP 5028710 B2 JP5028710 B2 JP 5028710B2
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康郎 松崎
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富士通セミコンダクター株式会社
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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、1チップのマルチポート半導体記憶装置(以下、メモリと称する。)に関し、特にDRAMメモリアレーを用いたマルチポートメモリに関する。 The present invention, 1 multi-port semiconductor memory device chip relates (hereinafter, the memory referred to as.), More particularly a multi-port memory using DRAM memory array.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
マルチポートメモリはいくつかの種類があるが、ここでは複数のポートを持ちそれぞれのポートから共通のメモリアレーに対し独立にアクセスできるものを言う。 Multiport memory There are several types, but here refers to what can be accessed independently of the common memory array from each port having a plurality of ports. 例えば,2ポートのマルチポートメモリは、AポートとBポートを備え、Aポートに接続したCPU−AとBポートに接続したCPU−Bから共通のメモリアレーに独立に読み書きできるものである。 For example, multi-port memory of 2 ports, an A port and a B port, are those that can be read and written independently of the CPU-B connected to the CPU-A and B port connected to the A port to the common memory array.
【0003】 [0003]
このようなマルチポートメモリとしては、メモリアレーとしてSRAMを使用し、ワード線及びビット線対をそれぞれ2重に設け、各メモリセルを2組のワード線及びビット線対にそれぞれ接続したものが知られている。 Such multi-port memory, using the SRAM as a memory array, formed by connecting word lines and bit line pairs each provided in duplicate, each memory cell in the two sets of word lines and bit line pairs known It is. しかし、このマルチポートメモリは、ワード線及びビット線対をそれぞれ2重に設ける必要があり、集積度が低いという問題がある。 However, this multi-port memory, it is necessary to provide a word line and a bit line pair in each double, there is a problem of low integration density.
【0004】 [0004]
そこで、マルチプロセッサ構成のコンピュータなどで使用される共有メモリと同様の機構を使用することが考えられる。 Therefore, it is conceivable to use the same mechanism as shared memories used like a multiprocessor computer configuration. 共有メモリは、共通のメモリに対して、複数のポートを設けたもので、メモリとしてSRAMを使用し、複数のポートをディスクリートICを使用して構成するのが一般的である。 Shared memory, to a common memory, which has a plurality of ports, using the SRAM as a memory, it is common to configure a plurality of ports using discrete IC. 共有メモリでは複数のポートから同時にアクセスが行われた場合、メモリアレーが共通であるため、複数のポートからの動作処理を同時に実行できないという問題が生じる。 When a shared memory is to simultaneously access a plurality of ports is made, since the memory array is common, a problem that can not be performed the operation process from the plurality of ports simultaneously occurs. このような問題を防止するためのもっとも簡単な対策は、あるポートからアクセスが行われている時には、他のポートにはビジー信号を出力してアクセスが行われないようにすることであるが、これでは使用方法が制限されるという問題がある。 The simplest countermeasure to prevent such problems, when the access from a port is being performed, although the other port is to so is not performed accessed by outputting a busy signal, This is a problem that the method used is limited. そこで、共有メモリでは、アービタと呼ばれる裁定回路を設け、複数のポートから受信したアクセス要求の優先順位を決定し、メモリアレーの制御回路が順位に従ってそれらを順次実施するようにしている。 Therefore, in the shared memory, provided the arbitration circuit called an arbiter, to determine the priority of access requests received from the plurality of ports, the control circuit of the memory array is configured to sequentially implement them in accordance with ranking. 例えば各ポートへの入力が早いものから順に優先的に実施する。 For example, the input is preferentially carried out in order from the earliest one to each port. 例えば各ポートへの入力が早いものから順に優先的に実施する。 For example, the input is preferentially carried out in order from the earliest one to each port. しかし、他のポートのコマンドを処理している間には新たなコマンドを処理できないことは同じであり、そのような場合にはビジー信号を出す必要があり、メモリにアクセスする側にビジー信号に対する処理機構を設けなければならないという問題がある。 However, it is the same that can not handle new commands while processing a command of another port, for such case, it is necessary to issue a busy signal, busy signal on the side to access the memory there is a problem that must be provided a processing mechanism.
【0005】 [0005]
メモリアレーは複数のポートからランダムにアクセスされることになるため、DRAMで一般的に行われる同一のロウアドレスに対して連続したコラムアドレスを連続してアクセスするコラムアクセス動作は行われない。 Since the memory array is to be accessed at random from a plurality of ports, a column access operation that successively accesses a column successive addresses to the same row address is generally carried out in DRAM is not performed. すなわち、1回のアクセスに対しセルを選択し読み出しまたは書き込みを実施しリセットする。 That resets implement read or write select the cells in response to a single access.
このため、共有メモリを構成する場合、従来はメモリアレーとして一般的にSRAMが用いられてきた。 Therefore, when configuring a shared memory, conventionally it has been generally SRAM is used as a memory array. これは、SRAMはランダムアクセスが高速であり、またリフレッシュが不要なため使い易いからである。 This is, SRAM is a random access high-speed, and because easy to use for refresh is not required. また、1チップのマルチポートメモリは、上記のようなワード線及びビット線対をそれぞれ2重に設ける構成のもので、通常のSRAMと同様のメモリアレーを使用した1チップのマルチポートメモリは実用化されていなかった。 The multi-port memory of a single chip is of a configuration in which the above-described word lines and bit line pairs to each double, the one-chip multi-port memory using the same memory array and the usual SRAM practical It had not been of.
【0006】 [0006]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
いずれにしろ、従来のマルチポートメモリ及び共有メモリではSRAMが使用され、リフレッシュが必要なDRAMは使用されていなかった。 In any case, in the conventional multi-port memory and the shared memory SRAM is used, refresh DRAM need has not been used.
システムが高性能化するにつれ扱うデータ量も増大し、マルチポートメモリも大容量が必要とされてきている。 The amount of data to be handled as the system performance also increases, even multi-port memory have been a need for a large capacity. そのため、SRAMに比べて高集積度のDRAMアレーをマルチポートメモリに採用し、低コストで記憶容量の大きなマルチポートメモリを実現する考えが出てきた。 Therefore, in comparison with the SRAM adopted DRAM array highly integrated multiport memory, it came out the idea of ​​achieving a large multi-port memory of the storage capacity at low cost. しかし、ここで問題になるのがメモリセルのリフレッシュである。 However, here that is in question is a refresh of the memory cell.
【0007】 [0007]
通常のDRAMにおいては書き込み/読み出し命令の合間に定期的に外部からリフレッシュ命令を与える必要があり、そのためDRAMを搭載するシステムのコントローラデバイスはリフレッシュ管理用のタイマーや制御回路を備えている。 In normal DRAM must give a refresh command from periodically outside in between the write / read command, the controller device therefor systems with DRAM is provided with a timer and control circuit for refresh management. しかし、SRAMを使用したこれまでのマルチポートメモリを搭載するシステムにはこのような回路は備えられていない。 However, such circuits in systems with multi-port memory of the past using the SRAM is not provided. メモリアレーをDRAMで構成する場合でも、そのようなシステムで従来のマルチポートメモリと同じように使用できることが要求される。 Even when configuring the memory array in DRAM, it is required that can be used like a traditional multi-port memory in such systems. すなわち、メモリアレーをDRAMで構成したマルチポートメモリは、リフレッシュについてメモリデバイス自身で何かの対策をとる必要がある。 In other words, multi-port memory you have configured the memory array in the DRAM, it is necessary to take measures of something in the memory device itself for refresh.
【0008】 [0008]
また、上記のように、アービタがビジー信号を出力すると、使い勝手がよくないという問題がある。 Further, as described above, the arbiter outputs a busy signal, there is a problem that usability is not good.
本発明は、メモリアレーをDRAMコアで構成してもリフレシュを意識せずに使用でき、大容量で使い勝手のよいマルチポートメモリが低コストで実現することを目的とする。 The present invention, the memory array can be used without a need to refresh even if a DRAM core, a good multi-port memory convenient large capacity and to realize at low cost.
【0009】 [0009]
【課題を解決するための手段】 In order to solve the problems]
上記問題点を解決するため、本発明のマルチポート半導体記憶装置は、各組の外部ポートから入力される第1のコマンドの最小入力サイクル時間が、最小入力サイクル時間のm(m≧2)倍の時間の間に、当該半導体記憶装置が少なくともn回の内部動作を実施することが可能で、 To solve the above problems, a multi-port semiconductor memory device of the present invention, the minimum input cycle time of the first command input from each set of external ports, the minimum input cycle time m (m ≧ 2) times during the time, can be the semiconductor memory device to perform at least n times the internal operation,
m×N < n < m×(N+1)の条件を満たすように設定することを特徴とする。 And setting so as to satisfy the condition of m × N <n <m × (N + 1).
【0010】 [0010]
この条件は、言い換えれば、N個の各ポートの最小外部コマンドサイクルを[N回の内部動作サイクルが可能な時間+1回の内部動作サイクルより短い時間α]をとすることであり、例えば、N=2の場合には、各ポートの最小外部コマンドサイクルを[2回の内部動作サイクルが可能な時間+α]をとする。 This condition, in other words, is to the N-number of minimum external command cycle of each port and the [N times shorter than the internal operation cycle internal operation cycles are possible time + one of alpha], for example, N = in the case of 2, the minimum external command cycle of each port and the two internal operation cycles are possible time + alpha]. ここでαは、“α<1回の内部動作サイクル”である。 Here α is a "α <1 times the internal operation cycle".
【0011】 [0011]
本発明では、上記のアービタがビジー信号を出力すると使い勝手がよくないという問題は、“2回の内部動作サイクルが可能な時間”で対処し、リフレシュの問題は、“+α”で対処する。 In the present invention, a problem that usability is not good when said arbiter outputs a busy signal, "two internal operation cycles time can" deal with, refresh problem is addressed in "+ alpha".
図1は、本発明の原理を説明する図であり、2ポートで読み出し動作を行う場合を示している。 Figure 1 is a diagram for explaining the principle of the present invention shows a case where the read operation at two ports.
【0012】 [0012]
AポートとBポートの2つの外部ポートに入力されるコマンドは、2.2回の内部動作サイクルが可能な時間を最小サイクルとして入力される。 Command input to the two external ports A and B ports are input time capable 2.2 times the internal operation cycle as the minimum cycle. すなわち、内部動作サイクル×2.2回=最小外部コマンドサイクルとなっており、外部コマンドサイクルは、2.2回の内部動作サイクルが可能な時間以上に設定される。 That is, the internal operation cycles × 2.2 times = has a minimum external command cycle, the external command cycle is set to more than the time that can be 2.2 times the internal operation cycle. AポートとBポートには、それぞれクロックCLKAとCLKBが入力され、コマンド、アドレス及びデータの外部と外部ポートとの間の入出力は、それぞれのクロックに同期して行われる。 The A and B ports are clocks CLKA and CLKB, respectively input, command input and output between the external and the external port of the address and data is performed in synchronization with each clock. 図示していないが、アドレスはコマンドと同時に入力される。 Although not shown, the address is input at the same time as the command. 図示のように、AポートとBポートから最小外部コマンドサイクルで読み出しコマンドが入力されると、裁定回路が先に入力された方を優先してコア動作を行うように制御する。 As shown, when a read command from the A and B ports with minimum external command cycle is input, the arbiter is controlled to give priority to those who previously entered perform core operation.
【0013】 [0013]
DRAMコアは、外部コマンドサイクルの間にメモリアレーから2つの読み出し動作を行い、読み出したデータをAポートとBポートに出力する。 DRAM core performs two read operations from the memory array during an external command cycle, and outputs the read data to the A port and the B port. AポートとBポートは、それぞれ読み出しデータを保持し、読み出しコマンドの入力から6クロック目のクロックに同期して読み出しデータを出力する。 A and B ports, respectively holds the read data, and outputs the read data in synchronization with a clock input from the sixth clock of the read command. すなわち、この場合のデータレイテンシは6である。 That is, the data latency in this case is 6.
【0014】 [0014]
内部にはリフレッシュタイマーが内蔵され、リフレッシュコマンドを内部で自動的に発生する。 Internal refresh timer is built in, automatically generates a refresh command internally. リフレッシュが発生していない時にはデバイス内部は通常動作で動作し、外部コマンドサイクルの間に、内部ではコマンド−Aとコマンド−Bの2つの処理が実行される。 Internal device when the refresh has not occurred operates in the normal operation, between the external command cycle, within two processing commands -A and command -B is executed. このとき、上記のように外部コマンドサイクルの間に2.2回の内部動作が可能であるから、DRAMコアは2回の内部動作を実施して更に余裕の時間(tα)を持っている。 At this time, since it is possible to 2.2 times the internal operation between the external command cycle as described above, DRAM core has a further margin time to carry out internal operations twice (t alpha).
【0015】 [0015]
内部でリフレッシュコマンドが発生するとデバイス内部は高速動作で動作する。 Device Internal a refresh command is internally generated to operate at high speed. 高速動作とは余裕の時間(tα)を持たないで動作することである。 The high speed operation is to operate at no time (t alpha) margin. リフレッシュコマンドが発生したらデバイスはリフレッシュを実行する。 Device After the refresh command is generated to perform the refresh. その間にもAポートとBポートからコマンドが入力されるため、処理すべきコマンドがたまってしまう。 Since the commands from the A port and the B port in the meantime is input, resulting in accumulation of commands to be processed. デバイスはtαを無くして高速動作で順次コマンド実施していく。 The device sequentially command carried out in a high-speed operation to eliminate the tα. その間にもAポートとBポートからコマンドが入力されるが、リフレシュコマンドは外部コマンドサイクルより十分に長い周期で発生されるので、次のリフレシュコマンドが発生されるまでの間処理するコマンドはコマンド−Aとコマンド−Bの2つであり、内部でコマンドを処理するスピードの方が速いため、最終的にはたまっているコマンドは無くなる。 While command A and B ports in the meantime is input, refresh since command is generated with a sufficiently longer period than the external command cycle, the command to process until the next refresh command is generated commands - and two of a and command -B, because is faster speed to process the commands within the command that is ultimately accumulated is eliminated. すなわち言い方を変えれば、内部動作が外部コマンド入力に追いつく。 That Stated differently, the internal operation catches up the external command input. そうしたら、デバイス内部は再び通常動作となる。 Soshitara inside the device is in normal operation again. なお、余裕の時間αは、外部ポート数や内部動作のサイクル,リフレシュ間隔などを考慮して、適宜決定する。 The time α margin, the cycle of the external port number and internal operation, in consideration of refresh intervals, appropriately determined.
【0016】 [0016]
また、Readコマンド(RD)に対するデータ出力の遅延時間(データレイテンシ)については、直前に他ポートのコマンドおよび内部のリフレッシュコマンドが発生した場合が最悪になるため、内部動作サイクルの約3サイクル分(2ポートの場合)が必要である。 Also, the Read command (RD) the delay time of the data output for (data latency), the case where another port command and the internal refresh command is generated immediately before is the worst, about three cycles of the internal operation cycle ( in the case of two-port) is required. ただし、外部コマンドサイクルは内部動作サイクルの2サイクル強で動作可能なのでデータ転送レートは高い。 However, since an external command cycle is capable of operating in two cycles little internal operation cycle data transfer rate is high.
【0017】 [0017]
以上のように、本発明によれば、リフレッシュを外部から完全に隠しつつ、外部コマンドサイクルは内部動作サイクルの2サイクル強(2ポートの場合)の高速に設定することが可能である。 As described above, according to the present invention, while fully hidden refresh externally, the external command cycles can be set to a high-speed two-cycle strong internal operation cycle (the case of two ports). そして、外部からはリフレッシュ制御を行なう必要がなく、また内部でリフレッシュを実施しても、外部からはそれが完全に隠されており、また外部から見えるデバイスの動作にまったく影響を与えない。 Then, it is not necessary to refresh control from the outside, also be carried out refresh internally, from the external and it is completely hidden and no effect on the operation of the device visible from the outside. 従って、それぞれの外部ポートからは、他のポートを意識せずにメモリにアクセスすることが可能である。 Thus, from each of the external ports, it is possible to access the memory without regard to other ports.
【0018】 [0018]
すなわち、本発明によれば、DRAMメモリセルを用いるが、SRAMを使用した場合と同様に外部からはリフレッシュを意識する必要がなく、大容量でデータ転送レートの高いマルチポートメモリを実現することができる。 That is, according to the present invention, a DRAM memory cell, but need not be aware of the refresh externally as in the case of using SRAM, is possible to realize a high multi-port memory having a data transfer rate in high-capacity it can.
図1の例では、1回の読み出しコマンドに対して、読み出しデータの出力は外部クロックに同期して1回行われる。 In the example of FIG. 1, in response to one read command, output of the read data is performed once in synchronization with the external clock. すなわち、バースト長は1である。 That is, the burst length is 1. そのため、読み出しデータの出力が1クロックサイクルで終了すると、外部コマンドサイクルの残りの間(この場合は3クロックサイクルの間)、外部ポートはデータの出力を行わないことになり、データの転送効率が悪いという問題がある。 Therefore, when the output of the read data is completed in one clock cycle, the remainder of the external command cycle (during this case three clock cycles), will be the external port does not output the data, data transfer efficiency there is a problem that bad. この問題は、バースト長を大きくすることにより解決できる。 This problem can be solved by increasing the burst length.
【0019】 [0019]
図2は、本発明の原理を説明する図であり、バースト長が4の場合の例である。 Figure 2 is a diagram for explaining the principle of the present invention, the burst length is an example of a case of four. この例でも、2つの外部ポートの外部コマンドサイクルは、2.2回の内部動作サイクルが可能な時間に設定される。 In this example, the external command cycle of the two external ports are set to a time that can be 2.2 times the internal operation cycle. 更に、1外部コマンドサイクルは4クロックサイクルであり、1外部コマンドサイクルの間に、外部ポートからクロックに同期してデータが4回、データレイテンシ6で出力される。 Furthermore, 1 external command cycle is four clock cycles, during one external command cycle in synchronization from the external port to the clock data 4 times, are output by the data latency 6. 従って、1外部コマンドサイクルのクロック数に応じてバースト長を設定すれば、2つのポートでギャップレス読み出しが可能となり、データ転送レートを大幅にアップすることができる。 Therefore, 1 if the burst length is set according to the number of clocks of the external command cycle, gapless read at two ports is possible, the data transfer rate can be significantly improved. なお、この場合、内部ではメモリアレーに対してバースト長分のデータが1回の動作で入出力できることが必要である。 In this case, the data of the burst length is necessary to be able to input and output in a single operation to the memory array internally. 例えば、外部ポートのデータ入出力端子が4個で、バースト長が4であれば、メモリアレーに対して16ビットのデータが1回の動作で入出力できるようにする。 For example, the data input-output terminal of an external port is 4, if the burst length is 4, 16-bit data to the memory array to be able to input and output in a single operation.
【0020】 [0020]
なお、AポートとBポートは同期して動作する必要はなく、それぞれの外部コマンドサイクルは、[N回の内部動作サイクルが可能な時間+1回の内部動作サイクルより短い時間α]を最小サイクルとする条件を満たせば、独立して任意に設定できる。 Incidentally, A and B ports need not operate synchronously, each of the external command cycle, the minimum cycle [N times shorter than the internal operation cycle internal operation cycles are possible time + one of alpha] satisfies the condition that can be arbitrarily set independently.
図3と図4は、ポート数が2,3及びNの場合の、最小外部コマンドサイクルと内部動作サイクルの関係を示す図である。 Figures 3 and 4, when the number of ports is 2, 3 and N, is a diagram showing a relationship between the minimum external command cycle and internal operation cycles. 図示のように、ポート数が2の場合には、最小外部コマンドサイクルは[2回の内部動作が可能な時間+α]であり、ポート数が3の場合には、最小外部コマンドサイクルは[3回の内部動作が可能な時間+α]であり、ポート数がNの場合には、最小外部コマンドサイクルは[N+1回の内部動作が可能な時間+α]である。 As shown, when the number of ports is 2, the minimum external command cycle is [two internal operation is possible time + alpha], if the number of ports is 3, the minimum external command cycle [3 times a internal operation is possible time + alpha], if the number of ports is N, the minimum external command cycle is [N + 1 times of the internal operation is possible time + alpha].
【0021】 [0021]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
図5と図6は、本発明の実施例のマルチポートメモリの構成を示す図であり、図5はDRAMコアとその周辺部を示し、図6の(A)はAポートを、図6の(B)はBポートを、図6の(C)はリフレシュ回路を示し、図6の(A)から(C)の部分は図5の部分に接続される。 Figures 5 and 6 are views showing a multi-port memory structure of the embodiment of the present invention, Figure 5 shows the peripheral portion and the DRAM core, shown in FIG. 6 (A) is the A port, in FIG. 6 (B) is a B port, (C) of FIG. 6 shows a refresh circuit, part of FIG. 6 (a) (C) is connected to a portion of FIG.
【0022】 [0022]
図示のように、実施例のマルチポートメモリは、DRAMコア11と、処理の順番を決めて順番どおりに処理が行われるように制御するアービタ26と、アービタ26から転送されたコマンドを一時的に保持してその順番でDRAMコア11の制御回路14に転送するコマンドレジスタ25と、各ポートのコマンドやアドレスやデータを一時的に保持するレジスタ群と、Aポート30とBポート40の2個の外部ポートと、リフレシュ回路50とを備える。 As shown, the multiport memory of the embodiment, a DRAM core 11, an arbiter 26 that controls so that the processing in the order decided the order of processing is performed, temporarily the command transferred from the arbiter 26 a command register 25 to be transferred to the control circuit 14 of the DRAM core 11 in this order and held, the register group for temporarily holding the command and address and data for each port, a port 30 and two of the B port 40 comprising an external port, and a refresh circuit 50.
【0023】 [0023]
Aポート30とBポート40は、それぞれ、モードレジスタ31,41と、CLKバッファ32,42と、データ入出力回路33,43と、アドレス入力回路34,44と、コマンド入力部35,45とを備え、それぞれが外部から供給される別々のクロック周波数で動作できると共に、データレイテンシおよびバースト長をモードレジスタ31,41を記憶して別々に設定できるようになっている。 A port 30 and the B port 40, respectively, a mode register 31 and 41, a CLK buffer 32 and 42, a data input-output circuit 33 and 43, an address input circuit 34 and 44, and a command input unit 35, 45 provided, it is possible to operate at different clock frequencies, each supplied from the outside, it is possible to set separately stores the mode register 31 and 41 a data latency and a burst length. データ入出力回路33,43は、バースト長に応じて、入出力データをパラレル・シリアル及びシリアル・パラレル変換する機構を備えている。 Data input-output circuit 33 and 43, according to the burst length, and a parallel-serial and mechanisms for serial-parallel conversion input and output data.
【0024】 [0024]
リフレシュ回路50は、リフレッシュタイマ51とリフレッシュコマンド発生器52を備えており、リフレッシュタイマ51が所定の周期でリフレシュ起動信号を発生し、リフレッシュコマンド発生器52がそれに応じてリフレシュコマンドを発生する。 Refresh circuit 50 includes a refresh timer 51 and a refresh command generator 52, a refresh timer 51 generates a refresh start signal at predetermined cycles, the refresh command generator 52 generates a refresh command in response.
A・B両ポートから入力されたコマンドはそれぞれ参照番号28A,28Bで示すコマンドレジスタA,Bに保持され、アドレスはそれぞれ参照番号19A,19Bで示すアドレスレジスタA,Bに保持され、書き込みデータはそれぞれ参照番号22A,22Bで示すWriteデータレジスタA,Bに保持される。 A · B both ports respectively commands input reference number from 28A, the command register A shown by 28B, is held in B, the address is held the reference numeral 19A, respectively, the address register A shown by 19B, the B, the write data is the reference numerals 22A, Write data register a shown by 22B, is held in the B. またリフレッシュコマンドもリフレシュコマンドレジスタ27に保持され、リフレッシュアドレスはリフレッシュアドレスカウンタ/レジスタ18に保持される。 The refresh command is also held in the refresh command register 27, a refresh address is held in the refresh address counter / register 18.
【0025】 [0025]
アービタ26はコマンドの到着順に基づきコマンドの実行順番を決定しそのコマンドを順番にコマンドレジスタ25に転送する。 The arbiter 26 forwards the command register 25 in order to run sequentially to determine the command of the command based on the order of arrival commands. コマンドレジスタ25は、アービタ26から転送されるコマンドをその順番でDRAMコア11の制御回路14に転送したら、DRAMコアでそのコマンドが実施され、制御回路14が次のコマンドを受け取れる状態になったら次のコマンドを制御回路14に転送する。 Command register 25, After transferring the command to be transferred from the arbiter 26 to the control circuit 14 of the DRAM core 11 in that order, the command is performed by the DRAM core, when the control circuit 14 is ready to receive the next command following transferring the command to the control circuit 14.
その間にアービタ26から転送されてきたコマンドはコマンドレジスタ25に一時的に保持しておく。 Command transferred from the arbiter 26 during the temporarily held in the command register 25. コマンドレジスタ25は、コマンドをDRAMコア11の制御回路14に転送するとともに、対応するアドレスレジスタおよびデータレジスタ(書込みの場合)に転送信号を送信する。 Command register 25, transfers the command to the control circuit 14 of the DRAM core 11, it transmits a transfer signal to a corresponding address register and a data register (for a write). DRAMコア11では、制御回路14が受信したコマンドに応じて、デコーダ13、ライトアンプ(Write Amp)15、センスバッファ16を制御して、メモリアレー12へのアクセス動作を行う。 In the DRAM core 11 in response to a command control circuit 14 it has received, the decoder 13, a write amplifier (Write Amp) 15, and controls the sense buffer 16, performs the access operation to the memory array 12. 書き込み動作の場合には、デコーダ13が書き込み先のアドレスをデコードして、メモリアレー12のワード線とコラム信号線を活性化し、WriteデータレジスタAとBに保持された書き込みデータをWrite Amp15からメモリアレー12に書き込む。 In the case of the write operation is the decoder 13 decodes the address of the write destination, the memory word line and a column signal line of the memory array 12 activates the write data held in the Write data registers A and B from Write AMP 15 write to the array 12. 読み出しの場合は、同様にメモリアレー12にアクセスして、センスバッファ16から読み出したデータが,参照番号24A,24Bで示される転送ゲートA、Bを介して各ポートのデータ出力回路に送られる。 For readout, similarly access the memory array 12, data read from the sense buffer 16, reference numeral 24A, the transfer gate A represented by 24B, is transmitted through the B to the data output circuit of each port. 転送ゲートの転送タイミングはDRAMコア11の動作サイクルで決まり制御回路14により発生される。 Transfer timings of the transfer gates is generated by the control circuit 14 determined by the operation cycle of the DRAM core 11. 出力データは,各ポートのデータ出力回路において外部クロックに同期して出力される。 Output data is outputted in synchronization with the external clock at the data output circuit of each port.
【0026】 [0026]
以下、コマンド、アドレス、データのそれぞれの処理に関係する部分について詳しく説明する。 Hereinafter, the command, address, will be described in detail a portion related to the respective processing of the data.
図7と図8は、第1実施例のコマンドに関連する部分の構成を示す図であり、図5と図6に示された部分と同じ部分には同一の参照番号を付している。 7 and 8 are views showing the structure of a portion related to the command of the first embodiment are denoted by the same reference numerals to the same parts as the parts shown in FIGS. 5 and 6. なお、以下の他の図についても同様である。 The same applies to other figures below.
【0027】 [0027]
図7に示すように、Aポートのコマンド入力部35は、入力バッファ36と、コマンドデコーダ37と、(n−1)クロックディレイ38とを有し、Bポートのコマンド入力部45は、入力バッファ46と、コマンドでコーダ47と、(m−1)クロックディレイ48とを有する。 As shown in FIG. 7, the command input unit 35 of the A port includes an input buffer 36, a command decoder 37, (n-1) and a clock delay 38, B-port command input unit 45 of the input buffer with a 46, a coder 47 the command, and (m-1) clock delay 48. nとmは、バースト長である。 n and m are burst lengths. また、図8に示すように、コマンドレジスタAは、ReadコマンドレジスタARと、WriteコマンドレジスタAWとを有し、コマンドレジスタBは、ReadコマンドレジスタBRと、WriteコマンドレジスタBWとを有する。 Further, as shown in FIG. 8, the command register A includes a Read command register AR, and a Write command register AW, the command register B includes a Read command register BR, the Write command register BW.
【0028】 [0028]
入力バッファ36,46は、入力されたReadコマンドをクロックCLKA1,CLKB1に同期して取り込み、コマンドデコーダ37,47は、取り込んだコマンドをデコードして、読み出しコマンドであればRA1,RB1を発生し、書き込みコマンドであればWA1,WB1を発生する。 Input buffer 36 and 46, takes in synchronization the Read command is input to the clock CLKA1, CLKB1, command decoder 37, 47 decodes the fetched command to generate RA1, RB1 if a read command, if the write command WA1, to generate a WB1. RA1,RB1はそのままのタイミングでReadコマンドレジスタAR,BRに転送されるが、WA1,WB1は(n−1)クロックディレイ38と(m−1)クロックディレイ48でバーストデータの最終データが入力されるまで遅延された後、WriteコマンドレジスタAW,BWに転送される。 RA1, RB1 is a Read command register AR as it timing, but is transferred to the BR, WA1, WB1 final data of the burst data is input by (n-1) clock delay 38 and (m-1) clock delay 48 after being delayed until the are transferred Write command register AW, the BW. また、リフレシュ回路50で発生されたリフレシュコマンドREF1は、リフレシュコマンドレジスタ27に転送される。 Further, refresh command REF1 generated by the refresh circuit 50 is transferred to the refresh command register 27.
【0029】 [0029]
アービタ26は、上記の5個のコマンドレシスタAR,AW,BR,BW,27にコマンドが転送された順番を検出し、コマンドレジスタ25にその順番でコマンドを転送する。 The arbiter 26, the above five commands Residencial static AR, AW, BR, the order in which commands are transferred to BW, 27 detects and forwards commands in this order to the command register 25. コマンドレジスタ25は、アービタ26から送信されたコマンドを取り込んだら,コマンド受信通知をアービタ26に送信する。 Command register 25, Once takes the command transmitted from the arbiter 26 sends a command reception notification to the arbiter 26. アービタ26は、コマンド受信通知を受け取ったら次のコマンドをコマンドレジスタに発信する。 Arbiter 26 transmits After receiving a command reception notification to the next command in the command register.
【0030】 [0030]
コマンドレジスタ25は、アービタ25から転送されたコマンドをその順番でDRAMコア11の制御回路14に1個づつ転送する。 Command register 25, a command transferred from the arbiter 25 in this order to transfer one by one to the control circuit 14 of the DRAM core 11. DRAMコアの制御回路14は受信したコマンドを実施しそれが終了したら(または終了に近づいたら)コマンド受付可能信号をコマンドレジスタ25に送信する。 The control circuit of the DRAM core 14 transmits After implementing the received command it ends (or you approach the end) of the command reception ready signal to the command register 25. コマンドレジスタ25は、コマンド受信可能信号を受信したら、次のコマンドを制御回路14に転送する。 Command register 25, upon receiving the command receivable signal, and transfers the command to the control circuit 14. その間にアービタ26から転送されたコマンドはコマンドレジスタ25に一時的に保持しておく。 Command transferred from the arbiter 26 during the temporarily held in the command register 25.
【0031】 [0031]
図9は、アービタ26の実施例である。 Figure 9 is an embodiment of the arbiter 26. 図8の5個のレジスタ(ReadコマンドレジスタAR,WriteコマンドレジスタAW,ReadコマンドレジスタBR,WriteコマンドレジスタBW,リフレシュコマンドレジスタ27)にコマンドが到着した順番を図のような比較器53を用いて判定する。 Five resistors in FIG. 8 using (Read command register AR, Write command register AW, a Read command register BR, Write command register BW, refresh command register 27) comparator 53 as in FIG. The order of command arrives at judge. 各比較器53は2個のコマンドレジスタのタイミングを比較し先に”H”が入力された側の出力が”H”となる。 Each comparator 53 outputs of the two previously compared the timing of the command register "H" is input side becomes "H". ANDゲート54は、関連する比較器53の出力がすべて”H”になるかを判定することにより、各コマンドが他の4個のコマンドのすべてに対して先に入力されたかを判定する。 AND gate 54, by determining whether the output of the comparator 53 associated all become "H", determines whether each command is input to the above for all other four commands. 各コマンドに対応する信号RA31,WA31,RB31,WB31,REF31は、最先のコマンドである場合に”H”を示し、コマンドレジスタ25に転送される。 Signals RA31, WA31, RB31, WB31, REF31 corresponding to respective commands, indicates "H" when it is the earliest command is transferred to the command register 25. 例えば、RA2〜REF2の中でRA2が最も早かったとすればRA2が接続された比較器の出力はRA2側がすべて”H”となり、その結果RA31が“H”となる。 For example, the output of the comparator RA2 is the RA2 if was most early is connected in RA2~REF2 is RA2 side all "H", and consequently RA31 is "H". このときはまだコマンド受信通知は発生していない(=”L”)のでN1=“H”となっており、RA3が“H”となり、コマンドレジスタ25にコマンドRA3が送られる。 Since this time is still command reception notification is not generated (= "L") has become N1 = "H", RA3 becomes "H", the command RA3 is sent to the command register 25.
【0032】 [0032]
コマンドレジスタ25はコマンドを受信するとコマンド受信通知を発生する。 Command register 25 generates a command reception notification when receiving a command. これに応じて、N1に“L”パルスが発生しRA3〜REF3はすべて“L”となる。 In response to this, the "L" pulse is generated RA3~REF3 are all "L" in N1. その間にResetRA〜ResetREFのいずれかが発生する。 One of the ResetRA~ResetREF will occur in the meantime. RA31が“H”になっていたらResetRAが発生し、ReadコマンドレジスタARをリセットする。 RA31 occurs and ResetRA If you have been to "H", to reset the Read command register AR. するとRA2が“L”になり、RA31〜REF31は次の順位のコマンドが“H”になる。 Then RA2 becomes "L", RA31~REF31 has the following order commands made to "H". そしてN1の“L”パルスが切れてN1=“H”になると次の順位のコマンドがコマンドレジスタ25に転送される。 And the next rank command is transferred to the command register 25 becomes the "L" pulse is off N1 = "H" of N1. 以上の動作を繰り返す。 Repeating the above operation.
【0033】 [0033]
図10と11は、実施例のコマンドレジスタ25の構成を示す図であり、2つの図に分けて示してある。 10 and 11 are views showing a configuration of the command register 25 of the embodiment is shown in two figures.
コマンドレジスタ25は、コマンドを格納し順番にDRAMコア11に出力するシフトレジスタ92およびアービタ26から受信したコマンドをシフトレジスタ92に転送するスイッチ(SW1〜SW3)82〜84を中心に構成されている。 The command register 25 is constructed around a switch (SW1 to SW3) 82 to 84 for transferring the command received from the shift register 92 and arbiter 26 outputs to the DRAM core 11 in order to store the commands in the shift register 92 . この例ではシフトレジスタ92は3段構成になっており、コマンドを保持するレジスタ85〜87と、レジスタ85〜87の保持状態を示すフラグ88〜90と、レジスタ85〜87の状態をリセットするリセットデータ部91とが設けられている。 The shift register 92 in this example has become a three-stage, the register 85 to 87 which holds the command, the flags 88 to 90 showing a holding state of the registers 85 to 87, a reset for resetting the state of the register 85-87 a data portion 91 is provided. レジスタ85〜87にコマンドが格納されていない状態ではフラグ88〜90(FL1〜FL3=“L”)でありスイッチ82(SW1)が接続されている。 Register 85-87 in the state where no command is stored a flag 88~90 (FL1~FL3 = "L") switch 82 (SW1) is connected to. 最初のコマンドはSW1を介してレジスタ85に格納されFL1=“H”となる。 The first command is a stored via the SW1 to register 85 FL1 = "H". FL1=“H”になると、“H”エッジパルス化回路93でパルスが発生し、コマンド受信通知がアービタ26に送信される。 FL1 = becomes "H", the pulse is generated at the "H" edge pulsing circuit 93, the command reception notification is transmitted to the arbiter 26.
【0034】 [0034]
このときDRAMコア11からコマンド受付可能信号が出ていればゲート97が接続されてレジスタ85のコマンドはラッチ98に転送され、そのままDRAMコア11の制御回路14に送られる。 The command in this case if the out command acceptable signal gate 97 is connected the register 85 from the DRAM core 11 is transferred to the latch 98, is sent directly to the control circuit 14 of the DRAM core 11. この時、コマンドに対応するアドレスなどがDRAMコア11に転送される。 At this time, such as an address corresponding to the command is transferred to the DRAM core 11. DRAMコア11は受信したコマンドに従い動作を開始するとともにコマンド受付可能信号を切断する。 DRAM core 11 cuts the command reception ready signal while starting operations according to the received command. するとゲート97は切断される。 Then gate 97 is cut. そしてレジスタ制御回路96はシフト信号を発生しレジスタ86の内容をレジスタ85に送りレジスタ87の内容をレジスタ86に送る。 The register control circuit 96 sends the contents of the register 87 sends the contents of generating a shift signal register 86 to the register 85 to the register 86. シフト信号発生前にレジスタ86にコマンドが格納されていなければシフトすることによりレジスタ85はリセットされFL1=“L”となる。 Register 85 by the command before shifting signal occurs the register 86 is shifted not stored is reset becomes FL1 = "L". レジスタ制御回路96はシフト信号を発生すると同時に転送禁止信号を発生しSW1〜SW3を切断し、シフト動作中にシフトレジスタ92にデータが転送されるのを禁止する。 Register control circuit 96 disconnects the generating a transfer inhibiting signal at the same time generating a shift signal SW1 to SW3, the data in the shift register 92 during the shifting operation is prohibited from being transferred. 最初のコマンド(コマンド1)がSW1を介してレジスタ85に格納された時に、DRAMコア11でそれ以前のコマンドを実行中だった場合はコマンドはレジスタ85に保持される。 When the first command (command 1) is stored in the register 85 via the SW1, if that were running an earlier command DRAM core 11 command is held in the register 85. FL1=“H”となりSW1が切断され、所定の遅延の後にSW2が接続される。 FL1 = "H" next SW1 is cut, SW2 after a predetermined delay is connected. 所定の遅延とはコマンド受信通知が発生しアービタの出力がリセットされるまでの時間に相当する時間である。 The predetermined delay is a time corresponding to the time until the output of the command reception notification is generated arbiter is reset. DRAMコア11がコマンド受付可能になる前に次のコマンド(コマンド2)がアービタ26から送信されてきたらSW2を介してコマンド2はレジスタ86に格納される。 DRAM core 11 command 2 via the SW2 When sent from the next command (command 2) is the arbiter 26 before it can be accepted command is stored in the register 86. FL2=“H”となり、コマンド受信通知が発生し、SW2が切断され所定の遅延時間の後にSW3が接続される。 FL2 = "H", and the command reception notification is generated, SW2 are SW3 after being cut predetermined delay time is connected. この後にDRAMコアがコマンド受付可能状態になるとコマンド受付可能信号が発生しゲート97が接続されレジスタ85のコマンド1がラッチ98に転送され、DRAMコア11に送られる。 DRAM core after the command 1 of the register 85 is connected to command acceptable signal is generated gate 97 becomes a command acceptable state is transferred to the latch 98 is sent to the DRAM core 11. DRAMコア11はコマンド1に従い動作を開始するとともにコマンド受付可能信号を切断する。 DRAM core 11 cuts the command reception ready signal while starting operations according to the command 1. するとゲート97は切断される。 Then gate 97 is cut. そしてレジスタ制御回路96はシフト信号を発生しレジスタ86のコマンド2をレジスタ85に送りレジスタ87の内容(リセット状態)をレジスタ86に送る。 The register control circuit 96 sends the content of the register 87 sends a command 2 generates a shift signal register 86 to the register 85 (reset state) to the register 86. レジスタ85にはコマンド2が格納されレジスタ86とレジスタ87はリセット状態になる。 The register 85 register 86 and the register 87 command 2 is stored is reset. FL1=“H”、FL2,FL3=“L”となるためSW2が接続され、SW1とSW3は切断される。 FL1 = "H", FL2, FL3 = "L". Therefore SW2 is connected, SW1 and SW3 are disconnected.
【0035】 [0035]
シフトレジスタ92のレジスタ87の左にリセットデータ部91がついているのは、レジスタ87までコマンドが格納された場合、その後のシフト信号でレジスタ87のコマンドをレジスタ86にシフトしレジスタ87をリセットするためである。 The reset data unit 91 to the left of the register 87 of the shift register 92 is attached, if the command is stored to the register 87, shifted to reset the register 87 to the register 86 of the command register 87 in the subsequent shift signal it is. このように、コマンドレジスタ25はアービタ26から送られたコマンドを一時的に蓄積しDRAMコア11の状態を検出して順次コマンドを転送する。 Thus, the command register 25 temporarily stores the commands sent from the arbiter 26 sequentially transfers the command by detecting the state of the DRAM core 11.
【0036】 [0036]
レジスタ制御回路96にコマンド発生検出信号が入力されている。 Command generation detecting signal is input to the register control circuit 96. コマンド発生検出信号はアービタ26からコマンドが送信されると発生する信号である。 Command generation detecting signal is a signal generated with the command is transmitted from the arbiter 26. 図12にレジスタ制御回路96動作を示す。 Figure 12 shows the register control circuit 96 operation. レジスタ制御回路96コマンド受付可能信号が切断されたらシフト信号と転送禁止信号を発生するが、コマンド受付可能信号が切断される直前にアービタ26からコマンドが送信されてきた場合は先に送れてきたコマンドをシフトレジスタ92に転送した後にシフトを行った方がよい。 While register control circuit 96 command acceptable signal to generate a shift signal and a transfer inhibiting signal if it is disconnected, if the command from the arbiter 26 is transmitted immediately before the command reception ready signal is cut has been delayed earlier command it is better to performing a shift after the transfer to the shift register 92. よって、コマンド受付可能信号の立ち下がりエッジとコマンド発生検出信号の立ち上がりエッジのどちらが早いかを比較して、前者が早い場合は前者の立ち下がりエッジからシフト信号および転送禁止信号を発生させ、後者が早い場合には後者の立ち下がりエッジからシフト信号および転送禁止信号を発生させる。 Thus, by comparing which one is earlier rising edge falling edge and the command generation detecting signal command acceptable signal, if the former is earlier it generates a shift signal and a transfer inhibiting signal from the former falling edge, the latter early case generates a shift signal and a transfer inhibiting signal from the latter falling edge.
【0037】 [0037]
図13と図14はコマンドレジスタ25の動作図である。 13 and FIG. 14 is an operation diagram of the command register 25. 入力コマンドが最も密になるWrite→Read切り替え時に内部でRefreshが発生した場合(すなわち、図26と図27の場合)を例にして書いてある。 If Refresh occurs internally during Write → a Read switching the input command becomes densest (i.e., the case of FIG. 26 and FIG. 27) is written as an example. SW1〜SW3の動作図に書いてある番号は接続されているSWの番号であり、そのスイッチが接続されている期間を示している。 Number is written to the operation diagram of SW1~SW3 is the number of the SW that is connected, it indicates a period in which the switch is connected. また、レジスタ1〜3は、それぞれ参照番号85〜87のレジスタである。 The register 1-3 is a register the reference numerals 85-87.
【0038】 [0038]
図15は、実施例のアドレスに関連する部分の構成を示す図である。 Figure 15 is a diagram showing a structure of a portion related to the address of the Examples. なお、以下の図において、信号の終わりに”P”が付されているのは、元の信号の立ち上がりエッジをパルス化するなどして生成したパルス上の信号である。 In the following drawings, the end of the signal "P" is attached is a signal on pulse generated such as by pulsing the rising edge of the original signal. 図示のように、アドレス入力回路34,44は、入力バッファ57A,57Bと、転送ゲート58A,58Bを有する。 As shown, the address input circuit 34, 44 has an input buffer 57A, and 57B, the transfer gates 58A, the 58B. また、アドレスレジスタ19A及びアドレスレジスタ19Bは、アドレスラッチA1〜A4,B1〜B4と、転送ゲート59A〜63A,59B〜63Bとを有する。 Further, the address register 19A and an address register 19B includes address latch Al to A4, and B1 to B4, the transfer gates 59A~63A, and 59B~63B. 転送ゲート62A,62B,63A,63Bからのアドレスは、アドレスバス17を介してDRAMコア11に転送される。 Transfer gates 62A, 62B, 63A, the address of the 63B, are transferred to the DRAM core 11 via the address bus 17. 更に、リフレシュアドレスカウンタ/レジスタ18の出力するリフレシュアドレスも、転送ゲート64とアドレスバス17を介してDRAMコア11に転送される。 Further, refresh address output of the refresh address counter / register 18 is also transferred to the DRAM core 11 through the transfer gate 64 and the address bus 17.
【0039】 [0039]
ReadコマンドまたはWriteコマンドが外部から入力されると、それと同時に入力バッファ57A,57Bに入力されたアドレスが転送ゲート58A,58Bを介してアドレスラッチA1,B1に転送される。 When a Read command or Write command is input from the outside, at the same time an input buffer 57A, an input address to 57B are transferred to the address latch A1, B1 through the transfer gate 58A, 58B. コマンドがReadコマンドならば転送ゲート61A,63A,61B,63B及びアドレスラッチA4,B4を介して、コマンドの転送と同期してDRAMコア11に転送される。 If the command is a Read command transfer gates 61A, 63A, 61B, via 63B and the address latch A4, B4, are transferred to the DRAM core 11 in synchronism with the transfer of the command. コマンドがWriteコマンドならば,最終データ取り込みタイミングで更にアドレスラッチA2,B2に転送された後、コマンドの転送と同期して転送ゲート62A,62BからDRAMコア11に転送される。 If the command is a Write command, after being further transferred to the address latch A2, B2 in the final data acquisition timing is transferred the transfer gate 62A in synchronism with the transfer of command, from 62B to the DRAM core 11. また、リフレッシュアドレスは、リフレッシュアドレシカウンタ/レジスタ18で発生され保持され、同様にリフレシュコマンドのDRAMコアへの転送と同期して転送ゲート64からDRAMコア11に転送される。 The refresh address is held is generated by the refresh address shea counter / register 18, similarly synchronously with the transfer to the DRAM core of the refresh command is transferred from the transfer gate 64 to the DRAM core 11.
【0040】 [0040]
図16は実施例のデータ出力に関連する部分の構成を示す図であり、図17はその中の転送信号発生回路を示す図である。 Figure 16 is a diagram showing a structure of a portion related to the data output of the embodiment, FIG. 17 is a diagram showing a transfer signal generating circuit therein. Aポート30とBポート40のデータ入出力回路33,43は、データ出力用回路65A,65Bと、後述するデータ入力用回路74A,74Bとを有する。 Data input-output circuit 33 and 43 of the A port 30 and the B port 40 includes data output circuit 65A, and 65B, described later data input circuit 74A, and 74B. 図示のように、メモリアレー12からセンスバッファ16を介して読み出されたデータは、データバス21と転送ゲート24A,24Bを介して、データ出力用回路65A,65Bに転送される。 As shown, the data read through the sense buffer 16 from the memory array 12, data bus 21 and the transfer gate 24A, through 24B, it is the transfer data output circuit 65A, the 65B.
【0041】 [0041]
データ出力用回路65A,65Bは、それぞれデータラッチA1,B1と、転送信号発生回路67A,67Bと、転送ゲート68A,68Bと、データラッチA2,B2と、パラレル−シリアル(パラシリ)変換器70A,70Bと、出力バッファ71A,71Bとを有する。 Data output circuit 65A, 65B are respectively a data latch A1, B1, transfer signal generating circuit 67A, and 67B, the transfer gates 68A, and 68B, the data latch A2, B2, parallel - serial (parallel-serial) converter 70A, has a 70B, an output buffer 71A, and 71B.
転送ゲート24Aと24Bは、DRAMコア11の制御回路14により内部動作に基づいて制御され、実施したコマンドがRead−A(Aポートからの読み出し動作)であれば、転送ゲート24A開き、Read−Bであれば転送ゲート24Bが開く。 Transfer gates 24A and 24B is controlled based on the internal operation by the control circuit 14 of the DRAM core 11, if implemented command is a Read-A (read operation from the A port), open the transfer gates 24A, a Read-B transfer gate 24B is open as long. データラッチA1,B1においてデータが保持され、転送ゲート68A,68Bで各ポートでのReadコマンド受信から所定のレイテンシ後にデータラッチA2,B2に転送され、パラシリ変換器70A,70Bで変換され出力バッファ71A,71Bに転送され出力される。 In the data latch A1, B1 are data retention, transfer gates 68A, is transferred from the Read command reception to the data latch A2, B2 after a predetermined latency at each port 68B, and converted parallel-serial converter 70A, at 70B the output buffer 71A It is transferred to 71B output.
【0042】 [0042]
図17に示すように、転送信号発生回路67は、直列に接続されたフリップ・フロップ72により、ReadコマンドRA1,RB1を、設定されたレイテンシに応じたクロック数分遅延させてデータ転送信号2を発生する。 As shown in FIG. 17, the transfer signal generating circuit 67, the flip-flop 72 connected in series, a Read command RA1, RB1, data transfer signal 2 by the clock number of delay corresponding to the set latency Occur. 転送ゲート68A,68Bからの読み出しデータの転送はデータ転送信号2に応じて行われるので、読み出しデータは読み出し動作からレイテンシに応じたクロック数分遅延されることになる。 Transfer gates 68A, since the transfer of the read data from 68B is performed in response to the data transfer signal 2, the read data will be clocked number of delay corresponding to the latency from the read operation.
【0043】 [0043]
図18と図19は実施例のデータ入力に関連する部分の構成を示す図である。 Figure 18 and Figure 19 is a diagram showing a configuration of a portion related to data input examples. データ入力用回路74A,74Bは、データ入力(Din)バッファ75A,75Bと、シリアル−パラレル変換器76A,76Bと、データ転送部77A,77Bとを有する。 Data input circuit 74A, 74B includes a data input (Din) buffers 75A, and 75B, a serial - has parallel converter 76A, and 76B, the data transfer unit 77A, and 77B. データ転送部77A,77Bからの書き込みデータWDA,WDBは、第1Wrireデータレジスタ78A,78Bとデータ転送ゲート79A,79B及び第2Wrireデータレジスタ80A,80Bとデータ転送ゲート81A,81Bとデータバス21を介して、Write Amp.15に送られ、メモリアレー12に書き込まれる。 Data transfer unit 77A, the write data from 77B WDA, WDB is first 1Wrire data register 78A, 78B and a data transfer gate 79A, 79B and the 2Wrire data register 80A, 80B and a data transfer gate 81A, the 81B and the data bus 21 through Te, sent to Write Amp.15, it is written to the memory array 12.
【0044】 [0044]
シリアル入力されたデータは、バースト長に応じてシリアル−パラレル変換され最後のデータが入力された時点で第1Writeデータレジスタ78A,78Bに転送される。 Data serial input in response to the burst length serial - is transferred when the last data is converted to parallel is input first 1Write data register 78A, the 78B. コマンドレジスタ25からWriteコマンドがDRAMコア11に転送されたら、それに対応するデータもDRAMコア11に転送される。 When the command register 25 Write command is transmitted to the DRAM core 11, the corresponding data is also transferred to the DRAM core 11.
図20から図28は、第1実施例のマルチポートメモリの動作を示すタイムチャートである。 Figures 20 28 is a time chart showing the operation of the multi-port memory of the first embodiment. 図20と図21、図23と図24、及び図26と図27は、表示の都合上1つのタイムチャートを分割した図であり、一方がタイムチャートの前半部分を、他方が後半部分を示し、一部を重複して示している。 Figure 20 and Figure 21, Figure 23 and Figure 24, and Figure 26 and Figure 27 is a diagram obtained by dividing the convenience one time chart of the display, one of the first half of the time chart and the other represents a second half , it is shown in an overlapping part.
【0045】 [0045]
図20と図21は、2つのポートに連続してRead動作のコマンドが入力された場合の動作を示す。 Figure 20 and Figure 21 shows the operation when the command for continuously Read operation two ports is input. AポートとBポートは、それぞれ周波数の異なるクロックCLKAとCLKBが入力され、入力されるクロックに同期してコマンド、アドレス及び書き込みデータの取り込みを行うと共に、クロックに同期して読み出しデータの出力を行う。 A and B ports are different clock CLKA and CLKB frequencies each input, in synchronism with the clock input command, performs incorporation of address and write data, and output the read data in synchronization with a clock . この例では、Aポートは最高クロック周波数で動作し、Bポートはそれより遅いクロック周波数で動作し、AポートはReadコマンドサイクル=4(CLKA)、データレイテンシ=6(CLKA)、バースト長=4、BポートはReadコマンドサイクル=2(CLKB)、データレイテンシ=3(CLKB)、バースト長=2である。 In this example, A port operates at a maximum clock frequency, operating in B ports slower clock frequency than, A port Read command cycle = 4 (CLKA), data latency = 6 (CLKA), a burst length = 4 , B port Read command cycle = 2 (CLKB), data latency = 3 (CLKB), a burst length = 2. データレイテンシとバースト長はそれぞれのポートのモードレジスタ31,41に設定される。 Data latency and burst length are set in the mode register 31 and 41 of the respective port. 従って、Aポートでは1回のコマンドに対して、データの入出力動作はクロックに同期して4回行われ、読み出しのコマンドの入力から6クロック後から読み出しデータの出力が行われ、Bポートでは1回のコマンドに対して、データの入出力動作はクロックに同期して2回行われ、読み出しのコマンドの入力から3クロック後から読み出しデータの出力が行われる。 Thus, for a single command at the A port, the data input and output operation is performed 4 times in synchronization with the clock, the output of the read data is performed after 6 clocks from the input of the read command, the B port for a single command, the data input and output operation is performed two times in synchronization with the clock, the output of the read data after three clocks from the input of the read command is executed.
【0046】 [0046]
AとBの両ポートが受信したコマンドは、それぞれコマンドレジスタ28A,28Bに保持される。 Commands both ports A and B is received by each command register 28A, is held in 28B. またリフレッシュタイマー51が信号を発生するとリフレッシュコマンドがリフレッシュコマンドレジスタ27に保持される。 The refresh command is held in the refresh command register 27 when the refresh timer 51 generates a signal. アービタ26はこれらのコマンドレジスタを監視し、早く発生したコマンドから順番にコマンドレジスタ25に転送する。 The arbiter 26 monitors these command registers, and transfers from earlier generated command to the command register 25 in order. コマンドレジスタ25は、送られたコマンドを一時的に保持して、DRAMコア11の動作状況に応じて、送られた順番で順次コマンドをDRAMコア11に転送する。 The command register 25 is to temporarily hold the commands sent in accordance with the operating condition of the DRAM core 11, sequentially transfers command sent sequentially to the DRAM core 11. すなわち、前回転送したコマンドの処理が終了してから次ぎのコマンドを転送する。 That is, the processing of the command previously transferred to transfer the next command from the end.
【0047】 [0047]
図示のように、ReadコマンドレジスタARにコマンドRead−A2が入力され、ReadコマンドレジスタBRにコマンドRead−B2が入力される前に、リフレッシュが1回発生し、リフレシュコマンドレジスタにリフレシュコマンドが入力されると、発生順番に従いアービタ26はRead−A2→Ref→Read−B2の順にDRAMコア11に転送し、コアで順次実施する。 As shown, the command Read-A2 is input into the Read command register AR, before the command Read-B2 is input into the Read command register BR, the refresh occurs once, refresh command is input into the refresh command register with that, the arbiter 26 according to the occurrence order is transferred to the DRAM core 11 in the order of Read-A2 → Ref → Read-B2, sequentially carried out in the core.
【0048】 [0048]
コア動作でRead−B1とRead−A2の間には余裕の時間があり、ここまでは通常動作である。 Between a Read-B1 and a Read-A2 in the core operation may time margin is normal operation so far. リフレッシュが発生するとRead−A2の後に余裕時間無しでRefreshが実行され更に続けて余裕時間なしでRead−B2,Read−A3,…と連続して実行されRead−A5まで余裕時間がなく、ここまでが高速動作である。 Refresh continued Refresh further is executed and with no margin time after to occur Read-A2 without a margin time Read-B2, Read-A3, there is no margin time to be executed ... sequentially with a Read-A5, up to here There is a high-speed operation.
【0049】 [0049]
リフレッシュコマンドの実行により外部からのコマンド入力に対し内部動作に遅れが発生するが、高速動作によりそれを挽回しRead−A5で追いついている。 Delay occurs inside the operation on the command input from the outside by the execution of the refresh command, but catch up with and recover it by high-speed operation a Read-A5. Read−A5とRead−B5の間には余裕時間が発生しており通常動作に戻っている。 Between the Read-A5 and Read-B5 has returned to normal operation has occurred can afford the time. DRAMコア11からセンスバッファ16で読み出されたデータは転送ゲートによりReadコマンドに対応するポートのデータラッチ(データラッチA1またはB1)に転送される。 Data read by the sense buffer 16 from the DRAM core 11 is transferred to the data latch of the port corresponding to the Read command by the transfer gate (data latch A1 or B1). データラッチA1またはB1でデータは時間調整されデータラッチA2またはB2に転送され、それぞれのポートのクロックに同期して出力される。 Data data latch A1 or B1 is transferred is timed to the data latch A2 or B2, is output in synchronization with the clock of the respective ports.
【0050】 [0050]
リフレッシュを内部で実施していても外部から見るとデータは所定のデータレイテンシ後に出力されており、外部からはリフレッシュを意識する必要がない。 Viewed from the outside even if conducted refreshed with internal data are output after a predetermined data latency, need not be aware of the refresh externally.
図22は、同様な条件で連続してWriteコマンドが入力された例である。 Figure 22 is an example in which Write commands are input continuously in the same conditions. Write時の外部からのデータ入力もバースト入力である。 Data input from the outside at the time of Write is also a burst input. このときWriteコマンドレジスタAWにWriteコマンドが保持されるタイミングは最終データが入力された時点からとする。 In this case the timing of the Write command is held in the Write command register AW is from the time when the last data is input. この場合も、内部でリフレッシュが発生しそれを実施しても外部からは意識する必要がないことがわかる。 Again, it can be seen that there is no need to be aware of from the outside even if the refresh occurs internally to implement it.
【0051】 [0051]
図23と図24は、AとBの両ポートが最高クロック周波数でRead動作した場合の動作図であり、図25は、AとBの両ポートが最高クロック周波数でWrite動作した場合の動作図である。 Figure 23 and Figure 24 is an operation diagram when both ports A and B were Read operate at a maximum clock frequency, FIG. 25, the operation diagram when both ports A and B is Write operations at the maximum clock frequency it is. この場合、両ポートのクロックに位相差があってもよい。 In this case, there may be a phase difference of both ports clock. 両ポートともReadコマンドサイクル=4、Writeコマンドサイクル=4、データレイテンシ=6、バースト長=4、である。 Both Port Read command cycle = 4, Write command cycle = 4, data latency = 6, the burst length = 4, it is. 図示のように、このような場合でも問題なく動作しているのが分かる。 As shown, the it is seen that work fine even in such a case.
【0052】 [0052]
図26と図27は、両ポートが最高周波数で動作し、WriteコマンドからReadコマンドに切り替わり、更に内部でリフレッシュが発生した場合のタイムチャートであり、この場合がコマンドが最も混み合う状態である。 Figures 26 and 27, both ports operate at the highest frequency, switches from Write commands to Read commands, a time chart in the case where further refresh occurs internally, this case is a state in which the command is crowded most.
図示のように、DRAMコア11はRef→Write−A1→Write−B1→Read−A2→Read−B2の順で実施しておりその間に隙間はない。 As shown in the figure, DRAM core 11 Ref → Write-A1 → Write-B1 → Read-A2 → Read-B2 is not clearance order in the meantime has been carried out in the. この例では、Read−A2とRead−B2をWriteコマンド入力から6クロック後に入力しているが、もしこれを2クロック前進させたとしてもDRAMコアでの動作を前進させることはできない。 In this example, have entered the a Read-A2 and a Read-B2 after 6 clocks from the Write command input, it is impossible to advance the operation of a DRAM core even if allowed to which two clocks forward. それに対し読み出しデータの出力タイミングはReadコマンド入力からデータレイテンシで決まる。 In contrast the output timing of the read data is determined by the data latency from the Read command input. よってRead−A2とRead−B2の入力タイミングを前進させればその分データ出力タイミングも前進させる必要がある。 Thus the minute data output timing when caused to advance the input timing of a Read-A2 and a Read-B2 also needs to be advanced. しかし、そうするとたとえばRead−B2をWrite−B1の4クロック後に入力すると、Read−B2はDRAMコアでの動作開始とほとんど同時にデータ出力タイミングが来てしまい、動作不能となる。 However, this example, if you enter the Read-B2 after 4 clock of Write-B1, Read-B2 is will come operation starting with the most data output timing at the same time in the DRAM core, become inoperable. 以上のような理由で、Write→Readの切り替えに関してはコマンド間隔を長くし、例えばこの例では6クロックとする。 In the above reasons, to lengthen the command interval with respect to switching of Write → Read, for example, in this example, and 6 clock.
【0053】 [0053]
Read→Writeのコマンド間隔については、Readデータの出力を完了しないとWriteデータをDQ端子から受信できないため、必然的にコマンド間隔は広くなる。 The command interval of Read → Write, can not receive the Write data from the DQ terminal not complete the output of the Read Data, inevitably command interval becomes wider.
図28はDRAMコア11の動作図であり、(A)はRead動作を、(B)はWrite動作を示す。 Figure 28 is an operation diagram of the DRAM core 11, the (A) is Read operation, (B) shows a Write operation. このように1個のコマンドに対し、ワード線選択→データ増幅→ライトバック→プリチャージを実施し、動作を完結させる。 Thus to one command, the word line selection → data amplified → conducted writeback → precharged to complete the operation. DRAMコア11は、コマンドレジスタ25からコマンドを受信したらコマンド受付可能信号を切断し、コマンドに対応した動作が終了するか又は終了に近づいたらコマンド受付可能信号を発生する。 DRAM core 11, disconnects the command reception ready signal upon receiving a command from the command register 25, the operation corresponding to the command to generate a command acceptable signal When approaching or termination ends.
【0054】 [0054]
(付記1) メモリアレーと、 And (Supplementary Note 1) memory array,
それぞれ第1のコマンドを受信するN組(Nは2以上の整数)の外部ポートと、 An external port of the N sets of receiving a first command, respectively (N is an integer of 2 or more),
内部で独自に第2のコマンドを発生する内部コマンド発生回路とを備える半導体記憶装置であって、 A semiconductor memory device comprising an internal command generating circuit for generating its own second command internally,
各組の前記外部ポートから入力される前記第1のコマンドの最小入力サイクル時間は、該最小入力サイクル時間のm(m≧2)倍の時間の間に、当該半導体記憶装置が少なくともn回の内部動作を実施することが可能で、 Minimum input cycle time of the first command input from each set of the external ports, the said minimum input cycle time m (m ≧ 2) between the multiples of time, the semiconductor memory device of at least n times It is possible to carry out an internal operation,
m×N < n < m×(N+1)の条件を満たすように設定されていることを特徴とする半導体記憶装置。 m × N <n <m × (N + 1) a semiconductor memory device characterized by being set so as to satisfy the condition of.
【0055】 [0055]
(付記2) 前記n回の内部動作は、m×N回の前記第1のコマンドに対応した動作と、少なくとも1回の前記第2のコマンドに対応した動作を含む付記1に記載の半導体記憶装置。 (Supplementary Note 2) The n times of the internal operation, m × N times of the operation and corresponding to the first command, the semiconductor memory according to Note 1 comprising an operation corresponding to the second command of at least one apparatus.
(付記3) 前記メモリアレーはダイナミック型メモリセルから構成され、前記第2のコマンドはリフレッシュコマンドである付記2に記載の半導体記憶装置。 (Supplementary Note 3) The memory array is composed of dynamic memory cells, said second command semiconductor memory device according to Note 2 a refresh command.
【0056】 [0056]
(付記4) 前記メモリアレーの制御を行う制御回路と、 A control circuit (Supplementary Note 4) performs control of said memory array,
前記第1のコマンドと前記第2のコマンドを前記制御回路に転送する前に一時的に保持するコマンドレジスタと、 A command register which temporarily holds before transferring the first command and the second command to said control circuit,
前記第1のコマンドと前記第2のコマンドの到着順位を判定し、その順番で前記コマンドレジスタに転送するように制御する裁定回路とを備え、 Determining the arrival order of the second command and the first command, and a decision circuit for controlling to forward to the command register in that order,
前記コマンドレジスタは、前記第1のコマンドと前記第2のコマンドを受信した順番に前記制御回路に転送する付記1に記載の半導体記憶装置。 Said command register, a semiconductor memory device according to Note 1 to be transferred to the control circuit in the order that has received the first command and the second command.
【0057】 [0057]
(付記5) 前記コマンドレジスタが前記制御回路に前記第1のコマンドと前記第2のコマンドを転送するタイミングは、前記メモリアレーの動作サイクルに基づいて決定される付記4に記載の半導体記憶装置。 (Supplementary Note 5) timing at which the command register to transfer the said first commands and the second command to said control circuit, a semiconductor memory device according to Note 4, which is determined based on the operating cycle of the memory array.
(付記6) 前記コマンドレジスタは、シフトレジスタで構成されている付記5に記載の半導体記憶装置。 (Supplementary Note 6) The command register, a semiconductor memory device according to Note 5, which is a shift register.
【0058】 [0058]
(付記7) 前記コマンドレジスタは、前記裁定回路から転送されたコマンドを取り込んだら取り込み完了信号を発生し、前記裁定回路は前記取り込み完了信号を検出したら、次の順位のコマンドを転送する付記5に記載の半導体記憶装置。 (Supplementary Note 7) The command register, the generated capturing completion signal Once incorporated the transferred command from the arbiter, if the decision circuit detects the uptake completion signal, the note 5 to transfer the next rank command the semiconductor memory device according.
(付記8) 前記N組の外部ポートは、それぞれ外部からクロックを受信するクロック入力回路を備え、それぞれが受信したクロックに同期して各外部ポートの入出力動作を行う付記1に記載の半導体記憶装置。 (Supplementary Note 8) The N sets of external ports, each provided with a clock input circuit for receiving a clock from outside, in synchronism with the clock received by the each semiconductor memory according to Note 1 to input and output operations of each external port apparatus.
【0059】 [0059]
(付記9) 前記N組の外部ポートは、それぞれ外部から設定されるデータレイテンシを記憶するモードレジスタを備え、各外部ポートはそれぞれ設定されたデータレイテンシでデータの出力を行う付記8に記載の半導体記憶装置。 (Supplementary Note 9) The N sets of external ports, each comprising a mode register for storing the data latency is set from the outside, a semiconductor according to Note 8 for the output of data in each of the respective external ports set data latency Storage device.
(付記10) 前記N組の外部ポートは、それぞれバースト型のデータ入出力部を備え、 (Supplementary Note 10) The N sets of external ports, a data input-output unit of the burst-type, respectively,
前記モードレジスタは、外部から設定されるバースト長を記憶し、 Said mode register stores a burst length that is set from the outside,
各外部ポートは、前記第1のコマンドの入力サイクルの間に、それぞれ設定されたバースト長に対応する回数分データの入出力を行う付記9に記載の半導体記憶装置。 Each external port semiconductor memory device as claimed in between the input cycle of the first commands to appendix 9 to input and output number of times the data corresponding to each set burst length.
【0060】 [0060]
(付記11) 当該マルチポート半導体記憶装置は、前記メモリアレーと各外部ポートの間で、1バースト長分のデータを1回の動作で入出力できる付記4に記載の半導体記憶装置。 (Supplementary Note 11) The multi-port semiconductor memory device, wherein between the memory array and each external port, a semiconductor memory device according to Note 4 that can input and output data of one burst length in one operation.
(付記12) 前記第1のコマンドは、読み出しコマンドと書き込みコマンドを含み、 (Supplementary Note 12) The first command includes a read command and a write command,
前記裁定回路は、前記読み出しコマンドについては前記外部ポートに取り込まれた第1のタイミングに基づいて順番を決定し、前記書き込みコマンドについてはバースト入力される最後のデータが入力される第2のタイミングに基づいて順番を決定する付記4に記載の半導体記憶装置。 The arbiter, for the read command to determine the order based on the first timing taken to the external port, a second timing when the last data burst input for said write command is input based semiconductor memory device according to note 4 for determining the sequentially.
【0061】 [0061]
【発明の効果】 【Effect of the invention】
以上説明したように、本発明によれば、マルチポートメモリのメモリアレーをDRAMコアで構成してもリフレシュを意識せずに使用でき、大容量で使い勝手のよいマルチポートメモリが低コストで実現できる。 As described above, according to the present invention, the multiport memory memory array can be used without being aware of refresh be a DRAM core, a good multi-port memory convenient large capacity can be realized at low cost .
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の原理説明図である。 1 is a diagram illustrating a principle of the present invention.
【図2】バースト長が4の場合の本発明の原理説明図である。 [2] the burst length is a diagram illustrating a principle of the present invention in the case of 4.
【図3】バースト長が4の場合の本発明の原理説明図である。 [3] the burst length is a diagram illustrating a principle of the present invention in the case of 4.
【図4】本発明の原理説明図である。 4 is a diagram illustrating a principle of the present invention.
【図5】本発明の実施例のマルチポートメモリの構成を示す図(その1)である。 5 is a diagram showing a configuration of a multi-port memory of the embodiment of the present invention (1).
【図6】本発明の実施例のマルチポートメモリの構成を示す図(その2)である。 6 is a diagram showing a configuration of a multi-port memory of the embodiment of the present invention (2).
【図7】実施例のマルチポートメモリのコマンドに関連する部分の構成を示す図(その1)である。 7 is a diagram showing a configuration of a multi-port command to the associated portion of the memory of the embodiment (Part 1).
【図8】実施例のマルチポートメモリのコマンドに関連する部分の構成を示す図(その2)である。 8 shows the structure of a portion related to the command of the multi-port memory of the embodiment; FIG.
【図9】実施例のマルチポートメモリのアービタの構成を示す図である。 9 is a diagram showing the configuration of an arbiter of the multi-port memory of the embodiment.
【図10】実施例のコマンドレジスタの構成を示す図(その1)である。 10 is a diagram showing a configuration of the command register of the Example; FIG.
【図11】実施例のコマンドレジスタの構成を示す図(その2)である。 11 is a diagram showing a configuration of the command register embodiment (Part 2).
【図12】実施例のコマンドレジスタで使用されるレジスタ制御回路の動作を示すタイムチャートである。 12 is a time chart showing the operation of the register control circuit used in the command register of the embodiment.
【図13】実施例のコマンドレジスタの動作を示すタイムチャート(その1)である。 13 is a time chart showing the operation of the command register of the embodiment (Part 1).
【図14】実施例のコマンドレジスタの動作を示すタイムチャート(その2)である。 14 is a time chart showing the operation of the command register embodiment (Part 2).
【図15】実施例のマルチポートメモリのアドレスに関連する部分の構成を示す図である。 15 is a diagram showing a configuration of a multi-port portion related to the address of the memory in the embodiment.
【図16】実施例のマルチポートメモリのデータ出力に関連する部分の構成を示す図である。 16 is a diagram showing a structure of a portion related to the data output of the multiport memory of the embodiment.
【図17】実施例の転送信号発生回路の構成を示す図である。 17 is a diagram showing a configuration of a transfer signal generating circuit of the embodiment.
【図18】実施例のマルチポートメモリのデータ入力に関連する部分の構成を示す図(その1)である。 18 is a diagram showing a structure of a portion related to the data input of the multiport memory of the embodiment (Part 1).
【図19】実施例のマルチポートメモリのデータ入力に関連する部分の構成を示す図(その2)である。 FIG. 19 shows the structure of a portion related to the data input of the multiport memory of the embodiment; FIG.
【図20】実施例のマルチポートメモリの動作(連続Read)を示すタイムチャート(その1)である。 [20] Operation of the multi-port memory of the embodiment is a time chart showing the (continuous a Read) (Part 1).
【図21】実施例のマルチポートメモリの動作(連続Read)を示すタイムチャート(その2)である。 Figure 21 is an operation of the multiport memory of the embodiment a time chart showing the (continuous a Read) (Part 2).
【図22】実施例のマルチポートメモリの動作(連続Write)を示すタイムチャートである。 FIG. 22 is a time chart illustrating an operation (continuous Write) of the multi-port memory of the embodiment.
【図23】実施例のマルチポートメモリの動作(最速連続Read)を示すタイムチャート(その1)である。 Figure 23 is an operation of the multiport memory of the embodiment (fastest continuous Read) time chart showing (1).
【図24】実施例のマルチポートメモリの動作(最速連続Read)を示すタイムチャート(その2)である。 Figure 24 is a time chart showing the operation of the multiport memory of the embodiment (fastest continuous Read) (Part 2).
【図25】実施例のマルチポートメモリの動作(最速連続Write)を示すタイムチャートである。 Figure 25 is a time chart showing the operation (fastest continuous Write) of the multi-port memory of the embodiment.
【図26】実施例のマルチポートメモリの動作(WriteからReadへの切り替わり)を示すタイムチャート(その1)である。 26 is a time chart showing the operation of the multi-port memory (switches from Write to Read) Example (Part 1).
【図27】実施例のマルチポートメモリの動作(WriteからReadへの切り替わり)を示すタイムチャート(その2)である。 Figure 27 is an operation of the multiport memory of the embodiment (switching from Write to Read) time chart showing (Part 2).
【図28】実施例のマルチポートメモリのDRAMコア動作を示すタイムチャートである。 28 is a time chart showing a DRAM core operation of the multi-port memory of the embodiment.
【符号の説明】 DESCRIPTION OF SYMBOLS
11…DRAMコア12…メモリアレー14…制御回路15…Write Amp. 11 ... DRAM core 12 ... memory array 14 ... control circuit 15 ... Write Amp.
16…センスバッファ18…リフレシュアドレスカウンタ/レジスタ19A…アドレスレジスタA 16 ... the sense buffer 18 ... refresh address counter / register 19A ... address register A
19B…アドレスレジスタB 19B ... address register B
22A…WriteデータレジスタA 22A ... Write data register A
22B…WriteデータレジスタB 22B ... Write data register B
24A…転送ゲートA 24A ... transfer gate A
24B…転送ゲートB 24B ... transfer gate B
25…コマンドレジスタ26…アービタ30,40…(A,B)外部ポート31,41…モードレジスタ32,42…CLKバッファ33,43…データ入出力回路34,44…アドレス入力回路35,45…コマンド入力回路50…リフレシュ回路 25 ... the command register 26 ... arbiter 30,40 ... (A, B) external ports 31, 41 ... mode register 32, 42 ... CLK buffer 33, 43 ... data output circuit 34, 44 ... address input circuit 35, 45 ... command input circuit 50 ... refresh circuit

Claims (7)

  1. メモリアレーと、 And the memory array,
    それぞれ外部コマンドを受信するN組(Nは2以上の整数)の外部ポートと、 An external port of the N sets of receiving external commands (N is an integer of 2 or more), respectively,
    内部で独自に定期的にリフレッシュコマンドを発生する内部コマンド発生回路とを備える半導体記憶装置であって、 Independently within a semiconductor memory device comprising an internal command generating circuit for generating a periodic refresh command,
    各組の前記外部ポートから入力される前記外部コマンドの最小入力サイクル時間は、該最小入力サイクル時間のm(mは2以上の整数)倍の時間の間に、当該半導体記憶装置がm× 回の前記外部コマンドに対応した動作と前記リフレッシュコマンドに対応したリフレッシュを実施することが可能な時間に設定されており、 Minimum input cycle time of the external command input from each set of said external port, said minimum input cycle time m (m is an integer of 2 or more) between the times the time, the semiconductor memory device is m × N times of the is set to a time that can perform refresh corresponding to the operation and the refresh command corresponding to the external command,
    さらに、前記メモリアレーの制御を行う制御回路と、 Further, a control circuit for controlling the memory array,
    前記外部コマンドと前記リフレッシュコマンドを前記制御回路に転送する前に一時的に保持するコマンドレジスタと、 A command register which temporarily holds before transferring said refresh command and the external command to the control circuit,
    前記外部コマンドと前記リフレッシュコマンドの到着順位を判定し、前記到着順位の順番で前記コマンドレジスタに転送するように制御する裁定回路とを備え、 The determined external command and the arrival order of the refresh command, and a decision circuit for controlling to forward to the command register in the order of the arrival order,
    前記コマンドレジスタは、前記外部コマンドと前記リフレッシュコマンドを受信した順番に前記制御回路に転送する The command register is transferred to the control circuit in the order of receiving the refresh command and the external command
    ことを特徴とする半導体記憶装置。 The semiconductor memory device, characterized in that.
  2. 前記コマンドレジスタが前記制御回路に前記外部コマンドと前記リフレッシュコマンドを転送するタイミングは、前記メモリアレーの動作サイクルに基づいて決定される請求項に記載の半導体記憶装置。 Timing at which the command register to transfer the external command and the refresh command to said control circuit, a semiconductor memory device according to claim 1 which is determined based on the operating cycle of the memory array.
  3. 前記コマンドレジスタは、シフトレジスタで構成されている請求項に記載の半導体記憶装置。 Said command register, a semiconductor memory device according to claim 2, which is a shift register.
  4. 前記コマンドレジスタは、前記裁定回路から転送されたコマンドを取り込んだら取り込み完了信号を発生し、前記裁定回路は前記取り込み完了信号を検出したら、次の順位のコマンドを転送する請求項に記載の半導体記憶装置。 The command register, the generated capturing completion signal Once incorporated the transferred command from the arbiter, if the decision circuit detects the uptake completion signal, the semiconductor according to claim 2 for transferring the next rank command Storage device.
  5. 前記N組の外部ポートは、それぞれ外部からクロックを受信するクロック入力回路を備え、それぞれが受信したクロックに同期して各外部ポートの入出力動作を行う請求項1に記載の半導体記憶装置。 Wherein N sets of external ports includes a clock input circuit for receiving a clock from outside, respectively, the semiconductor memory device according to claim 1, each input and output operation of the in synchronization with the received clock each external port.
  6. 前記N組の外部ポートは、それぞれ外部から設定されるデータレイテンシを記憶するモードレジスタを備え、各外部ポートはそれぞれ設定されたデータレイテンシでデータの出力を行う請求項に記載の半導体記憶装置。 Wherein N sets of external ports, each comprising a mode register for storing the data latency is set from the outside, the semiconductor memory device according to claim 5 for the output of data in each of the respective external ports set data latency.
  7. 前記N組の外部ポートは、それぞれバースト型のデータ入出力部を備え、 Wherein N sets of external ports, a data input-output unit of the burst-type, respectively,
    前記モードレジスタは、外部から設定されるバースト長を記憶し、 Said mode register stores a burst length that is set from the outside,
    各外部ポートは、前記外部コマンドの入力サイクルの間に、それぞれ設定されたバースト長に対応する回数分データの入出力を行う請求項に記載の半導体記憶装置。 Each external port, said external during command input cycle, the semiconductor memory device according to claim 6 for the input and output number of times the data corresponding to the burst length set respectively.
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