JP4987105B2 - Game machine - Google Patents

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Description

本発明は、弾球遊技機やスロットマシンなど、遊技動作に起因する抽選処理によって大当たり状態を発生させる遊技機に関し、特に、不正遊技を効果的に排除可能にした遊技機に関する。   The present invention relates to a gaming machine such as a ball game machine or a slot machine that generates a big hit state by a lottery process resulting from a gaming operation, and more particularly to a gaming machine that can effectively eliminate illegal games.

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、7−7−7などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な利益状態を発生させている。   A ball game machine such as a pachinko machine has a symbol start opening provided on the game board, a symbol display section for displaying a series of symbol variation patterns by a plurality of display symbols, and a big winning opening for opening and closing the opening and closing plate. Configured. When the detection switch provided at the symbol start port detects the passage of the game ball, the winning state is entered, and after the game ball is paid out as a prize ball, the display symbol is changed for a predetermined time in the symbol display section. Thereafter, when the symbol is stopped in a predetermined manner such as 7-7-7, a big hit state is established, and the big winning opening is repeatedly opened to generate a profit state advantageous to the player.

但し、実際には、遊技球の入賞に基づいて実行される大当り抽選処理によって、大当り状態か否かが予め決定されており、図柄表示部では、専ら遊技者を盛上げるために図柄変動動作を行っている。大当り抽選処理では、例えば、ハードウェア構成された乱数生成回路の出力値が、大当り判定用の乱数値RNDとして使用され、これを大当り当選値Hitと比較することで大当り状態か否かが決定される(特許文献1)。   However, in actuality, whether or not the big hit state is determined in advance by the big hit lottery process executed based on the winning of the game ball, and the symbol display section performs the symbol variation operation exclusively to revitalize the player. Is going. In the jackpot lottery process, for example, the output value of a hardware-configured random number generation circuit is used as a random number value RND for jackpot determination, and it is determined whether or not it is a jackpot state by comparing this with a jackpot winning value Hit. (Patent Document 1).

乱数生成回路は、典型的には、図7に示す通りであり、計数クロックΦを生成する発振回路71と、計数クロックΦをカウントするカウンタ72と、カウンタ72の出力を一時的に保持するラッチ回路73とで構成されている。この種の乱数生成回路では、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると、入賞スイッチ信号がON状態になるよう構成されており、この入賞スイッチ信号は、ラッチ回路73の入力端子CKと、入力ポート74の入力端子に供給されている。したがって、入賞スイッチ信号がON状態になると、その時のカウンタ72の計数値がラッチ回路73に一時保持されることになる。   The random number generation circuit is typically as shown in FIG. 7, and includes an oscillation circuit 71 that generates a count clock Φ, a counter 72 that counts the count clock Φ, and a latch that temporarily holds the output of the counter 72. And a circuit 73. In this type of random number generation circuit, the winning switch signal is turned on when the detection switch provided at the symbol start port detects the passage of the game ball. The input terminal CK and the input terminal of the input port 74 are supplied. Therefore, when the winning switch signal is turned on, the count value of the counter 72 at that time is temporarily held in the latch circuit 73.

一方、ワンチップマイコン70は、入力ポート74の出力に基づいて入賞スイッチ信号のON状態を把握し、その時にラッチ回路73に保持されている計数値を乱数値RNDとして取得することになる。   On the other hand, the one-chip microcomputer 70 grasps the ON state of the winning switch signal based on the output of the input port 74, and acquires the count value held in the latch circuit 73 at that time as the random value RND.

なお、カウンタ72やラッチ回路73のクリア端子CLRには、電源投入状態を示すシステムリセット信号が、電源基板など他の回路基板から供給されており、他の全てのICに同期してリセットされるようになっている。   The clear terminal CLR of the counter 72 and the latch circuit 73 is supplied with a system reset signal indicating a power-on state from another circuit board such as a power board, and is reset in synchronization with all other ICs. It is like that.

特願2006−157626号Japanese Patent Application No. 2006-157626

しかしながら、従来の乱数生成回路では、カウンタやラッチ回路が電源基板などから供給されるシステムリセット信号に基づいてリセットされるので、この点を悪用した不正遊技が懸念されるところであり、実際の被害も報告されている。   However, in the conventional random number generation circuit, the counter and the latch circuit are reset based on a system reset signal supplied from a power supply board or the like. It has been reported.

すなわち、計数クロックΦの周波数や、大当り当選値Hitの値は、遊技機を入手して調査すれば明らかとなるので、何らかの方法で遊技機を電源リセット状態にすると共に、カウンタの計数値が大当り当選値Hitの値に一致するタイミングを狙って、コネクタ部から違法な入賞スイッチ信号を入力すれば、大当たり状態を意図的に発生できることにな
る。なお、計数クロックΦが、十分に高い周波数に設定されているとはいえ、前記の違法行為を繰り返せば、かなりの高確率で大当り状態となると思われる。
That is, since the frequency of the counting clock Φ and the value of the big hit winning value Hit become clear when the gaming machine is obtained and investigated, the gaming machine is put into a power reset state by some method, and the count value of the counter is a big hit If an illegal winning switch signal is input from the connector section aiming at a timing that coincides with the value of the winning value Hit, a jackpot state can be intentionally generated. Although the counting clock Φ is set to a sufficiently high frequency, if the above illegal action is repeated, it is considered that a big hit state is obtained with a considerably high probability.

本発明は、上記の問題点に鑑みてなされたものであって、乱数発生回路のリセット動作を悪用する違法行為を効果的に排除できる遊技機を提供することを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a gaming machine that can effectively eliminate illegal acts that abuse the reset operation of a random number generation circuit.

上記の目的を達成するため、本発明は、遊技者の操作に対応して所定のスイッチ信号がON状態となると、乱数生成回路から乱数値を取得して抽選処理を実行し、遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、前記乱数生成回路は、計数クロックを生成する発振回路と、前記計数クロックをカウントするカウンタと、前記スイッチ信号がON状態となると、これに対応して前記カウンタの計数値出力を一時的に保持する計数値保持回路と、電源投入時に充電動作を開始するコンデンサを有し、その両端電圧が所定の充電レベルに達するまではLレベルを維持し、所定の充電レベルに達するとHレベルの増加する電源リセット信号を生成するリセット回路とを有し、前記カウンタは、前記リセット回路が出力する前記電源リセット信号によってリセット状態となるよう構成されている。 In order to achieve the above object, the present invention is advantageous to a player by acquiring a random number value from a random number generation circuit and executing a lottery process when a predetermined switch signal is turned on in response to an operation of the player. A random number generation circuit that determines whether or not to generate a profit state, the random number generation circuit includes an oscillation circuit that generates a count clock, a counter that counts the count clock, and the switch signal is turned on. Correspondingly, the counter has a count value holding circuit that temporarily holds the count value output of the counter and a capacitor that starts a charging operation when the power is turned on. maintaining the level, and a reset circuit for generating a power reset signal to increase the H level reaches a predetermined charge level, the counter, the reset circuit outputs the And it is configured so as to be reset by the source reset signal.

本発明では、他の回路基板から制御信号を受けることなく、カウンタが自動的に電源リセットされるので、カウンタのリセットタイミングを回路の外部から把握することができず、違法行為を成功させることが極めて困難となる。本発明のリセット回路は、例えば、図4の回路例では、異常検出回路44がこれを兼ねており、更に具体的には、ウォッチドッグタイマ回路46がリセット回路を実現している。   In the present invention, since the counter is automatically reset without receiving a control signal from another circuit board, the counter reset timing cannot be grasped from the outside of the circuit, and the illegal action can be made successful. It becomes extremely difficult. In the reset circuit of the present invention, for example, in the circuit example of FIG. 4, the abnormality detection circuit 44 also serves as this, and more specifically, the watchdog timer circuit 46 implements the reset circuit.

また、本発明の計数値保持回路は、例えば、図4の回路例では、2つの16ビットラッチRa,Rbがこれに対応する。   In the count value holding circuit of the present invention, for example, in the circuit example of FIG. 4, two 16-bit latches Ra and Rb correspond to this.

前記電源リセット信号は、遅延回路を経由して前記カウンタに供給されるよう構成されるのが好ましい。この場合には、遅延回路の遅延時間が、回路素子の特性上のバラツキに基づき一定化されないので、カウンタのリセットタイミングを回路の外部から把握することが極めて困難となる。   The power reset signal is preferably supplied to the counter via a delay circuit. In this case, since the delay time of the delay circuit is not fixed based on variations in the characteristics of the circuit elements, it is extremely difficult to grasp the reset timing of the counter from the outside of the circuit.

本発明は、前記スイッチ信号がON状態となると、このON状態を一時的に保持するスイッチ信号保持回路が設けられ、前記計数値保持回路は、前記スイッチ信号保持回路の出力信号に基づいて、前記カウンタの計数値出力を一時的に保持するよう構成されるのが好ましい。スイッチ信号保持回路は、例えば、図4の回路例では、2つのD型フリップフロップFF2〜FF3がこれに対応する。   The present invention is provided with a switch signal holding circuit that temporarily holds the ON state when the switch signal is turned on, and the count value holding circuit is based on an output signal of the switch signal holding circuit. It is preferable to be configured to temporarily hold the count value output of the counter. For example, in the circuit example of FIG. 4, the switch signal holding circuit corresponds to two D-type flip-flops FF2 to FF3.

また、前記抽選処理を実行するコンピュータ回路と前記計数値保持回路との間に、前記コンピュータ回路によって動作内容が制御されるデータ出力部が設けられ、前記計数値保持回路が保持する計数値は、複数回のデータ伝送処理によって前記コンピュータ回路に取得されるよう構成されると更に効果的である。データ出力部は、例えば、図4の回路例では、出力レジスタRoがこれに対応する。   Further, a data output unit whose operation content is controlled by the computer circuit is provided between the computer circuit that executes the lottery process and the count value holding circuit, and the count value held by the count value holding circuit is: It is more effective if the computer circuit is obtained by a plurality of data transmission processes. For example, the output register Ro corresponds to the data output unit in the circuit example of FIG.

また、本発明は、前記スイッチ信号を定常的に受けるよう構成されると共に、前記コンピュータ回路からの読み出し動作に応答して、前記スイッチ信号を出力するデータ入力部が設けられ、前記コンピュータ回路は、前記データ入力部の出力データに基づいて前記スイッチ信号のON状態を把握するよう構成されるのが好適である。データ入力部は、例えば、図4の回路例では、入力ポート45がこれに対応する。   Further, the present invention is configured to receive the switch signal steadily, and is provided with a data input unit that outputs the switch signal in response to a read operation from the computer circuit. It is preferable that the switch signal is turned on based on output data of the data input unit. For example, the data input unit corresponds to the input port 45 in the circuit example of FIG.

更にまた、前記カウンタの桁上がり信号に基づいて、前記カウンタの異常を検出する異常検出回路が設けられるのが好適である。ここで、前記異常検出回路は、定期的に受ける
べき前記桁上がり信号が途絶えたことで、前記カウンタの異常を検出するよう構成されるのが効果的である。更に好ましくは、前記リセット回路と前記異常検出回路が、単一のIC素子で構成されるべきである。
Furthermore, it is preferable that an abnormality detection circuit for detecting an abnormality of the counter is provided based on a carry signal of the counter. Here, it is effective that the abnormality detection circuit is configured to detect an abnormality of the counter when the carry signal to be periodically received is interrupted. More preferably, the reset circuit and the abnormality detection circuit should be composed of a single IC element.

上記した本発明によれば、他の回路基板から制御信号を受けることなく、カウンタが自動的に電源リセットされるので、乱数発生回路のリセット動作を悪用する違法行為を効果的に排除することができる。   According to the present invention described above, the counter is automatically reset without receiving a control signal from another circuit board, so that illegal acts that abuse the reset operation of the random number generation circuit can be effectively eliminated. it can.

実施態様に示すパチンコ機の斜視図である。It is a perspective view of the pachinko machine shown in an embodiment. 図1のパチンコ機の遊技盤を詳細に図示した正面図である。It is the front view which illustrated in detail the game board of the pachinko machine of FIG. 図1のパチンコ機の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the pachinko machine of FIG. 乱数生成回路の一例を示す回路図である。It is a circuit diagram which shows an example of a random number generation circuit. 主制御部のメイン処理を説明するフローチャートである。It is a flowchart explaining the main process of a main control part. 主制御部のタイマ割込み処理を説明するフローチャートである。It is a flowchart explaining the timer interruption process of a main control part. 従来の乱数生成回路を示す回路図である。It is a circuit diagram which shows the conventional random number generation circuit.

以下、本発明の実施態様について詳細に説明する。図1は、本実施態様のパチンコ機GMを示す斜視図である。このパチンコ機GMは、島構造体に着脱可能に装着される矩形枠状の木製外枠1と、外枠1に固着されたヒンジ2を介して開閉可能に枢着される前枠3とで構成されている。この前枠3には、遊技盤5が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉6と前面板7とが夫々開閉自在に枢着されている。   Hereinafter, embodiments of the present invention will be described in detail. FIG. 1 is a perspective view showing a pachinko machine GM according to the present embodiment. This pachinko machine GM includes a rectangular frame-shaped wooden outer frame 1 that is detachably mounted on an island structure, and a front frame 3 that is pivotably mounted via a hinge 2 fixed to the outer frame 1. It is configured. A game board 5 is detachably attached to the front frame 3 from the front side, not from the back side, and a glass door 6 and a front plate 7 are pivotally attached to the front side so as to be openable and closable.

ガラス扉6の外周には、LEDランプなどによる電飾ランプが、略C字状に配置されている。前面板7には発射用の遊技球を貯留する上皿8が装着され、前枠3の下部には、上皿8から溢れ出し又は抜き取った遊技球を貯留する下皿9と、発射ハンドル10とが設けられている。発射ハンドル10は発射モータと連動しており、発射ハンドル10の回動角度に応じて動作する打撃槌によって遊技球が発射される。   On the outer periphery of the glass door 6, an electric lamp such as an LED lamp is arranged in a substantially C shape. An upper plate 8 for storing game balls for launch is mounted on the front plate 7, and a lower plate 9 for storing game balls overflowing from or extracted from the upper plate 8 and a launch handle 10 are mounted at the bottom of the front frame 3. And are provided. The launch handle 10 is interlocked with the launch motor, and a game ball is launched by a striking rod that operates according to the rotation angle of the launch handle 10.

上皿8の外周面には、チャンスボタン11が設けられている。このチャンスボタン11は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル10から右手を離すことなくチャンスボタン11を操作できる。このチャンスボタン11は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。   A chance button 11 is provided on the outer peripheral surface of the upper plate 8. The chance button 11 is provided at a position where it can be operated with the left hand of the player, and the player can operate the chance button 11 without releasing the right hand from the firing handle 10. The chance button 11 does not function normally, but when the game state becomes the button chance state, the built-in lamp is turned on and can be operated. The button chance state is a game state provided as necessary.

上皿8の右部には、カード式球貸し機に対する球貸し操作用の操作パネル12が設けられ、カード残額を3桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。   On the right side of the upper plate 8, an operation panel 12 for ball lending operation with respect to the card-type ball lending machine is provided, a frequency display unit for displaying the remaining amount of the card with a three-digit number, and a ball of game balls for a predetermined amount A ball lending switch for instructing lending and a return switch for instructing to return the card at the end of the game are provided.

図2に示すように、遊技盤5には、金属製の外レールと内レールとからなるガイドレール13が環状に設けられ、その内側の遊技領域5aの略中央には、液晶カラーディスプレイDISPが配置されている。また、遊技領域5aの適所には、2つの図柄始動口15A,15B、大入賞口16、複数個の普通入賞口17(大入賞口16の左右に4つ)、2つの通過口であるゲート18が配設されている。これらの入賞口15〜18は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。   As shown in FIG. 2, the game board 5 is provided with a guide rail 13 formed of a metal outer rail and an inner rail in an annular shape, and a liquid crystal color display DISP is provided at the approximate center of the game area 5a inside. Has been placed. In addition, at appropriate places in the game area 5a, there are two symbol start ports 15A and 15B, a grand prize winning port 16, a plurality of normal prize winning ports 17 (four on the right and left sides of the big prize winning port 16), and gates that are two passage openings. 18 is arranged. Each of these winning openings 15 to 18 has a detection switch inside, and can detect the passage of a game ball.

液晶ディスプレイDISPは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイDISPは、中央部に特別図柄表示部Da〜Dcと右上部に普通図柄表示部19を有している。そして、特別図柄表示部Da〜Dcでは、大当り状態の招来を期待させるリーチ演出が実行され、特別図柄表示部Da〜Dc及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。   The liquid crystal display DISP is a device that variably displays a specific symbol related to a big hit state and displays a background image and various characters in an animated manner. This liquid crystal display DISP has special symbol display portions Da to Dc in the center portion and a normal symbol display portion 19 in the upper right portion. The special symbol display portions Da to Dc execute a reach effect that expects a big hit state to be invited, and the special symbol display portions Da to Dc and the surroundings perform a notice effect that informs the result of the determination indefinitely. The

普通図柄表示部19は普通図柄を表示するものであり、ゲート18を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート18の通過時点において
抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。
The normal symbol display unit 19 displays a normal symbol. When a game ball that has passed through the gate 18 is detected, the normal symbol fluctuates for a predetermined time, and the lottery extracted at the time when the game ball passes through the gate 18 is extracted. The stop symbol determined by the random number for use is displayed and stopped.

第一の図柄始動口15Aは、左右1対の開閉爪150を備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部19の変動後の停止図柄が当り図柄を表示した場合には、開閉爪150が所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。一方、第二の図柄始動口15Bは、第一の図柄始動口15Aの直ぐ上に、電動式チューリップを設けることなく配置されている。   For example, the first symbol start port 15A is configured to be opened and closed by an electric tulip having a pair of left and right opening and closing claws 150, and when the stop symbol after fluctuation of the normal symbol display unit 19 displays a winning symbol. Is opened for a predetermined time or until a predetermined number of game balls are detected. On the other hand, the second symbol start port 15B is arranged directly above the first symbol start port 15A without providing an electric tulip.

2つの図柄始動口15A,15Bの何れかに遊技球が入賞すると、特別図柄表示部Da〜Dcの表示図柄が所定時間だけ変動し、図柄始動口15A,15Bへの遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Da〜Dc及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。   When a game ball wins in one of the two symbol start ports 15A, 15B, the display symbols of the special symbol display portions Da to Dc change for a predetermined time, and according to the winning timing of the game ball to the symbol start ports 15A, 15B. It stops at the stop symbol determined based on the lottery result. In addition, in special symbol display parts Da-Dc and its circumference, a notice effect may be performed between a series of symbol effects.

大入賞口16は、例えば前方に開放可能な開閉板16aで開閉制御されるが、特別図柄表示部Da〜Dcの図柄変動後の停止図柄が「777」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板160が開放されるようになっている。   The big winning opening 16 is controlled to open and close by, for example, an opening / closing plate 16a that can be opened forward, but when the stop symbol after the symbol change of the special symbol display portions Da to Dc is a big hit symbol such as “777”, the “big hit game” Is started, and the opening / closing plate 160 is opened.

大入賞口16の開閉板16aが開放された後、所定時間が経過し、又は所定数(例えば10個)の遊技球が入賞すると開閉板16aが閉じる。このような動作は、最大で例えば15回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Da〜Dcの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。   After the opening / closing plate 16a of the big prize opening 16 is opened, the opening / closing plate 16a is closed when a predetermined time elapses or when a predetermined number (for example, 10) of game balls wins. In such an operation, the special game is continued up to 15 times, for example, and is controlled in a state advantageous to the player. In addition, when the stop symbol after the change of the special symbol display parts Da to Dc is a specific symbol of the special symbols, a privilege that the game after the end of the special game is in a high probability state is given.

図3は、上記した各動作を実現するパチンコ機GMの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。   FIG. 3 is a block diagram showing an overall circuit configuration of the pachinko machine GM that realizes the above-described operations. A dashed line in the figure mainly indicates a DC voltage line.

図示の通り、このパチンコ機GMは、AC24Vを受けて各種の直流電圧やシステムリセット信号SYSなどを出力する電源基板20と、遊技制御動作を中心統括的に担う主制御基板21と、主制御基板21から受けた制御コマンドCMDに基づいてランプ演出及び音声演出を実行する演出制御基板22と、演出制御基板22から受けた制御コマンドCMD’に基づいて液晶ディスプレイDISPを駆動する液晶制御基板23と、主制御基板21から受けた制御コマンドCMD”に基づいて払出モータMを制御して遊技球を払い出す払出制御基板24と、遊技者の操作に応答して遊技球を発射させる発射制御基板25と、を中心に構成されている。   As shown in the figure, this pachinko machine GM includes a power supply board 20 that receives AC 24V and outputs various DC voltages, a system reset signal SYS, etc., a main control board 21 that plays a central role in game control operations, and a main control board. An effect control board 22 that executes a lamp effect and a sound effect based on the control command CMD received from the control board 21; a liquid crystal control board 23 that drives the liquid crystal display DISP based on the control command CMD ′ received from the effect control board 22; Based on a control command CMD "received from the main control board 21, a payout control board 24 for controlling the payout motor M to pay out the game ball, and a launch control board 25 for firing the game ball in response to the player's operation, , It is structured around.

但し、この実施形態では、主制御基板21が出力する制御コマンドCMDは、コマンド中継基板26と演出インターフェイス基板27を経由して、演出制御基板22に伝送される。また、演出制御基板22が出力する制御コマンドCMD’は、演出インターフェイス基板27を経由して、液晶制御基板23に伝送され、主制御基板21が出力する制御コマンドCMD”は、主基板中継基板28を経由して、払出制御基板24に伝送される。   However, in this embodiment, the control command CMD output from the main control board 21 is transmitted to the effect control board 22 via the command relay board 26 and the effect interface board 27. Further, the control command CMD ′ output from the effect control board 22 is transmitted to the liquid crystal control board 23 via the effect interface board 27, and the control command CMD ″ output from the main control board 21 is set to the main board relay board 28. Is transmitted to the payout control board 24 via.

これら主制御基板21、演出制御基板22、液晶制御基板23、及び払出制御基板24には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板21〜24に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部21、演出制御部22、液晶制御部23、及び払出制御部24と言うことがある。なお、演出制御部22、液晶制御部23、及び払出制御部24の全部又は一部がサブ制御部である。   The main control board 21, the effect control board 22, the liquid crystal control board 23, and the payout control board 24 are each equipped with a computer circuit including a one-chip microcomputer. Accordingly, the circuits mounted on the control boards 21 to 24 and the operations realized by the circuits are collectively referred to as a function. In this specification, the main control unit 21, the effect control unit 22, and the liquid crystal control unit 23 are used. , And the payout control unit 24. All or part of the effect control unit 22, the liquid crystal control unit 23, and the payout control unit 24 is a sub-control unit.

ところで、このパチンコ機GMは、図3の破線で囲む枠側部材GM1と、遊技盤5の背面に固定された盤側部材GM2とに大別されている。枠側部材GM1には、ガラス扉6や前面板7が枢着された前枠3と、その外側の木製外枠1とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材GM2は、機種変更に対応して交換され、新たな盤側部材GM2が、元の盤側部材の代わりに枠側部材GM1に取り付けられる。なお、枠側部材1を除く全てが、盤側部材GM2である。   By the way, the pachinko machine GM is roughly divided into a frame side member GM1 surrounded by a broken line in FIG. 3 and a board side member GM2 fixed to the back of the game board 5. The frame side member GM1 includes a front frame 3 on which a glass door 6 and a front plate 7 are pivotally attached, and a wooden outer frame 1 on the outside thereof. Is fixedly installed. On the other hand, the board side member GM2 is replaced in response to the model change, and a new board side member GM2 is attached to the frame side member GM1 instead of the original board side member. All except the frame side member 1 is the panel side member GM2.

図3の破線枠に示す通り、枠側部材GM1には、電源基板20と、払出制御基板24と、発射制御基板25と、枠中継基板32とが含まれており、これらの回路基板が、前枠3の適所に各々固定されている。一方、遊技盤5の背面には、主制御基板21、演出制御基板22、液晶制御基板23が、液晶ディスプレイDISPやその他の回路基板と共に固定されている。   As shown in the broken line frame in FIG. 3, the frame-side member GM1 includes a power supply board 20, a payout control board 24, a launch control board 25, and a frame relay board 32, and these circuit boards are Each is fixed in place on the front frame 3. On the other hand, on the back of the game board 5, a main control board 21, an effect control board 22, and a liquid crystal control board 23 are fixed together with a liquid crystal display DISP and other circuit boards.

そして、枠側部材GM1と盤側部材GM2とは、一箇所に集中配置された接続コネクタC1〜C4によって電気的に接続されている。接続コネクタC1〜C4は、この実施形態では、遊技盤5の背面視左下に集中配置されている。そして、ガラス扉6を開放した状態で、前枠3の表側から、遊技盤5の左端を前枠3に係止して回転支点を確保し、確保した回転支点を中心に遊技盤5を回転させることで、前枠3の内側に遊技盤5を嵌合させる。なお、遊技盤5を嵌合させると、全ての接続コネクタC1〜C4が接続状態となり、それだけで枠側部材GM1と盤側部材GM2の接続が完了し、パチンコ機GMが動作可能な状態となる。   And the frame side member GM1 and the board | substrate side member GM2 are electrically connected by the connection connectors C1-C4 concentratedly arranged in one place. In this embodiment, the connection connectors C1 to C4 are concentrated in the lower left of the game board 5 as viewed from the back. Then, with the glass door 6 open, the left end of the game board 5 is locked to the front frame 3 from the front side of the front frame 3 to secure a rotation fulcrum, and the game board 5 is rotated around the secured rotation fulcrum. By doing so, the game board 5 is fitted inside the front frame 3. When the game board 5 is fitted, all the connection connectors C1 to C4 are connected, and the connection between the frame side member GM1 and the board side member GM2 is completed, and the pachinko machine GM is operable. .

図3に示す通り、電源基板20は、接続コネクタC2を通して、主基板中継基板28に接続され、接続コネクタC3を通して、電源中継基板30に接続されている。そして、主基板中継基板28は、電源基板20から受けたシステムリセット信号SYS、RAMクリア信号、電圧降下信号、バックアップ電源、DC12V、DC32Vを、そのまま主制御部21に出力している。同様に、電源中継基板30も、電源基板20から受けたシステムリセット信号SYSや、交流及び直流の電源電圧を、そのまま演出インターフェイス基板27に出力している。なお、演出インターフェイス基板27は、受けたシステムリセット信号SYSを、そのまま演出制御部22と液晶制御部23に出力している。   As shown in FIG. 3, the power supply board 20 is connected to the main board relay board 28 through the connection connector C2, and is connected to the power supply relay board 30 through the connection connector C3. The main board relay board 28 outputs the system reset signal SYS, the RAM clear signal, the voltage drop signal, the backup power supply, DC12V, and DC32V received from the power board 20 to the main controller 21 as they are. Similarly, the power supply relay board 30 also outputs the system reset signal SYS received from the power supply board 20 and the AC and DC power supply voltages to the effect interface board 27 as they are. The production interface board 27 outputs the received system reset signal SYS to the production control unit 22 and the liquid crystal control unit 23 as they are.

一方、払出制御基板24は、中継基板を介することなく、電源基板20に直結されており、主制御部21が受けると同様の、システムリセット信号SYS、RAMクリア信号、電圧降下信号、バックアップ電源を、その他の電源電圧と共に直接的に受けている。   On the other hand, the payout control board 24 is directly connected to the power supply board 20 without going through the relay board, and receives the same system reset signal SYS, RAM clear signal, voltage drop signal, backup power supply as the main control unit 21 receives. Directly with other power supply voltages.

ここで、電源基板20が出力するシステムリセット信号SYSは、電源基板20に交流電源24Vが投入されたことを示す信号であり、この信号によって各制御部21〜24のワンチップマイコンその他のIC素子が電源リセットされるようになっている。但し、この実施形態では、主制御部21の乱数生成回路(図4)には、システムリセット信号SYSが供給されず、特有の回路構成によって乱数生成回路を電源リセットしている(この点は、更に後述する)。   Here, the system reset signal SYS output from the power supply board 20 is a signal indicating that the AC power supply 24V is supplied to the power supply board 20, and the one-chip microcomputer or other IC element of each of the control units 21 to 24 by this signal. The power is reset. However, in this embodiment, the system reset signal SYS is not supplied to the random number generation circuit (FIG. 4) of the main control unit 21, and the random number generation circuit is reset to a power supply by a specific circuit configuration (this point is Further described later).

主制御部21及び払出制御部24が、電源基板20から受けるRAMクリア信号は、各制御部21,24のワンチップマイコンの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチのON/OFF状態に対応した値を有している。   The RAM clear signal received from the power supply board 20 by the main control unit 21 and the payout control unit 24 is a signal that determines whether or not to initialize all areas of the built-in RAM of the one-chip microcomputer of each control unit 21 and 24. Thus, it has a value corresponding to the ON / OFF state of the initialization switch operated by the staff.

主制御部21及び払出制御部24が、電源基板20から受ける電圧降下信号は、交流電源24Vが降下し始めたことを示す信号であり、この電圧降下信号を受けることによって、各制御部21、24では、停電や営業終了に先立って、必要な終了処理を開始するよう
になっている。また、バックアップ電源は、営業終了や停電により交流電源24Vが遮断された後も、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するDC5Vの直流電源である。したがって、主制御部21と払出制御部25は、電源遮断前の遊技動作を電源投入後に再開できることになる(電源バックアップ機能)。このパチンコ機では少なくとも数日は、各ワンチップマイコンのRAMの記憶内容が保持されるよう設計されている。
The voltage drop signal received from the power supply board 20 by the main control unit 21 and the payout control unit 24 is a signal indicating that the AC power supply 24V has started to drop. By receiving this voltage drop signal, each control unit 21, In 24, a necessary termination process is started prior to a power failure or business termination. The backup power source is a DC 5V DC power source that retains data in the built-in RAM of the one-chip microcomputer of the main control unit 21 and the payout control unit 24 even after the AC power source 24V is shut off due to business termination or power failure. Therefore, the main control unit 21 and the payout control unit 25 can resume the game operation before power-off after power-on (power backup function). This pachinko machine is designed to retain the stored contents of the RAM of each one-chip microcomputer for at least several days.

一方、演出制御部22と液晶制御部23には、上記した電源バックアップ機能が設けられていない。しかし、先に説明した通り、演出制御部22と液晶制御部23には、電源中継基板30と演出インターフェイス基板27を経由して、システムリセット信号SYSが共通して供給されており、他の制御部21,24と、ほぼ同期したタイミングで電源リセット動作が実現される。   On the other hand, the effect control unit 22 and the liquid crystal control unit 23 are not provided with the power supply backup function described above. However, as described above, the system reset signal SYS is commonly supplied to the effect control unit 22 and the liquid crystal control unit 23 via the power relay board 30 and the effect interface board 27, and other controls are performed. The power supply reset operation is realized at a timing substantially synchronized with the units 21 and 24.

図示の通り、主制御部21は、遊技盤中継基板29を経由して、遊技盤5の各遊技部品に接続されている。そして、遊技盤上の各入賞口16〜18に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。なお、スイッチ信号には、図柄始動口15A,15Bから伝送される入賞スイッチ信号SWa、SWbが含まれる。   As illustrated, the main control unit 21 is connected to each game component of the game board 5 via a game board relay board 29. And while receiving the switch signal of the detection switch built in each winning opening 16-18 on a game board, solenoids, such as an electric tulip, are driven. The switch signal includes winning switch signals SWa and SWb transmitted from the symbol start ports 15A and 15B.

また、主制御部21は、主基板中継基板28を経由して、払出制御部25に制御コマンドCMD”を送信する一方、払出制御部24からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号CONを受信している。ステイタス信号CONには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。   The main control unit 21 transmits a control command CMD "to the payout control unit 25 via the main board relay board 28, while the payout control unit 24 receives a prize ball counting signal indicating a payout operation of the game ball. In addition, the status signal CON relating to an abnormality in the payout operation is received, and the status signal CON includes, for example, a replenishment signal, a payout shortage error signal, and a lower plate full signal.

図4は、主制御部21のうち、特に、乱数生成回路を示す回路図である。乱数生成回路は、図柄始動口15A,15Bへの遊技球の入賞に基づいて実行される大当り抽選処理(図6のST54)で使用される乱数値RNDを生成する回路である。但し、この乱数生成回路には、電源基板20が出力するシステムリセット信号SYSが供給されず、電源投入時には、自ら生成する電源リセット信号RSTによって各IC素子がリセットされる。したがって、不正遊技者が、例えば、電源基板20と主制御基板21との間に複数設けられたコネクタ(C2など)を悪用して、意図的なシステムリセット信号SYSを発生させても、不正遊技者の望むタイミングでは、各IC素子が電源リセットされない。   FIG. 4 is a circuit diagram showing a random number generation circuit in the main control unit 21 in particular. The random number generation circuit is a circuit that generates a random number value RND used in a jackpot lottery process (ST54 in FIG. 6) executed based on winning of a game ball to the symbol start openings 15A and 15B. However, the system reset signal SYS output from the power board 20 is not supplied to the random number generation circuit, and each IC element is reset by the power reset signal RST generated by itself when the power is turned on. Therefore, even if an unauthorized player misuses a plurality of connectors (such as C2) provided between the power supply board 20 and the main control board 21 to generate an intentional system reset signal SYS, Each IC element is not reset at the timing desired by the person.

このような特徴を有する乱数生成回路は、計数クロックΦを生成する発振回路40と、図柄始動口15A,15Bから各1ビットの入賞スイッチ信号SWa,SWbを受けるバッファ41と、入賞スイッチ信号SWa,SWbの電圧レベルを一時保持するスイッチ信号ラッチ回路42と、計数クロックΦをカウントする2系列の計数回路43と、計数回路43の計数動作の異常を検出する異常検出回路44とを中心に構成されている。   The random number generation circuit having such characteristics includes an oscillation circuit 40 that generates a count clock Φ, a buffer 41 that receives 1-bit winning switch signals SWa and SWb from the symbol start ports 15A and 15B, and a winning switch signal SWa, The switch signal latch circuit 42 temporarily holds the voltage level of the SWb, the two series of counting circuits 43 that count the counting clocks Φ, and the abnormality detection circuit 44 that detects an abnormality in the counting operation of the counting circuit 43. ing.

この実施態様では、異常検出回路44は電源リセット信号を自動生成するリセット回路を兼ねている。したがって、以下の説明では、リセット回路44と称する場合がある。   In this embodiment, the abnormality detection circuit 44 also serves as a reset circuit that automatically generates a power reset signal. Therefore, in the following description, it may be referred to as a reset circuit 44.

入賞スイッチ信号SWa,SWbは、入力ポート45にも供給されており、ワンチップマイコン21AのCPUコアは、定期的なスイッチ入力処理(図6のST23)によって、図柄始動口15A,15Bのスイッチ信号のON状態を把握するようになっている。そして、入賞スイッチ信号SWa,SWbのON状態を把握したCPUコアは、入賞状態となった何れかの図柄始動口15A,15Bに対応して、計数回路43の何れか一方の16ビットデータを取得して乱数値RNDとする(図6のST27)。なお、16ビットデータは、CPUコアの処理能力に対応して8ビット毎に取得される。   The winning switch signals SWa and SWb are also supplied to the input port 45, and the CPU core of the one-chip microcomputer 21A performs the switch signals of the symbol start ports 15A and 15B by periodic switch input processing (ST23 in FIG. 6). It is designed to grasp the ON state. Then, the CPU core that grasps the ON state of the winning switch signals SWa and SWb obtains 16-bit data of any one of the counting circuits 43 corresponding to any of the symbol starting ports 15A and 15B that are in the winning state. Then, the random value RND is set (ST27 in FIG. 6). The 16-bit data is acquired every 8 bits corresponding to the processing capability of the CPU core.

以下、回路構成を更に詳細に説明すると、発振回路40は、25MHz程度の高周波パルスを発振する水晶発振回路OSCと、トグル型に配線されたD型フリップフロップFF1とで構成されている。そして、水晶発振回路OSCの出力信号がD型フリップフロップFF1のクロック端子CLKに供給されることで、発振周波数が二分周されて、12.5MHz程度の周波数の計数クロックΦとなる。   Hereinafter, the circuit configuration will be described in more detail. The oscillation circuit 40 includes a crystal oscillation circuit OSC that oscillates a high-frequency pulse of about 25 MHz and a D-type flip-flop FF1 wired in a toggle manner. Then, the output signal of the crystal oscillation circuit OSC is supplied to the clock terminal CLK of the D-type flip-flop FF1, so that the oscillation frequency is divided by two to become a count clock Φ having a frequency of about 12.5 MHz.

スイッチ信号ラッチ回路42は、2つのD型フリップフロップFF2,FF3で構成されている。そして、各フリップフロップFF2,FF3のD入力端子には、バッファ41を経由した入賞スイッチ信号SWa,SWbがそれぞれ供給されている。一方、各フリップフロップFF2,FF3のクロック端子CLKには、反転計数クロックΦ’が供給されている。そのため、反転計数クロックΦ’の信号エッジにおけるD入力端子の値(つまり、入賞スイッチ信号SWa,SWbのレベル値)が、反転計数クロックΦ’に同期して、各フリップフロップFF2,FF3に取得される。   The switch signal latch circuit 42 includes two D-type flip-flops FF2 and FF3. The winning switch signals SWa and SWb via the buffer 41 are supplied to the D input terminals of the flip-flops FF2 and FF3, respectively. On the other hand, an inverted count clock Φ ′ is supplied to the clock terminals CLK of the flip-flops FF2 and FF3. Therefore, the value of the D input terminal at the signal edge of the inverted count clock Φ ′ (that is, the level value of the winning switch signals SWa and SWb) is acquired by the flip-flops FF2 and FF3 in synchronization with the inverted count clock Φ ′. The

計数回路43は、2系統の16ビットカウンタCTa,CTbと、カウンタCTa,CTbの出力を受ける各16ビット長の2つのラッチ(計数値保持回路)Ra,Rbと、前記ラッチRa,Rbの出力のうち、制御信号CTLで選択された8ビットデータを出力する出力レジスタRoと、カウンタCTa,CTbの桁上がり信号を受けて動作状態を検知する検知回路CYとを中心に構成されている。16ビットカウンタCTa,CTbは、共にリップルカウンタ形式の二進カウンタである。   The counting circuit 43 includes two systems of 16-bit counters CTa and CTb, two latches (count value holding circuits) Ra and Rb each receiving the outputs of the counters CTa and CTb, and outputs of the latches Ra and Rb. Among them, an output register Ro that outputs 8-bit data selected by the control signal CTL and a detection circuit CY that detects the operation state by receiving the carry signals of the counters CTa and CTb are mainly configured. The 16-bit counters CTa and CTb are both ripple counter type binary counters.

第一ラッチRaと第二ラッチRbには、フリップフロップFF2,FF3のQ出力信号であるラッチクロックRCKが供給されている。そして、ラッチクロックRCKのエッジに同期して、その時のカウンタCTa,CTbの計数値が、16ビット長のラッチRa,Rbに取得され、次のラッチクロックRCKを受けるまでその値が保持される。   A latch clock RCK which is a Q output signal of the flip-flops FF2 and FF3 is supplied to the first latch Ra and the second latch Rb. In synchronization with the edge of the latch clock RCK, the count values of the counters CTa and CTb at that time are acquired by the latches Ra and Rb having a 16-bit length, and the values are held until the next latch clock RCK is received.

出力レジスタRoは、ワンチップマイコン21Aが出力する制御信号CTLに基づいて動作している。制御信号CTLは、出力切替用の4ビットデータであり、第一ラッチRaの上位8ビット、第一ラッチRaの下位8ビット、第二ラッチRbの上位8ビット、第二ラッチRbの下位8ビットの何れかが選択されて、ワンチップマイコン21Aのデータバスに出力される。なお、出力レジスタRoの出力は、Hレベル、Lレベル、及びハイ・インピーダンスの3ステイトの何れかである。   The output register Ro operates based on the control signal CTL output from the one-chip microcomputer 21A. The control signal CTL is 4-bit data for output switching. The upper 8 bits of the first latch Ra, the lower 8 bits of the first latch Ra, the upper 8 bits of the second latch Rb, and the lower 8 bits of the second latch Rb. Is selected and output to the data bus of the one-chip microcomputer 21A. Note that the output of the output register Ro is one of three states of H level, L level, and high impedance.

検知回路CYは、カウンタCTa,CTbが計数動作を実行しているか否かを判定する回路であり、各16ビットカウンタCTa,CTbの桁上がり信号を受けている。そして、この実施態様では、2つの桁上がり信号が、ほぼ同期して出力されることから、2つの桁上がり信号の論理積となる検知パルスPLを出力している。なお、簡易的には、一方のカウンタCTaの桁上がり信号を、そのまま出力して検知パルスPLとしても良い。   The detection circuit CY is a circuit that determines whether or not the counters CTa and CTb are performing a counting operation, and receives carry signals from the 16-bit counters CTa and CTb. In this embodiment, since the two carry signals are output almost synchronously, the detection pulse PL that is the logical product of the two carry signals is output. For simplicity, the carry signal of one counter CTa may be output as it is and used as the detection pulse PL.

異常検出回路44は、トグル型に配線されたD型フリップフロップFF4と、ウォッチドッグ回路46とで構成されている。D型フリップフロップFF4のクロック端子CLKには、検知回路CYが出力する検知パルスPLが供給されている。そのため、D型フリップフロップFF4のQ出力端子からは、検知パルスPLを二分周した出力パルスが出力される。   The abnormality detection circuit 44 includes a D-type flip-flop FF4 wired in a toggle manner and a watchdog circuit 46. A detection pulse PL output from the detection circuit CY is supplied to the clock terminal CLK of the D-type flip-flop FF4. Therefore, an output pulse obtained by dividing the detection pulse PL by two is output from the Q output terminal of the D-type flip-flop FF4.

この実施形態では、ウォッチドッグ回路46として、専用ICであるTA8030S(TOSHIBA)が使用されている。このウォッチドッグ回路46では、クリア端子WDに受けるクリアパルスが途絶えると、抵抗R1とコンデンサC1を構成要素とする発振回路が自走状態となり、出力端子RST1からパルス信号が出力される。但し、クリア端子WDに定期的なクリアパルスが供給されている状態では、出力端子RST1はHレベルを
維持する。
In this embodiment, TA8030S (TOSHIBA), which is a dedicated IC, is used as the watchdog circuit 46. In the watchdog circuit 46, when the clear pulse received at the clear terminal WD is interrupted, the oscillation circuit including the resistor R1 and the capacitor C1 enters a free-running state, and a pulse signal is output from the output terminal RST1. However, in a state where a regular clear pulse is supplied to the clear terminal WD, the output terminal RST1 maintains the H level.

図示の通り、ウォッチドッグ回路46のクリア端子WDには、二分周された検知パルスPLが、微分コンデンサC3を経由して供給されている。したがって、2つのカウンタCTa,CTbが定期的に桁上がり信号を出力している正常状態では、検知パルスPLがクリアパルスとして機能するので、ウォッチドッグIC46の出力端子RST1がHレベルを維持する。一方、カウンタCTa,CTbの、一方又は双方が計数動作を停止すると、クリアパルス(検知パルスPL)が途絶えるので、自走状態のウォッチドッグIC46の出力端子RST1からパルス信号(異常検出信号ABN)が出力される。なお、カウンタCTaの桁上がり信号が、そのまま検知パルスPLとなる実施態様では、カウンタCTaが計数動作を停止した場合だけウォッチドッグIC46の出力端子RST1から異常検出信号ABNが出力される。   As shown in the drawing, the detection pulse PL divided by two is supplied to the clear terminal WD of the watchdog circuit 46 via the differential capacitor C3. Therefore, in a normal state where the two counters CTa and CTb regularly output a carry signal, the detection pulse PL functions as a clear pulse, so that the output terminal RST1 of the watchdog IC 46 maintains the H level. On the other hand, when one or both of the counters CTa and CTb stop the counting operation, the clear pulse (detection pulse PL) is interrupted, so that a pulse signal (abnormality detection signal ABN) is output from the output terminal RST1 of the self-running watchdog IC 46. Is output. In the embodiment in which the carry signal of the counter CTa is directly used as the detection pulse PL, the abnormality detection signal ABN is output from the output terminal RST1 of the watchdog IC 46 only when the counter CTa stops the counting operation.

この異常検出信号ABNは、2つのNOTゲートG3,G4による波形整形回路を経由して、ワンチップマイコン21Aの入力ポートに供給されている。したがって、ワンチップマイコン21Aでは、異常検出信号ABNのレベルを定期的に判定することで(図6のST24)、乱数生成回路の異常を把握することができる。乱数生成回路のカウンタCTa,CTbの出力値は、大当り抽選処理の乱数値RNDとして使用されるので(図6のST54)、設計通りに高速で更新されることが極めて重要であり、異常検出回路44の意義は大きい。   This abnormality detection signal ABN is supplied to the input port of the one-chip microcomputer 21A via a waveform shaping circuit by two NOT gates G3 and G4. Therefore, the one-chip microcomputer 21A can grasp the abnormality of the random number generation circuit by periodically determining the level of the abnormality detection signal ABN (ST24 in FIG. 6). Since the output values of the counters CTa and CTb of the random number generation circuit are used as the random number value RND of the big hit lottery process (ST54 in FIG. 6), it is extremely important that the output values are updated at high speed as designed. The significance of 44 is great.

ところで、ウォッチドッグ回路46は、+5Vの直流電源を受けた後、抵抗R1とコンデンサC1によって決まる若干の遅延時間τ1を経た上で、出力端子RST2がHレベルに立ち上がるよう構成されている。出力端子RST2の出力信号は、電源リセット信号に他ならず、したがって、ウォッチドッグ回路46は、リセット回路44を兼ねている。   By the way, the watchdog circuit 46 is configured such that after receiving a + 5V DC power supply, the output terminal RST2 rises to H level after a slight delay time τ1 determined by the resistor R1 and the capacitor C1. The output signal of the output terminal RST2 is nothing but the power supply reset signal, and therefore the watchdog circuit 46 also serves as the reset circuit 44.

この電源リセット信号RSTは、コンデンサC2と2つのNOTゲートG1,G2を経由することで更に遅延時間τ2が増加した状態で、各IC素子のクリア端子CLRに供給されている。電源リセット信号RSTは、具体的には、4つのフリップフロップFF1〜FF4と、計数回路43のクリア端子CLRに供給されている。   The power reset signal RST is supplied to the clear terminal CLR of each IC element in a state where the delay time τ2 is further increased by passing through the capacitor C2 and the two NOT gates G1 and G2. Specifically, the power reset signal RST is supplied to the four flip-flops FF1 to FF4 and the clear terminal CLR of the counting circuit 43.

この電源リセット信号RSTが、各IC素子に供給されるのは、電源投入タイミングから、少なくともτ1+τ2だけ遅延するが、この遅延時間τ1+τ2は、関連する受動素子(R1,R2,C1,C2など)や能動素子(46,G1,G2など)の特性上のバラツキや、その時の温度や湿度に応じて少なからず変動する。したがって、電源投入時から計数回路43が実際に計数動作を開始するまでの経過時間は、遊技機毎に少なからずバラツクと共に、同一の遊技機であっても日々の温度や湿度に応じて変化する。関連する全ての素子のバラツキを総合した確認実験によれば、電源リセット動作の遅延時間には、全体として2.5mS程度のバラツキが確認された。   The power reset signal RST is supplied to each IC element at least by τ1 + τ2 from the power-on timing. This delay time τ1 + τ2 is related to the associated passive elements (R1, R2, C1, C2, etc.) It fluctuates depending on variations in characteristics of active elements (46, G1, G2, etc.) and temperature and humidity at that time. Therefore, the elapsed time from when the power is turned on until the counting circuit 43 actually starts the counting operation varies with each game machine, and varies depending on the daily temperature and humidity even in the same game machine. . According to a confirmation experiment in which variations of all the related elements were integrated, a variation of about 2.5 mS was confirmed as a whole in the delay time of the power reset operation.

一方、計数クロックΦの周波数は、12.5MHz程度であるので、上記した遅延時間のバラツキ(時間変動)による計数回路43の計数値の差異は、30000程度の膨大な数となり不正遊技者の目論見は完全に失敗する。すなわち、何らかの違法な方法によって、システムリセット信号SYSを生成したり、或いは電源電圧をON/OFF操作し、且つ意図的な入賞スイッチ信号SWを生成したとしても、大当り当選値Hitに達するタイミングで入賞スイッチ信号SWを乱数生成回路に供給することは不可能となる。   On the other hand, since the frequency of the count clock Φ is about 12.5 MHz, the difference in the count value of the count circuit 43 due to the above-described variation in delay time (time variation) becomes an enormous number of about 30000, and the prospects of the unauthorized player Completely fails. That is, even if the system reset signal SYS is generated or the power supply voltage is turned ON / OFF and the intentional winning switch signal SW is generated by some illegal method, the winning is achieved at the timing when the big hit winning value Hit is reached. It is impossible to supply the switch signal SW to the random number generation circuit.

つづいて、遊技動作を統括的に制御する主制御部21のプログラムの概要を説明する。図5〜図6は、主制御部21の制御プログラムを示すフローチャートである。主制御部21の制御プログラムは、電源電圧の復旧や投入に基づいて起動されるメイン処理(システ
ムリセット処理)(図5)と、所定時間毎(4mS)に起動されるマスク可能なタイマ割込み処理(図6(a))とで構成されている。なお、これらの処理を実現するワンチップマイコン21Aには、Z80CPU(Zilog社)相当品が内蔵されている。また、ワンチップマイコン21Aには、ウォッチドッグタイマも内蔵されており、これに対する定期的なクリア処理が途絶えるとCPUが強制的にリセットされるよう構成されている。
Next, an outline of a program of the main control unit 21 that comprehensively controls game operations will be described. 5 to 6 are flowcharts showing a control program of the main control unit 21. The control program of the main control unit 21 includes a main process (system reset process) (FIG. 5) that is activated based on the restoration and input of the power supply voltage, and a maskable timer interrupt process that is activated every predetermined time (4 mS). (FIG. 6A). Note that a Z80 CPU (Zilog) equivalent product is built in the one-chip microcomputer 21A that realizes these processes. The one-chip microcomputer 21A also has a built-in watchdog timer, and is configured to forcibly reset the CPU when periodic clear processing is interrupted.

以下、図5を参照しつつ、メイン処理プログラムについて説明する。メイン処理が開始されるのは、停電状態からの復旧時のように初期化スイッチ(不図示)がOFF状態で電源がON状態になる場合と、遊技ホールの開店時のように、初期化スイッチがON操作されて電源がON状態になる場合とがある。なお、制御プログラムが暴走したことにより、ウォッチドッグタイマが起動してCPUが強制的にリセットされる場合もある。   Hereinafter, the main processing program will be described with reference to FIG. The main process starts when the initialization switch (not shown) is turned off and the power is turned on, such as when recovering from a power outage, and when the game hall is opened. May be turned on to turn on the power. Note that the runaway of the control program may start the watchdog timer and forcibly reset the CPU.

何れの場合でも、Z80CPUは、最初に自らを割込み禁止状態に設定すると共に(ST1)、割込みモード2に設定する(ST2)。また、CPU内部のスタックポインタSPの値を、スタック領域の最終アドレスに初期設定する(ST3)。なお、この実施態様では、電源遮断時の動作を電源復帰時に再開しないので(CPUのレジスタも保存されず)、最初にスタックポインタSPの値を初期設定しても何の問題もない。すなわち、スタックポインタSPが初期設定されることで、電源遮断前にスタック領域に退避された電源監視サブルーチンST20のリターンアドレス(=乱数更新処理ST21の先頭アドレス)が破壊されても何の問題も生じない。   In any case, the Z80 CPU first sets itself to the interrupt disabled state (ST1) and sets to the interrupt mode 2 (ST2). Further, the value of the stack pointer SP in the CPU is initialized to the final address of the stack area (ST3). In this embodiment, the operation at the time of power shutdown is not resumed when the power is restored (the CPU register is not saved), so there is no problem even if the stack pointer SP is initially set. That is, when the stack pointer SP is initialized, there is no problem even if the return address (= start address of the random number update process ST21) of the power monitoring subroutine ST20 saved in the stack area before the power is shut down is destroyed. Absent.

ステップST3の処理が終われば、ワンチップマイコンの各部を含めて内部レジスタの値を初期設定した後(ST4)、RAMクリア信号の値を判定する(ST5)。先に説明した通り、RAMクリア信号とは、ワンチップマイコン21Aの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチのON/OFF状態に対応した値を有している。   When the processing of step ST3 is completed, the values of the internal registers including each part of the one-chip microcomputer are initialized (ST4), and then the value of the RAM clear signal is determined (ST5). As described above, the RAM clear signal is a signal for determining whether or not to initialize all the areas of the built-in RAM of the one-chip microcomputer 21A, and the ON / OFF state of the initialization switch operated by the staff is set. It has a corresponding value.

ここでは、RAMクリア信号がON状態であったと仮定すると、ステップST5の判定に続いて、内蔵RAMの全領域がゼロクリアされる(ST9)。したがって、図6(b)のステップST37の処理でセットされたバックアップフラグBFLの値は、他のチェックサム値などと共にゼロとなる。   Here, assuming that the RAM clear signal is in the ON state, following the determination in step ST5, the entire area of the built-in RAM is cleared to zero (ST9). Therefore, the value of the backup flag BFL set in the process of step ST37 in FIG. 6B becomes zero together with other checksum values.

次に、RAM領域がゼロクリアされたことを報知するためのRAMクリアコマンドが出力され(ST10)、タイマ割込み動作(図6(a))を起動する割込み信号INTを出力するCTC(Z80 counter timer circuit)を初期設定する(ST11)。そして、CP
Uを割込み禁止状態にセットした状態で(ST12)、各種のカウンタついて更新処理を実行し(ST13)、その後、CPUを割込み許可状態に戻してステップST12に戻る。
Next, a RAM clear command for notifying that the RAM area has been cleared to zero is output (ST10), and a CTC (Z80 counter timer circuit that outputs an interrupt signal INT for starting a timer interrupt operation (FIG. 6A)) is output. ) Is initially set (ST11). And CP
While U is set to the interrupt disabled state (ST12), update processing is executed for various counters (ST13), and then the CPU is returned to the interrupt enabled state and returns to step ST12.

したがって、この実施態様では、タイマ割込みが禁止された状態でカウンタが更新されることになり、上記したCTCからCPUに供給される割込み信号INTは、ステップST14の実行直後にしか受け付けられない。そのため、タイマ割込み処理終了後は、必ずステップST12の処理から再実行されることになり、タイマ割込み処理の最初に、CPUのレジスタ類を保存する必要がなくなる。このように、遊技制御に無関係な処理を排除する構成は、4mS以内の限られた時間内に複雑高度な演出処理を完了すべきタイマ割込み処理にとって極めて有効である。   Therefore, in this embodiment, the counter is updated in a state where the timer interrupt is prohibited, and the interrupt signal INT supplied from the CTC to the CPU is accepted only immediately after the execution of step ST14. Therefore, after the timer interrupt process is completed, the process is always re-executed from the process of step ST12, and it is not necessary to save the CPU registers at the beginning of the timer interrupt process. In this way, the configuration that eliminates processing unrelated to game control is extremely effective for timer interrupt processing that should complete complex and sophisticated performance processing within a limited time within 4 mS.

なお、なお、ステップST13で更新されるカウンタには、変動パターン決定用のカウンタが含まれているが、この変動パターン決定用カウンタは、図6(a)の特別図柄処理(ST27)における大当り抽選処理(ST54)の結果が外れ、大当りのいずれかの状
態になった場合に、どのような変動パターン(変動時間)の演出を実行するかを決定する為のカウンタである。
The counter updated in step ST13 includes a variation pattern determination counter. This variation pattern determination counter is a big hit lottery in the special symbol processing (ST27) of FIG. This is a counter for determining what variation pattern (variation time) to be executed when the result of the process (ST54) is off and any of the big hits is achieved.

さて、ステップST5の判定処理に戻って説明すると、CPUが強制的にリセットされた場合や、停電状態からの復旧時には、初期化スイッチ(RAMクリア信号)はOFF状態である。そして、このような場合には、ステップST5の判定に続いて、バックアップフラグBFLの内容が判定される(ST6)。バックアップフラグBFLとは、図6(b)の電源監視処理の動作が実行されたことを示すデータであり、この実施態様では、電源遮断時のステップST37の処理でバックアップフラグBFLが5AHとされ、電源復帰後のステップST33の処理でゼロクリアされる。   Returning to the determination process in step ST5, the initialization switch (RAM clear signal) is in the OFF state when the CPU is forcibly reset or when the CPU is restored from the power failure state. In such a case, the content of the backup flag BFL is determined following the determination in step ST5 (ST6). The backup flag BFL is data indicating that the operation of the power supply monitoring process of FIG. 6B has been executed. In this embodiment, the backup flag BFL is set to 5AH in the process of step ST37 when the power is turned off. It is cleared to zero in the process of step ST33 after the power is restored.

電源投入時や、停電状態からの復旧時である場合には、バックアップフラグBFLの内容が5AHの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるCPUリセット動作が生じたような場合には、バックアップフラグBFL=00Hである。したがって、BFL≠5AH(通常はBFL=00H)となる場合には、ステップST6からステップST9の処理に移行させて遊技機の動作を初期状態に戻す。   When the power is turned on or when recovering from a power failure, the content of the backup flag BFL is 5AH. However, if the program goes into a runaway state for some reason and a CPU reset operation is caused by the watchdog timer, the backup flag BFL = 00H. Therefore, if BFL ≠ 5AH (normally BFL = 00H), the process proceeds from step ST6 to step ST9 to return the operation of the gaming machine to the initial state.

一方、バックアップフラグBFL=5AHであれば、チェックサム値を算出するためのチェックサム演算を実行する(ST7)。ここで、チェックサム演算とは、内蔵RAMのワーク領域を対象とする8ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、RAMのSUM番地の記憶値と比較をする(ST8)。   On the other hand, if the backup flag BFL = 5AH, a checksum calculation for calculating a checksum value is executed (ST7). Here, the checksum operation is an 8-bit addition operation for the work area of the built-in RAM. When the checksum value is calculated, the calculation result is compared with the stored value at the SUM address in the RAM (ST8).

SUM番地には、電圧降下時に実行される電源監視処理(図6(b))において、同じチェックサム演算によるチェックサム値が記憶されている(ST38)。そして、記憶された演算結果は、内蔵RAMの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップST8の判定によって両者が一致する筈である。   In the SUM address, the checksum value by the same checksum calculation is stored in the power supply monitoring process (FIG. 6B) executed when the voltage drops (ST38). The stored calculation results are maintained by a backup power source together with other data in the built-in RAM. Therefore, the two should be matched by the determination in step ST8.

しかし、電源降下時にチェックサム演算(ST38)の実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算(ST7)の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップST8の判定結果は不一致となる。判定結果の不一致によりデータ破損が検出された場合には、ステップST9の処理に移行させてRAMクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップST8の判定において、チェックサム演算(ST7)によるチェックサム値と、SUM番地の記憶値とが一致する場合には、ステップST11の処理に移行する。   However, if the checksum calculation (ST38) cannot be executed when the power is turned off, or if it can be executed, the data in the work area will be damaged until the checksum calculation (ST7) of the main process is executed. In such a case, the determination result in step ST8 is inconsistent. If data corruption is detected due to a discrepancy between the determination results, the process proceeds to step ST9 to execute a RAM clear process, and the operation of the gaming machine is returned to the initial state. On the other hand, if it is determined in step ST8 that the checksum value obtained by the checksum calculation (ST7) matches the stored value at the SUM address, the process proceeds to step ST11.

続いて、上記したメイン処理を中断させて、4mS毎に開始されるタイマ割込み処理プログラム(図6(a))を説明する。タイマ割込みが生じると、CPUのレジスタを保存することなく、直ちに電源監視処理が実行される(ST20)。これは、タイマ割込み処理が起動されるタイミングが、ステップST14の直後に固定されているためである。   Next, a timer interrupt processing program (FIG. 6 (a)) started every 4 ms with the main process described above being interrupted will be described. When the timer interrupt occurs, the power supply monitoring process is immediately executed without saving the CPU register (ST20). This is because the timing at which the timer interrupt process is started is fixed immediately after step ST14.

電源監視処理(ST20)では、電源基板20から供給されている電圧降下信号のレベルを判定するが、具体的な処理内容については後述する。電源監視処理(ST20)が終わると、普通図柄処理(ST26)における抽選動作で使用される当り用カウンタRGの値が更新される(ST21)。なお、特別図柄処理(ST27)における抽選動作で使用される大当り判定用の乱数値RNDについては、図4の乱数生成回路で生成されるので、ステップST21の処理で更新されることはない。   In the power supply monitoring process (ST20), the level of the voltage drop signal supplied from the power supply board 20 is determined. The specific processing content will be described later. When the power monitoring process (ST20) ends, the value of the winning counter RG used in the lottery operation in the normal symbol process (ST26) is updated (ST21). Note that the random value RND for jackpot determination used in the lottery operation in the special symbol process (ST27) is generated by the random number generation circuit of FIG. 4 and is not updated in the process of step ST21.

当り乱数更新処理(ST21)が終わると、各遊技動作の時間を管理しているタイマについて、タイマ減算処理が行なわれる(ST22)。ここで減算されるタイマは、主とし
て、電動チューリップや大入賞口の開放時間やその他の遊技演出時間を管理するために使用される。
When the winning random number update process (ST21) ends, a timer subtraction process is performed for the timer that manages the time of each gaming operation (ST22). The timer to be subtracted here is mainly used for managing the opening time of the electric tulip and the special winning opening and other game effect times.

続いて、図柄始動口15A,15Bや大入賞口16の入賞検出スイッチを含む各種スイッチ類のON/OFF信号が入力され、ワーク領域にON/OFF信号が記憶される(ST23)。なお、図柄始動口15A,15Bからの入賞スイッチ信号SWa、SWbは、入力ポート45を経由して取得され、入賞スイッチ信号SWa,SWbの立上りエッジが検出されるとワーク領域にON信号が記憶される。   Subsequently, ON / OFF signals of various switches including the winning detection switches of the symbol start openings 15A and 15B and the big winning opening 16 are inputted, and the ON / OFF signals are stored in the work area (ST23). The winning switch signals SWa and SWb from the symbol start ports 15A and 15B are acquired via the input port 45. When the rising edge of the winning switch signals SWa and SWb is detected, an ON signal is stored in the work area. The

次に、エラー管理処理が行われる(ST24)。エラー管理処理は、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を含んでいる。また、このエラー管理処理(ST24)では、異常検出信号ABNのレベルも判定され、もし計数回路43の動作に異常が認められたら報知処理を含むエラー処理が起動される。本実施態様では、大当り判定用の乱数値RNDが計数回路43で生成されるので、カウンタCTa,CTbの動作が停止したような場合には、直ちに適切な対応が採れるよう、4mS毎に、異常検出信号ABNのレベルを判定している(ST24)。   Next, error management processing is performed (ST24). The error management process includes a determination as to whether an abnormality has occurred inside the device, such as whether or not the supply of game balls has stopped or the game balls are clogged. In this error management process (ST24), the level of the abnormality detection signal ABN is also determined. If an abnormality is recognized in the operation of the counting circuit 43, an error process including a notification process is started. In the present embodiment, since the random number value RND for jackpot determination is generated by the counting circuit 43, when the operations of the counters CTa and CTb are stopped, an abnormality is detected every 4 mS so that an appropriate action can be taken immediately. The level of the detection signal ABN is determined (ST24).

次に、払出制御部24から受けた賞球計数信号に基づく管理処理を実行した後(ST25)、普通図柄処理を行う(ST26)。普通図柄処理とは、電動チューリップなど、普通電動役物を作動させるか否かの判定を意味する。具体的には、ステップST23のスイッチ入力結果によって遊技球がゲートを通過していると判定された場合に、乱数更新処理(ST21)で更新された当り用カウンタRGを、当り当選値と対比して行われる。そして、対比結果が当選状態であれば当り中の動作モードに変更する。また、当り中となれば、電動チューリップなど、普通電動役物の作動に向けた処理を行う。   Next, after executing the management process based on the prize ball counting signal received from the payout control unit 24 (ST25), the normal symbol process is performed (ST26). The normal symbol processing means determination as to whether or not to operate an ordinary electric accessory such as an electric tulip. Specifically, when it is determined that the game ball has passed through the gate based on the switch input result in step ST23, the winning counter RG updated in the random number updating process (ST21) is compared with the winning winning value. Done. If the comparison result is a winning state, the operation mode is changed to the winning operation mode. In addition, if it is a hit, processing for the operation of a normal electric accessory such as an electric tulip is performed.

続いて、図6(c)に要部を示す特別図柄処理を行う(ST27)。特別図柄処理とは、特別電動役物を作動させるか否かの判定である。先ず、ステップST23のスイッチ入力処理によって遊技球が図柄始動口Aを通過していると判定された場合には(ST50)、図4の計数回路43から、図柄始動口Aに関する16ビット長データを取得する(ST51)。具体的には、16ビットラッチRaのデータを、出力切替信号CTLを切り換えつつ8ビット毎に取得する。なお、遊技球が図柄始動口Aを通過すると、先行して実行されるスイッチ入力処理(ステップST23)によって、ワーク領域の該当エリアにON信号が記憶されている。   Then, the special symbol process which shows a principal part in FIG.6 (c) is performed (ST27). The special symbol process is a determination as to whether or not to operate a special electric accessory. First, when it is determined by the switch input process of step ST23 that the game ball has passed the symbol starting port A (ST50), 16-bit length data relating to the symbol starting port A is obtained from the counting circuit 43 of FIG. Obtain (ST51). Specifically, the data of the 16-bit latch Ra is acquired every 8 bits while switching the output switching signal CTL. When the game ball passes the symbol start opening A, the ON signal is stored in the corresponding area of the work area by the switch input process (step ST23) executed in advance.

図柄始動口Aについての処理が終われば、スイッチ入力処理(ST23)の処理結果に基づき、遊技球が図柄始動口Bを通過しているか否かが判定される(ST52)。そして、遊技球が図柄始動口Bを通過している場合には、図4の計数回路43から、図柄始動口Bに関する16ビット長データを取得する(ST53)。具体的には、16ビットラッチRbのデータを、出力切替信号CTLを切り換えつつ8ビット毎に取得する。   When the process for the symbol starting port A is completed, it is determined whether or not the game ball passes the symbol starting port B based on the processing result of the switch input process (ST23) (ST52). If the game ball passes through the symbol starting port B, 16-bit length data relating to the symbol starting port B is acquired from the counting circuit 43 in FIG. 4 (ST53). Specifically, the data of the 16-bit latch Rb is acquired every 8 bits while switching the output switching signal CTL.

そして、その後、取得した16ビット長データに基づいて、大当り抽選処理を実行する(ST54)。例えば、取得した16ビット長データを、そのまま大当り判定用の乱数値RNDとして使用するか、或いは、16ビット長データを適宜にマスク処理して大当り判定用の乱数値RNDとする。そして、抽選結果が当選状態であれば大当り中の動作モードに変更する。また、大当り中となれば、特別電動役物の作動に向けた処理を行う。   Then, a big hit lottery process is executed based on the acquired 16-bit length data (ST54). For example, the acquired 16-bit length data is used as it is as a jackpot determination random value RND, or the 16-bit length data is appropriately masked to be a jackpot determination random value RND. Then, if the lottery result is a winning state, the operation mode is changed to the big hit operation mode. In addition, if it is a big hit, processing for the operation of the special electric accessory is performed.

以上概略的に説明したが、実際には、ステップST54の大当り抽選処理の前には、動作ステイタス(特別図柄変動開始処理、特別図柄変動中処理、特別図柄確認時間中処理)による状態管理処理があり、大当り抽選処理は、これら状態管理処理のうち「特別図柄変動開始処理」でのみ実行され、それ以外の状態では、乱数の取得のみとなる。   As described above schematically, actually, before the big hit lottery process in step ST54, the state management process by the operation status (special symbol variation start process, special symbol variation processing, special symbol confirmation time processing) is performed. Yes, the big hit lottery process is executed only in the “special symbol variation start process” among these state management processes, and in other states, only random numbers are acquired.

その後、主制御部21で管理するLEDについて点灯動作を進行させると共に(ST28)、電動チューリップや大入賞口などの開閉動作を実現するソレノイド駆動処理を実行した後(ST29)、CPUを割込み許可状態EIに戻してタイマ割込みを終える(ST30)。その結果、割込み処理ルーチンからメイン処理の無限ループ処理(図5)に戻り、ステップST12の処理が実行される。   After that, the lighting operation of the LEDs managed by the main control unit 21 is advanced (ST28), and after the solenoid driving process for realizing the opening / closing operation of the electric tulip, the big prize opening, etc. is executed (ST29), the CPU is in the interrupt permitting state. Return to EI and end the timer interrupt (ST30). As a result, the process returns from the interrupt process routine to the infinite loop process (FIG. 5) of the main process, and the process of step ST12 is executed.

続いて、図6(b)に示す電源監視処理(ST20)について説明する。電源監視処理(ST20)では、先ず、電源基板20から供給される電圧降下信号を、入力ポート(不図示)を通して取得し(ST31)、それが異常レベルでないか判定する(ST32)。そして、異常レベルでない場合には、異常回数カウンタとバックアップフラグBFLをゼロクリアして処理を終える(ST33)。   Next, the power supply monitoring process (ST20) shown in FIG. 6B will be described. In the power supply monitoring process (ST20), first, a voltage drop signal supplied from the power supply board 20 is acquired through an input port (not shown) (ST31), and it is determined whether it is an abnormal level (ST32). If it is not an abnormal level, the abnormal number counter and the backup flag BFL are cleared to zero and the process is terminated (ST33).

一方、電圧降下信号が異常レベルである場合には、異常回数カウンタを+1して(ST34)、計数結果が上限値MAXを超えていないかを判定する(ST35)。これは、入力ポートからの取得データが、ノイズなどの影響でビット化けしている可能性があることを考慮したものであり、所定回数(例えば、上限値MAX=2)連続して異常レベルを維持する場合には、交流電源が現に遮断されたと判定する。   On the other hand, if the voltage drop signal is at an abnormal level, the abnormality number counter is incremented by 1 (ST34), and it is determined whether the counting result exceeds the upper limit MAX (ST35). This is because the data acquired from the input port may be garbled due to the influence of noise or the like, and the abnormal level is continuously set for a predetermined number of times (for example, upper limit MAX = 2). In the case of maintaining, it is determined that the AC power source is actually shut off.

このように、本実施態様では、電源遮断時にも、直ぐには以降のバックアップ処理を開始せず、動作開始のタイミングが、MAX×4mSだけ遅れる。しかし、(1)電源降下信号は、直流電源電圧の降下ではなく、交流直流電圧の降下を検出すること、(2)直流電源電圧は、大容量のコンデンサによって交流電源の遮断後もしばらくは維持されること、(3)電源監視処理が高速度(4mS毎)で繰り返されること、(4)バックアップ処理が極めてシンプルであり、迅速に終わることから、実質的には何の弊害もない。   Thus, in this embodiment, even when the power is shut off, the subsequent backup processing is not started immediately, and the operation start timing is delayed by MAX × 4 mS. However, (1) The power supply drop signal is not a drop in the DC power supply voltage, but a drop in the AC DC voltage is detected. (2) The DC power supply voltage is maintained for a while after the AC power supply is shut off by a large-capacitance capacitor. (3) The power supply monitoring process is repeated at a high speed (every 4 mS), and (4) the backup process is extremely simple and finishes quickly, so there is virtually no adverse effect.

ところで、ステップST35の判定の結果、異常回数カウンタの計数値が上限値MAXに一致した場合には、異常回数カウンタをゼロクリアした後(ST36)、バックアップフラグBFLに5AHを設定する(ST37)。次に、メイン処理のステップST7の場合と、全く同じ演算を、全く同じ作業領域(ワークエリア)に対して実行し、その演算結果を記憶する(ST38)。なお、実行される演算は、典型的には8ビット加算演算である。   By the way, as a result of the determination in step ST35, if the count value of the abnormal number counter coincides with the upper limit value MAX, the abnormal number counter is cleared to zero (ST36), and then 5AH is set to the backup flag BFL (ST37). Next, the same calculation as in step ST7 of the main process is performed on the same work area (work area), and the calculation result is stored (ST38). The operation to be executed is typically an 8-bit addition operation.

そして、その後はワンチップマイコン21AをRAMアクセス禁止状態に設定すると共に(ST39)、全ての出力ポートの出力データをクリアする(ST40)。その結果、同種の電源監視処理を主制御部21より遅れて開始する払出制御部24に対して、不合理なデータが送信させることが防止される。以上のバックアップ処理が終われば、CTCに対する設定処理によって割込み信号INTの生成を禁止すると共に、無限ループ処理を繰り返しつつ直流電源電圧が降下するのを待つ(ST41)。なお、このタイミングでは、CPUは、もともと割込み禁止状態であるが(ST30参照)、電源電圧の降下による誤動作の可能性を、可能な限り排除する趣旨から、本実施態様では、CTCからの割込み信号INTの出力も禁止している。   Thereafter, the one-chip microcomputer 21A is set in a RAM access prohibited state (ST39), and output data of all output ports is cleared (ST40). As a result, unreasonable data is prevented from being transmitted to the payout control unit 24 that starts the same type of power supply monitoring process later than the main control unit 21. When the above backup process is completed, the generation of the interrupt signal INT is prohibited by the setting process for the CTC, and the DC power supply voltage is lowered while repeating the infinite loop process (ST41). At this timing, the CPU is originally in an interrupt disabled state (see ST30). However, in this embodiment, an interrupt signal from the CTC is used to eliminate as much as possible the possibility of malfunction due to a drop in power supply voltage. INT output is also prohibited.

以上、本発明の実施態様を具体的に説明したが、具体的な記載内容は何ら本発明を限定するものではなく、各種の改変が可能である。例えば、上記の説明では、図柄始動口が2つ存在するパチンコ機を例示したが、図柄始動口は一個であっても良いのは当然である。このような普通のパチンコ機の場合には、フリップフロップFF3、16ビットカウンタCTb、16ビットラッチRbがそれぞれ不要となる。そして、フリップフロップFF3、16ビットカウンタCTb、16ビットラッチRbを排除した乱数生成回路は、スロットマシンにおいても好適に活用される。   The embodiment of the present invention has been specifically described above, but the specific description content does not limit the present invention at all, and various modifications can be made. For example, in the above description, a pachinko machine having two symbol start ports is illustrated, but it is natural that there may be one symbol start port. In the case of such an ordinary pachinko machine, the flip-flop FF3, the 16-bit counter CTb, and the 16-bit latch Rb are not required. The random number generation circuit that excludes the flip-flop FF3, the 16-bit counter CTb, and the 16-bit latch Rb is also preferably used in a slot machine.

SWa,SWb 入賞スイッチ信号
RND 乱数値
Φ 計数クロック
40 発振回路40
CTa,CTb カウンタ
Ra,Rb 計数値保持回路
44 リセット回路
RST 電源リセット信号
SWa, SWb Winning switch signal RND Random number value Φ Count clock 40 Oscillator circuit 40
CTa, CTb Counter Ra, Rb Count value holding circuit 44 Reset circuit RST Power reset signal

Claims (8)

遊技者の操作に対応して所定のスイッチ信号がON状態となると、乱数生成回路から乱数値を取得して抽選処理を実行し、遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、
前記乱数生成回路は、計数クロックを生成する発振回路と、前記計数クロックをカウントするカウンタと、前記スイッチ信号がON状態となると、これに対応して前記カウンタの計数値出力を一時的に保持する計数値保持回路と、電源投入時に充電動作を開始するコンデンサを有し、その両端電圧が所定の充電レベルに達するまではLレベルを維持し、所定の充電レベルに達するとHレベルの増加する電源リセット信号を生成するリセット回路とを有し、
前記カウンタは、前記リセット回路が出力する前記電源リセット信号によってリセット状態となるよう構成されていることを特徴とする遊技機。
When a predetermined switch signal is turned on in response to the player's operation, a random number value is obtained from the random number generation circuit and a lottery process is executed to determine whether or not a profit state advantageous to the player is generated. A gaming machine,
The random number generation circuit temporarily holds the count value output of the counter in response to an oscillation circuit that generates a count clock, a counter that counts the count clock, and the switch signal being turned on. A power supply that has a count value holding circuit and a capacitor that starts a charging operation when the power is turned on, maintains an L level until the voltage between both ends reaches a predetermined charging level, and increases to an H level when the predetermined charging level is reached A reset circuit for generating a reset signal,
The gaming machine is configured to be reset by the power reset signal output from the reset circuit.
前記電源リセット信号は、遅延回路を経由して前記カウンタに供給されるよう構成されている請求項1に記載の遊技機。   The gaming machine according to claim 1, wherein the power reset signal is configured to be supplied to the counter via a delay circuit. 前記スイッチ信号がON状態となると、このON状態を一時的に保持するスイッチ信号保持回路が設けられ、
前記計数値保持回路は、前記スイッチ信号保持回路の出力信号に基づいて、前記カウンタの計数値出力を一時的に保持するよう構成された請求項1又は2に記載の遊技機。
When the switch signal is turned on, a switch signal holding circuit for temporarily holding the ON state is provided,
The gaming machine according to claim 1, wherein the count value holding circuit is configured to temporarily hold a count value output of the counter based on an output signal of the switch signal holding circuit.
前記抽選処理を実行するコンピュータ回路と前記計数値保持回路との間に、前記コンピュータ回路によって動作内容が制御されるデータ出力部が設けられ、
前記計数値保持回路が保持する計数値は、複数回のデータ伝送処理によって前記コンピュータ回路に取得されるよう構成された請求項1〜3の何れかに記載の遊技機。
Between the computer circuit that executes the lottery process and the count value holding circuit, a data output unit whose operation content is controlled by the computer circuit is provided,
The gaming machine according to claim 1, wherein the count value held by the count value holding circuit is configured to be acquired by the computer circuit by a plurality of data transmission processes.
前記スイッチ信号を定常的に受けるよう構成されると共に、前記コンピュータ回路からの読み出し動作に応答して、前記スイッチ信号を出力するデータ入力部が設けられ、
前記コンピュータ回路は、前記データ入力部の出力データに基づいて前記スイッチ信号のON状態を把握するよう構成された請求項4に記載の遊技機。
A data input unit configured to constantly receive the switch signal and outputting the switch signal in response to a read operation from the computer circuit is provided.
The gaming machine according to claim 4, wherein the computer circuit is configured to grasp an ON state of the switch signal based on output data of the data input unit.
前記カウンタの桁上がり信号に基づいて、前記カウンタの異常を検出する異常検出回路が設けられている請求項1〜5の何れかに記載の遊技機。   The gaming machine according to claim 1, further comprising an abnormality detection circuit that detects an abnormality of the counter based on a carry signal of the counter. 前記異常検出回路は、定期的に受けるべき前記桁上がり信号が途絶えたことで、前記カウンタの異常を検出するよう構成されている請求項6に記載の遊技機。   The gaming machine according to claim 6, wherein the abnormality detection circuit is configured to detect an abnormality of the counter when the carry signal to be received periodically is interrupted. 前記リセット回路と前記異常検出回路が、単一のIC素子で構成されている請求項6又は7に記載の遊技機。   The gaming machine according to claim 6 or 7, wherein the reset circuit and the abnormality detection circuit are configured by a single IC element.
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