JP4974500B2 - Semiconductor device, module and an electronic apparatus - Google Patents

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真之 坂倉
舜平 山崎
欣成 檜垣
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株式会社半導体エネルギー研究所
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本発明は薄膜トランジスタ(以下、TFTという)で構成された回路を有する半導体装置およびその作製方法に関する。 The present invention is a thin film transistor (hereinafter, referred to as TFT) relates to a semiconductor device and a manufacturing method having a circuit composed of. 例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。 For example, an electronic device equipped with a light-emitting display device as a component having an electro-optical device or an organic light emitting device typified by a liquid crystal display panel.

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。 Note that a semiconductor device in this specification refers to all devices that can function by utilizing semiconductor characteristics, and electro-optical devices, semiconductor circuits, and electronic devices are all semiconductor devices.

近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜トランジスタ(TFT)を構成する技術が注目されている。 Recently, a technique for forming a thin film transistor (TFT) using a semiconductor thin film (several to several hundred nm thick) formed on a substrate having an insulating surface has attracted attention. 薄膜トランジスタはICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。 Thin film transistors are widely applied to electronic devices such as an IC or an electro-optical device, development has been accelerated, especially as switching elements for image display devices.

従来、TFT駆動によるアクティブマトリクス型の液晶表示装置においては、基板上に多数の走査線およびデータ線が縦横に設けられ、これらの配線の交点に対応して多数のTFTが設けられている。 Conventionally, in an active matrix type liquid crystal display device according to TFT driving, numerous scanning lines and data lines are provided in a matrix on a substrate, a number of TFT is provided at the intersection of these wirings. 各TFTは、走査線にゲート配線が電気的に接続され、データ線にソース電極が電気的に接続され、画素電極にドレイン電極が電気的に接続される。 Each TFT includes a gate wiring is electrically connected to a scan line, a source electrode to the data line is electrically connected, the drain electrode to the pixel electrode are electrically connected.

透過型の液晶表示装置において、画素電極には光透過性と導電性を兼ね備えたITOが一般的に用いられている。 In the transmission type liquid crystal display device, ITO is generally used having both light transmittance and conductivity to the pixel electrode. この画素電極と、データ線や走査線などの金属配線とは、絶縁材料の層によって絶縁されており、この絶縁膜の特定の位置に形成されたコンタクトホールを介して画素電極と金属配線とが接している。 And the pixel electrode, the metal wiring such as data lines and scanning lines are insulated by a layer of insulating material, a specific pixel electrode via a contact hole formed in a position and the metal wire of the insulating film We are in contact with each other.

また、ディスプレイ表示面積が大きくなるほど、配線の抵抗による信号の遅延が問題になってくる。 Also, the larger the display representation area, signal delay becomes a problem due to the resistance of the wiring. 従って配線や電極については、大きく形状を変えるか、電気抵抗値の低い材料、たとえばアルミニウムを用いる必要がある。 Thus the wiring and the electrode are either greatly changed shape, is a material having a low electrical resistance value, it is necessary to use, for example aluminum.

配線や電極の材料として用いられるアルミニウムと画素電極の材料として用いられるITOが接すると、接合界面で電蝕とよばれる反応が生じる。 When ITO contacts used as the material of aluminum and a pixel electrode used as a material for wiring and electrodes, reactions occur called electrolytic corrosion at the bonding interface. または、アルミニウムとITOが接すると、アルミニウム表面が酸化し電気的に導通しなくなるといった問題が生じる。 Or, when aluminum and ITO contacts, a problem aluminum surface not electrically conductive and oxidation occurs.

そこで、このような相性の悪い2つの膜からなる配線や電極等を接続する際に、アルミニウム配線(または電極)とITOとの間に高融点金属膜(チタン膜など)または高融点金属化合物膜(窒化チタン膜など)などを設けて、ITOとの電触腐食を防ぐ技術も提案されている。 Therefore, when connecting such compatibility of the two wires and electrodes, etc. made of film bad, (such as a titanium film) refractory metal film between the aluminum wiring (or electrode) and ITO or refractory metal compound film provided such (titanium nitride film, etc.), techniques to prevent ITO concert Densawa corrosion have been proposed.

また、本出願人は、薄膜トランジスタのドレインと画素電極であるITOとの接続をチタン膜、アルミニウム膜、チタン膜の積層膜で構成することを特許文献1、特許文献2、および特許文献3に記載している。 Moreover, the applicant describes a titanium film a connection with the ITO as a drain and the pixel electrode of the thin film transistor, an aluminum film, that comprises a laminated film of a titanium film in Patent Document 1, Patent Document 2, and Patent Document 3 doing.

また、本出願人らは、薄膜トランジスタのドレインと画素電極であるITOとの接続をチタン膜、アルミニウム膜の積層膜で構成することを特許文献4に記載し、窒化チタン膜、アルミニウム膜の積層膜で構成することを特許文献5に記載している。 Further, Applicants have titanium film a connection with the ITO as a drain and the pixel electrode of the thin film transistor, described the construction of a laminated film of an aluminum film in Patent Document 4, a titanium nitride film, a laminated film of an aluminum film to configure in are described in Patent Document 5.

また、本出願人は、薄膜トランジスタのゲート電極として、GOLD構造を形成するために、幅の異なる2層からなるゲート電極を形成することを特許文献6に記載している。 Further, the applicant, as a gate electrode of the thin film transistor, in order to form a GOLD structure, is described in Patent Document 6 to form a gate electrode made of two layers of different widths.
特開平9−45927号公報 JP 9-45927 discloses 特開平10−32202号公報 JP-10-32202 discloses 特開平6−232129号公報 JP-6-232129 discloses 特開2004−6974 JP 2004-6974 特開平8−330600号公報 JP-8-330600 discloses 特開2001−281704 Patent 2001-281704

しかしながら、アルミニウム配線(または電極)とITOとの間にチタン膜や窒化チタン膜を積層すると、配線抵抗が高くなってしまい、特に画面サイズが大面積化すると消費電力の増大を引き起こす。 However, when stacking a titanium film or a titanium nitride film between the aluminum wiring (or electrode) and ITO, wiring resistance becomes higher, causing an increase in power consumption is large area especially screen size. 配線抵抗は、配線となる金属膜の断面積を大きくすることにより低減することが可能であるが、膜厚を厚くして断面積を増大させた場合には基板表面と厚膜配線表面との間に段差が生じ、液晶の配向不良の原因となる。 Wiring resistance, it is possible to reduce by increasing the cross-sectional area of ​​the metal film serving as a wiring, when increasing the cross-sectional area by increasing the thickness of the substrate surface and the thick film wiring surface a step is generated between, causing poor alignment of the liquid crystal.

また、TFT駆動によるアクティブマトリクス型の発光装置においても、発光素子の陽極(または陰極)として透明導電膜を用いる場合がある。 Also in the active matrix light-emitting device according to TFT driving, there is a case of using a transparent conductive film as an anode (or cathode) of the light emitting element. 同様に、透明導電膜からなる陽極は、各種配線と絶縁するための層間絶縁膜上に形成される。 Similarly, an anode made of a transparent conductive film is formed on the interlayer insulating film for insulating the various wires. 従って、陽極としてITOを用い、TFTの電極(アルミニウム)とを接続させる際、上述の電触腐食が同様に生じる。 Accordingly, the ITO used as an anode, when to connect the TFT electrode (aluminum), likewise occurs electric erosion corrosion described above.

本発明は、アクティブマトリクス型の表示装置において、配線の断面積を増大させることなく、相性の悪い2つの膜(ITO膜とアルミニウム膜)からなる配線や電極等を接続し、且つ、大画面化しても低消費電力を実現することを課題とする。 The present invention, in an active matrix display device, without increasing the cross-sectional area of ​​the wiring to connect the wiring and electrodes and the like made of incompatible two films (ITO film and an aluminum film), and, to a large screen even it is an object to realize low power consumption.

また、配線材料としてアルミニウムを用いてTFTを作製した場合、熱処理によってヒロックやウィスカー等の突起物の形成や、アルミニウム原子のチャネル形成領域への拡散により、TFTの動作不良やTFT特性の低下を引き起こしていた。 Also, the case of manufacturing an aluminum using a TFT as a wiring material, formation or protrusions such as hillocks and whiskers by heat treatment, by diffusion into the channel formation region of the aluminum atoms causes a reduction in operation failure or TFT characteristics of a TFT which was. そこで、従来ではアルミニウムに他の元素(Siなど)を含有させたアルミニウム合金膜として、ヒロックなどの発生を抑制している。 Therefore, in the conventional as an aluminum alloy film aluminum is contained other elements (Si, etc.), thereby suppressing the occurrence of hillocks. しかし、アルミニウム合金膜としても、接合界面においてアルミニウムが酸化し、ITO膜が還元することによる接合抵抗は変化してしまう問題は残る。 However, even an aluminum alloy film, aluminum is oxidized in the bonding interface, the bonding resistance due to the ITO film is reduction remains problem varies.

加えて、本発明は、アクティブマトリクス型の表示装置において、配線材料としてアルミニウムを用いてもアルミニウム原子のチャネル形成領域への拡散を防止し、且つ、良好なオーミック接合を可能とすることを課題とする。 In addition, the present invention is, in an active matrix display device, even with aluminum to prevent the diffusion into the channel formation region of the aluminum atoms as a wiring material, and the object is to enable good ohmic contact to.

本発明は、下層を高融点金属(Ti、Moなど)、または窒化高融点金属(TiNなど)からなる第1導電層とし、上層をアルミニウム単体またはアルミニウムを含む合金からなる第2導電層とする2層構造の電極(または配線)とする。 The present invention, the lower refractory metal (Ti, Mo, etc.), or a first conductive layer made of a nitride refractory metal (such as TiN), a second conductive layer made of the upper layer of an alloy containing pure aluminum or aluminum a two-layer structure electrode (or a wiring). そして、2層構造の電極(または配線)の断面形状は、第1導電層の幅(W1)が第2の導電層の幅(W2)よりも広い断面形状とする。 The cross-sectional shape of the electrode having a two-layer structure (or wire), the width of the first conductive layer (W1) is the wider cross-section than the width of the second conductive layer (W2). 即ち、下層(第1導電層)の端部が上層(第2導電層)の端部よりも外側にある構造を作製した後、2層構造の電極(または配線)に接して覆う形で透明導電膜を形成する。 That is, the lower layer after the end of the (first conductive layer) was manufactured structure is outside the end portion of the upper layer (second conductive layer), the transparent so as to cover in contact with the electrodes of the two-layer structure (or a wiring) conductive film is formed.

本発明は、この2層からなる電極(または配線)のうち、第2の導電層と重ならずに露呈している第1導電層と透明導電膜(代表的にはITO)とを接続させることで上述した課題を解決することを特徴としている。 The present invention, among the electrode composed of the two layers (or wiring) so as to connect the first conductive layer and a transparent conductive film which is exposed without overlapping with the second conductive layer (typically ITO) It is characterized by solving the problems described above by.

本明細書で開示する発明の構成は、図1(A)或いは図2(A)にその一例を示すように、絶縁表面を有する基板上に、半導体薄膜を有する複数の薄膜トランジスタと、透明導電膜とを有する半導体装置であり、 Structure of the invention disclosed herein, to indicate that an example in FIG. 1 (A) or FIG. 2 (A), the over a substrate having an insulating surface, a plurality of thin film transistors having a semiconductor thin film, the transparent conductive film a semiconductor device having bets,
前記半導体装置は、前記半導体薄膜と接する第1導電層と、前記第1導電層上に接する第2導電層とを積層した電極または配線を有し、前記第1導電層は、前記第2導電層より広い幅(W1、或いはW3)を有し、前記第1導電層において前記第2導電層の端部から延在している部分に接する透明導電膜を有していることを特徴とする半導体装置である。 The semiconductor device, the semiconductor and the first conductive layer in contact with the thin film, having said electrodes or wirings by laminating a second conductive layer in contact with the first conductive layer, the first conductive layer, the second conductive it has a wider than layer width (W1, or W3), characterized in that it has a transparent conductive film in the first conductive layer in contact with the portion extending from an end portion of the second conductive layer it is a semiconductor device.

また、他の発明の構成は、絶縁表面を有する基板上に、半導体薄膜を有する複数の薄膜トランジスタと、透明導電膜とを有する半導体装置であり、前記半導体装置は、前記半導体薄膜と接する第1導電層と、前記第1導電層上に接する第2導電層とを積層した電極または配線を有し、前記第1導電層は、前記第2導電層の端部から突出している部分を有し、前記第1導電層において前記第2導電層の端部から突出している部分に接する透明導電膜を有していることを特徴とする半導体装置である。 Further, another structure of the invention, on a substrate having an insulating surface, a plurality of thin film transistors having a semiconductor thin film, a semiconductor device having a transparent conductive film, wherein the semiconductor device includes a first conductive in contact with the semiconductor thin film includes a layer, the electrodes or wirings by laminating a second conductive layer in contact with the first conductive layer, the first conductive layer has a portion that protrudes from an end portion of the second conductive layer, is a semiconductor device according to claim which has a transparent conductive film in contact with the portion protruding from an end portion of the second conductive layer in the first conductive layer.

また、他の発明の構成は、絶縁表面を有する基板上に、半導体薄膜を有する複数の薄膜トランジスタと、透明導電膜とを有する半導体装置であり、前記半導体装置は、前記半導体薄膜と接する第1導電層と、前記第1導電層上に接する第2導電層とを積層した電極または配線を有し、前記第1導電層の側面部は、図1(A)に示すように、前記第2導電層の側面部におけるテーパー角より小さいテーパ角を有しており、前記第1導電層の側面部に接する透明導電膜を有していることを特徴とする半導体装置である。 Further, another structure of the invention, on a substrate having an insulating surface, a plurality of thin film transistors having a semiconductor thin film, a semiconductor device having a transparent conductive film, wherein the semiconductor device includes a first conductive in contact with the semiconductor thin film includes a layer, the electrodes or wirings by laminating a second conductive layer in contact with the first conductive layer, the side surface portion of the first conductive layer, as shown in FIG. 1 (a), said second conductive it has a smaller taper angle than the taper angle on the side of the layer, is a semiconductor device according to claim which has a transparent conductive film in contact with the side surface portion of the first conductive layer.

また、他の発明の構成は、図3にその一例を示すように、絶縁表面を有する基板上に、半導体薄膜を有する複数の薄膜トランジスタと、透明導電膜とを有する半導体装置であり、前記半導体装置は、前記半導体薄膜と接する第1導電層と、前記第1導電層上に接する第2導電層とを積層した電極または配線と、前記電極または配線の一部上に平坦化絶縁膜と、前記平坦化絶縁膜上に透明導電膜とを有し、前記平坦化絶縁膜に設けられたコンタクトホールを介して、前記電極または配線と前記透明導電膜とが接し、且つ、前記コンタクトホール内に、前記電極または配線の端部が位置していることを特徴とする半導体装置である。 Further, another structure of the invention, as shown the example in FIG. 3, on a substrate having an insulating surface, a semiconductor device having a plurality of thin film transistor having a semiconductor thin film and a transparent conductive film, wherein the semiconductor device , said a first conductive layer in contact with the semiconductor thin film, and the electrodes or wirings and a second conductive layer stacked in contact with the first conductive layer, and the planarization insulating film on a portion of the electrode or the wiring, wherein and a transparent conductive film on the planarized insulating layer, said via a contact hole provided in the planarization insulating film, the electrode or the transparent conductive film and is in contact with the wiring, and, in the contact hole, is a semiconductor device which is characterized in that an end portion of the electrode or the wiring is located.

また、上記各構成において、前記第2導電層の表面は酸化膜で覆われていることを特徴の一つとしている。 In the above structure, the surface of the second conductive layer is in one of being covered with oxide film.

また、上記各構造を実現するための作製方法も本発明の一つであり、複数回のエッチングを用いた以下に示す方法によって、下層(第1導電層)の端部が上層(第2導電層)の端部よりも外側にある構造を実現する。 Also, a manufacturing method for realizing the above structure is also one of the present invention, by the following method using a plurality of etching, the lower end layer (second conduction (first conductive layer) implementing the structure on the outside than the end of the layer).

第1の方法としては、2層からなる金属積層膜上にマスクを形成した後に、第1のドライエッチング処理によって幅W1を有し、且つ、端部をテーパー状にした金属積層膜パターンを形成する。 The first method, formed after forming a mask on the metal multilayer film composed of two layers has a width W1 by the first dry etching process, and a metal laminate film pattern ends tapered to. その後、第2のドライエッチング処理によって上層のアルミニウムを含む材料のみを異方性エッチングして上層の幅を狭めて下層の幅(W1)よりも狭い幅(W2)とする。 Thereafter, the second width narrower than the lower width by narrowing the width of the upper layer is anisotropically etched only material comprising a top layer of aluminum by dry etching (W1) (W2). この結果、上層と重ならない下層が部分的に露出した電極(または配線)が形成される。 As a result, electrode lower layer not overlapping the upper layer is partially exposed (or wires) are formed.

また、第2の方法としては、2層からなる金属積層膜上にマスクを形成した後に、エッチャント液により上層のアルミニウムを含む材料のみをマスクパターンにしたがって除去する。 As the second method, after forming a mask on the metal multilayer film composed of two layers, only material containing layer of aluminum is removed according to the mask pattern by the etchant solution. その際、エッチングの回り込みによって上層の端部はマスク端部よりも奥に後退している。 At that time, the upper end by the wraparound of the etching is retracted to the back than the mask end. その後、ドライエッチング処理によってマスクに覆われていない部分の下層のみを除去する。 Then, to remove only the lower layer of the portion not covered with the mask by dry etching. この結果、上層と重ならない下層が部分的に露出した電極(または配線)が形成される。 As a result, electrode lower layer not overlapping the upper layer is partially exposed (or wires) are formed.

また、第3の方法としては、2層からなる金属積層膜上にマスクを形成した後に、ドライエッチング処理によって、金属積層膜パターンを形成する。 As the third method, after forming a mask on the metal multilayer film composed of two layers, by a dry etching process to form a metal laminate film pattern. その後、エッチャント液により上層のアルミニウムを含む材料のみをマスクパターンにしたがって加工して上層の幅を細らせる。 Thereafter, only the material comprising the top layer of aluminum by processing in accordance with the mask pattern of thinning the width of the upper layer by the etchant solution. その際、エッチングの回り込みによって上層の端部はマスク端部よりも奥に後退している。 At that time, the upper end by the wraparound of the etching is retracted to the back than the mask end. この結果、上層と重ならない下層が部分的に露出した電極(または配線)が形成される。 As a result, electrode lower layer not overlapping the upper layer is partially exposed (or wires) are formed.

また、第4の方法としては、2層からなる金属積層膜上に第1のマスクを形成した後に、ドライエッチング処理またはウェットエッチング処理によって金属積層パターンを形成する。 As the fourth method, after forming a first mask on a metal laminate film comprising two layers, to form a metal laminate pattern by a dry etching process or a wet etching process. その後、第1のマスクを除去した後に、第2のマスクを形成し、金属積層膜パターンを第2のマスクパターンにしたがって加工する。 Then, after removing the first mask, a second mask is formed, processing a metal laminated film pattern according to the second mask pattern. この際、第2のマスクパターンは、第1のマスクパターンに対して細くしている。 In this case, the second mask pattern is narrowed relative to the first mask pattern. この結果、上層と重ならない下層が部分的に露出した電極(または配線)が形成される。 As a result, electrode lower layer not overlapping the upper layer is partially exposed (or wires) are formed.

上述したいずれの方法も、フォトマスクを用い、プラズマ装置を用いたドライエッチング、またはエッチャント液によるウェットエッチングで配線または電極のパターン形成を行う。 Any of the methods described above also, using a photomask, a pattern formation of wiring or an electrode by wet etching using a dry etching or an etchant solution, using a plasma device.

そして、上述した方法で得られた電極(または配線)に接して覆うように透明導電膜を形成する。 Then, a transparent conductive film so as to cover in contact with the electrode obtained by the above method (or wiring). この結果、電極(または配線)の下層と透明導電膜とが接触し、主としてこの部分で電気的に導通する。 As a result, the electrode (or a wiring) lower layer and a transparent conductive film is in contact for electrically conductive mainly in this area.

従来においても下層の端面で透明導電膜と接する構造も開示されているが、従来の構造は主として最上層の上面で透明導電膜と電気的に導通させている。 Structure in contact with the transparent conductive film on the end surface of the lower layer even in the conventionally be disclosed, the conventional structure is mainly transparent conductive film and electrically connected to cause the top layer of the top surface. 本発明は、下層で透明導電膜と導通させるため、意図的に上層よりもテーパー角の小さいテーパー部、または上層端面から突出した部分を設けて下層と透明導電膜との接触面積を確保して確実にコンタクトさせるものである。 The present invention, for conducting a transparent conductive film in the lower layer, a small tapered portion having a taper angle than intentionally upper or the portion protruding from the upper end surface is provided to secure the contact area between the lower layer and the transparent conductive film certainly those to contact.

また、本発明においては、アルミニウムを含む材料からなる上層と透明導電膜との間には薄い酸化膜が形成されるため、上層と透明導電膜は直接導通しておらず、下層を介して電気的に導通が行われている。 In the present invention, since the thin oxide film is formed between the upper layer and the transparent conductive film made of a material containing aluminum, the upper layer and the transparent conductive film is not conducting directly, via a lower electrical conduction has been carried out basis. この点でも大きく従来の構造と異なっている。 It differs greatly conventional construction in this respect.

なお、発光素子は、電場を加えることで発生するルミネッセンス(Electro Luminescence)が得られる有機化合物を含む層(以下、EL層と記す)と、陽極と、陰極とを有する。 The light emitting element includes a layer containing an organic compound which luminescence (Electro Luminescence) is obtained which generated by application of an electric field (hereinafter, referred to as EL layer), an anode, and a cathode. 有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)とがあるが、本発明の成膜装置および成膜方法により作製される発光装置は、どちらの発光を用いた場合にも適用可能である。 The luminescence in the organic compound, there is a light emission upon return from a singlet excited state to a ground state (fluorescence) and light emission in returning to a base state from a triplet excited state (phosphorescence), but the film formation apparatus of the present invention and a light emitting device manufactured by a deposition method is also applicable to the case of using either emission.

また、本明細書中において、第1の電極とは、発光素子の陽極、或いは陰極となる電極を指している。 Further, in this specification, a first electrode, and an anode of the light emitting element, or the electrode to be a cathode points. 発光素子は、第1の電極と、該第1の電極上に有機化合物を含む層と、該有機化合物を含む層上に第2の電極とを有する構成となっており、形成順序において先に基板に形成する電極を第1の電極と呼んでいる。 Emitting element includes a first electrode, a layer containing an organic compound over the first electrode, on the layer containing the organic compound has a structure and a second electrode, previously in the formation order an electrode formed on the substrate is referred to as the first electrode.

また、第1の電極の配置としてはストライプ配列、デルタ配列、モザイク配列などを挙げることができる。 As the arrangement of the first electrode stripe arrangement, a delta arrangement, and the like mosaic arrangement.

なお、本明細書中における発光装置とは、画像表示デバイス、発光デバイス、もしくは光源(照明装置含む)を指す。 Note that the light-emitting device in this specification means an image display device, a light-emitting device, or a light source (including a lighting device). また、発光装置にコネクター、例えばFPC(Flexible printed circuit)もしくはTAB(Tape Automated Bonding)テープもしくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または発光素子にCOG(Chip On Glass)方式によりIC(集積回路)が直接実装されたモジュールも全て発光装置に含むものとする。 Further, the module a module in which a connector, for example, FPC (Flexible printed circuit) or TAB (Tape Automated Bonding) tape or a TCP (Tape Carrier Package) is attached modules, a printed wiring board of the TAB tape or a TCP is provided or IC by COG (Chip on Glass) (integrated circuit) is intended to include also all the light emitting devices directly mounted on a module in the light emitting element.

また、本発明の発光装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。 In the light-emitting device of the present invention, a driving method of the image display is not particularly limited, for example, may be used, such as a dot sequential driving method, a line sequential driving method, an area sequential driving method. 代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。 Typically, the line sequential driving method, time division gray scale driving method or an area gradation driving method may be appropriately used. また、発光装置のソース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。 Further, a video signal input to the source line of the light emitting device may be an analog signal may be a digital signal, the like may be appropriately designed driving circuit in accordance with the video signal.

さらに、ビデオ信号がデジタルの発光装置において、画素に入力されるビデオ信号が定電圧(CV)のものと、定電流(CC)のものとがある。 Further, in the video signal is a digital light-emitting device, there are the video signal uses the constant voltage (CV) input to the pixel, a constant current (CC) it is. ビデオ信号が定電圧のもの(CV)には、発光素子に印加される電圧が一定のもの(CVCV)と、発光素子に印加される電流が一定のもの(CVCC)とがある。 Video signal has a constant voltage (CV), which voltage applied to a light emitting element is constant and (CVCV), in which current applied to the light emitting element is constant (CVCC). また、ビデオ信号が定電流のもの(CC)には、発光素子に印加される電圧が一定のもの(CCCV)と、発光素子に印加される電流が一定のもの(CCCC)とがある。 Further, in those video signals with constant current (CC), there which voltage applied to a light emitting element is constant and (CCCV), and in which current applied to a light emitting element is constant (CCCC) is.

また、本発明の発光装置において、静電破壊防止のための保護回路(保護ダイオードなど)を設けてもよい。 In the light-emitting device of the present invention, (such as a protective diode) protection circuit for preventing electrostatic breakdown may be provided.

また、アクティブマトリクス型とする場合、第1の電極に接続するTFTを複数設けるが、TFT構造に関係なく本発明を適用することが可能であり、例えば、トップゲート型TFTや、ボトムゲート型(逆スタガ型)TFTや、順スタガ型TFTを用いることが可能である。 In the case of the active matrix, providing a plurality of TFT connected to the first electrode, but it is possible to apply the present invention irrespective of the TFT structure, for example, a top gate TFT, a bottom gate ( inverted staggered) or TFT, it is possible to use staggered TFT. また、シングルゲート構造のTFTに限定されず、複数のチャネル形成領域を有するマルチゲート型TFT、例えばダブルゲート型TFTとしてもよい。 The invention is not limited to a TFT having a single gate structure, a multi-gate TFT having a plurality of channel formation regions, for example, it may be a double gate TFT.

また、発光素子と電気的に接続するTFTはpチャネル型TFTであっても、nチャネル型TFTであってもよい。 Further, the light emitting element and a TFT electrically connected to be a p-channel type TFT, may be an n-channel type TFT. pチャネル型TFTと接続させる場合は、陽極と接続させ、陽極上に正孔注入層、正孔輸送層、発光層、電子輸送層と順次積層した後、陰極を形成すればよい。 If you want to connect the p-channel TFT, is connected to an anode, a hole injection layer on the anode, a hole transport layer, luminescent layer, after sequentially laminating the electron-transporting layer, may be formed cathode. また、nチャネル型TFTと接続させる場合は、陰極と接続させ、陰極上に電子輸送層、発光層、正孔輸送層、正孔注入層と順次積層した後、陽極を形成すればよい。 Further, when to be connected to the n-channel TFT, is connected to the cathode, an electron transporting layer on the cathode, the light-emitting layer, a hole transport layer, after sequentially laminated with a hole injection layer, may be formed anode.

また、TFTのチャネル形成領域としては、非晶質半導体膜、結晶構造を含む半導体膜、非晶質構造を含む化合物半導体膜などを適宜用いることができる。 Further, as the channel formation region of the TFT, an amorphous semiconductor film, a semiconductor film containing a crystal structure, and a compound semiconductor film containing an amorphous structure can be used as appropriate. さらにTFTのチャネル形成領域として、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造を有し、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいるセミアモルファス半導体膜(微結晶半導体膜、マイクロクリスタル半導体膜とも呼ばれる)も用いることができる。 Further as a channel formation region of the TFT, amorphous and crystalline structure having an intermediate structure (including single crystal and polycrystal), a semiconductor having a free energy stable third state, short crystalline of which includes a region semi-amorphous semiconductor film having a lattice distortion distance order (microcrystalline semiconductor film, also referred to as microcrystal semiconductor film) may also be used.

また、本明細書中において、画素電極とは、TFTと接続される電極であり、且つ、対向基板に設けられる対向電極と対となす電極を指している。 Further, in this specification, a pixel electrode, an electrode connected to the TFT, and refers to the counter electrode and paired with eggplant electrode provided on the counter substrate. また、液晶素子は、画素電極と、対向電極と、これらの電極に挟まれた液晶層とを指している。 Further, the liquid crystal element refers a pixel electrode, a counter electrode, and a liquid crystal layer sandwiched between these electrodes. アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。 In an active matrix liquid crystal display device, by driving the pixel electrodes arranged in a matrix, a display pattern is formed on a screen. 詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。 For more information by applying a voltage between the counter electrode corresponding to the pixel electrode and the pixel electrode is selected, the optical modulation of the liquid crystal layer disposed between the pixel electrode and the counter electrode is the optical modulation is recognized as a display pattern by an observer.

本発明により、電極(または配線)と画素電極との接触抵抗を増大させることなく、従来必要とされていた配線の上層として高融点金属を含む層を設ける工程を省略できる。 The present invention, the electrode (or the wiring) and without increasing the contact resistance between the pixel electrode can omit the step of the upper wiring which is conventionally required a layer containing a refractory metal. これにより製造上のコスト低減と時間短縮の効果がある。 Thus the effect of shortening cost and time of manufacture.

本発明の実施形態について、以下に説明する。 Embodiments of the present invention will be described below.

(実施の形態1) (Embodiment 1)
ここでは、アクティブマトリクス型の発光装置の例に本発明を説明することとする。 Here, it is assumed that describing the present invention in the example of an active matrix light-emitting device.

図1(A)は、発光装置の画素部における一部を拡大した断面図である。 1 (A) is an enlarged sectional view of a portion in a pixel portion of a light emitting device. 以下に図1(A)に示した発光素子を有する半導体装置の作製工程を示す。 It shows a manufacturing process of a semiconductor device having a light-emitting element shown in FIG. 1 (A) below.

まず、基板10上に下地絶縁膜11を形成する。 First, the base insulating film 11 on the substrate 10. 基板10側を表示面として発光を取り出す場合、基板10としては、光透過性を有するガラス基板や石英基板を用いればよい。 When the light emitted to the substrate 10 side as a display surface, as the substrate 10, may be used a glass substrate or a quartz substrate having a light transmitting property. また、処理温度に耐えうる耐熱性を有する光透過性のプラスチック基板を用いてもよい。 It may also be used a light-transmitting plastic substrate having heat resistance against the treatment temperature. また、基板10側とは逆の面を表示面として発光を取り出す場合、前述の基板の他にシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。 Further, if the substrate 10 side in which light is extracted to the surface opposite the display surface, may be used, which has an insulating film in addition to the silicon substrate, metal substrate, or a stainless substrate of the substrate described above. ここでは基板10としてガラス基板を用いる。 Here, a glass substrate is used as substrate 10. なお、ガラス基板の屈折率は1.55前後である。 The refractive index of the glass substrate is approximately 1.55.

下地絶縁膜11としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜を形成する。 As the base insulating film 11, a silicon oxide film, a base film made of an insulating film such as a silicon oxide film or a silicon nitride film nitride. ここでは下地膜として2層構造を用いた例を示すが、前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い。 Here, an example of using a two-layer structure as the base film, but may be used single layer or two or more layers stacked so a structure of the insulating film. なお、特に下地絶縁膜を形成しなくてもよい。 Incidentally, it is not necessary to particularly form the base insulating film.

次いで、下地絶縁膜上に半導体層を形成する。 Next, a semiconductor layer is formed over the base insulating film. 半導体層は、非晶質構造を有する半導体膜を公知の手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により成膜した後、公知の結晶化処理(レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等)を行って得られた結晶質半導体膜を第1のフォトマスクを用いて所望の形状にパターニングして形成する。 Semiconductor layer, known means a semiconductor film having an amorphous structure (sputtering, LPCVD or plasma CVD) was deposited by a known crystallization processing (laser crystallization method, a thermal crystallization method or formed by patterning into a desired shape using a first photomask crystalline semiconductor film obtained by performing thermal crystallization method) using a catalyst such as nickel. この半導体層の厚さは25〜80nm(好ましくは30〜70nm)の厚さで形成する。 The thickness of the semiconductor layer is formed to a thickness of 25 to 80 nm (preferably 30 to 70 nm). 結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金などで形成すると良い。 No limitation is put on the material of the crystalline semiconductor film, but it is preferable to form the silicon or a silicon germanium (SiGe) alloy.

また、非晶質構造を有する半導体膜の結晶化処理として連続発振のレーザーを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第2高調波〜第4高調波を適用するのが好ましい。 Alternatively, it is also possible to use a continuous wave laser as a crystallization treatment of the semiconductor film having an amorphous structure, upon crystallization of the amorphous semiconductor film, in order to obtain a crystal in large grain size, it is capable of continuous oscillation using a solid-state laser, it is preferable to apply the second to fourth harmonics of the fundamental wave. 代表的には、Nd:YVO 4レーザー(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を適用すればよい。 Typically, Nd: YVO 4 may be applied laser (fundamental wave 1064 nm) second harmonic (532 nm) or the third harmonic (355 nm). 連続発振のレーザーを用いる場合には、出力10Wの連続発振のYVO 4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。 In the case of using a continuous wave laser converts laser light emitted from a continuous wave YVO 4 laser of 10W output into a harmonic by a nonlinear optical element. また、共振器の中にYVO 4結晶と非線形光学素子を入れて、高調波を射出する方法もある。 Further, there is by putting a YVO 4 crystal and a non-linear optical element in a resonator, a method of emitting a harmonic. そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。 It is preferable to shape the laser beam into a rectangular or elliptical shape on an irradiated surface by an optical system to irradiate a subject. このときのエネルギー密度は0.01〜100MW/cm 2程度(好ましくは0.1〜10MW/cm 2 )が必要である。 At this time, the energy density of approximately 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. そして、10〜2000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。 Then, it may be irradiated semiconductor film is moved relative to the laser beam at a speed of about 10 to 2000 cm / s.

次いで、レジストマスクを除去した後、半導体層を覆うゲート絶縁膜12を形成する。 Then, after removing the resist mask to form the gate insulating film 12 covering the semiconductor layer. ゲート絶縁膜12はプラズマCVD法またはスパッタ法を用い、厚さを1〜200nmとする。 The gate insulating film 12 by plasma CVD or sputtering, to a thickness of 1 to 200 nm.

次いで、ゲート絶縁膜12上に膜厚100〜600nmの導電膜を形成する。 Then, a conductive film having a thickness of 100~600nm on the gate insulating film 12. ここでは、スパッタ法を用い、TaN膜とW膜との積層からなる導電膜を形成する。 Here, using a sputtering method to form a conductive film made of a lamination of TaN film and the W film. なお、ここでは導電膜をTaN膜とW膜との積層としたが、特に限定されず、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成してもよい。 Here, although the conductive film was laminated to a TaN film and a W film is not particularly limited, Ta, W, Ti, Mo, Al, element selected from Cu, or an alloy containing the element as its main component, single layer of material or a compound material, or may be formed by lamination of these. また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。 It is also possible to use a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus.

次いで、第2のフォトマスクを用いてレジストマスクを形成し、ドライエッチング法またはウェットエッチング法を用いてエッチングを行う。 Next, a resist mask is formed using a second photomask, etching is performed by dry etching or wet etching. このエッチング工程によって、導電膜をエッチングして、導電層14a、14bを得る。 By this etching step, the conductive film is etched to obtain the conductive layer 14a, a 14b. なお、導電層14a、14bはTFTのゲート電極となる。 The conductive layers 14a, 14b becomes a gate electrode of the TFT.

次いで、レジストマスクを除去した後、第3のフォトマスクを用いてレジストマスクを新たに形成し、ここでは図示しないnチャネル型TFTを形成するため、半導体にn型を付与する不純物元素(代表的にはリン、またはAs)を低濃度にドープするための第1のドーピング工程を行う。 Then, after removing the resist mask, a resist mask is newly formed using a third photomask, wherein in order to form an n-channel type TFT, not shown, the impurity element (typically of imparting n-type semiconductor performing a first doping step for doping phosphorus or As) to a low concentration in the. レジストマスクは、pチャネル型TFTとなる領域と、導電層の近傍とを覆う。 The resist mask covers a region to be a p-channel type TFT, and the vicinity of the conductive layer. この第1のドーピング工程によって絶縁膜を介してスルードープを行い、低濃度不純物領域を形成する。 Performed through doping the first doping step through the insulating film, forming a low concentration impurity region. 一つの発光素子は、複数のTFTを用いて駆動させるが、pチャネル型TFTのみで駆動させる場合には、上記ドーピング工程は特に必要ない。 One light emitting element is driven using a plurality of TFT, a case of driving only the p-channel type TFT, the above doping step is not particularly necessary.

次いで、レジストマスクを除去した後、第4のフォトマスクを用いてレジストマスクを新たに形成し、半導体にp型を付与する不純物元素(代表的にはボロン)を高濃度にドープするための第2のドーピング工程を行う。 Then, after removing the resist mask, a resist mask by using a fourth photomask is newly formed, an impurity element imparting p-type semiconductor (typically boron) for doping a high concentration of the performing a second doping process. この第2のドーピング工程によってゲート絶縁膜12を介してスルードープを行い、p型の高濃度不純物領域17、18を形成する。 Performed through doping through the gate insulating film 12 by the second doping step to form high concentration impurity regions 17 and 18 of the p-type.

次いで、第5のフォトマスクを用いてレジストマスクを新たに形成し、ここでは図示しないnチャネル型TFTを形成するため、半導体にn型を付与する不純物元素(代表的にはリン、またはAs)を高濃度にドープするための第3のドーピング工程を行う。 Then, the resist mask using a fifth photo mask is newly formed, wherein in order to form an n-channel type TFT, not shown, the impurity element imparting n-type semiconductor (typically, phosphorus or As,) the performing third doping step for doping a high concentration. 第3のドーピング工程におけるイオンドープ法の条件はドーズ量を1×10 13 〜5×10 15 /cm 2とし、加速電圧を60〜100keVとして行う。 Ion doping conditions in the third doping step is a dose of 1 × 10 13 ~5 × 10 15 / cm 2, the accelerating voltage of 60~100KeV. レジストマスクは、pチャネル型TFTとなる領域と、導電層の近傍とを覆う。 The resist mask covers a region to be a p-channel type TFT, and the vicinity of the conductive layer. この第3のドーピング工程によってゲート絶縁膜12を介してスルードープを行い、n型の高濃度不純物領域を形成する。 Performed through doping through the gate insulating film 12 by the third doping step, a high concentration impurity region of the n-type.

この後、レジストマスクを除去し、水素を含む第1の層間絶縁膜13を成膜した後、半導体層に添加された不純物元素の活性化および水素化を行う。 Thereafter, the resist mask is removed, after forming a first interlayer insulating film 13 containing hydrogen, activated and hydrogenated impurity element added into the semiconductor layer. 水素を含む第1の層間絶縁膜13は、PCVD法により得られる窒化酸化珪素膜(SiNO膜)を用いる。 The first interlayer insulating film containing hydrogen 13, a silicon nitride oxide film (SiNO film) obtained by a PCVD method. 加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にチャネル形成領域19におけるニッケルの低減を行うゲッタリングをも行うことができる。 In addition, a metal element which promotes crystallization, if typically has the semiconductor film is crystallized using nickel, also be carried out the gettering for reducing nickel in the channel formation region 19 simultaneously with activation it can.

次いで、層間絶縁膜の2層目となる平坦化絶縁膜16を形成する。 Next, a planarization insulating film 16 serving as a second interlayer insulating film. 平坦化絶縁膜16としては、塗布法によって得られるシリコン(Si)と酸素(O)との結合で骨格構造が構成される絶縁膜を用いる。 The planarization insulating film 16, skeletal structure used consists insulating film a bond of silicon obtained by a coating method (Si) and oxygen (O).

次いで、第6のマスクを用いてエッチングを行い、平坦化絶縁膜16にコンタクトホールを形成すると同時に周縁部の平坦化絶縁膜を除去する。 Then, etching is performed using the sixth mask is removed planarization insulating film at the same time the peripheral edge to form a contact hole in the planarizing insulating film 16. ここでは、第1の層間絶縁膜13と選択比が取れる条件でエッチング(ウェットエッチングまたはドライエッチング)を行う。 Here, performing etching (wet etching or dry etching) under the condition that the selection ratio between the first interlayer insulating film 13 can be taken. 用いるエッチング用ガスに限定はないが、ここではCF 4 、O 2 、He、Arとを用いることが適している。 Although not limited to an etching gas to be used, wherein the CF 4, O 2, He, be used and Ar are suitable. CF 4の流量を380sccm、O 2の流量を290sccm、Heの流量を500sccm、Arの流量を500sccm、RFパワーを3000W、圧力を25Paとし、ドライエッチングを行う。 380sccm flow rate of CF 4, 290sccm flow rate of O 2, the flow rate of the He 500 sccm, 500 sccm flow rate of Ar, 3000W RF power, a pressure of 25 Pa, dry etching is performed. なお、第1の層間絶縁膜13上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。 In order to etch the films without leaving any residue on the first interlayer insulating film 13 may be increased by etching time at a rate of about 10 to 20%. 1回のエッチングでテーパー形状としてもよいし、複数のエッチングによってテーパー形状にしてもよい。 May be used as the tapered shape in a single etching, it may be tapered by a plurality of etching. ここでは、さらにCF 4 、O 2 、Heを用いて、CF 4の流量を550sccm、O 2の流量を450sccm、Heの流量を350sccm、RFパワーを3000W、圧力を25Paとする2回目のドライエッチングを行ってテーパー形状とする。 Here, further use of CF 4, O 2, the He, 550 sccm flow rate of CF 4, 450 sccm flow rate of O 2, 350 sccm flow rate of the He, 3000W RF power, the second dry etching to 25Pa pressure the going to a tapered shape. 平坦化絶縁膜の端部におけるテーパー角θは、30°を越え75°未満とすることが望ましい。 The taper angle θ of the end portion of the planarization insulating film, is preferably less than 75 ° beyond the 30 °.

次いで、第6のマスクをそのままマスクとしてエッチングを行い、露呈しているゲート絶縁膜12、および第1の層間絶縁膜13を選択的に除去する。 Then, a sixth mask is etched as it is as a mask, exposed to have a gate insulating film 12, and the first interlayer insulating film 13 is selectively removed. エッチング用ガスにCHF 3とArを用いてゲート絶縁膜12、および第1の層間絶縁膜13のエッチング処理を行う。 The gate insulating film 12 using a CHF 3 and Ar as an etching gas, and the etching process of the first interlayer insulating film 13 performed. なお、半導体層上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。 In order to perform etching without any residue on the semiconductor layer may be increased by etching time at a rate of about 10 to 20%.

次いで、第6のマスクを除去し、コンタクトホールで半導体層と接する2層構造からなる導電膜を形成する。 Then, the sixth mask is removed, and a conductive film made of two-layer structure in contact with the semiconductor layer in the contact hole. 下層となる第1導電層22aは、高融点金属(Ti、Moなど)または高融点金属化合物(TiNなど)を用い、20nm〜200nmの膜厚範囲とする。 The first conductive layer 22a as the lower layer, using a refractory metal (Ti, Mo, etc.) or a refractory metal compound (such as TiN), a thickness range of 20 nm to 200 nm. 下層となる第1導電層22aは、シリコンとアルミニウムの相互拡散を防止する効果を有している。 The first conductive layer 22a as the lower layer has the effect of preventing the mutual diffusion of silicon and aluminum.

また、上層となる第2導電層22bは、配線の電気抵抗値を低くするため、低抵抗金属(代表的にはAl)を用い、0.1μm〜2μmの膜厚範囲とする。 The second conductive layer 22b serving as the upper layer, to reduce the electrical resistance of wiring, using a low-resistance metal (Al typically), the thickness range of 0.1-2 .mu.m. なお、各層の表面を酸化させないように、これら2層を同じスパッタ装置で連続して形成することが好ましい。 Incidentally, the surface of each layer so as not to oxidize, it is preferably formed in succession two layers of the same sputtering apparatus.

次いで、第7のマスクを用いて第1のエッチングを行う。 Then, first etching is performed using a seventh mask. 第1のエッチングでは、上層が幅W1となるようにパターニングする。 In the first etching, patterned so as the upper layer becomes the width W1. 第1のエッチングは、ドライエッチング法またはウェットエッチング法を用いる。 The first etching is a dry etching method or a wet etching method.

次いで、レジストマスクを残したまま、第2のエッチングを行い、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用いてレジストマスクを後退させながら第2導電層をエッチングして幅W2とする。 Then, while leaving the resist mask, the second etching, ICP: a second conductive layer and the width W2 is etched while the resist mask is made to recede with (Inductively Coupled Plasma inductively coupled plasma) etching method . 第2のエッチングの際、第1導電層も僅かに除去されてテーパー部が形成される。 During the second etching, also the first conductive layer is slightly removed tapered portion is formed. ICPエッチング法を用いれば、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等)を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。 Using the ICP etching method, etching conditions to a desired tapered shape by adjusting the (amount of power applied to a coiled electrode, the amount of power applied to an electrode on the substrate side, the electrode temperature of the substrate side) as appropriate it can be etched membrane. なお、エッチング用ガスとしては、Cl 2 、BCl 3 、SiCl 4 、CCl 4などを代表とする塩素系ガスまたはCF 4 、SF 6 、NF 3などを代表とするフッ素系ガス、またはO 2を適宜用いることができる。 As an etching gas, Cl 2, BCl 3, SiCl 4, CCl 4 chlorine gas or CF 4 to the typified like, SF 6, fluorine-based gas NF 3 and the like typified, or an O 2 as appropriate it can be used.

また、ICPエッチング法を用いてテーパー形状を形成する場合、電極の両側に均等に突出部が形成される。 In the case of forming a tapered shape using ICP etching method, uniformly projecting portions on both sides of the electrode. なお、第2のエッチング条件によっては、第1の導電層がエッチングされて露呈した領域の平坦化絶縁膜16も僅かにエッチングされることがある。 Depending on the second etching conditions, there is the first conductive layer is slightly etched also planarizing insulating film 16 of the region exposed by etching.

次いで、上記2層構造を有する配線または電極に接して透明導電膜を形成する。 Then, a transparent conductive film in contact with the wiring or electrode having the two-layer structure. 透明導電膜と第1導電層22aとを直接接して形成し、良好なオーミック接合を得ることができる。 Contact by forming a transparent conductive film and the first conductive layer 22a directly, it is possible to obtain a good ohmic contact. そして、第8のマスクを用いてエッチングを行い、第1の電極23R、23G、即ち、有機発光素子の陽極(或いは陰極)を形成する。 Then, etching is performed using the eighth mask, a first electrode 23R, 23G, that is, an anode (or a cathode) of the organic light emitting element.

第1の電極の材料として、ITO(酸化インジウムスズ)、またはITSO(ITOに酸化珪素が2〜10重量%含まれたターゲットを用いてスパッタリング法で得られる酸化珪素を含む酸化インジウムスズ)を用いる。 As the material of the first electrode, using ITO (indium tin oxide), or ITSO (indium tin oxide containing silicon oxide obtained by a sputtering method using a target containing silicon oxide of 2 to 10% by weight ITO) . ITSOの他、酸化珪素を含み酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合した透光性酸化物導電膜(IZO)などの透明導電膜を用いても良い。 Other ITSO, can be used a transparent conductive film such as a mixture of 2-20% of zinc oxide to indium oxide containing silicon oxide (ZnO) transparent oxide conductive film (IZO). また、酸化珪素を含むATO(アンチモン・チン・オキサイド)の透明導電膜を用いても良い。 It is also possible to use a transparent conductive film of ATO (antimony tin oxide) containing silicon oxide.

なお、第1の電極23R、23GとしてITOを用いる場合は、電気抵抗値を下げるために結晶化させるベークを行う。 Note that the first electrode 23R, the case where ITO is used as a 23G performs baking for crystallization in order to lower the electrical resistance. 対して、ITSOやIZOは、ベークを行ってもITOのように結晶化せず、アモルファス状態のままである。 In contrast, ITSO and IZO can be baked without being crystallized as ITO, it remains in an amorphous state.

上述した方法で得られる2層の電極とITSOとの接触抵抗と、比較例における接触抵抗とを比べるため、以下に示す実験を行った。 To compare the contact resistance between the electrode and the ITSO two layers obtained in the manner described above, the contact resistance in the comparative example were subjected to the following experiments.

ガラス基板上に絶縁層として酸化珪素膜を形成し、チタン層(厚さ100nm)の上に純アルミニウム層(厚さ700nm、抵抗率4μΩcm)を連続でスパッタ法により成膜し、2層構造の金属層とした後、フォトリソグラフィーにより電極パターンのレジストマスクを形成し、以下の3つの方法で2層構造の金属層をエッチングして2つのサンプルを形成する。 On a glass substrate, a silicon oxide film was formed as an insulating layer, formed by sputtering pure aluminum layer on the titanium layer (a thickness of 100 nm) (thickness 700 nm, the resistivity 4Myuomegacm) consecutive, the two-layer structure after the metal layer, the resist mask of the electrode pattern is formed by photolithography, and etching the metal layer of 2-layer structure in the following three ways of forming the two samples.

サンプル1(比較例)として、2層構造の金属層に対して一回のICP装置を用いたプラズマエッチングのみで金属層の2層両方をエッチングした。 As Sample 1 (Comparative Example), to etch the two layers both metal layers only in plasma etching using a single ICP device to the metal layer of 2-layer structure. この結果、形成された電極端面は垂直に近い約80°のテーパー角となった。 As a result, the electrode end face formed became taper angle of nearly vertical approximately 80 °. その後、透明電極となるITSO膜をスパッタ法により形成し、フォトリソグラフィーを用いてパターン形成を行った。 Thereafter, the ITSO film to be a transparent electrode formed by sputtering, a pattern was formed by photolithography.

サンプル2(本発明)として、2層構造の金属層に対してICP装置を用いた2段階のプラズマエッチングを行い、下層のチタン層が突出した形状を得た。 As sample 2 (the present invention), the two-step plasma etching using ICP device to the metal layer of 2-layer structure, to obtain a shape in which lower titanium layer protrudes. 具体的には、第1のエッチングでエッチング後の電極端面が60°程度のテーパー角になるようにエッチングし、第1のエッチング条件とは異なる第2のエッチングで上層のアルミニウム層を選択的に、端面がほぼ垂直になる条件でエッチングした。 Specifically, electrode end surface after the etching in the first etching is etched so that the taper angle of about 60 °, optionally an aluminum layer of the upper layer in different second etch the first etching conditions It was etched under the condition that the end surface is substantially perpendicular.

第1のエッチングにおける第1条件は、エッチング用ガスにBCl 3とCl 2とを用い、それぞれのガス流量比を60(sccm)、20(sccm)とし、1.9Paの圧力でコイル型の電極に450WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを100秒行った。 The first condition in the first etching, using a BCl 3 and Cl 2 as etching gas, setting the gas flow rate ratio 60 (sccm), and 20 (sccm), a coil shape at a pressure of 1.9Pa electrode to generate a RF (13.56 MHz) with power of 20 plasma 450W was etched for 100 seconds. なお、基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。 Even charged with RF (13.56 MHz) power of 100W to the substrate side (sample stage) to substantially apply a negative self-bias voltage. なお、基板側の電極面積サイズは、12.5cm×12.5cmであり、コイル型の電極面積サイズ(ここではコイルの設けられた石英円板)は、直径25cmの円板である。 Incidentally, the electrode area size of the substrate side is 12.5 cm × 12.5 cm, coiled electrode area size (here a quartz disc on which the coil is provided) is a disk having a diameter of 25 cm. 次に第2条件として、ガス及び流量比を第1条件と同じにしたまま、圧力を1.2Paとし、コイル型の電極に600WのRF電力を、基板側に250WのRF電力をそれぞれ投入し、プラズマを生成してエッチングを160秒行った。 Next, as a second condition, while the gas and flow rate equal to the first condition, and 1.2Pa pressure, RF power of 600W to a coiled electrode, respectively supplying an RF power of 250W to the substrate side It was etched 160 seconds to generate plasma.

そして、第2のエッチングにおける条件は、エッチング用ガスにBCl 3とCl 2とを用い、それぞれのガス流量比を40(sccm)、40(sccm)とし、3.5Paの圧力でコイル型の電極に200WのRF電力を、基板側に50WのRF電力をそれぞれ投入し、プラズマを生成してエッチングを60秒行った。 The conditions in the second etching, using a BCl 3 and Cl 2 as etching gas, setting the gas flow rate 40 (sccm), and 40 (sccm), a coiled electrode at a pressure of 3.5Pa the RF power of 200 W, 50 W of RF power was introduced respectively on the substrate side was subjected to etching for 60 seconds by generating plasma.

なお、エッチング後のSEM(走査型電子顕微鏡)写真として図4(A)に斜視図、図4(B)に断面図、図4(C)に断面模式図を示す。 Incidentally, shown as SEM (scanning electron microscope) photograph of the etched perspective view in FIG. 4 (A), cross-sectional view in FIG. 4 (B), a schematic cross-sectional view in FIG. 4 (C). また、突出した部分の長さは0.22μmであった。 The length of the protruding portion was 0.22 [mu] m. 即ち、上層の端部から下層の端部まで0.22μm離れており、下層の幅W1は上層の幅W2よりも0.44μm広くなっている。 That is remote 0.22μm from the upper end to the lower end, the lower layer of the width W1 is made 0.44μm wider than the width W2 of the upper layer. その後、透明電極となるITSO膜をスパッタ法により形成し、フォトリソグラフィーを用いてパターン形成を行った。 Thereafter, the ITSO film to be a transparent electrode formed by sputtering, a pattern was formed by photolithography.

なお、上記各2つのサンプルについて、電気抵抗測定のためのTEG(Test Element Group:測定用単体素子)パターンをそれぞれ2通り作成した。 Note that each of the two samples, TEG for measurement of electric resistance: and the (Test Element Group alone device for measurement) patterns created respectively two ways.

1つは、金属層とITSO層が直列接続になるよう交互に配置されたコンタクトチェーンと呼ばれる第1のTEG(上面レイアウト図を図5(A)、コンタクト部の拡大した測長値の関係を図6(B)に示す)であり、配線とITOと両者の接触界面の3つの抵抗要素が直列接続されたものである。 One first TEG metal layer and the ITSO layer called contact chains which are arranged alternately so as to be connected in series (Figure a top layout diagram 5 (A), a relationship that expanded length measurement value of the contact portion a 6 shown in (B)), in which three resistive elements of the contact interface of the wiring and ITO and both are connected in series.

もう一つは、ケルビン測定を行うために金属層とITSO層が十字形に重ねて配置された第2のTEG(上面レイアウト図を図6(A)、コンタクト部の拡大した測長値の関係を図6(B)に示す)とである。 Another, Fig second TEG (top layout diagram metal layer and the ITSO layer are arranged to overlap the cross in order to perform a Kelvin measuring 6 (A), expanded measured values ​​of the relationship between the contact portion is a shown in FIG. 6 (B)).

次に、上記2つのサンプルを用い、第1のTEGについて電気抵抗測定を行ったところ、サンプル1(比較例)と比べて、サンプル2(本発明)は、1Vでの抵抗値(コンタクト1個当たり)が77%減少している。 Next, using the above two samples was subjected to measurement of electric resistance for the first TEG, the sample 1 as compared with Comparative Example, sample 2 (the present invention), the resistance value at 1V (1 piece contact per) has decreased 77 percent.

また、図7に第1のTEGについての電気抵抗測定を行った結果を示す。 Also shows the results of measurement of electric resistance of the first TEG in FIG. なお、ITSOの抵抗率は4000μΩcmとして算出している。 Incidentally, the resistivity of ITSO is calculated as 4000Myuomegacm.

また、上記2つのサンプルを用い、第2のTEGについて電気抵抗測定を行ったところ、サンプル1(比較例)よりもサンプル2(本発明)の接触抵抗値が小さかった。 Further, using the above two samples was subjected to measurement of electric resistance for the second TEG, the sample 1 than Comparative Example the contact resistance value of the sample 2 (the present invention) was small. 図8に第2のTEGについての電気抵抗測定を行った結果を示す。 It shows the result of measurement of electric resistance for the second TEG in FIG.

以上の実験から、下層(チタン層)を突出させた2層構造の電極とすることで、ITSOとの接触抵抗を低減できることが示された。 From the above experiments, that the electrodes of the two-layer structure with projecting lower (titanium layer) was shown to be capable of reducing the contact resistance with the ITSO.

また、下層(チタン層)に代えてモリブデン層(膜厚100nm)を用い、同様にして第1のTEGについての電気抵抗測定を行った結果を図15に示す。 Also shows molybdenum layer (film thickness 100 nm) used in place of the lower layer (titanium layer), the results of electrical resistivity measurements for the first TEG similarly to FIG. なお、ITSOの抵抗率は4000μΩcmとして算出している。 Incidentally, the resistivity of ITSO is calculated as 4000Myuomegacm. 図15において、下層のモリブデン層の端面がほぼ垂直になる条件でエッチングした比較用のサンプルを実線で示している。 15 shows a sample for comparison the end face of the lower molybdenum layer was etched at substantially perpendicular condition in solid lines. また、図15において、下層のモリブデン層が突出し、且つ、端面が60°程度のテーパー角としたサンプルを×印として示している。 Further, in FIG. 15, the lower molybdenum layer protrudes, and shows the sample end surface is a taper angle of approximately 60 ° as × mark. 図15からも、下層(モリブデン層)を突出させた2層構造の電極とすることで、ITSOとの接触抵抗を低減できることが示された。 From Figure 15, by the lower layer of two-layer structure with projecting (molybdenum layer) electrode was shown to be capable of reducing the contact resistance with the ITSO.

また、下層の膜厚の条件を100nm、200nm、300nmと振って、同様に電気抵抗測定を行ったところ、下層の膜厚が厚ければ厚いほど接触抵抗値が低減された。 Furthermore, 100 nm of the lower layer of the film thickness conditions, 200 nm, waving and 300 nm, similarly was subjected to electrical resistance measurements, the film thickness of the lower layer if thicker contact resistance is reduced Atsukere.

また、図1(B)に透明導電膜からなる第1の電極とTiからなる下層とが接している部分の拡大断面図を示す。 Also, an enlarged sectional view of a portion where the lower layer comprising a first electrode and a Ti of a transparent conductive film in FIG. 1 (B) is in contact. 図1(B)に示すように上層となる第2導電層22bの表面には酸化アルミニウム膜34が薄く形成されており、透明導電膜からなる第1の電極は下層のみと電気的に接合している。 Figure 1 is an upper layer to become the surface of the second conductive layer 22b as shown in (B) are formed thin aluminum oxide film 34, the first electrode comprising a transparent conductive film is electrically bonded only to the lower ing. 図1(B)では下層22aの端部におけるテーパー角αが、上層となる第2導電層22bの端部におけるテーパー角βよりも小さい例を示している。 Taper angle α at the end shown in FIG. 1 (B) in the lower layer 22a is indicative smaller examples than the taper angle β of the end portion of the second conductive layer 22b to be the upper layer. なお、下層となる第1導電層22aの端部におけるテーパー角αが小さければ小さいほど、第1の電極と第1導電層の接触面積は増加する。 Incidentally, the smaller the taper angle α of the end portion of the first conductive layer 22a as the lower layer, the contact area of ​​the first electrode and the first conductive layer is increased.

次いで、第8のマスクを用いて第1の電極23R、23Gの端部を覆う絶縁物29(バンク、隔壁、障壁、土手などと呼ばれる)を形成する。 Then, the first electrode 23R using the mask of the eighth to form insulator 29 covering an end portion of the 23G (the bank, a partition, a barrier, called a bank). 絶縁物29としては、塗布法により得られる有機樹脂膜、またはSOG膜(例えば、アルキル基を含むSiOx膜)を膜厚0.8μm〜1μmの範囲で用いる。 The insulator 29 is used an organic resin film obtained by a coating method or an SOG film (for example, SiOx film containing an alkyl group) in the range of thickness 0.8Myuemu~1myuemu.

次いで、有機化合物を含む層24R、24Gを、蒸着法または塗布法を用いて積層形成する。 Then, a layer containing an organic compound 24R, a 24G, lamination formed by an evaporation method or a coating method. なお、信頼性を向上させるため、有機化合物を含む層24R、24Gの形成前に真空加熱を行って脱気を行うことが好ましい。 In order to improve reliability, the layer containing an organic compound 24R, it is preferable to perform deaeration by performing vacuum heating before forming the 24G. 例えば、有機化合物材料の蒸着を行う前に、基板に含まれるガスを除去するために減圧雰囲気や不活性雰囲気で200℃〜300℃の加熱処理を行うことが望ましい。 For example, before deposition of the organic compound material, it is preferable to perform the heat treatment at 200 ° C. to 300 ° C. under a reduced pressure atmosphere or an inert atmosphere in order to remove gas contained in the substrate. 有機化合物を含む層24R、24Gの形成に蒸着法を用い、真空度が5×10 -3 Torr(0.665Pa)以下、好ましくは10 -4 〜10 -6 Torrまで真空排気された成膜室で蒸着を行う。 Layer containing an organic compound 24R, the evaporation method used to form the 24G, vacuum degree of 5 × 10 -3 Torr (0.665Pa) or less, preferably deposition chamber which is evacuated to 10 -4 to 10 -6 Torr in performing the deposition. 蒸着の際、予め、抵抗加熱により有機化合物は気化されており、蒸着時にシャッターが開くことにより基板の方向へ飛散する。 During deposition, previously, the organic compound by resistance heating is vaporized, the shutter is scattered toward the substrate by opening the vapor deposition. 気化された有機化合物は、上方に飛散し、メタルマスクに設けられた開口部を通って基板に蒸着される。 The vaporized organic compound is scattered upward and deposited on the substrate through an opening provided in the metal mask.

なお、フルカラー化するために、発光色(R、G、B)ごとにマスクのアライメントを行う。 Incidentally, do to full color, emission color (R, G, B) the mask alignment for each.

有機化合物を含む層24R、24Gは積層であり、第1の電極上に正孔注入層、正孔輸送層、発光層、電子輸送層と順次形成する。 Layer containing an organic compound 24R, 24G is laminated, a hole injection layer on the first electrode, a hole transport layer, light emitting layer, are sequentially formed as the electron transport layer. 例えば、有機化合物を含む層24Rのうち、発光層としてDCMが添加されたAlq 3を40[nm]成膜する。 For example, among the layers 24R containing an organic compound, an Alq 3 which DCM has been added as a light-emitting layer to 40 [nm] deposition. また、有機化合物を含む層24Gのうち、発光層としてDMQDが添加されたAlq 3を40[nm]成膜する。 Also, among the layers 24G containing the organic compound, DMQD the Alq 3 that is added to 40 [nm] deposited as a light emitting layer. また、ここでは図示していないが青色の青色の発光層としてCBP(4,4'−ビス(N−カルバゾリル)−ビフェニル)が添加されたPPD(4,4'−ビス(N−(9−フェナントリル)−N−フェニルアミノ)ビフェニル)を30nm、ブロッキング層としてSAlq(ビス(2−メチル−8−キノリノラト)(トリフェニルシラノラト)アルミニウム)を10[nm]成膜する。 Also, here not shown but CBP as a blue light-emitting layer of blue (4,4'-bis (N- carbazolyl) - biphenyl) PPD which is added (4,4'-bis (N- (9- phenanthryl) -N- phenylamino) biphenyl) was 30 nm, SAlq (bis (2-methyl-8-quinolinolato as a blocking layer) (triphenyl silanolate Lato) aluminum) is 10 [nm] deposition.

次いで、第2の電極25、即ち、有機発光素子の陰極(或いは陽極)を形成する。 Then, the second electrode 25, i.e., a cathode (or an anode) of the organic light emitting element. 第2の電極25の材料としては、MgAg、MgIn、AlLiなどの合金、CaF 2 、CaN、または周期表の1族もしくは2族に属する元素とアルミニウムとを共蒸着法により形成した膜を用いればよい。 The material of the second electrode 25, MgAg, MgIn, alloys such as AlLi, the use of the CaF 2, CaN or film formed by Group 1 or elements belonging to Group 2 and aluminum and the co-evaporation of the periodic table, good.

また、第2の電極25を形成する前に陰極バッファ層としてCaF 2 、MgF 2 、またはBaF 2からなる透光性を有する層(膜厚1nm〜5nm)を形成してもよい。 Further, CaF 2, MgF 2, or BaF layer (thickness 1 nm to 5 nm) with 2 consisting translucent may be formed as a cathode buffer layer before forming the second electrode 25.

また、第2の電極25を保護する保護層を形成してもよい。 It may also form a protective layer for protecting the second electrode 25.

次いで、封止基板33をシール材(図示しない)で貼り合わせて発光素子を封止する。 Then, to seal the light emitting element by bonding the sealing substrate 33 with a sealing material (not shown). なお、一対の基板およびシール材で囲まれた領域27には乾燥した不活性気体、或いは透明な充填材を充填する。 Note that the region 27 surrounded by the pair of substrates and the sealing material filling the dried inert gas, or transparent filler. 不活性気体としては希ガスまたは窒素を用いることができ、乾燥させるための乾燥剤を封止基板33に配置する。 The inert gas can be a rare gas or nitrogen, a desiccant for drying arranged in the sealing substrate 33. また、充填材としては、透光性を有している材料であれば特に限定されず、代表的には紫外線硬化または熱硬化のエポキシ樹脂を用いればよい。 As the filler material is not particularly limited as long as it is a material having a light transmitting property, typically epoxy resin may be used ultraviolet-curing or heat curing. なお、充填材を一対の基板間に充填すると、全体の透過率を向上させることができる。 Incidentally, when filling the filling material between a pair of substrates, thereby improving the overall transmittance.

第1の電極を透明材料、第2の電極を金属材料とすれば、基板10を通過させて光を取り出す構造、即ちボトムエミッション型となる。 Transparent material of the first electrode, the second electrode if the metal material, structure light is extracted by passing the substrate 10, that is, a bottom emission type. また、第1の電極を金属材料、第2の電極を透明材料とすれば、封止基板33を通過させて光を取り出す構造、即ちトップエミッション型となる。 Further, the first electrode metal material, if the second electrode and the transparent material, the structure extracts light passed through a sealing substrate 33, that is, a top emission type. また、第1の電極および第2の電極を透明材料とすれば、基板10と封止基板33の両方を通過させて光を取り出す構造とすることができる。 Further, if the first electrode and the second electrode and the transparent material may be a structure in which light is extracted by passing both the substrate 10 and the sealing substrate 33. 本発明は、適宜、いずれか一の構造とすればよい。 The present invention may be appropriately with any one of the structures.

また、基板10を通過させて光を取り出す際、発光層から放出される発光が通過する層、即ち、第1の電極、1層目の層間絶縁膜13、2層目の層間絶縁膜16、ゲート絶縁膜12、下地絶縁膜11には全て酸化珪素(約1.46前後)が含まれているため、それぞれの屈折率の差が小さくなって光の取り出し効率が向上する。 Also, when taking out the light is passed through the substrate 10, a layer in which light is to pass emitted from the light emitting layer, i.e., the first electrode, the first interlayer insulating film 13, the layer interlayer insulating film 16, the gate insulating film 12, because it contains all the silicon oxide on the underlying insulating film 11 (about 1.46 before and after), the difference between the respective refractive index light extraction efficiency is improved becomes smaller. 即ち、屈折率の異なる材料層間での迷光を抑えることができる。 That is, it is possible to suppress stray light of a different material layers having refractive index.

(実施の形態2) (Embodiment 2)
ここでは、実施の形態1とは2層構造の電極の形状が異なる例を図2(A)および図2(B)を用いて以下に説明する。 Here, the first embodiment will be described below with reference to FIGS. 2 (A) and 2 (B) an example in which the shape of a two-layer structure electrode different.

なお、第1導電層222a及び第2導電層222bからなる電極を形成する工程以外の工程は、実施の形態1と同一であるので、ここでは詳細な説明は省略する。 The steps other than the step of forming an electrode made of the first conductive layer 222a and the second conductive layer 222b is the same as the first embodiment, detailed explanation is omitted here. 従って、図2(A)及び図2(B)において、図1(A)と同じ箇所の部分には同じ符号を用いている。 Thus, in FIG. 2 (A) and FIG. 2 (B), the same reference symbols are used for portions of the same portion as FIG. 1 (A).

実施の形態1に従って、コンタクトホールで半導体層と接する2層構造からなる導電膜を形成する。 According the first embodiment, a conductive film made of two-layer structure in contact with the semiconductor layer in the contact hole. 下層となる第1導電層222aは、高融点金属(Ti、Moなど)または高融点金属化合物(TiNなど)を用い、20nm〜200nmの膜厚範囲とする。 The first conductive layer 222a serving as the lower layer, using a refractory metal (Ti, Mo, etc.) or a refractory metal compound (such as TiN), a thickness range of 20 nm to 200 nm. 下層となる第1導電層222aは、シリコンとアルミニウムの相互拡散を防止する効果を有している。 The first conductive layer 222a serving as the lower layer has the effect of preventing the mutual diffusion of silicon and aluminum.

また、上層となる第2導電層222bは、配線の電気抵抗値を低くするため、低抵抗金属(代表的にはAl)を用い、0.1μm〜2μmの膜厚範囲とする。 The second conductive layer 222b serving as a top layer in order to lower the electrical resistance value of the wiring, using a low-resistance metal (Al typically), the thickness range of 0.1-2 .mu.m. なお、各層の表面を酸化させないように、これら2層を同じスパッタ装置で連続して形成することが好ましい。 Incidentally, the surface of each layer so as not to oxidize, it is preferably formed in succession two layers of the same sputtering apparatus.

次いで、第7のマスクを用いて第1のエッチングを行う。 Then, first etching is performed using a seventh mask. 第1のエッチングでは、上層が幅W4となるようにパターニングする。 In the first etching, patterned so as the upper layer becomes the width W4. 第1のエッチングは、ドライエッチング法またはウェットエッチング法を用いる。 The first etching is a dry etching method or a wet etching method.

次いで、第8のマスクを用いて第2のエッチングを行う。 Then, second etching is performed using the eighth mask. 第2のエッチングでは、下層が幅W3となるようにパターニングする。 In the second etching is patterned so lower becomes the width W3. 第2のエッチングは、ドライエッチング法またはウェットエッチング法を用いる。 Second etching, a dry etching method or a wet etching method.

上記2回のエッチングによって、上層の幅W4は第7のマスクによって決定され、下層の幅W3は第8のマスクによって決定される。 By etching of the two, the upper layer of the width W4 is determined by the seventh mask, the width W3 of the lower layer is determined by the eighth mask.

次いで、実施の形態1と同様にして、上記2層構造を有する配線または電極に接して透明導電膜を形成する。 Then, in the same manner as in the first embodiment, a transparent conductive film in contact with the wiring or electrode having the two-layer structure. 透明導電膜と第1導電層222aとを直接接して形成し、良好なオーミック接合を得ることができる。 Contact by forming a transparent conductive film and the first conductive layer 222a directly, it is possible to obtain a good ohmic contact. そして、第9のマスクを用いてエッチングを行い、第1の電極23R、23G、即ち、有機発光素子の陽極(或いは陰極)を形成する。 Then, etching is performed using the mask of the ninth, the first electrode 23R, 23G, that is, an anode (or a cathode) of the organic light emitting element.

以降の工程は、実施の形態1と同一であるので、ここでは詳細な説明は省略する。 The subsequent steps are the same as the first embodiment, detailed explanation is omitted here.

ここでは、突出した部分を形成するために2回のパターニングを行って図2(A)に示す電極構造を得る例を示した。 Here, an example of obtaining the electrode structure shown in FIG. 2 (A) by patterning twice to form the projected portion. 2回のパターニングを行う場合には、実施の形態1に示すように上層の両側に均等に突出部を形成するのではなく、後に形成する第1の電極と重なる部分だけに突出部を形成することもできる。 When performing the twice patterning of forming the projecting portions only in a portion overlapping with the first electrode to be formed later, rather than forming a uniform protrusions on both sides of the upper layer as shown in the first embodiment it is also possible. 即ち、2つのパターニングマスクを適宜設計することによって、第1の電極と下層の接触面積を制御することができる。 In other words, by appropriately designing the two patterning mask, it is possible to control the contact area of ​​the lower layer and the first electrode.

また、図2(B)に透明導電膜からなる第1の電極とTiからなる下層とが接している部分の拡大断面図を示す。 Also, an enlarged sectional view of a portion where the lower layer comprising a first electrode and a Ti of a transparent conductive film in FIG. 2 (B) is in contact. 図2(B)に示すように第2導電層222bの表面には酸化アルミニウム膜34が薄く形成されており、透明導電膜からなる第1の電極は下層のみと電気的に接合している。 Figure 2 is the surface of the second conductive layer 222b as shown in (B) are formed thin aluminum oxide film 34, a first electrode made of a transparent conductive film is electrically bonded only to the lower. 図2(B)では下層となる第1導電層222aの端部におけるテーパー角αが、第2導電層222bの端部におけるテーパー角βよりも大きい例を示している。 Taper angle α in FIG. 2 (B) end of the first conductive layer 222a serving as a lower layer in have shown greater example than the taper angle β of the end portion of the second conductive layer 222b. なお、図2(B)に示すように、下層の上面部および端面と、第1の電極とが電気的に接続されているが、第1の電極が下層端面と接している面積よりも、第1の電極が下層上面と接している面積のほうが広い構造となっている。 Incidentally, as shown in FIG. 2 (B), and a lower top surface portion and end, but the first electrode are electrically connected, than the area where the first electrode is in contact with the lower end face, towards the area where the first electrode is in contact with the lower upper surface has a large structure.

また、本実施の形態は実施の形態1と自由に組み合わせることができる。 This embodiment can be freely combined with Embodiment 1.

(実施の形態3) (Embodiment 3)
ここでは、透明導電膜と、2層構造の電極との間にもう一層の絶縁膜を設けた例を図3を用いて以下に説明する。 Here, a transparent conductive film will be described below with reference to FIG. 3 an example of providing the another layer of the insulating film between the two-layer structure electrode.

なお、第1導電層22a、第2導電層22b、及び第3導電層22cからなる電極を形成するまでの工程は、実施の形態1と同一であるのでここでは詳細な説明は省略する。 The first conductive layer 22a, the process to form an electrode made of the second conductive layer 22b, and the third conductive layer 22c is, a detailed description is identical to the first embodiment will be omitted. また、図3において、図1(A)と同一の箇所には同じ符号を用いる。 Further, in FIG. 3, using the same reference numerals are given to the same portion as FIG. 1 (A).

まず、実施の形態1に示した工程に従って、2層構造の電極22a、22bを形成する。 First, in accordance with the steps shown in the first embodiment, to form the electrode 22a of the two-layer structure, the 22b. 次いで、層間絶縁膜の3層目となる平坦化絶縁膜320を形成する。 Next, a planarization insulating film 320 serving as the third interlayer insulating film. 平坦化絶縁膜320としては、塗布法によって得られるシリコン(Si)と酸素(O)との結合で骨格構造が構成される絶縁膜を用いる。 As the planarization insulating film 320, skeleton structure used consists insulating film a bond of silicon obtained by a coating method (Si) and oxygen (O). ここでは3層目の平坦化絶縁膜320で平坦化を行うため、平坦化絶縁膜16は特に平坦でなくともよく、例えば、PCVD法による無機絶縁膜を用いてもよい。 To perform planarization by the planarizing insulating film 320 of the third layer here may not be the planarizing insulating film 16 in particular flat, for example, may be an inorganic insulating film formed by a PCVD method.

次いで、平坦化絶縁膜320を選択的にエッチングして、上層となる第2導電層22b及び平坦化絶縁膜16に達するコンタクトホールを形成する。 Then, a planarization insulating film 320 is selectively etched to form a contact hole reaching the second conductive layer 22b and the planarization insulating film 16 serving as the upper layer. 次いで、透明導電膜を成膜して、パターニングを行い、第1の電極323R、323Gを形成する。 Then, a transparent conductive film, followed by patterning the first electrode 323R, to form a 323 g.

次いで、実施の形態1に示した工程と同様にして第1の電極323R、323Gの端部を覆う絶縁物329を形成する。 Then, the first electrode 323R in the same manner as the process shown in Embodiment 1, to form an insulator 329 which covers the end portion of 323 g. 以降の工程は実施の形態1と同一であるのでここでは詳細な説明は省略することとする。 The subsequent steps are a detailed description is identical to the first embodiment will be omitted.

図3に示す構造とすることで、第1の電極面積を広くすることが可能となり、発光領域を広くすることができる。 By the structure shown in FIG. 3, it can be widely first electrode area becomes possible to widen the light-emitting region.

また、本実施の形態は実施の形態1または実施の形態2と自由に組み合わせることができる。 This embodiment can be freely combined with Embodiment 1 or Embodiment 2.

以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。 The present invention having the above structure will be performed explained in more detail in the following examples.

本実施例では、フルカラーの発光装置の説明を図9を用いて説明する。 In this embodiment, it will be described with reference to FIG. 9 described full-color light emitting device. 図9はアクティブマトリクス型の発光装置の一部断面を示す図である。 Figure 9 shows a partial section of an active matrix light-emitting device.

下地絶縁膜1002が設けられた第1の基板1001上には、3つのTFT1003R、1003G、1003Bを設けている。 Over the first substrate 1001 base insulating film 1002 it is provided is provided with three TFT1003R, 1003G, and 1003B. これらのTFTは、チャネル形成領域1020と、ソース領域またはドレイン領域1021、1022とを有し、ゲート絶縁膜1005と、ゲート電極を有するpチャネル型TFTである。 These TFT includes a channel formation region 1020, and a source region or a drain region 1021, a gate insulating film 1005, a p-channel type TFT having a gate electrode. また、ゲート電極は2層となっており、テーパー形状となっているゲート電極の下層1023aと、ゲート電極の上層1023bとで構成されている。 The gate electrode has a two-layer, the lower layer 1023a of the gate electrode has a tapered shape, and a top layer 1023b of the gate electrode.

また、層間絶縁膜1006は、無機絶縁膜である。 Further, the interlayer insulating film 1006, an inorganic insulating film. また、層間絶縁膜1006を覆う平坦化絶縁膜1007は、塗布法による平坦な層間絶縁膜である。 Further, the planarization insulating film 1007 which covers the interlayer insulating film 1006 is a flat interlayer insulating film formed by a coating method.

発光素子においては、第1の電極を平坦とすることが重要であり、平坦化絶縁膜1007が平坦でない場合、平坦化絶縁膜1007の表面凹凸の影響によって第1の電極も平坦とならない恐れがある。 In the light-emitting element, it is important to flatten the first electrode, when the planarization insulating film 1007 is not flat, may not be the first electrode also flat due to the influence of surface roughness of the planarization insulating film 1007 is there. 従って、平坦化絶縁膜1007の平坦性は重要である。 Accordingly, the flatness of the flattening insulating film 1007 is important.

また、TFTのドレイン配線、またはソース配線1024a、1024bは、2層構造としている。 Further, TFT drain or source wiring 1024a, 1024b are a two-layer structure. 後に透明導電膜と接続させる部分において、ドレイン配線、またはソース配線の下層1024aがドレイン配線、またはソース配線の上層1024bより広い幅を有している。 In part for connecting the transparent conductive film later, the lower layer 1024a of the drain or source wiring has a width greater than the upper layer 1024b of the drain or source wiring. この電極形状は、実施の形態2に従い、突出した部分を形成するために2回のパターニングを行って得る。 The electrode shape is in accordance with the second embodiment, obtained by patterning twice to form the projected portion. ここでは、ドレイン配線、またはソース配線の下層1024aには膜を用い、ドレイン配線、またはソース配線の上層1024bにはアルミニウム単体膜を用いた積層膜とする。 Here, the lower layer 1024a of the drain or source wiring with film, the upper layer 1024b of the drain or source wiring is a stacked film using the aluminum single film. TFTのドレイン配線、またはソース配線の上層1024bは、層間絶縁膜のカバレッジを考慮して、テーパー形状とすることが好ましい。 Upper 1024b of the drain or source wiring of the TFT, in consideration of the coverage of the interlayer insulating film, it is preferably tapered.

また、実施の形態1に従って、下層の側面部が上層の側面部におけるテーパー角より小さいテーパ角としてもよい。 Further, according to the first embodiment, the side surface portion of the lower layer may be smaller taper angle than the taper angle at the side surface portion of the upper layer.

また、隔壁1009は樹脂であり、異なる発光を示す有機化合物を含む層との仕切りの役目を果たしている。 Further, the partition wall 1009 is a resin, plays a partition role of the layer containing the organic compound showing different emission. 従って、隔壁1009は、一つの画素、即ち、発光領域を囲むように格子形状としている。 Thus, the partition wall 1009, one pixel, i.e., has a lattice shape so as to surround the light-emitting region. また、異なる発光を示す有機化合物を含む層が隔壁上で重なってもよいが、隣り合う画素の第1の電極とは重ならないようにする。 The layer containing the organic compound showing the different light emission may be overlapped on the partition wall, so as not to overlap with the first electrode of the adjacent pixel.

発光素子は、透明導電材料からなる第1の電極1008と、有機化合物を含む層1015R、1015G、1015Bと、第2の電極1010とで構成されている。 Light-emitting element includes a first electrode 1008 made of a transparent conductive material, a layer containing an organic compound 1015R, 1015G, and is composed of a 1015B, and the second electrode 1010. 本実施例において、第1の電極1008は、下層1024aと接して導通させている。 In this embodiment, the first electrode 1008 is made conductive in contact with the lower layer 1024a.

また、第1の電極1008及び第2の電極1010は仕事関数を考慮して材料を選択する必要がある。 The first electrode 1008 and second electrode 1010, it is necessary to select a material in consideration of the work function. 但し第1の電極及び第2の電極は、画素構成によりいずれも陽極、又は陰極となりうる。 However the first electrode and the second electrode can be either an anode or a cathode. 駆動用TFTの極性がpチャネル型である場合、第1の電極を陽極、第2の電極を陰極とするとよい。 When the polarity of the driving TFT is a p-channel type, the first electrode is an anode, the second electrode is preferably a cathode. また、駆動用TFTの極性がNチャネル型である場合、第1の電極を陰極、第2の電極を陽極とすると好ましい。 Further, when the polarity of the driving TFT is an N-channel type, a cathode and the first electrode, the second electrode is an anode.

また、有機化合物を含む層1015R、1015G、1015Bは、第1の電極(陽極)側から順に、HIL(ホール注入層)、HTL(ホール輸送層)、EML(発光層)、ETL(電子輸送層)、EIL(電子注入層)の順に積層されている。 Further, the layer containing an organic compound 1015R, 1015G, 1015B includes, in order from the first electrode (anode) side, HIL (hole injecting layer), HTL (hole transporting layer), EML (light emitting layer), ETL (electron transport layer ), they are laminated in this order EIL (electron injection layer). なお、有機化合物を含む層は、積層構造以外に単層構造、又は混合構造をとることができる。 Note that the layer containing an organic compound may be a single layer structure or a mixed structure other than a laminated structure. フルカラーとするため、有機化合物を含む層1015R、1015G、1015Bは、それぞれ選択的に形成して、R、G、Bの3種類の画素を形成する。 To full color, the layer 1015R, 1015G, 1015B containing the organic compound are each selectively formed, to form R, G, and three pixels of B.

また、水分や脱ガスによるダメージから発光素子を保護するため、第2の電極1010を覆う保護膜1011、1012を設けることが好ましい。 Further, in order to protect the light emitting device from damage due to moisture and degassing, it is preferable to provide a protective film 1011 and 1012 to cover the second electrode 1010. 保護膜1011、1012としては、PCVD法による緻密な無機絶縁膜(SiN、SiNO膜など)、スパッタ法による緻密な無機絶縁膜(SiN、SiNO膜など)、炭素を主成分とする薄膜(DLC膜、CN膜、アモルファスカーボン膜)、金属酸化物膜(WO 2 、CaF 2 、Al 23など)などを用いることが好ましい。 The protective film 1011 and 1012, a dense inorganic insulating film by a PCVD method (SiN, SiNO film), a dense inorganic insulating film by a sputtering method (SiN, SiNO film), a thin film composed mainly of carbon (DLC film , CN film, an amorphous carbon film), a metal oxide film (WO 2, CaF 2, Al 2 O 3) or the like is preferably used.

第1の基板1001と第2の基板1016との間の間隔1014には、充填材料または不活性ガスを充填する。 The spacing 1014 between the first substrate 1001 and second substrate 1016 are filled with a filler material or an inert gas. 窒素などの不活性ガスを充填する場合は、乾燥させるための乾燥剤を間隔1014に設けることが好ましい。 When filling an inert gas such as nitrogen, it is preferable to provide a drying agent to dry the interval 1014.

また、発光素子の光は、第1の基板1001を通過して取り出される。 Further, the light emitting element is extracted through the first substrate 1001. 図9に示す構造は下方出射型の発光装置である。 Structure shown in FIG. 9 is a bottom emission type light emitting device.

また、ここではトップゲート型TFTを例として説明したが、TFT構造に関係なく本発明を適用することが可能であり、例えばボトムゲート型(逆スタガ型)TFTや順スタガ型TFTに適用することが可能である。 Also, here has been described as an example a top-gate type TFT, it is possible to apply the present invention irrespective of the TFT structure, for example, bottom-gate (inverted staggered) be applied to TFT or a staggered TFT it is possible.

また、本実施例は実施の形態1、実施の形態2、または実施の形態3と自由に組み合わせることができる。 Further, this embodiment can be freely combined with Embodiment Mode 1, Embodiment 2 or Embodiment 3, the embodiment of FIG.

本実施例では、画素部と駆動回路と端子部とを同一基板上に形成し、両方の基板から光を取り出すことのできる発光装置の例を図10に示す。 In this embodiment, an example of a light-emitting device capable of the a driver circuit and a terminal portion pixel portion may be formed on the same substrate, light is extracted from both the substrate in FIG. 10.

基板610上に下地絶縁膜を形成した後、各半導体層を形成する。 After forming the base insulating film over the substrate 610, each semiconductor layer is formed. 次いで、半導体層を覆うゲート絶縁膜を形成した後、各ゲート電極、端子電極を形成する。 Then, after forming a gate insulating film covering the semiconductor layer to form the gate electrodes, the terminal electrodes. 次いで、nチャネル型TFT636を形成するため、半導体にn型を付与する不純物元素(代表的にはリン、またはAs)をドープし、pチャネル型TFT637を形成するため、半導体にp型を付与する不純物元素(代表的にはボロン)をドープしてソース領域およびドレイン領域、必要であればLDD領域を適宜形成する。 Then, in order to form an n-channel type TFT636, doped with an impurity element imparting n-type semiconductor (typically, phosphorus or As,), to form a p-channel type TFT637, imparting p-type semiconductor source and drain regions (typically boron) impurity element is doped, if necessary to properly form the LDD region. 次いで、PCVD法により得られる水素を含む窒化酸化珪素膜(SiNO膜)を形成した後、半導体層に添加された不純物元素の活性化および水素化を行う。 Then, after forming a silicon nitride oxide film (SiNO film) containing hydrogen obtained by PCVD method, activated and hydrogenated impurity element added into the semiconductor layer.

次いで、層間絶縁膜となる平坦化絶縁膜616を形成する。 Then, a planarizing insulating film 616 serving as an interlayer insulating film. 平坦化絶縁膜616としては、塗布法によって得られるシリコン(Si)と酸素(O)との結合で骨格構造が構成される絶縁膜を用いる。 As the planarization insulating film 616, skeleton structure used consists insulating film a bond of silicon obtained by a coating method (Si) and oxygen (O).

次いで、マスクを用いて平坦化絶縁膜にコンタクトホールを形成すると同時に周縁部の平坦化絶縁膜を除去する。 Then removed planarization insulating film at the same time the peripheral edge to form a contact hole in the planarizing insulating film using the mask.

次いで、平坦化絶縁膜616をマスクとしてエッチングを行い、露呈している水素を含むSiNO膜またはゲート絶縁膜を選択的に除去する。 Next, by etching the planarization insulating film 616 as a mask to selectively remove the SiNO film or the gate insulating film containing hydrogen which is exposed.

次いで、導電膜を形成した後、マスクを用いてエッチングを行い、ドレイン配線やソース配線を形成する。 Then, after forming a conductive film, etching is performed using the mask to form the drain wiring and a source wiring. ドレイン配線は、2層構造となっており、後に透明導電膜と接続させる部分において、下層が上層より広い幅を有している。 Drain wiring has a two-layer structure, in a portion to be connected to the transparent conductive film later, the lower layer has a width greater than the upper layer. 本実施例では、実施の形態1の工程に従って、上層より下層が突出した部分を形成している。 In this embodiment, according to the steps of the first embodiment, it forms a portion lower than the upper layer protrudes. また、下層の側面部が上層の側面部におけるテーパー角より小さいテーパ角としている。 The side surface portion of the lower layer is a smaller taper angle than the taper angle at the side surface portion of the upper layer.

次いで、透明導電膜からなる第1の電極623、即ち、有機発光素子の陽極(或いは陰極)を形成する。 Then, a first electrode 623 comprising a transparent conductive film, that is, an anode (or a cathode) of an organic light emitting device. なお、第1の電極623は、突出した下層部分と電気的に接続される。 Note that the first electrode 623 is electrically connected to the protruding lower layer portion.

次いで、塗布法により得られるSOG膜(例えば、アルキル基を含むSiOx膜)をパターニングして、第1の電極623の端部を覆う絶縁物629(バンク、隔壁、障壁、土手などと呼ばれる)を形成する。 Then, SOG film obtained by a coating method (e.g., SiOx film containing an alkyl group) by patterning the insulating material 629 covering an end portion of the first electrode 623 (the bank, a partition, a barrier, and called bank) Form.

次いで、有機化合物を含む層624を、蒸着法または塗布法を用いて形成する。 Then, a layer 624 containing an organic compound is formed by an evaporation method or a coating method. 次いで、透明導電膜からなる第2の電極625、即ち、有機発光素子の陰極(或いは陽極)を形成する。 Then, a second electrode 625 made of a transparent conductive film, namely, a cathode (or an anode) of the organic light emitting element. 次いで、蒸着法またはスパッタ法により透明保護層626を形成する。 Then, a transparent protective layer 626 by vapor deposition or sputtering. 透明保護層626は、第2の電極625を保護する。 Transparent protective layer 626 protects the second electrode 625.

次いで、透明な封止基板633をシール材628で貼り合わせて発光素子を封止する。 Then, to seal the light emitting element by bonding a transparent sealing substrate 633 with a sealant 628. 即ち、発光表示装置は、表示領域の外周をシール材で囲み、一対の基板で封止される。 That is, the light emitting display device, surrounds the periphery of the display area with the sealant and sealed with a pair of substrates. TFTの層間絶縁膜は、基板全面に設けられているため、シール材のパターンが層間絶縁膜の外周縁よりも内側に描画された場合、シール材のパターンの外側に位置する層間絶縁膜の一部から水分や不純物が浸入する恐れがある。 An interlayer insulating film of the TFT, because it is provided on the entire surface of the substrate, if the pattern of the sealing material is drawn inside the outer peripheral edge of the interlayer insulating film, the interlayer insulating film located outside the pattern of the sealing material one there is a possibility that moisture or impurities may enter the section. 従って、TFTの層間絶縁膜として用いる平坦化絶縁膜の外周は、シール材のパターンの内側、好ましくは、シール材パターンと重なるようにして平坦化絶縁膜の端部をシール材が覆うようにする。 Thus, the outer periphery of the planarization insulating film used as an interlayer insulating film of the TFT, the inner pattern of the sealing material, preferably, so as to overlap the sealant pattern the end portion of the planarization insulating film as the sealant covers . なお、シール材628で囲まれた領域には透明な充填材627を充填する。 Note that a region surrounded by the sealant 628 to fill the transparent filler 627.

最後にFPC632を異方性導電膜631により公知の方法で端子電極と貼りつける。 Finally the anisotropic conductive film 631 FPC632 pasted to the terminal electrode by a known method. 端子電極は、透明導電膜を用いることが好ましく、ゲート配線と同時に形成された端子電極上に形成する。 Terminal electrodes, the use of transparent conductive film preferably is formed in the gate wiring and the terminal on the electrode formed at the same time. (図10) (Figure 10)

また、発光素子の光は、基板610及び封止基板633を通過して両側に取り出される。 Further, the light emitting element is extracted to both sides through the substrate 610 and the sealing substrate 633. 図10に示す構造は、基板と封止基板の両方を通過させて光を取り出す構造の発光装置である。 Structure shown in FIG. 10 is a light-emitting device having a structure in which light is extracted by passing both the substrate and the sealing substrate.

以上の工程によって、画素部と駆動回路と端子部とを同一基板上に形成することができる。 Through the above steps, it is possible to form the a driver circuit and a terminal portion pixel portion over one substrate.

また、本実施例は実施の形態1、実施の形態2、または実施の形態3と自由に組み合わせることができる。 Further, this embodiment can be freely combined with Embodiment Mode 1, Embodiment 2 or Embodiment 3, the embodiment of FIG.

本実施例は、上記実施例によって作製されるEL表示パネルにFPCや、駆動用の駆動ICを実装する例について説明する。 This example, FPC or the EL display panel manufactured by the above-mentioned embodiments, an example of mounting the driver IC for driving will be described.

図11(A)に示す図は、FPC1209を4カ所の端子部1208に貼り付けた発光装置の上面図の一例を示している。 Figure shown in FIG. 11 (A) shows an example of a top view of the pasted emitting device FPC1209 the terminal portion 1208 of the four places. 基板1210上には発光素子及びTFTを含む画素部1202と、TFTを含むゲート側駆動回路1203と、TFTを含むソース側駆動回路1201とが形成されている。 On the substrate 1210 as the pixel portion 1202 including the light-emitting element and a TFT, a gate side driver circuit 1203 including a TFT, and a source side driver circuit 1201 including a TFT are formed. TFTのチャネル形成領域が結晶構造を有する半導体膜で構成されている場合には同一基板上にこれらの回路を形成することができる。 When the channel forming region of the TFT is formed of a semiconductor film having a crystal structure can form these circuits on the same substrate. 従って、システムオンパネル化を実現したEL表示パネルを作製することができる。 Therefore, it is possible to manufacture an EL display panel in which system-on-panel is realized.

なお、基板1210はコンタクト部以外において保護膜で覆われており、保護膜上に光触媒機能を有する物質を含む下地層が設けられている。 Note that the substrate 1210 is covered with a protective film except a contact portion, the base layer is provided that includes a substance having a photocatalytic function on the protective film.

また、画素部を挟むように2カ所に設けられた接続領域1207は、発光素子の第2の電極を下層の配線とコンタクトさせるために設けている。 The connection region 1207 provided in two locations so as to sandwich the pixel portion are provided in order to the second electrode of the light emitting element is lower wiring and contacts. なお、発光素子の第1の電極は画素部に設けられたTFTと電気的に接続している。 Note that the first electrode of the light-emitting element is electrically connected to the TFT provided in the pixel portion.

また、封止基板1204は、画素部および駆動回路を囲むシール材1205、およびシール材に囲まれた充填材料によって基板1210と固定されている。 The sealing substrate 1204 is fixed to the substrate 1210 with the filling material surrounded by the sealant 1205, and the sealing material surrounding the pixel portion and the driver circuit. また、透明な乾燥剤を含む充填材料を充填する構成としてもよい。 Further, it may be configured to fill a filling material containing a transparent desiccant. また、画素部と重ならない領域に乾燥剤を配置してもよい。 It is also possible to place a drying agent in the region not overlapping the pixel portion.

また、図11(A)に示した構造は、XGAクラスの比較的大きなサイズ(例えば対角4.3インチ)の発光装置で好適な例を示したが、図11(B)は、狭額縁化させた小型サイズ(例えば対角1.5インチ)で好適なCOG方式を採用した例である。 Further, the structure shown in FIG. 11 (A), showed a preferred example a relatively light-emitting device of large size (e.g., diagonal 4.3 inches) of XGA class, FIG. 11 (B) narrow frame is an example employing a suitable COG method small size was ized (e.g. diagonal 1.5 inches).

図11(B)において、基板1310上に駆動IC1301が実装され、駆動ICの先に配置された端子部1308にFPC1309を実装している。 In FIG. 11 (B), the driving IC1301 is mounted on the substrate 1310, the terminal 1308 disposed in the tip of the drive IC that implement FPC 1309. 実装される駆動IC1301は、生産性を向上させる観点から、一辺が300mmから1000mm以上の矩形状の基板上に複数個作り込むとよい。 Mounted driven IC1301, from the viewpoint of improving productivity, it is preferable one side fabricate plurality over a rectangular substrate than 1000mm from 300 mm. つまり、基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して取り出せばよい。 That is, a circuit pattern with a unit input and output terminals and the driver circuit portion formed over the substrate and may be lastly divided to. ドライバICの長辺の長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が15〜80mm、短辺が1〜6mmの矩形状に形成してもよいし、画素領域の一辺、又は画素部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。 The length of the long side of the driver IC, taking into account the length and the pixel pitch of one side of the pixel portion, the long sides 15~80Mm, to the short side may be formed in a rectangular shape of 1 to 6 mm, the pixel region one side, or a length obtained by adding the side of one side of each driver circuit of the pixel portion.

駆動ICのICチップに対する外形寸法の優位性は長辺の長さにあり、長辺が15〜80mmで形成された駆動ICを用いると、画素部に対応して実装するのに必要な数がICチップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。 Advantage of the external dimension to the IC chip of the driver IC is is the length of the long side, with a drive IC having a long side in 15~80Mm, the number necessary for mounting corresponding to the pixel portion fewer than the case of using an IC chip, it is possible to improve the manufacturing yield. また、ガラス基板上に駆動ICを形成すると、母体として用いる基板の形状に限定されないので生産性を損なうことがない。 Further, when a driver IC is formed over a glass substrate is not degraded productivity since it is not limited to the shape of a mother substrate. これは、円形のシリコンウエハからICチップを取り出す場合と比較すると、大きな優位点である。 This, when compared with the case of taking IC chips from a circular silicon wafer, which is a great advantage.

また、TAB方式を採用してもよく、その場合は、複数のテープを貼り付けて、該テープに駆動ICを実装すればよい。 Further, a TAB method may be employed, if so, copy and paste the plurality of tapes may be mounted a drive IC on the tape. COG方式の場合と同様に、単数のテープに単数の駆動ICを実装してもよく、この場合には、強度の問題から、駆動ICを固定する金属片等を一緒に貼り付けるとよい。 As with the COG method, driver IC may be mounted on the singular to tape the singular, in this case, the strength problem may paste a metal piece or the like for fixing the driver IC together.

また、基板1310もコンタクト部以外において保護膜で覆われており、保護膜上に光触媒機能を有する物質を含む下地層が設けられている。 The substrate 1310 also covered with a protective film except a contact portion, the base layer containing a substance having a photocatalytic function is provided on the protective film.

また、画素部1302と駆動IC1301の間に設けられた接続領域1307は、発光素子の第2の電極を下層の配線とコンタクトさせるために設けている。 The connection region 1307 provided between a pixel portion 1302 and the driving IC1301 is provided in order to the second electrode of the light emitting element is lower wiring and contacts. なお、発光素子の第1の電極は画素部に設けられたTFTと電気的に接続している。 Note that the first electrode of the light-emitting element is electrically connected to the TFT provided in the pixel portion.

また、封止基板1304は、画素部1302を囲むシール材1305、およびシール材に囲まれた充填材料によって基板1310と固定されている。 The sealing substrate 1304 is fixed to the substrate 1310 with the filling material surrounded by the sealant 1305, and the sealing material surrounding the pixel portion 1302.

また、TFTのチャネル形成領域として非晶質半導体膜を用いる場合には、駆動回路を同一基板上に形成することは困難であるため、大きなサイズであっても図11(B)の構成となる。 In the case of using an amorphous semiconductor film as a channel formation region of the TFT, it is difficult to form the driver circuit over the same substrate, even large size becomes a configuration shown in FIG. 11 (B) .

また、本実施例は実施の形態1、実施の形態2、実施の形態3、実施例1、または実施例2と自由に組み合わせることができる。 This example also Mode 1, Embodiment Mode 2, Embodiment Mode 3, can be freely combined with Embodiment 1 or Embodiment 2,.

本実施例では、画素部と駆動回路と端子部とを同一基板上に形成した液晶表示装置の例を図12に示す。 In this embodiment, an example of a liquid crystal display device formed and a driver circuit and a terminal portion pixel portion over one substrate in FIG. 12. 図12は、カラーフィルタを用いない液晶パネルの断面図を示している。 Figure 12 shows a cross-sectional view of a liquid crystal panel without a color filter.

カラーフィルタを用いない液晶パネルによって光シャッタを行い、RGBの3色のバックライト光源を高速で点滅させるフィールドシーケンシャル方式の駆動方法を用いる。 It performs optical shutter by the liquid crystal panel without a color filter, using the driving method of the field sequential method of blinking the RGB three-color backlight source at high speed. フィールドシーケンシャル方式は、人間の目の時間的な分解能力の限界を利用し、連続時間的な加法混色によってカラー表示を実現するものである。 Field sequential method utilizes the limits of temporal resolution power of the human eye, which realizes the color display by continuous temporal additive color mixture.

下地絶縁膜702が設けられた第1の基板701上には、3つのTFT703を設けている。 On the first substrate 701 underlying insulating film 702 is provided is provided with three TFT 703. これらのTFTは、チャネル形成領域720と、低濃度不純物領域725、726と、ソース領域またはドレイン領域721、722とを有し、ゲート絶縁膜705と、ゲート電極を有するnチャネル型TFTである。 These TFT includes a channel formation region 720, a low-concentration impurity regions 725 and 726, and a source region or a drain region 721 and 722, a gate insulating film 705, an n-channel type TFT having a gate electrode. また、ゲート電極は2層となっており、テーパー形状となっているゲート電極の下層723aと、ゲート電極の上層723bとで構成されている。 The gate electrode has a two-layer, a lower layer 723a of the gate electrode has a tapered shape, and a top layer 723b of the gate electrode.

また、層間絶縁膜706は、無機絶縁膜である。 Further, the interlayer insulating film 706 is an inorganic insulating film. また、層間絶縁膜706を覆う平坦化絶縁膜707は、塗布法による平坦な層間絶縁膜である。 Further, a planarization insulating film 707 which covers the interlayer insulating film 706 is a flat interlayer insulating film formed by a coating method.

また、TFTのドレイン配線、またはソース配線は、2層構造となっており、後に透明導電膜と接続させる部分において、ドレイン配線、またはソース配線の下層724aが、ドレイン配線、またはソース配線の上層724bより広い幅を有している。 Further, TFT drain or source wiring has a two-layer structure, in a portion to be connected to the transparent conductive film later, the lower layer 724a of the drain or source wiring is the upper layer of the drain or source wiring 724b It has a wider width. ここでは、ドレイン配線、またはソース配線の下層としてMo膜を用い、ドレイン配線、またはソース配線の上層としてアルミニウム単体膜を用いる。 Here, using a Mo film as a lower layer of the drain or source wiring, an aluminum single film as the upper layer of the drain or source wiring. TFTのドレイン配線、またはソース配線は、層間絶縁膜のカバレッジを考慮して、テーパー形状とすることが好ましい。 TFT drain or source wiring, taking into account the coverage of the interlayer insulating film, it is preferably tapered.

また、画素電極708は、ITO(酸化インジウムスズ)、ITSO(ITOに酸化珪素が2〜10重量%含まれたターゲットを用いてスパッタリング法で得られる酸化珪素を含む酸化インジウムスズ)、酸化珪素を含み酸化インジウムに2〜20atomic%の酸化亜鉛(ZnO)を混合した透光性酸化物導電膜(IZO)、酸化珪素を含むATO(アンチモン・チン・オキサイド)などの透明導電膜を用いることができる。 The pixel electrode 708 is, ITO (indium tin oxide), ITSO (indium tin oxide containing silicon oxide obtained by a sputtering method using a target containing silicon oxide of 2 to 10% by weight ITO), silicon oxide can be used include 2~20Atomic% of zinc oxide (ZnO) was mixed with the light-transmitting oxide conductive film on indium oxide (IZO), a transparent conductive film such as ATO (antimony tin oxide) containing silicon oxide .

また、柱状スペーサ714は樹脂であり、基板間隔を一定に保つ役目を果たしている。 Also, the columnar spacers 714 are resins, which serves to keep the substrate gap constant. 従って、柱状スペーサ714は、等間隔で配置されている。 Therefore, the columnar spacers 714 are arranged at equal intervals. また、高速応答させるため、基板間隔は2μm以下にすることが好ましく、柱状スペーサ714の高さを適宜調節する。 Further, in order to speed response, the distance between the substrates preferably be a 2μm or less, to adjust the height of the columnar spacer 714 as appropriate. また、2インチ角以下の小さい画面サイズの場合には、柱状スペーサは特に設けなくともよく、シール材に含ませるフィラーなどのギャップ材のみで基板間隔を調節してもよい。 In the case of a small screen size of less than 2 inches square, the columnar spacer may not necessarily provided, may be adjusted substrate gap only in the gap material such as a filler to be contained in the sealant.

また、柱状スペーサ714及び画素電極708を覆う配向膜710も設ける。 The alignment film 710 is also provided to cover the columnar spacers 714 and the pixel electrode 708. 対向基板となる第2の基板716にも配向膜712を設け、シール材(図示しない)で第1の基板701と第2の基板716を貼り合わせている。 For the second substrate 716 which is a counter substrate provided with an alignment film 712 are bonded to the first substrate 701 by a sealing material (not shown) the second substrate 716.

また、第1の基板701と第2の基板716との間の間隔には、液晶材料711を充填する。 Further, the first substrate 701 to the distance between the second substrate 716 are filled with a liquid crystal material 711. 液晶材料711は、シール材を閉パターンとして気泡が入らないように減圧下で液晶の滴下を行い、両方の基板を貼り合わせる方法を用いてもよいし、開口部を有するシールパターンを設け、TFT基板を貼りあわせた後に毛細管現象を用いて液晶を注入するディップ式(汲み上げ式)を用いてもよい。 The liquid crystal material 711, the sealing member subjected to dropping of the liquid crystal under reduced pressure to keep out air bubbles as closed pattern, may be used a method of bonding the both substrates, provided with a seal pattern having an opening, TFT dip by which a liquid crystal is injected using a capillary phenomenon (pumping method) may be used after attaching the substrate.

本実施例の液晶パネルは、いわゆるπセル構造を有しており、OCB(Optically Compensated Bend)モードという表示モードを用いる。 The liquid crystal panel of this embodiment has a so-called π cell structure, using the display mode called OCB (Optically Compensated Bend) mode. πセル構造とは、液晶分子のプレチルト角がアクティブマトリクス基板と対向基板との基板間の中心面に対して面対称の関係で配向された構造である。 The π cell structure is a pretilt angle of the liquid crystal molecules are oriented in relation symmetrical with respect to the center plane between the active matrix substrate and the opposite substrate structure. πセル構造の配向状態は、基板間に電圧が印加されていない時はスプレイ配向となり、電圧を印加するとベンド配向に移行する。 Orientation state of the π cell structure, when no voltage is applied between the substrates becomes splay alignment, and shifts into a bend orientation when the voltage is applied. さらに電圧を印加するとベンド配向の液晶分子が両方の基板と垂直に配向し、光が透過する状態となる。 Furthermore, when applying a voltage the liquid crystal molecules in the bend alignment oriented perpendicular to both substrates so that light is transmitted. なお、OCBモードにすると、従来のTNモードより約10倍速い高速応答性を実現できる。 Incidentally, when the OCB mode can be achieved approximately 10 times faster speed response than a conventional TN mode.

また、液晶パネルは一対の光学フィルム(偏光板、位相差板など)731、732の間に挟む。 Further, the liquid crystal panel is sandwiched between a pair of optical films (a polarizing plate, a retardation plate, etc.) 731 and 732. 加えて、OCBモードによる表示においては、リタデーションの視角依存性を3次元的に補償するため、2軸性位相差板を用いることが好ましい。 In addition, in the display by the OCB mode, in order to compensate the viewing angle dependence of the retardation in three dimensions, it is preferable to use a biaxial retardation plate.

図12に示す液晶パネルのバックライトとしてRGBの3色のLED735として用いる。 Used as LED735 of three RGB colors as a backlight of a liquid crystal panel shown in FIG. 12. LED735の光は導光板734によって導出される。 Light LED735 is derived by the light guide plate 734. フィールドシーケンシャル駆動方法においては、LED点灯期間TR期間、TG期間およびTB期間に、それぞれR、G、BのLEDが順に点灯する。 In the field sequential driving method, LED lighting period TR period, TG period and TB period, R respectively, G, LED of B is turned sequentially. 赤のLEDの点灯期間(TR)には、赤に対応したビデオ信号(R1)が液晶パネルに供給され、液晶パネルに赤の画像1画面分が書き込まれる。 A lighting period of the red LED (TR), the video signals corresponding to red (R1) is supplied to the liquid crystal panel, one screen red image is written into the liquid crystal panel. また、緑のLEDの点灯期間(TG)には、緑に対応したビデオデータ(G1)が液晶パネルに供給され、液晶パネルに緑の画像1画面分が書き込まれる。 Further, in the lighting period of the green LED (TG), video data corresponding to the green (G1) is supplied to the liquid crystal panel, one screen of green image is written to the liquid crystal panel. また、青のLEDの点灯期間(TB)には、青に対応したビデオデータ(B1)が液晶表示装置に供給され、液晶表示装置に青の画像1画面分が書き込まれる。 Further, in the lighting period of the blue LED (TB), the video data corresponding to the blue (B1) is supplied to the liquid crystal display device, the blue image one screen is written in the liquid crystal display device. これらの3回の画像の書き込みにより、1フレームが形成される。 Writing these three images, one frame is formed.

本発明を実施して得たELパネルまたは液晶パネルを組み込むことによって様々な電子機器を作製することができる。 It can be manufactured a variety of electronic devices by incorporating an EL panel or a liquid crystal panel obtained by implementing the present invention. 電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD))等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。 The electronic device, a video camera, a digital camera, a goggle type display, a navigation system, an audio reproducing device (car audio, an audio component, or the like), a personal computer, a game machine, a portable information terminal (mobile computer, portable telephone, portable game machine or an electronic book), an image reproducing device provided with a recording medium (specifically Digital Versatile Disc (DVD) for reproducing a recording medium such as a), and the like devices) that includes a display for displaying the reproduced image . それらの電子機器の具体例を図13、図14に示す。 Specific examples of these electronic appliances are shown in FIGS. 13 and 14.

図13(A)はテレビであり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。 Fig. 13 (A) is a television, which includes a housing 2001, a supporting base 2002, a display portion 2003, a speaker portion 2004, a video input terminal 2005, and the like. 本発明はテレビに内蔵している半導体集積回路、および表示部2003に適用し、消費電力が低減されたテレビを実現することができる。 The present invention can be applied the semiconductor integrated circuit is built into the television, and the display portion 2003 to achieve a television with low power consumption. なお、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全ての情報表示用のテレビが含まれる。 It should be noted that, for a personal computer, for TV broadcast reception, include TV for all of the information display, such as an advertising display.

図13(B)はデジタルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。 Figure 13 (B) shows a digital camera including a main body 2101, a display portion 2102, an image receiving portion 2103, operation keys 2104, an external connection port 2105, a shutter 2106 and the like. 本発明は、デジタルカメラに内蔵されている半導体集積回路(メモリやCPUなど)、および表示部2102に適用し、消費電力が低減されたデジタルカメラとすることができる。 The present invention relates to a semiconductor integrated circuit (such as a memory or a CPU) built in the digital camera and the display portion 2102, power consumption can be a digital camera that is reduced.

図13(C)はパーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。 Figure 13 (C) is a personal computer including a main body 2201, a housing 2202, a display portion 2203, a keyboard 2204, an external connection port 2205, a pointing mouse 2206, and the like. 本発明は、パーソナルコンピュータに内蔵されている半導体集積回路(メモリやCPUなど)、および表示部2203に適用し、表示部に配置されるTFTと、CPUを構成するCMOS回路とに用いられる配線や接触抵抗を低減することが可能となり、消費電力が低減されたパーソナルコンピュータを実現することができる。 The present invention relates to a semiconductor integrated circuit (such as a memory or a CPU) built in the personal computer and the display portion 2203, a TFT disposed in the display unit, Ya wiring used in a CMOS circuit forming a CPU it is possible to reduce the contact resistance, power consumption can be achieved reduced personal computer.

図13(D)は電子書籍であり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。 Figure 13 (D) is an electronic book includes a main body 2301, a display portion 2302, a switch 2303, operation keys 2304, an infrared port 2305, and the like. 本発明は、電子書籍に内蔵されている半導体集積回路(メモリやCPUなど)、および表示部2302に適用し、消費電力が低減された電子書籍を実現することができる。 The present invention relates to a semiconductor integrated circuit (such as a memory or a CPU) built in the electronic book and the display portion 2302, it is possible to realize an electronic book whose power consumption is reduced.

図13(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体(DVD等)読込部2405、操作キー2406、スピーカー部2407等を含む。 Figure 13 (E) shows a portable image reproducing device provided with a recording medium (specifically, a DVD playback device), and the main body 2401, a housing 2402, a display portion A 2403, a display portion B 2404, a recording medium (DVD or the like) reading portion 2405, an operation key 2406, a speaker portion 2407, and the like. 表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示する。 Display unit A2403 mainly displays image information, display unit B2404 mainly displays text information. 本発明は画像再生装置に内蔵されている半導体集積回路(メモリやCPUなど)、および表示部A、B2403、2404に適用し、消費電力が低減された画像再生装置を実現することができる。 The present invention is a semiconductor integrated circuit (such as a memory or a CPU) built in the image reproducing device, and a display unit A, and applied to B2403,2404, it is possible to achieve an image reproduction device with reduced power consumption.

図13(F)は携帯型のゲーム機器であり、本体2501、表示部2505、操作スイッチ2504等を含む。 Figure 13 (F) is a portable game device, which includes a main body 2501, a display portion 2505, an operation switch 2504, and the like. ゲーム機器に内蔵されている半導体集積回路(メモリやCPUなど)、および表示部2505に適用し、消費電力が低減された携帯型のゲーム機器を実現することができる。 Game semiconductor integrated circuit (such as a memory or a CPU) built in the equipment and the display portion 2505, power consumption can be realized a game machine portable with reduced.

図13(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。 Figure 13 (G) shows a video camera including a main body 2601, a display portion 2602, a casing 2603, an external connection port 2604, a remote control receiving portion 2605, an image receiving portion 2606, a battery 2607, an audio input portion 2608, operation keys 2609, etc. . 本発明は、ビデオカメラに内蔵されている半導体集積回路(メモリやCPUなど)、および表示部2602に適用し、消費電力が低減されたビデオカメラを実現することができる。 The present invention relates to a semiconductor integrated circuit (such as a memory or a CPU) built in the video camera and the display portion 2602, it is possible to realize a video camera with low power consumption.

図13(H)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。 Figure 13 (H) shows a mobile phone which includes a main body 2701, a casing 2702, a display portion 2703, an audio input portion 2704, an audio output portion 2705, operation keys 2706, an external connection port 2707, an antenna 2708 and the like. 本発明は、携帯電話に内蔵されている半導体集積回路(メモリやCPUや高周波回路など)、および表示部2703に適用し、消費電力が低減された携帯電話を実現できる。 The present invention relates to a semiconductor integrated circuit (such as a memory or a CPU or a high-frequency circuit) incorporated in the mobile phone and the display portion 2703 can realize reduced power consumption mobile phone.

また、図14は、記録媒体を備えた携帯型の音楽再生装置であり、本体2901、表示部2903、記録媒体(カード型メモリ、小型HDD等)読み込み部、操作キー2902、2906、接続コード2904に接続されたヘッドフォンのスピーカ部2905等を含む。 Further, FIG. 14, a portable music playback device provided with a recording medium, a main body 2901, a display portion 2903, a recording medium (card type memory, compact HDD or the like) reading portion, operation keys 2902,2906, connection code 2904 to a speaker portion 2905 or the like of the connected headphones. 本発明は、表示部2903に適用し、消費電力が低減された音楽再生装置を実現できる。 The present invention is applied to a display unit 2903 can be realized music playback device with reduced power consumption.

また、本実施例は実施の形態1、実施の形態2、実施の形態3、実施例1、実施例2、実施例3、実施例4、または実施例5と自由に組み合わせることができる。 This example also Mode 1, Embodiment Mode 2, Embodiment Mode 3, Embodiment 1, Embodiment 2, Embodiment 3, can be freely combined with Embodiment 4 or Embodiment 5,.

実施の形態1を示す画素断面図。 Pixel cross-sectional view showing the first embodiment. 実施の形態2を示す画素断面図。 Pixel cross-sectional view showing a second embodiment. 実施の形態3を示す画素断面図。 Pixel cross-sectional view showing a third embodiment. エッチング後の電極端部における斜視図および断面図のSEM写真。 SEM photograph of a perspective view and a cross-sectional view of the electrode end portion after the etching. 第1のTEGパターンを示す図。 It shows a first TEG pattern. 第2のTEGパターンを示す図。 It shows a second TEG pattern. 第1のTEGパターンを用いた電気測定の結果示すグラフ。 Graph showing the results of electrical measurement using the first TEG pattern. (チタンとアルミニウムの積層の実験結果) (Experimental Results of lamination of titanium and aluminum) 第2のTEGパターンを用いた電気測定の結果示すグラフ。 Graph showing the results of electrical measurement using the second TEG pattern. EL表示パネルの断面図。 Cross-sectional view of the EL display panel. (実施例1) (Example 1) EL表示パネルの断面図。 Cross-sectional view of the EL display panel. (実施例2) (Example 2) EL表示パネルを示す上面図。 Top view of the EL display panel. (実施例3) (Example 3) 液晶パネルを示す断面図。 Sectional view showing a liquid crystal panel. (実施例4) (Example 4) 電子機器の一例を示す図。 Diagram illustrating an example of an electronic device. 電子機器の一例を示す図。 Diagram illustrating an example of an electronic device. 第1のTEGパターンを用いた電気測定の結果示すグラフ。 Graph showing the results of electrical measurement using the first TEG pattern. (モリブデンとアルミニウムの積層の実験結果) (Experimental Results of the laminate of a molybdenum and aluminum)

符号の説明 DESCRIPTION OF SYMBOLS

10 基板11 下地絶縁膜12 ゲート絶縁膜13 第1の層間絶縁膜14a 導電層14b 導電層16 平坦化絶縁膜17 p型の高濃度不純物領域18 p型の高濃度不純物領域19 チャネル形成領域22a 第1導電層22b 第2導電層23R 第1の電極23G 第1の電極24R 有機化合物を含む層24G 有機化合物を含む層25 第2の電極27 領域29 絶縁物33 封止基板34 酸化アルミニウム膜222a 第1導電層222b 第2導電層320 平坦化絶縁膜323R 第1の電極323G 第1の電極329 絶縁物610 基板616 平坦化絶縁膜623 第1の電極624 有機化合物を含む層625 第2の電極626 透明保護層627 充填材628 シール材629 絶縁物632 FPC 10 substrate 11 underlying insulating film 12 a gate insulating film 13 first interlayer insulation film 14a conductive layer 14b conductive layer 16 heavily doped impurity regions 19 a channel formation region 22a of the high concentration impurity region 18 p-type planarization insulating film 17 p-type first the layer 25 second electrode 27 region 29 insulator 33 sealing substrate 34 aluminum oxide film 222a including a layer 24G organic compounds containing one conductive layer 22b second conductive layer 23R first electrode 23G first electrode 24R organic compound layer 625 a second electrode 626 including the first conductive layer 222b second conductive layer 320 planarization insulating film 323R first electrode 323G first electrode 329 insulator 610 substrate 616 planarization insulating film 623 first electrode 624 organic compounds transparent protective layer 627 filler 628 sealant 629 insulator 632 FPC
633 封止基板636 nチャネル型TFT 633 sealing substrate 636 n-channel type TFT
637 pチャネル型TFT 637 p-channel type TFT
701 第1の基板702 下地絶縁膜703 TFT 701 first substrate 702 underlying insulating film 703 TFT
705 ゲート絶縁膜706 層間絶縁膜707 平坦化絶縁膜708 画素電極710 配向膜711 液晶材料712 配向膜714 柱状スペーサ716 第2の基板720 チャネル形成領域721 ソース領域またはドレイン領域722 ソース領域またはドレイン領域723a ゲート電極の下層723b ゲート電極の上層724a ドレイン配線、またはソース配線の下層724b ドレイン配線、またはソース配線の下層725 低濃度不純物領域726 低濃度不純物領域731 光学フィルム732 光学フィルム734 導光板735 LED 705 a gate insulating film 706 interlayer insulating film 707 planarizing insulating film 708 the pixel electrode 710 alignment layer 711 liquid crystal material 712 alignment film 714 columnar spacer 716 second substrate 720 channel forming region 721 source region or drain region 722 source region or drain region 723a upper 724a drain wiring or bottom 724b drain wiring or bottom 725 lightly doped regions 726 lightly doped region 731 the optical film 732 optical film 734 light guide plate 735 LED of the source wiring, the source wiring, the lower 723b gate electrode of the gate electrode
1001 第1の基板1002 下地絶縁膜1003R TFT 1001 first substrate 1002 base insulating film 1003R TFT
1003G TFT 1003G TFT
1003B TFT 1003B TFT
1005 ゲート絶縁膜1006 層間絶縁膜1007 平坦化絶縁膜1008 第1の電極1009 隔壁1010 第2の電極1011 保護膜1012 保護膜1014 間隔1015R 有機化合物を含む層1015G 有機化合物を含む層1015B 有機化合物を含む層1016 第2の基板1020 チャネル形成領域1021 ソース領域またはドレイン領域1022 ソース領域またはドレイン領域1023a ゲート電極の下層1023b ゲート電極の上層1024a ドレイン配線、またはソース配線の下層1024b ドレイン配線、またはソース配線の上層1201 ソース側駆動回路1202 画素部1203 ゲート側駆動回路1204 封止基板1205 シール材1207 接続領域1208 端子部1209 FPC Comprising a layer 1015B organic compound containing layer 1015G organic compounds containing 1005 gate insulating film 1006 interlayer insulating film 1007 planarization insulating film 1008 first electrode 1009 bulkhead 1010 second electrode 1011 protective film 1012 protective film 1014 intervals 1015R organic compound lower 1024b drain wiring layer 1016 upper 1024a drain wiring of the lower layer 1023b gate electrode of the second substrate 1020 channel forming region 1021 source region or drain region 1022 the source or drain region 1023a gate electrode or the source wiring or the upper layer of the source wiring, 1201 source side driver circuit 1202 pixel portion 1203 a gate side driver circuit 1204 sealing substrate 1205 sealant 1207 connection region 1208 terminal unit 1209 FPC
1210 基板1301 駆動IC 1210 substrate 1301 drive IC
1302 画素部1304 封止基板1305 シール材1307 接続領域1308 端子部1309 FPC 1302 pixel portion 1304 sealing substrate 1305 sealant 1307 connection region 1308 terminal unit 1309 FPC
1310 基板 1310 board

Claims (11)

  1. 半導体層を有する薄膜トランジスタと、 A thin film transistor having a semiconductor layer,
    前記半導体層と接し、チタン又はモリブデンを有する第1導電層と、 The semiconductor layer and in contact with, a first conductive layer having a titanium or molybdenum,
    前記第1導電層と接し、アルミニウムを有する第2導電層と、 In contact with the first conductive layer, a second conductive layer having an aluminum,
    インジウム錫酸化物又はインジウム亜鉛酸化物を有する透明導電膜と、を有し、 It includes a transparent conductive film having indium tin oxide or indium zinc oxide, and,
    前記第1導電層の幅は、前記第2導電層の幅よりも広く、 A width of the first conductive layer is wider than the width of the second conductive layer,
    前記透明導電膜は、前記第1導電層の、前記第2導電層の端部から延在している部分と接することを特徴とする半導体装置。 The transparent conductive film, wherein a contact with said first conductive layer, the portion extending from an end portion of the second conductive layer.
  2. 半導体層を有する薄膜トランジスタと、 A thin film transistor having a semiconductor layer,
    前記半導体層と接し、チタン又はモリブデンを有する第1導電層と、 The semiconductor layer and in contact with, a first conductive layer having a titanium or molybdenum,
    前記第1導電層と接し、アルミニウムを有する第2導電層と、 In contact with the first conductive layer, a second conductive layer having an aluminum,
    インジウム錫酸化物又はインジウム亜鉛酸化物を有する透明導電膜と、を有し、 It includes a transparent conductive film having indium tin oxide or indium zinc oxide, and,
    前記第1導電層は、前記第2導電層の端部から突出している部分を有し、 The first conductive layer has a portion that protrudes from an end portion of the second conductive layer,
    前記透明導電膜は、前記第1導電層の前記突出している部分と接することを特徴とする半導体装置。 The transparent conductive film, wherein a contact with the protruding to have portions of the first conductive layer.
  3. 半導体層を有する薄膜トランジスタと、 A thin film transistor having a semiconductor layer,
    前記半導体層と接し、チタン又はモリブデンを有する第1導電層と、 The semiconductor layer and in contact with, a first conductive layer having a titanium or molybdenum,
    前記第1導電層と接し、アルミニウムを有する第2導電層と、 In contact with the first conductive layer, a second conductive layer having an aluminum,
    インジウム錫酸化物又はインジウム亜鉛酸化物を有する透明導電膜と、を有し、 It includes a transparent conductive film having indium tin oxide or indium zinc oxide, and,
    前記第1導電層は、前記第2導電層の端部から突出している部分を有し、 The first conductive layer has a portion that protrudes from an end portion of the second conductive layer,
    前記第1導電層の側面部におけるテーパー角は、前記第2導電層の側面部におけるテーパー角よりも小さく、 The taper angle of the side surface portion of the first conductive layer is smaller than the taper angle at the side surface portion of the second conductive layer,
    前記透明導電膜は、前記第1導電層の側面部と接することを特徴とする半導体装置。 The transparent conductive film, wherein a contact with the side surface portion of the first conductive layer.
  4. 半導体層を有する薄膜トランジスタと、 A thin film transistor having a semiconductor layer,
    前記半導体層と接し、チタン又はモリブデンを有する第1導電層と、 The semiconductor layer and in contact with, a first conductive layer having a titanium or molybdenum,
    前記第1導電層と接し、アルミニウムを有する第2導電層と、 In contact with the first conductive layer, a second conductive layer having an aluminum,
    インジウム錫酸化物又はインジウム亜鉛酸化物を有する透明導電膜と、を有し、 It includes a transparent conductive film having indium tin oxide or indium zinc oxide, and,
    前記第1導電層は、前記第2導電層の端部から突出している部分を有し、 The first conductive layer has a portion that protrudes from an end portion of the second conductive layer,
    前記第1導電層の側面部におけるテーパー角は、前記第2導電層の側面部におけるテーパー角よりも大きく、 The taper angle of the side surface portion of the first conductive layer is larger than the taper angle at the side surface portion of the second conductive layer,
    前記透明導電膜は、前記第1導電層の、前記突出している部分の上面部及び側面部と接することを特徴とする半導体装置。 The transparent conductive film, wherein a contact with said first conductive layer, the upper surface portion and side portions of the part that the projecting.
  5. 半導体膜を有する薄膜トランジスタと、第1導電層と、第2導電層と、透明導電膜と、を有する半導体装置であって、 A semiconductor device having a thin film transistor having a semiconductor film, a first conductive layer, a second conductive layer, a transparent conductive film, and
    前記第1導電層は、前記半導体膜と接する領域を有し、 The first conductive layer has a region in contact with the semiconductor film,
    前記第1導電層は、前記第2導電層と接する第1の領域と、前記第2導電層と接しない第2の領域と、を有し、 It said first conductive layer includes a first region in contact with the second conductive layer, and a second region not in contact with the second conductive layer, and
    前記透明導電膜は、前記第2の領域と接する領域を有し、 The transparent conductive film has a region in contact with said second region,
    前記第1導電層はチタン又はモリブデンを有し、 The first conductive layer has a titanium or molybdenum,
    前記第2導電層はアルミニウムを有し、 It said second conductive layer has an aluminum,
    前記透明導電膜はインジウム錫酸化物又はインジウム亜鉛酸化物を有することを特徴とする半導体装置。 The transparent conductive film semiconductor device characterized by having an indium tin oxide or indium zinc oxide.
  6. 請求項1乃至のいずれか一において、 In any one of claims 1 to 5,
    前記透明導電膜を陽極または陰極とする発光素子とを有していることを特徴とする半導体装置。 The semiconductor device is characterized in that the transparent conductive film and a light emitting element for an anode or cathode.
  7. 請求項1乃至のいずれか一において、 In any one of claims 1 to 5,
    前記透明導電膜を画素電極とする液晶素子とを有していることを特徴とする半導体装置。 Wherein a has a liquid crystal element according to the transparent conductive film pixel electrode.
  8. 請求項1乃至のいずれか一において、 In any one of claims 1 to 7,
    前記第2導電層の表面は酸化膜で覆われていることを特徴とする半導体装置。 Wherein a surface of the second conductive layer is covered with an oxide film.
  9. 請求項1乃至のいずれか一において、 In any one of claims 1 to 8,
    前記第1導電層と前記第2導電層は、同じスパッタ装置内で連続して形成されたことを特徴とする半導体装置。 The first conductive layer and the second conductive layer, and wherein a continuously formed in the same sputtering apparatus.
  10. 請求項1乃至9のいずれか一に記載の前記半導体装置を有するモジュール。 Module having the semiconductor device according to any one of claims 1 to 9.
  11. 請求項1乃至のいずれか一に記載の前記半導体装置と、操作キー又は操作スイッチとを有する電子機器。 The electronic device having the semiconductor device, and an operation key or the operation switch according to any one of claims 1 to 9.
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