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JP4967850B2 - Memory interface circuit - Google Patents

Memory interface circuit

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JP4967850B2
JP4967850B2 JP2007167375A JP2007167375A JP4967850B2 JP 4967850 B2 JP4967850 B2 JP 4967850B2 JP 2007167375 A JP2007167375 A JP 2007167375A JP 2007167375 A JP2007167375 A JP 2007167375A JP 4967850 B2 JP4967850 B2 JP 4967850B2
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幸雄 下村
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ソニー株式会社
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Description

本発明は、DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)からデータを読み出し可能なメモリインタフェース回路に関するものである。 The present invention relates to DDR SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory) memory interface circuit capable read data from.

メモリとして高速なデータ転送機能であるダブルデータレート(DDR)モードを有するDDR SDRAMが普及している。 DDR SDRAM having a double data rate (DDR) mode is a high-speed data transfer function as a memory have become widespread.
DDRモードにおいては、クロック信号の立ち上がりと立ち下り時の両方でデータのリード、ライト(読み書き)が行え、外部クロックの2倍の周波数で入出力を行うことができる。 In DDR mode, the data both at the rising and falling edge of the clock signal leads, write (write) is performed, it is possible to input and output at twice the frequency of the external clock.

また、最新世代のDDR SDRAMの技術であるDDR2 SDRAM(Double Data Rate 2-Synchronous Dynamic Random Access Memory)が知られている(たとえば特許文献1参照)。 Moreover, the latest generation of DDR SDRAM technology DDR2 SDRAM (Double Data Rate 2-Synchronous Dynamic Random Access Memory) has been known (for example, refer to Patent Document 1).
DDR2 SDRAMにおいては、消費電力の低減、データ帯域幅の増加、信号品質の向上、オン・ダイ・ターミネーション方式の導入などの機能強化が行われている。 In DDR2 SDRAM, a reduction in power consumption, an increase in data bandwidth, improved signal quality, enhancements, such as the introduction of on-die termination method has been performed.

DDR(DDR2)SDRAMを利用したシステムにおいて、データを転送するタイミングを知らせるためのデータストローブ信号を受信し、このデータストローブ信号に応じてデータ受信を行うメモリインタフェース回路を有する。 In a system using DDR (DDR2) SDRAM, it receives the data strobe signal for notifying the timing of transfer of data, a memory interface circuit for performing data reception in accordance with the data strobe signal.

この種のメモリインタフェース回路が受信するデータストローブ信号は、メモリ側から出力される信号であり、リードコマンドの入力後に始まりメモリからのバーストデータの出力が始まる直前に終了する所定期間にプリアンブル状態となり、バーストデータの出力期間においてはバーストデータのタイムスロットごとに変化するトグル状態となり、バーストデータの出力期間直後から所定期間ポストアンブル状態となる信号である。 Data strobe signal received this type of memory interface circuit is a signal outputted from the memory side, a preamble state during a predetermined period ending immediately before the output of the burst data begins from the memory beginning after input of the read command, It becomes a toggle state changes every time slot burst data in the output period of the burst data, a signal which becomes immediately after the output period of the burst data for a predetermined period postamble state.
メモリインタフェース回路は、メモリからバーストデータ中の各タイムスロットのデータをリードする(読み出す)。 Memory interface circuit reads data for each time slot in the burst data from the memory (read).
特開2005−276396号公報 JP 2005-276396 JP

ところが、DDR(DDR2)SDRAMを利用したシステムにおいて、SDRAMからのデータ転送(リード動作)に関して以下の2つの問題点が存在する。 However, in systems utilizing DDR (DDR2) SDRAM, there are two problems with respect to data transfer from the SDRAM (read operation).

1つはメモリデータを受信する場合、データを転送するタイミングを知らせるためのデータストローブ信号DQSが双方向バス信号のため、リードデータバースト期間が終了しアイドル状態のハイインピーダンス状態に戻る際に下記の理由によりグリッジが発生し受信データを壊す可能性がある。 One case of receiving memory data, the data strobe signal DQS for notifying the timing of transfer of data is bi-directional bus signals, the following when read data burst period is returned to the high impedance state of the terminated idle there is a possibility that a glitch occurs breaking the received data reasons.
データストローブ信号DQSのバスラインがハイインピーダンス状態に開放されるとVtt(DDR2では0.9V)の終端電圧になるが、この電圧レベルはDDR2メモリシステムのデータストローブ信号DQSのレシーバであるJEDECのSSTL−18規格では不定ロジックレベルであり、ノイズによりデータストローブ信号DQSに発生する可能性のあるグリッジがリード動作に誤動作を引き起こすおそれがある。 While the bus line of the data strobe signal DQS is termination voltage when it is opened in a high impedance state Vtt (in DDR2 0.9V), the JEDEC this voltage level is the receiver of the data strobe signal DQS of DDR2 memory system SSTL the -18 standard is undefined logic levels, that can occur with the data strobe signal DQS by noise glitch could cause a malfunction in the read operation.

図1は、リードデータバースト長4の場合でデータ信号DQを4段のFIFO(First−IN First−Out)レジスタで取り込む回路を例として、データストローブ信号DQSにバースト期間が終了した時点でグリッジが発生する例を示す図である。 Figure 1 shows, as an example of the circuit for taking the data signal DQ in four stages of FIFO (First-IN First-Out) register when the read data burst length of 4, glitch when the burst period to the data strobe signal DQS is terminated is a diagram illustrating an example of generation.

DDR(DDR2)メモリシステムでは、リードデータ信号DQはデータストローブ信号DQSを遅延させた遅延データストローブ信号DQSDでストローブされる。 The DDR (DDR2) memory system, the read data signal DQ is strobed by the delayed data strobe signal DQSD obtained by delaying the data strobe signal DQS.
第1バーストデータD0はエッジedge0でストローブされレジスタREG0に格納される。 First burst data D0 is stored in register REG0 is strobed at the edge Edge0. 同様に第2バーストデータD1はエッジedge1でレジスタREG1に、第3バーストデータD2はエッジedge2でレジスタREG2に、第4バーストデータD3はエッジedge3でレジスタREG3にそれぞれ格納される。 Similarly, the second burst data D1 in the register REG1 at the edge edge1, third burst data D2 in the register REG2 at edge edge2, fourth burst data D3 are stored respectively in the edge edge3 register REG3.

ここでもしデータストローブ信号DQSにグリッジ発生がなければ各レジスタデータは4バーストデータ期間保持されるが、グリッジ発生があるとデータストローブ信号DQSを遅延させた信号DQSDでストローブされるレジスタデータはグリッジにより壊される可能性がある。 Although here there if the register data glitch occurs if the data strobe signal DQS in is 4 burst data period holding register data is strobed by a signal DQSD delayed data strobe signal DQS if there is a glitch generated by glitch there is likely to be broken.
グリッジがない場合のデータ保持期間は最大4バーストデータ期間であるが、図1のようにグリッジによりデータが破壊されるとデータ有効期間が短くなる。 Although data retention in the absence of glitch is the maximum 4 burst data period, data valid period when the data is destroyed by glitch as in FIG. 1 is shortened.
特に影響のあるのは第4バーストデータD3を取り込むレジスタREG3でデータ保持期間が1バーストデータ期間となる。 Particularly data retention register REG3 capturing a fourth burst data D3 is there affected is one burst data period. これはたとえばDDR2−667スピードクラスでは1.5nsと非常に短くなる。 This is a very shorter and 1.5ns at DDR2-667 speed class, for example.

これを防止する方法としては、主として以下の2つの方法がある。 As a method to prevent this, there are mainly the following two methods.
第1は、取り込んだレジスタデータをグリッジの乗らないクロックドメインにすぐ乗換える方法である。 The first is a method of quickly Norikaeru the register data captured in clock domains that do not ride the glitch.
第2は、データストローブ信号DQSの有効期間以外はデータストローブ信号DQSをマスクしグリッジを排除する方法である。 Second, other than the effective period of the data strobe signal DQS is a method to eliminate the mask glitches data strobe signal DQS.

第1の方法では、受信データの有効データ期間が余裕のある動作スピード(たとえばDDR-333、有効データ期間は1バースト期間で3ns)以下であれば有効であったが、より高速動作スピード、特にDDR2世代になるとクロック周期に比例して有効データ幅が大幅に縮小してくる(DDR2-667では有効データ期間は1バースト期間1.5ns)。 In the first method, the operating speed of the effective data period of the received data has a margin, but (for example DDR-333, valid data period is 1 burst period 3 ns) was effective not more than, faster operating speed, especially DDR2 to become the valid data width in proportion to the clock period generation comes greatly reduced (in DDR2-667 valid data period is one burst period 1.5 ns).

さらに、データストローブ信号DQSやリードデータ信号DQは遅延が一定ではなく、電圧、温度、プロセスの変動やSDRAMデバイスによりバラツキを持っている。 Additionally, the data strobe signal DQS and the read data signal DQ is not delay constant has a variation voltage, temperature, process variation and SDRAM devices.
これはいわゆるフライトタイムバラツキと言われ、図2に示すように、リード動作時のデータストローブ信号DQSおよびリードデータ信号DQはSDRAM1がリードコマンド受信を起点としてあらかじめ設定されたCL(CASレイテンシ)サイクル後にSDRAMから出力される。 This is the so-called flight time variations, as shown in FIG. 2, the data strobe signal DQS and the read data signal DQ at the time of read operation after preset CL (CAS Latency) cycles starting a SDRAM1 read command received is output from the SDRAM.
ここでシステム側内部の論理回路(System Logic)2から見るとリードコマンドを出力してからデータストローブ信号DQSを受信するまでの遅延は遅延サイクル数CLに加えリードコマンドのストローブであるDRAMクロックCKを出力するI/Oドライバとデータストローブ信号DQS、リードデータ信号DQを受信するI/OレシーバおよびDRAMがCKを入力してからDQS出力までの遅延tDQSCKのそれぞれの遅延バラツキの影響を受ける(プリント基板配線のバラツキは比較的小さいのでここでは無視する)。 The DRAM clock CK is where strobe read command delay added to the number of delay cycles CL until receiving the data strobe signal DQS from the output of a read command when viewed from the logic circuit (System Logic) 2 internal system side output to I / O drivers and the data strobe signal DQS, I / O receiver and DRAM receives the read data signal DQ is influenced by the respective delay variation in delay tDQSCK the enter the CK to DQS output (printed circuit board It ignored here, because variations in wiring is relatively small).

tDQSCKのバラツキはSDDRAM内部である程度補償されているので、フライトタイムバラツキはI/Oドライバ、レシーバの遅延バラツキが支配的である。 Since the variation of tDQSCK is to some extent compensated for by the internal SDDRAM, flight time variation is the dominant I / O driver, the delay variation of the receiver.
図3に示すように、このフライトタイムバラツキにより有効データ幅はさらに減少しシステムクロック周期以下となると乗換えるクロックエッジが存在せずクロック乗換えは困難となる。 As shown in FIG. 3, the effective data width by the flight time variation further transfer reduced clock is absent and Norikaeru clock edge becomes lower than that of the system clock period is difficult.
さらにフライトタイムバラツキが1バーストデータ幅を超えると有効データ幅自体が消滅する。 Valid data width itself disappears further flight time variation exceeds one burst data width.

フライトタイムバラツキを補正させるために、図4に示すように、データ伝送路経路をミラーリングしたフィードバッククロックを乗換えクロックに使用する方法が提案されている。 To correct the flight time variations, as shown in FIG. 4, a method of using the feedback clock mirror data transmission channel path transfer clock has been proposed. 図5は図4の回路のタイミングチャートである。 Figure 5 is a timing chart of the circuit of FIG.
図4において、3がDDR2SDRAMを、4がシステム側内部の論理回路を示している。 4, 3 is a DDR2 SDRAM, 4 indicates an internal logic circuit system side.

しかし、この方法ではフィードバッククロックFB However, in this method the feedback clock FB CLKの追加のためのI/O回路、外部端子やプリント基板配線パターン、ライトPLL、リードPLL,可変遅延回路が必要であり、図5に示すように、フィードバッククロックに乗換えたリードデータをシステムに取り込むために再度システムクロックに乗せ換える必要があるためハードウェア量が増大する欠点がある。 I / O circuitry for additional CLK, an external terminal or a printed circuit board wiring pattern, the write PLL, the read PLL, the variable delay circuit is required, as shown in FIG. 5, the read data to the system change to the feedback clock since it is necessary to replace put again the system clock in order to capture a drawback that the amount of hardware is increased.

一方、第2の方法としては、特許文献1に開示されているように、マスク信号を作成しデータストローブ信号DQSをゲートすることによりデータストローブ信号DQSの有効期間以外の信号をマスクすることでグリッジを排除する(図6のタイミング図)。 On the other hand, as the second method, glitch by masking the signal other than the valid period of the data strobe signal DQS by the patent as disclosed in Document 1, to gate the data strobe signal DQS to create a mask signal eliminating the (timing diagram of FIG. 6).

この方法では、マスク解除ポイントをデータストローブ信号DQSがハイインピーダンス状態からトグルが開始されるまでローレベルに固定される助走期間(tRPREで規定されるプリアンブル期間)内にするためマスク信号を遅延制御する必要がある。 In this way, delay controls the mask signal for the unmasking point data strobe signal DQS to the running period is fixed at the low level until the toggle is started from the high-impedance state (preamble period defined by tRPRE) There is a need.
しかし、動作周波数が高くなってくると、図7に示すように、フライトタイムバラツキによるデータストローブ信号のDQS遅延バラツキがデータストローブ信号のDQSプリアンブル期間を超える可能性がありマスク信号の遅延設定値が固定値ではなくなることになる。 However, the operating frequency is becomes higher, as shown in FIG. 7, the delay set value of the flight time variation DQS delay variation of the data strobe signal by the may exceed the DQS preamble period of the data strobe signal mask signal so that is no longer a fixed value.

このため、上記特許文献1ではマスク信号を可変遅延できるようにし装置初期化時にキャリブレーションパターンにより期待値判定を行ってフライトタイムバラツキに応じて個別に最適遅延量設定をおこなう技術が示されている。 Thus, there is shown a technique for individually optimum delay amount set according to the flight time variation performs expected value determined by the calibration pattern when the apparatus is initialized as the mask signal in Patent Document 1 can be variably delay .
しかしこの技術では、キャリブレーション機構を持たせるなどの設計量およびテスト時間、初期化時間の増加もたらす。 However, in this technique, the design volume and test time, such as to have a calibration mechanism, resulting in an increase in the initialization time.

一方、2つ目の問題点は取り込んだ受信データをシステムにインタフェースする場合であり、データストローブ信号を基準に取り込んだ受信データは先述のフライトタイムバラツキにより遅延が変動するためメモリスピードが高速になるとシステムクロックへの同期は容易ではない。 On the other hand, a case for interfacing a second received data captured Problems in the system, receiving data captured based on the data strobe signal when the memory speed to vary delay through the foregoing flight time variations become faster synchronization is not easy to the system clock.
一般的には異なるクロックドメインへのデータ転送同期はFIFO回路が使用されるが通常のFIFO回路はレイテンシやデータ読み出しポインタ回路等付随回路のオーバーヘッドが大きい。 Data transfer synchronization to different clock domains in general, in FIFO circuit is used conventional FIFO circuit is large overhead latency and data read pointer circuit Incidental circuit.

本発明は、特別なキャリブレーション動作が不要で、ハードウェア量の増大を抑止しつつ、データストローブ信号に発生するグリッジを除去し正確なデータ受信を可能にするメモリインタフェース回路を提供することにある。 The present invention requires no special calibration operation, while suppressing the increase in the amount of hardware to provide a memory interface circuit which enables to remove the glitch accurate data reception that occurred in the data strobe signal .

本発明の第1の観点は、データを転送するタイミングを知らせるためのデータストローブ信号を受信し、当該データストローブ信号に応じてデータ受信を行うメモリインタフェース回路であって、上記データストローブ信号を受信し入力する入力バッファと、システムクロックに同期してマスク制御信号を生成するマスク制御信号発生部と、上記入力バッファにより入力したデータストローブ信号を遅延させ遅延データストローブ信号として出力する第1の遅延回路と、上記入力バッファ及びCK出力バッファと等価な遅延特性を有し、当該入力遅延特性に応じた遅延量で上記マスク制御信号を遅延させて出力するレプリカ回路と、上記レプリカ回路から出力されたマスク制御信号を、上記データストローブ信号の遅延に追従して遅延制御した The first aspect of the present invention receives the data strobe signal for notifying the timing of transfer of data, a memory interface circuit for performing data reception in accordance with the data strobe signal, receiving the data strobe signal an input buffer for input, a mask control signal generator for generating a mask control signal in synchronization with the system clock, a first delay circuit for outputting a delayed data strobe signal by delaying the data strobe signal input by the input buffer has the input buffer and CK output buffer equivalent delay characteristics, a replica circuit for delaying and outputting the mask control signal by a delay amount corresponding to the input delay characteristics, the mask control output from said replica circuit the signal was delay control, following the delay of the data strobe signal 延マスク制御信号として出力する第2の遅延回路と、上記第2の遅延回路によって遅延制御されたマスク制御信号を基準タイミングとしてマスク信号を生成し、当該マスク信号に応じて上記遅延データストローブ信号を所定期間マスクしてグリッジを除去したデータストローブ信号を生成するマスク回路と、上記マスク回路によるデータストローブ信号に応じてデータ信号を取り込み、上記システムクロックに同期したクロックにより取り込みデータを再同期して出力する再同期回路とを有する。 A second delay circuit for outputting a rolled mask control signal, the mask control signal delayed controlled by the second delay circuit generates a mask signal as the reference timing, the delayed data strobe signal in response to the mask signal a mask circuit that generates a data strobe signal to remove glitches and predetermined period mask, takes in the data signal in accordance with the data strobe signal by the mask circuit, and re-synchronize the acquired data by a clock synchronized with the system clock output and a re-synchronization circuit.

好適には、上記第1の遅延回路は、上記入力バッファにより受信したデータストローブ信号を、データ信号の有効データ幅の中央部に位置させ、データ受信タイミングマージンを付加して遅延制御した遅延データストローブ信号を出力する。 Preferably, the first delay circuit, a data strobe signal received by the input buffer, is positioned in the central portion of the effective data width of the data signal, delay data strobe delayed controlled by adding data reception timing margin and it outputs the signal.

好適には、上記マスク制御信号発生部は、リード指示信号から遅延のない理想的なデータストローブ信号のプリアンブル期間の中央のタイミングでデータストローブ信号のマスクを解除可能なようにマスク制御信号を生成する。 Preferably, the mask control signal generating unit generates a mask control signal so as to enable unmask the data strobe signal at the center timing of the preamble period of ideal data strobe signal without delay from the read instruction signal .

好適には、上記マスク制御信号は、プリアンブル期間におけるシステムクロックのエッジで第1のレベルになり、次のシステムクロックのエッジで第2レベルとなる信号である。 Preferably, the mask control signal becomes a first level in the system clock edge in the preamble period, a signal serving as the second level at the next system clock edge.

好適には、上記第2の遅延回路は、上記遅延マスク制御信号を、上記遅延データストローブ信号のプリアンブル期間の中央でマスクを解除するタイミングに位置するように遅延制御する。 Preferably, the second delay circuit, the delay mask control signal delay control so as to be located in the timing for releasing the mask at the center of the preamble period of the delayed data strobe signal.

好適には、上記マスク回路は、上記遅延マスク制御信号がアクティブで入力されると所定期間だけ上記マスク信号を非アクティブで生成し、当該マスク信号が非アクティブのときに上記遅延データストローブ信号を出力する。 Preferably, the mask circuit, the delay mask control signal is generated only the mask signal inactive predetermined period is input is active and outputs the delayed data strobe signal when the mask signal is inactive to.

好適には、上記再同期回路は、書き込みストローブ信号に応じてデータ信号を書き込む複数のFIFOレジスタと、上記マスク回路によるデータストローブ信号から上記書き込みストローブ信号を生成し、上記FIFOレジスタに供給するライトストローブ発生回路と、上記FIFOレジスタのラッチデータをシステムクロックに同期させるために乗り換えるクロックをシステムクロックから生成する再同期ストローブ制御回路と、上記乗り換えクロックに同期してFIFOレジスタのラッチデータを再同期して出力する再同期レジスタと、を含む。 Preferably, the re-synchronization circuit includes a plurality of FIFO registers for writing data signals in response to the write strobe signal from the data strobe signal by the mask circuit to generate said write strobe signal, a write strobe supplied to the FIFO register and generating circuit, and resynchronization strobe control circuit for generating a clock to switch to synchronize the latch data of the FIFO register with the system clock from the system clock, and resynchronize the data latched in the FIFO register in synchronism with the transfer clock including a resynchronization register for outputting.

本発明によれば、メモリインタフェース回路において、データ信号およびデータストローブ信号が受信され入力される。 According to the present invention, the memory interface circuit, the data signal and data strobe signal is received and input.
データストローブ信号は入力バッファを介して入力され、第1の遅延回路で遅延されて遅延データストローブ信号としてマスク回路に出力される。 Data strobe signal is inputted via the input buffer, is output to the mask circuit as the first delayed by the delay circuit delays the data strobe signal.
また、マスク制御信号発生部において、たとえばリード指示信号に応答してシステムクロックに同期してマスク制御信号が生成される。 Further, the mask control signal generating unit, the mask control signal is generated for example in synchronism with the system clock in response to the read instruction signal.
このマスク制御信号は、データストローブ信号の入力バッファ及びCK出力バッファ109と等価な遅延特性を有するレプリカ回路により、その入出力遅延特性に応じた遅延量で遅延されて第2の遅延回路に出力される。 The mask control signal by a replica circuit having an equivalent delay characteristics as an input buffer and CK output buffer 109 of the data strobe signal is output to the second delay circuit is delayed by a delay amount corresponding to the input-output delay characteristics that.
第2の遅延回路においては、レプリカ回路から出力されたマスク制御信号が、データストローブ信号の遅延に追従して遅延制御した遅延マスク制御信号として出力される。 In the second delay circuit, a mask control signal output from the replica circuit is output as a delay mask control signal delay control, following the delay of the data strobe signal.
マスク回路においては、第2の遅延回路によって遅延制御されたマスク制御信号を基準タイミングとしてマスク信号が生成され、マスク信号に応じて遅延データストローブ信号を所定期間マスクしてグリッジを除去したデータストローブ信号が生成され、再同期回路に出力される。 In the mask circuit masking signal mask control signal delayed controlled by the second delay circuit as the reference timing is generated, the data strobe signal to remove glitch by a predetermined period of time masking the delayed data strobe signal in response to the mask signal There is generated and output to the re-synchronization circuit.
再同期回路においては、マスク回路によるデータストローブ信号に応じてデータ信号が取り込まれ、システムクロックに同期したクロックにより取り込みデータを再同期して出力される。 In the re-synchronization circuit, the data signal is taken in accordance with the data strobe signal by the mask circuit are resynchronized and output the acquired data by clocks synchronized with the system clock.

本発明によれば、特別なキャリブレーション動作が不要で、ハードウェア量の増大を抑止しつつ、データストローブ信号に発生するグリッジを除去し正確なデータ受信が可能となる。 According to the present invention, it requires no special calibration operation, while suppressing the increase of the hardware amount to remove glitches that occur in the data strobe signal thereby enabling accurate data reception.

以下、本発明の実施形態を図面に関連付けて説明する。 Hereinafter, an embodiment of the present invention with reference to the drawings.

図8は、本発明の実施形態に係るメモリインタフェース回路のリード系の構成例を示すブロック図である。 Figure 8 is a block diagram showing a configuration example of a read system of the memory interface circuit according to an embodiment of the present invention.

メモリインタフェース回路100は、図8に示すように、入出力(I/O)レシーバ(入力バッファ)101,102、I/Oレプリカ回路103、第1の遅延回路としての可変遅延回路104、第2の遅延回路としての可変遅延回路105、データストローブ信号(DQS)マスク回路106、マスク制御信号発生回路107、リードデータ再同期回路108、クロック送信I/Oバッファ109、およびクロック生成回路110を有する。 Memory interface circuit 100, as shown in FIG. 8, the input-output (I / O) receiver (input buffer) 101 and 102, I / O replica circuit 103, variable delay circuit 104 as a first delay circuit, second variable delay circuit 105 as the delay circuit, having a data strobe signal (DQS) mask circuit 106, the mask control signal generating circuit 107, the read data resynchronization circuit 108, a clock transmission I / O buffer 109 and the clock generating circuit 110,.
また、本実施形態のメモリインタフェース回路100は、DDR2SDRAM200のリードデータ信号DQをデータストローブ信号DQSに応じて受信し、再同期化して出力する回路として構成されている。 Further, the memory interface circuit 100 of this embodiment, received in response to the read data signal DQ in DDR2SDRAM200 the data strobe signal DQS, and is configured as a circuit for outputting the resynchronization.

I/Oレシーバ101は、DDR2−SDRAM200からリード(読み出された)データ信号DQを受信するレシーバである。 I / O receiver 101 is a receiver for receiving the lead (read) data signal DQ from the DDR2-SDRAM 200.
I/Oレシーバ102は、DDR2−SDRAM200から出力されたデータストローブ信号DQSを受信するレシーバである。 I / O receiver 102 is a receiver for receiving the data strobe signal DQS outputted from DDR2-SDRAM 200.
なお、I/Oレシーバ101,102は双方向バッファであるが、本実施形態においては入力側についてであることから、入力バッファとして示している。 Although I / O receivers 101 and 102 are bidirectional buffers, since it is the input side in this embodiment is shown as an input buffer.

I/Oレプリカ回路103は、I/Oレシーバ(I/Oバッファ)と同様の遅延特性を有するように形成され、マスク制御信号発生回路107で生成されたマスク制御信号RENを遅延させ、信号RENFBとして可変遅延回路105に出力する。 I / O replica circuit 103 is formed so as to have a delay characteristics similar to I / O receivers (I / O buffer), delays the mask control signal REN generated by the mask control signal generating circuit 107, the signal RENFB and outputs to the variable delay circuit 105 as.
図8のI/Oレプリカ回路103は、遅延素子としてのバッファ1031,1032をマスク制御信号RENの入力部および出力部に有し、バッファ1031,1032および配線遅延を含めて、I/Oレシーバ(I/Oバッファ)と同様の遅延特性を有するように形成されている。 I / O replica circuit 103 in FIG. 8 has a buffer 1031 and 1032 as a delay element input and an output of the mask control signal REN, including buffers 1031, 1032 and wiring delay, I / O receivers ( I / O buffer) is formed so as to have the same delay characteristics as.

可変遅延回路104は、I/Oレシーバ102で受信したデータストローブ信号DQSを、データ信号DQの有効データ幅の中央部に位置させ、データ受信タイミングマージンを最大化させるため最適遅延制御した信号DQSDを出力する。 The variable delay circuit 104, a data strobe signal DQS received by I / O receiver 102, is located in the central portion of the effective data width of the data signal DQ, the optimum delay control signal DQSD order to maximize the data reception timing margin Output.

可変遅延回路105は、データストローブ信号DQSに対して、データストローブ信号DQSの遅延に追従して最適遅延制御した遅延マスク制御信号REND(本実施形態ではハイレベルでアクティブ)をDQSマスク回路106に出力する。 The variable delay circuit 105, the output to the data strobe signal DQS, a data strobe signal following the delay in the DQS optimum delay controlled delay mask control signal REND (active at high level in this embodiment) to the DQS mask circuit 106 to.

可変遅延回路105に入力されるマスク制御信号RENFBはマスク制御信号発生回路7から生成されたマスク制御信号RENをI/Oバッファ、I/Oレシーバをレプリカ(模写)するI/Oレプリカ回路103を経由して出力されている。 Variable mask control signal RENFB inputted to the delay circuit 105 mask control signal REN I / O buffers that are generated from the mask control signal generation circuit 7, the I / O replica circuit 103 that the I / O receivers that replica (replicated) It is output via.
これらはDRAMクロックCKの送信I/Oバッファ109およびデータ信号DQ受信用のI/Oレシーバ101またはデータストローブDQS受信用のI/Oレシーバ102と同一の回路(等価な回路)であり電圧、温度、プロセス変動によるI/O回路の遅延バラツキをミラーリングしている。 These voltages are DRAM clock CK sends the I / O buffer 109 and the data signal DQ I / O receiver 101 or the data strobe DQS I / O receivers 102 identical to the circuit for reception for receiving the (equivalent circuit), the temperature , and it mirrors the delay variation of I / O circuits due to process variations.

DQSマスク回路106は、可変遅延回路105によって遅延調整されたマスク制御信号RENDを基準タイミングとしてマスク信号DQSGを生成(作成)するとともに、遅延データストローブ信号DQSDをマスクしてグリッジを除去したデータストローブ信号DQSMを生成し、リードデータ再同期回路108に出力する。 DQS mask circuit 106, and generates a mask signal DQSG as the reference timing of the mask control signal REND adjusted delayed by the variable delay circuit 105 (created), delayed data strobe signal DQSD remove the glitch and masking the data strobe signal It generates DQSM, and outputs the read data resynchronization circuit 108.

リードデータ再同期回路108は、FIFOライト(Write)ストローブ発生回路1081、再同期ストローブ制御回路1082、FIFOレジスタ1083、および再同期レジスタ1084を有する。 Read data resynchronization circuit 108 has a FIFO write (Write) the strobe generating circuit 1081, resynchronization strobe control circuit 1082, FIFO registers 1083 and resynchronization register 1084,.
DQSマスク回路106においてグリッジを除去されたデータストローブ信号DQSMは、リードデータ再同期回路108に入力される。 Data strobe signal DQSM removed the glitch in DQS mask circuit 106 is input to the read data resynchronization circuit 108.
リードデータ再同期回路108においては、FIFOライトストローブ発生回路1081でFIFOのライト(WRITE)ストローブ信号を生成し、FIFOレジスタ1083へのストローブ信号DQS0、DQS1として分配される。 In the read data resynchronization circuit 108 generates a FIFO write (WRITE) strobe signal in FIFO write strobe generator circuit 1081, is distributed as a strobe signal DQS0, DQS1 to the FIFO register 1083.
マスク信号DQSGはリセット信号としてリード動作時以外はDQSG=LでFIFOのWRITE(ライト)ストローブ信号は初期化され、かつディセーブルにされる。 Mask signal DQSG the FIFO of WRITE (write) strobe signal DQSG = L except during read operation as a reset signal is initialized, and is disabled.

本実施形態ではFIFOは4段で構成される。 FIFO in the present embodiment is composed of four stages.
FIFOレジスタ1083の出力は1バーストデータ幅の4倍のデータ周期幅へ拡張され(転送レートは当然1/4となる)、4ビットのデータDREG10、DREG11、DREG12、DREG13として出力された後、再同期レジスタ1084でシステムクロックCLKドメインへ同期化されRDATA[3:0]として出力されシステムへ渡される。 After the output of the FIFO register 1083 are output as a 4 times the data cycles to width is extended burst data width (transfer rate naturally becomes 1/4), the 4-bit data DREG10, DREG11, DREG12, DREG13, re is synchronized to the system clock CLK domain synchronization register 1084 RDATA [3: 0] is passed to the output system as.
再同期ストローブ制御回路1082は、FIFOレジスタ1083で拡張されたデータ幅内でタイミングマージンが最大になる最適なストローブポイントのエッジを選択する。 Resynchronization strobe control circuit 1082, a timing margin in extended data width in FIFO register 1083 to select the optimum strobe point of the edge to become maximum. このエッジ選択は2ビット(bit)エッジ制御(選択)信号SEL_EDGEで行う。 The edge selection is performed by two bits (bit) edge control (selection) signal SEL_EDGE.

図9は、本実施形態に係るDQSマスク回路106の詳細な回路構成を示す図である。 Figure 9 is a diagram showing a detailed circuit configuration of a DQS mask circuit 106 according to this embodiment. また、図10は、図9の回路のタイミングチャート(理想遅延)を示す図である。 Further, FIG. 10 is a diagram showing a timing chart of the circuit of FIG. 9 (ideal delay).

DQSマスク回路106は、論理積回路1061、およびマスク信号発生回路1062を有し、論理積回路1061は遅延されたデータストローブ信号DQSDをマスクする機能を有する。 DQS mask circuit 106 has a AND circuit 1061 and the mask signal generating circuit 1062, the AND circuit 1061 has a function of masking the data strobe signal DQSD delayed.

マスク制御信号発生回路107はリード指示信号READ_EN信号から理想的(遅延のない)データストローブ信号DQSのプリアンブル期間の中央のタイミングでデータストローブ信号DQSのマスクを解除するマスク制御信号RENを生成する。 Mask control signal generating circuit 107 generates a mask control signal REN unmask the data strobe signal DQS in the center of the timing of the read instruction signal ideally from READ_EN signal (without delay) preamble period of the data strobe signal DQS.
本実施形態では、マスク制御信号RENは、図10に示すように、プリアンブル期間におけるシステムクロックCLKの立ち下がりエッジでハイ(High)レベル(第1のレベル)になり、次のシステムクロックCLKの立ち下がりエッジでロー(LOW)レベル(第2のレベル)となる信号である。 In the present embodiment, the mask control signal REN as shown in FIG. 10, goes high (High) level (first level) at the falling edge of the system clock CLK in the preamble period, falling of the next system clock CLK it is a signal which becomes low (lOW) level (second level) in edge.
もちろんこれはバースト長4の場合でバースト長8以上でも簡単に対応できる。 Of course, this can be easily accommodated in the case of burst length 4 even more burst length of 8.

その後、マスク制御信号RENはI/Oレプリカ回路103に入力されI/Oの遅延が付加された信号RENFBが出力される。 Thereafter, the mask control signal REN signal RENFB which is added a delay of input to the I / O replica circuit 103 I / O is output.
さらに、信号RENFBは可変遅延回路105によりデータストローブ信号DQSの遅延制御と配線スキューの整合性をとった遅延マスク制御信号RENDが、DQSマスク回路106のマスク信号発生回路1062に入力される。 Further, the signal RENFB the variable delay circuit 105 delays the mask control signal REND taken consistency delay control wiring skew of the data strobe signal DQS by is input to the mask signal generation circuit 1062 of the DQS mask circuit 106.
遅延マスク制御信号RENDも遅延データストローブ信号DQSDのプリアンブル中央でマスク解除するタイミングに位置する。 Delay mask control signal REND is also located in the timing of unmasking the preamble center delayed data strobe signal DQSD.

マスク信号発生回路1062は、図9に示すように、2個のD−FF(Dフリップフロップ)10621、10622、論理和回路10623、さらにインバータ10624により構成され、初期時にはD−FF10621,10622はリセットされておりマスク信号DQSGはロー(LOW)レベル(アクティブレベル)に維持され、遅延データストローブ信号DQSDはマスクされているためデータストローブ信号DQSMもローレベルである。 Mask signal generating circuit 1062, as shown in FIG. 9, two D-FF (D flip-flop) 10621,10622, OR circuit 10623, is further an inverter 10624, D-FF10621,10622 the initial time is reset has been and mask signal DQSG is held low (lOW) level (active level), delayed data strobe signal DQSD data strobe signal DQSM because it is masked even at a low level.
可変遅延回路105による遅延マスク制御信号RENDがハイレベルになると、論理和回路10623によりマスク信号DQSGもハイレベル(非アクティブレベル)になり論理積回路1061の一方の入力もハイレベルになることから、データストローブ信号DQSMはマスク解除されストローブ信号が出力開始される。 If the variable delay circuit 105 by the delay mask control signal REND is set to the high level, since the one input of the AND circuit 1061 becomes a mask signal DQSG also a high level (inactive level) also becomes high level by the OR circuit 10623, data strobe signal DQSM the strobe signal is unmasked starts output.
これと並行して、2個のD−FF10621、10622も遅延マスク制御信号RENDの供給ラインに接続された非同期プリセット端子Sハイレベルになることにより、レジスタ出力であるD−FF10621、10622の出力Q0、Q1もハイレベルとなる。 In parallel with this, by also two D-FF10621,10622 become asynchronous preset terminal S high level, which is connected to the supply line of the delay mask control signal REND, the output of the D-FF10621,10622 a register output Q0 , Q1 also goes to a high level.

D−FF10621は、データストローブ信号DQSMの立ち上がりエッジで出力変化するが、データストローブ信号DQSMの1番目の立ち上りエッジではまだプリセット信号としての遅延マスク制御信号RENDがハイレベルであるので出力Q0もハイレベルを維持する。 D-FF10621 is output changes on the rising edge of the data strobe signal DQSM, the data strobe signal DQSM the first rising edge also high-level output Q0 so is still delayed mask control signal REND is the high level of the preset signal to maintain.

次に、データストローブ信号DQSMの2番目の立ち上がりエッジでは既に遅延マスク制御信号RENDはローレベルになっているためプリセット動作が解除されており、D−FF10621のD入力がローレベル固定されているため、出力Q0はローレベルに遷移する。 Then, already delayed mask control signal REND is the second rising edge of the data strobe signal DQSM is preset operation is canceled because that is a low level, since the D input of the D-FF10621 is low level fixed , the output Q0 is changed to the low level.
そして、データストローブ信号DQSMの2番目の立下りエッジで、D−FF10622のD入力はD−FF10621のローレベルの出力Q0が入力されているため、出力Q1もローレベルになり論理和回路10623を通してマスク信号DQSGはローレベルになり論理和回路10623は受信データストローブ信号をマスクし、データストローブ信号DQSMもローレベルになるためグリッジの削除されたデータストローブ信号DQSMを得ることができる。 Then, in the second falling edge of the data strobe signal DQSM, since the D input of the D-FF10622 is inputted the output Q0 of the low level of D-FF10621, through the OR circuit 10623 will be output Q1 to the low level mask signal DQSG the OR circuit 10623 becomes low level masks the received data strobe signal, a data strobe signal DQSM can also get deleted data strobe signal DQSM glitch to become a low level.
このマスク動作は再度、リード指示信号READ_ENが入力されるまで継続するためリードデータ期間外のノイズも排除することができる。 The mask operation again can also read data out of period of the noise to continue until the read instruction signal READ_EN is input to eliminate.

ここでフライトタイムバラツキによりデータストローブ信号DQSの遅延が変化する場合のDQSマスク回路のマスクタイミングを図11に示す。 Here the mask timing of the DQS mask circuit when the delay of the data strobe signal DQS by flight time variation changes shown in FIG. 11.

フライトタイムバラツキにより図示しないDRAMから入力されるデータストローブ信号DQSの遅延は変化するが、マスク制御信号RENがタイミング固定されていてもI/Oレプリカ回路103によってI/O遅延のバラツキに応じて信号RENFBが遅延されて出力される。 Delay of the data strobe signal DQS inputted from the DRAM (not shown) by flight time variation will vary, depending on the variation of the I / O delay also mask control signal REN are timing fixed by the I / O replica circuit 103 signals RENFB is output with a delay.
このため、これを基に生成されたDQSマスク信号DQSGもデータストローブ信号DQSのフライトタイムバラツキに追従するため、常にデータストローブ信号DQSのプリアンブル期間の中央付近のタイミングでマスク解除され確実なマスク動作を保障することが可能となる。 Therefore, to follow this to a flight time variations of the generated DQS mask signal DQSG also the data strobe signal DQS based, always unmasked near the center of the timing of the preamble period of the data strobe signal DQS reliable masking operation it is possible to guarantee.

図12は、本実施形態に係リードデータ再同期回路108の詳細な回路構成を示す図である。 Figure 12 is a diagram to this embodiment is shown a detailed circuit configuration of the engagement read data resynchronization circuit 108. また、図13は、図12の回路のタイミングチャート(理想タイミング)を示す図である。 Further, FIG. 13 is a diagram showing a timing chart of the circuit of FIG. 12 (ideal timing).

FIFOライト(Write)ストローブ発生回路1081は、レジスタREG_WPT、ラッチLTC0,LTC1、論理積回路10811,10812、およびインバータ10813を有し、グリッジ除去されたデータストローブ信号DQSMからFIFOレジスタ1083への書き込みストローブ信号DQS0、DQS1を生成する。 FIFO write (Write) the strobe generating circuit 1081, register REG_WPT, latch LTC0, LTC1, AND circuit 10811,10812, and an inverter 10813, write strobe signal from the data strobe signal DQSM which is glitch removed to the FIFO register 1083 DQS0, to generate a DQS1.

レジスタREG_WPTは、グリッジが除去されたデータストローブ信号DQSMの立ち上がりエッジ毎に出力を反転させ交互にFIFOストローブ信号が動作するようにストローブ制御信号WPT0、WPT1を作成する。 Register REG_WPT creates a strobe control signal WPT0, WPT1 as FIFO strobe signal alternately inverts the output to each rising edge of the data strobe signal DQSM glitch has been removed to operate.
ラッチLTC0、LTC1は、ストローブ制御信号WPT0、WPT1をデータストローブ信号DQSMに同期化して論理積回路10811,10812でのグリッジ発生を防止する。 Latch LTC0, LTC1 prevents glitches generated in the AND circuit 10811,10812 to synchronize strobe control signal WPT0, WPT1 the data strobe signal DQSM.

レジスタREG_WPTのリセット端子にはマスク信号DQSGが入力されリード動作時外はローレベル(WPT0はハイレベル、WPT1はローレベル)に初期化され最初のバーストデータD0から順番にFIFOレジスタ1083のレジスタREGE00に取り込まれる。 Register REG_WPT mask signal DQSG is input to the reset terminal lead Operation outside the low level (WPT0 a high level, WPT1 the low level) is initialized from the first burst data D0 in the register REGE00 the FIFO register 1083 in order to It is captured.

グリッジ除去されたストローブ信号DQSMは2つの論理積回路10811,10812によりFIFOレジスタ1083のレジスタREG00、REG01へのストローブ信号DQS0、並びに、FIFOレジスタ1083のレジスタREG02、REG10、REG11、REG12、REG13へのストローブ信号DQS1へ分配される。 Glitch removed strobe signal DQSM the strobe signal DQS0 of the two AND circuits 10811,10812 to the register Reg00, REG01 of the FIFO register 1083 and the register of the FIFO register 1083 REG02, REG10, REG11, REG12, strobe to REG13 It is distributed to the signal DQS1.

受信データ信号DQのバーストデータD0、D1,D2,D3はそれぞれFIFOレジスタ1083の第1ステージのレジスタREG00、REG01、REG02へ順次ラッチされ、データD3がレジスタREG13にラッチされるタイミングで第1ステージのレジスタREG00、REG01、REG02の値はそれぞれ第2ステージのレジスタREG10、REG11、REG12にラッチされる。 Received data signal burst data D0, D1, D2, D3 of the DQ is sequentially latched into the first stage of the register Reg00, REG01, REG02 each FIFO register 1083, the first stage at the timing when the data D3 is latched in the register REG13 register Reg00, REG01, the value of REG02 each register of the second stage REG10, REG11, REG12 is latched to.
したがって、バーストデータD0、D1,D2,D3はデータ幅4倍の長さ(転送レートは1/4)の同一タイミングに揃えられた4ビットデータへとパラレル化される。 Thus, the burst data D0, D1, D2, D3 is 4 times as long as the data width (transfer rate 1/4) is parallelized into 4-bit data which is aligned with the same timing.
たとえばDDR2−667の場合バーストデータ長1.5nsはFIFOデータ長6nsとなる。 For example, when burst data length 1.5ns of DDR2-667 becomes FIFO data length 6 ns.

再同期ストローブ制御回路1082は、D−FF10821,10822、排他的論理和回路10823,10824、論理積回路10825、およびインバータ10826を有し、FIFOデータをシステムクロックに同期させるために乗換えるクロックCLK Resynchronization strobe control circuit 1082, D-FF10821,10822, exclusive OR circuit 10823,10824, has a AND circuit 10825, and an inverter 10826, switch to to synchronize the FIFO data to the system clock a clock CLK RESSYNCをシステムクロックCLKから生成し、再同期レジスタ1084に供給する。 Generates RESSYNC from the system clock CLK, and supplies the re-synchronization registers 1084.
FIFOデータは理想的にはシステムクロックCLKの2倍のデータ幅があることから、システムクロックCLKの立ち上がり、立下りの両エッジを利用すると、図13に示すように、4個のストローブポイントedge0、1,2,3を選択できる。 FIFO data from the ideally have twice the data width of the system clock CLK, when utilizing the rising edge, or both falling edge of the system clock CLK, as shown in FIG. 13, four strobe point Edge0, 1, 2 and 3 can be selected.
ここでは、2ビットの制御信号SEL_EDGE[1:0]の設定で乗換エッジを選択する。 Here, 2-bit control signal SEL_EDGE [1: 0] to select the transfer edge configuration. 図13に例示しているタイミングでは、タイミングマージン最大のSEL_EDGE[1:0]=00でのedge0が選ばれる。 The timing is illustrated in Figure 13, the timing margin largest SEL_EDGE [1: 0] = 00 edge0 in is selected.

以上理想的タイミングでの動作であるが、ここにおいてもフライトタイムバラツキがある場合を以下考察する。 Or is a work in an ideal timing, the discussed hereinafter when there is a flight time variation even here.

FIFO出力データは、図示しないDRAMからのデータストローブ信号DQSを元に受信されるのでフライトタイムバラツキによりFIFO出力データは、図14に示すように、遅延バラツキがあり両FIFOデータをストローブできる再同期ストローブエッジは両FIFOデータが重なる有効データ幅内である。 FIFO output data, FIFO output data by flight time variation because they are received based on the data strobe signal DQS from a DRAM (not shown), as shown in FIG. 14, re-synchronization strobes can strobe the two FIFO data has a delay variation edge is within the valid data width of both FIFO data overlap.
図14の例ではエッジedge2であり設定はSEL_EDGE[1:0]=01となる。 An edge edge2 set in the example of FIG. 14 SEL_EDGE [1: 0] = 01 become.

以上のようにフライトタイムバラツキを考慮してもDRAMデータを取り込んだFIFOデータは容易にシステムクロックCLKに再同期可能となる。 FIFO data incorporating DRAM data even considering the flight time variation as described above easily allows resynchronization to a system clock CLK.
再同期レジスタ1084の出力RDATA[3:0]はシステムクロックCLKに同期しているので容易にシステムへインタフェースされる。 Output RDATA resynchronization register 1084 [3: 0] is easily interfaced to the system because the synchronization with the system clock CLK.

以上説明したように、本実施形態によれば、データストローブ信号を受信し入力する入力レシーバ(バッファ)102と、システムクロックに同期してマスク制御信号を生成するマスク制御信号発生回路107と、入力バッファにより入力したデータストローブ信号を遅延させ遅延データストローブ信号として出力する第1の遅延回路104と、入力バッファと等価な遅延特性を有し、この入力遅延特性に応じた遅延量でマスク制御信号を遅延させて出力するI/Oレプリカ回路103と、レプリカ回路から出力されたマスク制御信号を、データストローブ信号の遅延に追従して遅延制御した遅延マスク制御信号として出力する第2の遅延回路105と、第2の遅延回路105によって遅延制御されたマスク制御信号を基準タイミングとして As described above, according to this embodiment, an input receiver (buffer) 102 for receiving the data strobe signal input, a mask control signal generating circuit 107 which generates a mask control signal in synchronization with the system clock, input a first delay circuit 104 which outputs a delayed data strobe signal by delaying the data strobe signal input by a buffer having an input buffer equivalent delay characteristics, the mask control signal by a delay amount corresponding to the input delay characteristics and I / O replica circuit 103 for delaying and outputting the mask control signal outputted from the replica circuit, the second delay circuit 105 which outputs a delay mask control signal delay control, following the delay of the data strobe signal , a mask control signal delayed controlled by the second delay circuit 105 as the reference timing スク信号を生成し、マスク信号に応じて遅延データストローブ信号を所定期間マスクしてグリッジを除去したデータストローブ信号を生成するマスク回路106と、マスク回路によるデータストローブ信号に応じてデータ信号を取り込み、システムクロックに同期したクロックにより取り込みデータを再同期して出力する再同期回路108とを有することから、以下の効果を得ることができる。 Generates a disk signal, a mask circuit 106 for generating a data strobe signal to remove glitch by a predetermined period of time masking the delayed data strobe signal in response to the mask signal, it takes in the data signal in accordance with the data strobe signal by the mask circuit, since it has a re-synchronization circuit 108 to resynchronize and outputs the acquired data by clocks synchronized with the system clock, it is possible to obtain the following effects.

第1に、リード動作時にストローブ信号に発生するグリッジを排除して正確なデータ受信が可能となる。 First, it is possible to correct the data received to eliminate the glitch generated in the strobe signal during a read operation.
第2に、I/Oレプリカ回路によるグリッジ排除のためのマスク信号発生タイミング制御においてテストパターン送受信等によるキャリブレーション動作が不要になるため設計量の削減、テスト時間の削減が可能となる。 To a 2, I / O replica circuit reduces the design amount for the calibration operation is not required by the test pattern transmission and reception in a mask signal generation timing control for glitch elimination by, it is possible to reduce the test time.
第3に、データ再同期回路により受信データをシステムクロックへの確実な同期が可能になりシステムとのデータインタフェースが容易となる。 Third, data interface with the system becomes a reception data by the data resynchronization circuit enables reliable synchronization to the system clock is facilitated.

リードデータバースト長4の場合でデータ信号DQを4段のFIFOレジスタで取り込む回路を例として、データストローブ信号DQSにバースト期間が終了した時点でグリッジが発生する例を示す図である。 Examples of circuits for taking the data signal DQ in FIFO register four stages in the case of a read data burst length 4 is a diagram showing an example where a glitch occurs when the burst period to the data strobe signal DQS is terminated. フライトタイムバラツキを説明するための図である。 It is a diagram for explaining the flight time variations. フライトタイムバラツキによる有効データ幅の減少について説明するための図である。 It is a diagram for explaining reduction of the effective data width by flight time variation. フライトタイムバラツキを補正させるためにデータ伝送路経路をミラーリングしたフィードバッククロックを乗換えクロックに使用する方法を採用した回路例を示す図である。 It is a diagram showing a circuit example of employing the method used to clock transfer the feedback clock mirror data transmission line path in order to correct the flight time variations. 図4の回路のタイミングチャートである。 It is a timing chart of the circuit of FIG. データストローブ信号の有効期間以外の信号をマスクすることでグリッジを排除する方法を説明するための図である。 It is a diagram for explaining a method of eliminating the glitch by masking the signal other than the valid period of the data strobe signal. フライトタイムバラツキによるデータストローブ信号の遅延バラツキがプリアンブル期間を超える可能性がある場合を示す図である。 Delay variation of the data strobe signal by flight time variation is a diagram showing a case that may exceed the preamble period. 本発明の実施形態に係るメモリインタフェース回路の構成例を示すブロック図である。 An example of the configuration of the memory interface circuit according to an embodiment of the present invention is a block diagram showing. 本実施形態に係るDQSマスク回路の詳細な回路構成を示す図である。 It is a diagram showing a detailed circuit configuration of a DQS mask circuit according to the present embodiment. 本実施形態に係るDQSマスク回路のタイミングチャート(理想遅延)を示す図である。 It is a diagram showing a timing chart of the DQS mask circuit according to the present embodiment (ideal delay). フライトタイムバラツキによりデータストローブ信号の遅延が変化する場合のDQSマスク回路のマスクタイミングを示す図である。 The flight time variations is a diagram showing a mask timing of the DQS mask circuit when the delay of the data strobe signal changes. 本実施形態に係るリードデータ再同期回路の詳細な回路構成を示す図である。 It is a diagram showing a detailed circuit configuration of the read data resynchronization circuit according to the present embodiment. 本実施形態に係るリードデータ再同期回路のタイミングチャート(理想タイミング)を示す図である。 Timing chart of the read data resynchronization circuit according to the present embodiment (the ideal timing) illustrates. 本実施形態に係るリードデータ再同期回路のフライトタイムバラツキありの場合のタイミングチャートを示す図である。 It is a diagram showing a timing chart of the case where there is the flight time variation of the read data resynchronization circuit according to the present embodiment.

符号の説明 DESCRIPTION OF SYMBOLS

100・・・メモリインタフェース回路、101・・・データ入出力(I/O)レシーバ(バッファ)、102・・・データストローブ信号のI/Oレシーバ(バッファ)、103・・・I/Oレプリカ回路、104,105・・・可変遅延回路、106・・・データストローブ信号(DQS)マスク回路、1061・・・論理積回路、1062・・・マスク信号発生回路、107・・・マスク制御信号発生回路、108・・・リードデータ再同期回路、1081・・・FIFOライトストローブ発生回路、1082・・・再同期ストローブ制御回路、103・・・FIFOレジスタ、1084・・・再同期レジスタ、109・・・クロック送信I/Oバッファ。 100 ... memory interface circuit, 101 ... data output (I / O) receiver (buffer), 102 ... data strobe signals of the I / O receiver (buffer), 103 ... I / O replica circuit , 104, 105 ... variable delay circuit, 106 ... data strobe signal (DQS) mask circuit, 1061 ... AND circuit, 1062 ... mask signal generating circuit, 107 ... mask control signal generating circuit , 108 ... read data resynchronization circuit, 1081 ... FIFO write strobe generator circuit, 1082 ... resynchronization strobe control circuit, 103 ... FIFO register, 1084 ... resynchronization register, 109 ... clock transmission I / O buffer.

Claims (8)

  1. データを転送するタイミングを知らせるためのデータストローブ信号を受信し、当該データストローブ信号に応じてデータ受信を行うメモリインタフェース回路であって、 It receives the data strobe signal for notifying the timing of transfer of data, a memory interface circuit for performing data reception in accordance with the data strobe signal,
    上記データストローブ信号を受信し入力する入力バッファと、 An input buffer for inputting receives the data strobe signal,
    システムクロックに同期してマスク制御信号を生成するマスク制御信号発生部と、 And a mask control signal generator for generating a mask control signal in synchronization with the system clock,
    上記入力バッファにより入力したデータストローブ信号を遅延させ遅延データストローブ信号として出力する第1の遅延回路と、 A first delay circuit for outputting a delayed data strobe signal by delaying the data strobe signal inputted by said input buffer,
    上記入力バッファと等価な遅延特性を有し、当該入力遅延特性に応じた遅延量で上記マスク制御信号を遅延させて出力するレプリカ回路と、 Have the above input buffer equivalent delay characteristics, a replica circuit for delaying and outputting the mask control signal by a delay amount corresponding to the input delay characteristics,
    上記レプリカ回路から出力されたマスク制御信号を、上記データストローブ信号の遅延に追従して遅延制御した遅延マスク制御信号として出力する第2の遅延回路と、 The mask control signal output from the replica circuit, a second delay circuit for outputting a delayed mask control signal delay control, following the delay of the data strobe signal,
    上記第2の遅延回路によって遅延制御されたマスク制御信号を基準タイミングとしてマスク信号を生成し、当該マスク信号に応じて上記遅延データストローブ信号を所定期間マスクしてグリッジを除去したデータストローブ信号を生成するマスク回路と、 Generating the mask control signal delayed controlled by the second delay circuit generates a mask signal as the reference timing, the data strobe signal to remove glitch by a predetermined period of time masking the delayed data strobe signal in response to the mask signal and a mask circuit which,
    上記マスク回路によるデータストローブ信号に応じてデータ信号を取り込み、上記システムクロックに同期したクロックにより取り込みデータを再同期して出力する再同期回路と を有するメモリインタフェース回路。 The mask circuit takes in the data signal in accordance with the data strobe signal by the memory interface circuit and a resynchronization circuit configured to resynchronize the acquired data by a clock synchronized with the system clock.
  2. 上記第1の遅延回路は、 The first delay circuit,
    上記入力バッファにより受信したデータストローブ信号を、データ信号の有効データ幅の中央部に位置させ、データ受信タイミングマージンを付加して遅延制御した遅延データストローブ信号を出力する 請求項1記載のメモリインタフェース回路。 The data strobe signal received by the input buffer, is positioned in the central portion of the effective data width of the data signal, a memory interface circuit according to claim 1, wherein outputting the delayed data strobe signal delayed controlled by adding data reception timing margin .
  3. 上記マスク制御信号発生部は、 The mask control signal generating unit,
    リード指示信号から遅延のない理想的なデータストローブ信号のプリアンブル期間の中央のタイミングでデータストローブ信号のマスクを解除可能なようにマスク制御信号を生成する 請求項1記載のメモリインタフェース回路。 The memory interface circuit as claimed in claim 1, wherein the generating a mask control signal so as to enable unmask data strobe signal in the middle of the timing of the read instruction with no delay from the signal the ideal preamble period of the data strobe signal.
  4. 上記マスク制御信号は、プリアンブル期間におけるシステムクロックのエッジで第1のレベルになり、次のシステムクロックのエッジで第2レベルとなる信号である 請求項3記載のメモリインタフェース回路。 The mask control signal becomes a first level in the system clock edge in the preamble period, the memory interface circuit of claim 3, wherein a signal which becomes the second level at the next system clock edge.
  5. 上記第2の遅延回路は、 Said second delay circuit,
    上記遅延マスク制御信号を、上記遅延データストローブ信号のプリアンブル期間の中央でマスクを解除するタイミングに位置するように遅延制御する 請求項3記載のメモリインタフェース回路。 The delay mask control signal, the memory interface circuit of claim 3 wherein the delay control so as to be located in the timing for releasing the mask at the center of the preamble period of the delayed data strobe signal.
  6. 上記マスク回路は、 The mask circuit,
    上記遅延マスク制御信号がアクティブで入力されると所定期間だけ上記マスク信号を非アクティブで生成し、当該マスク信号が非アクティブのときに上記遅延データストローブ信号を出力する 請求項5記載のメモリインタフェース回路。 The delay mask control signal is generated only the mask signal inactive predetermined period is input in the active, the memory interface circuit of claim 5, wherein the mask signal is output to the delayed data strobe signal when inactive .
  7. 上記再同期回路は、 The re-synchronization circuit,
    書き込みストローブ信号に応じてデータ信号を書き込む複数のFIFOレジスタと、 A plurality of FIFO registers for writing data signals in response to the write strobe signal,
    上記マスク回路によるデータストローブ信号から上記書き込みストローブ信号を生成し、上記FIFOレジスタに供給するライトストローブ発生回路と、 Generating said write strobe signal from the data strobe signal by the mask circuit, and a write strobe generator circuit supplied to the FIFO register,
    上記FIFOレジスタのラッチデータをシステムクロックに同期させるために乗り換えるクロックをシステムクロックから生成する再同期ストローブ制御回路と、 And resynchronization strobe control circuit for generating a clock from the system clock to switch to synchronize the latch data of the FIFO register with the system clock,
    上記乗り換えクロックに同期してFIFOレジスタのラッチデータを再同期して出力する再同期レジスタと、を含む 請求項3記載のメモリインタフェース回路。 The memory interface circuit as claimed in claim 3, further comprising a re-synchronization registers to resynchronize and outputs the latched data in the FIFO register in synchronism with the transfer clock, the.
  8. 上記再同期回路は、 The re-synchronization circuit,
    書き込みストローブ信号に応じてデータ信号を書き込む複数のFIFOレジスタと、 A plurality of FIFO registers for writing data signals in response to the write strobe signal,
    上記マスク回路によるデータストローブ信号から上記書き込みストローブ信号を生成し、上記FIFOレジスタに供給するライトストローブ発生回路と、 Generating said write strobe signal from the data strobe signal by the mask circuit, and a write strobe generator circuit supplied to the FIFO register,
    上記FIFOレジスタのラッチデータをシステムクロックに同期させるために乗り換えるクロックをシステムクロックから生成する再同期ストローブ制御回路と、 And resynchronization strobe control circuit for generating a clock from the system clock to switch to synchronize the latch data of the FIFO register with the system clock,
    上記乗り換えクロックに同期してFIFOレジスタのラッチデータを再同期して出力する再同期レジスタと、を含む 請求項6記載のメモリインタフェース回路。 Memory interface circuit of claim 6, further comprising a re-synchronization registers to resynchronize and outputs the latched data in the FIFO register in synchronism with the transfer clock, the.
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