JP4955585B2 - コンピュータシステム、情報処理方法及びプログラム - Google Patents

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本発明は、WDT(Watch Dog Timer)機能によるシステムの動作監視を行うファームウェアを内蔵した基板管理コントローラまたはサービスプロセッサを備えるコンピュータシステム、情報処理方法及びプログラムに関する。
基板管理コントローラ(Baseboard Management Controller:以下、BMCという)は、コンピュータシステムの電源制御、温度や電圧の監視機能や、システムの動作監視の機能などを持つ。近年のコンピュータシステムはそれだけではなく、リモートコンピュータからのシステムの電源制御や、リモートメディア制御やマルチタスク化など、BMCの機能も多様化、複雑化したために、BMC自身がストールする場合も増えてきた。
従って、コンピュータシステムの信頼性を高めるために、外部HW(Hard Ware)制御回路により、BMC自身が対象のWDT(Watch Dog Timer)を持つ仕様(PCI Industrial Computer Manufactures Group Specification)のコンピュータシステムもある。また、特許文献1のように、電源制御に着目して、BMCの電源制御が機能しない場合に装置電源をOFFにするものもある。
特開2002−318642号公報
しかし、BMCの機能の一部のみが不能になったため、電源制御は問題なく、またBMC自身が対象のWDTのタイマをリセットできる場合、WDTの再スタートが行えるために一部の機能が不能のままの状態になる。そして、その不能の機能がファームウェア・ソフトウェアとコマンドのやりとりを行う機能の場合、BIOS(Basic Input/Output System:基本入出力システム)やOS(Operating System)のストール判断ができない、あるいは、BMCが持つ情報を入手できない等、コンピュータシステムの動作にさまざまな不具合を引き起こすという問題がある。
本発明は、上記事情に鑑みてなされたものであり、BMCがコマンドのやりとりが不能になった場合に着目して、POST(Power On Self Test)中にコマンドのやりとりが不能になったときに、能動的にBIOSからBMCを再起動するコンピュータシステム、情報処理方法及びプログラムを提供することを目的とする。
かかる目的を達成するために、本発明のコンピュータシステムは、第1の態様として、BIOSと、基板管理コントローラと、を有するコンピュータシステムであって、基板管理コントローラは、時間のカウントを行うとともに、BIOSからのコマンドを受けた場合にカウントをリセットするタイマ手段を備え、BIOSは、パワーオンセルフテスト中に、基板管理コントローラに対して、タイマ手段のカウントをリセットするためのコマンドを実行するコマンド実行手段と、基板管理コントローラからコマンドに対する応答が得られない場合、基板管理コントローラがストールしたと判断し、基板管理コントローラの再起動を指示する再起動指示手段と、を備えたことを特徴とする。
本発明のコンピュータシステムは、第2の態様として、中央処理ユニットと、中央処理ユニットに接続された第1のチップセットと、チップセットに関連付けられ、かつ、接続された、第2のチップセットと、第2のチップセットに接続され、システムの起動時にパワーオンセルフテストを実行する、少なくとも1つのBIOSと、第2のチップセット及び少なくとも1つのBIOSに接続された基板管理コントローラと、少なくとも1つのBIOSからの指示に従い、基板管理コントローラを再起動するハードウェア制御回路と、を有するコンピュータシステムであって、基板管理コントローラは、時間のカウントを行うとともに、少なくとも1つのBIOSからのコマンドを受けた場合にカウントをリセットするタイマ手段を備え、少なくとも1つのBIOSは、パワーオンセルフテスト中に、基板管理コントローラに対して、タイマ手段のカウントをリセットするためのコマンドを実行するコマンド実行手段と、基板管理コントローラからコマンドに対する応答が得られない場合、基板管理コントローラがストールしたと判断し、基板管理コントローラの再起動を指示する再起動指示手段と、を備え、ハードウェア制御回路は、少なくとも1つのBIOSから基板管理コントローラの再起動指示を受けた場合に、基板管理コントローラの再起動を行う再起動実行手段と、を備えたことを特徴とする。
本発明の情報処理方法は、基板管理コントローラが、時間のカウントを行うタイマステップと、BIOSが、パワーオンセルフテスト中に、基板管理コントローラに対して、タイマステップのカウントをリセットするためのコマンドを実行するコマンド実行ステップと、BIOSが、基板管理コントローラからコマンドに対する応答が得られない場合、基板管理コントローラの再起動を指示する再起動指示ステップと、を有することを特徴とする。


本発明のプログラムは、上記本発明の情報処理方法をコンピュータに実行させることを特徴とする。
本発明によれば、POST中にコマンドのやりとりが不能になったときに、能動的にBIOSからBMCを再起動することにより、コンピュータシステムの動作に対する不具合を解消でき、コンピュータシステムを正常な状態に早急に復旧することができる。
以下、本発明を実施するための最良の形態について添付図面を参照して詳細に説明する。
本発明の一実施形態であるコンピュータシステムは、図1に示すマザーボードを有する情報処理端末装置である。
図1は、数字で全体的に示されるマザーボード100のアーキテクチャを示している。このアーキテクチャは、例示的な目的のみのためのものであり、マザーボードに可能な多くのアーキテクチャのうちの1つのみが示されているものとして理解されるべきである。
図1に示されるように、マザーボード100は中央処理ユニット(Central Processing Unit:以下、CPUという)110を含む。CPU110は、図1において130で示される通常「ノースブリッジ」と呼ばれるチップ(第1のチップセット)に対して、プロセッサバス120を介して接続される。ノースブリッジ130は、一般的にメモリユニットなどのコンポーネントとCPU110との間の通信を管理する。したがって、一般的に、140で示されるメモリ(1つ以上のメモリユニット及びメモリコントローラ)は、ノースブリッジ130に接続可能である。
図1において150で示される「サウスブリッジ」として知られているチップ(第2のチップセット)もまたノースブリッジ130に接続されている。サウスブリッジ150は、一般的にノースブリッジ130によって実行されるよりも遅いマザーボードのサービスを実行する。例えば周辺コンポーネントインターフェイス(PCI:Peripheral Component Interface)バスである。サウスブリッジ150は、ロウピンカウント(LPC:Low Pin Count)バス160を介して、BIOS170を含むファームウェアメモリユニットに接続されることが可能である。
BIOS170は、ファームウェアとしても参照される。ノースブリッジ130及びサウスブリッジ150はまとめてマザーボード100の「チップセット」としてしばしば参照される。なお、ここでの説明では省略するが、マザーボード100は図1に示す他に、さまざまな入出力(I/O)装置や、外部と通信を行うためのコンポーネントを含むものとする。
図1の下部に示すBMC180は、LPCバス160に接続されている。なお、BMC180も、しばしばファームウェアとして参照される。BMC180は、一般的に、電源の制御、システム管理ソフトウェアとプラットフォームハードウェアとの間のインターフェイスとして、温度や電圧などの管理を行う。また、BMC180は、BIOS170などのファームウェア・ソフトウェアからのコマンド実行によりタイマをリセットする形式のWDT機能を有する。このWDT機能は、IPMI(Intelligent Platform Management Interface)仕様に沿ったコマンドの実行によりタイマをリセットする。このWDT機能により、コンピュータシステムのストール監視(POST中のコンピュータシステムの動作監視)が行える。さらに、BMC180は、コンピュータシステムがストールしたと判断した場合は、CPU110を再起動する機能を有する。
図1ではさらに、サウスブリッジ150からGPIO200を通じて、BIOS170からBMC180を再起動するためのHW制御回路190が繋がっている。また、HW制御回路190から、BMC180が対象となるリセット信号210がBMC180に繋がる。なお、BIOS170からHW制御回路190がコントロールできれば、サウスブリッジ150からの接続でなくても本発明に影響は無い。また、BMC180自身が再起動されてもCPU・チップセットには影響を与えないものとする。
次に、図1に示す構成における動作(本発明の情報処理方法の一実施形態)について、図2を参照して説明する。
BMC180は、電源ONの指示をうけると、電源制御機能によりコンピュータシステムを起動する(400)。BIOS170は、POST(Power On Self Test)を開始する(300)。
BMC180、BIOS170がともに正常な場合、BIOS170において、POSTは決められたPOSTタスク毎にBMC180に対してWDTをリセット(再スタート)するコマンドを実行する(310)。
BMC180から、コマンドに対する応答が返ってきたならば(311/Y)、BIOS170において、POSTは、POSTタスクを実行する(320)。POSTタスクが終了後、まだPOSTタスクが残っているならば(330/N)、再びWDTをリセット(再スタート)し(310)、次のPOSTタスクを行うことを繰り返す。全てのタスクが終了したら(340/Y)、POSTは終了する(340)。
一方、BMC180は、POSTからのコマンド実行を受けると(310)、BMC内部に有するWDTタイマをリセットし(410)、コマンドに応答する(311)。もしBIOS170(システム側の動作)がストールした場合、決められた間隔でコマンドが実行されてWDTタイマをリセット(再スタート)するはずが、一定時間経ってもWDTタイマがリセットされない。そのため、WDTタイマではカウントされ続ける。その結果、タイムアウトすると(420/Y)、BMC180は、BIOS170(システム側の動作)がストールしたものと判断して、CPU110の再起動のアクションを行う(430)。これによってシステムは復旧する。
逆に、BIOS170が正常でBMC180がストールした場合、POSTでのコマンドの応答が無いことで(311/N)、BIOS170は、BMC180がストールしたものと判断して、サウスブリッジ150を経由してHW制御回路190に対してBMC180のリセットを指示する(500)。HW制御回路190は、リセット信号210によりBMC180の再起動を行う(510)。これによりBMC180は復旧する。
以上説明したように、本実施形態のコンピュータシステムにおいて、BIOSは、POST中に実行したBMCへのコマンドに対する応答が得られない場合、BMCがストールしたと判断し、HW制御回路に対してBMCを再起動する指示を能動的に行い、HW制御回路は、BIOSからの指示に従ってBMCを再起動する。一方、BMCは、POST中にBIOSからのコマンド実行を受信できずにWDTタイマによるカウントがタイムアウトした場合、BIOSがストールしたと判断し、CPUを再起動する。
従って、本実施形態によれば、POST中に、BMCとBIOS間のコマンドのやりとりが不能になったときに、コンピュータシステムの動作に対する不具合を解消でき、コンピュータシステムを正常な状態に早急に復旧することができる。上記不具合の例としては、BMCとのやりとりが行えずにBIOSやOSのストール判断ができない、あるいは、BMCが持つ情報を入手できない等が挙げられる。
以上、本発明の実施形態について説明したが、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変形が可能である。
例えば、上述した実施形態における図2の動作は、ハードウェア、または、ソフトウェア、あるいは、両者の複合構成によって実行することも可能である。
なお、ソフトウェアによる処理を実行する場合には、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれているコンピュータ内のメモリにインストールして実行させるか、あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させることが可能である。
例えば、プログラムは、記録媒体としてのハードディスクやROM(Read Only Memory)に予め記録しておくことが可能である。
あるいは、プログラムは、フロッピー(登録商標)ディスク、CD−ROM(Compact Disc Read Only Memory),MO(Magneto optical)ディスク,DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体に、一時的、あるいは、永続的に格納(記録)しておくことが可能である。
このようなリムーバブル記録媒体は、いわゆるパッケージソフトウェアとして提供することが可能である。
なお、プログラムは、上述したようなリムーバブル記録媒体からコンピュータにインストールする他、ダウンロードサイトから、コンピュータに無線転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送したりし、コンピュータでは、転送されてきたプログラムを受信し、内蔵するハードディスク等の記録媒体にインストールすることが可能である。
また、上記実施形態で説明した処理動作に従って時系列的に実行されるのみならず、処理を実行する装置の処理能力、あるいは、必要に応じて並列的にあるいは個別に実行するように構築することも可能である。
また、上記実施形態で説明したシステムは、複数の装置の論理的集合構成にしたり、各装置の機能を混在させたりするように構築することも可能である。
本発明の実施形態のコンピュータシステムの構成を示すブロック図である。 本発明の実施形態のコンピュータシステムの動作を示すフローチャートである。
符号の説明
100 マザーボード
110 中央処理ユニット
120 プロセッサバス
130 ノースブリッジ
140 メモリユニット及びメモリコントローラ
150 サウスブリッジ
160 ロウピンカウント(LPC)バス
170 BIOS
180 BMC
190 HW制御回路
200 GPIO
210 リセット信号

Claims (12)

  1. BIOS(Basic Input/Output System)と、基板管理コントローラと、を有するコンピュータシステムであって、
    前記基板管理コントローラは、
    時間のカウントを行うとともに、前記BIOSからのコマンドを受けた場合に前記カウントをリセットするタイマ手段を備え、
    前記BIOSは、
    パワーオンセルフテスト中に、前記基板管理コントローラに対して、前記タイマ手段のカウントをリセットするためのコマンドを実行するコマンド実行手段と、
    前記基板管理コントローラから前記コマンドに対する応答が得られない場合、前記基板管理コントローラがストールしたと判断し、前記基板管理コントローラの再起動を指示する再起動指示手段と、
    を備えたことを特徴とするコンピュータシステム。
  2. 前記BIOSから前記基板管理コントローラの再起動指示を受けた場合に、前記基板管理コントローラの再起動を行う制御回路を有することを特徴とする請求項1記載のコンピュータシステム。
  3. 前記基板管理コントローラは、前記パワーオンセルフテスト中に、前記BIOSから前記コマンドを受信せずに、前記タイマ手段のカウントがタイムアウトした場合、前記BIOSがストールしたと判断し、中央処理ユニットを再起動することを特徴とする請求項1又は2記載のコンピュータシステム。
  4. 前記タイマ手段は、前記BIOSからIPMI(Intelligent Platform Management Interface)仕様に沿ったコマンドを受けた場合に前記カウントをリセットするWDT(Watch Dog Timer)機能であることを特徴とする請求項1から3のいずれか1項に記載のコンピュータシステム。
  5. 中央処理ユニットと、
    前記中央処理ユニットに接続された第1のチップセットと、
    前記チップセットに関連付けられ、かつ、接続された、第2のチップセットと、
    前記第2のチップセットに接続され、システムの起動時にパワーオンセルフテストを実行する、少なくとも1つのBIOS(Basic Input/Output System)と、
    前記第2のチップセット及び前記少なくとも1つのBIOSに接続された基板管理コントローラと、
    前記少なくとも1つのBIOSからの指示に従い、前記基板管理コントローラを再起動するハードウェア制御回路と、を有するコンピュータシステムであって、
    前記基板管理コントローラは、
    時間のカウントを行うとともに、前記少なくとも1つのBIOSからのコマンドを受けた場合に前記カウントをリセットするタイマ手段を備え、
    前記少なくとも1つのBIOSは、
    パワーオンセルフテスト中に、前記基板管理コントローラに対して、前記タイマ手段のカウントをリセットするためのコマンドを実行するコマンド実行手段と、
    前記基板管理コントローラから前記コマンドに対する応答が得られない場合、前記基板管理コントローラがストールしたと判断し、前記基板管理コントローラの再起動を指示する再起動指示手段と、を備え、
    前記ハードウェア制御回路は、
    前記少なくとも1つのBIOSから前記基板管理コントローラの再起動指示を受けた場合に、前記基板管理コントローラの再起動を行う再起動実行手段と、
    を備えたことを特徴とするコンピュータシステム。
  6. 前記基板管理コントローラは、前記パワーオンセルフテスト中に、前記少なくとも1つのBIOSから前記コマンドを受信せずに、前記タイマ手段のカウントがタイムアウトした場合、前記少なくとも1つのBIOSがストールしたと判断し、前記中央処理ユニットを再起動することを特徴とする請求項5記載のコンピュータシステム。
  7. 前記タイマ手段は、前記少なくとも1つのBIOSからIPMI(Intelligent Platform Management Interface)仕様に沿ったコマンドを受けた場合に前記カウントをリセットするWDT(Watch Dog Timer)機能であることを特徴とする請求項5又は6記載のコンピュータシステム。
  8. 基板管理コントローラが、時間のカウントを行うタイマステップと、
    BIOS(Basic Input/Output System)が、パワーオンセルフテスト中に、前記基板管理コントローラに対して、前記タイマステップのカウントをリセットするためのコマンドを実行するコマンド実行ステップと、
    前記BIOSが、前記基板管理コントローラから前記コマンドに対する応答が得られない場合、前記基板管理コントローラの再起動を指示する再起動指示ステップと、
    を有することを特徴とする情報処理方法。
  9. 前記BIOSから前記基板管理コントローラの再起動指示に基づいて、前記基板管理コントローラの再起動を行う第1の再起動実行ステップを有することを特徴とする請求項8記載の情報処理方法。
  10. 前記基板管理コントローラが、前記パワーオンセルフテスト中に、前記BIOSから前記コマンドを受信せずに、前記タイマ手段のカウントがタイムアウトした場合、中央処理ユニットを再起動する第2の再起動実行ステップを有することを特徴とする請求項8又は9記載の情報処理方法。
  11. 前記タイマステップは、前記BIOSからIPMI(Intelligent Platform Management Interface)仕様に沿ったコマンドを受けた場合に前記カウントをリセットするWDT(Watch Dog Timer)機能によって行われることを特徴とする請求項8から10のいずれか1項に記載の情報処理方法。
  12. 請求項8から11のいずれか1項に記載の情報処理方法をコンピュータに実行させることを特徴とするプログラム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5392858B2 (ja) * 2011-03-09 2014-01-22 Necシステムテクノロジー株式会社 自動リセット回路、自動リセット方法、プログラム、自動リセット装置および情報端末
JP6352627B2 (ja) * 2013-12-11 2018-07-04 Necプラットフォームズ株式会社 コンピュータシステム及びその動作方法
CN107122032B (zh) * 2016-02-25 2022-03-22 西安中兴新软件有限责任公司 终端、死机复位控制电路及方法
JP6844375B2 (ja) * 2017-03-29 2021-03-17 日本電気株式会社 システム監視方法およびコンピュータ装置
CN109213646A (zh) * 2018-08-29 2019-01-15 深圳佰维存储科技股份有限公司 硬盘智能断电测试设备
JP6697102B1 (ja) * 2019-01-23 2020-05-20 Necプラットフォームズ株式会社 情報処理装置、情報処理装置の制御方法、及び、情報処理装置の制御プログラム

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0895930A (ja) * 1994-09-26 1996-04-12 Mitsubishi Electric Corp マルチプロセッサ方式
JP2003256240A (ja) * 2002-02-28 2003-09-10 Toshiba Corp 情報処理装置及びその障害回復方法
JP2004302731A (ja) * 2003-03-31 2004-10-28 Toshiba Corp 情報処理装置および障害診断方法

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