JP4952858B2 - Angular velocity sensor using ΣΔ AD converter - Google Patents

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Description

本発明は、特に、航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に用いられるΣΔ型AD変換器を用いた角速度センサに関するものである。   The present invention particularly relates to an angular velocity sensor using a ΣΔ AD converter used for attitude control of a moving body such as an aircraft or a vehicle, a navigation system, or the like.

従来のこの種の複数の入力を扱うΣΔ型AD変換器について、以下、図面を参照しながら説明する。   A conventional ΣΔ AD converter that handles a plurality of such inputs will be described below with reference to the drawings.

図7は従来のΣΔ型AD変換器の回路図を示したもので、この図7において、1は入力部で、この入力部1は第1の入力につながるコンデンサ2と、第2の入力につながるコンデンサ3と、これらのコンデンサ2,3を切り替える入力切替手段4とで構成されている。5はDA変換手段で、このDA変換手段5は、基準電圧6,7と、これらの基準電圧6,7を切り替えることにより出力される電荷レベルを切り替えるDA切替手段8とで構成されている。9は積分手段で、この積分手段9は、前記入力部1とDA変換手段5とから出力される電荷が入力される演算増幅器10と、入力された電荷を蓄積するコンデンサ11,12と、これらのコンデンサ11,12を切り替える積分切替手段13とで構成されている。   FIG. 7 shows a circuit diagram of a conventional ΣΔ type AD converter. In FIG. 7, 1 is an input unit, and this input unit 1 is connected to a capacitor 2 connected to a first input and to a second input. The connected capacitor 3 and the input switching means 4 for switching these capacitors 2 and 3 are constituted. Reference numeral 5 denotes DA conversion means. The DA conversion means 5 includes reference voltages 6 and 7 and DA switching means 8 for switching the charge level output by switching these reference voltages 6 and 7. Reference numeral 9 denotes integration means. The integration means 9 includes an operational amplifier 10 to which charges output from the input unit 1 and the DA conversion means 5 are input, capacitors 11 and 12 for storing the input charges, and these And integral switching means 13 for switching the capacitors 11 and 12.

14は比較手段で、この比較手段14は、前記積分手段9から出力される電圧と所定の電圧とを比較する比較器15と、この比較器15から出力される比較信号を保持するDフリップフロップ16とで構成され、そしてこのDフリップフロップ16の出力が前記DA切替手段8に入力され、前記DA変換手段5の出力レベルを切り替える。   Reference numeral 14 denotes a comparison means, which comprises a comparator 15 that compares a voltage output from the integration means 9 with a predetermined voltage, and a D flip-flop that holds a comparison signal output from the comparator 15. 16 and the output of the D flip-flop 16 is input to the DA switching means 8 to switch the output level of the DA conversion means 5.

以上のように構成された従来のΣΔ型AD変換器について、次にその動作を説明する。   Next, the operation of the conventional ΣΔ AD converter configured as described above will be described.

前記入力部1と積分手段9は、第1の入力が選択された場合には、第1の入力に比例した電荷をコンデンサ2に充電し、そしてこの充電された電荷をコンデンサ11へ転送する。   When the first input is selected, the input unit 1 and the integrating means 9 charge the capacitor 2 with a charge proportional to the first input, and transfer this charged charge to the capacitor 11.

また、第2の入力が選択された場合には第2の入力に比例した電荷をコンデンサ3に充放電し、そしてこの充放電された電荷をコンデンサ12へ転送する。   When the second input is selected, the capacitor 3 is charged and discharged with a charge proportional to the second input, and the charged and discharged charge is transferred to the capacitor 12.

このように、入力信号の切り替えに応じて積分用のコンデンサ11,12を切り替えるように動作するものであり、入力切替時のΣΔ型AD変換器による遅延を短縮し、入力信号の数と同じ数のAD変換器を配置する方法に比べ、回路規模を小さくすることができるものであった。   In this manner, the capacitors 11 and 12 for integration are operated in accordance with the switching of the input signal, and the delay by the ΣΔ AD converter at the time of input switching is shortened, and the same number as the number of input signals. Compared with the method of arranging the AD converters, the circuit scale can be reduced.

なお、この出願の発明に関する先行技術文献情報としては、例えば、特許文献1が知られている。   As prior art document information relating to the invention of this application, for example, Patent Document 1 is known.

特開2001−237706号公報JP 2001-237706 A

しかしながら、上記従来の構成においては、積分手段9を構成する演算増幅器10に入力される基準電圧やDA変換手段5の基準電圧6,7が電源電圧変化や温度変化の影響により変動し、そしてΣΔ型AD変換器の出力信号がその影響をそのまま受けるため、AD変換器の出力精度が劣化するという課題を有していた。   However, in the above conventional configuration, the reference voltage input to the operational amplifier 10 constituting the integrating means 9 and the reference voltages 6 and 7 of the DA converting means 5 fluctuate due to the influence of the power supply voltage change and temperature change, and ΣΔ Since the output signal of the type AD converter is directly affected, the output accuracy of the AD converter deteriorates.

本発明は上記従来の課題を解決するもので、電源電圧変化や温度変化の影響により、DA変換手段、積分回路からの出力信号が変動するということはなく、出力特性が安定しているΣΔ型AD変換器およびそれを用いた角速度センサを提供することを目的とするものである。   The present invention solves the above-described conventional problems, and the output signal from the DA conversion means and the integration circuit does not fluctuate due to the influence of the power supply voltage change or the temperature change, and the output characteristic is stable. An object of the present invention is to provide an AD converter and an angular velocity sensor using the AD converter.

上記目的を達成するために、本発明は以下の構成を有するものである。   In order to achieve the above object, the present invention has the following configuration.

本発明の請求項1に記載の発明は、駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅にて振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路とを備え、前記ドライブ回路をセンサ素子におけるモニタ電極から出力される信号をオン・オフする入力切替手段と、少なくとも2つのレベルの電荷量を出力するDA変換手段と、前記入力切替手段とDA変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記DA変換手段の出力を切り替えるDA切替手段と、前記比較手段からの出力電圧を入力されるとともにノイズ信号を除去するデジタルバンドパスフィルタと、このデジタルバンドパスフィルタの出力信号を入力されるAGC回路と、このAGC回路からの出力信号が入力される駆動回路とにより構成してなるΣΔ型AD変換器を用いたもので、この構成によれば、ドライブ回路をセンサ素子におけるモニタ電極から出力される信号をオン・オフする入力切替手段と、少なくとも2つのレベルの電荷量を出力するDA変換手段と、前記入力切替手段とDA変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記DA変換手段の出力を切り替えるDA切替手段と、前記比較手段からの出力電圧を入力されるとともにノイズ信号を除去するデジタルバンドパスフィルタと、このデジタルバンドパスフィルタの出力信号を入力されるAGC回路と、このAGC回路からの出力信号が入力される駆動回路とにより構成しているため、ドライブ回路の大部分をデジタル回路のみで構成することができることになり、これにより、ドライブ回路の全てをアナログ回路で構成するよりもドライブ回路の体積が小さくなるため、ドライブ回路を小型化することができるという作用効果を有するものである。 According to a first aspect of the present invention, there is provided a sensor element having a drive electrode, a sense electrode, and a monitor electrode, a drive circuit for driving the sensor element to vibrate with a predetermined amplitude, and a sense in the sensor element. A sense circuit for converting a signal output from the electrode into an angular velocity output signal, input switching means for turning on / off the signal output from the monitor electrode in the sensor element, and charge amount of at least two levels The D / A conversion means for outputting the signal, the charge output from the input switching means and the D / A conversion means are integrated, the integration means for holding the integration value, and the integration value output from the integration means as a predetermined value. of inputs and comparing means to compare a DA switching means for switching the output of the DA converter in accordance with the output of the comparison means, the output voltage from the comparing means A digital band-pass filter for removing Rutotomoni noise signal, and the AGC circuit input the output signal of the digital bandpass filter, Sigma] [Delta] type output signal from the AGC circuit is constituted by a driving circuit is inputted The AD converter is used, and according to this configuration, the drive circuit has an input switching means for turning on / off a signal output from the monitor electrode in the sensor element, and a DA conversion for outputting charge amounts of at least two levels. Means for integrating the charges output from the input switching means and the DA converting means and holding the integrated value; and comparing means for comparing the integrated value output from the integrating means with a predetermined value; a DA switching means for switching the output of the DA converter in accordance with the output of the comparison means, is inputted an output voltage from the comparing means DOO Due to the configuration in the digital band-pass filter for removing noise signals, and the AGC circuit input the output signal of the digital band-pass filter, by a drive circuit to which an output signal from the AGC circuit is input, the drive Since most of the circuit can be configured only by digital circuits, the volume of the drive circuit is smaller than when all the drive circuits are configured by analog circuits, and thus the drive circuit can be reduced in size. It has the effect of.

本発明の請求項2に記載の発明は、駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子におけるモニタ電極から出力される信号をオン・オフする入力切替手段と、少なくとも2つのレベルの電荷量を出力するDA変換手段と、前記入力切替手段とDA変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記DA変換手段の出力を切り替えるDA切替手段と、前記比較手段からの出力電圧を入力されるとともにノイズ信号を除去するデジタルバンドパスフィルタと、このデジタルバンドパスフィルタの出力信号を入力されるAGC回路と、このAGC回路からの出力信号が入力される駆動回路とにより構成され、前記センサ素子を所定の振幅にて振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路と、前記ドライブ回路におけるデジタルバンドパスフィルタが出力するモニタ信号を逓倍してタイミング信号を生成して出力するタイミング制御回路と、クロック信号を出力するクロックと、前記駆動回路におけるデジタルバンドパスフィルタから出力される出力信号の振幅量を監視する振幅判定回路とを備え、前記振幅判定回路からの出力信号に応じて、前記クロックから出力されるクロック信号またはタイミング制御回路から出力されるタイミング信号を切り替えて出力する切替スイッチを設けたもので、この構成によれば、振幅判定回路からの出力信号に応じて、前記クロックから出力されるクロック信号またはタイミング制御回路から出力されるタイミング信号を切り替えて出力する切替スイッチを設けたため、ドライブ回路におけるデジタルバンドパスフィルタから出力される出力信号の振幅量がAGC回路における目標振幅量以下である場合にはクロック信号を入力切替手段とDA変換手段の切替タイミングとして起動することができるという作用効果を有するものである。According to a second aspect of the present invention, there is provided a sensor element having a drive electrode, a sense electrode, and a monitor electrode, and input switching means for turning on / off a signal output from the monitor electrode in the sensor element; DA conversion means for outputting charge amounts of at least two levels, integration means for integrating charges output from the input switching means and DA conversion means, and holding the integration value; and output from the integration means Comparing means for comparing the integrated value with a predetermined value, DA switching means for switching the output of the DA converting means in accordance with the output of the comparing means, an output voltage from the comparing means being inputted, and removal of a noise signal Digital band pass filter, an AGC circuit to which an output signal of the digital band pass filter is input, and a drive to which an output signal from the AGC circuit is input. A drive circuit that vibrates and drives the sensor element with a predetermined amplitude, a sense circuit that converts a signal output from the sense electrode in the sensor element into an angular velocity output signal, and a digital band in the drive circuit The timing control circuit that multiplies the monitor signal output by the pass filter to generate and output the timing signal, the clock that outputs the clock signal, and the amplitude amount of the output signal that is output from the digital bandpass filter in the drive circuit An amplitude determination circuit for monitoring, and provided with a changeover switch for switching and outputting a clock signal output from the clock or a timing signal output from the timing control circuit in accordance with an output signal from the amplitude determination circuit With this configuration, the output from the amplitude determination circuit Since the changeover switch that switches the clock signal output from the clock or the timing signal output from the timing control circuit according to the signal is provided, the amplitude amount of the output signal output from the digital bandpass filter in the drive circuit Is less than or equal to the target amplitude in the AGC circuit, the clock signal can be activated as the switching timing of the input switching means and the DA conversion means.

ドライブ回路をセンサ素子におけるモニタ電極から出力される信号をオン・オフする入力切替手段と、少なくとも2つのレベルの電荷量を出力するDA変換手段と、前記入力切替手段とDA変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記DA変換手段の出力を切り替えるDA切替手段と、前記比較手段からの出力電圧を入力されるとともにノイズ信号を除去するデジタルバンドパスフィルタと、このデジタルバンドパスフィルタの出力信号を入力されるAGC回路と、このAGC回路からの出力信号が入力される駆動回路とにより構成しているため、ドライブ回路の大部分をデジタル回路のみで構成することができることになり、これにより、ドライブ回路の全てをアナログ回路で構成するよりもドライブ回路の体積が小さくなるため、ドライブ回路を小型化することができるという効果を有するものである。 An output switching means for turning on / off a signal output from the monitor electrode in the sensor element of the drive circuit, a DA conversion means for outputting a charge amount of at least two levels, and output from the input switching means and the DA conversion means Integrating means for integrating the charge to be held and holding the integrated value, comparing means for comparing the integrated value output from the integrating means with a predetermined value, and output of the DA converting means in accordance with the output of the comparing means DA switching means for switching between, a digital bandpass filter that receives an output voltage from the comparison means and removes a noise signal, an AGC circuit that receives an output signal of the digital bandpass filter, and an AGC circuit since the output signal of is constituted by a driving circuit is inputted, child up the major portion of the drive circuit only a digital circuit It will be capable of, thereby, the volume of the drive circuit than make up all of the driving circuit in the analog circuit is decreased, and has a effect that it is possible to reduce the size of the drive circuit.

本発明の実施の形態1におけるΣΔ型AD変換器を用いた角速度センサの回路図Circuit diagram of an angular velocity sensor using a ΣΔ AD converter according to Embodiment 1 of the present invention (a)〜(f)同角速度センサの動作状態を示す図(A)-(f) The figure which shows the operation state of the same angular velocity sensor 本発明の実施の形態2におけるΣΔ型AD変換器を用いた角速度センサの回路図Circuit diagram of an angular velocity sensor using a ΣΔ AD converter according to Embodiment 2 of the present invention (a)〜(d)同角速度センサの動作状態を示す図(A)-(d) The figure which shows the operation state of the same angular velocity sensor 本発明の実施の形態3におけるΣΔ型AD変換器を用いた角速度センサの回路図Circuit diagram of an angular velocity sensor using a ΣΔ AD converter according to Embodiment 3 of the present invention (a)〜(c)同角速度センサの動作状態を示す図(A)-(c) The figure which shows the operation state of the same angular velocity sensor 従来のΣΔ型AD変換器の回路図Circuit diagram of conventional ΣΔ AD converter

(実施の形態1)
以下、本発明の実施の形態1におけるΣΔ型AD変換器およびそれを用いた角速度センサについて、図面を参照しながら説明する。図1は本発明の実施の形態1におけるΣΔ型AD変換器を用いた角速度センサの回路図である。
(Embodiment 1)
Hereinafter, a ΣΔ AD converter and an angular velocity sensor using the ΣΔ AD converter according to Embodiment 1 of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of an angular velocity sensor using a ΣΔ AD converter according to Embodiment 1 of the present invention.

図1において、30はセンサ素子で、このセンサ素子30は振動体31と、この振動体31を振動させるための圧電体を有する駆動電極32と、振動状態に応じて電荷を発生する圧電体を有するモニタ電極33と、前記センサ素子30に角速度が印加されると電荷を発生する圧電体を有する一対のセンス電極とを設けている。また、前記センサ素子30における一対のセンス電極は、第1のセンス電極34と、この第1のセンス電極34と逆極性の電荷を発生する第2のセンス電極35とで構成されている。36は電荷増幅器で、この電荷増幅器36には前記センサ素子30におけるモニタ電極33が出力する電荷が入力され、そしてこの入力された電荷を所定の倍率で電圧に変換するものである。37はバンドパスフィルタで、このバンドパスフィルタ37には前記電荷増幅器36の出力が入力され、そして入力された信号のノイズ成分を除去してモニタ信号を出力するものである。38はAGC回路で、このAGC回路38は半波整流平滑回路(図示せず)を有しているもので、前記バンドパスフィルタ37の出力信号を半波整流して平滑したDC信号を生成し、このDC信号をもとに前記バンドパスフィルタ37の出力するモニタ信号を増幅あるいは減衰させて出力するものである。39は駆動回路で、この駆動回路39には前記AGC回路38の出力が入力され、前記センサ素子30の駆動電極32に駆動信号を出力するものである。そして、前記電荷増幅器36、バンドパスフィルタ37、AGC回路38および駆動回路39によりドライブ回路40を構成している。   In FIG. 1, reference numeral 30 denotes a sensor element. The sensor element 30 includes a vibrating body 31, a drive electrode 32 having a piezoelectric body for vibrating the vibrating body 31, and a piezoelectric body that generates an electric charge according to the vibration state. And a pair of sense electrodes having a piezoelectric body that generates an electric charge when an angular velocity is applied to the sensor element 30. Further, the pair of sense electrodes in the sensor element 30 includes a first sense electrode 34 and a second sense electrode 35 that generates charges having a polarity opposite to that of the first sense electrode 34. Reference numeral 36 denotes a charge amplifier. The charge amplifier 36 receives charges output from the monitor electrode 33 of the sensor element 30, and converts the input charges into a voltage at a predetermined magnification. Reference numeral 37 denotes a band pass filter. The output of the charge amplifier 36 is input to the band pass filter 37, and a noise component of the input signal is removed to output a monitor signal. An AGC circuit 38 has a half-wave rectifying / smoothing circuit (not shown). The AGC circuit 38 generates a smoothed DC signal by half-wave rectifying the output signal of the bandpass filter 37. Based on this DC signal, the monitor signal output from the band-pass filter 37 is amplified or attenuated and output. Reference numeral 39 denotes a drive circuit. The output of the AGC circuit 38 is input to the drive circuit 39, and a drive signal is output to the drive electrode 32 of the sensor element 30. The charge amplifier 36, the band pass filter 37, the AGC circuit 38, and the drive circuit 39 constitute a drive circuit 40.

41はPLL回路で、このPLL回路41は前記ドライブ回路40におけるバンドパスフィルタ37が出力するモニタ信号を逓倍し、位相ノイズを時間的に積分し低減して出力するものである。42はタイミング生成回路で、このタイミング生成回路42は前記PLL回路41から出力されるモニタ信号を逓倍した信号をもとに、モニタ信号の2周期間を第1のタイミングФ1、第2のタイミングФ2、第3のタイミングФ3、第4のタイミングФ4に分割してこのタイミング信号を生成して出力するものである。そして、前記PLL回路41とタイミング生成回路42とでタイミング制御回路43を構成している。44は入力切替手段で、この入力切替手段44は前記センサ素子30における第1のセンス電極34と接続され前記第2のタイミングФ2で動作するアナログスイッチ45(以下、SWと記す)と、第2のセンス電極35と接続され前記第4のタイミングФ4で動作するアナログスイッチ46とで構成されている。この構成により、入力切替手段44は、第1のセンス電極34または第2のセンス電極35からの入力信号を第2のタイミングФ2または第4のタイミングФ4で切り替えて出力することになる。47はDA切替手段で、このDA切替手段47は、第1の基準電圧49および第2の基準電圧50を有し、そしてこの第1の基準電圧49と第2の基準電圧50を所定の信号により切り替え、前記第2のタイミングФ2では第1の基準電圧49の信号を出力し、一方、第4のタイミングФ4では第2の基準電圧50の信号を出力するものである。51はDA出力手段で、このDA出力手段51は前記DA切替手段47の出力信号が入力されるコンデンサ52と、このコンデンサ52の両端に接続され、かつ前記第1のタイミングФ1と第3のタイミングФ3で動作してコンデンサ52の電荷を放電するSW53,54により構成されている。そして、前記DA切替手段47とDA出力手段51とでDA変換手段48を構成し、かつこのDA変換手段48は第1のタイミングФ1と第3のタイミングФ3で前記コンデンサ52の電荷を放電し、さらに前記第2のタイミングФ2と第4のタイミングФ4で前記DA切替手段47が出力する基準電圧に応じた電荷を入出力するものである。   The PLL circuit 41 multiplies the monitor signal output from the bandpass filter 37 in the drive circuit 40, and integrates and reduces the phase noise in time to output it. 42 is a timing generation circuit. This timing generation circuit 42 is based on a signal obtained by multiplying the monitor signal output from the PLL circuit 41, and the first timing Ф1 and the second timing Ф2 for two periods of the monitor signal. The timing signal is divided into a third timing Ф3 and a fourth timing Ф4 to generate and output. The PLL circuit 41 and the timing generation circuit 42 constitute a timing control circuit 43. Reference numeral 44 denotes input switching means. The input switching means 44 is connected to the first sense electrode 34 in the sensor element 30 and operates at the second timing Ф2; And an analog switch 46 which is connected to the sense electrode 35 and operates at the fourth timing Ф4. With this configuration, the input switching unit 44 switches and outputs the input signal from the first sense electrode 34 or the second sense electrode 35 at the second timing Ф2 or the fourth timing Ф4. Reference numeral 47 denotes a DA switching means. The DA switching means 47 has a first reference voltage 49 and a second reference voltage 50, and the first reference voltage 49 and the second reference voltage 50 are set to a predetermined signal. The signal of the first reference voltage 49 is output at the second timing Ф2, while the signal of the second reference voltage 50 is output at the fourth timing Ф4. Reference numeral 51 denotes DA output means. The DA output means 51 is connected to a capacitor 52 to which the output signal of the DA switching means 47 is input, and is connected to both ends of the capacitor 52, and the first timing Ф1 and the third timing. It is composed of SWs 53 and 54 that operate in the cage 3 and discharge the electric charge of the capacitor 52. The DA switching means 47 and the DA output means 51 constitute a DA converting means 48, and the DA converting means 48 discharges the charge of the capacitor 52 at the first timing Ф1 and the third timing Ф3, Further, charges corresponding to the reference voltage output by the DA switching means 47 are input / output at the second timing Ф2 and the fourth timing Ф4.

55はSWで、このSW55には前記入力切替手段44とDA変換手段48の出力が入力され、前記第2のタイミングФ2と第4のタイミングФ4で出力するものである。56は積分回路で、この積分回路56には前記SW55の出力が入力されるもので、演算増幅器57と、この演算増幅器57の帰還に並列に接続される一対のコンデンサ58,59と、このコンデンサ58,59に接続される一対のSW60,61とにより構成されている。また、SW60は第1のタイミングФ1と第2のタイミングФ2で動作し、前記積分回路56への入力信号がコンデンサ58に積分されて積分値が保持されることになる。そしてまた、SW61は前記第3のタイミングФ3と第4のタイミングФ4で動作し、前記積分回路56への入力信号がコンデンサ59に積分されて積分値が保持されることになる。そして、前記SW55と積分回路56とで積分手段62を構成し、かつこの積分手段62は、前記第1のタイミングФ1と第2のタイミングФ2でSW55の出力をコンデンサ58に積分してその積分値を出力するとともに、前記第3のタイミングФ3と第4のタイミングФ4でSW55の出力をコンデンサ59に積分してその積分値を出力するものである。   55 is an SW, and the outputs of the input switching means 44 and the DA converting means 48 are input to the SW 55 and output at the second timing Ф2 and the fourth timing Ф4. Reference numeral 56 denotes an integrating circuit, to which the output of the SW 55 is input. The operational amplifier 57, a pair of capacitors 58 and 59 connected in parallel to the feedback of the operational amplifier 57, and this capacitor It is comprised by a pair of SW60,61 connected to 58,59. Further, the SW 60 operates at the first timing Ф1 and the second timing Ф2, and the input signal to the integrating circuit 56 is integrated into the capacitor 58 and the integrated value is held. The SW 61 operates at the third timing Ф3 and the fourth timing Ф4, and the input signal to the integration circuit 56 is integrated into the capacitor 59 to hold the integrated value. The SW 55 and the integrating circuit 56 constitute an integrating means 62. The integrating means 62 integrates the output of the SW 55 into the capacitor 58 at the first timing Ф1 and the second timing Ф2, and the integrated value thereof. And the output of the SW 55 is integrated into the capacitor 59 at the third timing Ф3 and the fourth timing Ф4, and the integrated value is output.

63は比較手段で、この比較手段63には前記積分手段62が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器64と、この比較器64が出力する1ビットデジタル信号が入力されるD型フリップフロップ65とで構成されている。また、前記D型フリップフロップ65は前記第2のタイミングФ2と第4のタイミングФ4の開始時に前記1ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記DA変換手段48のDA切替手段47に入力されて基準電圧49,50を切り替えるものである。そして、前記入力切替手段44、DA変換手段48、積分手段62および比較手段63によりΣΔ変調器66を構成している。   63 is a comparison means. The comparison means 63 receives the integration signal output from the integration means 62, and compares the integration signal with a predetermined value. It consists of a D-type flip-flop 65 to which a bit digital signal is input. The D-type flip-flop 65 latches the 1-bit digital signal and outputs a latch signal at the start of the second timing Ф2 and the fourth timing Ф4. The reference voltage 49, 50 is input to the DA switching means 47 of the means 48 and switched. The input switching means 44, DA converting means 48, integrating means 62 and comparing means 63 constitute a ΣΔ modulator 66.

またこのΣΔ変調器66は上記構成により、前記センサ素子30における一対のセンス電極34,35より出力される電荷をΣΔ変調し、1ビットデジタル信号に変換して出力するものである。   Further, the ΣΔ modulator 66 is configured to ΣΔ modulate the electric charges output from the pair of sense electrodes 34 and 35 in the sensor element 30, convert it to a 1-bit digital signal, and output it.

67はラッチ回路で、このラッチ回路67には前記ΣΔ変調器66の比較手段63における比較器64より出力される1ビットデジタル信号が入力され、前記1ビットデジタル信号をラッチする一対のD型フリップフロップ68,69により構成されている。また、D型フリップフロップ68は第2のタイミングФ2で前記1ビットデジタル信号をラッチするものであり、D型フリップフロップ69は第4のタイミングФ4で前記1ビットデジタル信号をラッチするものである。70は差分演算手段で、この差分演算手段70は前記ラッチ回路67における一対のD型フリップフロップ68,69がラッチして出力する一対の1ビットデジタル信号が入力され、そしてこの一対の1ビットデジタル信号の差を演算する1ビット差分演算を置換処理により実現するものである。つまり、差分演算手段70に入力される一対の1ビットデジタル信号が、“00”“01”“10”“11”である時、それぞれ“0”“−1”“1”“0”と置き換えて出力する構成となっている。71は補正演算手段で、この補正演算手段71には前記差分演算手段70が出力する1ビット差分信号が入力され、この1ビット差分信号と所定の補正情報との補正演算を置換処理により実現するものである。つまり、上記したように補正演算手段71に入力される1ビット差分信号が“0”“1”“−1”であり、例えば、補正情報が“5”である場合にはそれぞれ“0”“5”“−5”と置き換えて出力する構成となっている。72はデジタルフィルタで、このデジタルフィルタ72には前記補正演算手段71より出力されるデジタル差分信号が入力され、ノイズ成分を除去するフィルタリング処理を行うものである。そして、前記ラッチ回路67、差分演算手段70、補正演算手段71およびデジタルフィルタ72により演算手段73を構成している。また、この演算手段73は、第2、第4のタイミングで一対の1ビットデジタル信号をラッチして、差分演算、補正演算、フィルタリング処理を行い、マルチビット信号を出力することになる。そしてまた、前記タイミング制御回路43とΣΔ変調器66および演算手段73によりセンス回路74を構成している。   Reference numeral 67 denotes a latch circuit. The latch circuit 67 receives a 1-bit digital signal output from the comparator 64 in the comparison means 63 of the ΣΔ modulator 66, and a pair of D-type flip-flops that latch the 1-bit digital signal. 68, 69. The D-type flip-flop 68 latches the 1-bit digital signal at the second timing Ф2, and the D-type flip-flop 69 latches the 1-bit digital signal at the fourth timing Ф4. Reference numeral 70 denotes a difference calculation means. The difference calculation means 70 receives a pair of 1-bit digital signals latched and output by the pair of D-type flip-flops 68 and 69 in the latch circuit 67, and the pair of 1-bit digital signals. A 1-bit difference operation for calculating a signal difference is realized by a replacement process. That is, when the pair of 1-bit digital signals input to the difference calculation means 70 are “00”, “01”, “10”, and “11”, they are replaced with “0”, “−1”, “1”, and “0”, respectively. Output. Reference numeral 71 denotes a correction calculation means. The correction calculation means 71 receives a 1-bit difference signal output from the difference calculation means 70, and realizes a correction calculation between the 1-bit difference signal and predetermined correction information by replacement processing. Is. That is, as described above, the 1-bit difference signal input to the correction calculation means 71 is “0”, “1”, “−1”. For example, when the correction information is “5”, “0” “ The output is replaced with 5 ""-5 ". Reference numeral 72 denotes a digital filter. The digital filter 72 receives a digital difference signal output from the correction calculation means 71 and performs a filtering process to remove noise components. The latch circuit 67, the difference calculation means 70, the correction calculation means 71 and the digital filter 72 constitute a calculation means 73. In addition, the calculation means 73 latches a pair of 1-bit digital signals at the second and fourth timings, performs a difference calculation, a correction calculation, and a filtering process, and outputs a multi-bit signal. The timing control circuit 43, the ΣΔ modulator 66, and the calculation means 73 constitute a sense circuit 74.

以上のように構成された本発明の実施の形態1における角速度センサについて、次にその動作を説明する。   Next, the operation of the angular velocity sensor according to the first embodiment of the present invention configured as described above will be described.

前記センサ素子30の駆動電極32に交流電圧を加えると、前記振動体31が共振し、モニタ電極33に電荷が発生する。このモニタ電極33に発生した電荷をドライブ回路40における電荷増幅器36に入力し、正弦波形の出力電圧に変換する。そしてこの電荷増幅器36の出力電圧をバンドパスフィルタ37に入力し、前記振動体31の共振周波数のみを抽出し、ノイズ成分を除去した図2(a)に示すような正弦波形を出力する。そしてまた、前記ドライブ回路40におけるバンドパスフィルタ37の出力信号をAGC回路38が有する半波整流平滑回路(図示せず)に入力することにより、DC信号に変換する。そしてAGC回路38はこのDC信号が大の場合には前記ドライブ回路40におけるバンドパスフィルタ37の出力信号を減衰させるような信号を、一方、前記DC信号が小の場合には前記ドライブ回路40におけるバンドパスフィルタ37の出力信号を増幅させるような信号を駆動回路39に入力し、前記振動体31の振動が一定振幅となるように調整するものである。さらに、前記センス回路74におけるタイミング制御回路43に、図2(a)に示される正弦波信号が入力され、前記PLL回路41で逓倍した信号をもとにタイミング生成回路42により図2(b)で示される第1のタイミングФ1、第2のタイミングФ2、第3のタイミングФ3、第4のタイミングФ4を形成する。そして、このタイミング信号が前記ΣΔ変調器66および演算手段73に、SWの切替およびラッチ回路のラッチタイミングとして入力される。また、位相器で位相を90度シフトさせた前記正弦波信号を所定の基準電圧(図示せず)と比較する電圧コンパレータ(図示せず)に入力し、そしてその出力をロジック回路(図示せず)に入力するようにした場合でも、前記タイミング信号Φ1、Φ2、Φ3、Φ4を形成することは可能であるが、この場合、正弦波信号の電圧ノイズおよび温度変化や電源変動による電圧ノイズが位相ノイズとして表れることになる。この位相ノイズは、入力信号や積分切替手段を切り替えるタイミングノイズとして信号処理の精度に悪影響を与える要因となるが、前記PLL回路41を用いて時間的に積分され位相ノイズが低減されたタイミング信号とすることにより、切替タイミングノイズを低減し信号処理の精度を高めることができるものである。また、前記センサ素子30が図1に図示している駆動方向に速度Vで屈曲振動している状態において、前記振動体31の長手方向の中心軸周りにセンサ素子30が角速度ωで回転すると、このセンサ素子30にF=2mV×ωのコリオリ力が発生する。このコリオリ力により前記センサ素子30が有する一対のセンス電極34,35に、図2(c)および図2(d)に示すように電荷が発生する。そしてこのセンス電極34,35に発生する電荷はコリオリ力により発生するため、前記モニタ電極33に発生する信号より位相が90度進んでいる。そしてまた、前記一対のセンス電極34,35に発生した出力信号は図2(c)および図2(d)に示す通り、正極性信号と負極性信号の関係にある。   When an AC voltage is applied to the drive electrode 32 of the sensor element 30, the vibrating body 31 resonates and charges are generated at the monitor electrode 33. The charge generated on the monitor electrode 33 is input to the charge amplifier 36 in the drive circuit 40 and converted into a sinusoidal output voltage. Then, the output voltage of the charge amplifier 36 is input to a band pass filter 37, and only the resonance frequency of the vibrating body 31 is extracted, and a sine waveform as shown in FIG. Further, the output signal of the bandpass filter 37 in the drive circuit 40 is input to a half-wave rectifying / smoothing circuit (not shown) included in the AGC circuit 38 to be converted into a DC signal. The AGC circuit 38 generates a signal for attenuating the output signal of the bandpass filter 37 in the drive circuit 40 when the DC signal is large, while the AGC circuit 38 in the drive circuit 40 when the DC signal is small. A signal that amplifies the output signal of the bandpass filter 37 is input to the drive circuit 39, and the vibration of the vibrating body 31 is adjusted to have a constant amplitude. Further, the sine wave signal shown in FIG. 2A is inputted to the timing control circuit 43 in the sense circuit 74, and the timing generation circuit 42 based on the signal multiplied by the PLL circuit 41 shows the timing control circuit 43 in FIG. Are formed, a first timing Ф1, a second timing Ф2, a third timing Ф3, and a fourth timing Ф4. Then, this timing signal is input to the ΣΔ modulator 66 and the calculation means 73 as SW switching and latch timing of the latch circuit. Further, the sine wave signal whose phase is shifted by 90 degrees by the phase shifter is input to a voltage comparator (not shown) that compares it with a predetermined reference voltage (not shown), and the output thereof is a logic circuit (not shown). ), It is possible to form the timing signals Φ1, Φ2, Φ3, and Φ4. In this case, however, the voltage noise of the sine wave signal and the voltage noise due to temperature change and power supply fluctuation are in phase. It will appear as noise. The phase noise is a factor that adversely affects the accuracy of signal processing as timing noise for switching the input signal and the integration switching means. However, the phase noise is integrated with time using the PLL circuit 41 and the phase signal is reduced. By doing so, switching timing noise can be reduced and the accuracy of signal processing can be increased. When the sensor element 30 is bent and vibrated at a speed V in the driving direction illustrated in FIG. 1, the sensor element 30 rotates at an angular speed ω around the central axis in the longitudinal direction of the vibrating body 31. A Coriolis force of F = 2 mV × ω is generated in the sensor element 30. Due to this Coriolis force, electric charges are generated in the pair of sense electrodes 34 and 35 of the sensor element 30 as shown in FIGS. 2 (c) and 2 (d). Since the charges generated in the sense electrodes 34 and 35 are generated by Coriolis force, the phase is advanced by 90 degrees from the signal generated in the monitor electrode 33. The output signals generated at the pair of sense electrodes 34 and 35 are in a relationship between a positive polarity signal and a negative polarity signal as shown in FIGS. 2 (c) and 2 (d).

この場合におけるΣΔ変調器66の動作を以下に説明する。このΣΔ変調器66は第1のタイミングФ1、第2のタイミングФ2、第3のタイミングФ3および第4のタイミングФ4を繰り返すことによって動作するもので、第1のタイミングФ1および第2のタイミングФ2ではセンサ素子30におけるセンス電極34から出力される正極性信号がΣΔ変調されて1ビットデジタル信号に変換され、また第3のタイミングФ3および第4のタイミングФ4では負極性信号がΣΔ変調されて1ビットデジタル信号に変換される。   The operation of the ΣΔ modulator 66 in this case will be described below. The ΣΔ modulator 66 operates by repeating the first timing Ф1, the second timing Ф2, the third timing Ф3, and the fourth timing Ф4. In the first timing Ф1 and the second timing Ф2, The positive polarity signal output from the sense electrode 34 in the sensor element 30 is ΣΔ modulated and converted into a 1-bit digital signal, and the negative polarity signal is ΣΔ modulated and 1 bit at the third timing Ф3 and the fourth timing Ф4. Converted to a digital signal.

上記した4つのタイミングでの動作をひとつずつ説明する。まず第1のタイミングФ1では、積分手段62におけるコンデンサ58と接続されているSW60がONになり、このコンデンサ58に保持されている積分値が比較手段63における比較器64に入力され比較結果が1ビットデジタル信号として出力される。また、DA変換手段48におけるSW53と54がONになりコンデンサ52に保持されている電荷が放電される。   The operation at the above four timings will be described one by one. First, at the first timing Ф1, the SW 60 connected to the capacitor 58 in the integrating means 62 is turned on, and the integrated value held in the capacitor 58 is input to the comparator 64 in the comparing means 63 and the comparison result is 1. It is output as a bit digital signal. Further, the SWs 53 and 54 in the DA conversion unit 48 are turned on, and the electric charge held in the capacitor 52 is discharged.

次に第2のタイミングФ2では、前記比較手段63の比較器64より出力される1ビットデジタル信号が第2のタイミングФ2の立ち上がり時にD型フリップフロップ65にラッチされ、このラッチ信号が前記DA変換手段48のDA切替手段47に入力される。この入力されたラッチ信号に応じて基準電圧49,50が切り替えられてコンデンサ52に入力され、DA変換手段48より切り替えられた基準電圧に応じた電荷が出力される。それとともに、入力切替手段44ではSW45がONになり、前記センサ素子30のセンス電極34より発生する電荷が出力される。さらに、積分手段62におけるSW55がONになり、前記入力切替手段44とDA変換手段48から出力される電荷が積分回路56に入力される。これにより第2のタイミングФ2では、積分回路56におけるコンデンサ58に、図2(c)の斜線部で示される電荷量とDA変換手段48より出力される電荷量の総和が積分されて保持されることになる。   Next, at the second timing Ф2, the 1-bit digital signal output from the comparator 64 of the comparing means 63 is latched in the D-type flip-flop 65 at the rising edge of the second timing Ф2, and this latch signal is converted to the DA converter. Input to the DA switching means 47 of the means 48. The reference voltages 49 and 50 are switched in accordance with the input latch signal and input to the capacitor 52, and the charge corresponding to the switched reference voltage is output from the DA converter 48. At the same time, the SW 45 is turned on in the input switching means 44, and the charge generated from the sense electrode 34 of the sensor element 30 is output. Further, the SW 55 in the integrating unit 62 is turned on, and the charges output from the input switching unit 44 and the DA converting unit 48 are input to the integrating circuit 56. As a result, at the second timing Ф2, the sum of the charge amount indicated by the hatched portion in FIG. 2C and the charge amount output from the DA conversion means 48 is integrated and held in the capacitor 58 in the integration circuit 56. It will be.

上記した第1のタイミングФ1および第2のタイミングФ2での以上の動作によりセンサ素子30のセンス電極34から出力される振幅値の半分に相当する電荷量がΣΔ変調され、特に第1のタイミングФ1と第2のタイミングФ2の信号の立ち上がり時に1ビットデジタル信号として出力されることになる。   As a result of the above-described operations at the first timing Ф1 and the second timing Ф2, the amount of charge corresponding to half of the amplitude value output from the sense electrode 34 of the sensor element 30 is ΣΔ modulated, and in particular, the first timing Ф1. When the signal of the second timing Ф2 rises, it is output as a 1-bit digital signal.

また、第1のタイミングФ1および第2のタイミングФ2での動作と同様に、第3のタイミングФ3および第4のタイミングФ4では、センサ素子30のセンス電極35から出力される振幅値の半分に相当する電荷量がΣΔ変調され、特に第3のタイミングФ3と第4のタイミングФ4の信号の立ち上がり時に1ビットデジタル信号に変換されて出力されることになる。以上の動作により、センサ素子30における一対のセンス電極34,35から出力される電荷の振幅値の半分に相当する電荷量が一つのΣΔ変調器66によりΣΔ変調されて一対の1ビットデジタル信号として上記タイミングで出力されることになる。   Similarly to the operations at the first timing Ф 1 and the second timing Ф 2, the third timing Ф 3 and the fourth timing 相当 4 correspond to half the amplitude value output from the sense electrode 35 of the sensor element 30. The amount of charge to be modulated is ΣΔ modulated, and is converted into a 1-bit digital signal and output especially at the rising edge of the signals of the third timing Ф3 and the fourth timing Ф4. With the above operation, the amount of charge corresponding to half of the amplitude value of the charges output from the pair of sense electrodes 34 and 35 in the sensor element 30 is ΣΔ modulated by one ΣΔ modulator 66 to form a pair of 1-bit digital signals. It is output at the above timing.

そしてまた、センサ素子30における一対のセンス電極34,35から出力される電荷は、角速度によるコリオリ力で発生する、モニタ電極33に発生する信号より位相が90度進んだセンス信号だけでなく、モニタ信号と同相の不要信号があるため、センサ素子30における一対のセンス電極34,35からセンス信号と不要信号の合成信号が出力される場合について説明する。角速度によるコリオリ力で発生するセンス信号は、図2(c)(d)で示され、そして上記で説明した通り、第2のタイミングФ2と第4のタイミングФ4で、積分回路56により図2(c)(d)の斜線部で示される電荷量、つまり、振幅値の半分に相当する電荷量が積分されることになる。さらに、センス電極34,35より発生する不要信号は図2(e)(f)で示され、そして前記センス信号と同様に第2のタイミングФ2と第4のタイミングФ4で、図2(e)(f)の斜線部で示される電荷量、つまり、不要信号の振幅の最大値から最小値までの区間の電荷量が積分されるもので、これは振幅の中央値を基準に積分するとキャンセルされて“0”の電荷量となるものである。つまり、第2のタイミングФ2と第4のタイミングФ4での積分手段62の動作により、不要信号がキャンセルされてセンス信号の振幅に応じた電荷量が積分される、いわゆる同期検波処理が一対の入力信号のそれぞれに対し実施されることになる。よって、上記不要信号のない場合の動作の説明と同様に、前記ΣΔ変調器66からは同期検波処理された信号がΣΔ変調され、1ビットデジタル信号に変換されて出力されることになる。   In addition, the electric charges output from the pair of sense electrodes 34 and 35 in the sensor element 30 are not only the sense signal whose phase is advanced by 90 degrees from the signal generated in the monitor electrode 33, which is generated by the Coriolis force due to the angular velocity, Since there is an unnecessary signal in phase with the signal, a case where a combined signal of the sense signal and the unnecessary signal is output from the pair of sense electrodes 34 and 35 in the sensor element 30 will be described. The sense signals generated by the Coriolis force due to the angular velocity are shown in FIGS. 2 (c) and 2 (d), and as described above, the integration signal at the second timing Ф2 and the fourth timing Ф4 is shown in FIG. c) The charge amount indicated by the shaded area in (d), that is, the charge amount corresponding to half of the amplitude value is integrated. Further, unnecessary signals generated from the sense electrodes 34 and 35 are shown in FIGS. 2 (e) and 2 (f), and in the same manner as the sense signal, the second timing Ф2 and the fourth timing Ф4 are shown in FIG. 2 (e). The amount of charge indicated by the shaded area in (f), that is, the amount of charge in the interval from the maximum value to the minimum value of the amplitude of the unnecessary signal is integrated. This is canceled if integration is performed based on the median value of the amplitude. Thus, the charge amount becomes “0”. That is, a so-called synchronous detection process in which the unnecessary signal is canceled and the charge amount according to the amplitude of the sense signal is integrated by the operation of the integrating means 62 at the second timing Ф2 and the fourth timing Ф4 is a pair of inputs. Will be implemented for each of the signals. Therefore, similarly to the description of the operation when there is no unnecessary signal, the signal subjected to the synchronous detection processing is ΣΔ modulated from the ΣΔ modulator 66, converted into a 1-bit digital signal, and output.

以上の動作により、センサ素子30における一対の出力信号を同期検波処理しながらΣΔ変調することが可能となるもので、このような同期検波された信号のデジタル値を、通常のIV変換回路、位相器、同期検波回路などのアナログ回路を必要とすることなく、またこれらを用いた場合より非常に小さな回路規模で、つまり小型で、かつ低コストで得ることができるものである。   With the above operation, the pair of output signals in the sensor element 30 can be subjected to ΣΔ modulation while performing synchronous detection processing, and the digital value of the signal subjected to such synchronous detection is converted into a normal IV conversion circuit, phase The circuit can be obtained without the need for an analog circuit such as a detector and a synchronous detection circuit, and with a circuit scale much smaller than when these are used, that is, with a small size and low cost.

次に、演算手段73について、その動作を説明する。まず、第2のタイミングФ2で、前記ΣΔ変調器66の比較手段63における比較器64より出力される1ビットデジタル信号が、ラッチ回路67のD型フリップフロップ68にラッチされる。また、第4のタイミングФ4で、前記ΣΔ変調器66の比較手段63における比較器64より出力される1ビットデジタル信号が、ラッチ回路67のD型フリップフロップ69にラッチされる。   Next, the operation of the calculation means 73 will be described. First, the 1-bit digital signal output from the comparator 64 in the comparison means 63 of the ΣΔ modulator 66 is latched in the D-type flip-flop 68 of the latch circuit 67 at the second timing Ф2. At the fourth timing Ф4, the 1-bit digital signal output from the comparator 64 in the comparator 63 of the ΣΔ modulator 66 is latched in the D-type flip-flop 69 of the latch circuit 67.

この一対のD型フリップフロップ68,69にラッチされた一対の1ビットデジタル信号は、上記で説明した通り、センサ素子30における一対のセンス電極34,35より出力された信号の不要信号を除いた振幅値の半分に相当する電荷量をそれぞれΣΔ変調によりデジタル値に変換したものである。次に、前記ラッチ回路67が出力する一対の1ビットデジタル信号が1ビット差分演算手段70に入力され、この一対の1ビットデジタル信号の差が演算されて1ビット差分信号が出力される。ここで、第1のタイミングФ1での1ビット差分信号は、一つ前の周期における第2のタイミングФ2、第4のタイミングФ4でラッチされた1ビットデジタル信号の差であり、この1ビット差分信号は、図2(c)(d)で示されるセンサ素子30における一対のセンス電極34,35より出力される信号の不要信号を除いた振幅値を表す信号となる。以上の動作により、センサ素子30における一対のセンス電極34,35から出力される正極性信号と負極性信号の関係にある一対の入力信号が同じ1つの積分手段62を用いて積分されるため、2つの積分手段で別々に積分を行う場合よりも個々の積分手段の特性による一対の入力信号の積分結果の相対誤差への影響が大きく低減されるものである。これと同様に、DA変換手段48も一対の入力信号の信号処理に対し同じ1つのDA変換手段を用いる構成となっている。また、比較手段63でも一対の積分結果を同じ基準電圧と比較器を用いて比較を行うことにより、比較器の特性や基準電圧の変動の比較結果の相対誤差への影響が大きく低減される。上記のように、一対の入力信号を同一の積分手段、DA変換手段、比較手段を用いて信号処理するようにしているため、複数の各手段を用いて信号処理した場合と比べて各手段の相対誤差の影響が大きく低減されるものである。   The pair of 1-bit digital signals latched by the pair of D-type flip-flops 68 and 69 excludes unnecessary signals output from the pair of sense electrodes 34 and 35 in the sensor element 30 as described above. The charge amount corresponding to half of the amplitude value is converted into a digital value by ΣΔ modulation. Next, a pair of 1-bit digital signals output from the latch circuit 67 are input to a 1-bit difference calculation means 70, and a difference between the pair of 1-bit digital signals is calculated to output a 1-bit difference signal. Here, the 1-bit difference signal at the first timing Ф1 is the difference between the 1-bit digital signals latched at the second timing Ф2 and the fourth timing Ф4 in the previous cycle, and this 1-bit difference signal The signal is a signal representing an amplitude value excluding unnecessary signals of signals output from the pair of sense electrodes 34 and 35 in the sensor element 30 shown in FIGS. As a result of the above operation, the pair of input signals in the relationship between the positive polarity signal and the negative polarity signal output from the pair of sense electrodes 34 and 35 in the sensor element 30 are integrated using the same single integration means 62. The influence on the relative error of the integration result of a pair of input signals due to the characteristics of the individual integration means is greatly reduced as compared with the case where the integration is performed separately by the two integration means. Similarly, the DA conversion means 48 is configured to use the same one DA conversion means for signal processing of a pair of input signals. Also, the comparison means 63 compares the pair of integration results with the same reference voltage and the comparator, so that the influence on the relative error of the comparison result of the characteristics of the comparator and the fluctuation of the reference voltage is greatly reduced. As described above, since a pair of input signals are subjected to signal processing using the same integration means, DA conversion means, and comparison means, each means is compared with a case where a plurality of means are used for signal processing. The influence of relative error is greatly reduced.

また、電源電圧変化や温度変化の影響による各手段における基準電圧変動等の影響も、一対の入力信号に対して同様に加わるため、演算手段73が有する1ビット差分演算手段70により一対の入力信号の信号処理結果の差を演算することにより、各手段における基準電圧変動等の影響をキャンセルでき、これにより、精度良く一対の入力信号の差をAD変換できるという効果を有し、またそれと同時に、センサ素子30における一対のセンス電極34,35より出力されてΣΔ型AD変換器に入力される一対の入力信号が含んでいる同相ノイズ成分やオフセット成分の影響もキャンセルでき、これにより、精度良く一対の入力信号の差信号を形成できるという効果を有するものである。また、一対の入力信号の差をとる1ビット差分演算とは、比較手段の出力信号が“1”“0”からなる1ビット信号である場合、差分演算手段に入力される一対の比較信号が“00”“01”“10”“11”の4種類に限られ、差をとった結果もそれぞれ“0”“−1”“1”“0”と予め決まっていることを利用して、非常に簡単な回路構成で加減算を行う演算器を用いることなく入力信号に応じた減算処理を行った結果を得ることができる1ビットデジタル演算であり、このように減算処理を行った一対の入力信号を1つの差分信号とした後にΣΔAD変換で通常必要となるデジタルフィルタによるローパスやデシメーション等の信号処理を行う構成とすることにより、一対の入力信号をローパスやデシメーション等で信号処理するデジタルフィルタを入力信号のそれぞれに用意し、そしてデジタルフィルタによりマルチビット化した後にマルチビットの加減算を行える演算器を用いて差分演算処理する場合に比べて、差分演算回路、デジタルフィルタなどの演算回路が非常に小さな回路規模で、つまり小型で、かつ低コストで構成でき、かつ高精度な信号処理を実現できるという効果を有するものである。   In addition, since the influence of the reference voltage variation in each means due to the influence of the power supply voltage change and the temperature change is similarly applied to the pair of input signals, the pair of input signals is obtained by the 1-bit difference calculation means 70 included in the calculation means 73. By calculating the difference between the signal processing results, it is possible to cancel the influence of the reference voltage fluctuation or the like in each means, thereby having the effect that the difference between the pair of input signals can be accurately AD converted, and at the same time, The influence of the in-phase noise component and the offset component included in the pair of input signals output from the pair of sense electrodes 34 and 35 in the sensor element 30 and input to the ΣΔ type AD converter can be canceled. It is possible to form a difference signal between the input signals. Further, 1-bit difference calculation that takes a difference between a pair of input signals means that when the output signal of the comparison means is a 1-bit signal consisting of “1” and “0”, the pair of comparison signals input to the difference calculation means “00”, “01”, “10”, “11” are limited to four types, and the result of taking the difference is also determined as “0”, “−1”, “1”, “0”, respectively. This is a 1-bit digital operation that can obtain the result of subtraction processing according to the input signal without using an arithmetic unit that performs addition and subtraction with a very simple circuit configuration, and a pair of inputs subjected to subtraction processing in this way By using a configuration that performs signal processing such as low-pass and decimation using a digital filter, which is normally required for ΣΔ AD conversion, after converting the signal into one differential signal, a pair of input signals can be processed by low-pass and decimation. Comparing arithmetic circuits such as differential arithmetic circuits and digital filters compared with the case where differential arithmetic processing is performed using an arithmetic unit that can add and subtract multi-bits after preparing a multi-bit digital filter for each of the input signals. However, it has an effect that it can be configured with a very small circuit scale, that is, small in size and at low cost, and can realize highly accurate signal processing.

次に、1ビット差分演算手段70が出力する1ビット差分信号が補正演算手段71に入力され、この1ビット差分信号と所定の補正情報との補正演算が置換処理により行われる。この補正演算は、上記したように、1ビット差分信号が“0”“1”“−1”の3値に限られることを利用して、例えば所定の補正情報が“5”である場合に、補正演算手段に入力される1ビット差分信号“0”“1”“−1”を、それぞれ“0”“5”“−5”と置換処理することにより乗算を実現して信号の補正が可能となるものである。   Next, the 1-bit difference signal output from the 1-bit difference calculation means 70 is input to the correction calculation means 71, and the correction calculation between the 1-bit difference signal and predetermined correction information is performed by a replacement process. As described above, this correction calculation uses the fact that the 1-bit difference signal is limited to the three values “0”, “1”, and “−1”, for example, when the predetermined correction information is “5”. The 1-bit differential signal “0”, “1”, “−1” input to the correction calculation means is replaced with “0”, “5”, “−5”, respectively, so that multiplication is realized to correct the signal. It is possible.

これにより、前記センサ素子30の製造バラツキなどに起因する角速度に対する感度のバラツキや、温度変動によるセンサ素子1の感度変動を、適切な補正情報を設定することにより補正することが可能となるものである。さらに、デジタルフィルタによりマルチビット信号に変換した後にマルチビット信号を乗算処理する乗算器を用意して乗算処理することにより信号の補正を行う場合に比べて、非常に小さな回路規模で実現でき、さらにこの置換処理では有限語調によるデータの切捨てなどは存在せず、高精度な補正演算を実現できる。その結果、センサ素子およびセンス回路の感度調整が、小型で、かつ低コストで高精度を実現できるという効果が得られるものである。   Accordingly, it is possible to correct the sensitivity variation with respect to the angular velocity due to the manufacturing variation of the sensor element 30 and the sensitivity variation of the sensor element 1 due to the temperature variation by setting appropriate correction information. is there. Furthermore, it can be realized with a very small circuit scale as compared with the case where signal correction is performed by preparing a multiplier that multiplies the multibit signal after conversion to a multibit signal by a digital filter and performing the multiplication process. In this replacement process, there is no truncation of data in a finite tone, and a highly accurate correction calculation can be realized. As a result, the sensitivity adjustment of the sensor element and the sense circuit can be realized with a small size and a high accuracy at a low cost.

(実施の形態2)
以下、本発明の実施の形態2におけるΣΔ型AD変換器を用いた角速度センサについて、図面を参照しながら説明する。図3は本発明の実施の形態2におけるΣΔ型AD変換器を用いた角速度センサの回路図である。なお、前述した本発明の実施の形態1と同様の構成を有するものについては、同一符号を付し、その説明は省略する。
(Embodiment 2)
Hereinafter, an angular velocity sensor using the ΣΔ AD converter according to Embodiment 2 of the present invention will be described with reference to the drawings. FIG. 3 is a circuit diagram of an angular velocity sensor using the ΣΔ AD converter according to Embodiment 2 of the present invention. In addition, about the thing which has the structure similar to Embodiment 1 of this invention mentioned above, the same code | symbol is attached | subjected and the description is abbreviate | omitted.

図3において、81は入力切替手段で、この入力切替手段81は前記センサ素子30における第1のセンス電極34と接続され、かつ前記第2のタイミングФ2で動作するSW83と、前記第2のセンス電極35と接続され、かつ前記第4のタイミングФ4で動作するSW82とで構成されている。この構成により、入力切替手段81は、一対のセンス電極34,35からの入力信号を第2のタイミングФ2と第4のタイミングФ4で切り替えて出力することになる。   In FIG. 3, reference numeral 81 denotes input switching means. This input switching means 81 is connected to the first sense electrode 34 in the sensor element 30 and operates at the second timing Ф2, and the second sense. The SW 82 is connected to the electrode 35 and operates at the fourth timing Ф4. With this configuration, the input switching means 81 switches and outputs the input signals from the pair of sense electrodes 34 and 35 at the second timing Ф2 and the fourth timing Ф4.

84はDA切替手段で、このDA切替手段84は、第1の基準電圧86と第2の基準電圧87を有し、そしてこの第1の基準電圧86と第2の基準電圧87を所定の信号により切り替え、前記第2のタイミングФ2と第4のタイミングФ4で出力するものである。88はDA出力手段で、このDA出力手段88は前記DA切替手段84の出力信号が入力されるコンデンサ89と、このコンデンサ89の両端に接続され、かつ前記第1のタイミングФ1と第3のタイミングФ3で動作してコンデンサ89の電荷を放電するSW90,91とにより構成されている。そして、前記DA切替手段84とDA出力手段88とでDA変換手段85を構成し、かつこのDA変換手段85は第1のタイミングФ1と第3のタイミングФ3で前記コンデンサ89の電荷を放電し、さらに前記第2のタイミングФ2と第4のタイミングФ4で前記DA切替手段84が出力する基準電圧に応じた電荷を入出力するものである。   Reference numeral 84 denotes DA switching means. The DA switching means 84 has a first reference voltage 86 and a second reference voltage 87, and the first reference voltage 86 and the second reference voltage 87 are set to a predetermined signal. And output at the second timing Ф2 and the fourth timing Ф4. Reference numeral 88 denotes DA output means. The DA output means 88 is connected to the capacitor 89 to which the output signal of the DA switching means 84 is input, and to both ends of the capacitor 89, and the first timing Ф1 and the third timing. It is composed of SWs 90 and 91 that operate in the cage 3 and discharge the electric charge of the capacitor 89. The DA switching means 84 and the DA output means 88 constitute a DA converting means 85, and the DA converting means 85 discharges the charge of the capacitor 89 at the first timing 第 1 and the third timing Ф3, Further, charges corresponding to the reference voltage output by the DA switching means 84 are input / output at the second timing Ф2 and the fourth timing Ф4.

92はSWで、このSW92には前記入力切替手段81とDA変換手段85の出力が入力され、前記第2のタイミングФ2と第4のタイミングФ4で出力するものである。93は積分回路で、この積分回路93には前記SW92の出力が入力されるもので、演算増幅器94と、この演算増幅器94の帰還に並列に接続される一対のコンデンサ95,96と、このコンデンサ95,96に接続される一対のSW97,98とにより構成されている。また、SW97は第1のタイミングФ1と第2のタイミングФ2で動作し、前記積分回路93への入力信号がコンデンサ95に積分されて積分値が保持されることになる。そしてまた、SW98は前記第3のタイミングФ3と第4のタイミングФ4で動作し、前記積分回路93への入力信号がコンデンサ96に積分されて積分値が保持されることになる。そして、前記SW92と積分回路93とで積分手段99を構成し、かつこの積分手段99は、前記第1のタイミングФ1と第2のタイミングФ2でSW92の出力をコンデンサ95に積分してその積分値を出力するとともに、前記第3のタイミングФ3と第4のタイミングФ4でSW92の出力をコンデンサ96に積分してその積分値を出力するものである。   Reference numeral 92 denotes an SW. The outputs of the input switching means 81 and the DA conversion means 85 are input to the SW 92 and output at the second timing Ф2 and the fourth timing Ф4. Reference numeral 93 denotes an integrating circuit to which the output of the SW 92 is input. The operational amplifier 94, a pair of capacitors 95 and 96 connected in parallel to the feedback of the operational amplifier 94, and this capacitor And a pair of SWs 97 and 98 connected to 95 and 96. Further, the SW 97 operates at the first timing Ф1 and the second timing 、 2, and the input signal to the integrating circuit 93 is integrated into the capacitor 95 and the integrated value is held. The SW 98 operates at the third timing Ф3 and the fourth timing Ф4, and the input signal to the integrating circuit 93 is integrated into the capacitor 96, and the integrated value is held. The SW 92 and the integrating circuit 93 constitute an integrating means 99. The integrating means 99 integrates the output of the SW 92 into the capacitor 95 at the first timing Ф1 and the second timing Ф2, and the integrated value thereof. And the output of SW92 is integrated into capacitor 96 at the third timing Ф3 and fourth timing Ф4, and the integrated value is output.

101は入力切替手段で、この入力切替手段101は、前記センサ素子30における第1のセンス電極34と接続され、かつ前記第4のタイミングФ4で動作するアナログスイッチ103と、前記第2のセンス電極35と接続され、かつ前記第2のタイミングФ2で動作するSW102とで構成されている。この構成により、入力切替手段101は、一対のセンス電極34,35からの入力信号を第4のタイミングФ4と第2のタイミングФ2で切り替えて出力することになる。   Reference numeral 101 denotes input switching means. This input switching means 101 is connected to the first sense electrode 34 in the sensor element 30 and operates at the fourth timing Ф4, and the second sense electrode. 35 and SW 102 that operates at the second timing Ф2. With this configuration, the input switching unit 101 switches and outputs the input signals from the pair of sense electrodes 34 and 35 at the fourth timing Ф4 and the second timing Ф2.

104はDA切替手段で、このDA切替手段104は、第1の基準電圧106と第2の基準電圧107を有し、そしてこの第1の基準電圧106と第2の基準電圧107を所定の信号により切り替え、前記第2のタイミングФ2と第4のタイミングФ4で出力するものである。108はDA出力手段で、このDA出力手段108は前記DA切替手段104の出力信号が入力されるコンデンサ109と、このコンデンサ109の両端に接続され、かつ前記第1のタイミングФ1と第3のタイミングФ3で動作してコンデンサ109の電荷を放電するSW110,111とにより構成されている。そして、前記DA切替手段104とDA出力手段108とでDA変換手段105を構成し、かつこのDA変換手段105は第1のタイミングФ1と第3のタイミングФ3で前記コンデンサ109の電荷を放電し、さらに前記第2のタイミングФ2と第4のタイミングФ4で前記DA切替手段104が出力する基準電圧に応じた電荷を入出力するものである。   Reference numeral 104 denotes DA switching means. The DA switching means 104 has a first reference voltage 106 and a second reference voltage 107, and the first reference voltage 106 and the second reference voltage 107 are set to a predetermined signal. And output at the second timing Ф2 and the fourth timing Ф4. Reference numeral 108 denotes DA output means. The DA output means 108 is connected to the capacitor 109 to which the output signal of the DA switching means 104 is input, and is connected to both ends of the capacitor 109, and the first timing Ф1 and the third timing. It is composed of SWs 110 and 111 that operate in the cage 3 and discharge the electric charge of the capacitor 109. The DA switching means 104 and the DA output means 108 constitute a DA converting means 105, and the DA converting means 105 discharges the electric charge of the capacitor 109 at the first timing Ф1 and the third timing Ф3, Furthermore, charges corresponding to the reference voltage output by the DA switching means 104 are input / output at the second timing Ф2 and the fourth timing Ф4.

112はSWで、このSW112は前記入力切替手段101とDA変換手段105の出力が入力され、前記第2のタイミングФ2と第4のタイミングФ4で出力するものである。113は積分回路で、この積分回路113には前記SW112の出力が入力されるもので、演算増幅器114と、この演算増幅器114の帰還に並列に接続される一対のコンデンサ115,116と、このコンデンサ115,116に接続される一対のSW117,118とにより構成されている。また、SW117は第1のタイミングФ1と第2のタイミングФ2で動作し、前記積分回路113への入力信号がコンデンサ115に積分されて積分値が保持されることになる。そしてまた、SW118は前記第3のタイミングФ3と第4のタイミングФ4で動作し、前記積分回路113への入力信号がコンデンサ116に積分されて積分値が保持されることになる。そして、前記SW112と積分回路113とで積分手段119を構成し、かつこの積分手段119は、前記第1のタイミングФ1と第2のタイミングФ2でSW112の出力をコンデンサ115に積分してその積分値を出力するとともに、前記第3のタイミングФ3と第4のタイミングФ4でSW112の出力をコンデンサ116に積分してその積分値を出力するものである。   Reference numeral 112 denotes an SW. The SW 112 receives outputs of the input switching means 101 and the DA conversion means 105 and outputs them at the second timing Ф2 and the fourth timing Ф4. Reference numeral 113 denotes an integrating circuit to which the output of the SW 112 is input. The operational amplifier 114, a pair of capacitors 115 and 116 connected in parallel to the feedback of the operational amplifier 114, and the capacitor It is comprised by a pair of SW117,118 connected to 115,116. Further, the SW 117 operates at the first timing Ф1 and the second timing Ф2, and the input signal to the integrating circuit 113 is integrated into the capacitor 115 and the integrated value is held. The SW 118 operates at the third timing Ф3 and the fourth timing Ф4, and the input signal to the integrating circuit 113 is integrated into the capacitor 116, and the integrated value is held. The SW 112 and the integrating circuit 113 constitute an integrating means 119. The integrating means 119 integrates the output of the SW 112 into the capacitor 115 at the first timing Ф1 and the second timing Ф2, and the integrated value thereof. And the output of the SW 112 is integrated into the capacitor 116 at the third timing Ф3 and the fourth timing Ф4, and the integrated value is output.

120は比較手段で、この比較手段120には前記積分手段99,119が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器121と、この比較器121が出力する1ビットデジタル信号が入力されるD型フリップフロップ122とで構成されている。また、前記D型フリップフロップ122は前記第2のタイミングФ2と第4のタイミングФ4の開始時に前記1ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記DA変換手段85,105のDA切替手段84,104に入力されて基準電圧86,87,106,107を切り替えるものである。そして、前記入力切替手段81,101、DA変換手段85,105、積分手段99,119および比較手段120によりΣΔ変調器123を構成している。   Reference numeral 120 denotes a comparison means. The comparison means 120 receives an integration signal output from the integration means 99 and 119, and compares the integration signal with a predetermined value. The comparator 121 outputs the comparison signal. And a D-type flip-flop 122 to which a 1-bit digital signal is input. The D-type flip-flop 122 latches the 1-bit digital signal and outputs a latch signal at the start of the second timing Ф2 and the fourth timing Ф4. The reference voltages 86, 87, 106, 107 are switched by being inputted to the DA switching means 84, 104 of the means 85, 105. The input switching means 81 and 101, DA converting means 85 and 105, integrating means 99 and 119, and comparing means 120 constitute a ΣΔ modulator 123.

またこのΣΔ変調器123は上記構成により、前記センサ素子30における一対のセンス電極34,35より出力される電荷をΣΔ変調し、1ビットデジタル信号に変換して出力するものである。   In addition, the ΣΔ modulator 123 is configured to ΣΔ modulate the charges output from the pair of sense electrodes 34 and 35 in the sensor element 30 and convert it into a 1-bit digital signal for output.

以上のように構成された本発明の実施の形態2における角速度センサについて、次にその動作を説明する。   Next, the operation of the angular velocity sensor according to the second embodiment of the present invention configured as described above will be described.

まず、上記ΣΔ変調器123について、その動作を説明する。このΣΔ変調器123は第1のタイミングФ1、第2のタイミングФ2、第3のタイミングФ3および第4のタイミングФ4を繰り返すことによって動作するもので、第1のタイミングФ1および第2のタイミングФ2ではセンサ素子30におけるセンス電極34から出力される正極性信号が第1の入力切替手段81と第1のDA変換手段85および第1の積分手段99により積分され、それと同時にセンサ素子30におけるセンス電極35から出力される負極性信号が第2の入力切替手段101と第2のDA変換手段105および第2の積分手段119により積分される。そして、この第1の積分手段99と第2の積分手段119が出力する一対の積分値が、比較手段120の比較器121に入力されて比較され、その比較結果が1ビットデジタル信号として出力される。そして、第2のタイミングФ2の立ち上がり時においては、前記比較手段120の比較器121より出力される1ビットデジタル信号がD型フリップフロップ122にラッチされ、このラッチ信号が前記DA変換手段85,105のDA切替手段84,104に入力される。このとき、第2のタイミングФ2の立ち上がり時にΣΔ変調されて1ビットデジタル信号として出力される値は、正極性信号の出力する信号の振幅値から負極性信号の出力する信号の振幅値を減算した値となり、これは一対のセンス電極34,35における出力の振幅の正の情報を意味し、これが演算手段73のD型フリップフロップ68にラッチされる。   First, the operation of the ΣΔ modulator 123 will be described. The ΣΔ modulator 123 operates by repeating the first timing Ф1, the second timing Ф2, the third timing Ф3, and the fourth timing Ф4. In the first timing Ф1 and the second timing Ф2, A positive signal output from the sense electrode 34 in the sensor element 30 is integrated by the first input switching means 81, the first DA conversion means 85, and the first integration means 99, and at the same time, the sense electrode 35 in the sensor element 30. 2 is integrated by the second input switching means 101, the second DA conversion means 105, and the second integration means 119. The pair of integrated values output from the first integrating means 99 and the second integrating means 119 are input to the comparator 121 of the comparing means 120 for comparison, and the comparison result is output as a 1-bit digital signal. The At the rising edge of the second timing Ф2, the 1-bit digital signal output from the comparator 121 of the comparison means 120 is latched in the D-type flip-flop 122, and this latch signal is the DA conversion means 85, 105. Are input to the DA switching means 84, 104. At this time, the value that is ΣΔ modulated and output as a 1-bit digital signal at the rise of the second timing Ф2 is obtained by subtracting the amplitude value of the signal output from the negative polarity signal from the amplitude value of the signal output from the positive polarity signal. This value is positive information of the amplitude of the output at the pair of sense electrodes 34 and 35, and is latched by the D-type flip-flop 68 of the computing means 73.

また、第3のタイミングФ3および第4のタイミングФ4ではセンサ素子30におけるセンス電極34から出力される正極性信号が第2の入力切替手段101と第2のDA変換手段105および第2の積分手段119により積分され、それと同時にセンサ素子30におけるセンス電極35から出力される負極性信号が第1の入力切替手段81と第1のDA変換手段85および第1の積分手段99により積分される。そして、この第1の積分手段99と第2の積分手段119が出力する一対の積分値が、比較手段120の比較器121に入力されて比較され、その比較結果が1ビットデジタル信号として出力される。そして、第4のタイミングФ4の立ち上がり時においては、前記比較手段120の比較器121より出力される1ビットデジタル信号がD型フリップフロップ122にラッチされ、このラッチ信号が前記DA変換手段85,105のDA切替手段84,104に入力される。このとき、第4のタイミングФ4の立ち上がり時にΣΔ変調されて1ビットデジタル信号として出力される値は、負極性信号の出力する信号の振幅値から正極性信号の出力する信号の振幅値を減算した値となり、これは一対のセンス電極34,35における出力の振幅の負の情報を意味し、これが演算手段73のD型フリップフロップ69にラッチされる。   At the third timing Ф3 and the fourth timing Ф4, the positive signal output from the sense electrode 34 in the sensor element 30 is the second input switching means 101, the second DA conversion means 105, and the second integration means. At the same time, the negative polarity signal output from the sense electrode 35 in the sensor element 30 is integrated by the first input switching means 81, the first DA conversion means 85 and the first integration means 99. The pair of integrated values output from the first integrating means 99 and the second integrating means 119 are input to the comparator 121 of the comparing means 120 for comparison, and the comparison result is output as a 1-bit digital signal. The At the rising edge of the fourth timing Ф4, the 1-bit digital signal output from the comparator 121 of the comparison means 120 is latched in the D-type flip-flop 122, and this latch signal is the DA conversion means 85, 105. Are input to the DA switching means 84, 104. At this time, the value that is ΣΔ modulated and output as a 1-bit digital signal at the rise of the fourth timing Ф4 is obtained by subtracting the amplitude value of the signal output from the positive polarity signal from the amplitude value of the signal output from the negative polarity signal. This means a negative value of the amplitude of the output at the pair of sense electrodes 34 and 35, which is latched by the D-type flip-flop 69 of the computing means 73.

上記した4つのタイミングでの動作をひとつずつ説明する。まず第1のタイミングФ1では、積分手段99におけるコンデンサ95と接続されているSW97がONになり、このコンデンサ95に保持されている積分値が比較手段120における比較器121に入力されると同時に、積分手段119におけるコンデンサ115と接続されているSW117がONになり、このコンデンサ115に保持されている積分値が比較手段120における比較器121に入力される。そして、この一対の積分値の比較結果が1ビットデジタル信号として出力される。また、DA変換手段85,105におけるSW90,91,110,111がONになり、コンデンサ89,109に保持されている電荷が放電される。   The operation at the above four timings will be described one by one. First, at the first timing Ф1, the SW 97 connected to the capacitor 95 in the integrating means 99 is turned on, and the integrated value held in the capacitor 95 is input to the comparator 121 in the comparing means 120, The SW 117 connected to the capacitor 115 in the integrating unit 119 is turned ON, and the integrated value held in the capacitor 115 is input to the comparator 121 in the comparing unit 120. The comparison result of the pair of integral values is output as a 1-bit digital signal. In addition, the SWs 90, 91, 110, and 111 in the DA converters 85 and 105 are turned on, and the charges held in the capacitors 89 and 109 are discharged.

次に第2のタイミングФ2では、前記比較手段120の比較器121より出力される1ビットデジタル信号が第2のタイミングФ2の立ち上がり時にD型フリップフロップ122にラッチされ、このラッチ信号が前記DA変換手段85,105のDA切替手段84,104に入力される。この入力されたラッチ信号に応じて基準電圧86,87,106,107が切り替えられてコンデンサ89,109に入力され、DA変換手段85,105より切り替えられた基準電圧に応じた電荷が出力される。それとともに、入力切替手段81ではSW83がONになり、前記センサ素子30のセンス電極34より発生する電荷が出力され、一方、入力切替手段101ではSW102がONになり、前記センサ素子30のセンス電極35より発生する電荷が出力される。さらに、積分手段99,119におけるSW92,112がONになり、前記入力切替手段81とDA変換手段85から出力される電荷が積分回路93に入力されるとともに、前記入力切替手段101とDA変換手段105から出力される電荷が積分回路113に入力される。これにより第2のタイミングФ2では、積分回路93におけるコンデンサ95に、図4(c)の第2のタイミングФ2における斜線部で示される電荷量とDA変換手段85より出力される電荷量の総和が積分されて保持されるとともに、積分回路113におけるコンデンサ115に、図4(d)の第2のタイミングФ2における斜線部で示される電荷量とDA変換手段105より出力される電荷量の総和が積分されて保持されることになる。   Next, at the second timing Ф2, the 1-bit digital signal output from the comparator 121 of the comparing means 120 is latched by the D-type flip-flop 122 at the rising edge of the second timing Ф2, and this latch signal is converted to the DA converter. Input to DA switching means 84 and 104 of means 85 and 105. The reference voltages 86, 87, 106, and 107 are switched in accordance with the input latch signal and input to the capacitors 89 and 109, and charges corresponding to the switched reference voltage are output from the DA converters 85 and 105. . At the same time, the switch 83 is turned on in the input switching means 81 and the electric charge generated from the sense electrode 34 of the sensor element 30 is output, while the SW 102 is turned on in the input switching means 101 and the sense electrode of the sensor element 30 is turned on. The electric charge generated from 35 is output. Further, the SWs 92 and 112 in the integrating means 99 and 119 are turned ON, and the charges output from the input switching means 81 and the DA converting means 85 are input to the integrating circuit 93, and the input switching means 101 and the DA converting means. The charge output from 105 is input to the integration circuit 113. As a result, at the second timing Ф2, the capacitor 95 in the integrating circuit 93 has a total amount of the charge amount indicated by the hatched portion in the second timing Ф2 of FIG. In addition, the sum of the charge amount indicated by the hatched portion at the second timing の 2 in FIG. 4D and the charge amount output from the DA conversion means 105 is integrated into the capacitor 115 in the integration circuit 113. Will be held.

上記した第1のタイミングФ1および第2のタイミングФ2での以上の動作によりセンサ素子30のセンス電極34,35から出力される振幅値の正の値に相当する電荷量がΣΔ変調され、特に第1のタイミングФ1と第2のタイミングФ2の信号の立ち上がり時に1ビットデジタル信号として出力されることになる。   As a result of the above operations at the first timing Ф1 and the second timing 電荷 2, the charge amount corresponding to the positive value of the amplitude value output from the sense electrodes 34, 35 of the sensor element 30 is ΣΔ-modulated. It is output as a 1-bit digital signal at the rising edge of the signal of the timing 1 of 1 and the timing 2 of the second timing 2.

また、第1のタイミングФ1および第2のタイミングФ2での動作と同様に、第3のタイミングФ3および第4のタイミングФ4では、センサ素子30における一対のセンス電極34,35から出力される電荷の振幅値の負の値に相当する電荷量がΣΔ変調され、特に第3のタイミングФ3と第4のタイミングФ4の信号の立ち上がり時に1ビットデジタル信号に変換されて出力されることになる。   Similarly to the operation at the first timing Ф1 and the second timing Ф2, at the third timing Ф3 and the fourth timing Ф4, the charge output from the pair of sense electrodes 34 and 35 in the sensor element 30 is reduced. The charge amount corresponding to the negative value of the amplitude value is ΣΔ-modulated, and is converted into a 1-bit digital signal and output particularly at the rising edge of the signals of the third timing Ф3 and the fourth timing 出力 4.

以上の動作により、センサ素子30における一対のセンス電極34,35から出力される電荷の振幅値の正・負に相当する電荷量が一つのΣΔ変調器123によりΣΔ変調されて一対の1ビットデジタル信号として上記タイミングで出力されることになる。さらに、正極性信号と負極性信号が同時に積分され、その差がΣΔ変調されることになるため、瞬時の同相ノイズが除去されて出力される。さらにまた、前記第1のタイミングФ1・第2のタイミングФ2および第3のタイミングФ3・第4のタイミングФ4の動作では2つの積分手段およびDA変換手段が正極性信号および負極性信号を切り替えて信号処理する動作となっており、第2のタイミングФ2と第4のタイミングФ4の立ち上がりで出力される一対の1ビットデジタル信号には、2つの積分手段99,119およびDA変換手段85,105の基準電圧変動・オフセット変動などが同様に影響することになる。   With the above operation, the charge amount corresponding to the positive / negative of the amplitude value of the charge output from the pair of sense electrodes 34 and 35 in the sensor element 30 is ΣΔ modulated by one ΣΔ modulator 123 and is paired with one pair of 1-bit digital signals. The signal is output at the above timing. Furthermore, since the positive polarity signal and the negative polarity signal are simultaneously integrated and the difference is ΣΔ modulated, instantaneous common-mode noise is removed and output. Furthermore, in the operations of the first timing Ф1, the second timing Ф2, the third timing ・ 3, and the fourth timing Ф4, the two integrating means and the DA converting means switch the positive polarity signal and the negative polarity signal. The pair of 1-bit digital signals output at the rising edge of the second timing Ф2 and the fourth timing Ф4 are used as the reference of the two integrating means 99 and 119 and the DA converting means 85 and 105. Voltage fluctuations, offset fluctuations, etc. will have the same effect.

そしてまた、センサ素子30における一対のセンス電極34,35から出力される電荷は、角速度によるコリオリ力で発生する、モニタ電極33に発生する信号より位相が90度進んだセンス信号だけでなく、モニタ信号と同相の不要信号があるため、センサ素子30における一対のセンス電極34,35からセンス信号と不要信号の合成信号が出力される場合については、本発明の実施の形態1と同様に、不要信号はキャンセルされ、センス信号の振幅に応じた電荷量が積分される、いわゆる同期検波処理が一対の入力信号のそれぞれに対し実施されることになる。よって、上記不要信号のない場合の動作の説明と同様に、前記ΣΔ変調器123からは同期検波処理された信号がΣΔ変調され、かつ1ビットデジタル信号に変換されて出力されることになる。   In addition, the electric charges output from the pair of sense electrodes 34 and 35 in the sensor element 30 are not only the sense signal whose phase is advanced by 90 degrees from the signal generated in the monitor electrode 33, which is generated by the Coriolis force due to the angular velocity, Since there is an unnecessary signal in phase with the signal, a case where a combined signal of the sense signal and the unnecessary signal is output from the pair of sense electrodes 34 and 35 in the sensor element 30 is not required as in the first embodiment of the present invention. The signal is canceled, and so-called synchronous detection processing in which the charge amount corresponding to the amplitude of the sense signal is integrated is performed for each of the pair of input signals. Therefore, similarly to the description of the operation when there is no unnecessary signal, the signal subjected to the synchronous detection processing is ΣΔ modulated from the ΣΔ modulator 123, converted into a 1-bit digital signal, and output.

以上の動作により、センサ素子30における一対の出力信号を同期検波処理しながらΣΔ変調することが可能となるもので、このような同期検波された信号のデジタル値を、通常のIV変換回路、位相器、同期検波回路などのアナログ回路を必要とすることなく、またこれらを用いた場合より非常に小さな回路規模で、つまり小型で、かつ低コストで得ることができるものである。   With the above operation, the pair of output signals in the sensor element 30 can be subjected to ΣΔ modulation while performing synchronous detection processing, and the digital value of the signal subjected to such synchronous detection is converted into a normal IV conversion circuit, phase The circuit can be obtained without the need for an analog circuit such as a detector and a synchronous detection circuit, and with a circuit scale much smaller than when these are used, that is, with a small size and low cost.

次に、演算手段73について、その動作を説明する。まず、第2のタイミングФ2で、前記ΣΔ変調器123の比較手段120における比較器121より出力される1ビットデジタル信号が、ラッチ回路67のD型フリップフロップ68にラッチされる。また、第4のタイミングФ4で、前記ΣΔ変調器123の比較手段120における比較器121より出力される1ビットデジタル信号が、ラッチ回路67のD型フリップフロップ69にラッチされる。   Next, the operation of the calculation means 73 will be described. First, the 1-bit digital signal output from the comparator 121 in the comparison unit 120 of the ΣΔ modulator 123 is latched in the D-type flip-flop 68 of the latch circuit 67 at the second timing Ф2. At the fourth timing Ф4, the 1-bit digital signal output from the comparator 121 in the comparator 120 of the ΣΔ modulator 123 is latched in the D-type flip-flop 69 of the latch circuit 67.

この一対のD型フリップフロップ68,69にラッチされた一対の1ビットデジタル信号は、上記で説明した通り、センサ素子30における一対のセンス電極34,35より出力された信号の不要信号を除いた振幅値の正および負に相当する電荷量をそれぞれΣΔ変調によりデジタル値に変換したものである。また、前記第1のタイミングФ1・第2のタイミングФ2および第3のタイミングФ3・第4のタイミングФ4では2つの積分手段およびDA変換手段が正極性信号および負極性信号を切り替えて信号処理するようにしており、そして電源電圧変化や温度変化の影響による各手段における基準電圧変動やオフセット変動等の影響も、一対の1ビットデジタル信号に対し同じ極性で加わっているため、演算手段73が有する1ビット差分演算手段70により一対の入力信号の信号処理結果の差を演算することにより、各手段における基準電圧変動等の影響をキャンセルでき、これにより、精度良く一対の入力信号の差の2倍の値をデジタル値に変換できるという効果が得られるものである。またそれと同時に、センサ素子30における一対のセンス電極34,35より出力され、かつΣΔ型AD変換器に入力される一対の入力信号が含んでいる瞬時の同相ノイズ成分やオフセット成分の影響もキャンセルできるため、精度良く一対の入力信号の差の2倍の信号を形成できるという効果が得られるものである。   The pair of 1-bit digital signals latched by the pair of D-type flip-flops 68 and 69 excludes unnecessary signals output from the pair of sense electrodes 34 and 35 in the sensor element 30 as described above. Charge amounts corresponding to positive and negative amplitude values are converted into digital values by ΣΔ modulation, respectively. In the first timing Ф1, second timing Ф2, third timing Ф3, and fourth timing Ф4, the two integration means and DA conversion means perform signal processing by switching between the positive polarity signal and the negative polarity signal. Since the influence of the reference voltage fluctuation and offset fluctuation in each means due to the influence of the power supply voltage change and the temperature change is also added to the pair of 1-bit digital signals with the same polarity, the calculation means 73 has 1 By calculating the difference between the signal processing results of the pair of input signals by the bit difference calculation means 70, it is possible to cancel the influence of the reference voltage fluctuation or the like in each means, and thereby accurately double the difference between the pair of input signals. The effect that the value can be converted into a digital value is obtained. At the same time, the influence of the instantaneous common-mode noise component and offset component included in the pair of input signals output from the pair of sense electrodes 34 and 35 in the sensor element 30 and input to the ΣΔ AD converter can be canceled. Therefore, it is possible to obtain an effect that a signal twice as large as the difference between the pair of input signals can be formed with high accuracy.

(実施の形態3)
以下、本発明の実施の形態3におけるΣΔ型AD変換器を用いた角速度センサについて、図面を参照しながら説明する。
(Embodiment 3)
Hereinafter, an angular velocity sensor using the ΣΔ AD converter according to Embodiment 3 of the present invention will be described with reference to the drawings.

図5は本発明の実施の形態3におけるΣΔ型AD変換器を用いた角速度センサの回路図である。なお、前述した本発明の実施の形態1と同様の構成を有するものについては、同一符号を付し、その説明は省略する。   FIG. 5 is a circuit diagram of an angular velocity sensor using the ΣΔ AD converter according to Embodiment 3 of the present invention. In addition, about the thing which has the structure similar to Embodiment 1 of this invention mentioned above, the same code | symbol is attached | subjected and the description is abbreviate | omitted.

図5において、131はドライブ回路で、このドライブ回路131は入力切替手段132、DA変換手段133、積分手段134、比較手段135、DA切替手段136、デジタルバンドパスフィルタ137、AGC回路138および駆動回路139とで構成されている。また、前記ドライブ回路131における入力切替手段132は、振動体31におけるモニタ電極33と接続され、第6のタイミングΦ6で動作するアナログスイッチで構成されている。また、前記ドライブ回路131におけるDA切替手段136は、第1の基準電圧140および第2の基準電圧141を有し、そしてこの第1の基準電圧140と第2の基準電圧141を所定の信号により切り替えている。第6のタイミングΦ6では第1の基準電圧140の信号または第2の基準電圧141の信号を出力するものである。そしてまた、前記ドライブ回路131にはDA出力手段142を設けており、このDA出力手段142は前記DA切替手段136の出力信号が入力されるコンデンサ143と、このコンデンサ143の両端に接続され、かつ前記第5のタイミングΦ5で動作してコンデンサ143の電荷を放電するSW144,145により構成されている。そして、前記DA切替手段136とDA出力手段142とでDA変換手段133を構成し、かつこのDA変換手段133は第5のタイミングΦ5で前記コンデンサ143の電荷を放電し、さらに前記第6のタイミングΦ6で前記DA切替手段136が出力する基準電圧に応じた電荷を入出力するものである。146はSWで、このSW146には前記入力切替手段132とDA変換手段133の出力が入力され、前記第6のタイミングΦ6で出力するものである。   In FIG. 5, reference numeral 131 denotes a drive circuit. The drive circuit 131 includes an input switching means 132, a DA conversion means 133, an integration means 134, a comparison means 135, a DA switching means 136, a digital bandpass filter 137, an AGC circuit 138, and a drive circuit. 139. Further, the input switching means 132 in the drive circuit 131 is connected to the monitor electrode 33 in the vibrating body 31 and is constituted by an analog switch that operates at the sixth timing Φ6. The DA switching means 136 in the drive circuit 131 has a first reference voltage 140 and a second reference voltage 141, and the first reference voltage 140 and the second reference voltage 141 are set by a predetermined signal. Switching. At the sixth timing Φ6, a signal of the first reference voltage 140 or a signal of the second reference voltage 141 is output. The drive circuit 131 is provided with DA output means 142, which is connected to the capacitor 143 to which the output signal of the DA switching means 136 is input, and to both ends of the capacitor 143, and It is composed of SWs 144 and 145 that operate at the fifth timing Φ5 and discharge the electric charge of the capacitor 143. The DA switching unit 136 and the DA output unit 142 constitute a DA conversion unit 133, and the DA conversion unit 133 discharges the electric charge of the capacitor 143 at the fifth timing Φ5, and further the sixth timing. Charges corresponding to the reference voltage output by the DA switching means 136 at Φ6 are input / output. Reference numeral 146 denotes a switch. The outputs of the input switching unit 132 and the DA conversion unit 133 are input to the SW 146 and output at the sixth timing Φ6.

134は積分手段で、この積分手段134には前記SW146の出力が入力されるもので、演算増幅器147と、この演算増幅器147の帰還に接続されるコンデンサ148とにより構成されている。そして、第6のタイミングΦ6で動作し、前記積分手段134への入力信号がコンデンサ148により積分されて図6(a)に示すような積分値が保持されることになる。そして、前記積分手段134は、前記第5のタイミングΦ5において、その積分値を出力するものである。135は比較手段で、この比較手段135には前記積分手段134が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器149と、この比較器149が出力する1ビットデジタル信号が入力されるD型フリップフロップ150とにより構成されている。また、前記D型フリップフロップ150は前記第5のタイミングΦ5の開始時に前記1ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記DA変換手段133のDA切替手段136に入力されて、第1の基準電圧140と第2の基準電圧141とを切り替えるものである。そして、前記入力切替手段132、DA変換手段133、積分手段134および比較手段135によりΣΔ変換器151を構成している。そしてこの比較手段135におけるD型フリップフロップ150からの出力電圧をバンドパスフィルタ137に入力し、前記振動体31の共振周波数のみを抽出し、ノイズ成分を除去した図6(a)に示すような正弦波形を出力する。そしてまた、前記ドライブ回路131におけるデジタルバンドパスフィルタ137の出力信号をAGC回路138が有する半波整流平滑回路(図示せず)に入力することにより、DC信号に変換する。そしてAGC回路138はこのDC信号が大の場合には前記ドライブ回路131におけるデジタルバンドパスフィルタ137の出力信号を減衰させるような信号を、一方、前記DC信号が小の場合には前記ドライブ回路131におけるデジタルバンドパスフィルタ137の出力信号を増幅させるような信号を駆動回路139に入力し、前記振動体31の振動が一定振幅となるように調整するものである。そして、タイミング制御回路43に、図6(b)に示される正弦波信号が入力され、前記PLL回路41で逓倍した信号をもとにタイミング生成回路152により図6(c)で示される第5のタイミングФ5、第6のタイミングФ6を形成する。そして、このタイミング信号が前記ドライブ回路131のΣΔ変器151における入力切替手段132、DA切替手段136、SW144、SW145およびSW146の切替タイミングとして入力される。 Reference numeral 134 denotes an integrating means, to which the output of the SW 146 is input. The integrating means 134 includes an operational amplifier 147 and a capacitor 148 connected to the feedback of the operational amplifier 147. Then, it operates at the sixth timing Φ6, the input signal to the integrating means 134 is integrated by the capacitor 148, and the integrated value as shown in FIG. The integration means 134 outputs the integration value at the fifth timing Φ5. Reference numeral 135 denotes comparison means. The comparison means 135 receives the integration signal output from the integration means 134, and compares the integration signal with a predetermined value. The comparator 149 outputs 1 And a D-type flip-flop 150 to which a bit digital signal is input. The D flip-flop 150 latches the 1-bit digital signal at the start of the fifth timing Φ5 and outputs a latch signal. The latch signal is a DA switching unit of the DA conversion unit 133. 136, the first reference voltage 140 and the second reference voltage 141 are switched. The input switching means 132, DA conversion means 133, integration means 134 and comparison means 135 constitute a ΣΔ converter 151. Then, the output voltage from the D-type flip-flop 150 in the comparison means 135 is input to the band-pass filter 137, and only the resonance frequency of the vibrating body 31 is extracted and the noise component is removed as shown in FIG. Outputs a sine waveform. Further, the output signal of the digital bandpass filter 137 in the drive circuit 131 is input to a half-wave rectifying / smoothing circuit (not shown) included in the AGC circuit 138 to be converted into a DC signal. The AGC circuit 138 attenuates the output signal of the digital bandpass filter 137 in the drive circuit 131 when the DC signal is large, and the drive circuit 131 when the DC signal is small. A signal that amplifies the output signal of the digital bandpass filter 137 is input to the drive circuit 139 and the vibration of the vibrating body 31 is adjusted to have a constant amplitude. Then, the sine wave signal shown in FIG. 6B is input to the timing control circuit 43, and the timing generation circuit 152 generates the fifth signal shown in FIG. 6C based on the signal multiplied by the PLL circuit 41. The timing timing 5 and the sixth timing timing 6 are formed. Then, the timing signal is inputted as a switching timing of the ΣΔ input at conversion unit 151 switching unit 132, DA switching section 136, SW144, SW145 and SW146 of the drive circuit 131.

153は第1のタイミング切替スイッチで、この第1のタイミング切替スイッチ153はタイミング制御回路43におけるタイミング生成回路152から第5のタイミングΦ5の信号とクロック154のタイミング信号Φ5とが入力される。これと同様に、155は第2のタイミング切替スイッチで、この第2のタイミング切替スイッチ155はタイミング制御回路43におけるタイミング生成回路152から前記第5のタイミングΦ5と逆位相の関係である第6のタイミングΦ6信号とクロック154の第6のタイミング信号Φ6とが入力される。また、156は振幅判定回路で、この振幅判定回路156には前記デジタルバンドパスフィルタ137の出力信号が入力され、そしてこの振幅判定回路156は、デジタルバンドパスフィルタ137から出力される出力信号の振幅量を監視しており、この振幅量がAGC回路138における目標振幅量の75%以上である場合には、前述したように、タイミング制御回路43におけるタイミング生成回路152の出力信号をクロック信号として、ドライブ回路131における入力切替信号132、DA切替手段136、SW144、SW145およびSW146の切替タイミングとするように、第1のタイミング切替スイッチ153および第2のタイミング切替スイッチ155を切り替えている。一方、デジタルバンドパスフィルタ137から出力される出力信号の振幅量がAGC回路138における目標振幅量の75%以下である場合には、クロック154からの出力信号をクロック信号として、ドライブ回路131における入力切替手段132、DA切替手段136、SW144、SW145およびSW146の切替タイミングとするように、第1のタイミング切替スイッチ153および第2のタイミング切替スイッチ155を切り替えている。   Reference numeral 153 denotes a first timing changeover switch. The first timing changeover switch 153 receives a signal of the fifth timing Φ5 and the timing signal Φ5 of the clock 154 from the timing generation circuit 152 in the timing control circuit 43. Similarly, 155 is a second timing changeover switch, and this second timing changeover switch 155 has a sixth phase Φ5 having a phase opposite to that of the fifth timing Φ5 from the timing generation circuit 152 in the timing control circuit 43. The timing Φ6 signal and the sixth timing signal Φ6 of the clock 154 are input. Reference numeral 156 denotes an amplitude determination circuit. The amplitude determination circuit 156 receives the output signal of the digital bandpass filter 137, and the amplitude determination circuit 156 outputs the amplitude of the output signal output from the digital bandpass filter 137. When the amount of amplitude is 75% or more of the target amplitude amount in the AGC circuit 138, as described above, the output signal of the timing generation circuit 152 in the timing control circuit 43 is used as a clock signal. The first timing selector switch 153 and the second timing selector switch 155 are switched so that the switching timing of the input switching signal 132, DA switching means 136, SW144, SW145, and SW146 in the drive circuit 131 is reached. On the other hand, when the amplitude amount of the output signal output from the digital bandpass filter 137 is 75% or less of the target amplitude amount in the AGC circuit 138, the output signal from the clock 154 is used as the clock signal and input to the drive circuit 131. The first timing switch 153 and the second timing switch 155 are switched so that the switching timing of the switching unit 132, DA switching unit 136, SW144, SW145, and SW146 is reached.

上記したように本発明の実施の形態3においては、ドライブ回路131を振動体31におけるモニタ電極33から出力される信号をオン・オフする入力切替手段132と、少なくとも2つのレベルの電荷量を出力するDA変換手段133と、前記入力切替手段132とDA変換手段133とから出力される電荷を積分し、その積分値を保持する積分手段134と、この積分手段134から出力される積分値を所定の値と比較する比較手段135と、この比較手段135の出力に応じてDA変換手段133の出力を切り替えるDA切替手段136と、デジタルバンドパスフィルタ137と、AGC回路138および駆動回路139としたため、ドライブ回路131の大部分をデジタル回路のみで構成することができることになり、これにより、ドライブ回路131の全てをアナログ回路で構成するよりもドライブ回路131の体積が小さくなるため、ドライブ回路131を小型化することができるという作用効果を有するものである。   As described above, in the third embodiment of the present invention, the drive circuit 131 outputs the charge amount of at least two levels with the input switching means 132 for turning on / off the signal output from the monitor electrode 33 in the vibrating body 31. The D / A conversion means 133, the charge output from the input switching means 132 and the D / A conversion means 133 are integrated, the integration means 134 for holding the integration value, and the integration value output from the integration means 134 is set to a predetermined value. The comparison means 135 for comparing with the value of DA, the DA switching means 136 for switching the output of the DA conversion means 133 according to the output of the comparison means 135, the digital bandpass filter 137, the AGC circuit 138, and the drive circuit 139 are provided. A large part of the drive circuit 131 can be constituted by only a digital circuit, The volume of the drive circuit 131 is smaller than all the live circuit 131 to an analog circuit, and has a effect that it is possible to reduce the size of the drive circuit 131.

本発明に係るΣΔ型AD変換器を用いた角速度センサは、ドライブ回路を小型化することができるという効果を有し、特に、航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に用いられるΣΔ型AD変換器を用いた角速度センサに有用である。   The angular velocity sensor using the ΣΔ AD converter according to the present invention has an effect that the drive circuit can be miniaturized, and is particularly used for attitude control of a moving body such as an aircraft and a vehicle, a navigation system, and the like. This is useful for an angular velocity sensor using a ΣΔ AD converter.

30 センサ素子
32 駆動電極
33 モニタ電極
34,35 センス電極
40,131 ドライブ回路
41 PLL回路
43 タイミング制御回路
44,81,101,132 入力切替手段
47,84,104,136 DA切替手段
48,85,105,133 DA変換手段
62,99,119,134 積分手段
63,135 比較手段
70 差分演算手段
71 補正演算手段
73 演算手段
30 sensor element 32 drive electrode 33 monitor electrode 34, 35 sense electrode 40, 131 drive circuit 41 PLL circuit 43 timing control circuit 44, 81, 101, 132 input switching means 47, 84, 104, 136 DA switching means 48, 85, 105, 133 DA conversion means 62, 99, 119, 134 Integration means 63, 135 Comparison means 70 Difference calculation means 71 Correction calculation means 73 Calculation means

Claims (2)

駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅にて振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路とを備え、前記ドライブ回路をセンサ素子におけるモニタ電極から出力される信号をオン・オフする入力切替手段と、少なくとも2つのレベルの電荷量を出力するDA変換手段と、前記入力切替手段とDA変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記DA変換手段の出力を切り替えるDA切替手段と、前記比較手段からの出力電圧を入力されるとともにノイズ信号を除去するデジタルバンドパスフィルタと、このデジタルバンドパスフィルタの出力信号を入力されるAGC回路と、このAGC回路からの出力信号が入力される駆動回路とにより構成してなるΣΔ型AD変換器を用いた角速度センサ。 A sensor element having a drive electrode, a sense electrode, and a monitor electrode, a drive circuit that vibrates the sensor element with a predetermined amplitude, and a signal output from the sense electrode in the sensor element is converted into an angular velocity output signal An input switching means for turning on / off a signal output from a monitor electrode in the sensor element, a DA conversion means for outputting charge amounts of at least two levels, and the input switching means Integration means for integrating the charges output from the DA conversion means and holding the integration value, comparison means for comparing the integration value output from the integration means with a predetermined value, and the output of the comparison means. a DA switching means for switching the output of the DA converter according to remove a noise signal is input the output voltage from the comparing means A digital band-pass filter, using an AGC circuit which is an output signal of the digital bandpass filter, a ΣΔ type AD converter output signal from the AGC circuit is constituted by a driving circuit is inputted angular velocity Sensor. 駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子におけるモニタ電極から出力される信号をオン・オフする入力切替手段と、少なくとも2つのレベルの電荷量を出力するDA変換手段と、前記入力切替手段とDA変換手段とから出力される電荷を積分し、その積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記DA変換手段の出力を切り替えるDA切替手段と、前記比較手段からの出力電圧を入力されるとともにノイズ信号を除去するデジタルバンドパスフィルタと、このデジタルバンドパスフィルタの出力信号を入力されるAGC回路と、このAGC回路からの出力信号が入力される駆動回路とにより構成され、前記センサ素子を所定の振幅にて振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路と、前記ドライブ回路におけるデジタルバンドパスフィルタが出力するモニタ信号を逓倍してタイミング信号を生成して出力するタイミング制御回路と、クロック信号を出力するクロックと、前記駆動回路におけるデジタルバンドパスフィルタから出力される出力信号の振幅量を監視する振幅判定回路とを備え、前記振幅判定回路からの出力信号に応じて、前記クロックから出力されるクロック信号またはタイミング制御回路から出力されるタイミング信号を切り替えて出力する切替スイッチを設けた角速度センサ。 A sensor element having a drive electrode, a sense electrode, and a monitor electrode, input switching means for turning on / off a signal output from the monitor electrode in the sensor element, and DA conversion for outputting a charge amount of at least two levels Means for integrating the charges output from the input switching means and the DA converting means and holding the integrated value; and comparing means for comparing the integrated value output from the integrating means with a predetermined value; A DA switching means for switching the output of the DA converting means in accordance with the output of the comparing means; a digital bandpass filter for receiving an output voltage from the comparing means and removing a noise signal; and the digital bandpass filter The output signal is input to the AGC circuit and the drive circuit to which the output signal from the AGC circuit is input. A drive circuit that vibrates the element with a predetermined amplitude; a sense circuit that converts a signal output from the sense electrode of the sensor element into an angular velocity output signal; and a monitor signal output by a digital bandpass filter in the drive circuit. A timing control circuit that generates and outputs a timing signal by multiplying, a clock that outputs a clock signal, and an amplitude determination circuit that monitors an amplitude amount of an output signal output from a digital bandpass filter in the drive circuit An angular velocity sensor provided with a changeover switch for switching and outputting a clock signal output from the clock or a timing signal output from a timing control circuit in accordance with an output signal from the amplitude determination circuit.
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