JP4916658B2 - Semiconductor device - Google Patents

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利彦 齋藤
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本発明は、IDチップとして用いる半導体装置に関する。 The present invention relates to a semiconductor device used as an ID chip. 特に、ガラス、プラスチックなどの絶縁基板上に形成されたIDチップとして用いる半導体装置に関する。 In particular, glass, a semiconductor device used as an ID chip formed over an insulating substrate such as a plastic.
本明細書中において、IDチップとは個体認識に用いる半導体チップのことであり、ICタグ、無線タグ、RFID、ICカードなどに使用されるものとする。 In the present specification, the ID chip is that of a semiconductor chip used for individual recognition, IC tag, a wireless tag, RFID, shall be used such as an IC card.

コンピュータ技術の発展や、画像認識技術の向上によって、バーコードなどの媒体を用いた情報認識が広く普及し、商品データの認識などに用いられている。 Development and computer technology, the improvement of image recognition technology, information recognition using media such as a bar code has become widespread, it is used in such recognition of product data. 今後はさらに多量の情報認識が実施されると予想される。 It is expected to further a large amount of information recognition in the future be carried out. その一方、バーコードによる情報読み取りなどでは、読み取りのためにはバーコードリーダーがバーコードとの接触を必要とする、またバーコードに記録される情報量があまり多くできないという欠点があり、非接触の情報認識および媒体の記憶容量増大が望まれている。 Meanwhile, like the information read by the bar code, for reading the bar code reader requires contact with the bar code, also has the disadvantage of the amount of information recorded in the bar code can not be too much, noncontact information recognition and medium storage capacity increase is desired.

このような要望から、近年ICを用いたIDチップが開発されている。 From such a demand, ID chip using recently the IC has been developed. IDチップとはICチップ内のメモリ回路に必要な情報を記憶し、非接触手段、一般的には無線手段を用いて内部の情報を読み取るものである。 Stores information necessary for the memory circuits in the IC chip from the ID chip, a non-contact means, generally those reading the internal information using wireless means. このようなIDチップの実用化によって、商品流通などの簡素化、低コスト化が可能になるものと期待されている。 The practical application of such an ID chip, simplifying such as product distribution, it is expected that cost reduction becomes possible.

このようなIDチップの技術としては例えば図2に示すようなものがある。 Techniques such an ID chip is shown in FIGS. 2, for example. ICチップ200はアンテナ回路201、整流回路202、安定化電源203、アンプ204、分周回路205、マスクROM206、論理回路207、スイッチ用トランジスタ208によって構成されている。 IC chip 200 includes an antenna circuit 201, a rectifier circuit 202, a stabilizing power supply 203, an amplifier 204, frequency divider 205, a mask ROM 206, and a logical circuit 207, the switching transistor 208. また、アンテナ回路201はアンテナコイル210、同調容量211、カップリング容量212によって構成される。 Further, the antenna circuit 201 is constituted by the antenna coil 210, a tuning capacitor 211, coupling capacitor 212. 整流回路202はダイオード213、214、平滑容量215によって構成される。 Rectifier circuit 202 diodes 213 and 214, constituted by a smoothing capacitor 215.

このようなICタグの動作を以下に説明する。 Illustrating the operation of the IC tag below. アンテナ回路201で受信した交流信号はダイオード213、214によって半波整流され、平滑容量215によって平滑される。 AC signal received by the antenna circuit 201 is half-wave rectified by diodes 213 and 214, it is smoothed by the smoothing capacitor 215. この平滑された電圧は多数のリップルを含んでいるため、安定化電源203で安定化され、安定化された後の電圧をアンプ204、分周回路205、マスクROM206、論理回路207に供給する。 Therefore smoothed voltage containing a large number of ripples is stabilized by the stabilizing power supply 203, voltage amplifier 204 after being stabilized, the frequency divider circuit 205, a mask ROM 206, and supplies the logic circuit 207. なお、リップルとは、電源電圧の最も高い電圧と、最も低い電圧との差に相当する。 Note that ripple is the highest voltage of the supply voltage corresponds to the difference between the lowest voltage. 一方、アンテナ回路201で受信された交流信号はアンプ204を通して分周回路205に入力され、分周がおこなわれる。 On the other hand, the AC signal received by the antenna circuit 201 is input to the frequency divider 205 through the amplifier 204, frequency division is carried out. アンテナに受信される信号が13.56MHzの場合8分周、16分周がおこなわれる。 Signals received by the antenna is divided by 8 when the 13.56 MHz, 16 division is performed. そして、分周後の信号を用いて、マスクROM206に記憶されているデータを呼び出す。 Then, by using the signal after division, calls the data stored in the mask ROM 206. つぎにマスクROM206のデータを論理回路207で加工し、その出力でスイッチトランジスタ208を動作させる。 Then processing the data of the mask ROM206 a logic circuit 207, to operate the switch transistor 208 at its output.

スイッチトランジスタ208がオンするとアンテナ回路の出力がGNDに接地されるため、アンテナのインピーダンスが変化する。 Since the switching transistor 208 the output of the antenna circuit is turned on is grounded to GND, the impedance of the antenna is changed. これによって、IDチップのアンテナで反射される質問器の信号に変化が生じる。 Thus, the change in the signal of the interrogator to be reflected by the antenna of the ID chip may occur. この変化を質問器が読み取ることによってIDチップのマスクROMに記憶されたデータを知ることが可能になる。 This changes the interrogator that it is possible to know the data stored in the mask ROM of the ID chip by reading. なお、IDチップにアンテナを内蔵しているものを無線チップと呼ぶ。 Incidentally, it referred to those with a built-in antenna in the ID chip and a wireless chip.

また、上記の例ではROMとして、マスクROMを用いたが書き換え可能なEEPROMのようなROMを載せたものも開発されている。 Further, as ROM in the above example, it has also been developed using a mask ROM has been loaded with ROM such as a rewritable EEPROM. 図3はEEPR0Mを登載したIDチップの例である。 Figure 3 is an example of the ID chip that Tosai the EEPR0M. 図3に示すIDチップ300はアンテナ回路301、整流回路302、安定化電源303、アンプ304、分周回路305、EEPROM306、論理回路307、スイッチ用トランジスタ308によって構成されている。 ID chip 300 shown in FIG. 3 is an antenna circuit 301, a rectifier circuit 302, a stabilizing power supply 303, an amplifier 304, frequency divider 305, EEPROM306, and a logical circuit 307, the switching transistor 308. また、アンテナ回路301はアンテナコイル310、同調容量311、カップリング容量312によって構成される。 The antenna circuit 301 includes an antenna coil 310 constituted by a tuning capacitor 311, coupling capacitor 312. 整流回路302はダイオード313、314、平滑容量315によって構成される。 Rectifier circuit 302 diodes 313 and 314, constituted by a smoothing capacitor 315.

このようなIDチップ300の動作を以下に説明する。 Illustrating the operation of the ID chip 300 below. アンテナ回路301で受信した交流信号はダイオード313、314によって半波整流され、平滑容量315によって平滑される。 AC signal received by the antenna circuit 301 is half-wave rectified by diodes 313 and 314, it is smoothed by the smoothing capacitor 315. この平滑された電圧は多数のリップルを含んでいるため、安定化電源303で安定化され、安定化された後の電圧をアンプ304、分周回路305、EEPROM306、論理回路307に供給する。 Since this smoothed voltage containing a large number of ripples is stabilized by the stabilizing power supply 303 supplies a voltage after being stabilized amplifier 304, frequency divider 305, EEPROM306, the logic circuit 307. 一方、アンテナ回路301で受信された交流信号はアンプ304を通して分周回路305に入力され、分周がおこなわれる。 On the other hand, the AC signal received by the antenna circuit 301 is input to the frequency divider 305 through the amplifier 304, frequency division is carried out. アンテナに受信される信号が13.56MHzの場合8分周、16分周がおこなわれる。 Signals received by the antenna is divided by 8 when the 13.56 MHz, 16 division is performed. そして、分周後の信号を用いて、EEPROM306に記憶されているデータを呼び出す。 Then, by using the signal after division, calls the data stored in EEPROM306. つぎにEEPROM306のデータを論理回路307で加工し、その出力でスイッチトランジスタ308を動作させる。 Then processing the data of EEPROM306 a logic circuit 307, to operate the switch transistor 308 at its output.

スイッチトランジスタ308がオンするとアンテナ回路301の出力がGNDに接地されるため、アンテナのインピーダンスが変化する。 Since the switch transistor 308 is output is turned on the antenna circuit 301 is grounded to GND, the impedance of the antenna is changed. これによって、IDチップのアンテナで反射される質問器の信号に変化が生じる。 Thus, the change in the signal of the interrogator to be reflected by the antenna of the ID chip may occur. この変化を質問器が読み取ることによってIDチップのEEPROMに記憶されたデータを知ることが可能になる。 This changes the interrogator that it is possible to know the data stored in the EEPROM of the ID chip by reading.

EEPROMにデータを書き込むときは通常の動作電圧より高い電圧が必要となる。 Required voltage higher than the normal operating voltage when writing data into the EEPROM. 図3の例ではリングオシレータ(リング発振器)316を用いて、交流信号を発生させ、その交流信号を用いて、チャージポンプ309を動作させ、安定化電源303の出力を昇圧しEEPROMで使用している。 In the example of FIG. 3 using a ring oscillator (ring oscillator) 316 to generate an AC signal, by using the alternating current signal, a charge pump 309 is operated, to boost the output of the stabilized power supply 303 used in EEPROM there.

このようなIDチップの例として例えば特許文献1などがある。 Examples of such an ID chip for example, there is Patent Document 1.
特開2001−250393号公報 JP 2001-250393 JP

以上に述べたような従来のIDチップ用半導体装置では、以下のような課題があった。 In the conventional ID chip semiconductor device as mentioned above, it has the following problems. リングオシレータは一般に図4に示すように、奇数個のインバータ401〜409をリング状に接続し、その出力をインバータ410、411からなるバッファ回路412を介して取り出したものである。 The ring oscillator is generally as shown in FIG. 4, connects an odd number of inverters 401 to 409 in a ring shape, but taken out through a buffer circuit 412 comprised of the output from the inverter 410 and 411.

図3に示したリングオシレータを用いたチャージポンプ回路では、リングオシレータの発振周波数がそれを構成するトランジスタの特性(例えばしきい値電圧など)のばらつきによって変動してしまう。 In the charge pump circuit using the ring oscillator shown in FIG. 3, it varies due to variations in characteristics of transistors oscillation frequency of the ring oscillator constituting the (e.g. the threshold voltage, etc.). また、周囲温度などでもトランジスタ特性は変動するため、周囲温度の変化によっても発振周波数が変動していた。 Further, in order to vary the transistor characteristics even at such ambient temperature, the oscillation frequency by a change in ambient temperature have been varied. このように発振周波数が変動することによって、チャージポンプ回路が動作する周期が変わるため、チャージポンプ回路の出力電圧が変動してしまうことがあった。 By this way the oscillation frequency fluctuates, since the cycle of the charge pump circuit is operated changes, there is the output voltage of the charge pump circuit fluctuates. このような変動はEEPROMなどの電源変動となり、それらの安定動作の妨げとなっていた。 Such variation becomes a power fluctuation such as EEPROM, which hinders their stable operation.

そこで本発明は、IDチップに用いる半導体装置において、EEPROMなどに用いる高電圧の電源を安定化させることを課題とする。 The present invention provides a semiconductor device used for the ID chip, an object to stabilize the supply of the high voltage used like the EEPROM.

前述の課題を解決するために、本発明では次のような手段を用いた。 To solve the problems described above, it was used the following means in the present invention.
チャージポンプ回路に用いるクロック信号を、リングオシレータから生成するのではなく、アンテナ回路から入力される交流信号使用して生成する。 The clock signal used in the charge pump circuit, rather than generating the ring oscillator, generated using an AC signal input from the antenna circuit.

このような構成にすることにより、本発明は、電源回路と、送受信回路と、論理回路と、メモリと、チャージポンプと、アンテナ回路とを有し、前記電源回路および前記送受信回路は、アンテナ回路と電気的に接続され、前記送受信回路は、前記メモリ、前記論理回路と電気的に接続され、前記電源回路は、前記送受信回路と、前記メモリと、前記論理回路と、前記チャージポンプと電気的に接続され、前記アンテナ回路で受信した交流信号は、前記電源回路で整流化された後、前記チャージポンプで昇圧された信号が、前記メモリに入力されることを特徴とする半導体装置である。 With such a configuration, the present invention includes a power supply circuit, a reception circuit, a logic circuit, a memory, a charge pump, and an antenna circuit, said power supply circuit and the transceiver circuit includes an antenna circuit is electrically connected to the transceiver circuit, the memory, the is a logic circuit electrically connected to said power supply circuit, said receiving circuit, said memory, said logic circuit, electrically and the charge pump is connected to the AC signal received by the antenna circuit, after being rectified by the power supply circuit, boosted signal by the charge pump is a semiconductor device which is characterized in that input to the memory.

また、電源回路と、送受信回路と、論理回路と、メモリと、チャージポンプと、アンテナ回路とを有し、前記電源回路および前記送受信回路は、アンテナ回路と電気的に接続され、 Also includes a power supply circuit, a reception circuit, a logic circuit, a memory, a charge pump, and an antenna circuit, said power supply circuit and the transceiver circuit is electrically connected to the antenna circuit,
前記送受信回路は、前記メモリ、前記論理回路と電気的に接続され、前記電源回路は、前記送受信回路と、前記メモリと、前記論理回路と、前記チャージポンプと電気的に接続され、 The transceiver circuit, the memory, the is a logic circuit electrically connected to said power supply circuit, said receiving circuit, said memory, said logic circuit, said the charge pump and electrically connected,
前記アンテナ回路で受信した後前記電源回路で整流化された第1の信号と、前記アンテナ回路で受信した後前記送受信回路で処理された第2の信号とを用いて、前記チャージポンプで昇圧された第3の信号が、前記メモリに入力されることを特徴とする半導体装置である。 Above using a first signal which is rectified by the power supply circuit after received by the antenna circuit, and a second signal which is processed by the transceiver circuit after received by the antenna circuit, it is boosted by the charge pump and the third signal is a semiconductor device which is characterized in that input to the memory.

また、電源回路と、送受信回路と、論理回路と、メモリと、チャージポンプと、表示装置と、アンテナ回路とを有し、前記電源回路および前記送受信回路は、アンテナ回路と電気的に接続され、前記送受信回路は、前記メモリ、前記論理回路と電気的に接続され、前記電源回路は、前記送受信回路と、前記メモリと、前記論理回路と、前記チャージポンプと電気的に接続され、前記アンテナ回路で受信した交流信号は、前記電源回路で整流化された後、前記チャージポンプで昇圧された信号が、前記メモリ及び前記表示装置に入力されることを特徴とする半導体装置である。 Also includes a power supply circuit, a reception circuit, a logic circuit, a memory, a charge pump, a display device, and an antenna circuit, said power supply circuit and the transceiver circuit is electrically connected to the antenna circuit, the transceiver circuit, the memory, the is a logic circuit electrically connected to said power supply circuit, said receiving circuit, said memory, said logic circuit, said the charge pump and electrically connected to the antenna circuit AC signal received in, after being rectified by the power supply circuit, boosted signal by the charge pump is a semiconductor device which is characterized in that input to the memory and the display device.

また、本発明は、電源回路と、送受信回路と、論理回路と、メモリと、チャージポンプと、表示装置と、アンテナ回路とを有し、前記電源回路および前記送受信回路は、アンテナ回路と電気的に接続され、前記送受信回路は、前記メモリ、前記論理回路と電気的に接続され、前記電源回路は、前記送受信回路と、前記メモリと、前記論理回路と、前記チャージポンプと電気的に接続され、前記アンテナ回路で受信した後前記電源回路で整流化された第1の信号と、前記アンテナ回路で受信した後前記送受信回路で処理された第2の信号とを用いて、前記チャージポンプで昇圧された第3の信号が、前記メモリ及び前記表示装置に入力されることを特徴とする半導体装置である。 Further, the present invention includes a power supply circuit, a reception circuit, a logic circuit, a memory, a charge pump, a display device, and an antenna circuit, said power supply circuit and the transceiver circuit includes an antenna circuit electrically connected to the transceiver circuit, the memory, the is a logic circuit electrically connected to said power supply circuit, said receiving circuit, said memory, said logic circuit being connected the charge pump and electrically the first signal that is rectified in the power supply circuit after received by the antenna circuit, by using the second signals processed by the transceiver circuit after received by the antenna circuit, boosted by the charge pump third signal is a semiconductor device which is characterized in that input to the memory and the display device.

なお、前記表示装置は液晶、発光素子、又は電気泳動素子を用いている。 Incidentally, the display device is used the liquid crystal, the light emitting element, or an electrophoretic element.

また、前記アンテナ回路で受信した交流信号を前記送受信回路で処理した第4の信号が、前記メモリに入力される。 The fourth signal an AC signal received by the antenna circuit was treated with the transceiver circuit is input to the memory.

また、前記メモリはEEPROMである。 Further, the memory is a EEPROM.

また、前記チャージポンプは直列に接続した複数のダイオード、複数の容量手段、インバータから構成され、前記複数のダイオードそれぞれに前記容量手段が電気的に接続され、 Also, the charge pump is a plurality of diodes coupled in series, a plurality of capacitor means, an inverter, the capacitor means is electrically connected to the plurality of diodes,
前記チャージポンプに入力された信号、および前記インバータによって反転された前記信号の反転信号が、前記容量手段の前記ダイオードに接続されていない一端に入力されることによって、昇圧される。 Inverted signal of the signal inverted signal is input to the charge pump, and by the inverter, by being inputted to one end of the not connected to the diode of the capacitive means is boosted.

また、前記チャージポンプは第1乃至第4のトランジスタ、及び容量素子で構成され、入力端子は前記第1のトランジスタおよび前記第3のトランジスタと電気的に接続され、前記第1のトランジスタは前記容量素子および前記第4のトランジスタと電気的に接続され、前記第2のトランジスタは一端が接地され、他端は前記第3のトランジスタおよび前記容量素子と電気的に接続され、前記第4のトランジスタは出力端子に接続され、前記チャージポンプに入力された複数の信号を前記第1乃至第4のトランジスタに入力することにより、前記入力端子に入力された信号は昇圧される。 Also, the charge pump is the first to fourth transistors, and consists of a capacitor element, an input terminal is electrically connected to the first transistor and the third transistor, the first transistor the capacitor connected element and the fourth transistor and electrically, the second transistor has one end grounded and the other end connected said third transistor and said capacitive element and electrically, the fourth transistor is connected to the output terminal, by inputting a plurality of signals input to the charge pump to the first to fourth transistors, the signal inputted to the input terminal is boosted.

また、前記電源回路、前記送受信回路、前記論理回路、前記メモリ、又は前記チャージポンプの少なくとも一つは、薄膜トランジスタで構成されている。 Further, the power supply circuit, the transceiver circuit, the logic circuit, at least one of said memory, or the charge pump is composed of a thin film transistor.

また、前記アンテナ回路および前記電源回路と、前記送受信回路と、前記論理回路と、前記メモリと、前記チャージポンプとが、それぞれ同一の絶縁基板上に一体形成されている。 Further, said antenna circuit and the power supply circuit, the reception circuit, the logic circuit, the memory, and the charge pump is integrally formed on the respective same insulating substrate.

また、前記電源回路と、前記送受信回路と、前記論理回路と、前記メモリと、前記チャージポンプとが、それぞれ同一の第1の絶縁基板上に一体形成され、前記アンテナ回路は第2の絶縁基板上に形成されている。 Furthermore, said power supply circuit, and the transceiver circuit, the logic circuit, and the memory, and the the charge pump, is integrally formed on the first insulating substrate same respectively, the antenna circuit and the second insulating substrate It is formed on the top.

また、前記絶縁基板はガラス、プラスチック、又はフィルム状の絶縁体である。 Further, the insulating substrate is glass, plastic, or film insulator.

また、前記アンテナ回路は、前記電源回路、前記送受信回路、前記論理回路、前記メモリ、前記チャージポンプの少なくとも一つと重畳している。 Further, the antenna circuit, the power supply circuit, the transceiver circuit, the logic circuit, the memory, overlaps with at least one of the charge pump.

また、前記アンテナ回路に入る信号は無線信号である。 The signal entering the antenna circuit is a wireless signal.

また、本発明ではこれらの特徴を有する、ICカード、IDタグもしくはIDチップが提供される。 Further, in the present invention having these features, IC card, ID tag or ID chip is provided.

なお、本明細書中で「電源回路」とは交流信号を整流して直流電圧に変換する整流回路、および整流回路から出力される電源の安定化を図る安定化電源回路を指す。 Note that the "power supply circuit" herein refers to a rectifier circuit, and a stabilized power supply circuit to stabilize the power output from the rectifier circuit into a DC voltage by rectifying an AC signal. また、「送受信回路」とは増幅器や分周回路、アンテナ回路の出力信号を変化させるトランジスタ素子等を指す。 Also refers amplifier and divider is a "transceiver circuit", the transistor element changes the output signal of the antenna circuit. また、「表示装置」とは液晶、有機EL、電気泳動素子等を用いた表示部およびその駆動回路を合わせたものを指す。 Also refers to those the "display" the combined liquid crystal, organic EL, a display section and a driving circuit using an electrophoretic element, or the like.

本発明の半導体装置は、チャージポンプ回路に用いるクロック信号を、アンテナ回路から入力される交流信号を使用して生成することによって、トランジスタ素子のばらつきの影響を受けない安定な昇圧をおこなうことができる。 The semiconductor device of the present invention, a clock signal used for the charge pump circuit, by generated using an AC signal input from the antenna circuit, it is possible to perform stable boost that is not affected by variations in transistor elements . また、周囲温度の影響を受けない安定な昇圧をおこなうことができる。 Further, it is possible to perform stable boost which is not affected by the ambient temperature.

以下、本発明の実施の形態について図面を参照しながら説明する。 It will be described below with reference to the drawings, embodiments of the present invention. 但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。 However, the present invention can be implemented in many different modes, it may be various changes and modifications without departing from the spirit and scope of the present invention is easily understood by those skilled in the art It is. 従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。 Accordingly, the present invention is not to be construed as being limited to the description of the present embodiment. また、実施形態において同じ部分は同じ符号を付して詳しい説明を省略する。 Further, like parts in embodiments and detailed description thereof is omitted with the same reference numerals.

本発明の半導体装置について説明する。 Illustrating a semiconductor device of the present invention.
図1において、IDチップに用いる半導体装置100はアンテナ回路101、整流回路102、安定化電源103、アンプ104、分周回路105、不揮発性メモリ106、論理回路107、スイッチ用トランジスタ108、チャージポンプ109によって構成されている。 In Figure 1, the semiconductor device 100 includes an antenna circuit 101 used in the ID chip, the rectifier circuit 102, a stabilizing power supply 103, an amplifier 104, frequency divider 105, non-volatile memory 106, a logic circuit 107, switching transistor 108, a charge pump 109 It is constituted by. また、アンテナ回路101はアンテナコイル110、同調容量111、カップリング容量112によって構成される。 The antenna circuit 101 includes an antenna coil 110, a tuning capacitor 111, constituted by the coupling capacitor 112. 整流回路102はダイオード113、114、平滑容量115によって構成される。 Rectifier circuit 102 diodes 113 and 114, constituted by a smoothing capacitor 115. 図1に示す実施形態において、アンテナ回路は半導体装置上に構成されているが、これに限定されずアンテナ回路を半導体装置の外部に接続しても良い。 In the embodiment shown in FIG. 1, the antenna circuit are configured on a semiconductor device, may be connected to the antenna circuit is not limited thereto outside the semiconductor device.

この回路で用いるダイオードは一例として、TFT素子をダイオード接続したものを用いることができる。 As an example a diode used in this circuit, it is possible to use a TFT element as a diode-connected. また、容量507〜512は基板上に直接構成してもよいし、外付けにすることもできる。 The capacitor 507-512 can may be formed directly on the substrate, it may be the external. 外付けにする容量はどのような形状でも構わないが、IDチップに用いる回路規模の観点からチップコンデンサを用いるとより好ましい。 Although it may be any shape the capacity to the external, and more preferably the use of chip capacitors from the standpoint of the circuit scale used for the ID chip. なお、この図で挙げた例は一例であって、回路構成、ダイオード及び容量の材質及び個数はこれに限定されるものではない事を付記する。 The example given in this figure is one example, the circuit configuration, the material and the number of the diode and the capacitor are appended that the invention is not limited thereto.

このような半導体装置の動作を以下に説明する。 Illustrating the operation of the semiconductor device below. アンテナ回路101で受信した交流信号はダイオード113、114によって半波整流され、容量115によって平滑される。 AC signal received by the antenna circuit 101 is half-wave rectified by diodes 113 and 114 is smoothed by the capacitor 115. この平滑された電圧は多数のリップルを含んでいるため、安定化電源103で安定化され、安定化された後の電圧をアンプ104、分周回路105、不揮発性メモリ106、論理回路107に供給する。 Since this smoothed voltage containing a large number of ripples is stabilized by the stabilizing power supply 103, an amplifier 104 the voltage after being stabilized, the frequency divider circuit 105, nonvolatile memory 106, supplied to the logic circuit 107 to. 一方、アンテナ回路で受信された交流信号はアンプ104を通して分周回路105に入力され、分周がおこなわれる。 On the other hand, the AC signal received by the antenna circuit is inputted to the frequency divider 105 through the amplifier 104, frequency division is carried out. アンテナに受信される信号が13.56MHzの場合8分周、16分周がおこなわれる。 Signals received by the antenna is divided by 8 when the 13.56 MHz, 16 division is performed. そして、分周後の信号を用いて、不揮発性メモリ106に記憶されているデータを呼び出す。 Then, by using the signal after division, calls the data stored in the nonvolatile memory 106. つぎに不揮発性メモリ106のデータを論理回路107で加工し、その出力でスイッチトランジスタ108を動作させる。 Then the data in the nonvolatile memory 106 is processed by a logic circuit 107, to operate the switch transistor 108 at its output.

スイッチ用トランジスタ108がオンするとアンテナ回路101の出力がGNDに接続されるため、アンテナのインピーダンスが変化する。 Since the switching transistor 108 the output of the antenna circuit 101 is turned on is connected to GND, the impedance of the antenna is changed. これによって、IDチップのアンテナで反射される質問器の信号に変化が生じる。 Thus, the change in the signal of the interrogator to be reflected by the antenna of the ID chip may occur. この変化を質問器が読み取ることによってIDチップの不揮発性メモリ106に記憶されたデータを知ることが可能になる。 This changes the interrogator that it is possible to know the data stored in the nonvolatile memory 106 of the ID chip by reading.

一般的に不揮発性メモリへの書き込みは読み出しに比べて高い電圧を必要とする。 Generally writing into the nonvolatile memory requires a voltage higher than the read. 従って、読み出しは安定化電源103で安定された電圧でおこなえば良いが、書き込みをおこなう場合には、チャージポンプ109によって、安定化電源103の出力電圧を昇圧し、その電圧を用いて書き込みをおこなう必要がある。 Thus, reading may be performed in a stable voltage stabilized power supply 103, but in the case of performing the writing, by the charge pump 109 boosts the output voltage of the stabilized power supply 103, writing is performed using the voltage There is a need. また、ここでは図示していないが液晶などを用いた表示装置を用いる場合、駆動するために高い電圧が必要となるため、やはりチャージポンプ109で昇圧した電源を用いる。 Also, here not shown but the case of using a display device using a liquid crystal, since the high voltage to drive is required, again using the power boosted by the charge pump 109.

不揮発性メモリに書込みをおこなう場合は、チャージポンプ109によって、安定化電源103の出力電圧を昇圧し、その電圧を用いて書込みをおこなう。 When writing to the nonvolatile memory, the charge pump 109 boosts the output voltage of the stabilized power supply 103 writes using the voltage. チャージポンプを駆動するためのクロック信号は従来例に示したようなリングオシレータではなく、アンテナから入力された交流信号を用いて生成する。 Clock signal for driving the charge pump is not a ring oscillator as shown in the conventional example, generated using an alternating current signal inputted from the antenna. 図1では交流信号を分周してチャージポンプにクロックとして入力しているが、直接入力するまたは、ロジック回路を介して入力してもかまわない。 While the AC signal in FIG. 1 is inputted to the frequency division to a charge pump as a clock, or directly input, it is also possible to input via the logic circuit.

アンテナから入力される交流信号は規格によって周波数が固定されているため、従来例のようにトランジスタ素子のバラツキによって、周波数が変動することはなく、または周囲温度によって周波数が変動することはない。 Since the AC signal input from the antenna are fixed frequency by the standard, the variation in the transistor element as in the prior art, not the frequency is varied, or never frequency fluctuates depending on the ambient temperature. このようにして、安定した昇圧が可能となり、その結果として、安定な書込みが可能となる。 In this way, it is possible to stably boosted, as a result, it is possible to stably write.

以下に本発明の実施例について記述する。 Describes an embodiment of the present invention are described below.
図7において、IDチップに用いる半導体装置700はアンテナ回路701、整流回路702、安定化電源703、アンプ704、分周回路705、不揮発性メモリ706、論理回路707、スイッチ用トランジスタ708、チャージポンプ709、表示部716によって構成されている。 7, the semiconductor device 700 includes an antenna circuit 701 used in the ID chip, the rectifier circuit 702, a stabilizing power supply 703, an amplifier 704, frequency divider 705, non-volatile memory 706, a logic circuit 707, switching transistor 708, a charge pump 709 It is composed of a display unit 716. また、アンテナ回路701はアンテナコイル710、同調容量711、カップリング容量712によって構成される。 Further, the antenna circuit 701 is constituted by the antenna coil 710, a tuning capacitor 711, coupling capacitor 712. 整流回路702はダイオード713、714、平滑容量715によって構成される。 Rectifier circuit 702 diodes 713 and 714, constituted by a smoothing capacitor 715. 図7に示す実施例において、アンテナ回路は半導体装置上に構成されているが、これに限定されずアンテナ回路を半導体装置の外部に接続しても良い。 In the embodiment shown in FIG. 7, the antenna circuit are configured on a semiconductor device, may be connected to the antenna circuit is not limited thereto outside the semiconductor device.

表示部716は液晶を用いた表示部、有機ELなどの発光素子をもちいた表示部、電気泳動素子を用いた表示部などがあるが、これ以外のものであっても良い。 Display unit display unit 716 using a liquid crystal display unit which uses a light emitting element such as an organic EL, there is a display section using an electrophoretic element may be other than this. これらの表示部を構成する表示材料は一般的に駆動電圧がLSIの駆動電圧より高く、10V以上であることが多い。 Display material constituting these display portions are generally the drive voltage is higher than the drive voltage of the LSI, it is often at 10V or higher. 従って、表示部の動作においても昇圧が必要となる。 Therefore, it becomes necessary boost in the operation of the display unit.
表示内容は不揮発性メモリに記憶された内容を表示して良いし、質問器から送られた情報を表示しても良い。 It displayed contents may display the contents stored in the nonvolatile memory may be displayed information sent from the interrogator.

このようなIDチップの動作を以下に説明する。 Illustrating the operation of the ID chip below. アンテナ回路701で受信した交流信号はダイオード713、714によって半波整流され、平滑容量715によって平滑される。 AC signal received by the antenna circuit 701 is half-wave rectified by diodes 713 and 714, it is smoothed by the smoothing capacitor 715. この平滑された電圧は多数のリップルを含んでいるため、安定化電源703で安定化され、安定化された後の電圧をアンプ704、分周回路705、不揮発性メモリ706、論理回路707に供給する。 Since this smoothed voltage containing a large number of ripples is stabilized by the stabilizing power supply 703, an amplifier 704 the voltage after being stabilized, the frequency divider circuit 705, nonvolatile memory 706, supplied to the logic circuit 707 to. 一方、アンテナ回路で受信された交流信号はアンプ704を通して分周回路705に入力され、分周がおこなわれる。 On the other hand, the AC signal received by the antenna circuit is inputted to the frequency divider 705 through the amplifier 704, frequency division is carried out. アンテナに受信される信号が13.56MHzの場合8分周、16分周がおこなわれる。 Signals received by the antenna is divided by 8 when the 13.56 MHz, 16 division is performed. そして、分周後の信号を用いて、不揮発性メモリ706に記憶されているデータを呼び出す。 Then, by using the signal after division, calls the data stored in the nonvolatile memory 706. つぎに不揮発性メモリ706のデータを論理回路707で加工し、その出力でスイッチ用トランジスタ708を動作させる。 Then the data in the nonvolatile memory 706 is processed by a logic circuit 707, to operate the switching transistor 708 at its output.

スイッチ用トランジスタ708がオンするとアンテナ回路701の出力がGNDに接続されるため、アンテナのインピーダンスが変化する。 Since the switching transistor 708 is output is turned on the antenna circuit 701 is connected to GND, the impedance of the antenna is changed. これによって、IDチップのアンテナで反射される質問器の信号に変化が生じる。 Thus, the change in the signal of the interrogator to be reflected by the antenna of the ID chip may occur. この変化を質問器が読み取ることによってIDチップの不揮発性メモリ706に記憶されたデータを知ることが可能になる。 This changes the interrogator that it is possible to know the data stored in the nonvolatile memory 706 of the ID chip by reading.

表示部に表示をおこなう場合は、チャージポンプ709によって、安定化電源703の出力電圧を昇圧し、その電圧を用いて表示をおこなう。 When performing display on the display unit, the charge pump 709 boosts the output voltage of the stabilized power supply 703, performs display using the voltage. チャージポンプを駆動するためのクロック信号は従来例に示したようなリングオシレータではなく、アンテナから入力された交流信号を用いて生成する。 Clock signal for driving the charge pump is not a ring oscillator as shown in the conventional example, generated using an alternating current signal inputted from the antenna. 図7では交流信号を分周してチャージポンプにクロックとして入力しているが、直接入力するまたは、ロジック回路を介して入力してもかまわない。 Although an AC signal 7 is inputted to the frequency division to a charge pump as a clock, or directly input, it is also possible to input via the logic circuit.

アンテナから入力される交流信号は規格によって周波数が固定されているため、従来例のようにトランジスタ素子のバラツキによって、周波数が変動する、または周囲温度によって周波数が変動することはない。 Since the AC signal input from the antenna are fixed frequency by the standard, the variation in transistor elements as in the conventional example, varying the frequency or frequency by the ambient temperature does not vary. このようにして、安定した昇圧が可能となり、その結果として、安定な書き込みが可能となる。 In this way, it is possible to stably boosted, as a result, it is possible to stably write.

また、本実施例は実施形態との組み合わせからなる構成を用いても実現することができる。 Further, this embodiment can be realized by using a configuration comprising a combination of the embodiments.

図5はチャージポンプ回路の実施例である。 Figure 5 shows an embodiment of a charge pump circuit.

ここに示すチャージポンプ回路は6個のダイオード501〜506と容量507〜512、インバータ513から構成され、クロック信号を入力することにより、入力電圧をVIN、ダイオードの順方向電圧をVFとしたときに出力には(VIN−VF)x6の電圧を得ることができるというものである。 The charge pump circuit shown here six diodes 501 to 506 and the capacitor 507 to 512, an inverter 513, by inputting the clock signal, the input voltage VIN, the forward voltage of the diode is taken as VF the output is that it is possible to obtain a voltage (VIN-VF) x6.

ここで、クロック信号は図1のアンテナ回路101で受信した信号、またはアンテナ回路101で受信した信号をアンプ104で増幅して分周回路105に入力し、分周回路105によって分周がおこなわれたものを用いることができる。 The clock signal is input to the antenna circuit 101 signals received by or antenna circuit 101 amplifies and frequency divider 105 the received signal by the amplifier 104, the in FIG. 1, the frequency division is performed by the frequency dividing circuit 105 it can be used with.

図5を用いて動作の概略を説明する。 The outline of the operation will be described with reference to FIG. クロック信号はCL入力端子を通して、容量508、510、512の一端へ、インバータ513によって反転させた信号を容量507、509、511の一端へ入力される。 The clock signal through the CL input terminal, to the one end of the capacitor 508, 510 is input a signal obtained by inverting by an inverter 513 to one end of the capacitor 507,509,511.

ダイオード502から見たアノードを514、カソードを515とする。 The anode as seen from the diode 502 514, the cathode is referred to as 515. クロック信号およびその反転信号によりアノード514およびカソード515にそれぞれ電荷が供給される。 Clock signal and the respective charges to the anode 514 and cathode 515 by the inverted signal is supplied. そして、アノード514とカソード515の電位差がダイオードの順方向電圧VFを超えたときに電流が流れ、カソード側を昇圧する。 Then, a current flows when the potential difference between the anode 514 and cathode 515 exceeds the forward voltage VF of the diode, to boost the cathode side. このとき上昇する電圧は(VIN−VF)となる。 Rising voltage at this time becomes (VIN-VF).

回路が直列に複数接続されている場合、一段進むたびに出力の電圧が(VIN−VF)分だけ上昇する。 If the circuit is more connected in series, rises by the voltage of the output each time the processing proceeds one step is (VIN-VF) min. 図5の場合は6段直列に接続されているため出力は(VIN−VF)x6分上昇することになる。 Output because is connected to the six-stage series case of FIG. 5 will rise (VIN-VF) x6 minutes. このようにして図5の回路はチャージポンプとして働く。 In this manner, the circuit of Figure 5 acts as a charge pump.

この回路で用いるダイオードは一例として、TFT素子をダイオード接続したものを用いることができる。 As an example a diode used in this circuit, it is possible to use a TFT element as a diode-connected. また、容量507〜512は基板上に直接構成してもよいし、外付けにすることもできる。 The capacitor 507-512 can may be formed directly on the substrate, it may be the external. 外付けにする容量はどのような形状でも構わないが、RFIDチップに用いる回路規模の観点からチップコンデンサを用いるとより好ましい。 Although it may be any shape the capacity to the external, and more preferably the use of chip capacitors from the standpoint of the circuit scale used for the RFID chip. なお、この図で挙げた例は一例であって、回路構成、ダイオード及び容量の材質及び個数はこれに限定されるものではない事を付記する。 The example given in this figure is one example, the circuit configuration, the material and the number of the diode and the capacitor are appended that the invention is not limited thereto.

また、本実施例は実施形態、および実施例1のどのような組み合わせからなる構成を用いても実現することができる。 Further, this embodiment can be realized by using a combination of constitutions in Embodiment, and Examples 1 throat.

図6は実施例2と異なるチャージポンプ回路の例である。 6 is an example of a different charge pump circuit as in Example 2.

ここに示すチャージポンプ回路は図6(A)に示すように4個のトランジスタ素子601〜604と容量605から構成され、P型トランジスタ601のゲート電極には信号Aが、N型トランジスタ602のゲート電極には信号Bが、P型トランジスタ603のゲート電極には信号Cが、P型トランジスタ604のゲート電極には信号Dがそれぞれ入力される。 The charge pump circuit shown here is composed of four transistor devices 601 to 604 and a capacitor 605 as shown in FIG. 6 (A), the signal A to the gate electrode of the P-type transistor 601, the gate of the N-type transistor 602 the electrode signal B is, the gate electrode of the P-type transistor 603 signal C is, the gate electrode of the P-type transistor 604 signal D are input. 図6(B)に示すような信号A〜Dを入力することにより、入力信号よりも高い出力信号を得ることができるというものである。 By inputting a signal A~D as shown in FIG. 6 (B), it is that it is possible to obtain a high output signal than the input signal.

信号A〜Dは図1のアンテナ回路101で受信した信号、またはアンテナ回路101で受信した信号をアンプ104で増幅して分周回路105に入力し、分周回路105によって分周がおこなわれたものを用いることができる。 Signal A~D is input to the antenna circuit 101 signals received by or antenna circuit 101 amplifies and frequency divider 105 the received signal by the amplifier 104, the in FIG. 1, the frequency division is performed by the frequency divider 105 it is possible to use things.

図6を用いて動作の概略を説明する。 The outline of the operation will be described with reference to FIG. 動作期間を信号A〜Dの入力パターンによってt1〜t4に分ける。 Divided into t1~t4 the operation period by the input pattern signal to D. まずt1の期間においては信号AはHi、信号BはLo、信号CはHi、信号DはHiがそれぞれトランジスタ素子601〜604に入力される。 In the signal A is first period t1 Hi, the signal B is Lo, the signal C is Hi, the signal D is inputted to both the Hi transistor elements 601-604. よってトランジスタ素子601〜604はオフした状態であり、従って容量605や出力は浮遊状態のまま変化しない。 Therefore, the transistor element 601 to 604 is a state of being turned off, thus the capacity 605 and output remains unchanged in a floating state.

t2の期間においてはLoである信号AとHiである信号Bによってトランジスタ素子601および602がオンすることによって、容量605は一端は接地され、もう一端には入力端子からの信号に応じた電荷が蓄電される。 By the transistor elements 601 and 602 are turned on by the signal B is a signal A and Hi is Lo in t2 period, capacity 605 one end of which is grounded, and the other end charges corresponding to the signal from the input terminal It is charged. 信号Cおよび信号DはHiのままなのでトランジスタ素子603および604はオフのままである。 Signal C and the signal D is the transistor elements 603 and 604 because remains Hi remains off.

t3の期間においては信号AはHiに、信号BはLoに変わるため再びトランジスタ素子601および602はオフして容量605と入力端子との接続は遮断される。 Signal A is Hi during the period of t3, the signal B is connected to the input terminal and the capacitor 605 by off transistor elements 601 and 602 again for changes to Lo is blocked. 信号Cおよび信号Dはこの期間でもHiであるためトランジスタ素子603および604はオフのままである。 Signal C and the signal D is the transistor elements 603 and 604 because it is Hi in this period it remains off.

t4においては信号AはHi、信号BはLoのままなのでトランジスタ素子601および602はオフのままである。 Signal A at time t4 is Hi, the signal B since remains of the Lo transistor elements 601 and 602 remain off. しかし信号Cおよび信号DはLoになるためトランジスタ素子603およびトランジスタ素子604がオンする。 But signal C and the signal D is transistor element 603 and a transistor element 604 to become Lo is turned on. このことにより、接地されていた容量605の一方の端子の電位が入力端子の電位まで持ち上がるため、容量結合により容量605の電位が持ち上がり出力端子から出力される。 Thus, the potential of one terminal of the capacitor 605 is grounded because the raised to the potential of the input terminal, the potential of the capacitor 605 by capacitive coupling output from raised output terminal.

再び期間t1に戻り、信号A〜Dによりトランジスタ素子601〜604はオフされ、以降動作を繰り返す。 Returning to the period t1 again, transistor elements 601 to 604 by the signal A~D is turned off, repeated operation later. このようにして図6の回路はチャージポンプとして働く。 In this manner, the circuit of Figure 6 serves as a charge pump.

この回路で用いる容量605は基板上に直接構成してもよいし、外付けにすることもできる。 Capacity 605 used in this circuit may be constructed directly on the substrate, it may be the external. 外付けにする容量はどのような形状でも構わないが、RFIDチップに用いる回路規模の観点からチップコンデンサを用いるとより好ましい。 Although it may be any shape the capacity to the external, and more preferably the use of chip capacitors from the standpoint of the circuit scale used for the RFID chip. なお、この図で挙げた例は一例であって、回路構成、容量の材質及び個数はこれに限定されるものではない事を付記する。 The example given in this figure is one example, the circuit configuration, the material and the number of capacity by appending it is not limited thereto.

また、本実施例は実施形態、および実施例1のどのような組み合わせからなる構成を用いても実現することができる。 Further, this embodiment can be realized by using a combination of constitutions in Embodiment, and Examples 1 throat.

図8は安定化電源の例である。 Figure 8 shows an example of a stabilized power source. 図8の安定化電源回路は基準電圧回路とバッファアンプで構成される。 Stabilized power supply circuit of FIG. 8 includes a reference voltage circuit and a buffer amplifier. 基準電圧回路は抵抗801、ダイオード接続のトランジスタ802、803によって構成され、トランジスタのVGS2つ分の基準電圧を発生させる。 Reference voltage circuit resistor 801 is constituted by transistors 802, 803 of the diode-connected, to generate VGS2 one of the reference voltage of the transistor.

バッファアンプはトランジスタ805、806で構成される差動回路、トランジスタ807、808によって構成されるカレントミラー回路、電流供給用抵抗804、トランジスタ809、抵抗810によって構成されるソース接地アンプよりなる。 Buffer amplifier differential circuit composed of transistors 805 and 806, a current mirror circuit formed by transistors 807 and 808, a current supply resistor 804, transistor 809, consisting of a common source amplifier formed by a resistor 810.

出力端子より流れる電流が大きいときはトランジスタ809に流れる電流が少なくなり、また、出力より流れる電流が小さいときはトランジスタ809に流れる電流が多くなり、抵抗810に流れる電流はほぼ一定となるように動作する。 When current flowing from the output terminal is large it becomes small current flowing through the transistor 809, also when the current flowing from the output is small, increases the current flowing through the transistor 809, the current flowing through the resistor 810 operates to be substantially constant to.

また出力端子の電位は基準電圧回路とほぼ同じ値となる。 The potential of the output terminal is substantially equal to the reference voltage circuit. ここでは基準電圧回路とバッファアンプよりなる安定化電源回路を示しているが、本発明に用いる安定化電源回路は上記にこだわらず、他の形式の回路であっても良い。 Here are shown the regulated power supply circuit consisting of the reference voltage circuit and the buffer amplifier is a stabilized power supply circuit used in the present invention without regard to the above, it may be a circuit other forms.

また、本実施例は実施形態、および実施例1〜3のどのような組み合わせからなる構成を用いても実現することができる。 Further, this embodiment can be realized by using a combination of constitutions in Embodiment, and Examples 1 to 3 throat.

本実施例においては、同一の絶縁基板上に実施形態で示したスイッチ用トランジスタ及び容量手段などに用いるTFT(Thin Film Transistor;薄膜トランジスタ)を同時に作製する方法について図9乃至図11を用いて説明する。 In the present embodiment, TFT is used like the switching transistor and the capacitor means shown in the embodiments on the same insulating substrate; be described with reference to FIGS method for manufacturing (Thin Film Transistor) at the same time . この方法によりN型TFT、P型TFTを有する論理回路部(論理回路・メモリなど)と、N型TFT、P型TFT、容量手段を有する送受信回路部(アンプ・分周回路など)、電源回路部(整流回路・安定化電源など)とを同一の基板上に形成することができる。 N-type TFT by this method, the logic circuit portion having a P-type TFT (the logic like circuit memory), N-type TFT, P-type TFT, the communication circuit unit having capacitive means (Amp dividing circuit, etc.), power supply circuit parts and (like rectifying circuit-stabilized power supply) can be formed on the same substrate.

なお、本実施例では半導体素子としてNチャネル型TFT、Pチャネル型TFTを例に挙げて示すが、本発明においてIDチップに含まれる半導体素子はこれに限定されるものではなく、有機薄膜トランジスタ、ダイオード、MIM素子などを適宜用いることができる。 Incidentally, not N-channel type TFT as a semiconductor element, is shown as an example P-channel type TFT, the semiconductor element included in the ID chip in the present invention is not limited thereto in the present embodiment, the organic thin film transistor, diode , or the like can be used MIM elements as appropriate. また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではなく、単結晶基板を用いたMOSトランジスタ、バイポーラトランジスタ、インダクタ等を適宜用いることができる。 Moreover, this manufacturing method is an example, not intended to limit the manufacturing method on the insulating substrate, it is possible to use MOS transistor using a single crystal substrate, a bipolar transistor, an inductor, or the like as appropriate.

まず、図9(A)に示すように、コーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る、もしくは耐熱性プラスチックからなる基板3000上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜3001を形成する。 First, as shown in FIG. 9 (A), made of glass such as Corning # 7059 glass and # 1737 glass like barium borosilicate glass represented or alumino borosilicate glass, or made of a heat-resistant plastic substrate silicon oxide film on 3000, a base film 3001 made of an insulating film such as a silicon oxide film or a silicon nitride film nitride. 例えば、プラズマCVD法でSiH 4 、NH 3 、N 2 Oから作製される酸化窒化シリコン膜3001aを10〜200nm(好ましくは50〜100nm)形成し、同様にSiH 4 、N 2 Oから作製される酸化窒化水素化シリコン膜3001bを50〜200nm(好ましくは100〜150nm)の厚さに積層形成する。 For example, SiH 4, NH 3, (preferably 50 to 100 nm) 10 to 200 nm and a silicon oxynitride film 3001a that is formed from N 2 O by plasma CVD is formed, is similarly made from SiH 4, N 2 O hydrogenated silicon oxynitride film 3001b 50 to 200 nm (preferably 100 to 150 nm) is laminated to a thickness of. 本実施例では下地膜3001を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。 In the present embodiment it has been shown for the base film 3001 as a two-layer structure, or may be a single layer or by stacking two or more layers structure of the insulating film.

島状半導体層3002〜3006は、非晶質構造を有する半導体膜をレーザ結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。 Island-like semiconductor layers 3002-3006 form a semiconductor film having an amorphous structure with a crystalline semiconductor film manufactured using a laser crystallization method or a known thermal crystallization method. この島状半導体層3002〜3006の厚さは25〜80nm(好ましくは30〜60nm)の厚さで形成する。 The thickness of the island-like semiconductor layers 3002 to 3006 is formed with a thickness of 25 to 80 nm (preferably 30 to 60 nm). 結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金などで形成すると良い。 No limitation is put on the material of the crystalline semiconductor film, but it is preferable to form the silicon or a silicon germanium (SiGe) alloy.

レーザ結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザやYAGレーザ、YVO 4レーザを用いる。 For manufacturing the crystalline semiconductor film by a laser crystallization method, a pulse oscillation type or an excimer laser or a YAG laser of a continuous emission type, a YVO 4 laser is used. これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。 In the case of using these lasers, it is preferable to use a method of irradiating a laser beam emitted from a laser oscillator is condensed by the semiconductor film into a linear shape by an optical system. 結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数30Hzとし、レーザーエネルギー密度を100〜400mJ/cm 2 (代表的には200〜300mJ/cm 2 )とする。 The crystallization conditions are those be properly selected by an operator, in the case of using the excimer laser, the pulse oscillation frequency 30 Hz, and the laser energy density to 100 to 400 mJ / cm 2 (typically, 200~300mJ / cm 2 ) to. また、YAGレーザを用いる場合にはその第2高調波を用いパルス発振周波数1〜10kHzとし、レーザーエネルギー密度を300〜600mJ/cm 2 (代表的には350〜500mJ/cm 2 )とすると良い。 In the case of using the YAG laser, the pulse oscillation frequency 1~10kHz using the second harmonic, may be set to be 300~600mJ / cm 2 and the laser energy density (typically 350~500mJ / cm 2). そして幅100〜1000μm、例えば400μmで線状に集光したレーザ光を基板全面に渡って照射し、この時の線状レーザ光の重ね合わせ率(オーバーラップ率)を80〜98%として行う。 The width 100 to 1000 [mu] m, for example, a laser beam condensed into a linear shape with a 400μm and irradiated to the whole surface of the substrate, performing superposition rate of the linear laser light at this time the overlap ratio as 80 to 98%.

次いで、島状半導体層3002〜3006を覆うゲート絶縁膜3007を形成する。 Then, a gate insulating film 3007 covering the island-like semiconductor layers 3002 to 3006. ゲート絶縁膜3007はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。 The gate insulating film 3007 by a plasma CVD method or a sputtering method, thereby forming an insulating film containing silicon with a thickness of 40 to 150 nm. 本実施例では、120nmの厚さの酸化窒化シリコン膜で形成する。 In this embodiment, it is formed of a silicon oxynitride film having a thickness of 120 nm. 勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。 Of course, the gate insulating film is not limited to such a silicon oxynitride film may be used other insulating films containing silicon as a single layer or a laminate structure. 例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO 2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)、電力密度0.5〜0.8W/cm 2で放電させて形成することができる。 For example, when using a silicon oxide film, a plasma CVD method with TEOS (Tetraethyl Orthosilicate) and O 2 are mixed, and the reaction pressure 40 Pa, a substrate temperature of 300 to 400 ° C., a high frequency (13.56 MHz), power density 0 discharged at .5~0.8W / cm 2 can be formed. このようにして作製される酸化シリコン膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。 In this way, the silicon oxide film thus manufactured, then it is possible to obtain good characteristics as a gate insulating film by thermal annealing at 400 to 500 ° C..

そして、ゲート絶縁膜3007上にゲート電極を形成するための第1の導電膜3008と第2の導電膜3009とを形成する。 Then, a first conductive film 3008 for forming a gate electrode on the gate insulating film 3007 and a second conductive film 3009. 本実施例では、第1の導電膜3008をTaで50〜100nmの厚さに形成し、第2の導電膜3009をWで100〜300nmの厚さに形成する。 In this embodiment, the first conductive film 3008 was formed to a thickness of 50~100nm at Ta, a second conductive film 3009 to a thickness of 100~300nm at W.

Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。 Ta film is formed by sputtering, and sputtering of a Ta target is performed by using Ar. この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することができる。 In this case, the addition of an appropriate amount of Xe or Kr in Ar, can be relaxed, the internal stress of the Ta film to prevent peeling of the film. また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することができるが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きである。 Further, the resistivity of the Ta film of α-phase can be used for the gate electrode is about 20 .mu..OMEGA.cm, the resistivity of the Ta film of β-phase is not suitable for a and the gate electrode is about 180 .mu..OMEGA.cm. α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10〜50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることができる。 To form a Ta film of α-phase, to easily obtain the Ta film of the α-phase previously formed a tantalum nitride having a crystal structure close to α phase Ta to Ta underlayer a thickness of about 10~50nm be able to.

W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。 When forming a W film is formed by sputtering with a W target. その他に6フッ化タングステン(WF 6 )を用いる熱CVD法で形成することもできる。 It can also be formed by thermal CVD using tungsten hexafluoride (WF 6). いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。 In order to use it as the gate electrode in any need to reduce the resistance, the resistivity of the W film is desirably below 20 .mu..OMEGA.cm. W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。 W film can be lowered in resistivity by increasing the grain but, if during W impurity elements such as oxygen is high to a high resistance, crystallization is inhibited. このことより、スパッタ法による場合、純度99.9999%のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができる。 From this fact, in sputtering, by forming a sufficient consideration to the W film so that there is no contamination of impurities from the gas phase during the use of a W target having a purity of 99.9999%, further deposition, resistivity it is possible to realize a 9~20μΩcm.

なお、本実施例では、第1の導電膜3008をTa、第2の導電膜3009をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。 In the present embodiment, the first conductive film 3008 Ta, although the second conductive film 3009 and is W, are not both selected Ta, W, Ti, Mo, Al, Cu and the like particularly limited elemental or the element may be an alloy material or a compound material mainly containing. また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。 It is also possible to use a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus. 本実施例以外の組み合わせの一例で望ましいものとしては、第1の導電膜3008を窒化タンタル(TaN)で形成し、第2の導電膜3009をWとする組み合わせ、第1の導電膜3008を窒化タンタル(TaN)で形成し、第2の導電膜3009をAlとする組み合わせ、第1の導電膜3008を窒化タンタル(TaN)で形成し、第2の導電膜3009をCuとする組み合わせ等が挙げられる。 Examples of preferable combinations other than this embodiment, the first conductive film 3008 is formed from tantalum nitride (TaN), and the second conductive film 3009 is is W, nitriding the first conductive film 3008 formed of tantalum (TaN), and the second conductive film 3009 and Al, the first conductive film 3008 is formed from tantalum nitride (TaN), combinations of the second conductive film 3009 and Cu can be mentioned It is.

また、LDDを小さくして済むような場合は、W単層などの構成にしても良いし、構成は同じでも、テーパー角を立てることによって、LDDの長さを小さくすることができる。 Also, if such need to reduce the LDD may be a configuration such as W single layer structure be the same, by make a taper angle, it is possible to reduce the length of the LDD.

次に、レジストによるマスク3010〜3015を形成し、電極及び配線を形成するための第1のエッチング処理を行う。 Next, a resist by forming a mask 3010-3015, and a first etching treatment for forming electrodes and wirings. 本実施例ではICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF 4とCl 2を混合し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。 ICP in the present embodiment (Inductively Coupled Plasma: inductive coupled plasma) etching method using, a mixture of CF 4 and Cl 2 as etching gas, RF of 500W to a coiled electrode at a pressure of 1 Pa (13.56 MHz) carried out to generate a plasma by introducing the power. 基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。 Also supplied RF (13.56 MHz) power of 100W to the substrate side (sample stage) to substantially apply a negative self-bias voltage. CF 4とCl 2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。 When a mixture of CF 4 and Cl 2 are both etched on the same order, the W film and the Ta film.

上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。 In the above etching conditions by it is suitable the shape of the mask made of a resist, edge portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. テーパー部の角度は15〜45°となる。 The angle of the tapered portions is 15 to 45 °. ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。 In order to perform etching without any residue on the gate insulating film, the etching time is increased by a ratio of about 10 to 20%. W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50nm程度エッチングされることになる。 The selectivity of a silicon oxynitride film to the W film is 2 to 4 (typically 3), the overetching treatment, surface of the silicon oxynitride film is exposed will be etched about 20 to 50 nm. こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層3017〜3022(第1の導電層3017a〜3022aと第2の導電層3017b〜3022b)を形成する。 Thus, first shape conductive layers by the first etching process consisting of the first conductive layer and the second conductive layer 3017 to 3022 (first conductive layers 3017a~3022a and the second conductive layer 3017B~3022b) to form. このとき、ゲート絶縁膜3007においては、第1の形状の導電層3017〜3022で覆われない領域は20〜50nm程度エッチングされ薄くなった領域3016が形成される。 At this time, in the gate insulating film 3007, regions which are not covered with the conductive layers 3017 to 3022 of the first shape region 3016 made thinner by etching of about 20~50nm is formed. (図9(B)) (FIG. 9 (B))

続いて、図9(C)に示すように、レジストマスク3010〜3015は除去しないまま、第2のエッチング処理を行う。 Subsequently, as shown in FIG. 9 (C), the resist mask 3010-3015 is performed without removing the second etching treatment. エッチングガスにCF 4とCl 2とO 2とを用い、W膜を選択的にエッチングする。 Using CF 4, Cl 2 and O 2 as an etching gas, the W film is selectively etched. この時、第2のエッチング処理により第2の形状の導電層3024〜3029(第1の導電層3024a〜3029aと第2の導電層3024b〜3029b)を形成する。 At this time, a conductive layer of the second shape by the second etching process from 3024 to 3029 (first conductive layers 3024a~3029a and the second conductive layer 3024b~3029b). このとき、ゲート絶縁膜3007においては、第2の形状の導電層3024〜3029で覆われない領域はさらに20〜50nm程度エッチングされ薄くなった領域3023が形成される。 At this time, in the gate insulating film 3007, the second shape conductive layers and regions which are not covered with the 3024-3029 region 3023 thinned further 20~50nm about etched to form.

W膜やTa膜のCF 4とCl 2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。 Etching reaction by the mixture gas of CF 4 and Cl 2 of the W film and the Ta film can be inferred from the vapor pressure of a radical or ion species and the reaction product is produced. WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF 6が極端に高く、その他のWCl 5 、TaF 5 、TaCl 5は同程度である。 When W and the Ta fluoride comparing the vapor pressure of chlorides, W fluorides in which WF 6 is extremely high, and other WCl 5, TaF 5, TaCl 5 are comparable. 従って、CF 4とCl 2の混合ガスではW膜及びTa膜共にエッチングされる。 Thus, in the mixture gas of CF 4 and Cl 2 are etched both the W film and the Ta film. しかし、この混合ガスに適量のO 2を添加するとCF 4とO 2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。 However, CF 4 and O 2 is added a suitable amount of O 2 in the mixed gas react with each other to form CO and F, F radicals or F ions is a large amount of generated. その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。 As a result, the etching speed of the W film having a high fluoride vapor pressure is increased. 一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。 Meanwhile, Ta is increased relatively even if F increases, the etching speed is low. また、TaはWに比較して酸化されやすいので、O 2を添加することでTaの表面が酸化される。 Further, Ta is easily oxidized as compared with W, the surface of Ta is oxidized by the addition of O 2. Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。 Oxides of Ta etching rate of the Ta film is further does not react with fluorine and chlorine is reduced. 従って、W膜とTa膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。 Therefore, the etching rate of the W film and the Ta film difference in the etching rate of the can to make the result the W film can be made larger than that of the Ta film.

そして第1のドーピング処理を行い、N型を付与する不純物元素を添加する。 Then a first doping process, adding an impurity element imparting N-type. ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。 The method of doping may be carried out by an ion doping method or an ion implantation method. イオンドープ法の条件はドーズ量を1×10 13 〜5×10 14 atoms/cm 2とし、加速電圧を60〜100keVとして行う。 Conditions of the ion doping method, a dose is set to 1 × 10 13 ~5 × 10 14 atoms / cm 2, the accelerating voltage of 60~100KeV. N型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。 Elements belonging to Group 15 as an impurity element imparting N-type, typically, phosphorus (P) or arsenic (As), but using phosphorus (P) here. この場合、導電層3024〜3029がN型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域3030〜3033が形成される。 In this case, the conductive layers 3024-3029 become masks to the impurity element imparting N-type, self-aligning manner a first impurity region 3030 to 3033 is formed. 第1の不純物領域3030〜3033には1×10 20 〜1×10 21 atoms/cm 3濃度範囲でN型を付与する不純物元素を添加する。 The first impurity regions 3030-3033 adding an impurity element imparting N-type in 1 × 10 20 ~1 × 10 21 atoms / cm 3 density range. (図9(C))。 (FIG. 9 (C)).

そして、図10(A)に示すようにP型TFTになる部分をレジストマスク3034、3035で覆った上での第2のドーピング処理を行う。 Then, a second doping treatment on covering the areas of P-type TFT as shown in FIG. 10 (A) in the resist mask 3034,3035. このとき、画素部TFTは全てレジストマスクで覆わずに外側を開けてドーピングを行う。 In this case, doping is performed by opening the outer without covering on all pixel portion TFT resist mask. 第2のドーピング処理は、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてN型を付与する不純物元素をドーピングする。 The second doping process, doping the impurity element than the first doping process imparts N-type under the condition of a high acceleration voltage by reducing a dose. 例えば、加速電圧を70〜120keVとし、1×10 13 atoms/cm 2のドーズ量で行い、図9(C)で島状半導体層に形成された第1の不純物領域3030〜3033内に新たな不純物領域3036、3037、3038を形成する。 For example, the acceleration voltage is set 70~120KeV, performed at a dose of 1 × 10 13 atoms / cm 2 , a new within the first impurity regions 3030 to 3033 formed in the island-like semiconductor layer in Fig. 9 (C) forming an impurity region 3036,3037,3038. ドーピングは、第2の形状の導電層3024、3026、3028を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第1の導電層3024a、3026a、3028aの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。 Doping a conductive layer 3024,3026,3028 second shape as masks against the impurity element, the first conductive layer where not covered by the resist mask 3024a, 3026A, the semiconductor layer of the lower region of 3028a also doped to the impurity element is added to. こうして、第3の不純物領域3039、3040、3041が形成される。 Thus, third impurity regions 3039,3040,3041 are formed. この第3の不純物領域3039、3040、3041に添加されたリン(P)の濃度は、第1の導電層3024a、3026a、3028aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。 The concentration of the third added phosphorus impurity regions 3039,3040,3041 of (P), the first conductive layer 3024a, 3026A, has a gentle concentration gradient in accordance with the thickness of tapered portions of the 3028A. なお、第1の導電層3024a、3026a、3028aのテーパー部と重なる半導体層において、第1の導電層3024a、3026a、3028aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。 Note that the first conductive layer 3024a, 3026A, the semiconductor layers that overlap the tapered portions of the 3028A, the first conductive layer 3024a, 3026A, slightly inward from the end portion of the tapered portion of the 3028A, the impurity concentration is low although there is a concentration of approximately the same.

そして、図10(B)に示すように、P型TFTを形成する島状半導体層3003、3005と容量手段を形成する島状半導体層3006に、第1の導電型とは逆の導電型の第4の不純物領域3044、3045、3046を形成する。 Then, as shown in FIG. 10 (B), the island-like semiconductor layer 3006 for forming the island-like semiconductor layers 3003,3005 and capacitor means for forming a P type TFT, and opposite conductivity type to the first conductivity type forming a fourth impurity regions 3044,3045,3046. 第2の形状の導電層3025b、3027b、3028bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。 The second shape conductive layers 3025b, 3027b, using a 3028b as masks against the impurity element, to form a self-aligned manner impurity regions. このとき、N型TFTを形成する島状半導体層3002、および3004はレジストマスク3042、3043で全面を被覆しておく。 At this time, the island-like semiconductor layer 3002 to form the N-type TFT and 3004, is left to cover the entire surface of the resist mask 3042,3043. ドーピングは、第2の形状の導電層3025、3027、3028を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第1の導電層3025a、3027a、3028aの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。 Doping a conductive layer 3025,3027,3028 second shape as masks against the impurity element, the first conductive layer where not covered by the resist mask 3025a, 3027a, the semiconductor layer of the lower region of 3028a also doped to the impurity element is added to. こうして、第5の不純物領域3047、3048、3049が形成される。 Thus, the fifth impurity regions 3047,3048,3049 are formed. 不純物領域3044と3045、3046にはそれぞれ異なる濃度でリンが添加されているが、ジボラン(B 26 )を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が2×10 20 〜2×10 21 atoms/cm 3なるようにする。 Although the impurity regions 3044 and 3045,3046 are doped with phosphorus in different concentrations, respectively, diborane (B 2 H 6) is formed by ion doping using an impurity concentration of 2 × 10 even in any of its areas to 20 ~2 × 10 21 atoms / cm 3 so as.

以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。 Impurity regions are formed in the respective island-like semiconductor layers in the steps up. 島状半導体層と重なる第3の形状の導電層3024〜3027がゲート電極として機能する。 The third shape conductive layers 3024 to 3027 functions as a gate electrode overlapping with the island-like semiconductor layer. また、3029は島状のソース信号線として機能する。 Further, 3029 functions as an island-like source signal line. 3028は容量配線として機能する。 3028 functions as a capacitor wiring.

レジストマスク3042、3043を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。 After removing the resist mask 3042,3043, for the purpose of controlling the conductivity type, a step of activating the impurity elements added in the respective island-like semiconductor layer. この工程はファーネスアニール炉を用いる熱アニール法で行う。 This step is carried out by thermal annealing using an annealing furnace. その他に、レーザアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。 In addition, it is possible to apply laser annealing or rapid thermal annealing (RTA). 熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行うものであり、本実施例では500℃で4時間の熱処理を行う。 Oxygen concentration in the thermal annealing is 1ppm or less, preferably 400 to 700 ° C. in a nitrogen atmosphere 0.1 ppm, typically are those carried out at 500 to 600 ° C., for 4 hours at 500 ° C. In the present embodiment a heat treatment is carried out. ただし、第2の形状の導電層3024〜3029に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜3050(シリコンを主成分とする)を形成した後で活性化を行うことが好ましい。 However, in the case where a wiring material used in the conductive layer 3024 to 3029 of the second shape is sensitive to heat, activated after forming the interlayer insulating film 3050 (composed mainly of silicon) to protect the wiring and the like preferably it is carried out.

さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行う。 Further, in an atmosphere containing 3 to 100% hydrogen, performing heat treatment for 1 to 12 hours at 300 to 450 ° C., a step of hydrogenating the island-like semiconductor layer. この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。 This step is to terminate dangling bonds in the semiconductor layers by thermally excited hydrogen. 水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い(図10(C))。 As another means for hydrogenation, it may be subjected to plasma hydrogenation (using hydrogen excited by plasma) (FIG. 10 (C)).

次いで、第1の層間絶縁膜3050は酸化窒化シリコン膜から100〜200nmの厚さで形成する。 Then, the first interlayer insulating film 3050 is formed to a thickness of 100~200nm silicon oxynitride film. その上にアクリルなどの有機絶縁物材料から成る第2の層間絶縁膜3051を形成する。 Thereon to form the second interlayer insulating film 3051 made of an organic insulating material such as acrylic. また、第2の層間絶縁膜3051として有機絶縁物材料の代わりに無機材料を用いることもできる。 It is also possible to use an inorganic material instead of an organic insulating material as the second interlayer insulating film 3051. 無機材料としては無機SiO 2やプラズマCVD法で作製したSiO 2 (PCVD‐SiO 2 )、SOG(Spin on Glass;塗布珪素酸化膜)等が用いられる。 SiO 2 as the inorganic material made of inorganic SiO 2 or a plasma CVD method (PCVD-SiO 2), SOG (Spin on Glass; coated silicon oxide film) is used. 2つの層間絶縁膜を形成した後にコンタクトホールを形成するためのエッチング工程を行う。 Performing an etching process for forming a contact hole after forming the two interlayer insulating film.

そして、論理回路部において島状半導体層のソース領域とコンタクトを形成するソース配線3052、3053、ドレイン領域とコンタクトを形成するドレイン配線3056、を形成する。 The source lines 3052,3053 forming the source region and the contact of the island-like semiconductor layer in the logic circuit portion, the drain wire 3056 to form a drain region and a contact to form. また、入出力回路部、電源回路部においても同様に、ソース電極3054、3055、ドレイン電極3057、接続電極3058を形成する(図11)。 Furthermore, the input-output circuit section, also in the power supply circuit unit, the source electrode 3054,3055, drain electrode 3057 to form the connection electrode 3058 (FIG. 11).

以上のようにして、N型TFT、P型TFTを有する論理回路部と、N型TFT、P型TFT、容量手段を有する入出力回路部、電源回路部とを同一の基板上に形成することができる。 As described above, by forming N type TFT, and a logic circuit portion having a P type TFT, and N type TFT, and P type TFT, and input-output circuit section having a capacitor means, and a power supply circuit section on the same substrate can.

この実施例は実施形態および実施例1〜4のどのような組み合わせからなる構成を用いても実現することができる。 This embodiment can be realized by using a combination of constitutions in Embodiment and Examples 1-4 throat.

本実施例では、IDチップを形成し、フレキシブル基板へ転写するまでの作製方法について図12乃至図13を用いて説明する。 In this embodiment, to form the ID chip is described with reference to FIGS. 12 to 13 a method for manufacturing until transferred to a flexible substrate. なお、本実施例では半導体素子としてNチャネル型TFT、Pチャネル型TFTを例に挙げて示すが、本発明においてIDチップに含まれる半導体素子はこれに限定されない。 In this embodiment an N-channel TFT as a semiconductor element, is shown as an example P-channel type TFT, the semiconductor element included in the ID chip in the present invention is not limited thereto. また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。 Moreover, this manufacturing method is only an example and does not limit a manufacturing method over an insulating substrate.

絶縁基板3000上に金属酸化膜4000を形成する。 Forming a metal oxide film 4000 over the insulating substrate 3000. 酸化金属膜は例えば酸化タングステンなどを用いることができる。 Metal oxide film may be used, for example tungsten oxide.

実施例5に示した作業工程に従い、図11に示すように、第1および第2の層間絶縁膜までを形成する。 According work steps shown in Example 5, as shown in FIG. 11, is formed up to first and second interlayer insulating films.

次に、パッド4001、4002を形成し、第2の層間絶縁膜3051及びパッド4001、4002上に保護層4003を形成する。 Next, a pad 4001, 4002, forming a protective layer 4003 is formed over the second interlayer insulating film 3051 and the pad 4001, 4002. 次いで、両面テープ4004、4005を用い、保護層4003に第2の基板4006を貼り付け、基板3000に第3の基板4007を貼り付ける(図12(A))。 Then, using a double-sided tape 4004 and 4005, the protective layer 4003 affixed a second substrate 4006 is attached a third substrate 4007 to the substrate 3000 (FIG. 12 (A)). 第3の基板4007は、後の剥離工程で基板3000が破損することを防ぐ。 The third substrate 4007 in a later separation step prevents the substrate 3000 may be damaged.

そして、 そして、基板3000と金属酸化膜4000を物理的に引き剥がす。 Then, then physically peeled off the substrate 3000 and the metal oxide film 4000. 剥離後の状態を図12(B)に示す。 A state after peeling is shown in FIG. 12 (B). その後、接着剤4008でフレキシブル基板4009と、下地膜3001とを接着する(図13(A))。 Thereafter, the flexible substrate 4009 with an adhesive 4008, bonding the base film 3001 (FIG. 13 (A)).

次に図13(B)に示すように、保護層4003から両面テープ4004と第2の基板4006を剥がし、保護層4003を除去する事で、フレキシブル基板への転写を行うことができる。 Next, as shown in FIG. 13 (B), peeling the protective layer 4003 and the two-sided tape 4004 second substrate 4006, by removing the protective layer 4003, it is possible to perform transfer to a flexible substrate.

また、本実施例において、アンテナが形成されている第2の基板を用いて作製した半導体装置について図20を用いて説明する。 Further, in this embodiment, a semiconductor device manufactured using the second substrate antennas is formed will be described with reference to FIG. 20.

図20(A)は、送受信回路又は電源回路の一部とアンテナとの接続部を示す断面図である。 Figure 20 (A) is a sectional view showing a connection portion between a part and the antenna of the transceiver circuit or the power supply circuit. 第1のフレキシブル基板4009上に接着剤4008を用いてTFT1806が設けられている。 TFT1806 using an adhesive 4008 on the first flexible substrate 4009 is provided. 一方、第2のフレキシブル基板1371にはアンテナ1372及びパッド1406が絶縁膜1374を介して形成されている。 On the other hand, the second flexible substrate 1371 antenna 1372 and pad 1406 is formed via an insulating film 1374. TFT1806のソース電極又はドレイン電極1375とパッド1406とが導電層1311で接続されている。 It is connected by the source electrode or the drain electrode 1375 and the pads 1406 are conductively layer 1311 TFT1806. また第1のフレキシブル基板1818と第2のフレキシブル基板1371とは、アンテナ1372及びTFT1806が向かい合った状態で接着剤1312によって、貼り付けられている。 The first flexible substrate 1818 and the second flexible substrate 1371 by an adhesive 1312 in a state where the antenna 1372 and TFT1806 is opposed, is attached.

図20(B)は、図20(A)の半導体装置の斜視図である。 FIG. 20 (B) is a perspective view of the semiconductor device in FIG. 20 (A). 第1のフレキシブル基板4009と第2のフレキシブル基板1371との間にはTFT1806で形成された半導体集積回路及びそれに電気的に接続されるアンテナ1372が設けられている。 Antenna 1372 is provided that is electrically connected to the semiconductor integrated circuit and it is formed by TFT1806 between the first flexible substrate 4009 and the second flexible substrate 1371.

この実施例は実施形態および実施例1〜5のどのような組み合わせからなる構成を用いても実現することができる。 This embodiment can be realized by using a combination of constitutions in Embodiment and Examples 1-5 throat.

実施例6の剥離工程の代わりに、耐熱性の高い基板とTFTの間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板とTFTとを剥離し、TFTをフレキシブル基板へ貼り合わせることできる。 Instead of stripping process of Example 6, a method in which an amorphous silicon film containing hydrogen between the high substrate and the TFT heat resistance, and substrate by removing the amorphous silicon film by laser light irradiation or etching peeling the TFT, it can be bonded to TFT to a flexible substrate. また、TFTが形成された耐熱性の高い基板を機械的に削除または溶液やガスによるエッチングで除去することでTFTを基板から切り離し、フレキシブル基板へ貼り合わせることができる。 Also, disconnecting the TFT from the substrate by removing the high TFT heat resistance which is formed a substrate by etching with mechanically removed or a solution or a gas, it can be attached to a flexible substrate.

なお、TFTが形成された耐熱性の高い基板を、溶液やガスによるエッチングで除去することでTFTを基板から切り離す方法としては、基板上に、シリコン膜からなる剥離層、及び絶縁膜を積層した後、TFT及びTFTを保護する絶縁膜を形成した後、ハロゲン化フッ素を含む気体または液体中に晒して、剥離層の除去を行う方法がある。 Incidentally, a high substrate TFT heat resistance which is formed, as a method to separate the TFT by removing by etching with solution or gas from the substrate, on the substrate, the peeling layer made of a silicon film, and an insulating film by laminating after, after forming an insulating film for protecting the TFT and TFT, exposed to a gas or liquid containing halogen fluoride, there is a method of removing the peeling layer.

この場合、ステンレスなどの金属、または半導体基板などの表面に酸化シリコンや窒化シリコンなどの絶縁膜を形成した基板なども用いることができる。 In this case, metal such as stainless steel, or the like substrate having an insulating film was formed such as surface silicon oxide or silicon nitride, such as a semiconductor substrate can be used. 例えば、Siウェハを覆って、酸化珪素膜を形成し、これを基板として使用することができる。 For example, over the Si wafer, a silicon oxide film, which can be used as the substrate.

またはSiウェハ上に酸化珪素膜等を形成したものを基板として使用してもよい。 Or it may be used as a substrate obtained by forming a silicon oxide film or the like on the Si wafer. この場合、SiウェハをClF 3 (三フッ化塩素)等のハロゲン化フッ素によりエッチングし、Siウェハを除去する。 In this case, the Si wafer is etched by halogen fluoride such as ClF 3 (chlorine trifluoride), removing the Si wafer. また酸化珪素膜等上には、単結晶シリコンを形成し、単結晶シリコンを有するトランジスタを形成することができる。 Also On the silicon oxide film or the like, it can be a single crystal silicon is formed, to form a transistor having a single-crystal silicon.

このようにSiウェハを用いる場合、その他の基板上に半導体集積回路を形成する場合と比較して、微細化を達成することができる。 The case of using the Si wafer, as compared with the case of forming a semiconductor integrated circuit other on the substrate, it is possible to achieve miniaturization.

本実施例では本発明を用いた回路に外付けのアンテナをつけた例を図14、図15、図18及び図19を用いて説明する。 In the present embodiment FIG. 14 is an example in which with the external antenna to the circuit using the present invention, FIG. 15 will be described with reference to FIGS. 18 and 19.

図14(A)は回路の周りを一面のアンテナで覆ったものである。 Figure 14 (A) are those covered by the antenna of one side around the circuit. 基板1000上にアンテナ1001を構成し、本発明を用いた回路1002を接続する。 An antenna 1001 to the substrate 1000 to connect the circuit 1002 using the invention. 図面では回路1002の周りをアンテナ1001で覆う構成になっているが、全面をアンテナで覆い、その上に電極を構成した回路1002を貼り付けるような構造を取っても良い。 Although the drawing has a configuration which covers around the circuit 1002 by the antenna 1001 covers the entire surface of the antenna may take a structure like pasted circuit 1002 constituting the electrode thereon.

図18(A)及び図18(C)は、同一基板上に半導体集積回路1304とアンテナ1305が形成された半導体装置であり、図18(A)は上面図、図18(C)は図18(A)のA―A'における断面図である。 Figure 18 (A) and FIG. 18 (C) is a semiconductor device in which a semiconductor integrated circuit 1304 and the antenna 1305 are formed over the same substrate, FIG. 18 (A) is a top view, FIG. 18 (C) is 18 it is a sectional view along a-a 'in (a). アンテナ1305は、半導体集積回路1304を構成するTFT1309のソース電極びドレイン電極と同時に形成されている。 Antenna 1305 is formed simultaneously with the source electrode Beauty drain electrode of TFT1309 constituting the semiconductor integrated circuit 1304.

図18(B)及び図18(D)は、アンテナ1305を含む基板1313上に、半導体集積回路1304を実装した半導体装置であり、図18(B)は上面図、図18(D)は図18(B)のB―B'における断面図である。 Figure 18 (B) and FIG. 18 (D) includes, over a substrate 1313 including an antenna 1305, a semiconductor device mounted with a semiconductor integrated circuit 1304, and FIG. 18 (B) is a top view, FIG. 18 (D) Fig. 18 is a sectional view taken along B-B 'in (B). 半導体集積回路1304を構成するTFT1309とアンテナは、導電層1331を介して電気的に接続されている。 TFT1309 an antenna included in the semiconductor integrated circuit 1304 is electrically connected through the conductive layer 1331.

図14(B)は細いアンテナを回路の周りを回るように配置したものである。 Figure 14 (B) is obtained by placing a thin antenna to move around the circuit. 基板1003上にアンテナ1004を構成し、本発明を用いた回路1005を接続する。 An antenna 1004 on substrate 1003 to connect the circuit 1005 using the invention. なお、アンテナの配線は一例であってこれに限定するものではない。 The antenna wire is not limited to this merely an example.

図14(C)は高周波数のアンテナである。 Figure 14 (C) is an antenna of a high frequency. 基板1006上にアンテナ1007を構成し、本発明を用いた回路1008を接続する。 An antenna 1007 on substrate 1006 to connect the circuit 1008 using the invention.

図14(D)は180度無指向性(どの方向からでも同じく受信可能)なアンテナである。 Figure 14 (D) is (also receivable from any direction) antenna 180 degrees omnidirectional. 基板1009上にアンテナ1010を構成し、本発明を用いた回路1011を接続する。 An antenna 1010 on substrate 1009 to connect the circuit 1011 using the invention.

図14(E)は棒状に長く伸ばしたアンテナである。 Figure 14 (E) is an antenna that prolonged along the rod-shaped. 基板1012上にアンテナ1013を構成し、本発明を用いた回路1014を接続する。 An antenna 1013 on substrate 1012 to connect the circuit 1014 using the invention.

本発明を用いた回路とこれらのアンテナへの接続は公知の方法で行うことができる。 Connection of the circuit and to the antennas to which the present invention can be carried out by known methods. 例えばアンテナと回路をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した回路の一面を電極にしてアンテナに貼り付けるという方法を取ってもよい。 For example an antenna and a circuit connected by wire bonding connection or bump connection, or a method may take the that to one side of chipped circuit to the electrode paste to the antenna. この方式ではACF(anisotropic conductive film;異方性導電性フィルム)を用いて貼り付けることができる。 In this method, ACF; can be attached using a (anisotropic Conductive film anisotropic conductive film).

アンテナに必要な長さは受信に用いる周波数によって適正な長さが異なる。 Length required for the antenna are different proper length depending on a frequency for receiving signals. 一般には波長の整数分の1の長さにすると良いとされる。 Generally it is better to the length of an integer fraction of the wavelength. 例えば周波数が2.45GHzの場合は約60mm(1/2波長)、約30mm(1/4波長)とすれば良い。 For example, when the frequency is 2.45GHz approximately 60 mm (1/2 wavelength), it may be approximately 30 mm (1/4 wavelength).

また、本発明の回路を有する基板上に別の基板(上部基板)を取りつけ、さらにその上にアンテナを形成してもよい。 Also, attached to another substrate (upper substrate) on a substrate having a circuit of the present invention, it may be further formed an antenna thereon. 図15にその一例として回路上に基板を取りつけ、らせん状のアンテナを配置したものの上面図および断面図を示す。 Attach the substrate on the circuit as an example thereof in FIG. 15 shows a top view and a cross-sectional view of those disposed spiral antennas. 図15(1)は、アンテナを配置した半導体装置の上面図を示し、図15(2)は、図15(1)の(A)−(A')の断面図、図15(3)は、図15(1)の(B)−(B')における断面図を示す。 15 (1) shows a top view of a semiconductor device arranged to antenna, FIG. 15 (2) is (A) of FIG. 15 (1) - cross-sectional view of (A '), 15 (3) is FIG 15 (1) (B) - shows a cross-sectional view of (B '). 基板1102上に本発明の回路が形成され、該回路の上に上部基板1100が設けられ、上部基板にはアンテナ配線1101が形成されている。 Circuit of the present invention is formed on a substrate 1102, an upper substrate 1100 is provided on the said circuit, antenna wiring 1101 is formed on the upper substrate.

また、図19(A)に示すように、TFT1309が形成されている層間絶縁膜1341上に第2の層間絶縁膜1348を形成し、第2の層間絶縁膜1348上にアンテナ1345を形成しても良い。 Further, as shown in FIG. 19 (A), a second interlayer insulating film 1348 is formed on the interlayer insulating film 1341 TFT1309 is formed, by forming the antenna 1345 is formed over the second interlayer insulating film 1348 it may be. この場合、TFT1309上にもアンテナを形成することができるため、任意の距離のアンテナを形成することができる。 In this case, it is possible to form the antenna also on TFT1309, it is possible to form the antenna of any distance.

また、図19(B)に示すように、図19(B)に示すアンテナを有する半導体集積回路をアンテナが形成された基板で挟持することができる。 Further, as shown in FIG. 19 (B), it can be sandwiched between the substrate on which the antenna is formed of a semiconductor integrated circuit having an antenna shown in FIG. 19 (B). TFT1309が形成されている基板1308とアンテナ1361が形成されている基板(第2の基板)1363とが、第1の接着剤1364で貼付られている。 TFT1309 is and the substrate 1308 are formed a substrate antenna 1361 is formed (second substrate) 1363 has adhered is in the first adhesive 1364. また、TFT1309上に第2の層間絶縁膜1348を介して形成されたアンテナ1346とアンテナ1351が形成されている基板(第3の基板)1353とが、第2の接着剤1354で貼付られている。 Further, a second substrate antenna 1346 and the antenna 1351 is formed over the interlayer insulating film 1348 is formed of (third substrate) 1353 over TFT1309 has adhered is in the second adhesive 1354 .

なお、図19(B)においては、第2の基板1363と第3の基板1353のように異なる基板で、TFT1309及びアンテナ1346を有する基板を挟持したが、この構造に限定されるものではない。 In the FIG. 19 (B), the at different substrates as the second substrate 1363 third substrate 1353 has been held between the substrate having the TFT1309 and the antenna 1346, but is not limited to this structure. 例えば、第2の基板を折りたたんでTFT1309及びアンテナ1346を有する基板を挟持してもよい。 For example, it may be held between substrates having TFT1309 and antenna 1346 is folded a second substrate. また、アンテナ1346を有さないTFT1309をひとつ又は複数の基板で挟持してもよい。 Further, TFT1309 may be pinched at one or more substrates without the antenna 1346.

これらの場合、図19(A)の半導体装置よりもさらにアンテナを長く形成することができる。 In these cases, it is possible to further increase form an antenna than the semiconductor device in FIG. 19 (A).

なお、本実施例に示した例はごく一例であり、アンテナの形状を限定するものではない。 The example shown in this embodiment are only an example and does not limit the shape of the antenna. あらゆる形状のアンテナについて本発明は実施することが可能である。 The present invention the antenna of any shape can be implemented.

この実施例は実施形態および実施例1〜6のどのような組み合わせからなる構成を用いても実現することができる。 This embodiment can be realized by using a combination of constitutions in Embodiment and Examples 1-6 throat.

本実施例では本発明を用いた、ICカード、IDタグおよびIDチップなどの例を図16および図17を用いて説明する。 Using the present invention in this embodiment will be described with reference to FIGS. 16 and 17 an example of an IC card, ID tags and ID chips.

図16(A)はICカードであり、個人の識別用のほかに内蔵された回路のメモリが書き換え可能であることを利用して現金を使わずに代金の決済が可能なクレジットカード、あるいは電子マネーといったような使い方もできる。 Fig. 16 (A) is an IC card, personal identification in addition to built-in circuit memory is of the price without the use of cash by utilizing the fact is rewritable settlement Accepted credit cards or electronic, You can also use, such as money. ICカード2000の中に本発明を用いた回路2001を組み込んでいる。 It incorporates a circuit 2001 using the present invention in the IC card 2000.

図16(B)はIDタグであり、個人の識別用のほかに、小型化可能であることから特定の場所での入場管理などに用いることができる。 Figure 16 (B) is an ID tag, in addition to identifying the individual, can be used for such access controllers in a given location since it is possible miniaturization. IDタグ2010の中に本発明を用いた回路2011を組み込んでいる。 It incorporates a circuit 2011 using the present invention in the ID tag 2010.

図16(C)はスーパーマーケットなどの小売店で商品を扱う際の商品管理を行うためのIDチップ2022を商品に貼付した例である。 Figure 16 (C) shows an example in which attached with an ID chip 2022 to the product for performing merchandise management when handling the product in a retail store such as a supermarket. 本発明はIDチップ2022内の回路に適用される。 The present invention is applied to a circuit in the ID chip 2022. このようにIDチップを用いることにより、在庫管理が容易になるだけではなく、万引きなどの被害を防ぐことも可能である。 The use of such an ID chip, not only facilitates the inventory control, it is possible to prevent damage such as shoplifting. 図面ではIDチップ2022が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜2021を用いているが、IDチップ2022を接着剤を用いて直接貼付するような構造を取っていてもよい。 Although the drawings have a protective film 2021 that also functions as an adhesive to prevent the ID chip 2022 from being detached, the ID chip 2022 may take a structure to directly attached with an adhesive. また、商品に貼付する構造上、実施例2で挙げたフレキシブル基板を用いて作製すると好ましい。 Further, the structure is affixed to the product, preferably produced using a flexible substrate mentioned in Example 2.

図16(D)は商品製造時に識別用のIDチップを組み込んだ例である。 Figure 16 (D) is an example of incorporating an ID chip for identification during product manufacture. 図面では例としてディスプレイの筐体2030にIDチップ2031を組み込まれている。 In the drawings which are incorporated an ID chip 2031 in the display housing 2030 as an example. 本発明はIDチップ2031内の回路に適用される。 The present invention is applied to a circuit in the ID chip 2031. このような構造を取ることにより製造メーカーの識別、商品の流通管理などを容易に行うことができる。 Identification of manufacturer By adopting such structure, it is possible to perform such an easy distribution management of products. なお、図面ではディスプレイの筐体を例として取り上げているが、本発明はこれに限定されることはなく、さまざまな物品に対して適用することが可能である。 In the drawings are taken as an example a housing of the display, the present invention is not limited thereto and may be applied to various articles.

図16(E)は物品搬送用の荷札である。 Figure 16 (E) is a shipping tag for article transport. 図面では荷札2040内にIDチップ2041が組み込まれている。 In the drawings ID chip 2041 in the tag 2040 it is incorporated. 本発明はIDチップ2041内の回路に適用される。 The present invention is applied to a circuit in the ID chip 2041. このような構造を取ることにより搬送先の選別や商品の流通管理などを容易に行うことができる。 Such a structure by taking a can be easily performed, such as the transport destination of the sorting and distribution management of products. なお、図面では物品を縛るひも状のものにくくりつけるような構造を取っているが、本発明はこれに限定されることはなく、シール材のようなものを用いて物品に直接貼付するような構造を取ってもよい。 Incidentally, as in the drawings has a structure such as wear tying those of string-shaped tying articles, the present invention is not limited thereto, to be attached directly to the article using a kind of sealing material structure may take such.

図16(F)は本2050にIDチップ2052が組み込まれたものである。 Figure 16 (F) are those in the 2050 ID chip 2052 is incorporated. 本発明はIDチップ2052内の回路に適用される。 The present invention is applied to a circuit in the ID chip 2052. このような構造を取ることにより書店における流通管理や図書館などでの貸し出し処理などを容易に行うことができる。 Such by taking the structure can be performed, such as lending process in such distribution management and libraries in bookstores easily. 図面ではIDチップ2052が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜2051を用いているが、IDチップ2052を接着剤を用いて直接貼付するような構造を取る、または本2050の表紙に埋め込む構造を取っていてもよい。 Although the drawings have a protective film 2051 that also functions as an adhesive to prevent the ID chip 2052 from being detached, take a structure as directly attached with an ID chip 2052 of an adhesive, or cover of the 2050 it may take the structure embedded in.

図16(G)は紙幣2060にRFIDチップ2061が組み込まれたものである。 Figure 16 (G) are those in banknote 2060 RFID chip 2061 is incorporated. 本発明はIDチップ2061内の回路に適用される。 The present invention is applied to a circuit in the ID chip 2061. このような構造を取ることにより偽札の流通を阻止することが容易に行える。 That prevents circulation of counterfeit notes by taking such a structure easily. なお、紙幣の性質上IDチップ2061が剥がれ落ちるのを防ぐために紙幣2060に埋め込むような構造を取るとより好ましい。 A more preferred take a structure like embedded in the banknote 2060 to prevent the nature ID chip 2061 of the bill fall off.

図16(H)は靴2070にIDチップ2072が組み込まれたものである。 Figure 16 (H) are those ID chip 2072 is incorporated in the shoe 2070. 本発明はRFIDチップ2072内の回路に適用される。 The present invention is applied to a circuit in the RFID chip 2072. このような構造を取ることにより製造メーカーの識別、商品の流通管理などを容易に行うことができる。 Identification of manufacturer By adopting such structure, it is possible to perform such an easy distribution management of products. 図面ではIDチップ2072が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜2071を用いているが、IDチップ2072を接着剤を用いて直接貼付するような構造を取る、または靴2070に埋め込む構造を取っていてもよい。 Although the drawings have a protective film 2071 that also functions as an adhesive to prevent the ID chip 2072 from being detached, take a structure as to attach directly using the ID chip 2072 adhesive, or embedded in the shoe 2070 structure may take the.

図17は本発明の回路の周りに外付けのアンテナ2101を円周状に張り巡らせ、表示部2102を取りつけたICカードである。 Figure 17 is an external antenna 2101 around the circuit of the present invention stretched around circumferentially, an IC card equipped with a display unit 2102. 表示部2102は表示に必要な駆動回路などが具備され、回路内のメモリ、あるいは外部からの入力信号を利用して画像の表示、書き換えが可能である。 Display unit 2102 such as a driving circuit required is provided in the display, the display of the image by using the input signal from the memory in the circuit or outside, can be rewritten. ICカード2100の中に本発明を用いた回路2103を組み込んでいる。 It incorporates circuit 2103 using the invention in the IC card 2100. アンテナの形状はカードの形状の合わせて円周状に配置したが、これはアンテナの形状を限定するものではなく、自由に形状を定めることができる。 The shape of the antenna is arranged circumferentially to match the shape of the card, this is not intended to limit the shape of the antenna can be determined freely shape. また、アンテナは外付けであることに限定されず、回路内部にアンテナを内蔵してもよい。 The antenna is not limited to being external, it may be a built-in antenna to the internal circuit.

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。 The example shown in this embodiment are only an example, note that it is not limited to these applications.

以上の様に、本発明の適用範囲は極めて広く、あらゆる物品の固体認識用のチップとして適用することが可能である。 As described above, the application range of the present invention is so wide, it can be applied as a chip for a solid recognition of any article. また、本実施例は実施形態、実施例1〜7のどのような組み合わせからなる構成を用いても実現することができる。 Further, this embodiment can be realized by using a combination of constitutions in embodiments, Examples 1-7 throat.

本発明の半導体装置の構成を示すブロック図。 Block diagram showing a configuration of a semiconductor device of the present invention. 従来の半導体装置の構成を示すブロック図。 Block diagram showing the configuration of a conventional semiconductor device. 従来の半導体装置の構成を示すブロック図。 Block diagram showing the configuration of a conventional semiconductor device. リングオシレータの回路構成を示す図。 Diagram illustrating a circuit configuration of a ring oscillator. チャージポンプの回路構成を示す図。 Diagram illustrating a circuit configuration of the charge pump. チャージポンプの回路構成を示す図。 Diagram illustrating a circuit configuration of the charge pump. 本発明の半導体装置の構成を示すブロック図。 Block diagram showing a configuration of a semiconductor device of the present invention. 安定化電源の回路構成を示す図。 Diagram illustrating a circuit configuration of a regulated power supply. 本発明の半導体装置の製造プロセスを示す図。 It shows a manufacturing process of a semiconductor device of the present invention. 本発明の半導体装置の製造プロセスを示す図。 It shows a manufacturing process of a semiconductor device of the present invention. 本発明の半導体装置の製造プロセスを示す図。 It shows a manufacturing process of a semiconductor device of the present invention. 本発明の半導体装置の製造プロセスを示す図。 It shows a manufacturing process of a semiconductor device of the present invention. 本発明の半導体装置の製造プロセスを示す図。 It shows a manufacturing process of a semiconductor device of the present invention. 本発明の半導体装置を使用したアンテナの一例を示す図。 It illustrates an example of an antenna using a semiconductor device of the present invention. 本発明の半導体装置を使用したアンテナの一例を示す図。 It illustrates an example of an antenna using a semiconductor device of the present invention. 本発明の半導体装置を使用した応用例を示す図。 It shows an application example of using the semiconductor device of the present invention. 本発明の半導体装置を使用した表示装置付きICカードの例を示す図。 It shows an example of a display device with an IC card using the semiconductor device of the present invention. 本発明の半導体装置を示す図。 It shows a semiconductor device of the present invention. 本発明の半導体装置を示す図。 It shows a semiconductor device of the present invention. 本発明の半導体装置を示す図。 It shows a semiconductor device of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

100 半導体装置101 アンテナ回路102 整流回路103 安定化電源104 アンプ105 分周回路106 不揮発性メモリ107 論理回路108 スイッチ用トランジスタ109 チャージポンプ110 アンテナコイル111 同調容量112 カップリング容量113 ダイオード114 ダイオード115 平滑容量200 ICチップ201 アンテナ回路202 整流回路203 安定化電源204 アンプ205 分周回路206 マスクROM 100 semiconductor device 101 antenna circuit 102 rectifying circuit 103 stabilized power supply 104 amplifier 105 frequency divider 106 nonvolatile memory 107 logic circuit 108 switching transistor 109 charge pump 110 antenna coil 111 the tuning capacitance 112 coupling capacitor 113 diode 114 diode 115 smoothing capacitor 200 IC chip 201 antenna circuit 202 rectifier circuit 203 stabilized power supply 204 amplifier 205 frequency divider 206 mask ROM
207 論理回路208 スイッチ用トランジスタ210 アンテナコイル211 同調容量212 カップリング容量213 ダイオード214 ダイオード215 平滑容量300 IDチップ301 アンテナ回路302 整流回路303 安定化電源304 アンプ305 分周回路306 EEPROM 207 logic circuit 208 switching transistor 210 antenna coil 211 the tuning capacitance 212 coupling capacitance 213 diode 214 diode 215 smoothing capacitor 300 ID chip 301 antenna circuit 302 rectifying circuit 303 stabilized power supply 304 amplifier 305 frequency divider 306 EEPROM
307 論理回路308 スイッチ用トランジスタ309 チャージポンプ310 アンテナコイル311 同調容量312 カップリング容量313 ダイオード314 ダイオード315 平滑容量316 リングオシレータ(リング発振器) 307 logic circuit 308 switching transistor 309 charge pump 310 antenna coil 311 the tuning capacitance 312 coupling capacitance 313 diode 314 diode 315 smoothing capacitor 316 ring oscillator (ring oscillator)
401 インバータ402 インバータ403 インバータ404 インバータ405 インバータ406 インバータ407 インバータ408 インバータ409 インバータ410 インバータ411 インバータ412 バッファ回路501 ダイオード502 ダイオード503 ダイオード504 ダイオード505 ダイオード506 ダイオード507 容量508 容量509 容量510 容量511 容量512 容量513 インバータ514 アノード515 カソード601 トランジスタ素子602 トランジスタ素子603 トランジスタ素子604 トランジスタ素子605 容量700 半導体装置701 アンテナ回路702 整流回路703 安定化電源704 アンプ705 分周回路706 不揮発性メモリ707 論理回路708 スイッチ用トラン 401 inverter 402 inverter 403 inverter 404 inverter 405 inverter 406 inverter 407 inverter 408 inverter 409 inverter 410 inverter 411 inverter 412 buffer circuit 501 diode 502 diode 503 diode 504 diode 505 diode 506 diode 507 capacity 508 Capacity 509 Capacity 510 Capacity 511 Capacity 512 Capacity 513 inverter 514 anode 515 cathode 601 transistor device 602 transistor element 603 transistor element 604 transistor element 605 capacitor 700 semiconductor device 701 antenna circuit 702 rectifying circuit 703 stabilized power supply 704 amplifier 705 frequency divider 706 nonvolatile memory 707 Tran logic circuit 708 switches スタ709 チャージポンプ710 アンテナコイル711 同調容量712 カップリング容量713 ダイオード714 ダイオード715 平滑容量716 表示部801 抵抗802 トランジスタ803 トランジスタ804 電流供給用抵抗805 トランジスタ806 トランジスタ807 トランジスタ808 トランジスタ809 トランジスタ810 抵抗1000 基板1001 アンテナ1002 回路1003 基板1004 アンテナ1005 回路1006 基板1007 アンテナ1008 回路1009 基板1010 アンテナ1011 回路1012 基板1013 アンテナ1014 回路1100 上部基板1101 アンテナ配線1102 基板1304 半導体集積回路1305 アンテナ1308 基板1309 TFT Star 709 charge pump 710 antenna coil 711 the tuning capacitance 712 coupling capacitance 713 diode 714 diode 715 smoothing capacitor 716 display unit 801 resistor 802 transistor 803 transistor 804 current supply resistor 805 transistor 806 transistor 807 transistor 808 transistor 809 transistor 810 resistor 1000 substrate 1001 antenna 1002 circuit 1003 board 1004 antenna 1005 circuit 1006 board 1007 antenna 1008 circuit 1009 board 1010 antenna 1011 circuit 1012 board 1013 antenna 1014 circuit 1100 top board 1101 antenna wiring 1102 substrate 1304 the semiconductor integrated circuit 1305 antenna 1308 substrate 1309 TFT
1311 導電層1312 接着剤1313 基板1331 導電層1341 層間絶縁膜1345 アンテナ1346 アンテナ1348 層間絶縁膜1351 アンテナ1353 基板1354 接着剤1361 アンテナ1363 基板1364 接着剤1371 フレキシブル基板1372 アンテナ1374 絶縁膜1375 ドレイン電極1406 パッド1806 TFT 1311 conductive layer 1312 adhesive 1313 substrate 1331 conductive layer 1341 interlayer insulating film 1345 antenna 1346 antenna 1348 interlayer insulating film 1351 antenna 1353 substrate 1354 adhesive 1361 antenna 1363 substrate 1364 adhesive 1371 Flexible board 1372 antenna 1374 insulating film 1375 drain electrode 1406 pads 1806 TFT
1818 フレキシブル基板2000 ICカード2001 回路2010 IDタグ2011 回路2021 保護膜2022 IDチップ2030 筐体2031 IDチップ2040 荷札2041 IDチップ2050 本2051 保護膜2052 IDチップ2060 紙幣2061 IDチップ2070 靴2071 保護膜2072 IDチップ2100 ICカード2101 アンテナ2102 表示部2103 回路3000 基板3001 下地膜3002 島状半導体層3003 島状半導体層3004 島状半導体層3005 島状半導体層3006 島状半導体層3007 ゲート絶縁膜3008 導電膜3009 導電膜3010 レジストマスク3011 レジストマスク3012 レジストマスク3013 レジストマスク3014 レジストマスク3015 1818 flexible substrate 2000 IC card 2001 circuit 2010 ID tag 2011 circuit 2021 protective film 2022 ID chip 2030 housing 2031 ID chip 2040 tag 2041 ID chip 2050 This 2051 protective film 2052 ID chip 2060 bill 2061 ID chip 2070 shoes 2071 protective film 2072 ID chip 2100 IC card 2101 antenna 2102 display unit 2103 circuit 3000 board 3001 base film 3002 island-like semiconductor layer 3003 island-like semiconductor layer 3004 island-like semiconductor layer 3005 island-like semiconductor layer 3006 island-like semiconductor layer 3007 a gate insulating film 3008 conductive 3009 conductivity film 3010 resist mask 3011 resist mask 3012 resist mask 3013 resist mask 3014 resist mask 3015 ジストマスク3016 領域3017 導電層3018 導電層3019 導電層3020 導電層3021 導電層3022 導電層3023 領域3024 導電層3025 導電層3026 導電層3027 導電層3028 導電層3029 導電層3030 不純物領域3031 不純物領域3032 不純物領域3033 不純物領域3034 レジストマスク3035 レジストマスク3036 不純物領域3037 不純物領域3038 不純物領域3039 不純物領域3040 不純物領域3041 不純物領域3042 レジストマスク3043 レジストマスク3044 不純物領域3045 不純物領域3046 不純物領域3047 不純物領域3048 不純物領域3049 不純物領域3050 層間絶縁膜3051 層間絶縁膜3052 ソース配線305 Resist mask 3016 area 3017 conductive layer 3018 a conductive layer 3019 a conductive layer 3020 a conductive layer 3021 a conductive layer 3022 a conductive layer 3023 area 3024 conductive layer 3025 a conductive layer 3026 a conductive layer 3027 a conductive layer 3028 a conductive layer 3029 a conductive layer 3030 impurity regions 3031 impurity regions 3032 impurities region 3033 impurity regions 3034 resist mask 3035 resist mask 3036 impurity regions 3037 impurity regions 3038 impurity regions 3039 impurity regions 3040 impurity regions 3041 impurity regions 3042 resist mask 3043 resist mask 3044 impurity regions 3045 impurity regions 3046 impurity regions 3047 impurity regions 3048 impurity regions 3049 impurity regions 3050 interlayer insulating film 3051 interlayer insulating film 3052 source wirings 305 ソース配線3054 ソース電極3055 ソース電極3056 ドレイン配線3057 ドレイン電極3058 接続電極4000 金属酸化膜4001 パッド4002 パッド4003 保護層4004 両面テープ4005 両面テープ4006 基板4007 基板4008 接着剤4009 フレキシブル基板3001a 酸化窒化シリコン膜3001b 酸化窒化水素化シリコン膜3017a 導電層3017b 導電層3018a 導電層3018b 導電層3019a 導電層3019b 導電層3020a 導電層3020b 導電層3021a 導電層3021b 導電層3022a 導電層3022b 導電層3024a 導電層3024b 導電層3025a 導電層3025b 導電層3026a 導電層3026b 導電層3027a 導電層3027b 導電 Source wiring 3054 a source electrode 3055 a source electrode 3056 a drain wiring 3057 a drain electrode 3058 connecting electrode 4000 metal oxide film 4001 pads 4002 pads 4003 protective layer 4004 double-sided tape 4005 double-sided tape 4006 substrate 4007 substrate 4008 adhesive 4009 flexible substrate 3001a silicon oxynitride film 3001b hydrogenated silicon oxynitride film 3017a conductive layer 3017b conductive layer 3018a conductive layer 3018b conductive layer 3019a conductive layer 3019b conductive layer 3020a conductive layer 3020b conductive layer 3021a conductive layer 3021b conductive layer 3022a conductive layer 3022b conductive layer 3024a conductive layer 3024b conductive layer 3025a conductive layer 3025b conductive layer 3026a conductive layer 3026b conductive layer 3027a conductive layer 3027b conductive 層3028a 導電層3028b 導電層3029a 導電層3029b 導電層 Layer 3028a conductive layer 3028b conductive layer 3029a conductive layer 3029b conductive layer

Claims (6)

  1. アンテナ回路と、 And an antenna circuit,
    前記アンテナ回路からの信号が入力される電源回路と、 A power supply circuit to which a signal from the antenna circuit is inputted,
    前記アンテナ回路からの信号を増幅するアンプと、 An amplifier for amplifying the signal from the antenna circuit,
    前記増幅された信号を分周する分周回路と、 A dividing circuit for dividing the amplified signal,
    前記電源回路からの信号、及び前記分周された信号が入力されるチャージポンプと、 A charge pump signal from the power supply circuit, and the divided signal is input,
    前記チャージポンプからの信号が入力される不揮発性メモリと、を有し、 Anda non-volatile memory to which a signal is input from the charge pump,
    前記チャージポンプは、前記分周された信号をクロック信号として用いることにより、前記電源回路からの信号を昇圧して前記不揮発性メモリに供給し、 The charge pump, by using the divided signal as a clock signal is supplied to the non-volatile memory by boosting the signal from the power supply circuit,
    前記昇圧された信号が供給される表示部を有することを特徴とする半導体装置。 Wherein a has a display portion in which the boosted signal is supplied.
  2. 請求項1において、 According to claim 1,
    前記電源回路、前記チャージポンプ、前記アンプ、又は前記分周回路の少なくとも一つは、基板上に設けられた薄膜トランジスタを有することを特徴とする半導体装置。 Said power supply circuit, the charge pump, the amplifier, or at least one of said frequency dividing circuit, a semiconductor device characterized by having a thin film transistor provided on the substrate.
  3. 請求項1又は2において、 According to claim 1 or 2,
    前記チャージポンプは、 The charge pump,
    前記電源回路と電気的に接続されたアノードと、前記不揮発性メモリと電気的に接続されたカソードと、を備えたダイオードと、 Wherein a power supply circuit electrically connected to the anode, a diode and a cathode connected said nonvolatile memory electrically,
    前記アノードに電気的に接続された第1の容量と、 A first capacitor electrically connected to said anode,
    前記カソードに電気的に接続された第2の容量と、 A second capacitor electrically connected to said cathode,
    前記第2の容量に電気的に接続された入力端子と、前記第1の容量に電気的に接続された出力端子と、を備えたインバータと、を有することを特徴とする半導体装置。 Wherein a having an inverter having an input terminal electrically connected to the second capacitor, and an output terminal electrically connected to the first capacitor, the.
  4. 請求項1又は2において、 According to claim 1 or 2,
    前記チャージポンプは、 The charge pump,
    容量と、 And capacity,
    前記電源回路と電気的に接続された第1の電極と、前記容量に電気的に接続された第2の電極と、を備えた第1のトランジスタと、 A first electrode which is the power supply circuit electrically connected, and a second electrode electrically connected to the capacitor, a first transistor having a,
    基準電源に電気的に接続された第3の電極と、前記容量に電気的に接続された第4の電極と、を備えた第2のトランジスタと、 A third electrode electrically connected to the reference power supply, and a fourth electrode electrically connected to the capacitor, a second transistor having a
    前記容量及び前記第4の電極に接続された第5の電極と、前記第1の電極に電気的に接続された第6の電極と、を備えた第3のトランジスタと、 A fifth electrode connected to said capacitor and said fourth electrode, and the sixth electrode electrically connected to the first electrode, and a third transistor having a,
    前記第2の電極及び前記容量に電気的に接続された第7の電極と、前記不揮発性メモリと電気的に接続された第8の電極を有する第4のトランジスタと、を有することを特徴とする半導体装置。 And characterized in that it has a seventh electrode electrically connected to the second electrode and the capacitor, a fourth transistor having a non-volatile memory and electrically connected to the eighth electrode, a semiconductor device.
  5. 請求項1乃至4のいずれか一項において、 In any one of claims 1 to 4,
    前記不揮発性メモリは、EEPROMであることを特徴とする半導体装置。 Wherein the nonvolatile memory is a semiconductor device which is a EEPROM.
  6. 請求項1乃至5のいずれか一項に記載された半導体装置は、ICカード、IDタグ、無線タグ、またはIDチップであることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 5, wherein a IC card, an ID tag, a wireless tag or ID chip.
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