JP4906122B2 - Semiconductor processing apparatus and ic card - Google Patents

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JP4906122B2 JP2008176644A JP2008176644A JP4906122B2 JP 4906122 B2 JP4906122 B2 JP 4906122B2 JP 2008176644 A JP2008176644 A JP 2008176644A JP 2008176644 A JP2008176644 A JP 2008176644A JP 4906122 B2 JP4906122 B2 JP 4906122B2
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裕 品川
孝徳 山添
弘 渡瀬
弘造 片山
利広 田中
健男 金井
信孝 長崎
雅聡 高橋
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ルネサスエレクトロニクス株式会社
株式会社日立超エル・エス・アイ・システムズ
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Description

本発明は、ICカード用マイクロコンピュータなどの半導体処理装置及びICカードに関し、例えば電気的に書き換え可能な不揮発性メモリを有するICカード用マイクロコンピュータに適用して有効な技術に関する。 The present invention relates to a semiconductor processing apparatus and IC card such as a microcomputer for an IC card, for example, a technique effectively applied to a microcomputer for an IC card having an electrically rewritable nonvolatile memory.

電気的に書き換え可能な不揮発性メモリとしてメモリブロック単位の一括消去処理及びワード線単位のページ書き込み処理などのように比較的大きな単位による書き込み処理及び消去処理を可能にするいわゆるフラッシュメモリ、或いはCPUによる演算処理単位であるバイト或いはワードなどの単位で書き込み処理や消去処理を行うことが可能なEEPROM(Electrically Erasable and Programmable Read Only Memory)などが提供されている。 According to an electrically rewritable nonvolatile called flash memory that allows the writing process and erasing process by a relatively large unit, such as a page writing process block erase processing and word line units of the memory block as a memory or CPU such as an arithmetic processing unit byte or word units can perform the writing process and erasing process in a EEPROM, such as (Electrically Erasable and Programmable Read Only Memory) is provided. 前記EEPROMをオンチップするマイクロコンピュータ、前記フラッシュメモリをオンチップするマイクロコンピュータが夫々提供されている。 Microcomputer chip the EEPROM, microcomputer chip and the flash memory are respectively provided. 前者のマイクロコンピュータについて記載された文献の例として特開昭63−266698号公報が有る。 JP 63-266698 discloses exists as an example of a document described for the former microcomputer. 後者のマイクロコンピュータについて記載された文献の例として特開平05−266219号公報が有る。 JP 05-266219 discloses exists as an example of a document described for the latter microcomputer.

しかしながら、前記EEPROMをオンチップするマイクロコンピュータにあっては、CPUの動作プログラムはオンチップのマスクROMで提供され、新たなプログラムを開発するときはマスクROMで提供すべきプログラムに対するシステムデバッグなどに時間を要し、TAT(Turn Around Time)の短縮が阻まれる。 However, in the microcomputer chip and the EEPROM, the operation program of the CPU is provided in the mask ROM on-chip, time, etc. in the system debugging for programs to be provided in the mask ROM when developing a new program the spirit, hampered to shorten the TAT (Turn Around Time).

また、フラッシュメモリをオンチップするマイクロコンピュータにあっては当該フラッシュメモリをCPUのワーク領域のように利用しようとすると、消去処理の単位がCPUのデータ処理単位とは整合しない。 Also, when In the microcomputer of the on-chip flash memory wants to use the flash memory as a work area for the CPU, the unit of erasing process do not match the data processing unit of the CPU. 例えばCPUのデータ転送命令でフラッシュメモリにワード単位のデータを転送して書換えを行なうことは難しい。 For example it is difficult to perform the rewriting transferred data word unit in the flash memory in the data transfer instruction of the CPU.

また、仮想マシン言語プログラムなどを用いる場合にはプログラムメモリの大容量化が必要になり、チップ占有面積の増大が余儀なくされる。 Further, requires large capacity of the program memory in the case of using such a virtual machine language program, an increase of the chip area occupied is forced. バイト或いはワードなどの単位でデータの書き込み処理や消去処理を行うことが可能なEEPROMにおいてはバイト或いはワードなどの単位でメモリセルを選択するためのスイッチ素子が必要になるから、その分だけフラッシュメモリに比べてチップ占有面積が大きくなる。 Since it is necessary to switch element for selecting a memory cell in units such byte or word in byte or unit EEPROM capable of performing a writing process and erasing process data such as a word, a flash memory that much chip occupation area is larger than that. このようなチップ占有面積増大の要因は、例えば、曲げに対する強度などの要請からチップ面積が制限されるICカード用途では無視し難い。 This factor of such a chip occupied area increased, for example, hardly ignored in IC card applications that are chip area a demand such as strength against bending is limited.

特開平05−266219号公報 JP 05-266219 discloses

本発明の目的は、データ及びプログラムの格納に利用するオンチップ不揮発性メモリの大容量化と小型化を実現できる半導体処理装置、さらにはICカードを提供することにある。 An object of the present invention, a semiconductor processing system capable of realizing a larger capacity and smaller size of the on-chip nonvolatile memory to use for storing data and programs, it is an further to provide an IC card.

本発明の別の目的は、データ及びプログラムの格納にオンチップ不揮発性メモリを利用するとき所要の情報に対する情報記憶の信頼性を向上させて小型化を実現できる半導体処理装置、さらにはICカードを提供することにある。 Another object of the present invention, a semiconductor processing apparatus which improves the reliability of information storage for the required information can be downsized when using the on-chip nonvolatile memory to store data and programs, further the IC card It is to provide.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 To briefly explain the summary of typical inventions among the inventions disclosed in the present application is as follows.

〔1〕本発明に係る半導体処理装置は、第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置とを有し、外部と暗号化したデータの入出力が可能である。 [1] A semiconductor processing apparatus according to the present invention, the second non-volatile and the first non-volatile memory for erasing stored information in the first data length unit takes place, the erasing of the stored information in the second data length unit takes place and sex memory, and a central processing unit, capable of inputting and outputting data with an external and encryption. 前記第1の不揮発性メモリは前記データの暗号化に使用する暗号化鍵の格納に使用される。 It said first non-volatile memory is used to store the encryption key used to encrypt the data. 前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用される。 It said second non-volatile memory is used to store programs to be processed the central processing unit. プログラムの格納と暗号鍵の格納に利用する不揮発性メモリを分け、夫々の不揮発性メモリに対する記憶情報の消去単位のデータ長が別々に規定されるから、プログラムの書き込み処理を行なう前の記憶情報の消去を効率化でき、CPUの演算処理で利用する暗号鍵等の書き込みにおいては必要な処理単位のデータ長(例えば8ビット)に合わせて記憶情報の消去を行なうことができる。 Divided nonvolatile memory to use for storing the storage of the encryption key of a program, since the data length of the erase unit of the memory information with respect to the non-volatile memory of each is separately defined, stored information prior to the writing process of the program Clear can streamline the can erase the stored information in accordance with the data length of the required processing units (e.g., 8 bits) in the write of the encryption key or the like to be used in arithmetic processing of the CPU. 前記処理単位のデータ長毎にメモリセルを分離するスイッチ素子はプログラム格納用の第2の不揮性メモリには不要である。 Switching element for separating the memory cell for each data length of the processing units in the second non 揮性 memory for program storage is not required. この点において、プログラムを格納するような大容量を要する第2の不揮性メモリの回路規模の縮小が実現される。 In this respect, reduction of the circuit scale of the second non 揮性 memory requiring a large capacity such as to store the program is realized. 第1の不揮発性メモリにプログラムとデータの双方を格納する場合に比べて、半導体処理装置にオンチップされる不揮発性メモリの小型化を達成でき、その分記憶容量を増やすことが可能になる。 As compared with the case of storing both the program and data to the first nonvolatile memory, can reduce the size of the non-volatile memory that is on-chip semiconductor processing apparatus, it is possible to increase the amount storage capacity.

本発明の具体的な態様として、前記第1の不揮発性メモリは更に個人を特定するために用いられる第1データ長の情報の格納に使用することができる。 In a specific embodiment of the present invention, the first non-volatile memory can be used to store the first data length of information used to further identify the individual.

本発明の望ましい形態では、上記より明らかなように、前記第1データ長は前記第2データ長よりも短い方がよい。 In a preferred embodiment of the present invention, as is clear from the above, the first data length is better shorter than the second data length.

本発明の更に具体的な態様として、前記半導体処理装置は外部との入出力に用いられる端子を有し、前記プログラムは前記端子を介して外部から供給され前記第2の不揮発性メモリに格納されるようにするのが望ましい。 As a still further specific aspect of the present invention, the semiconductor processing apparatus has a terminal used for input and output with the outside, the program is stored is supplied from the outside through the terminal to the second non-volatile memory it is desirable to so that. 前記端子を介して容易にプログラムを格納することが可能になる。 It is possible to store easily programmed via the terminal.

データ処理の効率化を考慮すれば、前記中央処理装置は前記第1の不揮発性メモリと前記第2の不揮発性メモリとを並行してアクセス処理可能であるのがよい。 Considering the efficiency of data processing, the central processing unit may be between accessible processed in parallel and wherein the first nonvolatile memory second nonvolatile memory.

不揮発性メモリによるチップ占有面積面を更に低減することを考慮する。 Consider that to further reduce the chip area occupied surface by non-volatile memory. すなわち、前記第1の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、前記第2の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、このとき、前記第1の不揮発性メモリの制御部と前記第2の不揮発性メモリの制御部は少なくとも一部において共通であるのがよい。 That is, the first nonvolatile memory and a control section for controlling access to the memory cells selected with the memory array section including a plurality of memory cells, said second non-volatile memory includes a plurality of memory cells and a control section for controlling access to the selected memory cell and the memory array consisting, at this time, the control unit of said control unit of the first nonvolatile memory second nonvolatile memory at least It may be between common in some.

具体的な態様として、前記共通とされる制御部の一部は、メモリセルからデータを読み出す際の読み出し信号を増幅するために用いられるアンプ回路である。 In a specific embodiment, a part of the controller that is the common are amplifier circuit used to amplify the read signal when reading data from the memory cell. また、前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルに印加する電圧を発生させる電圧発生回路である。 Also, part of the control unit which is the common, the voltage generating circuit for generating a voltage to be applied to the memory cell to access the memory cell. また、前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルを選択するデコーダ回路である。 Also, part of the control unit which is the common is a decoder circuit for selecting a memory cell to access the memory cell. デコーダ回路を共通化する場合には、双方の不揮発性メモリにおけるメモリセルは回路構成が同一であることが望ましい。 When sharing the decoder circuit, the memory cells in both the non-volatile memory, it is desirable circuit configuration is the same. メモリセルのピッチが等しくなり、メモリセルを選択する信号線の配線ピッチ等を双方の不揮発性メモリ間で同じにできる。 Pitch of the memory cells is equal, it can be made same wiring pitch and the like of the signal line for selecting a memory cell among both non-volatile memory.

〔2〕本発明に係るICカードは、第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行なうための端子とを合成樹脂に封入して備える。 [2] IC card according to the present invention, the second non-volatile and the first non-volatile memory for erasing stored information in the first data length unit takes place, the erasing of the stored information in the second data length unit takes place comprising a memory, a central processing unit, by sealing the terminal for inputting and outputting external data to the synthetic resin. 前記外部とは暗号化したデータの入出力が行われる。 The input and output of data encryption is performed with the outside. 前記第1の不揮発性メモリは前記データの暗号化に使用する暗号化鍵の格納に使用される。 It said first non-volatile memory is used to store the encryption key used to encrypt the data. 前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用される。 It said second non-volatile memory is used to store programs to be processed the central processing unit. 上記半導体処理装置と同様に、プログラムの書き込み処理を行なう前の記憶情報の消去を効率化でき、CPUの演算処理で利用する暗号鍵等の書き込みにおいては必要な処理単位のデータ長に合わせて記憶情報の消去を行なうことができる。 Similar to the semiconductor processing apparatus, can streamline the erasure of stored information prior to the writing process of the program, in the writing of the encryption key or the like to be used in arithmetic processing of the CPU in accordance with the data length of the necessary processing unit storage it is possible to perform the erasing of information. また、第1の不揮発性メモリにプログラムとデータの双方を格納する場合に比べて、半導体処理装置にオンチップされる不揮発性メモリの小型化を達成でき、その分記憶容量を増やすことが可能になる。 Further, as compared with the case of storing both the program and data to the first nonvolatile memory, can reduce the size of the non-volatile memory that is on-chip semiconductor processing apparatus, the can be increased correspondingly storage capacity Become.

外部と非接触インタフェースを行なう場合には外部とデータの入出力を行なうためのアンテナをICカードに搭載すればよい。 An antenna for performing input and output of external data may be mounted on the IC card in the case of an external non-contact interface.

前記中央処理装置、第1の不揮発性メモリ及び第2の不揮発性メモリは単一の半導体基板に形成してよい。 It said central processing unit, the first non-volatile memory and a second nonvolatile memory may be formed on a single semiconductor substrate. 更には、前記中央処理装置と第1の不揮発性メモリを第1の半導体基板上に形成し、前記第2の不揮発性メモリは第2の半導体基板上に形成してよい。 Furthermore, the central processing unit and the first non-volatile memory is formed on the first semiconductor substrate, the second nonvolatile memory may be formed on the second semiconductor substrate. 前記第1の不揮発性メモリにはデータを格納するためにメモリセルに窒化膜を用いてもよい。 Said first non-volatile memory may be used a nitride layer in the memory cell for storing data. 窒化膜は電荷をトラップする性質を有する絶縁膜であり、導体のフローティングゲートを用いる場合に比べて記憶情報の保持性能に優れる。 Nitride film is an insulating film having a property of trapping charges, excellent retention performance of the storage information in comparison with the case of using a floating gate conductor. 不揮発性メモリのメモリセルにフローティングゲートを用いることは妨げない。 It does not prevent the use of floating gate memory cell of the nonvolatile memory.

〔3〕別の観点による本発明の半導体処理装置は、第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置とを有し、外部とは暗号化したデータの入出力が可能である。 [3] The semiconductor processing apparatus of the present invention according to another aspect, first a first non-volatile memory for erasing stored information in the first data length unit takes place, erasure of stored information in the second data length unit takes place and second nonvolatile memory, and a central processing unit, an external capable of inputting and outputting data encrypted. 前記第1の不揮発性メモリと第2の不揮発性メモリは夫々複数のメモリセルを有する。 It said first nonvolatile memory and a second nonvolatile memory having a respective plurality of memory cells. 夫々のメモリセルはソース領域、ドレイン領域、及び前記ソース領域とドレイン領域の間のチャネル領域を有し、前記チャネル領域上部に絶縁層を介してデータ蓄積性絶縁層と第1ゲートとを有し、前記データ蓄積性絶縁層上部に第2ゲートを有する。 Memory cell source regions of each drain region, and has a channel region between the source region and the drain region, and a and a first gate data storage insulator layer through an insulating layer on the channel region top , a second gate to said data storage insulator layer top. 前記第1の不揮発性メモリと第2の不揮発性メモリはそれぞれ複数の第1ワード線を有し、第1の不揮発性メモリで記憶情報の消去が行われるとき上記第1ワード線に、対応するメモリセルが接続され、第2の不揮発性メモリで記憶情報の消去が行われるとき上記第1ワード線に、対応するメモリセルが接続され、第1の不揮発性メモリにおいて上記第1ワード線に接続されるメモリセルの数は、第2の不揮発性メモリにおいて上記第1ワード線に接続されるメモリセルの数よりも少ない。 Each of the first nonvolatile memory and a second nonvolatile memory has a plurality of first word lines, to the first word line when erasing stored information is performed in the first nonvolatile memory, the corresponding memory cells are connected, to the first word line when erasing stored information is performed in the second nonvolatile memory, the corresponding memory cells are connected, connected to the first word line in the first non-volatile memory the number of memory cells is less than the number of memory cells connected to the first word line in the second non-volatile memory. これによれば、第1不揮発性メモリに対する記憶情報の消去単位のデータ長は第2不揮発性メモリに対する記憶情報の消去単位のデータ長よりも短い。 According to this, the data length of the erase unit of a storage information for the first non-volatile memory is shorter than the data length of the unit of erasing the stored information for the second non-volatile memory. したがって、プログラムの格納とデータの格納に利用する不揮発性メモリを分け、夫々の不揮発性メモリに対して記憶情報の消去を行なうときの単位データ長が別々に規定されるから、プログラムの書き込み処理を行なう前の記憶情報の消去を効率化でき、CPUの演算処理で利用する暗号鍵などの書き込み処理においては必要な処理単位のデータ長に合わせて記憶情報の消去を行なうことができる。 Therefore, divided nonvolatile memory to use for storing the storage data of the program, since the unit data length when erasing stored information to the nonvolatile memory of each is defined separately, the writing process of the program purging for storing information to be able to streamline, it may be performed to erase the stored information in accordance with the data length of the required processing units in the write processing such as encryption key to be used in arithmetic processing of the CPU. 必要な処理単位のデータ長毎にメモリセルを分離するスイッチ素子はプログラム格納用の第2の不揮性メモリには不要である。 Switching element for separating the memory cell for each data length of the required processing units in the second non 揮性 memory for program storage is not required. この点において、プログラムを格納するような大容量を要する第2の不揮性メモリの回路規模の縮小が実現される。 In this respect, reduction of the circuit scale of the second non 揮性 memory requiring a large capacity such as to store the program is realized. 第1の不揮発性メモリにプログラムとデータの双方を格納する場合に比べて、半導体処理装置にオンチップされる不揮発性メモリの小型化を達成でき、その分記憶容量を増やすことが可能になる。 As compared with the case of storing both the program and data to the first nonvolatile memory, can reduce the size of the non-volatile memory that is on-chip semiconductor processing apparatus, it is possible to increase the amount storage capacity. 更に双方の不揮発性メモリのメモリセルにはデータ蓄積性絶縁層を採用するから記憶情報の保持性能に優れ、また、データ蓄積性絶縁層には第1ゲートで制御される電流によるホットエレクトロンの注入で書込みを行なうことも可能になる。 Furthermore the memory cell of a nonvolatile memory both excellent retention performance of stored information from employing the data storage insulator layer, also injected into the data storage insulator layer of hot electrons due to current controlled by the first gate in becomes possible to perform the write.

本発明の具体的な態様として、前記第1ワード線と同数の第2ワード線を有し、前記第1ワード線は夫々のメモリセルの第2ゲートに接続され、前記第2ワード線は夫々のメモリセルの第1ゲートに接続される。 In a specific embodiment of the present invention, the first word line and a second word line of the same number, the first word line is connected to the second gate of the memory cell of each said second word line are each It is connected to the first gate of the memory cell. また、前記第1の不揮発性メモリにおいて、記憶情報の消去が行われるとき、記憶情報の消去対象とする一部のメモリセルの第2ゲートを第1ワード線に接続可能にするスイッチ素子を有する。 Further, in the first nonvolatile memory, when the erasure of stored information is performed, a switch element that can be connected to a second gate of a part of a memory cell to be erased stored information to the first word line . このスイッチ素子が記憶情報消去のデータ長単位にメモリセルを分離するスイッチを実現する。 The switching element realizes a switch for separating the memory cell to the data length unit of storage information erasing. 前記スイッチ素子は不揮発性メモリセルと同一導電型のMOSトランジスタである。 The switching element is an MOS transistor of the same conductivity type and the non-volatile memory cell. 導電型が異なる場合にはウェル領域に前記スイッチ素子を形成しなければならないからチップ占有面積が増大する。 When the conductivity type is different from the area occupied by the chip because it is necessary to form the switching elements in the well region increases.

〔4〕更に別の観点による本発明の半導体処理装置は、第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置と、外部インタフェース回路とを有する。 [4] The semiconductor processing apparatus of the present invention according to still another aspect, the first non-volatile memory for erasing stored information in the first data length unit takes place, erasure of stored information in the second data length unit takes place It has a second nonvolatile memory, a central processing unit and the external interface circuit. 前記第1の不揮発性メモリはデータの格納に使用され、前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、前記第1データ長は前記第2データ長よりも短い。 Said first non-volatile memory is used to store data, the second non-volatile memory is used to store programs to be processed the central processing unit, the first data length than the second data length also short. 上記同様に、プログラムの書き込み処理を行なう前の記憶情報の消去を効率化でき、CPUの演算処理で利用する暗号鍵などの書き込み処理においては必要な処理単位のデータ長に合わせて記憶情報の消去を行なうことができる。 The same manner as described above, can streamline the erasure of stored information prior to the writing process of the program, erase stored information in accordance with the data length of the required processing units in the write processing such as encryption key to be used in arithmetic processing of the CPU it can be carried out. また、第1の不揮発性メモリにプログラムとデータの双方を格納する場合に比べて、半導体処理装置にオンチップされる不揮発性メモリの小型化を達成でき、その分記憶容量を増やすことが可能になる。 Further, as compared with the case of storing both the program and data to the first nonvolatile memory, can reduce the size of the non-volatile memory that is on-chip semiconductor processing apparatus, the can be increased correspondingly storage capacity Become.

本発明の具体的な態様として、前記不揮発性メモリセルは、半導体基板に、ソース領域、ドレイン領域、及び前記ソース領域とドレイン領域に挟まれたチャンネル領域とを有し、前記チャネル領域上には、第1絶縁膜を介して配置されたコントロールゲート電極と、第2絶縁膜及び電荷蓄積性絶縁膜を介して配置され前記コントロールゲート電極と電気的に分離されたメモリゲート電極とを有し、前記コントロールゲート電極のゲート耐圧は前記メモリゲート電極のゲート耐圧よりも低い。 In a specific embodiment of the present invention, the nonvolatile memory cell, the semiconductor substrate, and a source region, a drain region, and a channel region interposed between the source region and the drain region, the channel region is has a control gate electrode arranged over the first insulating film, a second insulating film and the control gate electrode and electrically isolated memory gate electrode disposed via a charge storage insulating film, gate breakdown voltage of the control gate electrode is lower than the gate breakdown voltage of the memory gate electrode. 例えば、前記コントロールゲート電極のゲート耐圧は前記CPUに含まれるMOSトランジスタのゲート耐圧に等しい。 For example, the gate breakdown voltage of the control gate electrode is equal to the gate breakdown voltage of the MOS transistor included in the CPU.

前記コントロールゲート電極を有する選択用のMOSトランジスタ部に対しては、相対的に低い絶縁耐圧故に、比較的低いゲート電圧で比較的大きなGm(相互コンダクタンス)を得ることが容易になり、不揮発性メモリセルからの読み出し電流に対してGmを相対的に大きくする事ができ、読み出し速度の高速化に寄与する。 Wherein for the MOS transistor part for selection with the control gate electrode, a relatively low withstand voltage thus becomes easy to obtain a relatively large Gm (mutual conductance) at a relatively low gate voltage, nonvolatile memory It can be relatively large Gm to the read current from the cell, which contributes to faster reading speeds.

不揮発性メモリセルの前記メモリゲートから見た閾値電圧を比較的高く設定するには、例えばメモリゲート電極に高電圧を印加し、コントロールゲート電極側をオン状態にしてソース線からビット線に電流を流し、コントロールゲート電極側の電荷蓄積領域近傍で発生したエレクトロンを電荷蓄積領域に保持させればよい。 To set relatively high threshold voltage as viewed from the memory gate of the nonvolatile memory cell, for example, a high voltage is applied to the memory gate electrode, a current to the bit line from the source line to the control gate electrode side in the ON state flow, the electrons generated in the charge storage region near the control gate electrode side may be caused to hold the charge storage region. 逆に比較的低い閾値電圧を設定するには、例えば、メモリゲート電極に高電圧を印加し、コントロールゲート電極側をオン状態にしてビット線接続電極及びソース線接続電極を回路の接地電位とし、電荷蓄積領域に保持されているエレクトロンをメモリゲート電極に放出させればよい。 To set a relatively low threshold voltage in reverse, for example, a high voltage is applied to the memory gate electrode, a bit line connection electrode and the source line connected electrode and the control gate electrode side in the ON state to the ground potential of the circuit, the electrons held in the charge storage region it is only necessary to release the memory gate electrode. したがって、不揮発性メモリセルに比較的低い閾値電圧又は比較的高い閾値電圧を設定する動作は、コントロールゲート制御線やビット線に高電圧を印加することなく実現することが可能である。 Therefore, the operation of setting the relatively low threshold voltage or a relatively high threshold voltage to the nonvolatile memory cell can be realized without applying the high voltage to the control gate control lines and bit lines. このことは、コントロールゲート電極側のゲート耐圧が比較的低くてよいことを保証する。 This guarantees that the gate withstand voltage of the control gate electrode side may be relatively low.

本発明の具体的な態様として、第1の不揮発性メモリは第1データ長単位に記憶情報の消去が行なわれたメモリセルに対する情報保持を第1データ長単位に行なう。 In a specific embodiment of the present invention, the first non-volatile memory performs information holding to the memory cell erasure has been performed of the stored information in the first data length unit in the first data length unit. 第2の不揮発性メモリは第2データ長単位に記憶情報の消去が行なわれたメモリセルに対する情報保持を第2データ長よりも短い単位で行なう。 The second non-volatile memory for information held in the memory cell erasure is performed in the storage information in the second data length unit in a unit shorter than the second data length.

〔5〕更に別の観点による本発明のICカードは、第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行うための端子とを合成樹脂に封入して備える。 [5] further IC card of the present invention according to another aspect, first a first non-volatile memory for erasing stored information in the first data length unit takes place, erasure of stored information in the second data length unit takes place and second nonvolatile memory, a central processing unit, by sealing the terminal for inputting and outputting external data to the synthetic resin comprises. 前記第1の不揮発性メモリはデータの格納に使用される。 It said first non-volatile memory is used to store data. 前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用される。 It said second non-volatile memory is used to store programs to be processed the central processing unit. 前記第1データ長は前記第2データ長よりも短い。 Wherein the first data length is shorter than the second data length. 前記外部とデータの入出力を行うための端子と共に、或は前記端子に代えて、外部とデータの入出力を行なうためのアンテナを備えて良い。 With terminals for inputting and outputting of the external data, or in place of the terminal may include an antenna for performing input and output of external data.

不揮発性メモリセルとして前記選択トランジスタ部とメモリセルトランジスタ部から成り選択トランジスタ部の絶縁耐圧がメモリセルトランジスタ部の絶縁耐圧よりも低くされたメモリセル構造を採用してよい。 Withstand voltage of the select transistor portion made from the selected transistor portion and the memory cell transistor portion as a non-volatile memory cell may employ a memory cell structure below the withstand voltage of the memory cell transistor portion.

〔6〕更に別の観点による本発明の半導体処理装置は、前記CPUを省いて第1の不揮発性メモリと第2の不揮発性メモリとを主体に上述同様に構成される。 [6] The semiconductor processing apparatus of the present invention according to still another aspect, above similarly constructed to the first nonvolatile memory and mainly the second nonvolatile memory by omitting the CPU.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in this application is as follows.

すなわち、データ及びプログラムの格納に利用するオンチップ不揮発性メモリの大容量化と小型化を実現できる半導体処理装置、さらにはICカードを提供することができる。 That is, the semiconductor processing apparatus capable of realizing a large capacity of the on-chip nonvolatile memory to use for storing data and programs and compact, yet is able to provide an IC card.

また、データ及びプログラムの格納にオンチップ不揮発性メモリを利用するとき所要の情報に対する情報記憶の信頼性を向上させて小型化を実現できる半導体処理装置、さらにはICカードを提供することができる。 The semiconductor processing system capable of realizing to improve the reliability of the information storage miniaturization for required information when using the on-chip nonvolatile memory to store data and programs, and further to provide an IC card.

《マイクロコンピュータ》 "Microcomputer"
第1図には本発明に係る半導体処理装置の一例としてマイクロコンピュータが例示される。 The first Figure microcomputer is illustrated as an example of a semiconductor processing apparatus according to the present invention. 同図に示されるマイクロコンピュータ1は、特に制限されないが、所謂ICカードマイコンと称されるマイクロコンピュータである。 The microcomputer 1 shown in the drawing is not particularly limited, it is called a microcomputer as a so-called IC card microcomputer. 同図に示されるマイクロコンピュータ1は、単結晶シリコンなどの1個の半導体基板若しくは半導体チップにCMOSなどの半導体集積回路製造技術によって形成される。 The microcomputer 1 shown in the figure, are formed on one semiconductor substrate or semiconductor chip, such as single crystal silicon by a semiconductor integrated circuit manufacturing technique, such as CMOS.

マイクロコンピュータ1は、CPU2、RAM(ランダム・アクセス・メモリ)4、タイマ5、不揮発性メモリモジュール6、コプロセッサ7、クロック生成回路9、システムコントロールロジック11、入出力ポート(I/Oポート)12、データバス13、及びアドレスバス14を有する。 The microcomputer 1, CPU 2, RAM (Random Access Memory) 4, a timer 5, a non-volatile memory module 6, the coprocessor 7, the clock generation circuit 9, the system control logic 11, input and output ports (I / O port) 12 has a data bus 13 and address bus 14,.

前記不揮発性メモリモジュール6はCPU2の動作プログラム及びデータなどを格納するのに利用される。 The nonvolatile memory module 6 is used to store and CPU2 operating programs and data. 前記RAM4はCPU2のワーク領域又はデータの一時記憶領域とされ、例えばSRAM(スタティック・ランダム・アクセス・メモリ)若しくはDRAM(ダイナミック・ランダム・アクセス・メモリ)から成る。 The RAM4 is the CPU2 of the work area or temporary storage area for data, for example, a SRAM (Static Random Access Memory) or a DRAM (Dynamic Random Access Memory). 前記CPU2は、不揮発性メモリモジュール6から命令をフェッチし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチやデータ演算を行う。 The CPU2 fetches instructions from non-volatile memory module 6 decodes the fetched instruction, performs operand fetch and data operation based on the decoded result. コプロセッサ7はRSAや楕円曲線暗号演算における剰余乗算処理などをCPU2に代わって行うプロセッサユニットとされる。 Coprocessor 7 is a processor unit to perform on behalf of such modular multiplication process in the RSA and elliptic curve cryptography operations to CPU 2. I/Oポート12は2ビットの入出力端子I/O1,I/O2を有し、データの入出力と外部割り込み信号の入力に兼用される。 I / O port 12 has an input-output terminal I / O1, I / O2 of 2 bits, is also used to input the data input and output and the external interrupt signal. I/Oポート12はデータバス13に結合され、データバス13には前記CPU2、RAM4、タイマ5、不揮発性メモリモジュール6、及びコプロセッサ7が接続される。 I / O port 12 is coupled to the data bus 13, the CPU 2, RAM 4 to the data bus 13, a timer 5, a non-volatile memory module 6 and a coprocessor 7, are connected. マイクロコンピュータ1においてCPU2がバスマスタモジュールとされ、前記RAM4、タイマ5、不揮発性メモリモジュール6、及びコプロセッサ7に接続されるアドレスバス14にアドレス信号を出力可能にされる。 CPU2 in the microcomputer 1 is set to the bus master module, the RAM 4, the timer 5 is to the address bus 14 connected to the non-volatile memory module 6 and coprocessor 7, it enables the output address signal. システムコントロールロジック11はマイクロコンピュータ1の動作モードの制御及び割り込み制御を行い、更に暗号鍵の生成に利用する乱数発生ロジックを有する。 System control logic 11 performs the control and interrupt control of the operation mode of the microcomputer 1 has a random number generation logic further utilized for the generation of encryption keys. RES/はマイクロコンピュータ1に対するリセット信号である。 RES / is reset signal to the microcomputer 1. マイクロコンピュータ1はリセット信号RES/によってリセット動作が指示されると、内部が初期化され、CPU2は不揮発性メモリモジュール6のプログラムの先頭番地から命令実行を開始する。 When microcomputer 1 reset signal RES / by the reset operation is instructed, the internal is initialized, CPU 2 starts instruction execution from the start address of the program in the nonvolatile memory module 6. クロック生成回路9は外部クロック信号CLKを受けて内部クロック信号CKを生成する。 The clock generation circuit 9 generates an internal clock signal CK receives the external clock signal CLK. マイクロコンピュータ1は内部クロック信号CKに同期動作される。 The microcomputer 1 is operated in synchronization with the internal clock signal CK.

特に制限されないが、前記CPU2は所謂32ビットCPUであり、32ビット(ワード)単位で演算処理が可能にされ、図示はしないが、32ビットの汎用レジスタ、32ビットの算術論理演算器などを有し、前記データバス13は32ビットとされる。 Is not particularly limited, the CPU2 is a so-called 32-bit CPU, is to allow processing of 32-bit (word) unit, although not shown, a 32-bit general-purpose registers, have a like 32-bit arithmetic logic unit and, wherein the data bus 13 is 32 bits. したがって、CPU2の命令セットに含まれるデータ転送命令や、演算命令は、ほとんどが32ビット単位でデータを処理することができる。 Therefore, the instruction and data transfer included in the CPU2 instruction set, the operation instruction may be most to process data in 32-bit units.

前記不揮発性メモリモジュール6は、特に制限されないが、夫々電気的に消去処理及び書込み処理が可能にされるEEPROM21とフラッシュメモリ22とを有する。 The nonvolatile memory module 6 is not particularly limited, with the EEPROM21 and a flash memory 22 which respectively electrically erasing process and writing process is enabled. ここで消去処理とはメモリセルが保持する記憶情報を消去する一つの手法であり、例えばメモリセルの閾値電圧を低くする処理を意味する。 Here erasing processing is one approach for erasing stored information memory cell holds means processing for example lower the threshold voltage of the memory cell. この処理によって実現されるメモリセルの閾値電圧が低い状態を消去状態と称する。 The threshold voltage of the memory cell to be implemented by this processing is referred to as the erase state low. 書き込み処理とはメモリセルに情報を保持させるための一つの手法であり、例えばメモリセルの閾値電圧を高くする処理を意味する。 The writing process is one of techniques for holding the information in the memory cell, it means a process, for example to increase the threshold voltage of the memory cell. この処理によって実現されるメモリセルの閾値電圧が高い状態を書き込み状態と称する。 The threshold voltage of the memory cell to be implemented by this processing is referred to as the write state high. EEPROM21は、第1データ長単位に記憶情報の消去が行なわれる第1の不揮発性メモリの一例であり、例えば8ビット単位で消去処理が可能にされ、書込み処理と読み出しは32ビット単位で可能にされる。 EEPROM21 is an example of a first non-volatile memory for erasing stored information in the first data length unit is performed, for example, the erasing process in units of 8 bits is enabled, writing process and reading can be in 32-bit units It is. フラッシュメモリ22は第2のデータ長単位に記憶情報の消去が行われる第2の不揮発性メモリの一例であり、書込みは1024ビットのようなワード線単位で行われ(ページ書込み)、消去処理は単数又は複数のワード線を単位とするブロック単位で行われ、読み出しは32ビット単位で行われる。 Flash memory 22 is an example of a second non-volatile memory for erasing stored information is performed in the second data length unit, writing is performed in units of word lines, such as 1024 bits (page write), erase processing one or a plurality of word lines is performed in block units of a unit, reading is performed in 32-bit units. EEPROM21は入出力データの暗号化に利用する暗号鍵、個人を特定するために用いられるID情報などの、所定の演算処理単位のデータ等を格納する領域として用いられる。 EEPROM21 is used as an area for storing the encryption key used to encrypt the input data, such as ID information used to identify an individual, the data of the predetermined arithmetic processing unit. ここでは所定の演算処理単位は例えば8ビット(1バイト)である。 Here is the predetermined operation processing unit, for example 8 bits (1 byte). フラッシュメモリ22はCPU2が処理するプログラムの格納に利用される。 Flash memory 22 is used to store programs that CPU2 processes. 例えば、仮想マシン言語プログラム、暗号化プログラム、復号プログラムなどを格納する。 For example, to store the virtual machine language program, an encryption program, and decoding program.

プログラムの格納と暗号鍵等のデータの格納に利用する不揮発性メモリをEEPROM21とフラッシュメモリ22に分け、夫々の不揮発性メモリに対する記憶情報の消去単位のデータ長が別々に規定されるから、プログラムの書き込み処理前に行なう記憶情報の消去を効率化でき、CPU2の演算処理で利用する暗号鍵等の書き込み処理においては必要な演算処理単位のデータ長(例えば8ビット)に合わせて記憶情報の消去を行なうことができる。 Divided nonvolatile memory to use for storing the data storage and the like encryption key programs EEPROM21 and flash memory 22, since the data length of the erase unit of the memory information with respect to the non-volatile memory of each is separately defined, program can streamline the erasure of stored information to be performed before the write process, the erasure of stored information in accordance with the data length of the required processing units in the write processing such as encryption key to be used in arithmetic processing of CPU 2 (e.g., 8 bits) it can be carried out. 8ビット単位のデータ長毎にメモリセルを分離するスイッチ素子はプログラム格納用のフラッシュメモリ22には不要である。 Switching element for separating the memory cell for each data length of 8 bits is the flash memory 22 for storing programs is not necessary. この点において、プログラムを格納するような大容量を要するフラッシュメモリ22の回路規模の縮小が実現される。 In this respect, reduction of the circuit scale of the flash memory 22 requiring a large capacity such as to store the program is realized. EEPROMにプログラムとデータの双方を格納する場合に比べて、マイクロコンピュータにオンチップされる不揮発性メモリモジュール6の小型化を達成でき、その分記憶容量を増やすことが可能になる。 As compared with the case of storing both the program and data to the EEPROM, can reduce the size of the non-volatile memory module 6 is on-chip microcomputer, it is possible to increase the amount storage capacity. 第1図に示されるマイクロコンピュータ1は外部との情報入出力及び動作電源は図示を省略する電極パッド等の外部端子を介して行なう。 The microcomputer 1 shown in Figure 1 is the information input and output and the operating power supply with the outside is performed via the external terminal, such as the electrode pads not shown.

第2図にはマイクロコンピュータ1の別の例が示される。 The second diagram another example of the microcomputer 1 is shown. 同図に示されるマイクロコンピュータ1は、第1図のマイクロコンピュータと外部インタフェース手段が相違される。 The microcomputer 1 shown in the figure, a microcomputer and an external interface means of the first view is different. すなわち第2図のマイクロコンピュータは図示を省略するアンテナに接続可能なアンテナ端子TML1,TML2を有する高周波部15を備える。 That microcomputer of FIG. 2 includes a high-frequency section 15 having an antenna terminal TML1, TML2 connectable to an antenna not shown. 高周波部15は前記アンテナが所定の電波(例えばマイクロ波)を横切ることによって生ずる誘導電流を動作電源として電源電圧Vccを出力し、リセット信号RES及びクロック信号CKを生成し、アンテナから非接触で情報の入出力を行なう。 RF unit 15 outputs a power supply voltage Vcc the induced current generated by the antenna crosses a predetermined radio wave (e.g., microwave) as an operating power supply, generates a reset signal RES and a clock signal CK, noncontact information from antenna carry out the input and output. I/Oポートは外部と入出力すべき情報をRF部15とやり取りする。 I / O port to exchange the information to be output to the external and the RF unit 15.

《不揮発性メモリセル》 "Non-volatile memory cell"
第3図には前記EEPROM21及びフラッシュメモリ22に採用されている不揮発性メモリセルの構造が縦断面によって例示される。 The Figure 3 structure of a nonvolatile memory cell which is adopted in the EEPROM21 and flash memory 22 is illustrated by the longitudinal section. ここでは、特に制限されないが、EEPROM21とフラッシュメモリ22に同じ不揮発性メモリセルを用いる。 Although not particularly limited, use the same non-volatile memory cells in the EEPROM21 and the flash memory 22.

第3図に例示される不揮発性メモリセル(単にメモリセルとも記す)MCは、シリコン基板上に設けたp型ウェル領域25に、情報記憶に用いるMOS型のメモリトランジスタ部26と、前記メモリトランジスタ部26を選択するMOS型の選択トランジスタ部27とを有して成る。 Nonvolatile memory cell illustrated in FIG. 3 (simply referred to as memory cells) MC are the p-type well region 25 provided on a silicon substrate, a memory transistor section 26 of the MOS type to be used for information storage, the memory transistor comprising a selection transistor 27 of the MOS type for selecting the part 26. メモリトランジスタ部26は、ソース線に接続するソース線接続電極としてのn型拡散層(n型不純物領域)30、電荷蓄積性絶縁膜(例えばシリコン窒化膜)31、電荷蓄積性絶縁膜31の上下に配置された絶縁膜(例えば酸化シリコン膜)32,33、及び書込み処理・消去処理時に高電圧を印加するためのメモリゲート電極(例えばn型ポリシリコン層)34を有する。 Memory transistor 26, n-type diffusion layer as a source line connecting electrode connected to a source line (n-type impurity regions) 30, a charge storage insulating film (e.g., silicon nitride film) 31, the upper and lower charge storage insulating film 31 a memory gate electrode (e.g., n-type polysilicon layer) 34 for applying a high voltage disposed an insulating film (e.g., silicon oxide film) at 32, 33, and the writing process and erasing process. 例えば前記絶縁膜32は膜厚5nm、電荷蓄積性絶縁膜31は膜厚10nm(酸化シリコン膜換算)、前記絶縁膜33は膜厚3nmとされる。 For example, the insulating film 32 has a thickness 5 nm, the charge storage insulating film 31 has a thickness 10 nm (silicon oxide film conversion), the insulating film 33 is a film thickness of 3 nm. 前記選択トランジスタ部27は、ビット線に接続するビット線接続電極としてのn型拡散層(n型不純物領域)35、ゲート絶縁膜(例えば酸化シリコン膜)36、コントロールゲート電極(例えばn型ポリシリコン層)37、前記コントロールゲート電極37とメモリゲート電極14を絶縁する絶縁膜(例えば酸化シリコン膜)38を有する。 The selection transistor 27, n-type diffusion layer serving as a bit line connecting electrode connected to a bit line (n type impurity region) 35, a gate insulating film (e.g., silicon oxide film) 36, a control gate electrode (e.g., n-type polysilicon layer) 37, an insulating film (e.g., silicon oxide film) 38 which insulates the control gate electrode 37 and the memory gate electrode 14.

前記メモリトランジスタ部26の電荷蓄積性絶縁膜31とその表裏に配置された絶縁膜32及び絶縁膜33(併せてONO(酸化膜・窒化膜・酸化膜)構造のメモリゲート絶縁膜となる)との膜厚の総和をtm、コントロールゲート電極37のゲート絶縁膜36の膜厚をtc、コントロールゲート電極37と電荷蓄積性絶縁膜31との間の絶縁膜38の膜厚をtiとすると、tc<tm≦tiの関係が実現されている。 A charge storage insulating film 31 of the memory transistor 26 and its front and back surfaces arranged insulating film 32 and the insulating film 33 (along the ONO (oxide-nitride-oxide) structure memory gate insulating film of) When the film total thickness tm, tc the thickness of the gate insulating film 36 of the control gate electrode 37, the thickness of the insulating film 38 between the control gate electrode 37 and the charge storage insulating film 31 and ti, tc <relationship tm ≦ ti is realized. この絶縁膜厚さの関係より、選択トランジスタ部27のゲート絶縁耐圧はメモリトランジスタ部26のゲート絶縁耐圧よりも低くされる。 The relationship of the insulating film thickness, the gate withstand voltage of the select transistor 27 is lower than the gate dielectric breakdown voltage of the memory transistor portion 26.

尚、拡散層35の部分に記載されたドレイン(Drain)の語はデータ読み出し動作において当該拡散層35がトランジスタのドレイン電極として機能し、拡散層30の部分に記載されたソース(Source)の語はデータ読み出し動作において当該拡散層30がトランジスタのソース電極として機能することを意味する。 Incidentally, the term drain (Drain,) described in the portion of the diffusion layer 35 is the diffusion layer 35 functions as the drain electrode of the transistor in the data read operation, the word of the source (Source) that are described in the portion of the diffusion layer 30 the diffusion layer 30 is meant to function as a source electrode of the transistor in the data read operation. 消去処理・書き込み処理ではドレイン電極,ソース電極の機能はドレイン(Drain),ソース(Source)の表記に対して入れ替ることがある。 Drain electrode erase processing and write processing so that the functions of the source electrode may be interchanged with respect to notation of the drain (Drain,), the source (Source).

第4図には前記メモリセルMCの読み出し、書込み処理、消去処理における電圧印加態様が例示される。 Fourth reading of the memory cells MC in the figures, the writing process, voltage application mode in the erasing process is illustrated. ここで示す例は0.18μmプロセスルールで製造したメモリセルに対するものである。 Example shown here is for a memory cell manufactured in 0.18μm process rules.

メモリセルMCのメモリトランジスタ部26に比較的高い閾値電圧を設定する書き込み処理動作では、例えば、メモリゲート電圧VMGに10V、ソース線電圧VSを6Vとし、コントロールゲート電圧VCGに1.5Vを与え、書き込み状態非選択ビット線に1.5V、書き込み状態選択ビット線には1.5Vよりも低い電圧を印加して、一定の電流を流し、書き込み状態選択ビット線の選択トランジスタ部27のオン状態により、拡散層30から拡散層35にチャネル電流を流す。 In the write processing operation for setting a relatively high threshold voltage to the memory transistor 26 in the memory cell MC, and for example, 10V to the memory gate voltage VMG, the source line voltage VS and 6V, gives 1.5V to the control gate voltage VCG, the write state unselected bit lines 1.5V, the write state selection bit line by applying a voltage lower than 1.5V, flowing a constant current, the oN state of the selecting transistor 27 of the write state selection bit line , flow channel current diffusion layer 35 from the diffusion layer 30. このチャネル電流により、コントロールゲート電極37側の電荷蓄積性絶縁膜31近傍でホットエレクトロンが発生し、このホットエレクトロンが電荷蓄積性絶縁膜31に保持される。 This channel current, hot electrons are generated in the charge storage insulating film 31 near the control gate electrode 37 side, the hot electrons are held in the charge storage insulating film 31. ビット線に流す書き込み処理電流を数マイクロ・アンペア〜数十マイクロ・アンペア程度の定電流として書き込み処理を行なう場合、書き込み状態選択ビット線電位に、例えば0.8V程度印加して、チャネル電流を流せばよい。 If writing process writing process current supplied to the bit line as a few micro-amps to several tens micro-amperes of constant current, the write state selecting bit line potential, for example, 0.8V approximately applied, allowed to flow channel current Bayoi. 書き込み処理においては、nチャンネル型のメモリセルにとって、拡散層30がドレインとして機能し、拡散層35がソースとして機能する。 In the writing process, for n-channel type memory cell, the diffusion layer 30 functions as a drain diffusion layer 35 functions as a source. この書き込み処理形式はホットエレクトロンのソースサイドインジェクションとなる。 This write processing format is the source-side injection of hot electrons.

書込み処理について更に詳述する。 It will be described in more detail writing process. 書き込み処理では電荷蓄積性絶縁膜31の直下に位置するチャネルはコントロールゲート電極37附近まで6Vにされ、これに対し、コントロールゲート電極37直下のチャネルは0.8V程度であり、これにより、双方のチャネルの境界部分、すなわち、コントロールゲート電極37側の電荷蓄積性絶縁膜31の直下で急峻な電界(急電界)が形成される。 In the writing process is to 6V to the channel control gate electrode 37 neighborhood located immediately below the charge storage insulating film 31, whereas, the channel just below the control gate electrode 37 is about 0.8 V, thereby, both boundary of the channel, i.e., steep electric field (sudden electric field) just below the charge storage insulating film 31 of the control gate electrode 37 side is formed. この急電界によりホットエレクトロンが生成され、電荷蓄積性絶縁膜31に蓄積される。 By this rapid field hot electrons are generated and stored in the charge storage insulating film 31. コントロールゲート電極37直下のチャネルは0.8V程度であるからコントロールゲート電極37の絶縁膜32は、論理回路などの高耐圧を要しない大多数の論理動作用のMOSトランジスタと同じ又は同程度の薄膜でよい。 Insulating film 32 of the control gate electrode 37 from the channel just below the control gate electrode 37 is about 0.8V, the majority of the same or comparable thin film MOS transistors for logic operation does not require a high breakdown voltage, such as a logic circuit it is.

書き込み処理においてコントロールゲート電極37直下のチャネルが6Vにならないのは、ウェル領域25に形成される前記ビット線接続電極35とソース線接続電極30との間に高濃度不純物領域例えば拡散層が形成されていないからである。 The channel just below the control gate electrode 37 in the writing process is not to 6V, the high concentration impurity region a diffusion layer between the bit line connecting electrode 35 and the source line connecting electrode 30 formed in the well region 25 is formed This is because not. 図示はしないが、記憶保持用のMONOS(メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ)型メモリトランジスタと選択用のMOSトランジスタの直列回路で構成される不揮発性メモリセルの場合には、双方のトランジスタの直列接続ノードが双方に共通の拡散領域(ソース・ドレイン領域)とされる。 Although not shown, in the case of the non-volatile memory cells configured MONOS for storage and retention (Metal Oxide Nitride Oxide Semiconductor) type memory transistors in the series circuit of the MOS transistor for selection, both transistors connection node of the common diffusion region on both (the source-drain region). この双方に共通の拡散領域が介在する場合には、書き込み処理時の高電圧がMONOSに印加されてチャネルが形成されると、MONOS側の高電圧がそのチャネルから前記双方のトランジスタに共通の拡散領域を介して選択MOSトランジスタに印加される。 When the common diffusion region in the both-mediated, the high voltage at the time of writing process channel is applied to the MONOS is formed, the diffusion from the high voltage is the channel of the MONOS side common to the transistors of the both It applied to the selected MOS transistor via the region. これによって選択MOSトランジスタにも高耐圧が要求されることになる。 This also results in a high breakdown voltage is required to select MOS transistor.

メモリセルMCのメモリトランジスタ部26に比較的低い閾値電圧を設定する消去処理では、例えば、メモリゲート電圧VMGに高電圧12Vを印加し、電荷蓄積性絶縁膜31に保持されているエレクトロンをメモリゲート電極34にトンネル放出させる。 In the erasing process of setting a relatively low threshold voltage to the memory transistor 26 in the memory cell MC, for example, a high voltage 12V is applied to the memory gate voltage VMG, the electrons held in the charge storage insulating film 31 memory gate the electrode 34 is tunnel release. このとき、拡散層30を回路の接地電位(0V)とする。 At this time, the diffusion layer 30 and the ground potential of the circuit (0V). このとき、選択トランジスタ部27をオン状態にしてもよい。 At this time, it may be the selection transistor 27 in the ON state.

メモリトランジスタ部26に対する上記書き込み処理・消去処理より明らかなように、コントロールゲート37の電圧VCGとビット線の電圧VDは高電圧であることを要しない。 As apparent from the above write processing and erasing process for the memory transistor 26, the voltage VD of the voltage VCG and a bit line of the control gate 37 is not required to be a high voltage. このことは、選択トランジスタ部37のゲート耐圧が比較的低くてよいことを保証する。 This guarantees that the gate withstand voltage of the select transistor portion 37 may be relatively low.

特に制限されないが、第5図に例示されるように、閾値電圧が低くされた消去状態のメモリトランジスタ部26はデプレション型とされ、閾値電圧が高くされた書き込み状態のメモリトランジスタ部27はエンハンスメント型とされる。 Is not particularly limited, as exemplified in FIG. 5, the memory transistor 26 in the erase state in which the threshold voltage is low is the depletion type, the memory transistor 27 in a write state in which the threshold voltage is higher enhancement It is a type. 第5図の消去状態・書き込み状態において、読み出し動作時におけるメモリゲート電極34は回路の接地電圧(0V)にすればよい。 In the erase state and write the state of FIG. 5, the memory gate electrode 34 during the read operation may be the ground voltage of the circuit (0V). 更に読み出し動作を高速化する場合はメモリゲート電極34に例えば電源電圧(1.5V)を印加してもよい。 Further if the speed of the read operation may be applied to the memory gate electrode 34 for example, the power supply voltage (1.5V). 尚、消去及び書き込みの双方の状態をエンハンスメント型にすることは妨げない。 Incidentally, do not prevent that the enhancement type both states of erasing and writing. この場合には、読み出し動作時におけるメモリゲート電極34は電源電圧を印加する。 In this case, the memory gate electrode 34 during the read operation applies the power supply voltage.

第5図の閾値状態において第3図の不揮発性メモリセルMCに対する読み出し動作では、ソース線電圧VS、メモリゲート電圧VMGを0Vにし、読み出し選択すべきメモリセルのコントロールゲート電圧Vcgを1.5Vの選択レベルにすればよい。 The read operation for the nonvolatile memory cell MC of FIG. 3 in the threshold state of FIG. 5, the source line voltage VS, a memory gate voltage VMG and to 0V, and the control gate voltage Vcg of the memory cell to be read select the 1.5V it may be set to the selected level. ビット線電位VDは1.5Vのプリチャージレベルを初期状態とする。 The bit line potential VD to the precharge level of 1.5V as the initial state. 選択トランジスタ部27がオン状態にされたときメモリトランジスタ部26の閾値電圧状態に従って電流が流れるか否かに応じてビット線に記憶情報が読み出される。 Storing information in the bit line is read in accordance with whether or not a current flows in accordance with the threshold voltage state of the memory transistor 26 when the selecting transistor 27 is turned on. 選択トランジスタ部27はメモリトランジスタ部26よりもゲート絶縁膜厚が薄く、また、ゲート耐圧も小さいから、記憶保持用のMOSトランジスタ部と選択用のMOSトランジスタ部の双方を高耐圧で形成する場合に比べて、選択トランジスタ部27で得られる読み出し電流のGmを比較的に大きくする事ができ、これにより、データ読み出し速度を高速化することができる。 Selection transistor 27 is thin gate insulating film thickness than the memory transistor portion 26, also since the gate breakdown voltage is small, both of the MOS transistor part for selection and MOS transistor part for holding memory when forming a high breakdown voltage compared with, it can increase the Gm of a read current obtained by the selection transistor 27 relatively, thereby, it is possible to speed up the data read speed.

《バイト分割》 "Byte division"
第6図にはフラッシュメモリのようにバイト分割を採用しないときのメモリアレイの様子が消去処理状態を一例に示される。 The Figure 6 how the memory array when not employed bytes divided as flash memory is shown in an example of the erasing process state. メモリセルMCのメモリゲート電極(34)は行単位でメモリゲート制御線MG0,MG1に接続され、メモリセルMCのコントロールゲート電極(37)は行単位でコントロールゲート制御線CG0,CG1に接続される。 Connected to the memory gate control line MG0, MG1 at the memory gate electrode (34) units of rows of the memory cell MC, and is connected to the control gate control lines CG0, CG1 the control gate electrode (37) units of rows of the memory cells MC . 2行分のメモリセルMCのソース線接続電極(30)は共通ソース線SL0に接続され、メモリセルMCのビット線接続電極(35)は列毎に対応するビット線b0〜b3に接続する。 Source line connecting electrode of the two rows the memory cell MC (30) is connected to a common source line SL 0, the bit line connection electrodes of the memory cells MC (35) is connected to the bit line b0~b3 corresponding to each column. このメモリアレイ構成により、メモリセルMCは共通ソース線SL0側にメモリゲート電極(34)、ビット線b0〜b3側にコントロールゲート電極(37)が位置する。 The memory array configuration, the memory gate electrode (34) the memory cell MC to the common source line SL0 side, the control gate electrode (37) on the bit line b0~b3 side is positioned.

消去処理は第6図に示されるようにメモリゲート制御線MG1に高圧(12V)を印加し、ビット線b0〜b3を回路の接地電位(0V)にして、電荷蓄積性絶縁膜(シリコン窒化膜)31中に蓄えられた電子をメモリゲート電極MG1に引き抜く。 Deleting process in the high pressure (12V) is applied to the memory gate control line MG1, the ground potential of the circuit to the bit lines b0 to b3 (0V) as shown in Figure 6, the charge storage insulating film (silicon nitride film ) extract electrons stored in 31 to the memory gate electrode MG1. 消去処理はメモリゲート制御線単位で行なうことができ、第6図ではメモリゲート制御線MG1を共有する一行分のメモリセルが一括消去される。 Deleting process can be performed at the memory gate control line units, in the sixth drawing memory cells of one row that share the memory gate control line MG1 are collectively erased.

書き込み処理は第7図に例示されるように、メモリゲート制御線MG1に高圧(10V)を印加し、選択トランジスタ部(27)を導通(コントロールゲート制御線CG1=選択レベル(1.5V))させたうえで、共通ソース線SL0に高圧(6V)を印加する。 As the write process is illustrated in FIG. 7, a high pressure (10V) is applied to the memory gate control line MG1, conducting selective transistor section (27) (control gate control lines CG1 = selection level (1.5V)) after having allowed to, applying a high voltage (6V) to the common source line SL 0. 書込み状態選択ビット線には選択トランジスタ部の閾電圧バラツキを補償するため、書込み電流源より所定のチャネル電流を流してソース側ホットエレクトロン注入により書き込み状態を達成する。 Because the writing state selection bit line to compensate for the threshold voltage variation of the select transistor portion, to achieve a write state by the source side hot electron injection by applying a predetermined channel current than the write current source. 書き込み状態非選択ビット線には1.5Vを与えて書き込み状態への遷移を抑止する。 The write state unselected bit line to inhibit a transition to the write state giving 1.5V. 図において書き込み電流源はIsとして示される。 Write current source in the figure is shown as Is. このときの共通ソース線に印加する高圧電源による電流供給能力との関係で、一度に書き込み処理を行なうことができるメモリセルの数は往々にして消去単位に比べて小さいことが予想され、その場合には複数回に分けて直列的に書き込み処理を行なう。 In relation to the current supply capability of the high-voltage power supply applied to the common source line at this time, the number of memory cells that can perform write processing is expected to be smaller than the erase unit and often at a time, when the serially writing process a plurality of times to.

前述の通り、書き込み・消去処理の時、メモリセルMCの選択トランジスタ部には高電圧が印加されないので、コントロールゲート電極の酸化膜厚を薄くでき、電流駆動能力を大きくできるので、読み出し動作は高速化される。 As described above, when the write and erase process, the selection transistors of the memory cells MC since the high voltage is not applied, can reduce the oxide film thickness of the control gate electrode, it is possible to increase the current driving capability, a read operation is fast It is of.

第8図にはEEPROMのようにバイト分割を採用したときのメモリアレイの様子が消去処理状態を一例に示される。 The Figure 8 how the memory array when adopting the byte divided as EEPROM is shown in an example of the erasing process state. メモリアレイの基本的な構成が第6図と同じである。 The basic configuration of the memory array is the same as Figure 6. 相違点は、バイト分割のために、バイト毎にメモリセルMCのメモリゲート電極(34)をバイト選択トランジスタTij(i,jは整数)を介してメモリゲート制御線MGiに接続するように構成した点が相違される。 The difference is, for byte divided, the memory gate electrode (34) byte selecting transistor Tij of the memory cells MC for each byte (i, j is an integer) and configured to connect to the memory gate control line MGi via points are the difference. バイト選択トランジスタTijのスイッチ制御信号はメモリセルのバイト列単位のバイト選択制御線BSjにて与えられる。 Switch control signal for the byte select transistor Tij is given in byte select control line BSj of bytes unit of the memory cell. この例ではメモリゲート制御線MGiに印加した正電圧がバイト選択トランジスタTijで電圧降下を生じないように、当該バイト選択トランジスタTijにpチャネル型MOSトランジスタ(pMOSトランジスタ)を採用する。 As a positive voltage applied to the memory gate control line MGi in this example does not produce a voltage drop in the byte select transistor Tij, employing a p-channel type MOS transistor (pMOS transistor) to the byte select transistor Tij. ここでは便宜上2個のメモリセルを1バイト分のメモリセルとしている。 This is for convenience two memory cells equivalent to one byte of the memory cell. ビット線はbj0、bj1として示される。 Bit lines are shown as bj0, bj1.

第8図において消去処理はバイト単位で行われる。 Erasing process in Figure 8 is performed in units of bytes. 例えばバイト選択トランジスタT10で選択される1バイトを消去対象とする。 For example, one byte which is selected by the byte select transistor T10 erased. このとき、選択バイトのバイト選択制御線BS0を0V、非選択バイトのバイト選択制御線BS1を12Vとする。 At this time, the byte select control line BS0 of the selected byte 0V, the byte select control lines BS1 unselected bytes to 12V. 非選択ワードのメモリゲート制御線MG0を0V、選択ワードのメモリゲート制御線MG1を12Vとする。 The memory gate control line MG0 unselected word 0V, the memory gate control line MG1 of the selected word to 12V. これにより、バイト選択トランジスタT10が導通し、選択バイトのメモリセルのメモリゲート電極(34)に消去電圧12Vが印加されて、選択バイトのメモリセルの閾値が下がって、消去状態にされる。 Thus, conductive byte select transistor T10 is erase voltage 12V is applied to the memory gate electrode of the memory cell in the selected byte (34), lowered the threshold of the memory cells of the selected byte are erased state.

第9図には第8図のバイト分割を採用したメモリアレイにおける書き込み処理状態が例示される。 The Figure 9 write processing state in the memory array employing the byte split Figure 8 is exemplified. ここでは便宜上バイト選択トランジスタT10で選択される1バイトを書き込み処理対象として図示してある。 Here is shown one byte to be chosen for convenience in the byte select transistor T10 as the writing processing object. このとき、選択バイトのバイト選択制御線BS0を0Vとし、非選択バイトのバイト選択制御線BS1を10Vとする。 In this case, the byte select control line BS0 of the selected byte and 0V, the byte select control lines BS1 unselected bytes to 10V. 非選択ワードのメモリゲート制御線MG0を0V、選択ワードのメモリゲート制御線MG1を10Vとすると、バイト選択トランジスタT10が導通し、選択バイトのメモリセルのメモリゲート電極(34)に10Vが印加される。 The memory gate control line MG0 unselected word 0V, when the 10V memory gate control line MG1 of the selected word, conducts byte select transistor T10 is, 10V is applied to the memory gate electrode of the memory cell in the selected byte (34) that. 更に非選択ワードのコントロールゲート制御線CG0を0V、選択ワードのコントロールゲート制御線CG1を1.5V、選択ワードのソース線SL0に6Vを印加しておき、書き込み状態選択ビットのビット線b00には電流源Isを接続し、書き込み状態非選択ビットのビット線b01には1.5Vを印加する。 Further 0V to the control gate control lines CG0 unselected word, 1.5V control gate control lines CG1 of the selected word in advance by applying a 6V to the source line SL0 of the selected word, the write state selected bits to the bit line b00 is connect the current source is, the bit line b01 write state unselected bit applies a 1.5V. 非選択バイトのビット線も書き込み状態非選択ビット線と同様に1.5Vを印加する。 Bit line of the unselected byte likewise the write state unselected bit line to apply a 1.5V. これにより、書き込み状態選択ビット(書き込み選択メモリセル)の選択トランジスタ部27が導通して前記定電流源Isによってチャネル電流が流れ、ソース側(ビット線接続電極35側)から電荷蓄積性絶縁膜31にホットキャリアが注入されて、書き込み状態選択メモリセルの閾値が上がって、書込状態にされる。 Thus, the channel current flows by the constant current source Is conducting selection transistor 27 of the write state selection bit (write selected memory cell), the source-side (bit line connecting electrode 35 side) from the charge storage insulating film 31 hot carriers are injected into, up the threshold of the write state the selected memory cell is in the write state.

書き込み処理時に、書き込み状態非選択バイトのソース線接続電極にはソース線SL0より高圧(6V)が印加されるが、メモリセルの蓄積電荷はコントロールゲート電極37側の電荷蓄積性絶縁膜(シリコン窒化膜)31にあるため、ディスターブは抑えられる。 During the writing process, although the source line connecting electrode of the write state unselected byte high (6V) is applied from the source line SL 0, the charge storage insulating film of the accumulated charge of the memory cell control gate electrode 37 side (silicon nitride because of the film) 31, the disturbance is suppressed.

第10図には第8図のバイト分割を採用したメモリアレイにおける読み出し動作状態が例示される。 The Figure 10 read operation state is illustrated in the memory array employing the byte split Figure 8. ここでは便宜上バイト選択トランジスタT10で選択される1バイトを読み出し対象として図示してある。 Here, it illustrated as intended for reading one byte to be conveniently selected by the byte select transistor T10. このとき、読み出し選択バイトのビット線b00、b01を1.5Vにプリチャージしておき、選択ワードのコントロールゲート制御線CG1を1.5Vとして、読み出し選択バイトのメモリセルにおける選択トランジスタ部27を導通させる。 At this time, the read select byte bit line b00, b01 and leave precharged 1.5V, the control gate control line CG1 of the selected word as 1.5V, conducting the selection transistors 27 in the memory cell to be read selected byte make. これによるビット線の電位を図示を省略するセンスアンプで検出する。 The potential of this by the bit line is detected by a sense amplifier not shown.

第8図乃至第10で説明したように、スプリットゲート型のMONOS構造を有する前記メモリセルMCのメモリアレイにおいて、ワード線方向に伸びたメモリゲート電極(34)をバイト選択トランジスタTij(i,jは整数)を介してメモリゲート制御線MGiに接続するように構成し、バイト選択トランジスタTijを介してメモリゲート電極(34)に書き込み高電圧や消去高電圧を印加する。 As described in FIG. 8 to 10, wherein the memory array of the memory cell MC, and byte select memory gate electrode (34) extending in the word line direction transistor Tij (i having the MONOS structure of the split gate type, j It is configured to connect to the memory gate control line MGi through an integer), to apply a high voltage for write and erase high voltage to the memory gate electrode (34) via a byte select transistor Tij. これにより、バイト単位の消去処理及び書き込み処理が可能になる。 This allows erasing process and writing process in bytes. また、書込み処理と消去処理の時、選択バイトのメモリゲート電極(34)のみ書き込み高電圧や消去高電圧が印加されるので、非選択バイトにはディスタ−ブがかからない。 Further, when the erasing process and writing process, since the memory gate electrode (34) only high voltage for write and erase high voltage selection byte is applied, the unselected bytes HONORS - Bed is not applied.

第11図には、第8図で説明したバイト選択トランジスタTijにpMOSトランジスタを用いたメモリアレイにおけるバイト選択トランジスタが配置されたバイト境界部分のデバイス構造平面レイアウトが示され、第12図には第11図のA−A'断面が示される。 The FIG. 11, the device structure planar layout byte boundary portions byte select transistors in the memory array using the pMOS transistor to the byte select transistor Tij described are arranged in FIG. 8 is shown in FIG. 12 first a-a 'cross section of the Figure 11 is shown. バイト選択トランジスタTijは、pMOSトランジスタでありメモリセルとは導電型が異なるので、n型ウェル領域(Nwell)に形成される。 Byte selection transistor Tij is the is the memory cell a pMOS transistor so different conductivity types, is formed on the n-type well region (Nwell). メモリセルはp型ウェル領域(Pwell)に形成され、両方の領域は相互にアイソレーション領域によって電気的に分離されなければならず、n型ウェル領域(Nwell)には比較的大きな面積を必要とする。 The memory cell is formed on the p-type well region (Pwell), both regions must be electrically isolated by the isolation region to each other, the n-type well region (Nwell) requires a relatively large area to.

図13にはバイト選択トランジスタにnチャネル型MOSトランジスタ(nMOSトランジスタ)を採用したときのメモリアレイの様子が消去処理状態を一例に示される。 State of the memory array when employing the n-channel type MOS transistor (nMOS transistor) to the byte select transistor is shown in an example of the erasing process state in FIG. メモリアレイの基本構成は第8図と同様であり、バイト選択トランジスタTijにnMOSトランジスタを採用した点が相違される。 The basic configuration of the memory array is the same as FIG. 8, a point of adopting an nMOS transistor to the byte select transistor Tij is different. 第14図には第13図のバイト分割を採用したメモリアレイにおける書き込み処理状態が例示される。 The Figure 14 write processing state in the memory array employing the byte split Figure 13 is illustrated. 第15図には第13図のバイト分割を採用したメモリアレイにおける読み出し動作状態が例示される。 The Figure 15 read operation state is illustrated in the memory array employing the byte split Fig.13. 第13図乃至第15図において動作対象は例えばバイト選択トランジスタT10で選択される1バイトとされる。 Operation subject is a 1 byte which is selected, for example, byte select transistor T10 in FIG. 13 to FIG. 15.

バイト選択トランジスタTijにnMOSトランジスタを採用した場合、当該トランジスタTijによる電圧降下を補償するために、消去処理及び書き込み処理時の高電圧(昇圧電圧)は高く設定される。 When employing the nMOS transistors byte select transistor Tij, to compensate for the voltage drop due to the transistor Tij, high voltage (boosted voltage) of the erasing process and writing process is set high. 例えば、消去処理時には、第13図に例示されるようにメモリゲート制御線MG1への印加電圧は13Vに高く設定され、これに応じてバイト選択制御線BS0への印加電圧も13Vに高く設定される。 For example, in the erase process, a voltage applied to the memory gate control line MG1 as illustrated in FIG. 13 is set high to 13V, the voltage applied to a byte select control lines BS0 also set high 13V accordingly that. 書き込み処理時には、第14図に例示されるようにメモリゲート制御線MG1への印加電圧は11Vに高く設定され、これに応じてバイト選択制御線BS0への印加電圧も11Vに高く設定される。 During the writing process, the voltage applied to the memory gate control line MG1 as illustrated in FIG. 14 is set high to 11V, the voltage applied to a byte select control lines BS0 is also set high to 11V accordingly. 一方、読み出し動作時には、バイト選択トランジスタTijを導通させてメモリセルのメモリゲート電極に印加する電圧を容易に0Vにすることができる。 On the other hand, during a read operation, a voltage by conducting the byte select transistor Tij applied to the memory gate electrode of the memory cell can be easily 0V. 例えば第15図では選択バイトのバイト選択制御線BS0への印加電圧を1.5Vのような電源電圧にするだけで済む。 For example, in the FIG. 15 requires only a voltage applied to a byte select control lines BS0 of the selected byte only to the power supply voltage, such as 1.5V.

また、第13図のメモリアレイではバイト選択トランジスタTijはnMOSトランジスタであるから、バイト境界領域の部分にNウェル領域を形成する必要がない。 Also, the byte select transistor Tij in the memory array of FIG. 13 is because an nMOS transistor, it is not necessary to form the N-well region in a portion of the byte boundary region. これにより、メモリアレイのサイズを小さくすることが可能になる。 This makes it possible to reduce the size of the memory array.

第16図にはバイト選択トランジスタをソース線側に設けたときのメモリアレイの様子が消去処理状態を一例に示される。 The FIG. 16 state of the memory array when provided the byte select transistor on the source line side is shown in an example of the erasing process state. 上述したバイト分割はバイト毎にメモリゲート電極をメモリゲート制御線から分離する構成であるのに対し、ここではバイト毎にソース線接続電極をソース線から分離可能にする。 While bytes divided as described above is configured to separate the memory gate electrode from the memory gate control line for each byte, here, the separable source line connecting electrode from the source line for each byte. 第16図では、メモリセルのバイト列毎にソース線SLjが設けられ、バイト毎にメモリセルのソース線接続電極(30)と対応するソース線との間にバイト選択トランジスタTijが挿入される。 In the FIG. 16, the source line SLj is provided for each byte column of memory cells, byte select transistor Tij is inserted between the source line and the corresponding source line connecting electrode of the memory cell (30) for each byte. バイト選択トランジスタTijのスイッチ制御信号は行単位のバイト選択制御線BSiにて与えられる。 Switch control signal for the byte select transistor Tij is given in byte select control lines BSi row units.

第16図において消去処理はバイト単位で行われる。 Erasing process in FIG. 16 is performed in units of bytes. 例えばバイト選択トランジスタT10で選択される1バイトを消去対象とする。 For example, one byte which is selected by the byte select transistor T10 erased. このとき、選択ワードのメモリゲート制御線MG1を12V、非選択ワードのメモリゲート制御線MG0を0Vとする。 At this time, the memory gate control line MG1 of the selected word 12V, a memory gate control line MG0 unselected word to 0V. 選択ワードのバイト選択制御線BS1を12Vとしてバイト選択トランジスタT1jを導通させ、非選択ワードのバイト選択制御線BS0を12Vとしてバイト選択トランジスタT0jを非導通させる。 Byte select control lines BS1 of the selected word to conduct the byte select transistor T1j as 12V, the byte select control lines BS0 unselected word is nonconductive byte select transistor T0j as 12V. 選択バイトのソース線SL0及びビット線b0jに回路の接地電圧0Vを印加し、非選択バイトのソース線SL1及びビット線b1jに消去抑止電圧12Vを印加する。 Applying a ground voltage 0V in the circuit to the source line SL0 and the bit line b0j selection byte, applies an erase inhibit voltage 12V to the source line SL1 and the bit line b1j unselected bytes. これにより、選択ワードの選択バイトのメモリセルは、ゲート・基板間に高電圧が印加されて消去状態にされる。 Thus, the memory cell in the selected byte of the selected word, the high voltage is in the erased state is applied between the gate and the substrate. 選択ワード上の非選択メモリセルはゲートと基板間に高電圧がかからず、消去状態にされない。 Unselected memory cells on the selected word high voltage is not applied between the gate and the substrate, not in the erased state.

第17図にはバイト選択トランジスタをソース線側に設けたメモリアレイにおける書き込み処理状態が例示される。 The FIG. 17 write processing state in the memory array in which a byte select transistor on the source line side is exemplified. ここでは便宜上バイト選択トランジスタT10で選択される1バイトを書き込み処理対象として図示してある。 Here is shown one byte to be chosen for convenience in the byte select transistor T10 as the writing processing object. このとき、選択ワードのメモリゲート制御線MG1を10V、非選択ワードのメモリゲート制御線MG0を0Vとする。 At this time, the memory gate control line MG1 of the selected word 10V, a memory gate control line MG0 unselected word and 0V. 選択ワードのバイト選択制御線BS1を10Vとしてバイト選択トランジスタT10を導通させ、非選択バイトのソース線SL1に書込抑止電圧10Vを印加する。 Byte select control lines BS1 of the selected word to conduct the byte select transistor T10 as 10V, applying a write inhibit voltage 10V to the source line SL1 of the unselected bytes. これにより選択ワード上の書き込み状態非選択メモリセルにはゲートと基板間に高電圧が印加されず、ディスターブがかからない。 Thus the write state unselected memory cells on the selected word is not a high voltage is applied between the gate and the substrate, not applied disturbance. 一方、選択バイトのソース線SL0を6Vとすれば選択バイトのメモリセルのソース線接続電極(30)としてのドレインには6Vが印加される。 On the other hand, 6V is applied to the drain of a source line connecting electrode of the source lines SL0 selection byte 6V Tosureba memory cell in the selected byte (30). 選択バイトの書き込み状態非選択メモリセルのビット線b01はコントロールゲート制御線CG1と同電位の1.5Vとし、選択バイトの書き込み状態選択メモリセルのビット線b00には電流源Isを接続することにより、上述と同様にソース側ホットキャリア注入による書き込み状態が達成される。 And bit lines b01 write state unselected memory cell in the selected byte to the control gate control lines CG1 and 1.5V at the same potential, by connecting the current source Is to the bit line b00 write state selected memory cell in the selected byte , the write state according to the source side hot carrier injection in the same manner as described above are achieved.

第18図にはバイト選択トランジスタをソース線側に設けたメモリアレイにおける読み出し動作状態が例示される。 The FIG. 18 the read operation state of the memory array in which a byte select transistor on the source line side is exemplified. 読み出し対象は便宜上バイト選択トランジスタT10で選択される1バイトとして図示されている。 Read target is shown as 1 byte is conveniently selected by the byte select transistor T10. 第18図において選択バイトのコントロールゲート制御線CG1とバイト選択制御線BS1を3Vの選択レベルとし、選択バイトのビット線b00、b01を1.5Vにプリチャージすることにより、選択バイトのメモリセルに対する読み出しを行なうことができる。 By the control gate control lines CG1 and byte select control lines BS1 selection byte in FIG. 18 and 3V is a selected level, to precharge the bit lines b00, b01 of the selected byte 1.5V, the the memory cell of the selected byte it can be read. 但し、読み出し電流経路には、メモリトランジスタ26に対し選択トランジスタ部27とバイト選択トランジスタTijの2個のnチャネルMOS型トランジスタが直列配置されるので、第10図及び第15図の例に比べ、CG1とBS1の選択レベルは3Vの昇圧電圧に成っている点が相違される。 However, the read current path, the two n-channel MOS transistor of the selection transistor 27 and byte select transistor Tij the memory transistor 26 are arranged in series, compared to the example of FIG. 10 and FIG. 15, CG1 and BS1 selection level of the point that is a boosted voltage of 3V is different.

第19図には第16図で説明したバイト選択トランジスタをソース線側に設けたメモリアレイにおけるバイト選択トランジスタが配置されたバイト境界部分のデバイス構造平面レイアウトが示される。 The Figure 19 device structure planar layout byte boundary portions byte select transistors in the memory array in which a byte select transistor described in the source line side is positioned in FIG. 16 is shown. バイト選択トランジスタTijはメモリセルと同じnチャンネル型であるから同じp型ウェル領域に形成できる。 Byte selection transistor Tij can be formed from the same n-channel type memory cell in the same p-type well region.

第20図には全てのメモリセルの共通ソース線側に選択トランジスタを設けたメモリアレイの様子が消去動作状態を一例に示される。 The Figure 20 is state of the memory array in which a selection transistor to the common source line side of all the memory cells shown in an example of the erasing operation condition. 上述したメモリアレイはバイト毎にソース線を分離し、バイト選択トランジスタを付加したが、ここでは、一方に選択トランジスタ部27が接続されたメモリトランジスタ部26の他方にも選択トランジスタ部27aを形成し、3重ゲート構造のメモリセルMCaを採用する。 Memory array described above to isolate the source line for each byte has been added to byte select transistor, here also forms the selection transistor portion 27a to the other memory transistors 26 to select transistor 27 is connected to one , to adopt a memory cell MCa of triple-gate structure. このメモリセルMCaは、特に図示はしないが、第3図の断面構造においてメモリトランジスタ部26を中心に左右対称に拡散領域とコントロールゲート電極を形成し、一方の拡散領域をビット線接続電極、他方の拡散領域をソース線接続電極とすればよい。 The memory cell MCa is, although not shown, a third view of the diffusion region and the control gate electrode is formed symmetrically about the memory transistor 26 in the cross-sectional structure, bit line connecting electrode one diffusion region, while the diffusion region may be a source line connecting electrode. 要するに、メモリゲート電極の両側にコントロールゲート電極が配置される。 In short, it is disposed a control gate electrode on both sides of the memory gate electrode. 第20図においてコントロールゲート制御線CGia(iは整数)はビット線bj0,bj1(jは整数)に接続する選択トランジスタ部のコントロールゲートを制御し、コントロールゲート制御線CGibはソース線SLjに接続する選択トランジスタ部のコントロールゲートを制御する。 (I is an integer) the control gate control line CGia in FIG. 20 is the bit line bj0, bj1 (j is an integer) to control the control gate of the selection transistor portion connected to the control gate control line CGib is connected to a source line SLj controlling the control gates of the select transistor portion. コントロールゲート制御線CG0b,CG1bは第16図のメモリアレイにおけるバイト選択制御線BS0,BS1に相当する。 Control gate control line CG0b, CG1b corresponds to the byte select control lines BS0, BS1 in the memory array of Figure 16. 第20図のメモリアレイにおけるバイト単位の消去処理、第21図に示されるバイト単位の書き込み処理、第22図に示されるバイト単位の読み出し動作は、第16図の消去処理、第17図の書込み処理、第18図の読み出し動作と同じである。 Erasing process in bytes in the memory array of Figure 20, the process of writing bytes shown in FIG. 21, the operation of reading bytes shown in FIG. 22, the erasing process of FIG. 16, the writing of the FIG. 17 process is the same as the read operation of Figure 18.

第23図には第20図で説明したメモリセルの共通ソース線側に選択トランジスタを設けたメモリアレイにおけるデバイス構造平面レイアウトが示される。 The Figure 23 device structure planar layout is shown in the memory array in which a selection transistor to the common source line side of the memory cell described in Figure 20. 選択トランジスタ部27aはメモリセルMCaの一部を構成し、全てのメモリセルMCaに対して規則的に配置される。 Selection transistor section 27a constitutes a part of the memory cell MCa, it is regularly arranged with respect to all the memory cells MCa. 第19図の場合にはバイト選択トランジスタTijを配置するために縦方向及び横方向の双方向でチップ面積を拡大している。 In the case of Figure 19 is an enlarged chip area in the longitudinal direction and the transverse direction of the double to place the byte select transistor Tij. 第23図の場合選択トランジスタ部27aの数は多いが、それはメモリセル配列の中に収まるから、縦方向寸法は大きくなっても横方向寸法は拡大しない。 Although the number of cases selection transistor portion 27a of FIG. 23 is large, it because fit in a memory cell array, the lateral dimension be longitudinal dimension increases are not expanded. この点において、第23図のメモリアレイ構造ではバイト境界領域の面積を第19図の例よりも縮小することができる。 In this regard, the memory array structure of Figure 23 can reduce the area of ​​the byte boundary region than the 19 Figure example.

《不揮発性メモリモジュール》 "Non-volatile memory module"
第24図には前記不揮発性メモリモジュール6のブロック図が例示される。 The FIG. 24 block diagram of the non-volatile memory module 6 is illustrated. 不揮発性メモリモジュール6は、EEPROM21に専用の回路としてEEPROM用メモリアレイ40、ビットデコーダ・ドライバ41、及びワードデコーダ・ドライバ42を有し、また、フラッシュメモリ22に専用の回路としてフラッシュメモリ用メモリアレイ43、ビットデコーダ・ドライバ44、及びワードデコーダ・ドライバ45を有する。 Volatile memory module 6 has EEPROM memory array 40, bit decoder driver 41, and a word decoder driver 42 as a circuit dedicated to EEPROM 21, also a memory array for flash memory as a circuit dedicated to the flash memory 22 43, has a bit decoder driver 44 and the word decoder driver 45,. EEPROM21とフラッシュメモリ22は前述の通り同じスプリットゲート型MONOS構造のメモリセルを用いているから、双方に一部共通化された回路として、電源回路46、書き込み読み出し回路47、及びメモリ制御回路48を備え、周辺回路が一部共通化され、メモリモジュールの小型化、更にはマイクロコンピュータチップの縮小に寄与する。 Since EEPROM21 and the flash memory 22 is used as described above the memory cells of the same split gate type MONOS structure as part common to the circuits in both the power supply circuit 46, the writing reading circuit 47, and memory control circuit 48 provided, the peripheral circuit is partially common, miniaturization of the memory module, further contributes to the reduction of the microcomputer chip.

第25図にはフラッシュメモリ22の一例が示される。 The FIG. 25 One example of a flash memory 22 is shown. メモリアレイ43は第6図で説明した基本構成を備える。 Memory array 43 comprises a basic configuration described in Figure 6. メモリアレイ43は複数個の消去ブロックBLK0〜BLKnに分割され、ブロック単位でソース線SL0〜SLnが設けられる。 Memory array 43 is divided into a plurality of erase blocks BLK0 to BLKn, source line SL0~SLn are provided in blocks. 消去ブロックBLK0〜BLKnのサイズはブロック間で同じであっても全部又は部分的に相違されていてもよい。 The size of the erase block BLK0~BLKn may be the same between the blocks are all or partially different. ビット線b0〜bnは各消去ブロックBLK0〜BLKnに共通化される。 Bit line b0~bn are common to each erase block BLK0 to BLKn. コントロールゲート制御線CG及びメモリゲート制御線MGはワード(ビット線に交差するメモリセル配列方向)単位とされ、例えば消去ブロックBLK0にはコントロールゲート制御線CG0〜CGnとメモリゲート制御線MG0〜MGnが割当てられる。 Control gate control lines CG and the memory gate control line MG is a unit (a memory cell array direction crossing the bit lines) word, for example, the erase block BLK0 control gate control line CG0~CGn and the memory gate control line MG0~MGn assigned.

ビットデコーダ・ドライバ44はアドレス信号をデコードし、そのデコード結果及び動作モードにしたがってビット線の駆動等を行なう。 The bit decoder driver 44 decodes an address signal, and drives the like of the bit line in accordance with the decoded result and the operation mode. ワードデコーダ・ドライバ45はアドレス信号をデコードし、そのデコード結果及び動作モードにしたがってコントロールゲート制御線CG及びメモリゲート制御線MGを駆動する。 Word decoder driver 45 decodes the address signals and drives the control gate control lines CG and the memory gate control line MG in accordance with the decoded result and the operation mode. 消去処理におけるソース線SL0〜SLnの駆動には、特に制限されないが、ワードデコーダ・ドライバ45が兼用される。 The driving source line SL0~SLn in the erase process is not particularly limited, a word decoder driver 45 is also used. 書き込み読み出し回路47は、読み出し動作においてメモリアレイから読み出されたデータを増幅して出力し、書き込み処理において書き込み状態選択ビット線に対して書き込み電流の供給等を行なう。 Writing reading circuit 47, and amplifies and outputs data read from the memory array in a read operation, perform supply of the write current to the write state selecting bit line in the write process.

メモリ制御回路48はアドレス信号、データ、及び制御信号を入力し、制御信号によって消去処理、書き込み処理、又は読み出し動作が指示され、その指示に従って、ビットデコーダ・ドライバ44及びワードデコーダ・ドライバ45に必要なアドレス信号を与えると共に、必要なデコード動作をさせて、コントロールゲート制御線やメモリゲート制御線等を駆動させる。 The memory control circuit 48 inputs the address signal, data, and control signals, the erase processing by the control signal, the write processing, or the read operation is instructed, in accordance with the instructions, required bit decoder driver 44 and the word decoder driver 45 together give an address signal, by the necessary decoding operation, it drives the control gate control lines and the memory gate control lines and the like. 動作に必要な高電圧は電源回路46が電源電圧Vccを昇圧して形成し、これが必要な回路に供給される。 High voltage required for operation to form the power supply circuit 46 boosts the power supply voltage Vcc, which is supplied to the circuitry required. このように制御される消去処理はブロック単位BLK0〜BLKnで行なわれ、消去ブロックはアドレス信号の所定上位ビットを用いたり、或は消去コマンドの消去ブロック指定データを用いて指定される。 Erase process in this manner is controlled is performed in block units BLK0 to BLKn, erase block or using a predetermined upper bits of the address signal, or is specified by using the erase block data erase command. 書き込み処理は、特に制限されないが、4バイト(32ビット)単位のページ書き込みとされる。 Writing process is not particularly limited, is a page write four bytes (32 bits). 書込み処理では書き込み選択ビット線に書き込み電流を供給することが必要であり、電源回路46の電流供給能力が小さい場合を考慮して、1ページの書き込み処理に対して4バイト単位で直列的な書き込み処理を行なう。 In the writing process it is necessary to supply a write current to the write selection bit line, taking into account the case where the current supply capability of the power supply circuit 46 is small, serial write units of 4 bytes for write processing of one page processing carried out. 読み出し動作は、特に制限されないが、データバスサイズとの関係に従って、アドレス信号で指定される32ビット単位で行なわれる。 The read operation is not particularly limited according to the relationship between the data bus size is performed in 32-bit unit specified by the address signal.

第26図にはEEPROM21の一例が示される。 The Figure 26 example of EEPROM21 is shown. メモリアレイ40は第13図で説明した基本構成を備える。 Memory array 40 comprises a basic configuration described in Figure 13. メモリアレイ40は複数個のバイトユニットBYU0〜BYUiに分割され、ユニット単位でソース線SL0〜SLnが設けられる。 Memory array 40 is divided into a plurality of byte units BYU0~BYUi, source line SL0~SLn are provided in units. コントロールゲート制御線CG0〜CGn及びメモリゲート制御線MG0〜MGnはワード(ビット線に交差するメモリセル配列方向)単位とされ、バイトユニットBYU0〜BYUiに共通化される。 Control gate control line CG0~CGn and the memory gate control lines MG0~MGn is a unit (a memory cell array direction crossing the bit line) the word is common to the byte unit BYU0~BYUi. バイトユニットBYU0〜BYUiの夫々は、コントロールゲート制御線CG0〜CGn毎に前記バイト選択トランジスタT00〜Tn0を有し、バイトユニットBYU0〜BYUiに固有のバイト選択制御線BS0〜BSiを有する。 Each byte unit BYU0~BYUi has the byte select transistor T00~Tn0 every control gate control line CG0~CGn, has a unique byte select control lines BS0~BSi byte unit BYU0~BYUi. 更にバイトユニットBYU0〜BYUiは夫々8本のビット線bi0〜bi7を有する。 Further byte unit BYU0~BYUi has bit line bi0~bi7 each eight.

ビットデコーダ・ドライバ41はアドレス信号をデコードし、そのデコード結果及び動作モードにしたがってビット線の駆動等を行なう。 The bit decoder driver 41 decodes an address signal, and drives the like of the bit line in accordance with the decoded result and the operation mode. ワードデコーダ・ドライバ42はアドレス信号をデコードし、そのデコード結果及び動作モードにしたがってコントロールゲート制御線CG0〜CGn及びメモリゲート制御線MG0〜MGnを駆動する。 Word decoder driver 42 decodes the address signals and drives the control gate control line CG0~CGn and the memory gate control lines MG0~MGn accordance with the decoded result and the operation mode. 消去処理におけるソース線SL0〜SLnの駆動には、特に制限されないが、ビットデコーダ・ドライバ41が兼用される。 The driving source line SL0~SLn in the erase process is not particularly limited, bit decoder driver 41 is also used. 書き込み読み出し回路47は、読み出し動作においてメモリアレイ40から読み出されたデータを増幅して出力し、書き込み処理において書き込み状態選択ビット線に対して書き込み電流の供給を行なう。 Writing reading circuit 47 amplifies the data read from the memory array 40 in a read operation is output, for supplying a write current to the write state selecting bit line in the write process.

メモリ制御回路48はアドレス信号、データ、及び制御信号を入力し、制御信号によって消去処理、書き込み処理、又は読み出し動作が指示され、その指示に従って、ビットデコーダ・ドライバ41及びワードデコーダ・ドライバ42に必要なアドレス信号を与えると共に、必要なデコード動作をさせて、コントロールゲート制御線やメモリゲート制御線等を駆動させる。 The memory control circuit 48 inputs the address signal, data, and control signals, the erase processing by the control signal, the write processing, or the read operation is instructed, in accordance with the instructions, required bit decoder driver 41 and the word decoder driver 42 together give an address signal, by the necessary decoding operation, it drives the control gate control lines and the memory gate control lines and the like. 動作に必要な高電圧は電源回路46が電源電圧Vccを昇圧して形成し、これが必要な回路に供給される。 High voltage required for operation to form the power supply circuit 46 boosts the power supply voltage Vcc, which is supplied to the circuitry required. このように制御される消去、書き込み及び読み出し処理は第13図乃至第15図で説明したようにバイト単位で行なわれる。 Thus erased controlled, writing and reading processing is performed in units of bytes as described in FIG. 13 through FIG. 15. また、書き込み処理及び読み出し処理はデータバス幅に合わせて例えば32ビット単位で行なってもよい。 Further, write processing and read processing can be performed in 32-bit units for example in accordance with the data bus width. 書き込み処理及び読み出しはデータバス幅に合わせて32ビット単位で行なわれる。 Writing processing and reading is performed in units of 32 bits in accordance with the data bus width. 4バイト未満のデータ書き込み若しくは書換えのとき、4バイト単位の書込み処理において、書き込み対象以外のデータに対しては書き込み状態非選択のデータを与えて書き込み状態への遷移をマスクすればよい。 4 when the data writing or rewriting of less than bytes, in the writing process of the 4-byte units, may be masked transition to the write state giving data write state unselected for data other than written.

第27図には前記書き込み読み出し回路27の一例が示される。 The Figure 27 example of the writing and reading circuit 27 is shown. ここでは、読出し時に必要なセンスアンプをビット線毎に配置せず、CPU等との上位インタフェースがバイト単位又は複数バイト(n×バイト)単位アクセスであるのが一般であるから、回路規模縮小の観点より、それに合わせて、読み出しに必要なセンスアンプ及び書き込みに必要な定電流源回路をn×バイトで配置される。 Here, without providing the sense amplifier required at the time of reading for each bit line, because in the range of the upper interface byte or multibyte (n × bytes) access to the CPU or the like is generally of the circuit downsizing in view, in accordance therewith, it is disposed a constant current source circuit required for the sense amplifier and write necessary read in n × bytes. 第27図ではn=4の32ビットを一例とする。 In the FIG. 27 is an example of the 32-bit n = 4. 即ち、ここではフラッシュメモリ22のビット線はb0_0〜b31_63とされ、64本単位で32グループに分けられ、ビット線選択信号Sbit0〜Sbit31により各グループからスイッチSWf0〜SWf31で1本ずつ合計32本のビット線が選択可能にされる。 That is, where the bit lines of the flash memory 22 is a B0_0~b31_63, divided into 32 groups with 64 units, from each group by the bit line selection signal Sbit0~Sbit31 of one by a total of 32 switches SWf0~SWf31 bit line can be selected. EEPROM21のビット線はb0_0〜b31_31とされ、第26図で説明したバイトユニットBYU0〜BYUiと同様の構成を有するバイトユニットBYU毎に8本のビット線が順次割当てられ、4個のバイトユニットBYUを一単位とするブロックを単位にメモリアレイの全体が32ブロックに分けられ、ブロック選択信号Sblk0〜Sblk31によりブロック単位で32本のビット線がスイッチSWe0〜SWe31にて選択される。 Bit line EEPROM21 is a B0_0~b31_31, 8 bit lines per byte unit BYU is sequentially assigned with the same configuration as byte unit BYU0~BYUi described in FIG. 26, four-byte units BYU divided across the 32 blocks of the memory array block units as a unit, 32 bit lines in blocks is selected by the switch SWe0~SWe31 by the block selection signal Sblk0~Sblk31.

スイッチSWe0〜SWe31を介して選択されたEEPROM21側の32本のビット線は、選択トランジスタMes0〜Mes31を介して対応するセンスアンプ及び書き込み電流源SA・WC0〜SA・WC31に接続される。 32 bit lines of EEPROM21 side selected via the switch SWe0~SWe31 is connected to the sense amplifier and the write current source SA · WC0~SA · WC31 corresponding through the selection transistor Mes0~Mes31. 同様に、前記スイッチSWf0〜SWf31を介して選択されたフラッシュメモリ22側の32本のビット線は、選択トランジスタMfs0〜Mfs31を介して対応するセンスアンプ及び書き込み電流源SA・WC0〜SA・WC31に接続される。 Similarly, 32 bit lines of the flash memory 22 side, which is selected through the switch SWf0~SWf31 is the sense amplifier and the write current source SA · WC0~SA · WC31 corresponding through the selection transistor Mfs0~Mfs31 It is connected. 選択トランジスタMes0〜Mes31はEEPROM選択信号Seepによりスイッチ制御され、選択トランジスタMfs0〜Mfs31はフラッシュメモリ選択信号Sflsによりスイッチ制御される。 Selection transistor Mes0~Mes31 is switched controlled by EEPROM selection signal Seep, selection transistor Mfs0~Mfs31 is switched controlled by the flash memory selection signal Sfls.

前記ビット線選択信号Sbit0〜Sbit31、前記ブロック選択信号Sblk0〜Sblk31は前記ビットデコーダ・ドライバ44、41がアドレス信号をデコードして生成する。 It said bit line selection signal Sbit0~Sbit31, the block selection signal Sblk0~Sblk31 is the bit decoder driver 44,41 is generated by decoding the address signal. フラッシュメモリ選択信号Sfls及びEEPROM選択信号Seepはメモリ制御部48がアクセスアドレス信号と動作モードに従って生成する。 Flash memory selection signal Sfls and EEPROM selection signal Seep memory control unit 48 is generated according to the access address signal and the operating mode. 第27図の例では、フラッシュメモリ22に書き込み処理又は読み出し動作が指示されたときフラッシュメモリ選択信号Sflsが選択レベルにされ、EEPROM21に書き込み処理又は読み出し動作が指示されたときEEPROM選択信号Seepが選択レベルにされる。 In the example of Figure 27, a flash memory selection signal Sfls when the write process or the read operation is instructed to the flash memory 22 is in the select level, EEPROM selection signal Seep is selected when the write process or the read operation is instructed to EEPROM21 It is on the level.

第28図にはセンスアンプ及び書き込み電流源SA・WC0の一例が示される。 The FIG. 28 example of the sense amplifier and the write current source SA · WC0 is shown. この例では、センスアンプSAはpチャンネル型MOSトランジスタMp1,Mp2と、nチャンネル型MOSトランジスタMn1,Mn2から成るスタティックラッチを主体に、pチャンネル型MOSトランジスタMp3,Mp4とnチャネル型MOSトランジスタMn3から構成される。 In this example, the sense amplifier SA is a p-channel type MOS transistors Mp1, Mp2, mainly a static latch comprised of n-channel MOS transistors Mn1, Mn2, from p-channel type MOS transistor Mp3, Mp4 and the n-channel MOS transistor Mn3 constructed. 読み出し動作の開始前にプリチャージMOSトランジスタMp4によってセンスアンプSAの入出力ノードが電源電圧Vccにプリチャージされる。 Output nodes of the sense amplifier SA are precharged to power supply voltage Vcc by a precharge MOS transistor Mp4 before the start of the read operation. その後、MOSトランジスタMp3,Mn3がオン状態にされてセンスアンプSAが増幅動作可能にされる。 Thereafter, MOS transistors Mp3, Mn3 is set to the ON state sense amplifier SA is enabled amplification. 書き込み電流源WCは、センスアンプSAの入出力ノードと回路の接地端子との間にnチャンネル型の定電流源MOSトランジスタMn4とnチャネル型のゲートMOSトランジスタMn5が直列接続されて構成される。 Write current source WC, a gate MOS transistor Mn5 of the constant current source MOS transistor Mn4 and n-channel type n-channel is formed are connected in series between the ground terminal of the input and output nodes of the circuit of the sense amplifier SA. 定電流源MOSトランジスタMn4のゲートには定電流を決定するためのバイアス電圧が印加される。 The gate of the constant current source MOS transistor Mn4 bias voltage for determining the constant current is applied. ゲートMOSトランジスタMn5はラッチ回路(LAT)50のラッチデータに基づいてスイッチ制御される。 Gate MOS transistor Mn5 is switched controlled on the basis of the latch data of the latch circuits (LAT) 50. ラッチ回路はラッチクロックとラッチイネーブル信号によってラッチ動作が制御される。 Latch circuit latch operation is controlled by the latch clock and the latch enable signal. ラッチ回路50は書き込み処理においてメモリ制御部48から供給される書き込みデータをラッチする。 The latch circuit 50 latches the write data supplied from the memory control unit 48 in the writing process. ラッチした書込みデータの論理値“1”は、書き込み処理において書き込み状態を選択し、書込みデータの論理値“0”は、書き込み処理において書き込み状態を非選択とする。 The logical value of the write data latched "1", and selects the write state in the writing process, the logical value of the write data "0", the unselected write state in the writing process.

第28図の構成は選択MOSトランジスタMfs0とMes0との結合ノードにセンスアンプSAと書き込み定電流源WCが共通接続されているから、フラッシュメモリ22とEEPROM21の何れか一方が読み出し動作を行なっているとき、他方では消去処理をそれに並列して行なうことができても、書き込み処理を並列化することはできない。 Since construction of Figure 28 is selected MOS transistor Mfs0 the sense amplifier SA and write a constant current source coupled node between Mes0 WC are commonly connected, one of the flash memory 22 and EEPROM21 is performing a read operation time, even on the other hand it can be performed in parallel thereto the erase process, it is not possible to parallelize the write process. 尚、図示はしないが、その他のセンスアンプ及び書き込み電流源SA・WC1〜SA・WC31も同様に構成される。 Although not shown, similarly constructed other sense amplifier and the write current source SA · WC1~SA · WC31.

第29図にはセンスアンプ及び書き込み電流源SA・WC0の別の例が示される。 The FIG. 29 Another example of the sense amplifier and the write current source SA · WC0 is shown. この例は、フラッシュメモリ22のビット線とEEPROM21のビット線の夫々に別々に前記書き込み電流源WCを配置した構成が第28図と相違される。 This example configuration arranged separately the write current source WC in people each bit line of the bit line and EEPROM21 flash memory 22 is different from FIG. 28. ラッチ回路50に対する書き込みデータのラッチ入力は選択MOSトランジスタMfs0、Mes0を経由せず双方の結合ノードに直接接続される。 Latch input of the write data to the latch circuit 50 is directly connected to the junction node of both without going through the selection MOS transistor Mfs0, Mes0.

第29図の構成により、フラッシュメモリ22とEEPROM21の何れか一方が読み出し動作を行なっているとき、他方では書き込み処理を並列に行なうことができる。 The configuration of Figure 29, when one of the flash memory 22 and EEPROM21 is performing a read operation, on the other hand can perform write processing in parallel. 更に、フラッシュメモリ22とEEPROM21は並列的に書き込み処理を行なうことができる。 Furthermore, a flash memory 22 EEPROM 21 can perform parallel writing process. フラッシュメモリ22とEEPROM21が並列的に消去処理を行なうことができること、また、読み出し処理と消去処理を並列に行なうことができることは、第28図の場合と変わりない。 It can be a flash memory 22 and EEPROM21 performs parallel erasure process, also, it is possible to perform erasure processing and read processing in parallel, not the same as the case of FIG. 28.

第30図乃至第32図には第29図の回路構成を採用したときのフラッシュメモリ22とEEPROM21の並列アクセス処理フローが示される。 The FIG. 30 through FIG. 32 parallel access processing flow of the flash memory 22 and EEPROM21 the case of employing the circuit arrangement of Figure 29 is shown. この時のフラッシュメモリ22とEEPROM21の主なアクセス仕様は例えば第33図に示されるものとする。 A flash memory 22 when the main access specification of EEPROM21 shall be shown in FIG. 33 for example.

第30図はフラッシュメモリ22とEEPROM21の並列書き込み処理フローを示す。 FIG. 30 shows a parallel write process flow of flash memory 22 and EEPROM 21. 選択MOSトランジスタMfs0〜Mfs31、Mes0〜Mes31を共にオフ状態とし(S1)、フラッシュメモリ22に対する32ビットの書き込みデータをメモリ制御回路48からフラッシュメモリ22側のラッチ回路50にセットする(S2)。 Select MOS transistor Mfs0~Mfs31, and both turned off the Mes0~Mes31 (S1), the 32-bit write data to the flash memory 22 and sets the memory control circuit 48 to the latch circuit 50 of the flash memory 22 side (S2). 同様に、EEPROM21に対する32ビットの書き込みデータをメモリ制御回路48からEEPROM21側のラッチ回路50にセットする(S3)。 Similarly, to set a 32-bit write data to EEPROM21 the latch circuit 50 from the memory control circuit 48 of the EEPROM21 side (S3). フラッシュメモリ22とEEPROM21に対する書き込み処理方式は前述の通りホットエレクトロン方式であり、双方のメモリ21,22にホットエレクトロンを発生させるための書き込み処理高電圧を印加すると共に、フラッシュメモリ22とEEPROM21にセットされた書き込みデータにしたがって、書き込み状態選択ビットには定電流バイアスを印加する(S4)。 Write processing method for the flash memory 22 and EEPROM21 are as defined above hot electron method, to apply a write process high voltage for generating hot electrons in both the memories 21 and 22, is set in the flash memory 22 and EEPROM21 in accordance with the write data, the write state selected bits to apply a constant current bias (S4). この書き込み処理の電圧印加状態を例えば10μs(マイクロ秒)維持する(S5)。 A voltage application state of the writing process for example 10 [mu] s (microseconds) maintaining (S5). 10μsの時間は製造プロセス等で変動するので、そのプロセスに応じた必要な時間を設定してよい。 Since 10μs time varies with the manufacturing process or the like, it may be set the required time corresponding to the process. その後、書き込み処理の電圧印加を解除し(S6)、書き込み処理が残っていればステップS2に戻って処理を継続する。 Then, to release the voltage application of the writing process (S6), and continues the process returns to step S2 any remaining write processing.

このように、フラッシュメモリ22とEEPROM21に対して並列書き込み処理を行なうことにより、夫々別々に処理を行なう場合に比べて、処理時間を大凡半分に短縮することができる。 Thus, by performing the parallel writing process on the flash memory 22 and EEPROM 21, as compared with the case of performing each treated separately, it is possible to shorten the processing time in half roughly.

第31図はフラッシュメモリ22とEEPROM21の並列的な書き込み処理及び読み出し動作のフローを示す。 FIG. 31 shows a flow of a parallel write processing and read operation of the flash memory 22 and EEPROM 21. 選択MOSトランジスタMfs0〜Mfs31、Mes0〜Mes31を共にオフ状態とし(S11)、フラッシュメモリ22又はEEPROM21の一方を書き込み処理対象とし、32ビットの書き込みデータをメモリ制御回路48から書き込み処理対象側のラッチ回路50にセットする(S12)。 Select MOS transistor Mfs0~Mfs31, and both turned off the Mes0~Mes31 (S11), one was a writing process target of the flash memory 22 or EEPROM 21, the 32 bits of the write data from the memory control circuit 48 writes processed latch circuit is set to 50 (S12). フラッシュメモリ22とEEPROM21に対する書き込み処理方式は前述の通りホットエレクトロン方式であり、書き込み処理対象にホットエレクトロンを発生させるための書き込み処理高電圧を印加すると共に、セットされた書き込みデータにしたがって、書き込み状態選択ビットには定電流バイアスを印加する(S13)。 Write processing method for the flash memory 22 and EEPROM21 are as defined above hot electron method, to apply a write process high voltage for generating hot electrons in the writing process target in accordance with the set write data, write state selection the bit applies a constant current bias (S13). この書き込み処理の電圧印加状態を例えば10μs維持する(S14)。 A voltage application state of the writing process to maintain for example 10 [mu] s (S14). この間に、他方の読み出し対象に対しては選択MOSトランジスタをオン状態として(S15)、読み出し動作を行なう(S16)。 During this time, the selection MOS transistor is turned on to the to the other to be read (S15), performs a read operation (S16). その後、書き込み処理の電圧印加を解除し(S17)、書き込み処理が残っていればステップS11に戻って処理を継続する。 Then, to release the voltage application of the writing process (S17), and continues the process returns to the step S11 if the remaining write processing.

第31図の並列処理によれば、例えばフラッシュメモリ22にアプリケーションプログラム等がある場合には、EEPROM21が書き込み処理を実行中に、アプリケーションプログラム等をCPU2に実行させることができ、ソフトウェア処理速度もしくはプログラム実行処理速度の高速化に寄与することができる。 According to the parallel processing of Figure 31, if there is an application program such as, for example, in the flash memory 22 during the execution of the EEPROM21 writing process, it is possible to execute an application program such as the CPU 2, the software processing speed or program it can contribute to faster execution speed.

第32図はフラッシュメモリ22とEEPROM21の並列的な消去処理及び読み出し動作のフローを示す。 Figure 32 shows the flow of a parallel erasure processing and read operation of the flash memory 22 and EEPROM 21. 選択MOSトランジスタMfs0〜Mfs31、Mes0〜Mes31を共にオフ状態とし(S21)、フラッシュメモリ22又はEEPROM21の何れか一方を消去処理対象とし、消去処理対象に消去処理に必要な高電圧を印加する(S22)。 Select MOS transistor Mfs0~Mfs31, and both turned off the Mes0~Mes31 (S21), and either erase processed one of the flash memory 22 or EEPROM 21, to apply a high voltage required for erasure processing to the erase processing target (S22 ). この消去処理の電圧印加状態は、フラッシュメモリ22の場合には100ms(ミリ秒)、EEPROM21の場合には1ms維持する(S23)。 The voltage application state of the erase process, 100 ms in the case of the flash memory 22 (ms), to 1ms maintained in the case of EEPROM 21 (S23). この間に、他方の読み出し対象に対しては選択MOSトランジスタをオン状態として(S24)、読み出し動作を行なう(S25)。 During this time, the selection MOS transistor is turned on to the to the other to be read (S24), performs a read operation (S25). その後、消去処理の電圧印加を解除し(S26)、書き込み処理が残っていればステップS21に戻って処理を継続する。 Then, to release the voltage application erasure process (S26), and continues the process returns to step S21 if the remaining write processing.

第32図の並列処理によれば、EEPROM21に通常の消去処理を実行させている1msの間、フラッシュメモリ22に対して読み出し動作を行うことができる。 According to the parallel processing of the 32 view, while the 1ms who runs the normal deletion process in EEPROM 21, a read operation can be performed to the flash memory 22. 同様に、フラッシュメモリ22に通常の消去処理を実行させている100msの間、EEPROM21に対して読み出し動作を行うことができる。 Similarly, during the 100ms who runs the normal erase operation in the flash memory 22, a read operation can be performed with respect to EEPROM 21. 例えばフラッシュメモリ22にアプリケーションソフトウェアが格納されている場合に、EEPROM21が消去処理を実行中に、CPU2にそのアプリケーションソフトウェアを実行させることができ、ソフトウェアの実行処理速度の高速化を図ることができる。 For example, when the flash memory 22 the application software is stored, during the EEPROM21 erase process, it is possible to execute the application software to CPU 2, it is possible to increase the speed of execution speed of the software.

尚、消去処理時間もプロセス等で変動するのでその影響を考慮して消去処理時間を設定することになる。 Incidentally, the setting the erasing processing time in view of its influence since also vary process such erasure processing time. また、特に図示はしないが、並列消去処理、消去処理と書き込み処理の並列化についても容易に行なうことが可能である。 Further, although not shown, it is possible to carry out easily also parallelization of parallel erase process, the erase and write operations.

第34図には前記書き込み読み出し回路27の別の例が示される。 The FIG. 34 Another example of the writing and reading circuit 27 is shown. 第27図ではスタティックラッチをシングルエンドで利用してセンスアンプSAを構成したが、第34図ではセンスアンプ及び書き込み電流源SA・WC0〜SA・WC31に含まれるセンスアンプSAを差動型とする。 In the FIG. 27 has been constituting the sense amplifier SA using the static latch in a single-ended, and differential sense amplifier SA included in the sense amplifier and the write current source SA · WC0~SA · WC31 in FIG. 34 . 第34図ではオープン・ビット線アーキテクチャ(Open-bit-line architecture)を使用する。 In the FIG. 34 uses an open bit line architecture (Open-bit-line architecture). したがって、フラッシュメモリ22を読み出し動作させるとき、センスアンプにおける基準となるビット線電位(参照電位)はEEPROM21のビット線を利用する。 Therefore, when operating the read flash memory 22, the bit line potential (reference potential) as a reference in the sense amplifier utilizes a bit line of the EEPROM 21. 逆に、EEPROM21を読み出し動作させるとき、センスアンプにおける基準となるビット線電位(参照電位)はフラッシュメモリ22のビット線を利用する。 Conversely, when operating reads EEPROM 21, the bit line potential (reference potential) as a reference in the sense amplifier utilizes a bit line of the flash memory 22. 前記基準ビット線電位若しくは参照電位はビット線プリチャージ動作などを利用して設定することができる。 The reference bit line potential or the reference potential can be set by using, for example, the bit line precharge operation.

この方式は、差動型センスアンプを使用することにより、第27図のシングルエンド型センスアンプの構成よりも読み出し動作速度の高速化が期待できる。 This method, by using a differential sense amplifier, the single-ended sense amplifiers read operation speed faster than configuration of Figure 27 can be expected. 但し、基準となるビット線電位を、読み出し対象メモリ以外のメモリのビット線から設定するため、双方のメモリ21,22のビット線容量と抵抗が同等になるようにレイアウトする必要がある。 However, the bit line potential to be a reference, to set the bit lines of the memory other than the read target memory, it is necessary to lay so that the resistance between the bit line capacity of both memories 21 and 22 is equal. また、読み出し動作を行なう場合、フラッシュメモリ22及びEEPROM21共にビット線を使用する為、片方が読み出し動作を行なっている間、もう一方で消去処理や書き込み処理を並列的に行なうことはできない。 Further, when performing a read operation, to use the flash memory 22 and EEPROM21 both bit lines, while one is performing a read operation can not be performed erasing process and writing process at the other end in parallel.

第35図には前記書き込み読み出し回路27の更に別の例が示される。 The Figure 35 yet another example of the writing and reading circuit 27 is shown. ここでは差動型センスアンプを使用した折返しビット線アーキテクチャ(folded-bit-line architecture)を採用する。 Here employing folded bit line architecture using a differential sense amplifier (folded-bit-line architecture). この構成において基準電位(参照電位)を与える基準ビット線は、同じメモリ内のビット線(同種のメモリビット線)を使用するようになっている。 The reference bit line for providing a reference potential (reference potential) in the configuration is adapted to use the bit lines in the same memory (memory bit lines of the same type). 要するに、フラッシュメモリ22では64本毎のビット線のブロック毎に、下位32本のグループを一方の差動入出力、上位32本のグループを他方の差動入出力に割当てている。 In short, for each block of the bit lines of the flash in the memory 22 for each 64, one differential input and output groups of the lower 32, it is assigned a group of upper 32 to the other differential input and output. EEPROM21ではビット線b0_0〜b31_31の夫々を相補信号に変換してセンスアンプの差動入出力端子に接続可能にしている。 EEPROM21 In converts people each bit line b0_0~b31_31 complementary signals are to be connected to the differential output terminals of the sense amplifier. 相補信号への変換は、特に制限されないが、スイッチSWによる選択動作と併せて行なう。 Conversion to the complementary signal is not particularly limited, performed in conjunction with selective operation by the switch SW.

第35図の構成により、第34図のオープン・ビット線アーキテクチャでの不都合を解消することができる。 The configuration of Figure 35, it is possible to eliminate a disadvantage in the open bit line architecture of FIG. 34. すなわち、同種のメモリ(読み出し対象メモリ)から基準ビット線電位を設定するので、フラッシュメモリ22とEEPROM21でビット線容量及び抵抗が違ってもよく、この点においてモジュールのレイアウトを気にする必要がなくなる。 That is, since sets the reference bit line potential from the same type of memory (read target memory) may differ in the bit line capacitance and resistance flash memory 22 and EEPROM 21, there is no need to worry about the layout of the module at this point . また、読み出し動作時においても読み出し対象メモリのビット線しか使用しないので、読み出し動作に並行して消去処理や書き込み処理を行なうことも可能になる。 Further, since only uses the bit line to be read memory even during the read operation, it becomes possible to perform the erasing process and writing process in parallel with the read operation.

第36図には第35図の前記折り返しビット線構造のフラッシュメモリ22におけるメモリセルの選択手法の一例が示される。 The Figure 36 example of a method of selecting a memory cell in the flash memory 22 of the folded bit line structure of Figure 35 is shown. ここでは主・副ビット線構造が採用され、副ビット線SBIT1,SBIT2は選択MOSトランジスタM1,M2によって選択的に主ビット線MBITに接続可能にされる。 Here is employed the main-sub bit line structure, the sub-bit line SBIT1, SBIT2 is connectable selectively to the main bit lines MBIT by selection MOS transistors M1, M2. 選択MOSトランジスタM1,M2は副ビット線選択信号SBSの非反転及び反転信号にて選択される。 Select MOS transistors M1, M2 is selected in the non-inverted and inverted signals of the sub-bit line selection signal SBS. 特に、副ビット線選択信号SBSの非反転信号及び反転信号の信号配線は途中で交差され、スイッチSW0〜SW31までの主ビット線の選択MOSトランジスタM1,M2に対するスイッチ状態と、スイッチSW0〜SW31までの主ビット線の選択MOSトランジスタM1,M2に対するスイッチ状態とは逆にされる。 In particular, the signal lines of the non-inverted signal and an inverted signal of the sub-bit line selection signal SBS is crossed in the middle, and the switch state for the selected MOS transistors M1, M2 of the main bit line to switch SW0~SW31, until the switch SW0~SW31 It is contrary to the switch state for the selected MOS transistors M1, M2 of the main bit lines. これにより、センスアンプSAで差動増幅を行なうとき、選択ブロックにおける副ビット線選択と参照ブロック(基準ブロック)における副ビット線選択とを行なうことができる。 Accordingly, when performing the differential amplification by the sense amplifier SA, it is possible to perform the sub-bit line selection in the sub-bit line selection and the reference block (reference block) in the selected block.

第37図には不揮発性メモリモジュールの別の例が示される。 The Figure 37 Another example of a non-volatile memory module is shown. 同図に示される不揮発性メモリモジュール6は、フラッシュメモリ22とEEPROM21との間の共通化回路を、ワードデコーダ・ドライバ50、メモリ制御部48、電源部46とする。 Volatile memory module 6 shown in the figure, the common circuitry between the flash memory 22 and EEPROM 21, the word decoder driver 50, the memory controller 48, and power supply unit 46. 51,52はEEPROM21とフラッシュメモリ22用に夫々個別化された書き込み読み出し回路である。 51 and 52 is a write and read circuit are respectively individualized for EEPROM21 and flash memory 22. このようにワードデコーダ・ドライバ50を共通化した場合、書き込み読み出し回路51,52を個別化して、EEPROM21とフラッシュメモリ22の夫々に固有のセンスアンプを採用することができる。 Thus if you common word decoder driver 50, the write and read circuits 51 and 52 individualized, it is possible to adopt a unique sense amplifiers to each of the EEPROM21 and flash memory 22. したがって、フラッシュメモリ22とEEPROM21で読出し速度を変えることが可能となり、例えばソフトウェアをフラッシュメモリ22に格納した場合など、フラッシュメモリ22用のセンスアンプを高速用として、ソフトウェア処理を高速化することが可能となる。 Therefore, it becomes possible to change the reading speed in the flash memory 22 and EEPROM 21, for example, when storing the software in the flash memory 22, a sense amplifier for a flash memory 22 for high-speed, can speed up software processing to become.

《メモリモジュールの利用形態》 "Using the form of a memory module"
前記不揮発性メモリモジュール6の利用形態について説明する。 It explained use mode of the non-volatile memory module 6. EEPROM21には暗号鍵、ユーザの個人情報などのように長期にデータ保持の必要な小サイズのデータを格納する領域に使用するのに好適である。 The EEPROM21 is suitable for use in area for storing data of the small size required for long term data retention, such as encryption keys, user's personal information. フラッシュメモリ22には大容量かつ高速書き込みが必要なプログラムなどの情報を格納するのに好適である。 The flash memory 22 is suitable for storage of information such as large capacity and high-speed writing is required program. EEPREOM21とフラッシュメモリ22の双方に用いるメモリセルは同一プロセスのものを用いるのがよい。 Memory cells for use in both the EEPREOM21 and flash memory 22 is preferably used those same processes. 共通プロセスを使用するため、マスク枚数を低減可能になるからである。 To use a common process, because becomes possible to reduce the number of masks. 電源回路46、ワードデコーダ・ドライバ50、書き込み読み出し回路47等を共通化することで、モジュール面積が低減される。 Power supply circuit 46, a word decoder driver 50, by common writing reading circuit 47, etc., the module area can be reduced. またバスインターフェイスを共通化することで、チップ設計を容易化することができる。 In addition, by sharing the bus interface, it is possible to facilitate the chip design.

ICカード用マイクロコンピュータに代表されるように、CPU搭載のSOC(システム・オン・チップ)に不揮発性メモリモジュール6を実装した場合、フラッシュメモリ22とEEPROM21とで記憶する情報の用途を区別する。 As represented by the IC microcomputer card when implementing non-volatile memory module 6 to the CPU mounted in the SOC (system on chip), to distinguish the use of information stored in the flash memory 22 EEPROM 21 and. 例えばフラッシュメモリ22には、大容量という特徴を活かして仮想マシン言語によるプログラムを格納する用途等に利用する。 For example the flash memory 22 is utilized in applications which stores a program by the virtual machine language by utilizing a characteristic of large volume. またEEPROM21は、データ保持の高信頼性という特徴を活かして、認証用データ、個人情報などを格納する用途に利用する。 The EEPROM21 is taking advantage of the feature that reliability of data retention, is used in applications to store authentication data, and personal information.

第38図にはCPU2のアドレス空間におけるEEPROM21とフラッシュメモリ22のマッピング例が示される。 The FIG. 38 example of mapping EEPROM21 and flash memory 22 in the CPU2 of the address space is shown. フラッシュメモリ22はアドレスエリアE1(例えば256KB(キロバイト))にマッピングされ、EEPROM21はそれとは異なるアドレスエリアE2(例えば64KB)にマッピングされる。 Flash memory 22 is mapped into the address area E1 (e.g. 256KB (kilobytes)), EEPROM 21 is mapped to a different address area E2 (e.g. 64KB) from that. この例では、アドレスエリアE1,E2のアドレス信号の下位16ビットは共通化されている。 In this example, the lower 16 bits of the address signal of the address areas E1, E2 are common.

第39図にはCPU2による消去方法の第1の例が示される。 The FIG. 39 a first example of the erasing method according to CPU2 is shown. ここでは、CPU2が消去専用コマンドを発行する。 Here, CPU2 issues the erase only command. 消去処理の指示はコマンドコードで与える。 Indication of the erasure process is given by the command code. 消去対象領域、例えばフラッシュメモリの消去対象ページ、或はEEPROMにおける消去対象バイト等はコマンドオペランドとして指定する。 Erased area, e.g. erased page of the flash memory, or erased bytes etc. in EEPROM is specified as a command operand. 例えば消去対象アドレスを指定する場合、例えば1ページがh'000000からh'00FFFFの64KBであるとすると、このページを消去する際に指定するアドレスは、ページの先頭アドレス(h'000000)あるいは指定ページ内の任意アドレス(h'000000〜h'00FFFF)の何れかを指定する。 For example, to specify the erased address, for example, one page is to be 64KB of h'00FFFF from H'000000, address specified at the time of erasing the page start address of the page (H'000000) or designated to specify either of any address within the page (h'000000~h'00FFFF). 誤動作防止を優先するのであれば、先頭アドレスによる指定方法を採用する。 If the lockout is for priority, to adopt a specified method according to the first address. ユーザの利便性を優先するのであれば指定ページ内の任意アドレスによる指定方法を採用する。 Employing the specified method according to any address within the designated page as long as priority is given to convenience of the user.

第40図にはCPU2による消去方法の第2の例が示される。 The FIG. 40 a second embodiment of the erasing method according to CPU2 is shown. ここではCPU2の命令セットに含まれるブロック転送命令を利用する。 Here utilize block transfer instructions contained in CPU2 instruction set. 要するに、消去状態に応ずる論理値のデータを用いてフラッシュメモリ22或はEEPROM21に書き込み処理を指示する。 In short, and it instructs the writing process in the flash memory 22 or the EEPROM21 using the data of the logical values ​​of meeting the erased state. 転送先アドレスが消去対象アドレスとなる。 The destination address is erased address. ブロック転送の際、RAM4から消去状態に応ずる論理値のデータが読み出されて転送される。 During block transfer, the data of the logical values ​​of meeting the erased state from RAM4 is transferred read and. この場合、メモリセルへのデータの書き込み処理に先立って、当該転送先アドレスのメモリセルの消去動作を自動的に行うようにする。 In this case, prior to the data writing process to the memory cell, to automatically perform the erase operation of the memory cell of the destination address. それにより、メモリセルに格納されているデータは消去され、新たに書き込むべきデータは消去状態に応ずる論理値のデータであるため、結果的には消去状態からメモリセルへの書き込みは行われず、メモリセルの消去が行われる。 Thereby, data stored in the memory cell is erased, because the new data to be written is the data of the logical values ​​of meeting the erased state, resulting not performed writing to the memory cell from the erased state, the memory erasure of the cell is carried out.

第41図にはCPU2による消去方法の第3の例が示される。 The FIG. 41 a third example of the erasing method according to CPU2 is shown. ここでは、制御レジスタを介してフラッシュメモリ22及びEEPROM21に対する消去対象アドレスを指示する。 Here, instructing the erased address to the flash memory 22 and EEPROM21 via a control register. 前記制御レジスタはCPU2のアドレス空間にマッピングされ、例えば前記メモリ制御部48に内蔵されている。 The control registers are mapped to CPU2 address space, for example is incorporated in the memory controller 48. CPU2はMOV命令のようなデータライト命令を用いて前記制御レジスタに消去対象のページを指定する。 CPU2 specifies the page to be erased in the control register using the data write instruction such as the MOV instruction. 消去動作はCPU2が消去状態に応ずるデータの書き込みを指示するMOV命令を発行することにより指示する。 Erase operation is indicated by issuing a MOV instruction instructing writing of data CPU2 is Ozuru erased state.

第42図にはCPU2による書き込み方法の第1の例が示される。 The FIG. 42 a first example of the writing method according to CPU2 is shown. CPU2の命令セットに含まれるブロック転送命令を用いて書込み処理を指示する。 And it instructs the write process using the block transfer instructions contained in CPU2 instruction set. ブロック転送の転送元に書込み用データが格納されているアドレスを指定し、転送先にフラッシュメモリ(FLASH)22又はEEPROM21のアドレスを指定する。 Specifies the address of write data in the transfer source block transfer is stored, designating the address of the flash memory (FLASH) 22 or EEPROM21 the destination. ブロック転送の先頭に書き込み処理コマンドを配置する。 Placing a write processing command to the beginning of the block transfer. フラッシュメモリ22又はEEPROM21はブロック転送命令による転送終了を受けて、転送された書き込み処理コマンドと書き込みデータを用いて書込み処理を開始する。 Flash memory 22 or EEPROM21 receives the transfer completion by the block transfer instructions to start the writing process using the transferred write processing command and write data. 動作は書込み処理だけでなく、書き込み処理の前に書き込み処理領域に対する消去処理を行なうようにしてもよい。 Operation is not only the writing process, it may be performed erasing process for the write processing area before the write process. この場合、該当ページの消去を行った後に、ブロック転送で指定された領域に対してのみ書込みを行う。 In this case, after the erasure of the page and writes only to the area specified in the block transfer.

第43図にはCPU2による書き込み方法の第2の例が示される。 The FIG. 43 a second example of the writing method according to CPU2 is shown. ここでは、フラッシュメモリ22又はEEPROM21のメモリ制御部48が保有する制御レジスタを介して書込み動作を行う。 Here, the write operation via the control register memory controller 48 of the flash memory 22 or EEPROM21's. CPU2は事前にフラッシュメモリ22やEEPROM21に対してデータライト命令やブロック転送命令などを用いて書込みデータをライトする[1]。 CPU2 will write the write data by using a data write command and block transfer command to the flash memory 22 and EEPROM21 pre [1]. このときのライトはメモリマットに書込むのではなく、1ページ分のフリップフロップやラッチ等のバッファに書き込みデータを一時的に記憶する処理とされる。 Light at this time instead of writing to the memory mats, are processed for temporarily storing write data in a buffer, such as flip-flops or latches in one page. 次にフラッシュメモリ22又はEEPROM21の制御レジスタに書込み処理用のコードをライトすることで[2]、フラッシュメモリ22又はEEPROM21に対する書込み処理[3]が開始される。 Then [2] by writing the code for writing process to the control register of the flash memory 22 or EEPROM 21, write processing to the flash memory 22 or EEPROM 21 [3] is started.

第44図にはCPU2による書き込み方法の第3の例が示される。 The FIG. 44 a third example of the writing method according to CPU2 is shown. ここでは、CPU2がフラッシュメモリ22をターゲットとしてMOV命令等を発行して書込み処理を行う。 Here, a write processing by issuing MOV instruction like CPU2 is a flash memory 22 as a target. この場合、RAM等の揮発性メモリと同様のアクセス方式で、ライトするデータサイズと同じだけ書込み処理を行う。 In this case, the same access method and a volatile memory such as a RAM, the same only writing process and the data size to be written. CPU2からフラッシュメモリ22又はEEPROM21へのデータライトが行われるたびに、フラッシュメモリ22又はEEPROM21において書込み動作が開始される。 Each time a data write from CPU2 to the flash memory 22 or EEPROM 21 is performed, the write operation is started in the flash memory 22 or EEPROM 21. この書き込み方法を実現するにはそれをサポートするインタフェース機能をメモリ制御部48が持たなければならない。 Memory control unit 48 an interface function to support it in order to realize this writing method must have.

《ICカード》 "IC card"
第45図には接触インタフェース形式のICカード60Aの外観が例示される。 The FIG. 45 appearance of an IC card 60A in the contact interface format is exemplified. 合成樹脂から成るカード基板61には、特に制限されないが、電極パターンによって形成された端子62が表面に露出され、前記マイクロコンピュータ1が埋め込まれている。 The card substrate 61 made of synthetic resin is not particularly limited, terminal 62 formed by an electrode pattern is exposed on the surface, the microcomputer 1 is embedded. マイクロコンピュータ1は第1図に例示した構成を備える。 The microcomputer 1 having the configuration illustrated in Figure 1. 前記電極パターンにはマイクロコンピュータ1の対応する外部端子が結合される。 Corresponding external terminals of the microcomputer 1 is coupled to the said electrode pattern.

第46図には非接触インタフェース形式のICカード60Bの外観が例示される。 The FIG. 46 appearance of an IC card 60B of the non-contact interface format is exemplified. 合成樹脂から成るカード基板60には、特に制限されないが、アンテナ63と前記マイクロコンピュータ1が埋め込まれている。 The card substrate 60 made of synthetic resin is not particularly limited, the antenna 63 microcomputer 1 is embedded. マイクロコンピュータ1は第2図に例示した構成を備え、アンテナ端子TML1,TML2に前記アンテナ63が結合される。 The microcomputer 1 has a configuration illustrated in Figure 2, the antenna 63 is coupled to the antenna terminal TML1, TML2.

例えば前記ICカード60A,60Bを電子マネーシステムで利用するとき、前記EEPROM21には金額データやパスワードなどが暗号化されて格納され、電子マネーを利用するときパスワードや金額情報が復号され、復号された情報を用いて正当な利用か否かが判定され、必要な金額が銀行に送金され、或いは別のICカードに所要の金額が転送される。 For example when utilizing the IC card 60A, and 60B in the electronic money system, such as money data or passwords in the EEPROM21 is stored encrypted password and amount information is decrypted when using electronic money, the decoded is determined legitimate or use or not using the information, the required amount has been remitted to the bank, or to another of the IC card is required amount of money to be transferred. そのような暗号化・復号処理、ホストインタフェース機能、EEPROM21に対する書き換え処理等を制御するプログラムは、フラッシュメモリ22に格納されている。 Such encryption and decryption process, the host interface function, a program for controlling the rewrite processing and the like for the EEPROM21 is stored in the flash memory 22. バージョンアップなど、必要に応じてフラッシュメモリ22のプログラムは書換えられたりする。 Such as the version up, or program is rewritten in the flash memory 22, if necessary.

また、前記ICカード60A,60Bが携帯電話機に装着されて使用されるとき、前記EEPROM21には使用者の電話番号、ID番号、課金情報等が暗号化されて格納され、電話を利用するときそれら情報が復号され、復号された情報を用いて正当な利用か否かが判定され、使用度数に応じて課金情報が更新され、再度暗号化される。 Further, the IC card 60A, when the 60B is used by being mounted on the mobile phone, the EEPROM21 telephone number of the user to, ID number, billing information, etc. are stored encrypted, they when using a telephone information is decoded, whether legitimate use or using information decoded is determined, the billing information according to the use frequency is updated and encrypted again. そのような処理プログラムはフラッシュメモリ22に格納される。 Such program is stored in the flash memory 22.

上記マイクロコンピュータ1を搭載したICカードによれば、大容量不揮発性メモリとしてフラッシュメモリ22をユーザに公開した製品とすることができる。 According to the IC card with the microcomputer 1 may be a product that published the flash memory 22 to the user as a large-capacity nonvolatile memory. あわせてEEPROM21も搭載しているため、データ保持に対する高信頼性も実現することができる。 Since the EEPROM21 be mounted together, it can be realized highly reliable for data retention.

以上説明したマイクロコンピュータ1及びICカード60A,60Bによれば、フラッシュメモリ22を利用することで大容量データに対応できる。 The above-described microcomputer 1 and the IC card 60A, according to 60B, can cope with a large-capacity data by using flash memory 22. EEPROM21を利用することでライトデータの信頼性が向上する。 The reliability of the write data by utilizing the EEPROM21 is improved. 大規模なアプリケーション/データにも対応できる。 Also in large-scale applications / data it can cope. 例えば、指紋や網膜形状などを利用する生体認証など、大規模データを格納・処理する必要のあるアプリケーションにも応用可能となる。 For example, such biometric authentication utilizing fingerprints and retinal shape, it becomes applicable to those applications requiring that store and process large data. フラッシュメモリ22とEEPROM21で構成回路を共有可できるため、メモリモジュール6の面積が縮小できる。 Can be shared friendly configuration circuit in the flash memory 22 and EEPROM 21, it can be reduced the area of ​​the memory module 6. 不揮発性メモリセルをフラッシュメモリ22とEEPROM21の間で共通化することにより、製造プロセスで用いるマスク枚数を低減することができる。 By sharing between the non-volatile memory cells of the flash memory 22 and EEPROM 21, it is possible to reduce the number of masks used in the production process. 不揮発性メモリセルをフラッシュメモリ22とEEPROM21の間で共通化することにより、双方のメモリアレイにおけるメモリセルのピッチが等しく成り、メモリセルを選択する信号の配線ピッチ等を双方のメモリ21,22で共通化できる。 By sharing between the non-volatile memory cells of the flash memory 22 and EEPROM 21, the pitch of the memory cells in both the memory array is made equal, the wiring pitch and the like of a signal for selecting a memory cell in both the memories 21 and 22 It can be shared. これにより、双方のメモリ21,22でワードドライバなどを共通化したりするのが容易になる。 This facilitates to or shared and word driver in both memories 21 and 22.

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 Although the present inventors has been made by the specifically described based on the embodiments, the present invention is not limited thereto but can naturally be modified in various manners without departing from the gist thereof.

例えば、不揮発性メモリセルはセパレートゲートのMONOS型に限定されず、フローティングゲートを用いるメモリであってもよい。 For example, non-volatile memory cell is not limited to the MONOS type separate gate, it may be a memory using a floating gate.

本発明のマイクロコンピュータはICカード用にSOCとして搭載するのだけでなく、ICカードのリーダ・ライタ側に、フラッシュメモリとEEPROMを混載したメモリモジュールを設置しておき、リーダ・ライタ経由でICカード用のマイクロコンピュータに接続する構成も可能である。 The microcomputer of the present invention is not only for mounting a SOC for IC card, the reader-writer of the IC card in advance by installing a memory module with embedded flash memory and EEPROM, IC card via the reader-writer configured to be connected to the microcomputer of use it is also possible. 要するに、フラッシュメモリとEEPROMを混載したメモリモジュールを外付けとして、マクロコンピュータにアクセス可能にしてもよい。 In short, the memory module embedded with flash memory and EEPROM as an external, may be accessible to macro computer.

フラッシュメモリとEEPROMを混載したメモリモジュールをシングルチップとし、それとは別チップのCPU或はメモリコントローラを接続して使用することも可能である。 The memory module embedded with flash memory and EEPROM to a single chip, it is also possible to use by connecting different chips CPU or memory controller of it. マイクロコンピュータは不揮発性メモリだけでなく、マスクROMも混載することは妨げられない。 The microcomputer is not only non-volatile memory, mask ROM also does not prevent be mixed.

また、CPUとフラッシュメモリを一つのチップに形成し、EEPROMを別のチップに形成して、ICカードに適用してもよい。 Also, to form the CPU and the flash memory on a single chip, to form an EEPROM on another chip, it may be applied to an IC card.

また、不揮発性メモリは2値で情報記憶を行なうものに限定されず、1個のメモリセルに4値などの多値で情報記憶を行なうものであってもよい。 The nonvolatile memory is not limited to storing information in binary, it may be one that performs multi-value in information storage, such as four values ​​in one memory cell. また、電荷蓄積性絶縁膜は窒化膜に限定されず、電荷トラップ性粒子を分散させた絶縁膜であってもよい。 Further, the charge storage insulating film is not limited to the nitride film may be an insulating film formed by dispersing a charge trapping particles. 更に第1データ長はバイトに限定されず、ワード(32ビット)、或はロングワード(64ビット)などであってもよい。 Furthermore, the first data length is not limited to the byte, word (32 bits), or longword may be (64-bit) or the like. 第2データ長も1024ビットに限定されない。 Second data length is not limited to 1024 bits.

第1図は本発明に係る半導体処理装置の一例であるマイクロコンピュータのブロック図である。 FIG. 1 is a block diagram of a microcomputer as an example of a semiconductor processing apparatus according to the present invention. 第2図はマイクロコンピュータの別の例を示すブロック図である。 Figure 2 is a block diagram showing another example of the microcomputer. 第3図はEEPROM及びフラッシュメモリに採用されている不揮発性メモリセルの構造を例示する縦断面図である。 Figure 3 is a longitudinal sectional view illustrating the structure of a nonvolatile memory cell which is adopted in the EEPROM and flash memory. 第4図はメモリセルの読み出し、書込み処理、消去処理における電圧印加態様を例示する説明図である。 4 is an explanatory diagram illustrating reading of a memory cell, the write process, a voltage application mode in the erasing process. 第5図はメモリセルの閾値電圧特性を例示する説明図である。 5 is an explanatory diagram illustrating a threshold voltage characteristic of the memory cell. 第6図はフラッシュメモリのようにバイト分割を採用しないときのメモリアレイの様子を消去処理状態を一例に示す回路図である。 FIG. 6 is a circuit diagram showing an example of the erasing processing state how the memory array when not employed bytes divided as flash memory. 第7図は第6図のメモリアレイにおける書き込み処理状態を例示する回路図である。 FIG. 7 is a circuit diagram illustrating a write processing state in the memory array of Figure 6. 第8図はEEPROMのようにバイト分割を採用したときのメモリアレイの様子を消去処理状態を一例に示す回路図である。 FIG. 8 is a circuit diagram showing an example of the erasing processing state how the memory array when adopting the byte divided as EEPROM. 第9図は第8図のメモリアレイにおける書き込み処理状態を例示する回路図である。 Figure 9 is a circuit diagram illustrating a write processing state in the memory array of Figure 8. 第10図は第8図のメモリアレイにおける読み出し動作状態を例示する回路図である。 FIG. 10 is a circuit diagram illustrating a read operation state in the memory array of Figure 8. 第11図は第8図で説明したバイト選択トランジスタTijにpMOSトランジスタを用いたメモリアレイにおけるバイト選択トランジスタが配置されたバイト境界部分のデバイス構造平面レイアウト図である。 FIG. 11 is a device structure plan layout view of the byte select transistor Tij in the byte select transistor is disposed in the memory array using the pMOS transistor bytes boundary parts described in Figure 8. 第12図は第11図のA−A'断面図である。 FIG. 12 is an A-A 'sectional view of Figure 11. 図13はバイト選択トランジスタにnMOSトランジスタを採用したときのメモリアレイの様子が消去処理状態を一例に示される回路図である。 Figure 13 is a circuit diagram how the memory array when employing the nMOS transistors byte select transistor is shown in an example of the erasing process state. 第14図は第13図のメモリアレイにおける書き込み処理状態を例示する回路図である。 Figure 14 is a circuit diagram illustrating a write processing state in the memory array of FIG. 13. 第15図は第13図のメモリアレイにおける読み出し動作状態を例示する回路図である。 FIG. 15 is a circuit diagram illustrating a read operation state in the memory array of FIG. 13. 第16図はバイト選択トランジスタをソース線側に設けたときのメモリアレイの様子を消去処理状態を一例に示す回路図である。 FIG. 16 is a circuit diagram showing an example of the erasing processing state how the memory array when provided the byte select transistor on the source line side. 第17図は第16図のメモリアレイにおける書き込み処理状態を例示する回路図である。 FIG. 17 is a circuit diagram illustrating a write processing state in the memory array of Figure 16. 第18図は第16図のメモリアレイにおける読み出し動作状態を例示する回路図である。 FIG. 18 is a circuit diagram illustrating a read operation state in the memory array of Figure 16. 第19図は第16図のメモリアレイにおけるバイト選択トランジスタが配置されたバイト境界部分のデバイス構造平面レイアウト図である。 FIG. 19 is a device structure plan layout view of the byte select transistor is disposed byte boundary in the memory array of Figure 16. 第20図は全てのメモリセルの共通ソース線側に選択トランジスタを設けたメモリアレイの様子を消去動作状態を一例に示す回路図である。 FIG. 20 is a circuit diagram showing an example of the erasing operation state how the memory array in which a selection transistor to the common source line side of all the memory cells. 第21図は第20図のメモリアレイにおけるバイト単位の書き込み処理状態を例示する回路図である。 FIG. 21 is a circuit diagram illustrating a write processing state of bytes in the memory array of Figure 20. 第22図は第20図のメモリアレイにおけるバイト単位の読み出し動作状態を例示する回路図である。 Figure 22 is a circuit diagram illustrating the read operation state of bytes in the memory array of Figure 20. 第23図は第20図のメモリアレイにおけるデバイス構造平面レイアウト図である。 FIG. 23 is a device structure plan layout view of the memory array of Figure 20. 第24図は不揮発性メモリモジュールのブロック図である。 FIG. 24 is a block diagram of a nonvolatile memory module. 第25図はフラッシュメモリを例示するブロック図である。 FIG. 25 is a block diagram illustrating a flash memory. 第26図はEEPROMを例示するブロック図である。 FIG. 26 is a block diagram illustrating the EEPROM. 第27図は書き込み読み出し回路を例示するブロック図である。 FIG. 27 is a block diagram illustrating the writing and reading circuit. 第28図はセンスアンプ及び書き込み電流源の一例を示す回路図である。 Figure 28 is a circuit diagram showing one example of the sense amplifier and the write current source. 第29図はセンスアンプ及び書き込み電流源の別の例を示す回路図である。 FIG. 29 is a circuit diagram showing another example of the sense amplifier and the write current source. 第30図はフラッシュメモリとEEPROMの並列書き込み処理を示すフローチャートである。 FIG. 30 is a flow chart showing the parallel write process of the flash memory and EEPROM. 第31図はフラッシュメモリとEEPROMの並列的な書き込み処理及び読み出し動作を示すフローチャートである。 FIG. 31 is a flow chart showing the parallel write processing and read operation of the flash memory and EEPROM. 第32図はフラッシュメモリとEEPROMの並列的な消去処理及び読み出し動作示すフローチャートである。 Figure 32 is a flow chart showing parallel erase processing and read operation of the flash memory and EEPROM. 第33図は第30図乃至第32図のフローチャートの処理に係るフラッシュメモリとEEPROMの主なアクセス仕様を例示する説明図である。 33 is an explanatory view illustrating a main access specification of the flash memory and EEPROM according to the process of the flowchart of FIG. 30 to 32 FIG. 第34図は書き込み読み出し回路の別の例を示す回路図である。 FIG. 34 is a circuit diagram showing another example of the writing and reading circuits. 第35図は書き込み読み出し回路の更に別の例を示す回路図である。 FIG. 35 is a circuit diagram showing still another example of the writing and reading circuits. 第36図は第35図の折り返しビット線構造のフラッシュメモリにおけるメモリセルの選択手法の一例を示す回路図である。 Figure 36 is a circuit diagram showing an example of a method of selecting a memory cell in the flash memory of the folded bit line structure of Figure 35. 第37図は不揮発性メモリモジュールの別の例を示すブロック図である。 Figure 37 is a block diagram showing another example of a non-volatile memory module. 第38図はCPUのアドレス空間におけるEEPROMとフラッシュメモリのマッピングを例示する説明図である。 38 is an explanatory diagram illustrating the mapping of the EEPROM and the flash memory in the address space of the CPU. 第39図はCPUによる消去方法の第1の例を示す説明図である。 39 is an explanatory diagram showing a first example of the erasing process by the CPU. 第40図はCPUによる消去方法の第2の例を示す説明図である。 FIG. 40 is an explanatory diagram showing a second example of the erasing method by the CPU. 第41図はCPUによる消去方法の第3の例を示す説明図である。 41 is an explanatory diagram showing a third example of the erasing process by the CPU. 第42図はCPUによる書き込み方法の第1の例を示す説明図である。 42 is an explanatory diagram showing a first example of the write process by the CPU. 第43図はCPUによる書き込み方法の第2の例を示す説明図である。 43 is an explanatory diagram showing a second example of the writing method by the CPU. 第44図はCPUによる書き込み方法の第3の例を示す説明図である。 44 is an explanatory diagram showing a third example of the writing method according to CPU. 第45図は接触インタフェース形式のICカードの外観を例示する平面図である。 FIG. 45 is a plan view illustrating the appearance of an IC card contact interface format. 第46図は非接触インタフェース形式のICカードの外観を例示する平面図である。 FIG. 46 is a plan view illustrating the appearance of the IC card of the contactless interface format.

符号の説明 DESCRIPTION OF SYMBOLS

1 マイクロコンピュータ 2 CPU 1 microcomputer 2 CPU
4 RAM 4 RAM
5 タイマ 6 不揮発性メモリモジュール 7 コプロセッサ 9 クロック生成回路 11 システムコントロールロジック 12 入出力ポート 13 データバス 14 アドレスバス 21 EEPROM 5 timer 6 nonvolatile memory module 7 Coprocessor 9 clock generation circuit 11 System control logic 12 output ports 13 the data bus 14 the address bus 21 EEPROM
22 フラッシュメモリ 22 flash memory

Claims (27)

  1. 1の半導体基板に第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置とを有し、外部と暗号化したデータの入出力が可能であり、 A first non-volatile memory for erasing stored information in the first data length unit in the first semiconductor substrate is carried out, a second non-volatile memory for erasing stored information in the second data length unit takes place, the central processing unit It has the door is capable of inputting and outputting data outside encrypted,
    前記第1の不揮発性メモリは前記データの暗号化に使用する暗号化鍵の格納に使用され、 It said first non-volatile memory is used to store the encryption key used to encrypt the data,
    前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、 It said second non-volatile memory is used to store programs to be processed the central processing unit,
    前記第1の不揮発性メモリと前記第2の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、 Each said first non-volatile memory said second non-volatile memory has a plurality of nonvolatile memory cells,
    それぞれの不揮発性メモリセルは基板上に形成された第1の拡散層領域と第2の拡散層領域との間にチャネル領域を有し、チャネル領域上に第1絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第2絶縁膜を介して第1ゲート端子を有し、電荷蓄積層直下の第1チャネル領域に隣接する第2チャネル領域上に、第1ゲート端子と第3絶縁膜を介して第2ゲート端子を有し、 Each nonvolatile memory cell has a channel region between the first diffusion layer region and the second diffusion layer region formed on a substrate, a charge accumulation layer through the first insulating film on the channel region has a has a first gate terminal via a second insulating film on the charge storage layer, the second channel region adjacent to the first channel region just below the charge storage layer, the first gate terminal and the third a second gate terminal via an insulating film,
    前記電荷蓄積層の近傍で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、 And injecting hot electrons generated in the vicinity of the charge storage layer to the charge storage layer or performs an operation for changing the threshold voltage of the memory cell by pulling out charges from the charge storage layer,
    前記第1の不揮発性メモリは第1制御信号線を有し、前記第1の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第1制御信号線とが電気的に接続可能とされ、前記第1制御信号線は前記第1データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第1ゲート端子と接続され、 It said first non-volatile memory includes a first control signal line, a first gate terminal and the first predetermined number of nonvolatile memory cells of the plurality of nonvolatile memory cells constituting the first non-volatile memory and a control signal line is electrically connectable, wherein the first control signal line is connected to the first gate terminal of the nonvolatile memory cells of the predetermined number through the switch circuit for each of the first data length unit,
    前記第2の不揮発性メモリは第2制御信号線を有し、前記第2の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第2制御信号線とが電気的に接続されることを特徴とする半導体処理装置。 Said second non-volatile memory has a second control signal line, a first gate terminal and the second predetermined number of nonvolatile memory cells of the plurality of nonvolatile memory cells constituting said second non-volatile memory semiconductor processing apparatus characterized by a control signal line are electrically connected.
  2. 前記第1の不揮発性メモリは更に個人を特定するために用いられる情報の格納に使用されることを特徴とする請求の範囲第1項記載の半導体処理装置。 It said first non-volatile memory further semiconductor processing equipment ranging first claim of claim, characterized in that it is used to store information used to identify an individual.
  3. 前記第1データ長は前記第2データ長よりも短いことを特徴とする請求の範囲第2項記載の半導体処理装置。 Wherein the first data length is a semiconductor processing apparatus claims second term, wherein a shorter than the second data length.
  4. 前記半導体処理装置は更に外部との入出力に用いられる端子を有し、 The semiconductor processing apparatus further has a terminal used for input and output with the outside,
    前記プログラムは前記端子を介して外部から供給され前記第2の不揮発性メモリに格納されることを特徴とする請求の範囲第3項記載の半導体処理装置。 The program semiconductor processing apparatus claims third term, wherein the stored in the second nonvolatile memory is supplied from the outside through the terminals.
  5. 前記中央処理装置は前記第1の不揮発性メモリと前記第2の不揮発性メモリとを並行してアクセス処理が可能であることを特徴とする請求の範囲第4項記載の半導体処理装置。 The central processing unit semiconductor processing apparatus of the fourth Claims claims, wherein said first non-volatile memory and the second parallel access processing a non-volatile memory are possible.
  6. 前記第1の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、 Said first nonvolatile memory and a control section for controlling access to the memory array and a selected memory cell including a plurality of memory cells,
    前記第2の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、 Said second nonvolatile memory and a control section for controlling access to the memory array and a selected memory cell including a plurality of memory cells,
    前記第1の不揮発性メモリの制御部と前記第2の不揮発性メモリの制御部は少なくとも一部において共通であることを特徴とする請求の範囲第5項記載の半導体処理装置。 The semiconductor apparatus according range 5 preceding claims, characterized in that a common control unit in the control unit at least a portion of said second non-volatile memory of the first non-volatile memory.
  7. 前記共通とされる制御部の一部は、メモリセルからデータを読み出す際の読み出し信号を増幅するために用いられるアンプ回路であることを特徴とする請求の範囲第6項記載の半導体処理装置。 The common part of the control unit to be a semiconductor processing apparatus according to a sixth Claims claims, characterized in that an amplifier circuit used to amplify the read signal when reading data from the memory cell.
  8. 前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルに印加する電圧を発生させる電圧発生回路であることを特徴とする請求の範囲第6項記載の半導体処理装置。 The common part of the control unit to be a semiconductor processing apparatus according to a sixth Claims claims, characterized in that a voltage generating circuit for generating a voltage to be applied to the memory cell to access the memory cell.
  9. 前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルを選択するデコーダ回路であることを特徴とする請求の範囲第6項記載の半導体処理装置。 The common part of the control unit to be a semiconductor processing apparatus according to a sixth Claims claims, characterized in that a decoder circuit for selecting a memory cell to access the memory cell.
  10. 第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行なうための端子とを有し、1の合成樹脂に封入され、 A first non-volatile memory for erasing stored information in the first data length unit takes place, and the second non-volatile memory for erasing stored information in the second data length unit takes place, the central processing unit, an external data and a terminal for inputting and outputting, is sealed in the first synthetic resin,
    前記外部とは暗号化したデータの入出力が行われ、 The input and output of data encryption is performed with the outside,
    前記第1の不揮発性メモリは前記データの暗号化に使用する暗号化鍵の格納に使用され、 It said first non-volatile memory is used to store the encryption key used to encrypt the data,
    前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、 It said second non-volatile memory is used to store programs to be processed the central processing unit,
    前記第1の不揮発性メモリと前記第2の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、 Each said first non-volatile memory said second non-volatile memory has a plurality of nonvolatile memory cells,
    それぞれの不揮発性メモリセルは基板上に形成された第1の拡散層領域と第2の拡散層領域との間にチャネル領域を有し、チャネル領域上に第1絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第2絶縁膜を介して第1ゲート端子を有し、電荷蓄積層直下の第1チャネル領域に隣接する第2チャネル領域上に、第1ゲート端子と第3絶縁膜を介して第2ゲート端子を有し、 Each nonvolatile memory cell has a channel region between the first diffusion layer region and the second diffusion layer region formed on a substrate, a charge accumulation layer through the first insulating film on the channel region has a has a first gate terminal via a second insulating film on the charge storage layer, the second channel region adjacent to the first channel region just below the charge storage layer, the first gate terminal and the third a second gate terminal via an insulating film,
    前記電荷蓄積層の近傍で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、 And injecting hot electrons generated in the vicinity of the charge storage layer to the charge storage layer or performs an operation for changing the threshold voltage of the memory cell by pulling out charges from the charge storage layer,
    前記第1の不揮発性メモリは第1制御信号線を有し、前記第1の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第1制御信号線とが電気的に接続可能とされ、前記第1制御信号線は前記第1データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第1ゲート端子と接続され、 It said first non-volatile memory includes a first control signal line, a first gate terminal and the first predetermined number of nonvolatile memory cells of the plurality of nonvolatile memory cells constituting the first non-volatile memory and a control signal line is electrically connectable, wherein the first control signal line is connected to the first gate terminal of the nonvolatile memory cells of the predetermined number through the switch circuit for each of the first data length unit,
    前記第2の不揮発性メモリは第2制御信号線を有し、前記第2の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第2制御信号線とが電気的に接続されることを特徴とするICカード。 Said second non-volatile memory has a second control signal line, a first gate terminal and the second predetermined number of nonvolatile memory cells of the plurality of nonvolatile memory cells constituting said second non-volatile memory IC card, characterized in that the control signal lines are electrically connected.
  11. 第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行なうためのアンテナとを合成樹脂に封入されて備え、 A first non-volatile memory for erasing stored information in the first data length unit takes place, and the second non-volatile memory for erasing stored information in the second data length unit takes place, the central processing unit, an external data and an antenna for inputting and outputting sealed in a synthetic resin,
    前記外部とは暗号化したデータの入出力が行われ、 The input and output of data encryption is performed with the outside,
    前記第1の不揮発性メモリは前記データの暗号化に使用する暗号化鍵の格納に使用され、 It said first non-volatile memory is used to store the encryption key used to encrypt the data,
    前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、 It said second non-volatile memory is used to store programs to be processed the central processing unit,
    前記第1の不揮発性メモリと前記第2の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、 Each said first non-volatile memory said second non-volatile memory has a plurality of nonvolatile memory cells,
    それぞれの不揮発性メモリセルは基板上に形成された第1の拡散層領域と第2の拡散層領域との間にチャネル領域を有し、チャネル領域上に第1絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第2絶縁膜を介して第1ゲート端子を有し、電荷蓄積層直下の第1チャネル領域に隣接する第2チャネル領域上に、第1ゲート端子と第3絶縁膜を介して第2ゲート端子を有し、 Each nonvolatile memory cell has a channel region between the first diffusion layer region and the second diffusion layer region formed on a substrate, a charge accumulation layer through the first insulating film on the channel region has a has a first gate terminal via a second insulating film on the charge storage layer, the second channel region adjacent to the first channel region just below the charge storage layer, the first gate terminal and the third a second gate terminal via an insulating film,
    前記電荷蓄積層の近傍で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、 And injecting hot electrons generated in the vicinity of the charge storage layer to the charge storage layer or performs an operation for changing the threshold voltage of the memory cell by pulling out charges from the charge storage layer,
    前記第1の不揮発性メモリは第1制御信号線を有し、前記第1の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第1制御信号線とが電気的に接続可能とされ、前記第1制御信号線は前記第1データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第1ゲート端子と接続され、 It said first non-volatile memory includes a first control signal line, a first gate terminal and the first predetermined number of nonvolatile memory cells of the plurality of nonvolatile memory cells constituting the first non-volatile memory and a control signal line is electrically connectable, wherein the first control signal line is connected to the first gate terminal of the nonvolatile memory cells of the predetermined number through the switch circuit for each of the first data length unit,
    前記第2の不揮発性メモリは第2制御信号線を有し、前記第2の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第2制御信号線とが電気的に接続されることを特徴とするICカード。 Said second non-volatile memory has a second control signal line, a first gate terminal and the second predetermined number of nonvolatile memory cells of the plurality of nonvolatile memory cells constituting said second non-volatile memory IC card, characterized in that the control signal lines are electrically connected.
  12. 前記中央処理装置と第1の不揮発性メモリは第1の半導体基板上に形成され、 Said central processing unit and the first non-volatile memory is formed on the first semiconductor substrate,
    前記第2の不揮発性メモリは第2の半導体基板上に形成され、 It said second non-volatile memory is formed on a second semiconductor substrate,
    前記第1の不揮発性メモリはデータを格納するためにメモリセルに窒化膜が用いられることを特徴とする請求の範囲第10項又は第11項記載のICカード。 Said first non-volatile memory claims paragraph 10 or paragraph 11 IC card according to, characterized in that the nitride film in the memory cell is used to store data.
  13. 前記中央処理装置と第1の不揮発性メモリは第1の半導体基板上に形成され、 Said central processing unit and the first non-volatile memory is formed on the first semiconductor substrate,
    前記第2の不揮発性メモリは第2の半導体基板上に形成され、 It said second non-volatile memory is formed on a second semiconductor substrate,
    前記第2の不揮発性メモリはデータを格納するためにメモリセルにフローティングゲートが用いられることを特徴とする請求の範囲第10項又は第11項記載のICカード。 Said second non-volatile memory claims paragraph 10 or paragraph 11 IC card according to, characterized in that the floating gate is used for a memory cell for storing data.
  14. 第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置と、外部インタフェース回路とを有し、 A first non-volatile memory for erasing stored information in the first data length unit takes place, and the second non-volatile memory for erasing stored information in the second data length unit takes place, the central processing unit, an external interface circuit It has a door,
    前記第1の不揮発性メモリはデータの格納に使用され、 It said first non-volatile memory is used to store data,
    前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、 It said second non-volatile memory is used to store programs to be processed the central processing unit,
    前記第1の不揮発性メモリと前記第2の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、 Each said first non-volatile memory said second non-volatile memory has a plurality of nonvolatile memory cells,
    それぞれの不揮発性メモリセルは基板上に形成された第1の拡散層領域と第2の拡散層領域との間にチャネル領域を有し、チャネル領域上に第1絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第2絶縁膜を介して第1ゲート端子を有し、電荷蓄積層直下の第1チャネル領域に隣接する第2チャネル領域上に、第1ゲート端子と第3絶縁膜を介して第2ゲート端子を有し、 Each nonvolatile memory cell has a channel region between the first diffusion layer region and the second diffusion layer region formed on a substrate, a charge accumulation layer through the first insulating film on the channel region has a has a first gate terminal via a second insulating film on the charge storage layer, the second channel region adjacent to the first channel region just below the charge storage layer, the first gate terminal and the third a second gate terminal via an insulating film,
    前記電荷蓄積層の近傍で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、 And injecting hot electrons generated in the vicinity of the charge storage layer to the charge storage layer or performs an operation for changing the threshold voltage of the memory cell by pulling out charges from the charge storage layer,
    前記第1データ長は前記第2データ長よりも短く、 Wherein the first data length is shorter than the second data length,
    前記第1の不揮発性メモリは第1制御信号線を有し、前記第1の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第1制御信号線とが電気的に接続可能とされ、前記第1制御信号線は前記第1データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第1ゲート端子と接続され、 It said first non-volatile memory includes a first control signal line, a first gate terminal and the first predetermined number of nonvolatile memory cells of the plurality of nonvolatile memory cells constituting the first non-volatile memory and a control signal line is electrically connectable, wherein the first control signal line is connected to the first gate terminal of the nonvolatile memory cells of the predetermined number through the switch circuit for each of the first data length unit,
    前記第2の不揮発性メモリは第2制御信号線を有し、前記第2の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第2制御信号線とが電気的に接続されることを特徴とする半導体処理装置。 Said second non-volatile memory has a second control signal line, a first gate terminal and the second predetermined number of nonvolatile memory cells of the plurality of nonvolatile memory cells constituting said second non-volatile memory semiconductor processing apparatus characterized by a control signal line are electrically connected.
  15. 前記不揮発性メモリセルは、半導体基板に、ソース領域、ドレイン領域、及び前記ソース領域とドレイン領域に挟まれたチャンネル領域とを有し、前記チャネル領域上には、第1絶縁膜を介して配置されたコントロールゲート電極と、第2絶縁膜及び電荷蓄積性絶縁膜を介して配置され前記コントロールゲート電極と電気的に分離されたメモリゲート電極とを有し、前記コントロールゲート電極のゲート耐圧は前記メモリゲート電極のゲート耐圧よりも低いことを特徴とする請求の範囲第14項記載の半導体処理装置。 Wherein the nonvolatile memory cell, the semiconductor substrate, and a source region, a drain region, and a channel region interposed between the source region and the drain region, wherein on the channel region via a first insulating film disposed a control gate electrode, the second insulating film and disposed over the charge storage insulating film and a said control gate electrode and electrically isolated memory gate electrode, a gate breakdown voltage of the control gate electrode is the the semiconductor processing apparatus of claims 14 wherein wherein is lower than the gate breakdown voltage of the memory gate electrode.
  16. 前記コントロールゲート電極のゲート耐圧は前記CPUに含まれるMOSトランジスタのゲート耐圧に等しいことを特徴とする請求の範囲第15項記載の半導体処理装置。 The semiconductor processing apparatus of the gate breakdown voltage according range 15 of claims, characterized in that equal to the gate breakdown voltage of the MOS transistor included in the CPU of the control gate electrode.
  17. 第1の不揮発性メモリは第1データ長単位に記憶情報の消去が行なわれたメモリセルに対する情報保持を第1データ長単位に行なうことを特徴とする請求の範囲第15項記載の半導体処理装置。 First non-volatile memory is a semiconductor processing apparatus claims paragraph 15, wherein the performing data holding to the memory cell erasure has been performed of the stored information in the first data length unit in the first data length unit .
  18. 第2の不揮発性メモリは第2データ長単位に記憶情報の消去が行なわれたメモリセルに対する情報保持を第2データ長よりも短い単位で行なうことを特徴とする請求の範囲第15項記載の半導体処理装置。 The second non-volatile memory according range 15 of claims, characterized in that performed in a unit shorter than the second data length information storing to the memory cell is performed erasing stored information in the second data length unit semiconductor processing equipment.
  19. 前記中央処理装置は前記第1の不揮発性メモリと前記第2の不揮発性メモリとへ並行してアクセス処理が可能であることを特徴とする請求の範囲第15項記載の半導体処理装置。 The central processing unit semiconductor processing apparatus paragraph 15, wherein claims wherein said first parallel access processing to the nonvolatile memory and the second nonvolatile memory is possible.
  20. 前記第1の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、 Said first nonvolatile memory and a control section for controlling access to the memory array and a selected memory cell including a plurality of memory cells,
    前記第2の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、 Said second nonvolatile memory and a control section for controlling access to the memory array and a selected memory cell including a plurality of memory cells,
    前記第1の不揮発性メモリの制御部と前記第2の不揮発性メモリの制御部は少なくとも一部において共通であることを特徴とする請求の範囲第19項記載の半導体処理装置。 The semiconductor apparatus according range 19 of claims, which is a common control unit in the control unit at least a portion of said second non-volatile memory of the first non-volatile memory.
  21. 前記共通とされる制御部の一部は、メモリセルからデータを読み出す際の読み出し信号を増幅するために用いられるアンプ回路であることを特徴とする請求の範囲第20項記載の半導体処理装置。 The common part of the control unit to be a semiconductor processing apparatus paragraph 20, wherein claims, characterized in that an amplifier circuit used to amplify the read signal when reading data from the memory cell.
  22. 前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルに印加する電圧を発生させる電圧発生回路であることを特徴とする請求の範囲第20項記載の半導体処理装置。 The common part of the control unit to be a semiconductor processing apparatus paragraph 20, wherein claims, characterized in that a voltage generating circuit for generating a voltage to be applied to the memory cell to access the memory cell.
  23. 前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルを選択するデコーダ回路であることを特徴とする請求の範囲第20項記載の半導体処理装置。 The common part of the control unit to be a semiconductor processing apparatus paragraph 20, wherein claims, characterized in that a decoder circuit for selecting a memory cell to access the memory cell.
  24. 第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行うための端子とを合成樹脂に封入されて備え、 A first non-volatile memory for erasing stored information in the first data length unit takes place, and the second non-volatile memory for erasing stored information in the second data length unit takes place, the central processing unit, an external data and a terminal for inputting and outputting sealed in a synthetic resin,
    前記第1の不揮発性メモリはデータの格納に使用され、 It said first non-volatile memory is used to store data,
    前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、 It said second non-volatile memory is used to store programs to be processed the central processing unit,
    前記第1の不揮発性メモリと前記第2の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、 Each said first non-volatile memory said second non-volatile memory has a plurality of nonvolatile memory cells,
    それぞれの不揮発性メモリセルは基板上に形成された第1の拡散層領域と第2の拡散層領域との間にチャネル領域を有し、チャネル領域上に第1絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第2絶縁膜を介して第1ゲート端子を有し、電荷蓄積層直下の第1チャネル領域に隣接する第2チャネル領域上に、第1ゲート端子と第3絶縁膜を介して第2ゲート端子を有し、 Each nonvolatile memory cell has a channel region between the first diffusion layer region and the second diffusion layer region formed on a substrate, a charge accumulation layer through the first insulating film on the channel region has a has a first gate terminal via a second insulating film on the charge storage layer, the second channel region adjacent to the first channel region just below the charge storage layer, the first gate terminal and the third a second gate terminal via an insulating film,
    前記電荷蓄積層の近傍で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、 And injecting hot electrons generated in the vicinity of the charge storage layer to the charge storage layer or performs an operation for changing the threshold voltage of the memory cell by pulling out charges from the charge storage layer,
    前記第1データ長は前記第2データ長よりも短く、 Wherein the first data length is shorter than the second data length,
    前記第1の不揮発性メモリは第1制御信号線を有し、前記第1の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第1制御信号線とが電気的に接続可能とされ、前記第1制御信号線は前記第1データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第1ゲート端子と接続され、 It said first non-volatile memory includes a first control signal line, a first gate terminal and the first predetermined number of nonvolatile memory cells of the plurality of nonvolatile memory cells constituting the first non-volatile memory and a control signal line is electrically connectable, wherein the first control signal line is connected to the first gate terminal of the nonvolatile memory cells of the predetermined number through the switch circuit for each of the first data length unit,
    前記第2の不揮発性メモリは第2制御信号線を有し、前記第2の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第2制御信号線とが電気的に接続されることを特徴とするICカード。 Said second non-volatile memory has a second control signal line, a first gate terminal and the second predetermined number of nonvolatile memory cells of the plurality of nonvolatile memory cells constituting said second non-volatile memory IC card, characterized in that the control signal lines are electrically connected.
  25. 第1データ長単位に記憶情報の消去が行われる第1の不揮発性メモリと、第2データ長単位に記憶情報の消去が行われる第2の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行なうためのアンテナとを合成樹脂に封入されて備え、 A first non-volatile memory for erasing stored information in the first data length unit takes place, and the second non-volatile memory for erasing stored information in the second data length unit takes place, the central processing unit, an external data and an antenna for inputting and outputting sealed in a synthetic resin,
    前記第1の不揮発性メモリはデータの格納に使用され、 It said first non-volatile memory is used to store data,
    前記第2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、 It said second non-volatile memory is used to store programs to be processed the central processing unit,
    前記第1の不揮発性メモリと前記第2の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、 Each said first non-volatile memory said second non-volatile memory has a plurality of nonvolatile memory cells,
    それぞれの不揮発性メモリセルは基板上に形成された第1の拡散層領域と第2の拡散層領域との間にチャネル領域を有し、チャネル領域上に第1絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第2絶縁膜を介して第1ゲート端子を有し、電荷蓄積層直下の第1チャネル領域に隣接する第2チャネル領域上に、第1ゲート端子と第3絶縁膜を介して第2ゲート端子を有し、 Each nonvolatile memory cell has a channel region between the first diffusion layer region and the second diffusion layer region formed on a substrate, a charge accumulation layer through the first insulating film on the channel region has a has a first gate terminal via a second insulating film on the charge storage layer, the second channel region adjacent to the first channel region just below the charge storage layer, the first gate terminal and the third a second gate terminal via an insulating film,
    前記電荷蓄積層の近傍で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、 And injecting hot electrons generated in the vicinity of the charge storage layer to the charge storage layer or performs an operation for changing the threshold voltage of the memory cell by pulling out charges from the charge storage layer,
    前記第1データ長は前記第2データ長よりも短く、 Wherein the first data length is shorter than the second data length,
    前記第1の不揮発性メモリは第1制御信号線を有し、前記第1の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第1制御信号線とが電気的に接続可能とされ、前記第1制御信号線は前記第1データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第1ゲート端子と接続され、 It said first non-volatile memory includes a first control signal line, a first gate terminal and the first predetermined number of nonvolatile memory cells of the plurality of nonvolatile memory cells constituting the first non-volatile memory and a control signal line is electrically connectable, wherein the first control signal line is connected to the first gate terminal of the nonvolatile memory cells of the predetermined number through the switch circuit for each of the first data length unit,
    前記第2の不揮発性メモリは第2制御信号線を有し、前記第2の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第1ゲート端子と第2制御信号線とが電気的に接続されることを特徴とするICカード。 Said second non-volatile memory has a second control signal line, a first gate terminal and the second predetermined number of nonvolatile memory cells of the plurality of nonvolatile memory cells constituting said second non-volatile memory IC card, characterized in that the control signal lines are electrically connected.
  26. 前記不揮発性メモリセルは、半導体基板に、ソース領域、ドレイン領域、及び前記ソース領域とドレイン領域に挟まれたチャンネル領域とを有し、前記チャネル領域上には、第1絶縁膜を介して配置されたコントロールゲート電極と、第2絶縁膜及び電荷蓄積性絶縁膜を介して配置され前記コントロールゲート電極と電気的に分離されたメモリゲート電極とを有し、前記コントロールゲート電極のゲート耐圧は前記メモリゲート電極のゲート耐圧よりも低いことを特徴とする請求の範囲第24項又は25項記載のICカード。 Wherein the nonvolatile memory cell, the semiconductor substrate, and a source region, a drain region, and a channel region interposed between the source region and the drain region, wherein on the channel region via a first insulating film disposed a control gate electrode, the second insulating film and disposed over the charge storage insulating film and a said control gate electrode and electrically isolated memory gate electrode, a gate breakdown voltage of the control gate electrode is the claims paragraph 24 or 25 wherein the IC card according to which being lower than the gate breakdown voltage of the memory gate electrode.
  27. 前記コントロールゲート電極のゲート耐圧は前記CPUに含まれるMOSトランジスタのゲート耐圧に等しいことを特徴とする請求の範囲第26項記載のICカード。 It claims paragraph 26, wherein the IC card of the gate breakdown voltage, characterized in that equal to the gate breakdown voltage of the MOS transistor included in the CPU of the control gate electrode.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010137169A1 (en) * 2009-05-29 2010-12-02 富士通セミコンダクター株式会社 Nonvolatile semiconductor storage device, and method for writing thereof
DE102010028231A1 (en) * 2010-04-27 2011-10-27 Robert Bosch Gmbh Memory module for simultaneously providing at least one secure storage area and at least one insecure
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Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04359476A (en) * 1991-06-05 1992-12-11 Oki Electric Ind Co Ltd Method of rewriting nonvolatile semiconductor memory
JP2877642B2 (en) * 1992-12-25 1999-03-31 ローム株式会社 The semiconductor memory device and its driving method
JP3288100B2 (en) * 1992-12-28 2002-06-04 新日本製鐵株式会社 Nonvolatile semiconductor memory device and writing method thereof
JP3395364B2 (en) * 1994-05-30 2003-04-14 ソニー株式会社 Non-volatile memory cell array
EP0704851B1 (en) * 1994-09-27 2001-11-28 SGS-THOMSON MICROELECTRONICS S.r.l. Byte erasable EEPROM fully compatible with a single power supply flash-EPROM process
JPH10198776A (en) * 1997-01-14 1998-07-31 Dainippon Printing Co Ltd Portable information recording medium, and its information writing and reading method
JP2000021183A (en) * 1998-06-30 2000-01-21 Matsushita Electric Ind Co Ltd Semiconductor nonvolatile memory
US6101130A (en) * 1999-06-29 2000-08-08 Motorola Inc. Semiconductor device memory cell and method for selectively erasing the same
JP2001024075A (en) * 1999-07-13 2001-01-26 Sony Corp Nonvolatile semiconductor memory and writing thereof'
US6255166B1 (en) * 1999-08-05 2001-07-03 Aalo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, method of programming the same and nonvolatile memory array
JP2001148434A (en) * 1999-10-12 2001-05-29 Halo Lsi Design & Device Technol Inc Non-volatile memory cell and its usage, manufacturing method, and non-volatile memory array
JP4058232B2 (en) * 2000-11-29 2008-03-05 株式会社ルネサステクノロジ Semiconductor device and ic card

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