JP4896479B2 - Data erasing method of a semiconductor memory device - Google Patents

Data erasing method of a semiconductor memory device

Info

Publication number
JP4896479B2
JP4896479B2 JP2005287166A JP2005287166A JP4896479B2 JP 4896479 B2 JP4896479 B2 JP 4896479B2 JP 2005287166 A JP2005287166 A JP 2005287166A JP 2005287166 A JP2005287166 A JP 2005287166A JP 4896479 B2 JP4896479 B2 JP 4896479B2
Authority
JP
Grant status
Grant
Patent type
Prior art keywords
data
memory device
write
non
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005287166A
Other languages
Japanese (ja)
Other versions
JP2007095241A (en )
Inventor
泰雄 入江
敏幸 岸
Original Assignee
シチズンホールディングス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Description

この発明は、外部書込み端子を通して外部書込み書換え装置を用いてデータの書き込み及び書き換えを行えるとともに、内部書込み書換え回路によってもデータの書き込み及び書き換えを行える半導体メモリ装置のデータ消去方法に関する。 The invention, together with enabling the writing and rewriting of data using an external writing rewriting device through external write terminal, relates to a data erase method for a semiconductor memory device capable of performing write and rewrite data by internal write rewriting circuit.

各種の電子機器を始め、時計その他の計測機器、通信機器、事務機器、産業用機器、娯楽用機器など、あらゆる機器の制御にマイクロコンピュータが用いられるようになっている。 Including various electronic devices, watches and other measuring instruments, communications equipment, office equipment, industrial equipment, and entertainment equipment, so that the microcomputer is used for control of any device. そのマイクロコンピュータには、制御回路に相当するCPU(中央処理装置)と、その動作プログラムやデータを記憶するための半導体メモリとして、一般にROM(リード・オンリー・メモリ)とRAM(ランダム・アクセス・メモリ)が設けられているが、電気的にデータの書き換えが可能で、無電源状態でもデータを保持できるEEPROM等の不揮発性メモリも設けられるようになっている。 Its microcomputer, a CPU corresponding to a control circuit (central processing unit), a semiconductor memory for storing the operating program and data, a general ROM (read only memory) RAM (Random Access Memory ), but is provided, an electrically rewritable data, even adapted to be mounted non-volatile memory such as an EEPROM which can hold data even without power state.

図8に、従来の一般的なマイクロコンピュータの構成例を示す。 8 shows a configuration example of a conventional microcomputer.
このマイクロコンピュータ5は、制御回路(CPU)50と、半導体メモリであるROM51、RAM53、及び不揮発性メモリであるEEPROM52と、A/Dコンバータ54及びI/O回路55によって構成されている。 The microcomputer 5 includes a control circuit (CPU) 50, a semiconductor memory ROM 51, RAM 53, and the EEPROM52 is a nonvolatile memory, is constituted by the A / D converter 54 and I / O circuit 55. A/Dコンバータ54には、外部の例えばセンサ6が接続され、I/O回路55には入力部7と出力部8が接続される。 The A / D converter 54, the external eg connection sensor 6, the I / O circuit 55 and the input unit 7 output section 8 is connected.
ROM51にはプログラム領域51aと書換え不可データ領域51bがあり、このマイクロコンピュータ5の製造段階において、制御回路50が使用する制御用プログラムがプログラム領域51aに書き込まれ、センサの補正データ等の固定データが書換え不可データ領域51bに書き込まれる。 ROM51 has rewritten not data area 51b and program area 51a is, at the manufacturing stage of the microcomputer 5 is written in the control program program area 51a where the control circuit 50 is used, the fixed data of the correction data and the like of the sensor written into the rewrite disable data area 51b.

そして、このマイクロコンピュータ5が被制御機器に実装されて使用されるとき、制御回路50がROM51のプログラム領域51aに格納された制御用プログラムに従って動作し、例えば、外部に設けられたセンサ6による検出信号をA/Dコンバータ54によってデジタルデータに変換して、EEPROM52の書換え可能データ領域52aに記憶させ、そのデータをROM51の書換え不可データ領域51bに格納されている補正データを用いて補正及び演算処理を、RAM53のワーキング領域を用いて行い、その結果をI/O回路55を通して外部の出力部8へ出力する。 At this time the microcomputer 5 is used by being mounted to the controlled apparatus operates according to the control program by the control circuit 50 is stored in the program area 51a of the ROM 51, for example, detection by the sensor 6 provided outside signal is converted by the a / D converter 54 into digital data, is stored in the rewritable data area 52a of the EEPROM 52, the correction and calculation processing using the correction data stored the data to rewrite disable data area 51b of the ROM51 the performed using the working area of ​​the RAM 53, and outputs the result through the I / O circuit 55 to the outside of the output section 8.

この例の場合、ROM51に格納する制御用プログラム及び固定データは、読み出し専用データであり、製造後の書き換えは不可である。 In this example, a control program and fixed data stored in ROM51 is a read-only data, rewriting after manufacturing is impossible.
また、これらの半導体メモリ(特に不揮発性メモリ)は、製造工程においてその動作状態をテストする必要があり、外部端子から書込み電圧や消去電圧を印加して、データの書き込みと消去のテスティングを行っている(例えば、特許文献1及び2参照。)。 Further, these semiconductor memories (in particular non-volatile memory), it is necessary to test the operation state in the manufacturing process, by applying a write voltage and erase voltage from an external terminal, performed testing of writing and erasing data and are (for example, see Patent documents 1 and 2.).

特開昭62−128100号公報(第2−3頁、第1図) JP 62-128100 discloses (2-3 pages, Fig. 1) 特開平11−283400号公報(第3−4頁、第1図) JP 11-283400 discloses (3-4 pages, Fig. 1)

そのテスティング時に、制御用プログラムや固定データの書き込みも行うことができるが、そのデータの保持性が保証されておらず、書き込んだデータが後工程の処理によって消失する可能性があった。 At the time of testing, but can also be carried out write control program and fixed data, the retention of data is not guaranteed, there is a possibility that the written data is lost by treatment in a later step.
その消失を防ぐために、充分に高い書込み電圧でテスティングを行うようにすると、高耐圧のトランジスタを搭載することが必要になり、構成素子の微細化に対応できなくなる。 To prevent the loss and to perform the testing at a sufficiently high write voltage, must be mounted with high withstand voltage transistors, it can not be cope with the miniaturization of the component. また、構成素子の微細化が進むと内部の書込み書換え回路によるデータの書き換えの際にも、昇圧回路での昇圧電圧を期待する書込み電圧まで上げることが困難になる。 Further, even when the rewriting of data by the internal write rewriting circuit when advances miniaturization of components, it is difficult to raise up the write voltage to expect boosted voltage of the booster circuit.

そこで、テスティング時に書き込みを行うメモリと、実使用時にデータの書き込みが可能なメモリとをそれぞれの仕様に合わせて異なるデバイスで構成すると、テスティング時に書き込みを行うメモリデバイスはワンタイムROMとなり、同一チップ内に異なるデバイスを搭載することが必要になるため、製造工程が長くなるという問題が生じる。 Therefore, a memory for writing at the time of testing, when the actual use time of the data writable memory and the configuring in different devices in accordance with the respective specifications, the memory device is a one-time ROM next for writing at the time of testing, the same since it is necessary to mount the different devices in a chip, a problem that the manufacturing process becomes longer occur.
また、ワンタイムROMだとデータの書き換えができないので、製品開発初期でのテスティングによって生じることが多いデータの書き換え要求に対して応えることができないという問題もある。 In addition, there can not be rewritten of the data that it is a one-time ROM, also a problem that can not meet for the rewrite request of the data is often caused by the testing of the product development early.

制御用プログラムを格納するメモリとしてマスクROMを使用することもできるが、マスクROMの形成プロセスが必要になり、製造工程が増加する。 A mask ROM can be used as a memory for storing a control program, but the formation of the mask ROM process is required, manufacturing processes increases. しかも、製品開発時に要求されるプログラムの急な書き換えができず、開発期間が長くなるとう問題が生じる。 Moreover, can not rapid rewriting of the program, which is required at the time of product development, occurs shaking problem development period is longer.

この発明は、半導体メモリ装置における上記のような種々の問題を解決するためになされたものである。 This invention has been made to solve the various problems as described above in the semiconductor memory device.
そのため、この発明は、半導体メモリ装置の開発段階で、テスティングによってメモリデバイスに書き込んだデータやプログラムの書き換えを容易に行えるようにして、開発期間を短縮できるようにすることも目的とする。 Therefore, the present invention is the development stage of the semiconductor memory device, so as to enable easy rewriting of written data and programs into the memory device by the testing, also aims to allow reduce development time.

この発明は、外部書込み端子と、内部書込み書換え回路と、上記外部書込み端子を通して外部書込み書換え装置を用いてデータが書き込まれ、そのデータを保持する第1の不揮発性メモリデバイスと、上記内部書込み書換え回路によってデータの書き込み及び書き換えが行われる第2の不揮発性メモリデバイスとを備え上記第1の不揮発性メモリデバイスと第2の不揮発性メモリデバイスとが同一のデバイス構造である半導体メモリ装置に書き込んだデータを消去するデータ消去方法であって、後述する特徴を有する The present invention includes an external write terminal, and internal write rewriting circuit, data is written using an external writing rewriting device through said external write terminal, a first non-volatile memory device that retains its data, the internal write rewrite and a second nonvolatile memory device is write and rewrite data by the circuit takes place, written in a semiconductor memory device in the first nonvolatile memory device and the second nonvolatile memory device are the same device structure a data erasing method for erasing I data, having the characteristics described below.

上記第1の不揮発性メモリデバイスと第2の不揮発性メモリデバイスとを、単一の不揮発性メモリデバイスにおける異なるメモリ領域よって構成し、その異なるメモリ領域の境界を可変にすることもできる。 And the first nonvolatile memory device and a second non-volatile memory device, by a memory area configured different in a single non-volatile memory device may be a boundary of the different memory areas in the variable.

上記各不揮発性メモリデバイスのメモリセルはMONOS型メモリであるとよい。 The memory cells of each non-volatile memory devices may are MONOS memory.

上記外部書込み端子と内部書込み書換え回路と第1及び第2の不揮発性メモリデバイスとによってシステムICを構成することもできる。 It is also possible to configure the system IC by and the external write terminal and internal write rewrite circuit and the first and second non-volatile memory device. その場合、上記内部書込み書換え回路の能動素子は、MOS型トランジスタ構造を有するスイッチング素子とし、第1及び第2の不揮発性メモリデバイスのメモリセルは、メモリ膜が多層構造を有する不揮発性メモリ素子とMOS型トランジスタ構造を有するアドレストランジスタとから構成し、そのアドレストランジスタは、上記内部書込み書換え回路の能動素子を構成するスイッチング素子と同一構造にするとよい。 In that case, the active element of the internal write rewriting circuit includes a switching device having a MOS transistor structure, the memory cell of the first and second non-volatile memory device includes a nonvolatile memory device in which memory film has a multilayer structure consist of an address transistor having a MOS transistor structure, the address transistor may be the same structure as the switching element constituting the active element of the internal write rewriting circuit.

上記外部書込み端子を通して外部書込み書換え装置を用いて上記第1の不揮発性メモリデバイスにデータが書き込まれた後、上記外部書込み端子を使用できないようにするのが望ましい。 After the data in the first non-volatile memory device using an external writing rewriting device is written through the external write terminal, to the unavailable the external write terminal is desirable.

上記いずれかの半導体メモリ装置とその制御回路をワンチップの半導体上に集積して形成しシステムIC を構成することもできる The formed integrated on one semiconductor memory device and a semiconductor on one chip the control circuit, it is also possible to configure the system IC.

この発明による半導体メモリ装置のデータ消去方法は、上述した半導体メモリ装置に書き込んだデータを消去する方法であり、上記外部書込み端子を通して上記外部書込み書換え装置を用いて上記第1の不揮発性メモリデバイスにデータを書き込むときの書込み電圧値をVwo、データを消去するときの消去電圧値をVeo、消去時間をTeoとし、 Data erase method of a semiconductor memory device according to the invention is a method for erasing data written in the semiconductor memory device described above, in the first nonvolatile memory device using the external write rewriting device through said external write terminal Vwo write voltage for writing data, an erase voltage value at the time of erasing data Veo, the erase time and Teo,
上記内部書込み書換え回路によって上記第2の不揮発性メモリデバイスにデータを書込むときの書込み電圧値をVwi、データを消去するときの消去電圧値をVei、消去時間をTeiとすると、 Vwi writing voltage value when writing data to the second nonvolatile memory device by said internal write rewriting circuit, when the erase voltage value at the time of erasing data Vei, and Tei erasing time,
Veo>Vei 及び Teo<Tei Veo> Vei and Teo <Tei
の条件を満たし、さらに、 Meet the conditions, further,
Vwo>Veo 及び Vwi=Vei Vwo> Veo and Vwi = Vei
の条件を満たすことを特徴とする。 Wherein the conditions are satisfied.

この発明による半導体メモリ装置のデータ消去方法によれば、半導体メモリ装置の開発段階で、テスティングによってメモリデバイスに書き込んだデータやプログラムの書き換えを容易に行うことができ、開発期間を短縮することができる。 According according to the invention to a data erase method for a semiconductor memory device, the development stage of the semiconductor memory device, the rewrite of written data and programs into the memory device can be easily performed by testing, to shorten the development time it can.

以下、この発明を実施するための最良の形態を図面に基づいて具体的に説明する。 It will be specifically described below based on the best mode for carrying out the invention with reference to the drawings.
半導体メモリ装置の第1の例 [First example of the semiconductor memory device]
図1は、この発明に使用する半導体メモリ装置を含むシステムIC(半導体集積回路)の第1の例の構成を示すブロック図である。 Figure 1 is a block diagram showing a configuration of a first example of a system IC including a semiconductor memory device for use in the present invention (semiconductor integrated circuit).
この図1に示すシステムIC1は、外部書込み端子15と、内部書込み書換え回路17と、第1の不揮発性メモリデバイス11及び第2の不揮発性メモリデバイス21を含む半導体メモリ装置と、CPUによる制御回路10と、それに制御される周辺回路18とを備えている。 System IC1 shown in Figure 1, an external write terminal 15, an internal write rewriting circuit 17, a semiconductor memory device including a first nonvolatile memory device 11 and the second non-volatile memory device 21, the control circuit of CPU 10, and a peripheral circuit 18 which is controlled to it.

このシステムIC1にはさらに、第1の不揮発性メモリデバイス11及び第2の不揮発性メモリデバイス21に対して、それぞれアドレスバッファ12,22、行デコーダ13,23、及び列デコーダ14,24を設けている。 Further in this system IC1, the first non-volatile memory device 11 and the second non-volatile memory device 21, respectively address buffer 12 and 22, provided with a row decoder 13, 23, and column decoders 14, 24 there.
第1の不揮発性メモリデバイス11は、外部書込み端子15を通して外部書込み書換え装置3を用いてデータを書き込まれ、そのデータを保持するメモリセルアレイであり、第2の不揮発性メモリデバイス21は、内部書込み書換え回路17によってデータの書き込み及び書き換えが行われるメモリセルアレイである。 First non-volatile memory device 11 is written to the data using an external writing rewriting device 3 through the external write terminal 15, a memory cell array to hold the data, the second non-volatile memory device 21, an internal write a memory cell array write and rewrite is performed for the data by rewriting circuit 17. そして、この第1の不揮発性メモリデバイス11と第2の不揮発性メモリデバイス21とは同一のデバイス構造である。 Then, this first non-volatile memory device 11 and the second non-volatile memory device 21 is the same device structure.

アドレスバッファ12,22は制御回路10によって制御され、それぞれ外部書込み書換え装置3を用いてデータを書き込まれるときのアドレスデータと、内部書込み書換え回路17によってデータの書き込み及び書き換えが行われるときのアドレスデータを保持する。 The address buffer 12, 22 is controlled by the control circuit 10, the address data when the address data when data is written using an external writing rewriting device 3, respectively, the writing and rewriting of data by the internal write rewriting circuit 17 is performed to hold. そして、そのアドレスデータに応じて行デコーダ13と列デコーダ14によって、第1の不揮発性メモリデバイス11の行と列のアドレスを指定し、行デコーダ23と列デコーダ24によって、第2の不揮発性メモリデバイス21の行と列のアドレスを指定する。 Then, the row decoder 13 and column decoder 14 in response to the address data, the address of the row and column of the first non-volatile memory device 11, the row decoder 23 and column decoder 24, the second non-volatile memory to specify the address of the row and column of the device 21.

第1,第2の不揮発性メモリデバイス11,21のメモリセルはMONOS型メモリであるのが望ましい。 First, the memory cell of the second non-volatile memory device 11, 21 is desirably MONOS type memory. 後述する第2実施例における不揮発性メモリデバイス30についても同様である。 The same applies to the non-volatile memory device 30 in the second embodiment to be described later.
MONOS型メモリは、金属(metal)−酸化膜(Oxide)−窒化膜(Nitride)−酸化膜(Oxide)−半導体(Semiconductor)という構成の不揮発性メモリである。 MONOS type memory metal (metal) - oxide film (Oxide) - nitride film (Nitride) - oxide film (Oxide) - a non-volatile memory structure that a semiconductor (Semiconductor).
このMONOS型メモリの構造を図3に模式的な断面図で示す。 The structure of this MONOS memory in schematic sectional view in FIG. MONOS型メモリ40は、半導体基板であるシリコン基板41上に、シリコン酸化膜からなるトンネル酸化膜42、電荷を蓄積するシリコン窒化膜からなる窒化膜43、シリコン酸化膜からなるトップ酸化膜44を順次積層してONO膜45を形成し、そのトップ酸化膜44上にポリシリコン等によるメモリゲート電極46を形成している。 MONOS type memory 40, on a silicon substrate 41 is a semiconductor substrate, a tunnel oxide film 42 made of silicon oxide film, a nitride film 43 made of silicon nitride film for accumulating charge, the top oxide film 44 made of silicon oxide film sequentially stacked to form an ONO film 45, to form a memory gate electrode 46 of polysilicon or the like thereon the top oxide film 44.

そして、シリコン基板41の上面のトンネル酸化膜42の両端部に接する部分から外側の内部にソース(S)47とドレイン(D)48とを設けている。 Then, it is provided and the source (S) 47 and the drain (D) 48 within the outer from the portion in contact with the both end portions of the upper surface of the tunnel oxide film 42 of the silicon substrate 41.
このMONOS型メモリ40は、窒化膜43中のトラップに電荷を蓄積して記憶を保持する。 The MONOS type memory 40 holds accumulates and stores a charge in traps in the nitride film 43. その電荷を蓄積する窒化膜43は絶縁膜であり、それがさらに絶縁膜であるトンネル酸化膜42とトップ酸化膜44に挟まれているので、薄いトンネル酸化膜42に欠陥が生じても電荷は殆ど漏れることがなく、堅牢で信頼性の高いメモリセルである。 Nitride layer 43 for accumulating the charge is an insulating film, because it is sandwiched between the tunnel oxide film 42 and the top oxide film 44 is an insulating film, even if a defect in the thin tunnel oxide film 42 charges without that most leaks, it is a robust and reliable memory cell.
不揮発性メモリデバイスは、このようなMONOS型メモリによるメモリセルを共通のシリコン基板上に多数配列して形成したメモリセルアレイである。 Non-volatile memory device is such a MONOS type memory cell array formed by a large number arranged in the memory cell common silicon substrate by the memory.

このような構成を有するMONOS型メモリへのデータの書込み及び消去は、メモリゲート電極46、ソース47、ドレイン48及びシリコン基板41への印加電圧を変化させることにより行う。 Writing and erasing of data to the MONOS type memory having such a configuration is performed by changing the voltage applied to the memory gate electrode 46, source 47, drain 48 and the silicon substrate 41.
例えば、書込み時には、メモリゲート電極46に書込み電圧Vwを印加し、ソース47、ドレイン48及びシリコン基板41を接地電位とすることにより、シリコン基板41の表面近傍の電荷がトンネル酸化膜42を通過し、窒化膜43へ蓄積される。 For example, at the time of writing, the write voltage Vw is applied to the memory gate electrode 46, the source 47, by the drain 48 and the silicon substrate 41 ground potential, the charge in the vicinity of the surface of the silicon substrate 41 through a tunnel oxide film 42 It is accumulated in the nitride film 43.
そして、消去時には、メモリゲート電極46を接地電位とし、ソース47、ドレイン48及びシリコン基板41に消去電圧Veを印加することにより、窒化膜43に蓄積されている電荷がトンネル酸化膜42を通過し、シリコン基板41へ引き抜かれる。 At the time of erasing, the memory gate electrode 46 and the ground potential, the source 47, by applying an erase voltage Ve to the drain 48 and the silicon substrate 41, a charge accumulated in the nitride film 43 is passed through the tunnel oxide film 42 , it is drawn into the silicon substrate 41.

ところで、外部書込み端子15と内部書込み書換え回路17と第1及び第2の不揮発性メモリデバイス11,21とによってシステムICを構成することもできる。 Incidentally, it is also possible to configure the system IC by an external write terminal 15 and the internal write rewriting circuit 17 and the first and second nonvolatile memory devices 11 and 21. その内部書込み書換え回路17の能動素子は、MOS型トランジスタ構造を有するスイッチング素子とする。 Its active elements of the internal write rewriting circuit 17, a switching element having a MOS transistor structure.
第1及び第2の不揮発性メモリデバイス11,21のメモリセルは、メモリ膜が多層構造を有する不揮発性メモリ素子(例えば、図3に示したMONOS型メモリ)と、MOS型トランジスタ構造を有するアドレストランジスタとから構成され、そのアドレストランジスタは、内部書込み書換え回路17の能動素子を構成するスイッチング素子と同一構造で構成する。 Memory cells of the first and second nonvolatile memory devices 11 and 21, the address having a non-volatile memory device in which memory film has a multilayer structure (e.g., MONOS type memory shown in FIG. 3) and the MOS transistor structure is composed of a transistor, the address transistor is composed of the same structure as the switching element constituting the active element of the internal write rewriting circuit 17.
なぜならば、図3で示したMONOS型メモリを使用する場合、書込み電圧を低電圧(例えば、10V以下)にすることが可能となるため、システムを構成するMOS型トランジスタを特殊な高耐圧構造とする必要性がないという効果が得られる。 This is because, when using the MONOS type memory shown in FIG. 3, the write voltage, low voltage (e.g., 10V or less) since it is possible to, with special high-voltage structure MOS transistor included in the system effect that there is no need to be obtained. このため、内部書込み回路17は、通常のMOS型トランジスタを用いた昇圧回路を使用することができる。 Therefore, the internal write circuit 17 may use a booster circuit using a conventional MOS transistor.

図4は、この場合の不揮発性メモリデバイスのメモリセルの構造例を示す模式的な断面図である。 Figure 4 is a schematic sectional view showing a structural example of a memory cell of a nonvolatile memory device in this case. これは多機能IC対応のメモリセルである。 This is a multi-functional IC corresponding memory cell. ここで、図3と対応する部分には同一の符号を付してある。 Here, parts corresponding to those in FIG. 3 are denoted by the same reference numerals.
このメモリセルは、シリコン基板41のpウエル上に、フィールド酸化膜63で仕切られた素子エリアを設け、そこに前述した多層膜構造のメモリ膜であるONO膜45とメモリゲート電極46とからなるMONOS型メモリ40と、ゲート酸化膜61とアドレスゲート電極62とからなるMOS型トランジスタ構造を有するアドレストランジスタ60とを形成している。 The memory cell is on the p-well of the silicon substrate 41, an element area partitioned by a field oxide film 63 is provided, consisting of ONO film 45 and the memory gate electrode 46 is a memory layer of a multilayer film structure mentioned above there a MONOS type memory 40, to form an address transistor 60 having a MOS transistor structure comprising a gate oxide film 61 and the address gate electrode 62. そのMONOS型メモリ40がメモリ多層構造を有する不揮発性メモリ素子である。 Its MONOS type memory 40 is a nonvolatile memory device having a memory multi-layer structure.

シリコン基板41の上部にはアドレストランジスタ60のドレイン64、アドレストランジスタ60のソースとMONOS型メモリ40のドレインの共通電極部65と、MONOS型メモリ40のソース66が設けられている。 The drain 64 of the address transistor 60 is on top of the silicon substrate 41, a common drain electrode 65 of the source and the MONOS type memory 40 of the address transistor 60, a source 66 of the MONOS type memory 40 is provided.
内部書込み書換え回路17の能動素子も、アドレストランジスタ60と同様なMOS型トランジスタ構造を有するスイッチング素子で構成する。 An active element of the internal write rewriting circuit 17 also constitute a switching element having a similar MOS transistor structure and the address transistor 60.

図5は、同じく不揮発性メモリデバイスのメモリセルの他の構造例を示す模式的な断面図である。 Figure 5 is a similarly schematic sectional view showing another structural example of a memory cell of a nonvolatile memory device. これは高集積化IC対応のメモリセルである。 This is highly integrated IC corresponding memory cell. ここでも、図3と対応する部分には同一の符号を付しシリコン基板41のpウエル上に、フィールド酸化膜63で仕切られた素子エリアを設け、そこに前述した多層膜構造のメモリ膜であるONO膜45とメモリゲート電極46とからなるMONOS型メモリ40と、ゲート酸化膜61とアドレスゲート電極62とからなるMOS型トランジスタ構造を有するアドレストランジスタ60とを形成している。 Again, on the p-well of the silicon substrate 41 the same reference numerals are given to parts corresponding to FIG. 3, the element area partitioned by a field oxide film 63 is provided, the memory layer of the multilayer film structure mentioned above there a MONOS type memory 40 consisting of certain ONO film 45 and the memory gate electrode 46, to form the address transistor 60 having a MOS transistor structure comprising a gate oxide film 61 and the address gate electrode 62. 但し、そのMONOS型メモリ40とアドレストランジスタ60とを極めて近接させて配設し、メモリゲート電極46の一部をアドレストランジスタ60のアドレスゲート電極62上に絶縁膜67を介してオーバラップさせている。 However, the MONOS type memory 40 and the address transistor 60 and very proximity to the then disposed, thereby overlap through an insulating film 67 partially on the address gate electrode 62 of the address transistor 60 of the memory gate electrode 46 .

シリコン基板41の上部にはアドレストランジスタ60のドレイン68とMONOS型メモリ40のソース69とが設けられている。 The upper portion of the silicon substrate 41 and the source 69 of the drain 68 and the MONOS type memory 40 of the address transistor 60 is provided.
このようなメモリセルを共通のシリコン基板上に多数配列してメモリセルアレイを構成すると、高集密化することができる。 When configuring the memory cell array arranging a large number of such memory cells on a common silicon substrate, it can be high concentration densification.

以上説明してきたような半導体メモリ装置を含むシステムICの製造工程において、外部書込み端子15を通して、外部書込み書換え装置3を用いて第1の不揮発性メモリデバイス11に制御用プログラムや固定データ等のデータが書き込まれた後、外部書込み端子15を使用できないようにする。 In the manufacturing process of the system IC, including a semiconductor memory device such as has been described above, the external through the write terminals 15, the external write rewriting device data such as control programs and fixed data 3 to the first non-volatile memory device 11 by using the after the written, so as not available external write terminal 15. それによって、第1の不揮発性メモリデバイス11に書き込まれたデータを確実に保持し、実動作時にそのデータを使用することができる。 Thereby, it is possible to the data written in the first nonvolatile memory device 11 is securely held, to use that data at the time of actual operation.

外部書込み端子15を使用できないようにする方法としては、次のような手段がある。 As a method to prevent use external write terminal 15, there are the following means.
(1)外部書込み端子15を通してデータの書き込みを行った後、基板への実装工程の1工程であるバンプ形成工程で、外部書込み端子15をマスクし、バンプが形成されないようにする。 (1) after writing the data through an external write terminal 15, bump formation process is a one step mounting process to the substrate, masking the external write terminal 15, so that the bumps are not formed.
(2)外部書込み端子15をレーザトリミングが可能なように、アルミニウム又は多結晶シリコンで配線を形成しておき、書き込み後にはその部分をレーザで切断する。 (2) to allow the external write terminal 15 is a laser trimming, previously formed wiring of aluminum or polycrystalline silicon, after writing cleaves portion thereof with a laser.
(3)ICを基板に実装する場合に、基板側で接点を設けないような配線とする。 (3) when mounting the IC to the substrate, the wiring as not provided contacts the substrate side.

この例では 、第1、第2の不揮発性メモリデバイス11,21と内部書込み書換え回路17を含む半導体メモリ装置とそれを制御する制御回路10等、図1に示す全てをワンチップの半導体上に集積して形成して、ワンチップのシステムICを構成している。 In this example, first, like the semiconductor memory device and a control circuit 10 for controlling the to and including second non-volatile memory devices 11, 21 and the internal write rewriting circuit 17, on a semiconductor single-chip all shown in FIG. 1 formed by integrating, constitute a system IC of one chip.

半導体メモリ装の第2の例 Second example of the semiconductor memory instrumentation]
図2は、この発明に使用する半導体メモリ装置を含むシステムIC(半導体集積回路)の第2の例の構成を示すブロック図である。 Figure 2 is a block diagram showing a configuration of a second example of a system IC including a semiconductor memory device for use in the present invention (semiconductor integrated circuit). この図において、図1と対応する部分には同一の符号を付してあり、それらの説明は省略する。 In this figure, parts corresponding to those in FIG 1 are denoted by the same reference numerals, and their explanation is omitted.
この第2の例では、図1に示した第1の例における第1の不揮発性メモリデバイス11と第2の不揮発性メモリデバイス21に代えて、単一のメモリセルアレイによる不揮発性メモリデバイス30の異なるメモリ領域にその機能を持たせている。 In the second example, the first non-volatile memory device 11 in the first embodiment shown in FIG. 1 in place of the second non-volatile memory device 21, the non-volatile memory device 30 by a single memory cell array They are made to have the function to a different memory area.

この不揮発性メモリデバイス30のメモリ領域は、制御用プログラムを格納するプログラム領域31と、固定データを格納する書換え不可データ領域32と、任意のデータを書き込み及び書き換えできる書換え可能データ領域33とに分けられている。 Memory areas of the non-volatile memory device 30 includes a program area 31 for storing a control program, and rewriting impossible data area 32 for storing fixed data, divided into a rewritable data area 33 where any data can be written and rewritten It is. そのプログラム領域31と書換え不可データ領域32とが第1の不揮発性メモリデバイス11に相当し、書換え可能データ領域33が第2の不揮発性メモリデバイス21に相当する。 And the program area 31 and the rewrite disable data area 32 corresponds to a first non-volatile memory device 11, the rewritable data area 33 corresponds to the second non-volatile memory device 21.
この不揮発性メモリデバイス30のアドレス制御のために、アドレスバッファ35、行デコーダ36、及び列デコーダ/マルチプレクサ37が設けられ、その列デコーダ/マルチプレクサ37は読み出し回路38にも接続されている。 This for address control of the non-volatile memory device 30, an address buffer 35, row decoder 36 and column decoder / multiplexer 37, is provided, the column decoder / multiplexer 37 is also connected to the read circuit 38.

読み出し回路38によって不揮発性メモリデバイス30から読み出したデータは、出力バッファ39を通して外部出力部4に出力される。 Data read from the non-volatile memory device 30 by the read circuit 38 is output through the output buffer 39 to the external output unit 4.
この実施例では、システムICの製造後に、外部書込み端子15を通して外部書込み書換え装置3を用いて、不揮発性メモリデバイス30のプログラム領域31と書換え不可データ領域32とに、それぞれ制御用プログラムとセンサ補正データ等の固定データを書き込む。 In this embodiment, after production of the system IC, using an external writing rewriting device 3 through the external write terminal 15, to the program area 31 of the non-volatile memory device 30 and the rewrite disable data area 32, respectively control program and the sensor correction It writes the fixed data of the data, and the like.

その制御用プログラムの中に、読み出し回路38によるデータ読み出し時に必要なメモリセルの位置を指定する行アドレス、列アドレス及び読み出し制御信号を含めておく。 In its control program, a row address specifying a location of the memory cells required during the data reading by the read circuit 38 in advance, including a column address and a read control signal. また、書換え可能データ領域33についても、制御用プログラムの中に書込み制御信号を含める。 Moreover, the rewritable data area 33, including a write control signal in the control program.
これにより、不揮発性メモリデバイス30のメモリセルに対して、個別のアドレスが割り当てられることになり、制御用プログラムの格納によって、プログラム領域31及び書換え不可データ領域32と、書換え可能データ領域33とを自由に分けることができる。 Thus, the memory cell of the nonvolatile memory device 30, will be assigned a separate address, by storing the control program, a program area 31 and the rewrite disable data area 32, and a rewritable data area 33 it can be freely divided. すなわち異なるメモリ領域の境界が可変になり、1個のシステムICで用途が広がる。 That boundary different memory area is variable, uses spread with one system IC.

第1の例において説明した不揮発性メモリデバイスの各種のメモリセル構造や、アドレストランジスタ及び内部書込み書換え回路のスイッチング素子の構造なども、この第2実施例にも適用できる。 Various memory cell structure and the non-volatile memory devices described in the first embodiment, also including the structure of the switching element of the address transistor and an internal write rewriting circuit can be applied also to the second embodiment.
内部書込み書換え回路17の低電圧仕様を満足させるには、不揮発性メモリデバイスのメモリセルとしては、MONOS型メモリが最適であるが、デザインルールの制約等を考慮しなければ、一般的なフローティングゲート型メモリや、強誘電体メモリなどを使用することも可能である。 To satisfy the low voltage specification of the internal write rewriting circuit 17, as a memory cell of a nonvolatile memory device, but the MONOS memory is optimal, to be taken into consideration constraints such design rule, typical floating gate type memory and, it is also possible to use such a ferroelectric memory.

〔データ書込み方法とデータ消去方法〕 [Data writing method and data erasing method]
次に、上述した各半導体メモリ装置に対するデータ書込み方法とデータ消去方法について説明する。 Next, a description will be given of a data writing method and a data erase method for the semiconductor memory device described above.
上述した半導体メモリ装置にデータを書き込む際には、外部書込み端子15を通して外部書込み書換え装置3を用いて、第1の不揮発性メモリデバイス11あるいは不揮発性メモリデバイス30の領域31,32にデータを書き込むときの書込み電圧値をVwo、書込み時間をTwoとし、内部書込み書換え回路17によって第2の不揮発性メモリデバイス21あるいは不揮発性メモリデバイス30の領域33にデータを書き込むときの書込み電圧値をVwi、書込み時間をTwiとすると、 When writing data to the semiconductor memory device described above, by using the external write rewriting device 3 through the external write terminal 15, and writes the data to the first nonvolatile memory device 11 or regions 31 and 32 of the non-volatile memory device 30 write voltage value Vwo, and two write time, Vwi a write voltage value when writing data to the second nonvolatile memory device 21 or the nonvolatile memory device 30 of the region 33 by an internal write rewriting circuit 17, a write time When the time is referred to as Twi,
Vwo>Vwi 及び Two<Twi Vwo> Vwi and Two <Twi
の条件を満たすようにする。 To condition is satisfied.
このデータ書込み方法において、データ書込み後のデータ保持特性を保証する閾値電圧Vthは、前記いずれの書込みによってもほぼ同一の値になるようにするのが望ましい。 In this data writing method, the threshold voltage Vth to assure retention characteristics after data write, it is desirable to be substantially the same value by the any of the write.

また、 上述した半導体メモリ装置に書き込んだデータを消去する際には、この発明によるデータ消去方法により、外部書込み端子15を通して外部書込み書換え装置3を用いて、第1の不揮発性メモリデバイス11あるいは不揮発性メモリデバイス30の領域31,32にデータを書き込むときの書込み電圧値をVwo、データを消去するときの消去電圧値をVeo、消去時間をTeoとし、 Furthermore, when erasing the data written in the semiconductor memory device described above, the data erasing method according to the invention, using an external writing rewriting device 3 through the external write terminal 15, the first non-volatile memory device 11 or nonvolatile Vwo write voltage for writing data to the region 31 and 32 of sexual memory device 30, Veo erase voltage value at the time of erasing data, the erase time and Teo,
内部書込み書換え回路17によって、第2の不揮発性メモリデバイス21あるいは不揮発性メモリデバイス30の領域33にデータを書き込むときの書込み電圧値をVwi、データを消去するときの消去電圧値をVei、消去時間をTeiとすると、 The internal write rewriting circuit 17, a write voltage value when writing data to the second nonvolatile memory device 21 or the nonvolatile memory device 30 of the region 33 Vwi, the erase voltage value at the time of erasing data Vei, erasing time and it is referred to as Tei,
Veo>Vei 及び Teo<Tei Veo> Vei and Teo <Tei
の条件を満たし、さらに、 Meet the conditions, further,
Vwo>Veo 及び Vwi=Vei Vwo> Veo and Vwi = Vei
の条件を満たすようにする。 To condition is satisfied.
上記各電圧値は、メモリセルに印加する端子電圧である。 Each voltage value is a terminal voltage applied to the memory cell.

図6は、前述した不揮発性メモリデバイス11,21,あるいは30にデータの書き込みを行なった場合の書込みスピード特性を示す線図である。 Figure 6 is a graph showing the writing speed characteristics when subjected to writing of data into the nonvolatile memory device 11, 21 or 30, described above.
横軸に書込み時間を示し、縦軸にデータ書き込み後の閾値電圧Vthを示している。 The horizontal axis indicates the write time, shows a threshold voltage Vth after the data writing on the vertical axis.
この図6は、消去状態から、書込み電圧をパラメータとして、書込み時間によるVthの変化を示している。 The 6, from the erase state, a write voltage as a parameter, shows a change in Vth due to the write time. これより、データ保持特性を保証する充分な書込みVthである1.0Vとするためには、9V書き込みの場合の書込み時間は1msecとなり、7V書き込みの場合の書込み時間は200msecとなる。 This, in order to be 1.0V is sufficient write Vth to ensure data retention characteristics, write time 1msec next case 9V write, write time in the case of 7V writing becomes 200 msec.

図7は、前述した不揮発性メモリデバイス11, 21あるいは 30に、この発明によりデータの消去を行なった場合の消去スピード特性を示す線図である。 7, the nonvolatile memory device 11, 21 or 30 described above, is a diagram showing the erasing speed characteristics when subjected to erasure of data by the present invention.
横軸に消去時間を示し、縦軸にデータ消去後の閾値電圧Vthを示している。 Indicates an erase time on the horizontal axis shows the threshold voltage Vth after data erasure on the vertical axis.
この図7は、書込み状態から、消去電圧をパラメータとして、消去時間によるVthの変化を示している。 FIG 7 is a write state, the erase voltage as a parameter, shows a change in Vth due to the erase time. これより、データ保持特性を保証する充分な消去Vthである−0.5Vとするためには、9V消去の場合の消去時間は200msecとなり、7V消去の場合の消去時間は1secとなる。 This, in order to be sufficiently erased Vth to ensure data retention characteristics -0.5V the erase time 200msec next case 9V erase, erase time in the case of 7V erasing becomes 1 sec.

外部書込み書換え装置3によるデータの書き込み又は消去と、内部書込み書換え回路17によるデータの書き込み又は消去とでは、書込み電圧値又は消去電圧値は異なるが、書き込み又は消去後の閾値電圧Vthは、データ保持特性を保証する値以上のほぼ同一の電圧値となるように書込み又は消去時間を調整する。 And writing or erasing of data by external write rewriting device 3, in the writing or erasing of data by the internal write rewriting circuit 17, but the writing voltage or erasing voltage value varies, the threshold voltage Vth of the write or after erasing the data retention adjusting the write or erase time to be substantially the same voltage value or a value that guarantees characteristics. ここでいうほぼ同一の電圧値とは、若干のばらつきなど多少の違いを含むものである。 The substantially the same voltage value as referred to herein, is intended to include minor variations, such as slight variation.

この発明による半導体メモリ装置のデータ消去方法は、マイクロコンピュータ等の各種システムIC、並びにそれを搭載する電子機器その他の各種機器に広範に利用できる。 The data erase method for a semiconductor memory device according to the invention can be widely utilized for various system IC, and electronic equipment and other various apparatus including it, such as a microcomputer.
そして、半導体メモリ装置の効率的な使用と、信頼性の向上、小型化、及びシステムICの開発期間短縮などを実現することができる。 Then, it is possible to realize the efficient use of the semiconductor memory device, improvement in reliability, size reduction, and the like development time of the system IC.

この発明に使用する半導体メモリ装置を含むシステムICの第1の例の構成を示すブロック図である。 It is a block diagram showing a configuration of a first example of a system IC including a semiconductor memory device for use in the present invention. この発明に使用する半導体メモリ装置を含むシステムICの第2の例の構成を示すブロック図である。 It is a block diagram showing a configuration of a second example of a system IC including a semiconductor memory device for use in the present invention. この発明に用いる不揮発性メモリデバイスにおけるMONOS型メモリの基本的な構造を示す模式的な断面図である。 It is a schematic sectional view showing a basic structure of the MONOS type memory in the non-volatile memory device for use in the present invention. 同じく不揮発性メモリデバイスのメモリセルの他の構造例を示す模式的な断面図である。 Also is a schematic cross-sectional view showing another structural example of a memory cell of a nonvolatile memory device. 同じく不揮発性メモリデバイスのメモリセルのさらに他の構造例を示す模式的な断面図である。 Also is a schematic cross-sectional view showing still another example of the structure of a memory cell of a nonvolatile memory device. 半導体メモリ装置における不揮発性メモリデバイスにデータの書き込みを行なった場合の書込みスピード特性を示す線図である。 It is a diagram showing a write speed characteristics when subjected to writing of data to the nonvolatile memory device in the semiconductor memory equipment. この発明により半導体メモリ装置における不揮発性メモリデバイスにデータの消去を行なった場合の消去スピード特性を示す線図である。 Is a graph showing the erasing speed characteristics when subjected to erasing data in the non-volatile memory device in a semiconductor memory device and more to the present invention. 従来の一般的なマイクロコンピュータの構成例を示すブロック図である。 It is a block diagram showing a configuration example of a conventional microcomputer.

符号の説明 DESCRIPTION OF SYMBOLS

1,2:システムIC 3:外部書込み書換え装置 4:外部出力部10:制御回路(CPU) 11:第1の不揮発性メモリデバイス21:第2の不揮発性メモリデバイス 30:不揮発性メモリデバイス12,22,35:アドレスバッファ 13,23,36:行デコーダ14,24:列デコーダ 15:外部書込み端子 1,2: System IC 3: External writing rewriting device 4: the external output unit 10: control circuit (CPU) 11: first non-volatile memory device 21: the second non-volatile memory device 30: the non-volatile memory device 12, 22 and 35: an address buffer 13,23,36: a row decoder 14, 24: column decoder 15: external write terminal
17:内部書込み書換え回路 18:周辺回路31:プログラム領域 32:書換え不可データ領域 17: internal write rewriting circuit 18: the peripheral circuit 31: a program area 32: rewrite disable data area
33:書換え可能データ領域 37:列デコーダ/マルチプレクサ38:読み出し回路 39:出力バッファ40:MONOS型メモリ 60:アドレストランジスタ 33: rewritable data area 37: a column decoder / multiplexer 38: readout circuit 39: the output buffer 40: MONOS type memory 60: address transistor

Claims (1)

  1. 外部書込み端子と、内部書込み書換え回路と、前記外部書込み端子を通して外部書込み書換え装置を用いてデータを書き込まれ、該データを保持する第1の不揮発性メモリデバイスと、前記内部書込み書換え回路によってデータの書き込み及び書き換えが行われる第2の不揮発性メモリデバイスとを備え、前記第1の不揮発性メモリデバイスと前記第2の不揮発性メモリデバイスとが同一のデバイス構造である半導体メモリ装置に書き込んだデータを消去するデータ消去方法であって、 An external write terminal, and internal write rewriting circuit, written data using an external writing rewriting device through the external write terminal, a first non-volatile memory device for holding the data, the data by the internal write rewriting circuit and a second nonvolatile memory device writing and rewriting are performed, the data written in the semiconductor memory device and the first non-volatile memory device and the second nonvolatile memory device are the same device structure a data erasing method of erasing,
    前記外部書込み端子を通して前記外部書込み書換え装置を用いて前記第1の不揮発性メモリデバイスにデータを書き込むときの書込み電圧値をVwo、データを消去するときの消去電圧値をVeo、消去時間をTeoとし、 The external through said write terminal using the external write rewriting device first nonvolatile Vwo write voltage for writing data into the memory device, the erase voltage value at the time of erasing data Veo, the erase time and Teo ,
    前記内部書込み書換え回路によって前記第2の不揮発性メモリデバイスにデータを書き込むときの書込み電圧値をVwi、データを消去するときの消去電圧値をVei、消去時間をTeiとすると、 Vwi write voltage for writing data to said second non-volatile memory device by the internal write rewriting circuit, when the erase voltage value at the time of erasing data Vei, and Tei erasing time,
    Veo>Vei 及び Teo<Tei Veo> Vei and Teo <Tei
    の条件を満たし、さらに、 Meet the conditions, further,
    Vwo>Veo 及び Vwi=Vei Vwo> Veo and Vwi = Vei
    の条件を満たすことを特徴とする半導体メモリ装置のデータ消去方法。 Data erase method of a semiconductor memory device according to claim satisfy conditions of.
JP2005287166A 2005-09-30 2005-09-30 Data erasing method of a semiconductor memory device Active JP4896479B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005287166A JP4896479B2 (en) 2005-09-30 2005-09-30 Data erasing method of a semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005287166A JP4896479B2 (en) 2005-09-30 2005-09-30 Data erasing method of a semiconductor memory device

Publications (2)

Publication Number Publication Date
JP2007095241A true JP2007095241A (en) 2007-04-12
JP4896479B2 true JP4896479B2 (en) 2012-03-14

Family

ID=37980764

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005287166A Active JP4896479B2 (en) 2005-09-30 2005-09-30 Data erasing method of a semiconductor memory device

Country Status (1)

Country Link
JP (1) JP4896479B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090098228A (en) 2008-03-13 2009-09-17 삼성전자주식회사 Phase-change random access memory and boot block setting method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3993438B2 (en) * 2002-01-25 2007-10-17 株式会社ルネサステクノロジ Semiconductor device
JP3840510B2 (en) * 2003-12-05 2006-11-01 株式会社ルネサステクノロジ Micro-computer
JP2004246923A (en) * 2004-04-23 2004-09-02 Hitachi Ulsi Systems Co Ltd Micro computer

Also Published As

Publication number Publication date Type
JP2007095241A (en) 2007-04-12 application

Similar Documents

Publication Publication Date Title
US6449188B1 (en) Low column leakage nor flash array-double cell implementation
US7190616B2 (en) In-service reconfigurable DRAM and flash memory device
US6927997B2 (en) 3-transistor OTP ROM using CMOS gate oxide antifuse
US20080121970A1 (en) Finned memory cells and the fabrication thereof
US7403429B2 (en) Method of erasing data with improving reliability in a nonvolatile semiconductor memory device
US5581503A (en) Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein
US5210716A (en) Semiconductor nonvolatile memory
US6646916B2 (en) Non-volatile semiconductor memory device
US7177192B2 (en) Method of operating a flash memory device
US5619454A (en) Programming method for healing over-erased cells for a flash memory device
US20060083064A1 (en) Semiconductor memory device with MOS transistors each having floating gate and control gate and method of controlling the same
US4527259A (en) Semiconductor device having insulated gate type non-volatile semiconductor memory elements
US20060028877A1 (en) Different numbers of bits per cell in non-volatile memory devices
US20020191453A1 (en) Nonvolatile semiconductor memory device
US20030235066A1 (en) Ferroelectric write once read only memory for archival storage
US6272042B1 (en) Nonvolatile semiconductor memory
US7355896B2 (en) System for improving endurance and data retention in memory devices
US7158413B2 (en) Semiconductor memory device with MOS transistors, each including a floating gate and a control gate, a control method thereof, and a memory card including the same
JP2005116119A (en) Nonvolatile semiconductor memory device
US20060281247A1 (en) Non-volitale semiconductor memory
JPH06131881A (en) Information writing/reading method for semiconductor memory
US20080273389A1 (en) Flash memory cells, NAND cell units, methods of forming NAND cell units, and methods of programming NAND cell unit strings
US20060133147A1 (en) Nonvolatile semiconductor memory device and voltage generating circuit for the same
US20030085421A1 (en) Semiconductor device and operation method thereof
US5270944A (en) Semiconductor integrated circuit device and process for manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080926

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111004

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111220

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111221

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150106

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350