JP4887646B2 - A thin film transistor device and a manufacturing method thereof, and a thin film transistor array and the thin film transistor display - Google Patents

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Description

本発明は、画像表示装置等に用いる薄膜トランジスタ装置及びそれを用いたディスプレイに関する。 The present invention relates to a thin film transistor device and a display using the same used in the image display apparatus or the like.

半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン(a-Si)やポリシリコン(p-Si)の薄膜トランジスタ(Thin Film Transistor:TFT)が製造され、液晶ディスプレイに応用されている。 The semiconductor itself on the basis of the transistor and integrated circuit technology with the substrate, the thin film transistor of an amorphous silicon on a glass substrate (a-Si) or polysilicon (p-Si) (Thin Film Transistor: TFT) is manufactured, the liquid crystal display It has been applied.
これらのトランジスタにおいては、作動領域の半導体層もシリコン膜をCVD法やPVD法で作成した後、フォトエッチングを施して形成しているので工程が煩雑で製造コストが高くなるのは避けられない。 These in transistors, after creating the semiconductor layer CVD and PVD silicon films also actuation area, not inevitably step since the form is subjected to photo-etching becomes higher complicated and manufacturing cost.
従来のTFT表示装置の一例を、図15及び図16に示す。 An example of a conventional TFT display device, shown in FIGS. 15 and 16. 15は平面配置図であり、図16は線D-D'に沿った断面図である。 Figure 15 is a plan layout view, FIG. 16 is a sectional view taken along line D-D '. この表示装置の製造方法の概要を示すと、先ず、絶縁基板1上に金属成膜およびフォトリソ、エッチングによってゲート電極2およびキャパシタ下部電極10を形成する。 When showing the outline of the manufacturing method of this display device, first, metal deposition and photolithography on an insulating substrate 1, to form a gate electrode 2 and the capacitor lower electrode 10 by etching. 次に、プラズマCVDによってSiNxの絶縁層3およびアモルファスシリコン(a-Si)からなる半導体層6を形成する。 Next, a semiconductor layer 6 made of SiNx insulating layer 3 and the amorphous silicon by plasma CVD (a-Si). アモルファスシリコン(a-Si)の最上部には薄くn+ドーピング層6'を形成しておく。 At the top of the amorphous silicon (a-Si) previously formed thin n + doped layer 6 '. そして、フォトリソによってa-Siからなる半導体層6を島状にパターニングする。 Then, patterning the semiconductor layer 6 made of a-Si by photolithography in an island shape. 続いて画素電極8としてITO(IndiumOxide)を成膜し、フォトリソ・エッチングによって所定の形状にパターニングする。 Then an ITO (IndiumOxide) was deposited as a pixel electrode 8 is patterned by photolithography and etching into a predetermined shape. さらにソース電極4及びドレイン電極5の金属膜を成膜し、フォトリソ・エッチングによってパターニングし、さらにチャネル部のn+-Si層をエッチングする。 Further a metal film of the source electrode 4 and drain electrode 5 is patterned by photolithography and etching, and further etched n + -Si layer of the channel portion.
このように現在の半導体製造プロセスは、真空プロセスと多数回のフォトプロセスを駆使したものであり、装置も大掛かりとなるのでその製造コストも高いものとなる。 Thus the current semiconductor fabrication process, which has full use of vacuum process and a number of times of the photo process, becomes higher manufacturing costs because device also becomes large scale.

また近年、ICカードやRFIDタグ等が注目されている。 In recent years, IC cards and RFID tags and the like have been attracting attention. これらには半導体装置が使用されている。 These semiconductor devices are used. 半導体装置は年々多機能化が進んでいるが、逆に薄型化、軽量化が進行しており、それを実現するため限られたスペースへの集積化や素子の薄型化が求められている。 Although the semiconductor device has progressed year by year multifunctional, thinner conversely, lighter has progressed, thinning of integration and device to limited space to realize it has been desired.
半導体装置に使用される基板を薄くして薄型化を計ろうとすると、素子が壊れ易くなる。 When you Hakaro thinner by reducing the substrate used in a semiconductor device, easily broken element. 例えば、ICカードは、カードホルダや財布などに収納され持ち運ばれるが、ポケットやカバンなどの中で外部からの力により曲げ、捻りなどを加えられることも多く、フレキシブルで壊れにくいことが強く求められている。 For example, IC cards are carried around housed like a card holder or wallet, bent by an external force in such a pocket or bag, etc. is also often added twist, strongly desired to unbreakable flexible It is. また、ワイヤボンディングなどで配線する必要があるため、曲げ、捻りなどで素子自身や配線などが壊れるなど信頼性を著しく低下させる問題がある。 Moreover, since it is necessary to wire such a wire bonding, bending, there is a significantly problem of lowering the reliability such as twisting and the like element itself or wiring or the like breaks.
最近、酸化物半導体や有機半導体を用いたTFTが登場し、半導体層の形成温度を室温〜200℃程度にまで低温化できることから,プラスチック基板を用いることも可能になり、軽量かつフレキシブルなディスプレイが安価に得られるものと期待されている(例えば、特許文献1参照。)。 Recently, an oxide semiconductor or an organic semiconductor and TFT using appeared, the formation temperature of the semiconductor layer because it can lower temperature of up to about room temperature to 200 DEG ° C., also enables the use of a plastic substrate, a lightweight and flexible displays are expected to be obtained at low cost (for example, see Patent Document 1.).

また、従来の半導体装置では、TFTがオフ状態でも電荷がリークするという難点がある。 Further, in the conventional semiconductor device, TFT there is a disadvantage that charge leaks even in the off state. その他にも、キャパシタンス内部で電荷がリークすることもあるが、一般にはTFTからのリークの方が1桁程度大きい。 Besides, although sometimes to leak charges internal capacitance, typically towards the leak is large about one order of magnitude from the TFT. このリークがはなはだしい場合には、フレーム周波数と同じ周期で画像の明暗が変化するフリッカーと呼ばれる現象が生じてしまう。 If this leakage is extreme, the phenomenon that brightness of the image in the same cycle as the frame frequency is called flicker changes occurs.
ところで、トップゲート構造のTFTでは、リーク電流の発生部位は、TFTの半導体層のエッジ部とゲート電極が交差する部分で発生するとされている。 Incidentally, in the TFT of the top gate structure, occurrence site of leakage current, the edge portion and the gate electrode of the semiconductor layer of the TFT is to occur at the intersection. この原因としてこのエッジ部においてゲート電極の絶縁不良のために、ゲート電極によりソース電極とドレイン電極とが短絡されてしまう。 In the edge portion as the cause for the poor insulation of the gate electrode, the source electrode and the drain electrode from being short-circuited by the gate electrode. 或いは、エッチングやイオンドーピングによるダメージで半導体層の周囲が結晶構造になっていないことがあげられる。 Alternatively, the periphery of the semiconductor layer may be mentioned to be out of the crystal structure damage due to etching or ion doping.

リーク電流の少ないTFTを得ることを目的として、ソース電極とゲート電極を円形状に配置したTFTを具備した液晶ディスプレイが提案されている(例えば、特許文献2参照。)。 In order to obtain a low leakage current TFT, a liquid crystal display provided with the TFT placing the source electrode and the gate electrode in a circular shape it has been proposed (e.g., see Patent Document 2.). 図17に示すようにこの液晶ディスプレイの薄膜トランジスタでは、ゲイト電極502がソース電極501を囲むように配置され、前記ゲイト電極502の外側に、前記ゲイト電極502をほぼ囲むようにドレイン電極503が配置された構造を有している。 In this liquid crystal display thin film transistor as shown in FIG. 17, the gate electrode 502 is disposed so as to surround the source electrode 501, the outside of the gate electrode 502, the drain electrode 503 so as to substantially surround the gate electrode 502 is disposed and it has a structure. 図中504は半導体層である。 Figure 504 is a semiconductor layer. すなわち、半導体層にはTFTの外形が略相似とされた電極が同心円状に配置されている。 That is, the electrode outer shape of the TFT is substantially similar is arranged concentrically in the semiconductor layer. 円形の電極の外側を囲むように、ゲイト電極と円環の一部が欠けた形状の電極が配置されている。 So as to surround the outer circular electrode, the shape of the electrode with the cut portion of the gate electrode and the ring are arranged. 円環の一部が欠けた形状の電極はゲイト電極を構成する配線金属とは異なる層に配置され、二つの電極は同一層の配線金属で構成されている。 Partially chipped shape of the electrode of the ring is the wiring metal constituting the gate electrode is arranged in different layers, the two electrodes are composed of a wiring metal of the same layer. これにより、半導体層のエッジ部がソース電極とドレイン電極とを結ぶ線上に存在しないため、ドレイン電極とソース電極とがゲート電極によって短絡されることのない構成となっており、この結果、リーク電流を減少させることができるとされている。 Thus, since the edge portion of the semiconductor layer is not present on the line connecting the source electrode and the drain electrode, and the drain electrode and the source electrode has a structure that is not short-circuited by the gate electrode, the result, the leakage current it is to be able to reduce. この現象は、パターニングされた半導体層を有する場合で、かつトップゲート構造のTFTに特有のものである。 This behavior, when having a patterned semiconductor layer, and is specific to the TFT of the top gate structure.

半導体のパターニングを不要とする技術としては、ソース(またはドレイン)の周囲に動作層、その周囲にドレイン(またはソース)、その周囲にしゃへい電極を設けた構造がある(例えば、特許文献3参照)。 Semiconductor patterning as a technique which does not require the operation layer around the source (or drain), drain (or source) to the surroundings, there is a structure in which a shielding electrode on its periphery (e.g., see Patent Document 3) . しかし、特許文献2および特許文献3のように半導体としてシリコンを用いた場合には、コンタクト層を形成するためのイオン注入やエッチングが必要であり、半導体のパターニングを不要としてもそれに相当するプロセスは残っており、相変わらず複雑なものであった。 However, in the case of using silicon as the semiconductor, as in Patent Document 2 and Patent Document 3, it is necessary to ion implantation and etching for forming the contact layer, the process also corresponds to it as required patterning of semiconductors the remaining are, it was those still complicated. また、遮蔽電極は構造を複雑にするものであった。 Further, the shielding electrode has been to complicate the structure.
再公表特許WO98−29261号公報 Re-published patent WO98-29261 No. 特開平08−160469号公報 JP 08-160469 discloses 特開平08−139336号公報 JP 08-139336 discloses

本発明は、かかる従来技術の状況に鑑みてなされたものあって、薄膜トランジスタ装置をフォトリソの工程数を減らし、安価に提供することを目的とする。 The present invention provides a one was made in view of the situation in the prior art, a thin film transistor device reduces the number of steps photolithography, and an object thereof is to provide low cost.
また、特許文献2に開示された技術では半導体層を横切るエッジ部に発生するリーク電流は低減されるものの、画像を安定させるためのキャパシタは配線や電極の重なりを利用したものであり、充分な機能を発揮させることができない欠点がある。 Further, in the technique disclosed in Patent Document 2 although leakage current generated in the edge portion crossing the semiconductor layer is reduced, the capacitor for stabilizing an image is obtained by utilizing the overlap of wirings and electrodes, sufficient there can not exert the function drawbacks.
本発明は、リーク電流が少なく、画像を安定させるために効果的なキャパシタを具備した薄膜トランジスタ装置を提供することを目的とする。 The present invention aims to provide a thin film transistor device having an effective capacitor for leakage current less, to stabilize the image.
さらに、本発明は上記のような薄膜トランジスタ装置を使用した薄膜トランジスタアレイを提供し、もって画像の安定した軽量で薄い薄膜トランジスタディスプレイを提供することを目的とする。 Furthermore, the present invention provides a thin film transistor array using a thin film transistor device as described above, and thereby to provide a thin film transistor display a stable lightweight image.

上記課題を解決するため、本発明は絶縁基板上に形成されたゲート電極およびキャパシタ下部電極とを有し、その上に形成されたゲート絶縁膜を介して半導体層が配置されており、該半導体層上に接してソース電極、ドレイン電極およびキャパシタ上部電極とを有し、さらにその上に形成された層間絶縁膜を介して画素電極を有する薄膜トランジスタ装置であって、平面視的配置において、前記ソース電極が孤立島パターンをなし、前記ドレイン電極が該ソース電極を取り囲むように配置されており、さらに前記ゲート電極が該ソース電極とドレイン電極の間隙を埋める位置に配置されてなり、かつ前記層間絶縁膜中のビアホールによって画素電極とソース電極間および画素電極とキャパシタ上部電極間が接続されており、前記キャパシタ上 To solve the above problems, the present invention has a gate electrode and a capacitor lower electrode formed on an insulating substrate, there is disposed a semiconductor layer via a gate insulating film formed thereon, the semiconductor the source electrode in contact on the layer, and a drain electrode and a capacitor upper electrode, a thin film transistor device having a pixel electrode via a further interlayer insulating film formed thereon, in a plan view arrangement, the source electrode forms the isolated island pattern, the drain electrode are disposed so as to surround the source electrode, it is more the gate electrode is disposed in a position to fill the gap between the source electrode and the drain electrode, and the interlayer insulating the via hole in the film are connected between the pixel electrode and the source electrode and between the pixel electrode and the capacitor upper electrode, on the capacitor 電極が孤立島パターンであり、かつ前記キャパシタ下部電極が該キャパシタ上部電極よりも大きくかつキャパシタ上部電極を包含するように形成されてなり、前記半導体層が前記基板の全面にわたって一面で形成されてなる薄膜トランジスタ装置とした。 Electrode is an isolated island pattern, and the capacitor lower electrode is formed so as to include large and the capacitor upper electrode than the capacitor upper electrode, becomes the semiconductor layer is formed on the one entire surface of the substrate and a thin film transistor device.
半導体層を島状にパターニングしなければならない理由は、仮に島状にパターニングしなかった場合、全面に形成された半導体層のうち、ゲートで制御されていない部分を介して他の電極との間にリーク電流が流れるためである。 Why it should be patterned semiconductor layer in an island shape, if not patterned tentatively like islands among the entire surface formed semiconductor layer, between the other electrode through the portion that is not controlled by the gate This is because leakage current flows into. 例えば、ゲート電極が下に存在する部分以外においてソース電極と他の電極との間を半導体層が繋いでいると、リーク電流が流れてソース電極の電位が変化してしまう。 For example, the gate electrode and connects the semiconductor layer between the source electrode and the other electrodes in except the portion below the potential of the source electrode leakage current flows is changed. これは、ディスプレイの表示の悪化を引き起こす。 This causes the deterioration of the display of the display.
それに対して、本発明の構造の薄膜トランジスタ装置とすることにより、半導体層をパターニングしなくてもソース・ドレイン間のリーク電流を低減でき、プロセスを簡略化できる。 In contrast, by a thin film transistor device structure of the present invention, even without patterning the semiconductor layer can reduce the leakage current between the source and drain, thereby simplifying the process. なぜならば、ソースに流れ込む電流を、ゲートが完全に制御できるからである。 This is because, it is the current that flows to the source, since the gate can be completely controlled. なお、ここで低減するリーク電流は、ゲート電極上以外の部分で半導体が繋がることによるソース・ドレイン間のリーク電流であり、特許文献2のゲートリークとは異なる。 Note that the leakage current to reduce here is a leakage current between the source and drain due to the semiconductor leads at portions other than the gate electrode, different from the gate leakage in Patent Document 2.
また、画像を安定させるためのキャパシタを効果的に配置している。 Also arranged a capacitor for stabilizing the image effectively. 従って画像表示装置とした場合に極めて安定した画像が得られるようになる。 Therefore so very stable image can be obtained in the case of the image display device.
キャパシタ上部電極に流れ込む電流を、キャパシタ下部電極がシャットアウトすることができる。 The current flowing into the capacitor upper electrode, the capacitor lower electrode can be shut out.
安価な印刷法を使用することが可能となり、エッチング工程も削減することができる。 It is possible to use an inexpensive printing method, an etching process can also be reduced.

本発明の薄膜トランジスタ装置では、 前記ソース電極と前記ドレイン電極は、櫛状に噛み合って配置されているものとするのが好ましい。 In the thin film transistor device of the present invention, the drain electrode and the source electrode is preferably assumed to be arranged in mesh with the comb.
また、前記ソース電極は、互いに離間した状態で平行に延びる複数のソース側櫛状部を有し、前記ドレイン電極は、隣り合う前記ソース側櫛状部の間に前記ソース側櫛状部から離間した状態で配置され、前記ソース側櫛状部と平行に延びるドレイン側櫛状部を有するものとすることができる。 The spacing, the source electrode has a plurality of source-side comb extending parallel while spaced from each other, the drain electrode, from the source-side comb between the source-side comb adjacent are arranged in a state, it can be assumed to have a drain-side comb extending parallel to said source-side comb.
また、平面視的配置において、前記ドレイン電極及びソース電極を前記キャパシタ電極と離れた位置に配置したものとするのが好ましい。 Further, in the plan view arrangement, preferably intended to the drain electrode and source electrode was located away to the capacitor electrode.
これは、ソース電極を孤立島パターンにするために必要である。 This is necessary in order to the source electrode to the isolated island pattern.
また、平面視的配置において、前記ソース電極が円形であって、前記ドレイン電極が等幅リング状であり、かつそれらの中心が一致しているものとすることができる。 Further, in the plan view arrangement, the source electrode is a circular, the drain electrode is equal width ring, and can be assumed that their centers are coincident.

本発明の薄膜トランジスタ装置においては、 前記ゲート絶縁膜の上に前記半導体層が配置されており、前記半導体層の上に前記ソース電極、前記ドレイン電極、および前記キャパシタ上部電極が配置されているとすることができる。 In the thin film transistor device of the present invention, wherein the semiconductor layer is disposed on the gate insulating film, the source electrode on the semiconductor layer, and the drain electrode, and the capacitor upper electrode is arranged it is possible.

本発明の薄膜トランジスタアレイは、絶縁基板上に前記本発明の薄膜トランジスタ装置がマトリクス状に複数個配列されてなり、これら複数個の薄膜トランジスタ装置をゲート配線、ドレイン配線及びキャパシタ配線によって電気的に接続したものである。 Thin-film transistor array of the present invention, those thin film transistors devices of the present invention on an insulating substrate is being a plurality arranged in a matrix, gate wiring these plurality of thin film transistors apparatus were electrically connected by a drain wiring and a capacitor wiring it is.
また、本発明の薄膜トランジスタディスプレイは、前記の薄膜トランジスタアレイと対向基板とが、平面視略矩形枠状のシール材によって貼り合わされ、このシール材によって囲まれた領域内に液晶層が封入されたものである。 The thin-film transistor display of the present invention includes the thin film transistor array and the counter substrate are bonded by a generally rectangular plan view frame-like sealing material, in which the liquid crystal layer is sealed a region surrounded by the sealing material is there.
本発明の液晶ディスプレイは、本発明の薄膜トランジスタ装置を使用しているので、画像が安定しており、しかも薄くて軽量なものが安価に提供される利点がある。 Liquid crystal display of the present invention, because it uses a thin film transistor device of the present invention, an image is advantageous stable, yet the thin light weight and are available at very low prices.

本発明の薄膜トランジスタ装置の製造方法は、絶縁基板上に、導電膜からなるゲート電極およびキャパシタ下部電極を形成し、その上にゲート絶縁膜を形成し、次いでゲート絶縁膜上に半導体層を形成し、その上にソース電極、ドレイン電極、キャパシタ上部電極を形成し、その上に層間絶縁膜を形成した後、該層間絶縁膜の所定位置にビアホールを形成し、該ビアホール中に導体層を形成し、さらに前記ビアホールを含む層間絶縁膜上に画素電極を形成する工程とを少なくとも有する製造方法を採用した。 Method of manufacturing a thin film transistor device of the present invention, on an insulating substrate, a gate electrode and a lower capacitor electrode made of a conductive film, forming a gate insulating film thereon, and then the semiconductor layer on the gate insulating film formed, forms the shape of the source electrode, the drain electrode, the capacitor upper electrode thereon, after forming an interlayer insulating film on the its, via holes are formed at predetermined positions of the interlayer insulating film, a conductor in the via hole forming a layer, employing the manufacturing method comprising at least a step of forming a pixel electrode on the further interlayer insulating film including the via hole.
この製造方法において、前記ソース電極、ドレイン電極およびキャパシタ上部電極を形成する工程に、少なくとも印刷工程を含むことができる。 In this manufacturing method, the step of forming the source electrode, the drain electrode and the capacitor upper electrode may include at least printing process.
さらに、前記ビアホール中に導体層を形成する工程にも、少なくとも印刷工程を含むことができる。 Furthermore, even in the step of forming a conductor layer in the via hole may include at least printing process.
このような製造方法によれば、リーク電流が少なく効果的なキャパシタを具備した薄膜トランジスタ装置を、確実に製造することができる。 According to such a manufacturing method, a thin film transistor device in which leakage current equipped with a less effective capacitor can be reliably manufactured.
特に、印刷方法を採用すれば必要な部分にのみ導体を形成することができるので、製造工程が大幅に削減され、大量に安価に製造することが可能となる。 In particular, it is possible to form a conductor only where needed By employing the printing method, the manufacturing process is significantly reduced, it is possible to mass-produced at low cost.

画素電極とソース電極、画素電極とキャパシタ上部電極をビアホール接続することにより、TFT部とキャパシタ部を独立に設計できる。 Pixel electrode and the source electrode, by a via hole connecting the pixel electrode and the capacitor upper electrode, can be designed TFT section and a capacitor section independently. また、ソース電極を孤立島パターンにしてゲート電極で囲むことや、キャパシタ上部電極をキャパシタ下部電極で囲むことにより、オフ電流を低減できる。 Moreover, and by enclosing the gate electrode and the source electrode to the isolated island pattern, by enclosing the capacitor upper electrode in the capacitor lower electrode can reduce the off current. ソース電極が円形、ドレイン電極が等幅リング状で中心が一致していることにより、チャネル長を均一に保てるので、特性が均一で安定したリーク電流の少ない安定した動作を確保することができる。 Source electrodes circular, by the drain electrode is centered in a fixed-width ring-shaped match, since uniformly maintain the channel length can be ensured characteristics stable leakage current less stable operation and uniform.
また、本発明の製造方法によれば、安価な素材を使用して薄くて軽い薄膜トランジスタディスプレイを大量に安価に提供することが可能となる。 According to the production method of the present invention, it is possible to provide a large amount at low cost thin and light TFT displays using inexpensive materials.

本発明の実施の形態について、以下に図面を使用して詳細に説明する。 Embodiments of the present invention will be described in detail using the accompanying drawings. なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。 In the drawings used in the following, the scale in order to facilitate understanding of the description are not drawn precisely.
(第1の実施形態) (First Embodiment)
本発明の第1の実施形態に係わる薄膜トランジスタ装置を、図1及び図2に示す。 The thin film transistor device according to a first embodiment of the present invention, shown in FIGS. 図1は薄膜トランジスタアレイの1画素領域を示す平面配置図であり、図2は線A−A'に沿った断面図を示している。 Figure 1 is a plan layout view showing a pixel region of a thin-film transistor array, Fig. 2 shows a sectional view along line A-A '.
図1に示すように第1の実施形態に係わる薄膜トランジスタ装置50は、画素電極8の中央部に孤島状で円形のソース電極4が有り、該ソース電極4を取り巻くように環状のドレイン電極5が配置されている。 A thin film transistor device according to the first embodiment as shown in FIG. 1 50, there is a circular source electrode 4 in island-like in the central portion of the pixel electrode 8, the drain electrode 5 of the annular so as to surround the source electrode 4 It is located. ソース電極4の中央にはビアホール9が設けてある。 In the center of the source electrode 4 via hole 9 is provided. ソース電極4とドレイン電極5の間隙を埋めるようにゲート電極2が形成されていて、薄膜トランジスタ51を形成している。 The gate electrode 2 so as to fill the gaps of the source electrode 4 and drain electrode 5 be formed, to form a thin film transistor 51. ソース電極4とゲート電極2は、それぞれソース・ドレイン配線5'及びゲート配線2'に接続されている。 The source electrode 4 and the gate electrode 2 are respectively connected to the source and drain lines 5 'and the gate wiring 2'.
また、画素電極8の薄膜トランジスタ51に隣接した部分にはキャパシタ52が形成されている。 The capacitor 52 is formed in a portion adjacent to the thin film transistor 51 of the pixel electrode 8. キャパシタ52にはキャパシタ上部電極11が有り、中央にビアホール12が設けてある。 Capacitor upper electrode 11 in the capacitor 52 is there, via holes 12 in the center is provided. キャパシタ上部電極11は、キャパシタ配線10'に接続されている。 Capacitor upper electrode 11 is connected to the capacitor wiring 10 '.
これらドレイン配線5'、ゲート配線2'及びキャパシタ配線10'は、複数の画素領域を結ぶように延長されている。 These drain wire 5 ', the gate line 2' and the capacitor wiring 10 'is extended so as to connect the plurality of pixel regions.

また、図2に示すように第1の実施形態に係わる薄膜トランジスタ装置50は、絶縁基板1上にゲート電極2およびキャパシタ下部電極10が同一面に形成され、その上がゲート絶縁膜3で覆われている。 Further, a thin film transistor device 50 according to the first embodiment as shown in FIG. 2, the gate electrode 2 and the capacitor lower electrode 10 is formed on the same surface on the insulating substrate 1, the upper is covered with the gate insulating film 3 ing. さらにその上に半導体層6が覆っており、その上にソース電極4、ドレイン電極5及びキャパシタ上部電極11が同一面に形成されている。 Further has the semiconductor layer 6 is covered thereon, a source electrode 4, the drain electrode 5 and the capacitor upper electrode 11 is formed on the same surface thereon. さらにその上を層間絶縁層7で覆い、その上に画素電極8が形成されている。 Further covered thereon with an interlayer insulating layer 7, the pixel electrode 8 is formed thereon. 画素電極8は、ビアホール9によってソース電極4と接続され、ビアホール12によってキャパシタ上部電極11と接続されている。 Pixel electrode 8 is connected to the source electrode 4 via hole 9, and is connected to the capacitor upper electrode 11 by the via holes 12.

第1の実施形態に係わる薄膜トランジスタ装置では、平面視的配置において前記ドレイン電極及びソース電極を前記キャパシタ電極と離れた位置に配置している。 The thin film transistor device according to the first embodiment, are arranged the drain electrode and the source electrode at a distance between the capacitor electrode in a plan view arrangement. このためトランジスタ薄膜51部分とキャパシタ52部分を独立して設計できるという利点がある。 Therefore there is an advantage that can be designed independently transistor thin film 51 portion and the capacitor 52 parts.
また、周辺の電極や配線の影響を極力排除することができるようになる。 Further, it is possible to remove as much as possible the influence of the surrounding electrodes and wirings.
また、平面視的配置において、前記ソース電極が円形であって、前記ドレイン電極が等幅リング状であり、かつそれらの中心が一致していてドレイン電極がソース電極を囲む形状となっている。 Further, in the plan view arrangement, the A source electrode is circular, the a drain electrode is equal width ring, and their centers drain electrode match has a shape surrounding the source electrode. つまりゲート電極が該ソース・ドレイン電極間を包含する形状となっている。 That gate electrode has a shape including between said source and drain electrodes.

また、第1の実施形態に係わる薄膜トランジスタ装置では、半導体層6が基板全面に形成されている。 Further, a thin film transistor device according to the first embodiment, the semiconductor layer 6 is formed on the entire surface of the substrate. 半導体層6が基板全面に形成されていても、ソース電極4に流れ込もうとする電流を、ゲート電極2の電位を制御することにより遮断できるので、ソース・ドレイン電極間をオフ状態に保つことができ、半導体層をパターニングして形成したのと何ら変わりない機能を発揮させることができる。 Even if the semiconductor layer 6 is formed on the entire surface of the substrate, the current to be flow into the source electrode 4, since it blocked by controlling the potential of the gate electrode 2, to keep the source and drain electrodes in the OFF state it can be, it is possible to exert any change does not function as was formed by patterning the semiconductor layer.
半導体層を基板全面に形成することの利点は、電極をパターニングするためのエッチング工程を省略することができる点にある。 The advantage of forming a semiconductor layer on the entire surface of the substrate is that it is possible to omit the etching process for patterning the electrodes. このことは印刷法の採用と共に、工程簡略化が促進されコスト削減に大いに寄与することができる。 This, together with the adoption of printing, is promoted process simplification can contribute significantly to cost reduction.
ここで、ゲート電極2は、ソース電極4とドレイン電極5の間隙だけでなくソース電極4をも包含した島形状でもよいが、ソース電極4やドレイン電極5との間の寄生容量を小さくするために、ソース電極4とドレイン電極5の間隙にほぼ相当する閉ループであるとさらに望ましい。 Here, the gate electrode 2 may be an island shape also encompasses source electrode 4 as well as the gap of the source electrode 4 and drain electrode 5, but in order to reduce the parasitic capacitance between the source electrode 4 and drain electrode 5 a further desirable if there almost corresponding closed loop gap between the source electrode 4 and the drain electrode 5.

さらに、第1の実施形態に係わる薄膜トランジスタ装置では、平面視的配置において、キャパシタがトランジスタに隣接した別の位置に孤立パターンとして配置され、かつ前記キャパシタ下部電極が該キャパシタ上部電極よりも大きくかつキャパシタ上部電極を包含するように形成してある。 Further, in the thin film transistor device according to the first embodiment, in the plan view arrangement, the capacitor is arranged as an isolated pattern to another position adjacent to the transistor, and the larger and capacitor than capacitor lower electrode is the capacitor upper electrode It is formed so as to cover the upper electrode. このためキャパシタ下部電極10の電位をTFTがオフ状態になる電位にしておけば、半導体層6を経由してキャパシタ上部電極11に流れ込もうとする電流はキャパシタ下部電極10の電位によって遮断され、TFTがオフの時の画素電極の電位を正常に保つことができる。 In Therefore TFT potential of the capacitor lower electrode 10 is Oke set to a potential at which the turned off, current to be flow into the capacitor upper electrode 11 via the semiconductor layer 6 is blocked by the potential of the capacitor lower electrode 10, TFT can maintain normal potential of the pixel electrode when off.
このため、キャパシタは他の電極や配線の影響を受けることが無く、しかも必要な大容量を確保できるので、キャパシタとして高い性能を発揮することができる。 Therefore, the capacitor is not affected other electrodes or wiring, and since it ensures a large capacity required, can exhibit high performance as a capacitor.

また、ソース電極4、ドレイン電極5、キャパシタ上部電極11を形成する工程としてスクリーン印刷を用いることにより、これらのパターニングにフォトリソを用いる必要がない。 The source electrode 4, the drain electrode 5, by using a screen printing as the step of forming the capacitor upper electrode 11, it is not necessary to use a photolithography these patterning. しかしパターン形状によってはソース電極4とドレイン電極5間の距離(チャネル長)を一定に保つことができない場合がある。 However, the pattern shape may not be able to maintain the distance between the source electrode 4 and drain electrode 5 (the channel length) constant. 例えば図5(a)のような四角形に形成する場合では、印刷工程で角の丸まりや線の太りが生じて図5(b)のような形状になり、チャネル長が変化して特性のばらつきが生じる。 In the case of forming a square, as shown in FIG. 5 (a), for example, thickening of the Mariya Maru line corners occur in the printing process becomes a shape as in FIG. 5 (b), variation in the characteristics channel length is changed It occurs. そこでソース電極4とドレイン電極5間の距離(チャネル長)を高精度に形成すべく鋭意検討した結果、図6(a)に示すようにソース電極4が円形、ドレイン電極5が等幅リング形状であり、それらの中心を一致させる場合には、印刷後も図6(b)のような形状に仕上げることができるのでチャネル長を均一に保てることを見出した。 Therefore the source electrode 4 and the distance between the drain electrode 5 (channel length) the result of intensive studies to accurately formed, the source electrode 4 is circular, the drain electrode 5 are equal width ring-shaped as shown in FIG. 6 (a) , and the in the case to match their centers found that maintain the channel length uniform because it can finish after printing on the shape as shown in FIG. 6 (b).

本発明の薄膜トランジスタ装置において、絶縁基板としては使用する半導体や導体の材質によって、石英やガラスの他に、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルフォン(PES)、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリスチレン(PS)、ポリ塩化ビニル(PVC)、ポリエチレン(PE)、ポリプロピレン(PP)、ナイロン等のプラスチックが使用できる。 In the thin film transistor device of the present invention, the material of the semiconductor or conductor to be used as the insulating substrate, in addition to quartz, glass, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), polyimide (PI ), polyetherimide (PEI), polystyrene (PS), polyvinyl chloride (PVC), polyethylene (PE), polypropylene (PP), plastic such as nylon may be used. これらのプラスチック基板は薄いフィルム状で絶縁基板として使用できる利点がある。 These plastic substrates can be advantageously used as an insulating substrate with a thin film form.

ゲート電極、キャパシタ下部電極、ソース電極、ドレイン電極、キャパシタ上部電極及びこれらを繋ぐゲート配線、ソース配線、キャパシタ配線としては、Al、Cr、Au、Ag、Cu、Ti、Ni等の導電性の良い金属膜や、ITO等の透明電極膜が使用できる。 Gate electrode, the capacitor lower electrode, the source electrode, the drain electrode, the capacitor upper electrode and the gate wiring connecting them, the source wiring, the capacitor wiring, Al, Cr, Au, Ag, Cu, Ti, good conductivity such as Ni a metal film or a transparent electrode film of ITO or the like can be used. これらの導電膜はCVD法やPVD法を使用して形成する。 These conductive film is formed using a CVD method or a PVD method.
あるいはまた、AgペーストやNiペースト等の導電ペーストを使用することもできる。 Alternatively, it is also possible to use a conductive paste such as Ag paste or Ni paste. AgペーストやNiペーストを印刷した後、焼成することによって形成するのが望ましい。 After printing the Ag paste or Ni paste it is preferably formed by firing.
ソース電極、ドレイン電極、キャパシタ上部電極あるいはこれらを繋ぐゲート配線、ソース配線、キャパシタ配線を印刷法を使用して形成することにより、1回のプロセスで成膜とパターニングができるので、工程を簡略化して設備投資を大幅に削減することが可能となる。 Source electrode, the drain electrode, the capacitor upper electrode or the gate wiring connecting them, the source wiring, by forming using the printing method capacitor wiring, since one process can deposition and patterning, the process is simplified it is possible to significantly reduce the capital investment Te.
また、印刷法として特にスクリーン印刷を使用すると、ソース電極、ドレイン電極あるいはキャパシタ上部電極を厚く形成できるので、ビアホール用の穴を形成する場合に電極に到達し、かつ貫通しない搾孔条件が広いという利点がある。 Moreover, the use of particular screen printing as the printing method, the source electrode, it is possible to thickly form the drain electrode or the capacitor upper electrode to reach the electrode when forming the holes for via holes, and Shiboana conditions that do not penetrate the called wide there is an advantage.

ゲート絶縁層や層間絶縁膜としては、SiO 、Al 、SiN等の無機物質や、ポリビニルフェノール、エポキシ、ポリイミド等の有機物質を用いることができる。 As the gate insulating layer and the interlayer insulating film can be used and inorganic materials SiO 2, Al 2 O 3, SiN or the like, polyvinyl phenol, epoxy, an organic material such as polyimide. 通常、無機物質の膜はCVD法やPVD法を使用して形成し、有機物質はスピンコート法や印刷法を使用して形成することができる。 Usually, films of inorganic materials was formed using the CVD method or PVD method, the organic material may be formed using a spin coating method or a printing method.

半導体層を構成する半導体としては、InGaZnO系、InZnO系、ZnGaO系、InGaO系、In 、ZnO、SnO 、あるいはこれらの混合物等の酸化物半導体や、ポリチオフェン誘導体、ポリフェニレンビニレン誘導体、ポリチエニレンビニレン誘導体、ポリアリルアミン誘導体、ポリアセチレン誘導体、アセン誘導体、オリゴチオフェン誘導体等の有機半導体を用いることができる。 The semiconductor constituting the semiconductor layer, InGaZnO system, InZnO system, ZnGaO system, InGaO system, In 2 O 3, ZnO, SnO 2 or the oxide semiconductor and the like and mixtures thereof, polythiophene derivatives, polyphenylene vinylene derivatives, poly thienylene vinylene derivatives, polyallylamine derivatives, polyacetylene derivatives, acene derivatives, and organic semiconductors such as oligothiophene derivatives.

酸化物半導体層は、有機金属化学気相成長やスパッタやレーザアブレーションによる成膜によっても得ることができるが、原料を塗布した後焼成によっても得ることができる。 The oxide semiconductor layer can be obtained by film formation by metal organic chemical vapor deposition, sputtering and laser ablation, it can also be obtained by baking after coating the raw material.
有機半導体膜を用いる場合は、蒸着によって得られるほか、原料の塗布・焼成によっても得ることができる。 When using an organic semiconductor film, in addition obtained by evaporation, it can also be obtained by applying and baking of raw materials.
酸化物半導体や有機半導体を使用すると、半導体層の形成に要する温度が室温または200℃以下まで低くなるので、絶縁基板としてプラスチックフィルムを使用できるようになる利点がある。 With an oxide semiconductor or an organic semiconductor, the temperature required for forming the semiconductor layer is lowered to room temperature or 200 ° C. or less, there is an advantage that so the plastic film can be used as the insulating substrate.

層間絶縁膜に形成するビアホール用の穴の形成には、UV−YAGレーザビームを使用するのが好ましい。 The formation of the holes for via holes formed in the interlayer insulating film, it is preferable to use a UV-YAG laser beam. UV−YAGレーザビームを使用すれば、微少なビアホールを正確に形成することが可能である。 Using UV-YAG laser beam, it is possible to accurately form a fine via holes.
ビアホール内にはAgペーストやNiペーストを印刷した後ドクターブレードで押し込んで形成することもできる。 The via hole can be formed by pushing a doctor blade after printing the Ag paste or Ni paste.
画素電極としてはAlやAgの薄膜やITO膜が好適に用いられる。 The pixel electrode thin film or an ITO film of Al or Ag is preferably used.

次に、本実施形態の薄膜トランジスタ装置の製造方法について、図3及び図4の断面工程図を用いて説明する。 Next, a manufacturing method of a thin film transistor device of the present embodiment will be described with reference to cross-sectional process views of FIGS. 絶縁基板1として、例えば厚さ125μmのポリエチレンナフタレート(PEN)を用意し、Alを全面にスパッタ成膜した後フォトリソおよびエッチングによって所定の位置にリング状のゲート電極2と長方形のキャパシタ下部電極10を形成する(図3(a)参照)。 As the insulating substrate 1, a thickness of providing a polyethylene naphthalate (PEN) of 125 [mu] m, the ring-shaped gate electrode 2 and a rectangular capacitor lower electrode 10 of a predetermined position by photolithography and etching after sputtering the Al on the entire surface to form (see Figure 3 (a)). 例えばAl膜の厚さは100nm、ゲート電極2の外径は160μm、内径は80μm、キャパシタ下部電極のサイズは225μm×375μm程度にすることができるが、サイズは使用目的に合わせて適宜変更可能である。 For example, the thickness of the Al film is 100 nm, the outer diameter of the gate electrode 2 is 160 .mu.m, an inner diameter of 80 [mu] m, the size of the capacitor lower electrode can be set to about 225 .mu.m × 375 .mu.m, size can be changed as appropriate depending on the intended use is there. なお、この時ゲート配線およびキャパシタ配線も同時に形成しておく。 Note that previously formed simultaneously at this time the gate wiring and the capacitor wiring.

次に、スパッタによってゲート絶縁膜3となるSiO 等と、半導体層6となるInGaZnO 膜を成膜する(図3(b)参照)。 Then, deposited and the SiO 2 or the like serving as a gate insulating film 3 by sputtering, the InGaZnO 4 film serving as a semiconductor layer 6 (see Figure 3 (b)). 厚さはそれぞれ500nmおよび200nm程度が適当である。 The thickness is suitably respectively 500nm and 200nm approximately.

次に、ソース電極4、ドレイン電極5、キャパシタ上部電極11をAgペーストを使用したスクリーン印刷法によって形成する(図3(c)参照)。 Next, the source electrode 4, the drain electrode 5 are formed by screen printing using an Ag paste capacitor upper electrode 11 (refer to Figure 3 (c)). 厚さは10μm程度、ソース電極4は直径100μmの円形、ドレイン電極5は外形200μm、内径140μm程度のリング状、キャパシタ上部電極11は200μm×350μm程度の長方形とする。 Thickness 10μm approximately, circular source electrode 4 has a diameter of 100 [mu] m, the drain electrode 5 outer 200 [mu] m, inner diameter 140μm approximately ring-shaped, the capacitor upper electrode 11 is a rectangular of about 200 [mu] m × 350 .mu.m. なお、この時ドレイン配線も同時に形成しておく。 At this time the drain wire is also previously formed simultaneously.
さらに、エポキシ樹脂を塗布・焼成することにより層間絶縁膜7を形成する(図3(d)参照)。 Further, an interlayer insulating film 7 by applying and firing an epoxy resin (see FIG. 3 (d)). 厚さは100μm程度とする。 The thickness is about 100μm.

次に、UV−YAGレーザによって層間絶縁膜7に直径50μm前後のビアホール9,12を形成し(図4(e))、ドクターブレードによってAgペーストを埋め込んだ後、焼成する(図4(f))。 Then, UV-YAG laser by forming a via hole 9 and 12 diameter of about 50μm in the interlayer insulating film 7 (FIG. 4 (e)), after filling Ag paste by a doctor blade, calcining (FIG. 4 (f) ). ここで、表面を軽く削って平らにしておくのが好ましい。 Here, it is preferable to keep the flat by shaving the surface lightly.

最後に、画素電極8として例えばAlやITOを蒸着し、フォトリソ・エッチングによって490μm角程度の正方形にパターニングする(図4(g))。 Finally, by depositing to example Al and ITO as the pixel electrode 8 is patterned into a square of approximately 490μm square by photolithography and etching (FIG. 4 (g)).
このようにして第1の実施形態の薄膜トランジスタ装置を得る。 Thus obtained thin film transistor device of the first embodiment in the.

このような薄膜トランジスタ装置を用いて、液晶ディスプレイ等の画像表示素子を作製できる。 Using such a thin film transistor device can be produced an image display device such as a liquid crystal display. 例えば半導体層6に酸化物半導体、ゲート電極2、ソース電極4、ドレイン電極5、キャパシタ下部電極10、キャパシタ上部電極11にすべてITO等の透明電極を用い、ゲート絶縁層3にSiO2、層間絶縁膜7にも透明なエポキシ樹脂やポリイミド樹脂を用いることにより、開口率の大きな液晶ディスプレイを作製できる。 For example, an oxide semiconductor in the semiconductor layer 6, the gate electrode 2, the source electrode 4, the drain electrode 5, the capacitor lower electrode 10, all using a transparent electrode such as ITO in the capacitor upper electrode 11, the gate insulating layer 3 SiO2, an interlayer insulating film by using a transparent epoxy resin or polyimide resin to 7, can be prepared a large liquid crystal display aperture ratio. また、ソース電極4やドレイン電極5にAgペーストを用いることによって非透過性液晶ディスプレイの場合でも、ゲストホスト液晶ディスプレイ等に用いることができる。 Further, even in the case of non-transparent liquid crystal display by using an Ag paste to the source electrode 4 and drain electrode 5, it can be used in guest-host liquid crystal display or the like.

(第2の実施形態) (Second Embodiment)
本発明の第2の実施形態に係わる薄膜トランジスタ装置を、図7及び図8に示す。 The thin film transistor device according to a second embodiment of the present invention, shown in FIGS. 図7は薄膜トランジスタアレイの1画素領域を示す平面配置図であり、図8は線B−B'に沿った断面図を示している。 Figure 7 is a plan layout view showing a pixel region of a thin-film transistor array, Figure 8 illustrates a cross-section view along line B-B '.
本実施形態の薄膜トランジスタ装置60が先の第1の実施形態に示した薄膜トランジスタ装置50と異なる点は、その断面構造にある。 TFT device 50 differs from the thin film transistor device 60 of this embodiment is shown in the first embodiment described above is its sectional structure. 平面配置は先の第1の実施形態に示した薄膜トランジスタ装置と同じで、薄膜トランジスタ61とキャパシタ62は隣接して別々に設けられている。 Planar arrangement is the same as the thin film transistor device of the first embodiment described above, the thin film transistor 61 and the capacitor 62 are separately provided adjacent.
図8に示す通り本実施形態の薄膜トランジスタ装置60では、絶縁基板1上にゲート電極2及びキャパシタ下部電極10が同一面に形成され、その上がゲート絶縁膜3で覆われている。 In the thin film transistor device 60 of the present embodiment as shown in FIG. 8, the gate electrode 2 and the capacitor lower electrode 10 is formed on the same surface on the insulating substrate 1, the upper is covered by the gate insulating film 3. ゲート絶縁膜3の上に接してソース電極4、ドレイン電極5及びキャパシタ上部電極11が形成され、そしてそれらの上部全面が半導体層6で覆われている。 The source electrode 4 in contact on the gate insulating film 3, the drain electrode 5 and the capacitor upper electrode 11 is formed, and their entire upper surface is covered with the semiconductor layer 6. さらに半導体層6の上が層間絶縁層7で覆われ、その上に画素電極8が形成されている。 Further on the semiconductor layer 6 is covered with an interlayer insulating layer 7, the pixel electrode 8 is formed thereon. 画素電極8は、ビアホール9によってソース電極4と接続され、ビアホール12によってキャパシタ上部電極11と接続されている。 Pixel electrode 8 is connected to the source electrode 4 via hole 9, and is connected to the capacitor upper electrode 11 by the via holes 12.
すなわち、半導体層6がソース電極4、ドレイン電極5及びキャパシタ上部電極11の基板側に在るか、基板と反対側に在るかの点で第1の実施形態の薄膜トランジスタ装置と異なっている。 That is, the semiconductor layer 6 is a source electrode 4, or located on the substrate side of the drain electrode 5 and the capacitor upper electrode 11 is different from the thin film transistor device of the first embodiment in terms of either on the opposite side of the substrate.
使用する材料や各パターンの形状は先の第1の実施形態の場合と同様なので説明は省略する。 The shape of the material and the pattern to be used will be omitted the description is similar to the case of the first embodiment.

次に、本実施形態の薄膜トランジスタ装置の製造方法について、図9及び図10の断面工程図を用いて説明する。 Next, a manufacturing method of a thin film transistor device of the present embodiment will be described with reference to cross-sectional process views of FIGS. 先の第1の実施形態に係わる薄膜トランジスタ装置の製造方法と異なる点は、半導体層6を形成する順序である。 Production method differs from the thin film transistor device according to the first embodiment described above is a process of forming a semiconductor layer 6. また、各層の形成方法にも若干の別法を採用する。 Also, the method of forming the respective layers to adopt some alternative.
すなわち、絶縁基板1として、例えば厚さ125μmのポリエチレンナフタレート(PEN)を用意し、Alを全面にスパッタ成膜した後フォトリソおよびエッチングによって所定の位置にリング状のゲート電極2と長方形のキャパシタ下部電極10を形成する(図9(a)参照)。 That is, as the insulating substrate 1, a thickness of providing a polyethylene naphthalate (PEN) of 125 [mu] m, a capacitor lower the entire surface sputtering was after photolithography and a ring-shaped gate electrode 2 and the rectangular in place by etching the Al forming an electrode 10 (see FIG. 9 (a)). 例えばAl膜の厚さは100nm、ゲート電極2の外径は160μm、内径は80μm、キャパシタ下部電極のサイズは225μm×375μm程度にすることができるが、サイズは使用目的に合わせて適宜変更可能である。 For example, the thickness of the Al film is 100 nm, the outer diameter of the gate electrode 2 is 160 .mu.m, an inner diameter of 80 [mu] m, the size of the capacitor lower electrode can be set to about 225 .mu.m × 375 .mu.m, size can be changed as appropriate depending on the intended use is there. なお、この時ゲート配線およびキャパシタ配線も同時に形成しておく。 Note that previously formed simultaneously at this time the gate wiring and the capacitor wiring.

次に、スピンコートによってゲート絶縁膜3となるポリビニルフェノール溶液を塗布して焼成する(図9(b)参照)。 Then, fired by applying a polyvinyl phenol solution as a gate insulating film 3 by spin coating (see FIG. 9 (b)). 厚さは1μm程度が適する。 Thickness suitable about 1 [mu] m.
次に、ソース電極4、ドレイン電極5、キャパシタ上部電極11をスクリーン印刷と焼成によって形成する(図9(c)参照)。 Next, the source electrode 4, the drain electrode 5, the capacitor upper electrode 11 is formed by baking a screen printing (see FIG. 9 (c)). 各電極にはAgペーストやNiペーストを使用することができる。 Each electrode can be used Ag paste or Ni paste. 厚さは10μm程度、ソース電極4は直径100μm程度の円形、ドレイン電極5は外形200μm、内径140μm程度のリング状、キャパシタ上部電極11は200μm×350μm程度の長方形とする。 Thickness 10μm approximately, the source electrode 4 is circular with a diameter of about 100 [mu] m, the drain electrode 5 outer 200 [mu] m, inner diameter 140μm approximately ring-shaped, the capacitor upper electrode 11 is a rectangular of about 200 [mu] m × 350 .mu.m. なお、この時ドレイン配線も同時に形成しておく。 At this time the drain wire is also previously formed simultaneously.

そして、次にポリチオフェン溶液をスピンコートによって塗布し、焼成によって半導体層6を全面にわたって形成する(図4(d))。 Then, then the polythiophene solution was applied by spin coating to form a semiconductor layer 6 over the entire surface by calcination (FIG. 4 (d)).
さらに、エポキシ樹脂を塗布・焼成することにより層間絶縁膜7を形成する(図10(e)参照)。 Further, an interlayer insulating film 7 by applying and firing an epoxy resin (see FIG. 10 (e)). 厚さは100μm程度とする。 The thickness is about 100μm.
次に、UV−YAGレーザによって層間絶縁膜7及び半導体層6に直径50μmのビアホール9,12を形成し(図10(f)参照)、ドクターブレードによってAgペーストを埋め込んだ後、焼成する(図10(g)参照)。 Next, (see Fig. 10 (f)) by UV-YAG laser to form via holes 9 and 12 having a diameter of 50μm in the interlayer insulating film 7 and the semiconductor layer 6, after filling Ag paste by a doctor blade and baked (Fig. 10 (g) reference). ここで、表面を軽く削って平らにしておくのが好ましい。 Here, it is preferable to keep the flat by shaving the surface lightly.

最後に、画素電極8として例えばAlやITOを蒸着し、フォトリソ・エッチングによって490μm角程度の正方形にパターニングする(図10(h)参照)。 Finally, the pixel electrode 8 is deposited, for example, Al or ITO, patterned on the square of the order of 490μm square by photolithography and etching (see FIG. 10 (h)).
このようにして第2の実施形態の薄膜トランジスタ装置60を得る。 Thus obtained thin film transistor device 60 of the second embodiment in the.

(第3の実施形態) (Third Embodiment)
本発明の第3の実施形態に係わる薄膜トランジスタ装置を、図11及び図12に示す。 The thin film transistor device according to a third embodiment of the present invention, shown in FIGS. 11 and 12. 図11は薄膜トランジスタアレイの1画素領域を示す平面配置図であり、図12は線C−C'に沿った断面図を示している。 Figure 11 is a plan layout view showing a pixel region of a thin-film transistor array, FIG. 12 is a cross-sectional view taken along line C-C '.
本実施形態の薄膜トランジスタ装置70が先の第1の実施形態に示した薄膜トランジスタ装置50又は第2の実施形態に示した薄膜トランジスタ装置60と異なる点は、その平面配置構造にある。 TFT device 60 differs from the thin film transistor device 70 of this embodiment is shown in a thin film transistor device 50 or the second embodiment shown in the above first embodiment lies in its planar arrangement structure. 断面構造は先の第2の実施形態に示した薄膜トランジスタ装置60と同じである。 Sectional structure is the same as a thin film transistor device 60 shown in the previous second embodiment.

図11に示す通り本実施形態の薄膜トランジスタ装置70では、画素電極8の中央部にソース電極4とドレイン電極5が櫛状に噛み合って配置されており、ソース電極4とドレイン電極5の間隙を埋めるようにゲート電極2が形成されていて、薄膜トランジスタ51を形成している。 In the thin film transistor device 70 of the present embodiment as shown in FIG. 11, the source electrode 4 and drain electrode 5 is arranged in mesh with the comb in the central portion of the pixel electrode 8, fills the gap between the source electrode 4 and drain electrode 5 a gate electrode 2 is formed so as to form a thin film transistor 51. ソース電極4の中央にはビアホール9が設けてある。 In the center of the source electrode 4 via hole 9 is provided. ソース電極4とゲート電極2は、それぞれドレイン配線5'及びゲート配線2'に接続されている。 The source electrode 4 and the gate electrode 2 are connected to the drain wiring 5 'and the gate wiring 2'.
また、画素電極8の薄膜トランジスタ51に隣接した部分にはキャパシタ52が形成されている。 The capacitor 52 is formed in a portion adjacent to the thin film transistor 51 of the pixel electrode 8. キャパシタ52にはキャパシタ上部電極11が有り、中央にビアホール12が設けてある。 Capacitor upper electrode 11 in the capacitor 52 is there, via holes 12 in the center is provided. キャパシタ上部電極11は、キャパシタ配線10'に接続されている。 Capacitor upper electrode 11 is connected to the capacitor wiring 10 '.
これらドレイン配線5'、ゲート配線2'及びキャパシタ配線10'は、複数の画素領域を結ぶように延長されている。 These drain wire 5 ', the gate line 2' and the capacitor wiring 10 'is extended so as to connect the plurality of pixel regions.

図12に示す断面構造は、先に図8に示した第2の実施形態と同様なので説明は省略する。 Sectional structure shown in FIG. 12 is the same as the second embodiment shown in FIG. 8 above description is omitted.
また、各パターンの形状が異なるだけで、製造方法は先の第1の実施形態や第2の実施形態の製造工程が利用できるので、説明は省略する。 In addition, the shape of each pattern are different only because the production method is the manufacturing process of the first embodiment and the second embodiment described above can be used, description thereof will be omitted.

薄膜トランジスタ装置の平面配置をこのように構成することにより、ソース電極とドレイン電極の対向する部分を大きくとることができるので、高性能な薄膜トランジスタを得ることができる。 The planar arrangement of the thin film transistor device With this configuration, it is possible to increase the opposing portions of the source electrode and the drain electrode, it is possible to obtain a high performance thin film transistor.
さらに、平面視的配置において、キャパシタがトランジスタに隣接した別の位置に孤立パターンとして配置され、かつ前記キャパシタ下部電極が該キャパシタ上部電極よりも大きくかつキャパシタ上部電極を包含するように形成してある。 Further, in the plan view arrangement, the capacitor is arranged as an isolated pattern to another position adjacent to the transistor, and the capacitor lower electrode is formed so as to include large and the capacitor upper electrode than the capacitor upper electrode . このためキャパシタ下部電極10の電位をTFTがオフ状態になる電位にしておけば、半導体層6を経由してキャパシタ上部電極11に流れ込もうとする電流はキャパシタ下部電極10の電位によって遮断され、TFTがオフの時の画素電極の電位を正常に保つことができる。 In Therefore TFT potential of the capacitor lower electrode 10 is Oke set to a potential at which the turned off, current to be flow into the capacitor upper electrode 11 via the semiconductor layer 6 is blocked by the potential of the capacitor lower electrode 10, TFT can maintain normal potential of the pixel electrode when off.
このため、キャパシタは他の電極や配線の影響を受けることが無く、しかも必要な大容量を確保できるので、キャパシタとして高い性能を発揮することができる。 Therefore, the capacitor is not affected other electrodes or wiring, and since it ensures a large capacity required, can exhibit high performance as a capacitor.

図13は、本発明の薄膜トランジスタアレイ80の平面構成の一例を示す図である。 Figure 13 is a diagram showing an example of a planar structure of a thin film transistor array 80 of the present invention. 本発明の薄膜トランジスタアレイ80は、絶縁基板上に前記本発明の第1の実施形態の薄膜トランジスタ装置50がマトリクス状に複数個配列されてなり、これら複数個の薄膜トランジスタ装置50をゲート配線2'、ソース・ドレイン配線5'及びキャパシタ配線10'によって電気的に接続したものである。 Thin-film transistor array 80 of the present invention comprises said thin film transistor device 50 of the first embodiment of the present invention is a plurality arranged in a matrix on an insulating substrate, such a plurality of thin film transistors 50 and the gate line 2 ', the source - the drain wire 5 'and the capacitor wiring 10' is obtained by electrically connecting. 第1の実施形態の薄膜トランジスタ装置50が第2の実施形態の薄膜トランジスタ装置60に代わっても配置は同様になる。 Thin film transistor device 50 of the first embodiment also arranged in place of the thin-film transistor device 60 of the second embodiment becomes the same.
また、図14は本発明の薄膜トランジスタディスプレイの1種である液晶ディスプレイ90を示す断面構成図である。 Further, FIG. 14 is a cross sectional view showing a liquid crystal display 90 which is a kind of a thin film transistor display of the present invention. 本発明の液晶ディスプレイ90は、前記の薄膜トランジスタアレイ80と透明基板13と対向電極14からなる対向基板81とが、平面視略矩形枠状のシール材(図示省略)によって貼り合わされ、このシール材によって囲まれた領域内に液晶層15が封入されたものである。 Liquid crystal display 90 of the present invention, a counter substrate 81 made of the thin film transistor array 80 and the transparent substrate 13 and the counter electrode 14, bonded by a generally rectangular plan view frame-like sealing material (not shown), by the sealing material in a region surrounded by one in which the liquid crystal layer 15 is sealed.
本発明の液晶ディスプレイ90は、本発明の薄膜トランジスタ装置を使用しているので、画像が安定しており、しかも薄くて軽量なものが安価に提供される利点がある。 Liquid crystal display 90 of the present invention, because it uses a thin film transistor device of the present invention, an image is advantageous stable, yet the thin light weight and are available at very low prices.

(実施例1) (Example 1)
図3及び図4に示す工程図に従って、図1及び図2に示す構造の第1の実施形態の薄膜トランジスタ装置を作成した。 Accordance process diagram shown in FIGS. 3 and 4 to prepare a thin film transistor device of the first embodiment of the structure shown in FIGS.
基板1として厚さ125μmのポリエチレンナフタレート(PEN)を用意し、Alをスパッタ成膜した後フォトリソおよびエッチングによってリング状のゲート電極2と長方形のキャパシタ下部電極10を作製した(図3(a)参照)。 Providing a polyethylene naphthalate having a thickness of 125 [mu] m (PEN) as the substrate 1, to produce a capacitor lower electrode 10 of the ring-shaped gate electrode 2 and the rectangular by photolithography and etching after sputtering the Al (FIGS. 3 (a) reference). 厚さは100nm、ゲート電極2の外径は160μm、内径は80μm、キャパシタ下部電極10のサイズは225μm×375μmとした。 Thickness 100 nm, the outer diameter of the gate electrode 2 is 160 .mu.m, an inner diameter of 80 [mu] m, the size of the capacitor lower electrode 10 was set to 225 .mu.m × 375 .mu.m. なお、ゲート配線2'およびキャパシタ配線10'も同時に作製した。 The gate line 2 'and the capacitor wiring 10' was also prepared at the same time.

次に、スパッタによってゲート絶縁膜3のSiO と半導体層6のInGaZnO を成膜した(図3(b)参照)。 Was then deposited InGaZnO 4 of SiO 2 and the semiconductor layer 6 of the gate insulating film 3 by sputtering (see Figure 3 (b)). 厚さはそれぞれ500nmおよび200nmとした。 The thickness was set at 500nm and 200nm, respectively.
ここで、ソース電極4、ドレイン電極5、キャパシタ上部電極11をスクリーン印刷によって形成した(図3(c)参照)。 Here, the source electrode 4, the drain electrode 5, and the capacitor upper electrode 11 is formed by screen printing (see Figure 3 (c)). 厚さは10μm、ソース電極4は直径100μmの円形、ドレイン電極5は外形200μm、内径140μmのリング状、キャパシタ上部電極11は200μm×350μmの長方形とした。 Thickness 10 [mu] m, a circular source electrode 4 has a diameter of 100 [mu] m, the drain electrode 5 outer 200 [mu] m, inner diameter 140μm of the ring, the capacitor upper electrode 11 was a rectangular 200 [mu] m × 350 .mu.m. なお、ソース・ドレイン配線5'も同時に形成した。 It should be noted that the source-drain wires 5 'was also formed at the same time.

さらに、層間絶縁膜7としてエポキシ樹脂を塗布・焼成により形成した(図3(d)参照)。 Furthermore, it was formed by applying and baking an epoxy resin as the interlayer insulating film 7 (see FIG. 3 (d)). 厚さは100μmとした。 The thickness was 100μm.
ついで、UV−YAGレーザによって層間絶縁膜7に直径50μmの孔を形成し(図4(e)参照)、ドクターブレードによってAgペーストを埋め込み焼成した(図4(f)参照)。 Then, to form a hole having a diameter of 50μm in the interlayer insulating film 7 by UV-YAG laser (see FIG. 4 (e)), and embedded fired Ag paste by a doctor blade (see FIG. 4 (f)). ここで、表面を軽く削って平らにした。 Here, it was flat by shaving the surface lightly.
最後に、画素電極8としてAlを蒸着し、フォトリソ・エッチングによって490μm角の正方形にパターニングした(図4(g)参照)。 Finally, Al was vapor-deposited as a pixel electrode 8 was patterned into a square 490μm angle by photolithography and etching (see FIG. 4 (g)).

このようにして作製した薄膜トランジスタ装置を用いた薄膜トランジスタアレイを使用して、図14に示す構造のゲストホスト液晶パネルを作製し、動作することを確認した。 Using a thin film transistor array using a thin film transistor device fabricated in this manner, to prepare a guest-host liquid crystal panel having the structure shown in FIG. 14, the system runs. なお、この薄膜トランジスタ装置はnチャネル特性を示すので、キャパシタ配線には負の電位を印加して電流の流入を抑えた。 Since the thin film transistor device indicates the n-channel characteristics, the capacitor wiring restrained inflow of current by applying a negative potential.

(実施例2) (Example 2)
図9及び図10に示す工程図に従って、図7及び図8に示す構造の第2の実施形態の薄膜トランジスタ装置を作成した。 Accordance process diagram shown in FIGS. 9 and 10 to prepare a thin film transistor device of the second embodiment of the structure shown in FIGS.
基板1として、厚さ125μmのポリエチレンナフタレート(PEN)を用意し、Alをスパッタ成膜した後フォトリソおよびエッチングによってリング状のゲート電極2と長方形のキャパシタ下部電極10を作製した(図9(a)参照)。 As the substrate 1, to prepare polyethylene naphthalate having a thickness of 125 [mu] m (PEN), to produce a ring-shaped gate electrode 2 and the rectangular capacitor lower electrode 10 of the photolithography and etching after sputtering the Al (FIG. 9 (a )reference). 厚さは100nm、ゲート電極2の外径は160μm、内径は80μm、キャパシタ下部電極10のサイズは225μm×375μmとした。 Thickness 100 nm, the outer diameter of the gate electrode 2 is 160 .mu.m, an inner diameter of 80 [mu] m, the size of the capacitor lower electrode 10 was set to 225 .mu.m × 375 .mu.m. なお、ゲート配線2'およびキャパシタ配線10'も同時に作製した。 The gate line 2 'and the capacitor wiring 10' was also prepared at the same time.

次に、ポリビニルフェノール溶液をスピンコートし、焼成してゲート絶縁膜3とした(図9(b)参照)。 Next, polyvinyl phenol solution was spin-coated, and a gate insulating film 3 by baking (see FIG. 9 (b)). 厚さは1μmとした。 The thickness was 1μm.
ここで、ソース電極4、ドレイン電極5、キャパシタ上部電極11をスクリーン印刷によって形成した(図9(c)参照)。 Here, the source electrode 4, the drain electrode 5, and the capacitor upper electrode 11 is formed by screen printing (see FIG. 9 (c)). 厚さは10μm、ソース電極4は直径100μmの円形、ドレイン電極5は外形200μm、内径140μmのリング状とし、キャパシタ上部電極11は200μm×350μmの長方形とした。 Thickness 10 [mu] m, a source electrode 4 is circular with a diameter of 100 [mu] m, the drain electrode 5 and outer 200 [mu] m, an inner diameter of 140μm ring, the capacitor upper electrode 11 was a rectangular 200 [mu] m × 350 .mu.m. なお、ソース・ドレイン配線5'も同時に形成した。 It should be noted that the source-drain wires 5 'was also formed at the same time.
そして、ポリチオフェン溶液をスピンコートによって塗布し、焼成によって半導体層6とした(図9(d)参照)。 Then, the polythiophene solution was applied by spin-coating to the semiconductor layer 6 upon firing (see FIG. 9 (d)).

さらに、層間絶縁膜7としてエポキシを塗布・焼成により形成した(図10(e)参照)。 Furthermore, it was formed by applying and baking an epoxy as the interlayer insulating film 7 (see FIG. 10 (e)). 厚さは100μmとした。 The thickness was 100μm.
ついで、UV−YAGレーザによって層間絶縁膜7に直径50μmの孔を形成し、ドクターブレードによってAgペーストを埋め込み、焼成した(図10(f),(g)参照)。 Then, to form a hole having a diameter of 50μm in the interlayer insulating film 7 by UV-YAG laser, embedding the Ag paste by a doctor blade, and fired (see FIG. 10 (f), (g)). ここで、表面を軽く削って平らにした。 Here, it was flat by shaving the surface lightly.
最後に、画素電極8としてAlを蒸着し、フォトリソ・エッチングによって490μm角の正方形にパターニングした(図10(h)参照)。 Finally, Al was vapor-deposited as a pixel electrode 8 was patterned into a square 490μm angle by photolithography and etching (see FIG. 10 (h)).

なお、この薄膜トランジスタ装置はpチャネル特性を示すので、キャパシタ配線には正の電位を印加して電流の流入を抑えた。 Since the thin film transistor device exhibits a p-channel characteristics, the capacitor wiring restrained inflow of current by applying a positive potential.

本発明の第1の実施形態に係わる薄膜トランジスタ装置の平面配置を示す図である。 It is a diagram showing a planar layout of a thin film transistor device according to the first embodiment of the present invention. 図1の線A-A'に沿った断面構造を示す図である。 It is a diagram showing a sectional structure taken along the line A-A 'in FIG. 図1の薄膜トランジスタ装置の製造工程を示す断面工程図である。 Is a cross-sectional process drawing showing the manufacturing process of a thin film transistor device of FIG. 図3に続く断面工程図である。 Is a cross-sectional process drawing subsequent to FIG. スクリーン印刷後の形状の一例を説明する図である。 Is a diagram illustrating an example of a shape after screen printing. スクリーン印刷後の形状の他の例を説明する図である。 It is a diagram illustrating another example of the shape after the screen printing. 本発明の第2の実施形態に係わる薄膜トランジスタ装置の平面配置を示す図である。 It is a diagram showing a planar layout of a thin film transistor device according to a second embodiment of the present invention. 図7の線B-B'に沿った断面構造を示す図である。 It is a diagram showing a sectional structure taken along line B-B 'in FIG. 図7の薄膜トランジスタ装置の製造工程を示す断面工程図である。 Is a cross-sectional process drawing showing the manufacturing process of a thin film transistor device of FIG. 図9に続く断面工程図である。 Is a cross-sectional process drawing subsequent to FIG. 本発明の第3の実施形態に係わる薄膜トランジスタ装置の平面配置を示す図である。 It is a diagram showing a planar layout of a thin film transistor device according to a third embodiment of the present invention. 図11の線C-C'に沿った断面構造を示す図である。 Schematically shows a sectional structure taken along line C-C 'in FIG. 11. 本発明の薄膜トランジスタアレイの平面構造を説明する図である。 It is a diagram illustrating a planar structure of the thin film transistor array of the present invention. 本発明の薄膜トランジスタディスプレイ一例の断面構造を説明する図である。 Is a diagram illustrating a thin film transistor display an example of a cross sectional structure of the present invention. 従来の薄膜トランジスタの平面配置の一例を説明する図である。 Is a diagram illustrating an example of a plan layout of a conventional thin film transistor. 図15の線D-D'に沿った断面図である。 Is a sectional view taken along line D-D 'in FIG. 15. 従来の薄膜トランジスタの他の平面配置を説明する図である。 It is a diagram illustrating another planar arrangement of the conventional thin film transistor.

符号の説明 DESCRIPTION OF SYMBOLS

1・・・・・・絶縁基板、2・・・・・・ゲート電極、2'・・・・・・ゲート配線、3・・・・・・ゲート絶縁膜、4・・・・・・ソース電極、5・・・・・・ドレイン電極、5'・・・・・・ソース・ドレイン配線、6・・・・・・半導体層、6'・・・・・・ドーピング層、7・・・・・・層間絶縁膜、8・・・・・・画素電極、9,12・・・・・・ビアホール、10・・・・・・キャパシタ下部電極、10'・・・・・・キャパシタ配線、11・・・・・・キャパシタ上部電極、13・・・・・・透明基板、14・・・・・・対向電極、15・・・・・・液晶、50,60,70・・・・・・薄膜トランジスタ置、51・・・・・・薄膜トランジスタ、52・・・・・・キャパシタ、80・・・・・・薄膜トランジスタアレイ、81・・ 1 ...... insulating substrate, 2 ...... gate electrode, 2 '...... gate lines, 3 ...... gate insulating film, 4 ...... source electrode, 5 ...... drain electrode, 5 '...... source and drain lines, 6 ...... semiconductor layer, 6' ...... doping layer, 7 ... ... interlayer insulating film, 8 ...... pixel electrode, 9, 12 ...... via hole, 10 ...... capacitor lower electrode, 10 '...... capacitor wiring, 11 ...... capacitor upper electrode, 13 ...... transparent substrate, 14 ...... counter electrode 15 ...... crystal, 50, 60, 70 ..... thin film transistors location, 51 ...... TFT, 52 ...... capacitor, 80 ...... thin film transistor array, 81 ... ・・・・対向基板、90・・・・・・薄膜トランジスタディスプレイ、501・・・・・・ソース電極、502・・・・・・ゲート電極、503・・・・・・ドレイン電極、504・・・・・・半導体層 .... counter substrate 90 ...... TFT display, 501 ...... source electrode, 502 ...... gate electrode, 503 ...... drain electrode, 504 ... ... semiconductor layer

Claims (11)

  1. 絶縁基板上に形成されたゲート電極およびキャパシタ下部電極とを有し、その上に形成されたゲート絶縁膜を介して半導体層が配置されており、該半導体層上に接してソース電極、ドレイン電極およびキャパシタ上部電極とを有し、さらにその上に形成された層間絶縁膜を介して画素電極を有する薄膜トランジスタ装置であって、 And a gate electrode and a capacitor lower electrode formed on an insulating substrate, thereon is arranged a semiconductor layer through a gate insulating film formed on a source electrode in contact with the semiconductor layer, the drain electrode and a capacitor upper electrode, a thin film transistor device having a pixel electrode via a further interlayer insulating film formed thereon,
    平面視的配置において、前記ソース電極が孤立島パターンをなし、前記ドレイン電極が該ソース電極を取り囲むように配置されており、さらに前記ゲート電極が該ソース電極とドレイン電極の間隙を埋める位置に配置されてなり、 In the plan view arrangement, without the source electrode is isolated island pattern, the drain electrode are disposed so as to surround the source electrode, further arranged at a position where the gate electrode fills the gaps of the source and drain electrodes It is made by,
    かつ前記層間絶縁膜中のビアホールによって画素電極とソース電極間および画素電極とキャパシタ上部電極間が接続されており、 And it is connected to between the pixel electrode and the source electrode and between the pixel electrode and the capacitor upper electrode via hole in the interlayer insulating film,
    前記キャパシタ上部電極が孤立島パターンであり、かつ前記キャパシタ下部電極が該キャパシタ上部電極よりも大きくかつキャパシタ上部電極を包含するように形成されてなり、 The capacitor upper electrode is an isolated island pattern, and makes the capacitor lower electrode is formed to include larger and the capacitor upper electrode than the capacitor upper electrode,
    前記半導体層が前記基板の全面にわたって一面で形成されてなることを特徴とする薄膜トランジスタ装置。 A thin film transistor device wherein the semiconductor layer is formed on the one entire surface of the substrate.
  2. 前記ソース電極と前記ドレイン電極は、櫛状に噛み合って配置されていることを特徴とする請求項1に記載の薄膜トランジスタ装置。 The drain electrode and the source electrode, a thin film transistor device according to claim 1, characterized in that it is arranged in mesh with the comb.
  3. 前記ソース電極は、互いに離間した状態で平行に延びる複数のソース側櫛状部を有し、 The source electrode has a plurality of source-side comb extending parallel while spaced from each other,
    前記ドレイン電極は、隣り合う前記ソース側櫛状部の間に前記ソース側櫛状部から離間した状態で配置され、前記ソース側櫛状部と平行に延びるドレイン側櫛状部を有することを特徴とする請求項1に記載の薄膜トランジスタ装置。 The drain electrode is disposed apart from between the source-side comb adjacent from said source-side comb, characterized in that it has a drain-side comb extending parallel to said source-side comb TFT device according to claim 1,.
  4. 平面視的配置において、前記ドレイン電極及びソース電極が前記キャパシタ電極と離れた位置に配置されてなることを特徴とする請求項1 から請求項3のいずれか1項に記載の薄膜トランジスタ装置。 In the plan view arrangement, a thin film transistor device according to any one of claims 1 to 3, characterized in that the drain electrode and source electrode are arranged in a position distant to the capacitor electrode.
  5. 平面視的配置において、前記ソース電極が円形であって、前記ドレイン電極が等幅リング状であり、かつそれらの中心が一致していることを特徴とする請求項1に記載の薄膜トランジスタ装置。 In the plan view arrangement, the source electrode is a circular, the a drain electrode is equal width ring, and a thin film transistor device according to claim 1, characterized in that their centers are coincident.
  6. 前記ゲート絶縁膜の上に前記半導体層が配置されており、 Wherein said semiconductor layer is disposed on the gate insulating film,
    前記半導体層の上に前記ソース電極、前記ドレイン電極、および前記キャパシタ上部電極が配置されていることを特徴とする請求項1から請求項5のいずれか1項に記載の薄膜トランジスタ装置。 Wherein the source electrode on the semiconductor layer, the drain electrode, and the thin film transistor device according to any one of claims 1 to 5, wherein the capacitor upper electrode is disposed.
  7. 絶縁基板上に前記請求項1から請求項6のいずれか1項に記載の薄膜トランジスタ装置がマトリクス状に複数個配列されてなり、これら複数個の薄膜トランジスタ装置がゲート配線、ドレイン配線及びキャパシタ配線によって電気的に接続されてなることを特徴とする薄膜トランジスタアレイ。 TFT device according to any one of claims 6 to claim 1 on an insulating substrate is being a plurality arranged in a matrix, these plurality of thin film transistors devices gate wiring, electrical by the drain wiring and the capacitor wiring thin film transistor array, characterized in that formed by connected.
  8. 前記請求項7に記載の薄膜トランジスタアレイと対向基板とが、平面視略矩形枠状のシール材によって貼り合わされ、このシール材によって囲まれた領域内に液晶層が封入されてなることを特徴とする薄膜トランジスタディスプレイ。 A thin film transistor array and the opposing substrate according to claim 7, bonded by a generally rectangular plan view frame-like sealing material, wherein the liquid crystal layer is sealed in the region surrounded by the sealing material thin film transistor display.
  9. 絶縁基板上に、導電膜からなるゲート電極およびキャパシタ下部電極を形成し、その上にゲート絶縁膜を形成し、次いでゲート絶縁膜上に半導体層を形成し、その上にソース電極、ドレイン電極、キャパシタ上部電極を形成し、その上に層間絶縁膜を形成した後、該層間絶縁膜の所定位置にビアホールを形成し、該ビアホール中に導体層を形成し、さらに前記ビアホールを含む層間絶縁膜上に画素電極を形成する工程とを少なくとも有する請求項6に記載の薄膜トランジスタ装置の製造方法。 On an insulating substrate, a gate electrode and a lower capacitor electrode made of a conductive film, forming a gate insulating film thereon, then forming a semiconductor layer on the gate insulating film, a source electrode thereon, a drain electrode, forms the shape of the capacitor upper electrode, after forming an interlayer insulating film on the its via hole is formed at a predetermined position of the interlayer insulating film, forming a conductive layer in said via hole, further comprising a via hole method of manufacturing a thin film transistor device according to claim 6 comprising at least a step of forming a pixel electrode on the interlayer insulating film.
  10. 前記ソース電極、ドレイン電極およびキャパシタ上部電極を形成する工程に、少なくとも印刷工程を含むことを特徴とする請求項9に記載の薄膜トランジスタ装置の製造方法。 The source electrode, the step of forming the drain electrode and the capacitor upper electrode, method of manufacturing a thin film transistor device according to claim 9, characterized in that it comprises at least a printing process.
  11. 前記ビアホール中に導体層を形成する工程に、少なくとも印刷工程を含むことを特徴とする請求項9または請求項10に記載の薄膜トランジスタ装置の製造方法。 A step of forming a conductor layer in the via hole, a manufacturing method of a thin film transistor device according to claim 9 or claim 10, characterized in that it comprises at least a printing process.
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