JP4885303B2 - A communication system using a network of power-managed transceivers that can generate a clock signal or that can bypass data in the digital system associated with each transceiver - Google Patents
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Description
本発明は、相互接続されたトランシーバおよび関連するデジタル・システムのネットワークを含む通信システムに関するものであり、さらに詳細には、デジタル・システムを選択的にクロックするため、デジタル・システムを通る経路付けからデータをバイパスするため、またはデータがトランシーバにより受信されたか否か、および/またはトランシーバがデータと同期するようにロックされたか否かによりトランシーバおよびデジタル・システム内の電力消費を低減するための機構に関するものである。 The present invention relates to communication systems including interconnected transceivers and associated digital system networks, and more particularly, from routing through digital systems to selectively clock digital systems. It relates to a mechanism for bypassing data or reducing power consumption in transceivers and digital systems depending on whether data is received by the transceiver and / or whether the transceiver is locked to synchronize with the data. Is.
通信システムは、通信回線により相互接続された少なくとも2つのノードを含むものとして通常よく知られている。各ノードは送信器と受信器の両方、一般に「トランシーバ」と呼ばれているものを含んでいる。トランシーバは、通信回線を介して送信される信号と、デジタル・ドメインでその信号を処理するデジタル・システムと間のインターフェイスを備えている。 Communication systems are generally well known as including at least two nodes interconnected by communication lines. Each node includes both a transmitter and a receiver, commonly referred to as a “transceiver”. The transceiver includes an interface between a signal transmitted over a communication line and a digital system that processes the signal in the digital domain.
通信回線で相互接続されたノードのセットは、通信ネットワークと呼ぶことができる。1つのノード内の送信器は、ネットワーク内の様々なノードの1つまたは複数の受信器に信号を送信できる。高速のアプリケーションにおいては、ネットワーク内を送信される信号は命令および/またはデータを含むことができ、データはオーディオ・データ、ビデオ・データ、またはこの両方とすることができると考えられる。したがってネットワークは、マルチメディア・ネットワークであると見ることができる。マルチメディア信号の送信速度は一般にきわめて速く、したがって相対的に高速な通信回線、たとえば適切な回線としての光ファイバが要求される。 A set of nodes interconnected by communication lines can be referred to as a communication network. A transmitter in one node can transmit signals to one or more receivers of various nodes in the network. In high speed applications, it is contemplated that signals transmitted in the network can include instructions and / or data, and the data can be audio data, video data, or both. The network can thus be viewed as a multimedia network. The transmission speed of multimedia signals is generally very high, and therefore a relatively high-speed communication line, for example, an optical fiber as an appropriate line is required.
光ファイバが使用される場合は、光エネルギーを各トランシーバが認識する電気的信号に変換するインターフェイスが必要である。そのようなインターフェイスは、一般に通信回線の受信端における光センサ、または送信端における発光ダイオードである。したがってインターフェイスは光インターフェイスであり、またトランシーバは光ファイバ・トランシーバと見ることができる。従来の光ファイバ・トランシーバのほとんどは、光/電圧変換を実行する素子のみを含むと一般に考えられている。各トランシーバに関連付けられるシステムは、受信した信号の操作を実行し、その信号を処理し、かつこの後、光ファイバを通して転送された信号と互換性のある送信信号を送るアナログおよびデジタル・セクションの両方を使用する。このため、従来の光マルチメディア・ネットワークは、一般にネットワークの各ノードにおいて、どちらかというと単純化した光ファイバ・トランシーバ、およびデジタル処理システムを使用している。 If optical fiber is used, an interface is needed to convert the light energy into an electrical signal that each transceiver recognizes. Such an interface is typically a light sensor at the receiving end of a communication line or a light emitting diode at the transmitting end. Thus, the interface is an optical interface and the transceiver can be viewed as a fiber optic transceiver. Most conventional fiber optic transceivers are generally considered to contain only elements that perform optical / voltage conversion. The system associated with each transceiver is both an analog and digital section that performs operations on the received signal, processes the signal, and then sends a transmit signal that is compatible with the signal transferred through the optical fiber. Is used. For this reason, conventional optical multimedia networks typically use rather simplified fiber optic transceivers and digital processing systems at each node of the network.
デジタル・システムは、信号を好ましくはリアルタイムで処理するためだけではなく、これらの信号を同期して処理しなければならない。したがって、従来のデジタル・システムは正確な増幅およびデータ検出を備えた受信器を必要とするだけではなく、さらに受信データからクロック信号を回復するために有効な位相ロック・ループ(「PLL」)も利用することが要求される。受信端における増幅器およびデータ検出回路、送信端におけるドライバ、およびPLLクロック回復回路が、雑音をデジタル・プロセッサのデジタル・コアに与えたり、またはデジタル・コアから雑音を受け取ると、データ検出、クロック回復、データ送信、および一般化されたデータ処理は不都合な影響を受ける可能性がある。デジタル処理コアと入力データ検出、クロック回復、および出力データ駆動回路との間の混信は最小にすることが望ましい。デジタル信号の遷移、および/またはこれらの遷移に関して動作するラッチ回路は、より感度のよいクロックとデータ回復回路、およびデータ送信ドライバに電力を供給し接地するためにデジタル・システムを通って延びている電力および接地導線に、かなりの量の雑音を誘導することがよくある。 Digital systems must process these signals synchronously, not just for processing signals, preferably in real time. Thus, traditional digital systems not only require a receiver with accurate amplification and data detection, but also an effective phase-locked loop (“PLL”) to recover the clock signal from the received data. It is required to use. When the amplifier and data detection circuit at the reception end, the driver at the transmission end, and the PLL clock recovery circuit apply noise to the digital core of the digital processor or receive noise from the digital core, data detection, clock recovery, Data transmission and generalized data processing can be adversely affected. It is desirable to minimize interference between the digital processing core and the input data detection, clock recovery, and output data driver circuits. Digital signal transitions and / or latch circuits that operate on these transitions extend through the digital system to power and ground the more sensitive clock and data recovery circuits and data transmission drivers. Often, a significant amount of noise is induced in power and ground conductors.
感知回路の雑音感受性を最小にすることに加えて、これらの回路の少なくとも一部に対して電力を管理することも有利である。これにより、従来のマルチメディア通信ネットワークの十分な改善策として低電力アプリケーションが実現可能になる。雑音分離および電力管理と組み合わせて、各ノードの感知部分もネットワーク・マスタから転送されたデータ信号に直ちに反応するようにするべきである。この方法により、スレーブ・ノードは相互に並行かつ同時にクロック信号を回復できるので、クロック信号が対応するデジタル・システムで可能な限り速やかに使用可能になる。 In addition to minimizing the noise sensitivity of the sensing circuits, it is also advantageous to manage power for at least some of these circuits. This makes it possible to realize a low power application as a sufficient improvement measure for the conventional multimedia communication network. In combination with noise isolation and power management, the sensing portion of each node should also react immediately to data signals transferred from the network master. This method allows slave nodes to recover clock signals in parallel and simultaneously so that the clock signals can be used as quickly as possible in the corresponding digital system.
上記に概括した問題の大部分は、改良されたマルチメディア通信システムにより解決される。通信システムはノードのセットを含む。各ノードはトランシーバ・インターフェイスおよびデジタル・システムを含む。トランシーバは、通信回線と対応するデジタル・システムとの間に結合されており、伝送フォーマットおよび/または伝送プロトコルを対応するノード内の1つまたは複数のデジタル・システムにより認識されるビットのシーケンスに修正するのに使用される。トランシーバは、デジタル・システムを支持する回路基板から分離された1つまたは複数のモノリシック回路基板上に意図的に配置される。感度のよい感知および駆動回路、さらにはクロック回復PLLが、対応するデジタル・システム、およびそのシステムが誘導した雑音から分離されたトランシーバに組み込まれる場合もある。 Most of the problems outlined above are solved by an improved multimedia communication system. The communication system includes a set of nodes. Each node includes a transceiver interface and a digital system. The transceiver is coupled between the communication line and the corresponding digital system and modifies the transmission format and / or transmission protocol to a sequence of bits recognized by one or more digital systems in the corresponding node. Used to do. The transceiver is intentionally placed on one or more monolithic circuit boards that are separate from the circuit board that supports the digital system. Sensitive sensing and drive circuitry, as well as a clock recovery PLL, may be incorporated into the corresponding digital system and the transceiver isolated from the noise induced by the system.
トランシーバは、受信器と送信器の両方を含む。受信器は通信回線を介して伝送されるデータを感知し、この信号を処理のためにデジタル・システムに転送する前に、信号に対して調整と増幅を実行する。さらに、受信器は受信された信号からクロックを回復するPLLを含み、回復されたクロック信号を使用して対応するデジタル・システム内の動作を同期させることができる。トランシーバと対応するデジタル・システムをリンクする導線の数は、たとえばデータ出力導線、クロック/ステータス信号出力導線、電力および接地というように最小にすることが望ましい。電力および接地導線は、トランシーバと対応するデジタル・システムとの間の共通VDDおよびVSS供給に用いることができる。ただし、共通電力および接地供給が不用の場合は、トランシーバの受信器と個々のデジタル・システムとの間に2本の導線だけを使用する必要がある点に注意されたい。 The transceiver includes both a receiver and a transmitter. The receiver senses the data transmitted over the communication line and performs conditioning and amplification on the signal before transferring it to the digital system for processing. In addition, the receiver includes a PLL that recovers the clock from the received signal, and the recovered clock signal can be used to synchronize operations within the corresponding digital system. It is desirable to minimize the number of conductors linking the transceiver and the corresponding digital system, for example, data output conductors, clock / status signal output conductors, power and ground. The power and ground leads can be used for common VDD and VSS supply between the transceiver and the corresponding digital system. It should be noted, however, that only two conductors need to be used between the transceiver receiver and the individual digital system if a common power and ground supply is not required.
受信器内の感知回路は、一般に入力データと一致する速度で動作する。たとえば、入力信号のデータ速度、したがって感知回路の動作速度が数Mビット/秒、またはさらに好ましくは50Mボー以上である場合、感知回路により消費される電力は相当な量となる。通信回線上に信号が存在しないときは感知回路に対する電力を維持せずに、受信器は、受信ポートにデータが存在しないときは感知回路に対する電力を遮断するアクティビティ検出器を利用する。それによって、本トランシーバは入力信号が受信ポートに存在するときだけ、電力消費装置に対する電力を維持する。その他のすべての時間では、電力を消費しやすい増幅器、比較器、およびクロック回復回路(すなわちPLL)では電力を低下させる。かくして、本トランシーバを使用するマルチメディア・ネットワークは、低電力環境、すなわち電池などの携帯電源から電力を取得する環境に配置できる。たとえば、マルチメディア・ネットワークは自動車アプリケーションで使用でき、オーディオ、ビデオ、または一般化されたトラフィック情報が自動車全体に配置されたデジタル・プロセッサ間で送信される。このようなプロセッサには、たとえばスピーチ・エンコーダ/デコーダ、ビデオ/オーディオ・プロセッサ、ビデオ・モニタ、オーディオ増幅器(および関連するスピーカ)、センサ、計算器、コンピュータ、およびFM/AMチューナが含まれ、これらはすべて既存の自動車に搭載されて自動車の有用性と性能を強化できる。自動車環境では、通信回線は光ファイバであり、光伝送データが光センサおよびLEDにより各トランシーバから分離されていることが望ましい。光ファイバは、マルチメディア・ネットワークの相対的に高速のボー・レートに対処可能であるが、さらに自動車の様々な部位において相互に離れて配置されたノードに対して、これらのレートを確実に送信できる。 The sensing circuit in the receiver generally operates at a speed that matches the input data. For example, if the data rate of the input signal, and thus the operating speed of the sensing circuit, is several megabits / second, or more preferably 50 Mbaud or more, the power consumed by the sensing circuit is substantial. Instead of maintaining power to the sensing circuit when there is no signal on the communication line, the receiver utilizes an activity detector that shuts off power to the sensing circuit when there is no data at the receiving port. Thereby, the transceiver maintains power to the power consuming device only when an input signal is present at the receiving port. At all other times, power consuming amplifiers, comparators, and clock recovery circuits (ie, PLLs) reduce power. Thus, a multimedia network using the transceiver can be deployed in a low power environment, i.e. an environment that obtains power from a portable power source such as a battery. For example, multimedia networks can be used in automotive applications where audio, video, or generalized traffic information is transmitted between digital processors located throughout the vehicle. Such processors include, for example, speech encoder / decoders, video / audio processors, video monitors, audio amplifiers (and associated speakers), sensors, calculators, computers, and FM / AM tuners. All can be installed in existing cars to enhance the usefulness and performance of the cars. In an automotive environment, it is desirable that the communication line be an optical fiber and that optical transmission data be separated from each transceiver by an optical sensor and an LED. Optical fiber can handle the relatively high baud rates of multimedia networks, but also reliably transmits these rates to nodes located far away from each other in various parts of the car it can.
雑音が生じるデジタル・システムから離れた1つまたは複数のチップ上に分離され、かつ受信感知回路とクロック回復機構を含むトランシーバは、以後「スマート」トランシーバと呼ばれる。スマート・トランシーバは、能動および受動コンポーネントを含み、感知、駆動、およびクロック回復機能に加えて、受信ポートに入力データが存在するときだけ選択的に特定のコンポーネントに電力を供給する。したがってスマート・トランシーバは電力管理機能を備え、さらにトランシーバに接続されたデジタル・システムを選択的にバイパスできる。デジタル・システムは、受信ポートに入力信号が存在しているが、まだクロック回復(すなわちPLLが「ロックされた」状態)が発生していないときにバイパスされる。 A transceiver that is isolated on one or more chips away from the digital system in which the noise occurs and includes a receive sensing circuit and a clock recovery mechanism is hereinafter referred to as a “smart” transceiver. Smart transceivers include active and passive components, and in addition to sensing, driving, and clock recovery functions, selectively power specific components only when input data is present at the receive port. Thus, the smart transceiver has power management capabilities and can selectively bypass the digital system connected to the transceiver. The digital system is bypassed when an input signal is present at the receiving port but clock recovery (ie, the PLL is “locked”) has not yet occurred.
バイパス機能は、たとえば、光エネルギーの形態をとる入力データがトランシーバの受信ポートに受信されているが、PLLがその電圧制御発信器(「VCO」)の出力を入力データ・ストリームの遷移にロックさせるための十分な時間がまだ経過していないときに常に発生する。ネットワーク環境では、ネットワークは一般にリングの形態に構成された複数のノードを有するように配置される。そこでリング内の第1のノード・スレーブは、マスタからの入力信号を最初に受信する。そのノードのトランシーバPLLが入力データ・ストリームの周波数および位相にロックするのを待たずに、第1のノード受信器はロックされていないデータ・ストリーム信号を受信器の出力からその送信器の入力に単純に転送する。
第1のノード送信器の出力は直ちにネットワーク内の次のノードにディスパッチされる。このノードは、同じバイパス動作を実行し、これによってネットワーク内のすべてのノードがある程度並行に入力光信号を受信することができる。これは、各ノードのPLLが入力光ストリームにほぼ同じ時間にロックすることを可能にし、それによって各ネットワーク・ノード内のすべてのクロック回復PLL間で、相対的に同時にロックが達成できる。その後、すべてのノードがそれぞれ既存の、回復されたクロック信号を持つようになるので、有効データがネットワーク上で送信されると、そのネットワーク内のあらゆるノードが有効データを直ちに認識して処理できるようになる。
The bypass function, for example, has input data in the form of light energy being received at the receive port of the transceiver, but the PLL locks the output of its voltage controlled oscillator (“VCO”) to the transition of the input data stream. Occurs whenever sufficient time has not yet passed. In a network environment, the network is typically arranged to have a plurality of nodes configured in the form of a ring. Therefore, the first node slave in the ring first receives the input signal from the master. Without waiting for the node's transceiver PLL to lock to the frequency and phase of the input data stream, the first node receiver transfers the unlocked data stream signal from the receiver output to the transmitter input. Simply forward.
The output of the first node transmitter is immediately dispatched to the next node in the network. This node performs the same bypass operation, which allows all nodes in the network to receive the input optical signal to some degree in parallel. This allows each node's PLL to lock to the incoming optical stream at approximately the same time, so that a relatively simultaneous lock can be achieved among all clock recovery PLLs in each network node. After that, every node will have an existing recovered clock signal so that when valid data is transmitted over the network, every node in the network can immediately recognize and process the valid data. become.
1つの実施態様は通信システムである。通信システムは、個々のトランシーバにより通信回線に相互接続された複数のデジタル・システムを含む。少なくとも1つのトランシーバは、信号が通信回線内に存在するときに、相対的に低い電力の消費状態から相対的に高い電力の消費状態になるように適合された受信器を含む。信号が存在しないときは、受信器は高電力消費状態から低電力消費状態に遷移する。受信器は、PLLおよび入力データ感知回路を含む。PLLはクロック信号を生成し、PLLが入力信号の遷移と同期するようにロックされたときに、そのクロック信号を個々のデジタル・システムに転送する。PLLがまだ入力信号と同期するようにロックされていないときに入力信号が存在するときは、PLLは低減クロック周波数のクロック信号を生成し、そのクロック信号を受信するように接続されたデジタル・システムが過度に駆動することを防ぐ。したがって、PLLがアンロックの状態であるときは、デジタル・システムが動作可能な最大周波数を超える速度で駆動されないことが保証できる。 One embodiment is a communication system. The communication system includes a plurality of digital systems interconnected to a communication line by individual transceivers. The at least one transceiver includes a receiver adapted to go from a relatively low power consumption state to a relatively high power consumption state when a signal is present in the communication line. When no signal is present, the receiver transitions from a high power consumption state to a low power consumption state. The receiver includes a PLL and input data sensing circuitry. The PLL generates a clock signal and transfers the clock signal to the individual digital system when the PLL is locked to synchronize with the transition of the input signal. When the input signal is present when the PLL is not yet locked to synchronize with the input signal, the PLL generates a clock signal with a reduced clock frequency and is connected to receive the clock signal. Prevents overdriving. Thus, when the PLL is unlocked, it can be guaranteed that the digital system will not be driven at a speed that exceeds the maximum frequency at which it can operate.
別の実施態様によると、デジタル・システムは受信器から、受信器を通ってデジタル・システムへと送信される入力信号の転送をバイパスするロック検出器を含む。代わりにロック検出器は、PLLが入力信号と同期するようにロックされていないときは常に入力信号を送信器に直接転送する。 According to another embodiment, the digital system includes a lock detector that bypasses the transfer of input signals transmitted from the receiver through the receiver to the digital system. Instead, the lock detector forwards the input signal directly to the transmitter whenever the PLL is not locked to synchronize with the input signal.
また別の実施態様によると、受信ポートおよびその受信ポートに結合されたアクティビティ検出器を有する受信器が提供される。アクティビティ検出器は、入力信号が受信ポートに転送されているとき、アクティビティ信号を生成する。電力生成器がアクティビティ検出器に結合され、アクティビティ信号を受信すると電源出力を生成する。電力生成器と受信ポートに結合された受信器は、受信/感知回路および好ましくはPLLを含む。PLLは電源出力が生成されている間、入力信号からクロック信号を生成する。アクティビティ検出器は、たとえば比較器とタイマを含み、両方が一緒に動作して、受信ポートの入力信号の大きさが所定の時間中、基準電圧を超えた場合に、アクティビティ信号を生成する。ロック検出器は、デジタル・システムに属する(すなわちそこに実装される)、または代替的にトランシーバに属することができる。後者の場合、ロック検出器はトランシーバから出力され、検出器がアンロック値を生成した場合に、デジタル・システムからの出力の代わりに送信器に伝送するための入力信号を選択するために結合されたマルチプレクサに転送される。 According to yet another embodiment, a receiver is provided having a receiving port and an activity detector coupled to the receiving port. The activity detector generates an activity signal when the input signal is being transferred to the receiving port. A power generator is coupled to the activity detector and generates a power output upon receipt of the activity signal. A receiver coupled to the power generator and the receive port includes a receive / sense circuit and preferably a PLL. The PLL generates a clock signal from the input signal while the power output is generated. The activity detector includes, for example, a comparator and a timer, both of which work together to generate an activity signal when the magnitude of the input signal at the receiving port exceeds a reference voltage for a predetermined time. The lock detector can belong to (ie, be implemented therein) a digital system, or alternatively can belong to a transceiver. In the latter case, the lock detector is output from the transceiver and is combined to select an input signal for transmission to the transmitter instead of the output from the digital system when the detector generates an unlock value. Is transferred to the multiplexer.
さらに他の実施態様によると、トランシーバ内の電力消費、およびトランシーバからのクロック信号出力を調整するための方法が提供される。トランシーバに入力信号が転送されたか否か、および転送されたときを検出するために必要な電力を維持する一方、入力信号を受信する受信器の感知および較正回路への電力がデアサートされ、さらに受信器の受信ポートに入力信号がないときは常に受信器内のPLLへの電力がデアサートされる。入力信号が存在するときだけPLLへの電力をアサートすることにより、PLLからクロック信号が生成できる。PLLは好ましくは受信器の一部とするが、ただしPLLはデジタル・システムの一部とすることができ、かつ受信器は単にPLLが電力を受け取るか否かにより電源生成器へのステータス信号を生成することが理解されるであろう。これによってステータス信号の状態は、入力信号によってネットワーク内でアクティビティが検出されたか否かに依存する。 According to yet another embodiment, a method is provided for adjusting power consumption in a transceiver and clock signal output from the transceiver. Whether or not an input signal has been transferred to the transceiver and the power necessary to detect when it is transferred, while the power to the sensing and calibration circuitry of the receiver receiving the input signal is deasserted and further received Whenever there is no input signal at the receiver's receive port, power to the PLL in the receiver is deasserted. A clock signal can be generated from the PLL by asserting power to the PLL only when an input signal is present. The PLL is preferably part of the receiver, but the PLL can be part of a digital system, and the receiver simply sends a status signal to the power generator depending on whether the PLL receives power. It will be understood that it produces. Thereby, the status of the status signal depends on whether activity is detected in the network by the input signal.
本発明の他の目的および利点は、以下の詳細な説明を読み、添付の図面を参照することによって、明確になるであろう。 Other objects and advantages of the present invention will become apparent upon reading the following detailed description and upon reference to the accompanying drawings in which:
本発明には様々な修正および代替形態が考えられるが、その中の特定の実施形態を例として図と共に示し、本明細書で詳細を説明する。ただし、図およびそれについての詳細な説明は、本発明を開示された特定の形態に限定するものではなく、むしろ本発明は、添付の特許請求の範囲で定義される本発明の精神および範囲から逸脱しないすべての修正、同等形態および代替形態を包含することが理解されるであろう。 While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and are described in detail herein. However, the drawings and detailed description thereof are not intended to limit the invention to the particular forms disclosed, but rather are intended to be within the spirit and scope of the invention as defined by the appended claims. It will be understood that all modifications, equivalents and alternatives that do not depart are encompassed.
図に注目すると、図1はネットワーク内で相互接続されたノード12のセットを有する通信システム10を示す。各ノード12は、通信回線14により相互接続され、リングを形成する。通信回線14を通って転送される信号は、好ましくは同期され、相互接続されたノードの同期リング・トポロジ・ネットワークを形成する。このように、すべてのノードは動作的にネットワーク・マスタ内のタイミング基準に同期される。適切な通信回線は光ファイバを含む。
Turning attention to the figure, FIG. 1 shows a
各ノード12は、通信システム10として相互接続されたマスタまたはスレーブのいずれかとして動作する。通信システムの1つのノードはマスタとして設計され、通信システム10を起動し、かつネットワーク用のタイミング基準を提供する。そのマスタは、自身に関連付けられたソフトウェアにより書き込まれるレジスタを含んでもよい。そのソフトウェアは、そのレジスタが属するノードが、スレーブとして指定された他のノードのレジスタから区分されてマスタとして指定されるようにレジスタを設定する。
Each node 12 operates as either a master or a slave interconnected as a
各ノード12内に、スマート・トランシーバが含まれる。これは、通信回線14が光ファイバの場合、そのトランシーバは参照番号18に示すように光ファイバ・トランシーバすなわち「FOT」であると見なされる。トランシーバ18は、対応するデジタル・システム20と通信回線14内の通信信号との間のインターフェイスを備える。トランシーバ18はスマート・トランシーバであるので、受信器ポートに供給された信号を感知し、その入力信号からクロック信号を回復するための受信器を含み、さらに送信ポートに出力を出すための送信器を含む。
各トランシーバの受信および送信ポートは、「RCV」と「XMT」のラベルで示される。
Within each node 12 is a smart transceiver. This is considered to be a fiber optic transceiver or “FOT” as indicated by
The receive and transmit ports of each transceiver are indicated by “RCV” and “XMT” labels.
デジタル・システム20は、転送されたデジタル信号を比較的高速で操作および/または処理するために、主にデジタル領域で動作する任意のシステムを含む。操作または処理機能は1つまたは複数の集積回路内で実行され、これらの回路はトランシーバ18の少なくとも一部が実装されているモノリシック回路基板から分離されている。有利には、各ノード内でトランシーバと対応するデジタル・システムとの間で外部に延びる導線の数は最小とする。この方法では、導入する必要がある追加のピン・コネクタが比較的少数となる。
通信システム10は、一般化されたデータ、命令および/またはデータ(すなわち、ビデオ、音声(オーディオ))がノード間で送信される、またはノード間に配信される任意の環境でアプリケーションを利用できる。1つのアプリケーション例は低電力アプリケーションを含み、ここではトランシーバの受信ポートに信号が存在しない間はトランシーバの電力は部分的に低減される。適切な低電力アプリケーションは自動車のセッティングに現れ、そこでは自動車がオフのときに信号は存在せず、したがって通信ネットワーク10は低電力すなわち「スリープ」状態になる。
The
図2は、1つの実施形態により通信回線インターフェイス24と関連するデジタル・システムとの間に設置されたトランシーバ18を示す。インターフェイス24は、通信信号が送られる媒体に依存する。1つの例によると、通信回線は光ファイバであり、したがってインターフェイス24は変調光を入力電圧VINに変換するために使用される。受信ポートは通信回線からVINを受信し、また送信ポートは送信器からVOUTを送信する。インターフェイス24と同様に、トランシーバ18の送信部分も、VOUTを通信回線を通る伝送に適したフォーマットに変換するインターフェイス26を含む。図示した例では、インターフェイス24は光センサを含み、またインターフェイス26はピン・ダイオード、すなわちLEDを含む。さらに、トランシーバ18は受信器28と送信器30の両方を含む。
FIG. 2 illustrates a
受信器28は、低雑音トランスインピーダンス増幅器32を含み、これはたとえば50Mボー・データ速度などを扱うために十分な帯域幅と高い開ループ利得を有する。増幅器32は、外部ピン・ダイオード24を強制的に固定逆バイアス電圧にすることを意図したものであり、したがって受信された電流の範囲に対処できる広域な動的範囲を有する。高速比較器34が増幅器32の出力と結合される。比較器34は、増幅信号を取得し、これを所定のトリップポイントに対するヒステリシスと比較する。トリップポイントは、基準電圧VREF2により設定される。必須なものでも、要求されるものでもないが、パルス幅歪み修正/較正回路36を使用して、比較器34から出力を取得し、受信信号の立ち上がりまたは立下りエッジを修正できる。ピン・ダイオードおよびLEDのオン・オフ時間の不正確さを補正するために、回路36が約50%のデューティ・サイクルを提供することが意図される。単なる例として、回路36は直列に接続した偶数個のインバータを含む。列内の第2のインバータは、相互コンダクタンス増幅器の差動出力から電力を得ることができ、ここではその増幅器の1つの入力が分圧器に接続され、他の入力は直列に接続されたインバータの出力と結合される。
1つの実施形態によると、PLL38が増幅器32、比較器34、および較正回路36などの受信器回路と同じ集積回路上に実装される。さらに、受信器回路はデジタル・システムと同じ、または異なるモノリシック回路基板上に実装できる。またさらに、受信器回路は送信器を収納するモジュールと同じ、または異なるモジュール内に形成できる。PLL38は回路36からデータ出力を取得し、回路36からのデータ出力のサンプリングに使用できる低ジッタ・クロック出力を生成する。PLL38は位相周波数検出器、ローパス・フィルタ、電圧制御発振器を含み、また電圧制御発振器の出力は、よく知られた設計により位相周波数検出器にフィードバックされる。電圧制御発振器の出力はクロック信号であり、この信号は通信システム内のアクティビティのステータスに従って、アクティブまたは非アクティブか、もしくは保護されたモードでクロックされる。
According to one embodiment,
最初、受信器回路(すなわち増幅器32、比較器34および較正回路36)、およびPLLは低電力モードであり、また出力クロック信号はネットワーク内にアクティビティがないので(すなわち入力信号が受信ポートに存在しないので)、定常状態の低い値に維持される。ネットワーク内のアクティビティが検出されると、PLL38は通常動作に入る。ただし、PLL38はロックされた状態に入るまでに特定時間の経過を必要とする。PLLがロックされておらず、その周波数がたとえばロック周波数の5%の範囲の外側にある場合、クロック信号出力周波数は4で分周される。PLL周波数がロック周波数に近くなると、クロック信号出力は通常のクロック信号周波数に戻り、ロック/アンロック導線が、相対的に高い電圧値を発生させる有効なロック信号を担う。ロック信号は、PLL38によって有効な3フレームが検出されるまでは高くならないことが好ましい。
ネットワーク内のアクティビティが終了すると(すなわち受信ポートへの入力信号が終端すると)、ロック信号は低下し、クロック信号出力も低下する。
Initially, the receiver circuit (ie,
When the activity in the network ends (i.e. when the input signal to the receiving port terminates), the lock signal decreases and the clock signal output also decreases.
PLLのクロック/ステータス出力、およびロック/アンロック出力についての詳細を、図3を用いて説明する。明確には、通信システム内に光が存在しない(アクティビティがない)場合は、PLL出力はアンロック信号を発生し、クロック値は発生しない。ただし、光が存在しており、PLLをロックしなければならないときは、クロック信号出力は通常のクロック出力のM分の一(Mは4に等しくできる)となる。PLLがロックされ、かつ光がまだ存在すると、クロック信号出力は、1つの実施形態によるとVINのデータ速度に比例する適切な周波数に増加する。 Details of the PLL clock / status output and lock / unlock output will be described with reference to FIG. Clearly, when there is no light in the communication system (no activity), the PLL output generates an unlock signal and no clock value. However, when light is present and the PLL must be locked, the clock signal output is 1 / M of the normal clock output (M can be equal to 4). When the PLL is locked and light is still present, the clock signal output increases to an appropriate frequency proportional to the data rate of VIN, according to one embodiment.
参照番号40で表示される電源、または単なる電源へのスイッチが受信器28に属している。電源40は、ネットワーク・アクティビティ検出器42に反応する。電源40は選択可能な電源出力を生成する生成器を含む点に注意する。出力は、電流および/または電圧とすることができ、ここで電流は選択的に様々な受信器コンポーネント(「受信回路」)に供給され、また電圧は、アクティビティが検出されていないとき、浮動ノードまたは高電流パスが存在しないことを保証するためにも使用される。検出器42は、比較器44とタイマ46を含むことができる。比較器44はピン・ダイオードまたは光センサにより生成されたきわめて小さな電流を感知するように結合される。ここでピン・ダイオードと光センサのどちらもインターフェイス24を含む。アクティビティが検出されると、低電力発振器が電力投入と比較器出力の監視に使用される。比較器の出力がピン・ダイオードにおけるアクティビティを依然示す場合は、完全な電力が再開される。
ピン・ダイオードでグリッチが発生した場合は、比較器44は発振器が時間切れになった後にアクティビティを示さない。このため発振器は電力を低下させて電力を節約し、受信器28は低電力モードになる。検出器42はこれによって入力電圧VINと比較する基準電圧VREF1を要求し、VINがVREF1を超えている場合は、アクティビティが検出され、アクティビティ信号がタイマ出力に提示される前に、アクティビティがたとえば1.0ミリ秒などの特定の時間枠の間維持されることをタイマ46が保証する。
The power source indicated by
If a glitch occurs on the pin diode, the comparator 44 shows no activity after the oscillator times out. Thus, the oscillator reduces power to save power and the
アクティビティ信号は電源40に供給され、電力をアイテム32、34、36、および38に供給しなければならないことを示す。アクティビティ信号が存在しない場合は、これらのアイテムは電力低下状態に維持され、受信器28は低電力モードに置かれると言える。したがって、低電力モードでは検出器42だけが電力を与えられる。
The activity signal is supplied to the
アクティビティ信号は、回路36からのデータ出力およびPLL38からのクロック信号出力を有効にするためにも使用される。論理50は、この目的の実行のために使用できる。アクティビティが検出された場合のみ、受信データはデジタル・システムに転送され、かつ高速または低速のクロック信号がクロック/ステータス・ピンを介してデジタル・システムに送信される。PLL38がアンロックされた場合は、アンロック信号がM分周出力52から出力を選択する。その他の場合は、ロックされたPLLがより高速のクロック出力を選択する。マルチプレクサ54は、この選択機能を実行できる。
The activity signal is also used to validate the data output from
受信器28が、デジタル・システムに向けた4本の導線を有していることが示されている。デジタル・システムが独自の接地および電源を維持する場合は、2本の導線のみが必要である。受信データ(DATA RCV)は、クロック/ステータス導線内のクロック信号の遷移に同期してデジタル・システムにより処理される。処理が完了すると、データはデジタル・システムから送信データ(DATA XMT)として戻される。ただし、デジタル・システムがロック/アンロック信号のステータスに基づいてバイパスされる場合は、受信データは受信器から送信器30にデータRCVとして直接伝送される。いずれの場合も、ドライバ58がバイパスされた受信データ、または処理された送信データを通信回線に戻すために使用される。ドライバ58は、通信回線とデジタル・システム間の電圧およびタイミングの差異に備えるために必要な、たとえばバッファおよび/または増幅器を含む。
It is shown that the
図4および図5は、データがデジタル・システム、すなわちデジタル信号プロセッサ20をバイパスする2つの可能な方法を示している。図4に示すように、ロック検出器60はデジタル・システム内に配置され、トランシーバからのデータを受信することができる。1つの実施形態により、検出器60はデコーダ62とカウンタ64を含む。デコーダ62は、データ受信信号を連続的にデコードし、有効なプリアンブルの所定のセットと一致するパターンの発生を示す。したがってデコーダ62は、バイナリ・ビットの特定のシーケンスをデコードするように設計されている。検索されるシーケンスは、データ・ストリームのプリアンブルのセット内に含まれることが望ましい。プリアンブルには、伝送時に設定されるコーディングが含まれる。たとえば伝送チャネル内の雑音、またはコネクタの配置不良や分離に起因する破壊などのためにコーディングが変化する場合、バイナリ・シーケンスが変化する。検出器62はプリアンブル内の特定のビットのセットをデコードするように設計される。そのセットが、カウンタ64の特定のカウントにより示すことが可能である設定された時間内に発生しない場合、カウンタ64からのロック/アンロック信号出力がアンロック状態を示す。カウンタ64はモジュロNカウンタであり、ここでNクロック・サイクルはプリアンブル間の時間である。有効なプリアンブルがNクロック・サイクル後に検出された場合、デコーダ62は1つの有効なプリアンブルが検出されたことを示す。この他の場合は、無効なプリアンブルが検出されたことを示す。Nより少ないクロック・サイクル後にデコードされたプリアンブルは、カウンタ64をリセットして再度同期する。たとえば3つの有効なプリアンブルが正しく検出されたときは、ロックが宣言される。マルチプレクサ66はマルチプレクサの選択入力においてロック/アンロック信号を受信し、DSP出力(すなわちデータXMT)をトランシーバに転送するか否か、または受信器の出力におけるデータ(すなわちデータRCV)を送信するか否かのいずれかを選択する。
4 and 5 show two possible ways in which data bypasses the digital system, ie the
図5は、アンロック条件が、光検出器が読み取った雑音または破壊に起因する入力信号の周波数変動に相当することを示す。雑音または破壊および関連する周波数変動のこの量は、周波数検出器70により認識できる。さらに重要なことには、周波数検出器70はクロック/ステータス信号の周波数の変化を読み取るためだけに配置できる。周波数が定常状態であり、光を受信していないことを示す場合、または周波数がむしろ低く、したがって検出された範囲の外にある場合は、PLLに電力が供給されていないか、またはアンロックされているかのいずれかを示す。ただし、周波数が所定の範囲内に入る場合は、検出器70はマルチプレクサ72に転送されるロック信号を生成する。次にマルチプレクサ72は、図4に示すマルチプレクサ66と同じ機能を実行する。
FIG. 5 shows that the unlock condition corresponds to the frequency variation of the input signal due to noise or destruction read by the photodetector. This amount of noise or destruction and associated frequency variations can be recognized by the
図4および図5は、ネットワーク内のアクティビティに定常性がない場合のデータのバイパスを示すために、多数の可能な代替方法の中の2つを示しただけである点に留意することが重要である。これは、PLL38(図2)がアンロックされている、または不適切なバイナリ・コードがデータと一緒に送信されるという形態で出現する。いずれの場合も、結果として発生するアンロック信号により、1つのノード内の受信データを後続のノードに送信し、同様にして通信システム内のすべてのノードに送信することが可能となり、これによって有利には、各トランシーバPLLがより迅速に、相互に並行して最終的にロックできる信号を提供できる。この方法において、各トランシーバは、受信データを迅速に処理するために、通常のクロック信号を関連するデジタル・システムに転送する準備をさらに迅速に整えることができる。 It is important to note that FIGS. 4 and 5 only show two of the many possible alternatives to show data bypass when activity in the network is not stationary It is. This appears in the form of the PLL 38 (FIG. 2) being unlocked or an inappropriate binary code being transmitted along with the data. In either case, the resulting unlock signal allows the received data in one node to be transmitted to subsequent nodes and similarly to all nodes in the communication system, which is advantageous. Can provide signals that each transceiver PLL can eventually lock more quickly and in parallel with each other. In this way, each transceiver can be more quickly ready to transfer a normal clock signal to the associated digital system in order to process the received data quickly.
本開示の恩恵を得る当業者には、本発明が自動車内でネットワークが使用されているか否か、または通信システムが光ファイバを使用しているか否かに関わらず、本発明が相互接続されたデジタル・システムのネットワークを通した信号の通信を含むアプリケーションを可能にすると考えられることが理解されるであろう。通信システムまたはトランシーバのそれぞれのすべてのコンポーネントに対して、様々な修正および変更が可能であり、本開示を検討した後では、それらのすべてが当業者には明らかであろう。添付の特許請求の範囲は、このようなすべての修正および変更を包含すると解釈することが意図されており、したがって、明細および図面は制限するものではなく、説明のためであると見なされるものである。 Those skilled in the art who have the benefit of this disclosure will be able to interconnect the present invention regardless of whether the present invention uses a network in an automobile or whether the communication system uses optical fiber. It will be appreciated that it will be possible to enable applications involving the communication of signals through a network of digital systems. Various modifications and changes can be made to each and every component of the communication system or transceiver, all of which will be apparent to those skilled in the art after reviewing the present disclosure. The appended claims are intended to be construed to include all such modifications and variations, and therefore the specification and drawings are not intended to be limiting but to be considered illustrative. is there.
10 通信システム 12 ノード 14 通信回線 18 光ファイバ・トランシーバ(FOT) 20 デジタル・システム 24、26 インターフェイス 28 受信器 30 送信器 32 増幅器 34、44 比較器 36 較正回路 38 PLL 40 電源 42 ネットワーク・アクティビティ検出器 46 タイマ 50 論理 52 M分周出力 54、66、72 マルチプレクサ 58 ドライバ 60 ロック検出器 62 デコーダ 64 カウンタ 70 周波数検出器。
DESCRIPTION OF
Claims (7)
前記出力ポートに提供されたデータを受信するように結合された位相ロック・ループと、
入力ポートを有する送信器と、
前記受信器と送信器との間に結合されたデジタル・システムであって、前記受信データを前記送信器入力ポートに直接転送し、それによって前記位相ロック・ループが前記受信データに同期するようにロックされていないときに前記デジタル・システムをバイパスするロック検出器を含むデジタル・システムとを含む装置。 A receiver having an output port;
A phase locked loop coupled to receive data provided to the output port;
A transmitter having an input port;
A digital system coupled between the receiver and a transmitter so as to transfer the received data directly to the transmitter input port so that the phase-locked loop is synchronized to the received data. A digital system including a lock detector that bypasses the digital system when not locked.
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