JP4883657B2 - Communication semiconductor integrated circuit - Google Patents

Communication semiconductor integrated circuit Download PDF

Info

Publication number
JP4883657B2
JP4883657B2 JP2010182879A JP2010182879A JP4883657B2 JP 4883657 B2 JP4883657 B2 JP 4883657B2 JP 2010182879 A JP2010182879 A JP 2010182879A JP 2010182879 A JP2010182879 A JP 2010182879A JP 4883657 B2 JP4883657 B2 JP 4883657B2
Authority
JP
Japan
Prior art keywords
circuit
signal
transmission
mixer
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010182879A
Other languages
Japanese (ja)
Other versions
JP2011024232A (en
Inventor
良治 古屋
和久 岡田
浩明 松井
Original Assignee
ルネサスエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ルネサスエレクトロニクス株式会社 filed Critical ルネサスエレクトロニクス株式会社
Priority to JP2010182879A priority Critical patent/JP4883657B2/en
Publication of JP2011024232A publication Critical patent/JP2011024232A/en
Application granted granted Critical
Publication of JP4883657B2 publication Critical patent/JP4883657B2/en
Application status is Active legal-status Critical
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、送信用ベースバンド信号で搬送波信号を変調する変調回路を内蔵した通信用半導体集積回路さらには変調回路のDCオフセットをキャンセルする技術に関し、例えば位相成分のみ変調するモードと位相成分および振幅成分を変調するモードを有する携帯電話機のような無線通信装置に搭載される通信用半導体集積回路に適用して有効な技術に関する。 The present invention, transmission baseband signal in communication semiconductor integrated circuit further incorporating a modulator circuit for modulating a carrier signal relates to a technique for canceling the DC offset of the modulation circuit, for example the mode of modulating only the phase component and a phase component and an amplitude and applied to a radio communication semiconductor integrated circuit to be mounted on a communication device such as a cellular phone having a mode for modulating the component technique effectively.

携帯電話機のような無線通信システムにおいては、受信信号や送信用ベースバンド信号に高周波の局部発振信号(搬送波信号)をミキサで合成して周波数のダウンコンバートやアップコンバートを行なったり、送信信号の変調や受信信号の復調を行なったりする通信用半導体集積回路(以下、高周波ICと称する)が用いられている。 In a wireless communication system such as a cellular phone, or performing down-conversion and up-conversion of the frequency high-frequency local oscillator signal (carrier signal) are combined in the mixer to the received signal and a transmission baseband signal, modulation of the transmission signal communication semiconductor integrated circuit or performing demodulation of and the received signal (hereinafter, referred to as a high frequency IC) is used.

また、近年のGSM(Global System for Mobile Communication)方式等の無線通信システムにおいては、搬送波の位相成分を変調するGMSK(Gaussian filtered Minimum Shift keying)変調モードの他に、搬送波の位相成分と振幅成分を変調する3π/8rotating8−PSK(Phase Shift Keying)変調モードを有するEDGE(Enhanced Data Rates for GMS Evolution)と呼ばれるモードを備え、変調モードを切り替えて通信を行なえるようにしたシステムが実用化されつつある。 Further, in recent years the GSM (Global System for Mobile Communication) radio communication system, such as a method, in addition to the GMSK (Gaussian filtered Minimum Shift keying) modulation mode for modulating the phase component of the carrier, the phase and amplitude components of the carrier a mode called EDGE (Enhanced Data Rates for GMS Evolution) having a modulation to 3π / 8rotating8-PSK (Phase Shift Keying) modulation mode, a system that was so performed communication by switching the modulation mode is being put to practical use . EDGEモードは位相変調の他に振幅変調を行なうため、位相変調のみのGMSKモードよりも高速のデータ通信が可能である。 EDGE mode for performing amplitude modulation in addition to phase modulation, it is possible faster data communication than GMSK mode of only the phase modulation.

また、近年、GSM方式による信号の他に、多重化方式としてスペクトル拡散方式を用い変調方式としてQPSK(Quadrature PSK)を用いるWCDMA(Wideband Code Division Multiple Access)方式による信号を扱えるデュアルバンド方式の携帯電話機に対する要求がある。 Further, in recent years, in addition to the signal according to the GSM system, the mobile phone of a dual-band system that can handle signals according to WCDMA (Wideband Code Division Multiple Access) system using a QPSK (Quadrature PSK) as modulation scheme using a spread spectrum scheme as a multiplexing scheme there is a need for.

特開平11−205401号 Japanese Unexamined Patent Publication No. 11-205401

本発明者らは、GSM方式による信号を扱う機能を有する携帯電話機用の通信用半導体集積回路の低コスト化のため、定電流を流すためPNP型バイポーラトランジスタ(Bipolar transistor )を用いていた変調回路からPNP型バイポーラトランジスタをなくし、NPN型バイポーラトランジスタとMOSFET(Metal oxide semiconductor field effect transistor)とで構成された変調回路を内蔵した通信用半導体集積回路について検討を行なった。 The present inventors have, for the cost of the communication semiconductor integrated circuit for a mobile phone having a function to handle signals according to the GSM system, the modulation circuit which has been used PNP type bipolar transistor (Bipolar Transistor) for flowing a constant current from eliminate PNP type bipolar transistor was subjected to examine the NPN bipolar transistor and MOSFET (Metal oxide semiconductor field effect transistor) and de-configured communication semiconductor integrated circuit having a built-in modulation circuit.

その結果、PNP型バイポーラトランジスタを使用しない変調回路にあっては、変調回路の有するDCオフセットによって送信信号に搬送波の周波数成分がのってしまうキャリアリークと呼ばれる特性劣化が顕著に現われてしまい、歩留まりが低下するという課題があることを見出した。 As a result, in the modulation circuit does not use PNP bipolar transistor, characteristic degradation frequency component of the carrier to the transmission signal by the DC offset is called by thus carrier leak riding with the modulation circuit will appear markedly, yield there was found that there is a problem of a decrease.

以下、変調回路のDCオフセットによるキャリアリークについて説明する。 The following describes the carrier leak due to the DC offset of the modulation circuit.

図3は、本発明者らが検討したNPN型バイポーラトランジスタおよびMOSFET[トランジスタ]のみからなる変調回路の入力部の回路を示す。 Figure 3 shows a circuit of an input portion of the NPN bipolar transistor and a modulation circuit consisting of only a MOSFET [transistors] of the present invention have studied. この入力回路は、入力信号としてのI信号(基本波に対する同相成分)またはQ信号(基本波に対する直交成分)を増幅しつつ次段のミキサ(Mixer)に適したレベルの信号に変換するためのもので、I信号側を示す。 The input circuit (phase component relative to the fundamental wave) I signal as an input signal or Q signal of the next while amplification (orthogonal component relative to the fundamental wave) mixer (Mixer) Suitable level for converting a signal but shows the I signal side. Q信号側も同回路である。 Q signal side is also the same circuit. (A)は定電流用トランジスタQ3,Q4としてPMOS型バイポーラトランジスタを使用したもの、(B)はPNP型バイポーラトランジスタを使用したものである。 (A) is obtained by using the PMOS-type bipolar transistor as a constant current transistors Q3, Q4, (B) is obtained by using PNP-type bipolar transistor.

このうち図3(A)の回路はP型MOSFETのしきい値電圧Vthのばらつきによって、また図3(B)の回路はPNP型バイポーラトランジスタのベース・エミッタ間電圧Vbeのばらつきによって、次段のミキサの入力にオフセット電圧が発生するが、現状の半導体製造プロセスではVthのばらつきの方がVbeのばらつきよりも大きい。 The variation in the threshold voltage Vth of the circuit P-type MOSFET of these, FIG 3 (A), also by circuit variations in the base-emitter voltage Vbe of the PNP bipolar transistor of FIG. 3 (B), the next stage offset voltage is generated at the input of the mixer, but who at present semiconductor manufacturing process variations of Vth is larger than the variation in Vbe. そのため、ミキサの入力オフセット電圧が大きくなってミキサの他の入力である搬送波(キャリア信号)の周波数成分が出力に現われるキャリアリークが、図4(A),(B)のように、図3(A)の回路を使用した方が図3(B)の回路を使用する場合よりも多くなることが明らかになった。 Therefore, the carrier leak frequency component appears in the output of the carrier input offset voltage of the mixer is another input of the mixer increases (carrier signal), FIG. 4 (A), the like (B), 3 ( using some form of circuitry a) was found to be greater than when using the circuit of FIG. 3 (B).

図4(A),(B)のうち(A)は図3(A)の回路を使用した場合の周波数スペクトラムを、また図4(B)は図3(B)の回路を使用した場合の周波数スペクトラムを示す。 FIG. 4 (A), the in the case of using the circuit in (B) of (A) is 3 a frequency spectrum in the case of using the circuit of (A), and FIG. 4 (B) 3 (B) It shows the frequency spectrum. 図4(A),(B)において、中央の最もピークの高いのが希望波であり、左隣のピークが搬送波である。 In FIG. 4 (A), (B), the highest peak in the middle is desired wave, the peak of the left adjacent is the carrier. 図4(A)と(B)を比較すると、(A)の方が(B)よりも希望波から例えば64kHz離れた搬送波の成分が大きいことが分かる。 Figure 4 (A) and a comparison of (B), it can be seen that the carrier of the component remote from the desired wave eg 64kHz than is greater that (B) of (A).

ここで、搬送波の成分は希望波に対するノイズ成分となり、希望波信号レベルと搬送波信号レベルの差であるキャリアリーク量は仕様の−31dBc以下でないと、図3(A)の回路を使用した場合には位相確度等の送信特性劣化を生じることが明らかになった。 Here, components of the carrier wave becomes a noise component with respect to the desired wave, in the case the carrier leak amount is the difference between the desired signal level and the carrier wave signal level when no less than -31dBc specifications, using the circuit shown in FIG. 3 (A) It was revealed to cause transmission characteristic deterioration such as phase accuracy.

この発明は、上記のような背景の下になされたもので、その目的とするところは、安価でばらつきの大きい部品等を使用して変調回路を構成してもキャリアリーク特性を悪化させることのない歩留まりの高い通信用半導体集積回路(高周波IC)を提供することにある。 The present invention has been made under the background described above, it is an object of exacerbating the carrier leak characteristics constitute a modulation circuit using variations large components such as an inexpensive high communication semiconductor integrated circuit without the yield is to provide a (high frequency IC).

なお、変調回路のDCオフセットをキャンセルする技術としては、例えば特許文献1に記載されている発明があるが、特許文献1の発明ではベースバンド回路から変調回路に対して所定の信号を与えながらキャリブレーションを行なうのに対し、本発明の高周波ICはIC内部でキャリブレーションを行なうことができるようにしたもので、キャリブレーションの仕方が異なっており、本発明は特許文献1の発明から容易に想到し得る発明ではない。 As the technology to cancel the DC offset of the modulation circuit, for example, there is the invention described in Patent Document 1, while applying a predetermined signal to the modulation circuit from the baseband circuit in the invention of Patent Document 1 Calibration while performing Deployment, RF IC of the present invention has to be able to perform calibration inside IC, have different ways of calibration, the present invention is readily occur from the invention of Patent Document 1 not to be invention.

この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。 The above and other objects and novel features of the invention will become apparent from the description of the specification and the appended drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 To briefly explain the summary of typical inventions among the inventions disclosed in the present application is as follows.

すなわち、ギルバートセルと呼ばれる差動型回路からなるミキサの前段に差動増幅回路とレベルシフト回路からなる入力回路が設けられ送信I,Q信号(送信用ベースバンド信号)と搬送波信号を合成し変調する変調回路を備えた通信用半導体集積回路(高周波IC)において、上記入力回路のDCオフセットをキャンセルするキャリブレーション回路を設けるようにしたものである。 That, combined transmission input circuit according to the preceding mixer consisting of differential circuit called a Gilbert cell from the differential amplifier circuit and a level shift circuit is provided I, Q signals (transmission baseband signals) a carrier signal is modulated in communication semiconductor integrated circuit including a modulation circuit for (high frequency IC), is obtained by the provided calibration circuit for canceling a DC offset of the input circuit. また、上記入力回路のDCオフセットキャンセルは、送信開始直前に行うようにする。 Furthermore, DC offset cancellation of the input circuit, to perform the transmission start immediately before.

上記した手段によれば、入力回路のDCオフセットをキャンセルすることができるため、後段のミキサ回路においてキャリアリークが発生するのを回避し、送信特性の劣化を防止することができるようになる。 According to the above means, it is possible to cancel the DC offset of the input circuit, to avoid carrier leakage occurs in the subsequent stage of the mixer circuit, it is possible to prevent deterioration of transmission characteristics.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in this application is as follows.

すなわち、本発明に従うと、安価でばらつきの大きい部品等を使用して変調回路を構成してもキャリアリーク特性を悪化させることのない歩留まりの高い通信用半導体集積回路(高周波IC)を実現することができる。 That is, according to the present invention, to realize the inexpensive variations in large parts such as high communication semiconductor integrated circuit yield without deteriorating the carrier leak characteristics constitute a modulation circuit using (high frequency IC) can.

本発明を適用した通信用半導体集積回路(高周波IC)とそれを用いた通信システムの一例を示すブロック図である。 Communication semiconductor integrated circuit according to the present invention is a block diagram showing an example of a (high-frequency IC) communication system using the same. 実施例の高周波ICにおける変調回路とキャリブレーション回路の構成例を示すブロック図である。 It is a block diagram showing a configuration example of a modulation circuit and calibration circuit in the high-frequency IC embodiment. 図3(A)は実施例の変調回路に用いられるミキサの前段のプリアンプとDCレベルシフト回路の具体例を示す回路図、また図3(B)は本発明者らが本発明に先立って検討したプリアンプとDCレベルシフト回路の例を示す回路図である。 3 (A) is considered circuit diagram showing a specific example of the previous stage of the preamplifier and a DC level shift circuit of the mixer used in the modulation circuit of Embodiment, and FIG. 3 (B) present inventors prior to the present invention is a circuit diagram showing an example of a preamplifier and DC level shifting circuits. 図4(A)は図3(A)の回路を用いたDCオフセット電圧の大きい変調回路のキャリアリーク特性を示す特性図、図4(B)は図3(B)の回路を用いたDCオフセット電圧の小さい変調回路のキャリアリーク特性を示す特性図である。 FIG. 4 (A) characteristic diagram showing a carrier leak characteristics of large modulation circuit DC offset voltage using a circuit of FIG. 3 (A), FIG. 4 (B) DC offset using a circuit shown in FIG. 3 (B) it is a characteristic diagram showing a carrier leak characteristics of small modulation circuit with voltage. 実施例の変調回路のキャリブレーション動作を示すタイミングチャートである。 Is a timing chart showing the calibration operation of the modulation circuit of Embodiment. 実施例の高周波ICにおけるモード制御およびRX−PLL、TX−PLL回路のキャリブレーション並びに変調回路のキャリブレーションの手順を示すタイミングチャートである。 Mode control and RX-PLL in the high-frequency IC embodiment is a timing chart showing a procedure of calibration of the calibration and modulation circuit TX-PLL circuit. 実施例の変調回路のキャリブレーション動作時におけるDCオフセットの変化の一例を示す説明図である。 Is an explanatory diagram showing an example of a change in DC offset during calibration operation of the modulation circuit of Embodiment. 実施例のキャリブレーション回路を適用する前と適用した後のDCオフセット電圧とキャリアリークとの関係を示すグラフである。 Is a graph showing the relationship between the DC offset voltage and the carrier leak after applying before and applying the calibration circuit examples. DCオフセットのキャリブレーション回路を有する実施例の変調回路を使用したWCDMA方式の無線通信が可能なシステムを構成する高周波ICの送信系回路の構成例を示すブロック図である。 Is a block diagram showing a configuration example of a transmission system circuit of a high-frequency IC included in the wireless communication that is capable system WCDMA system using a modulation circuit of the embodiment having a calibration circuit of the DC offset. 図10(A)はGSM方式におけるキャリブレーションのタイミングを示すタイミングチャート、図10(B)は図9の高周波ICのWCDMA方式時におけるキャリブレーションのタイミングを示すタイミングチャートである。 Figure 10 (A) is a timing chart, FIG. 10 showing the timing of the calibration in the GSM system (B) is a timing chart showing the timing of the calibration when the WCDMA system of the high frequency IC in FIG.

次に、本発明の実施例について図面を用いて説明する。 It will now be described with reference to the accompanying drawings embodiments of the present invention.

図1は、本発明を適用した通信用半導体集積回路装置(高周波IC)とそれを用いた無線通信システムの一例を示す。 Figure 1 shows an example of a wireless communication system using the semiconductor integrated circuit device for communication according to the present invention (high-frequency IC).

図1に示されているように、システムは信号電波の送受信用アンテナ400、送受信切り替え用のスイッチ410、受信信号から不要波を除去するSAWフィルタなどからなる高周波フィルタ420a〜420d、送信信号を増幅する高周波電力増幅回路(パワーモジュール)430、受信信号を復調したり送信信号を変調したりする高周波IC200、送信すべき音声信号やデータ信号を基本波に対し同相成分のI信号および直交成分のQ信号に変換したり復調された受信I,Q信号を音声信号やデータ信号に変換するなどのベースバンド処理を行なったり高周波IC200を制御する信号を送ったりするベースバンド回路300などで構成される。 As shown in FIG. 1, the system transmitting and receiving antenna 400 of the signal wave, the switch 410 for switching transmission and reception, the high frequency filter 420a~420d made of SAW filter for removing unnecessary waves from a received signal, amplifies the transmission signal high-frequency power amplifier circuit (power module) 430, a high frequency IC200 or to modulate the transmission signal or demodulates the received signal, Q of the I signal and the quadrature component of the phase component relative to a fundamental wave speech signals and data signals to be transmitted reception I conversion or demodulated into a signal, and a Q signal in such a baseband circuit 300 or send a signal for controlling the high frequency IC200 or performing baseband processing such as converting the audio signals and data signals. 特に制限されるものでないが、高周波IC200とベースバンド回路300は、各々別個の半導体チップ上に半導体集積回路として構成される。 Although not particularly limited, high frequency IC200 and the baseband circuit 300 are each configured as a semiconductor integrated circuit on a separate semiconductor chip.

高周波IC200は、大きく分けると、受信系回路RXCと、送信系回路TXCと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路CTCとで構成される。 RF IC200 is composed roughly divided into a reception system circuit RXC, a transmission system circuit TXC, and the other control system circuitry CTC comprising circuits common to the transmission and reception system including a control circuit and a clock generation circuit. 本発明の対象となる変調回路233a,233bは送信系回路TXCに設けられ、搬送波信号としての中間周波数の信号とベースバンド回路300から供給されるI,Q信号とを合成して直交変調を行なう。 Modulation circuit 233a to which the present invention, 233b is provided to the transmission system circuit TXC, performs quadrature modulation by combining I, and Q signals supplied from the intermediate frequency signal and a baseband circuit 300 as a carrier signal .

高周波IC200の詳しい説明は後にして、まず変調回路233a,233bとそのキャリブレーション回路231について説明する。 Detailed Description of the high frequency IC200 is in the following, first, the modulation circuit 233a, 233b and its calibration circuit 231 will be described. 図2には、変調回路233a,233bとそのキャリブレーション回路231の具体的な回路例が示されている。 In FIG. 2, the modulation circuit 233a, specific circuit examples of 233b and its calibration circuit 231 is shown. I信号側の変調回路233aとQ信号側の変調回路233bは同一の構成であるので、一方のみ示し他方は省略してある。 Since the modulation circuit 233b of the modulation circuit 233a and the Q signal side of the I signal side have the same structure, the other shows only one is omitted.

この実施例の変調回路は、入力I,/I信号(またはQ,/Q信号)を増幅する初段増幅回路(プリアンプ)AMP0と、増幅された信号のDCレベルをシフトするレベルシフト回路DLSと、ギルバートセルと呼ばれる差動型回路からなるミキサ回路MIXを備えている。 Modulation circuit of this embodiment includes an input I, / I signal (or Q, / Q signal) and the first-stage amplifier circuit (preamplifier) ​​AMP 0 for amplifying the level shift circuit DLS for shifting the DC level of the amplified signal, and a mixer circuit MIX consisting differential circuit called a Gilbert cell. プリアンプAMP0とDCレベルシフト回路DLSは、図3(A)に示されているような回路で構成されている。 Preamplifier AMP0 and DC level shifting circuit DLS is composed of a circuit as shown in Figure 3 (A). /IはIと180°位相が異なる信号、また/QはQと180°位相が異なる信号である。 / I signals I and 180 ° phase difference, also / Q is Q and 180 ° phase are different signals.

すなわち、プリアンプAMP0は、入力差動MOSFET Q1,Q2と、Q1,Q2のソース端子と電源電圧端子Vccとの間にそれぞれ直列形態に接続された定電流用MOSFET Q3,Q4と、Q1,Q2のソース端子間に接続された抵抗R0と、Q1,Q2のドレイン端子と接地点GNDとの間に接続された抵抗R1,R2とから構成され、入力I,/I信号(またはQ,/Q信号)の電位差を増幅した信号をQ1,Q2のドレイン端子から出力する。 That is, preamplifier AMP0 includes an input differential MOSFET Q1, Q2, and the constant current MOSFET Q3, Q4 connected in series respectively between Q1, Q2 source terminal and the power supply voltage terminal Vcc of, Q1, Q2 of a resistor R0 connected between the source terminal is composed of connected resistors R1, R2 Prefecture between the ground terminal GND and Q1, Q2 drain terminal of the input I, / I signal (or Q, / Q signal a signal potential difference amplifying All) Q1, and outputs the Q2 drain terminal of the.

また、レベルシフト回路DLSは、電源電圧端子Vccと接地点GNDとの間に直列形態に接続されたMOSFET Q5およびNPN型バイポーラトランジスタQ7,Q9と、同じく電源電圧端子Vccと接地点GNDとの間に直列形態に接続されたMOSトランジスタQ6およびNPN型バイポーラトランジスタQ8,Q10とからなる。 The level shift circuit DLS is between the supply voltage terminal Vcc and MOSFET Q5 and NPN type bipolar transistors Q7, Q9 connected in series between the ground terminal GND, as with the power supply voltage terminal Vcc and the ground point GND a MOS transistor Q6 and NPN type bipolar transistors Q8, Q10 Prefecture connected in series form. そして、Q7とQ9の接続ノードとQ8とQ10の接続ノードがそれぞれ前段のプリアンプAMP0の入力差動MOSFET Q1,Q2のドレイン端子に接続されている。 The connection node of the Q7 and Q9 connection node and Q8 and Q10 are connected to the drain terminal of the input differential MOSFET Q1, Q2 of the preceding preamplifier AMP0 respectively. トランジスタQ7,Q8はベースとコレクタが結合されたいわゆるダイオード接続とされ、トランジスタQ5,Q6およびQ9,Q10はゲートまたはベースに所定の電圧が印加されて定電流源として動作し、前段のプリアンプAMP0の出力をバイポーラトランジスタのベース・エミッタ間電圧Vbe分だけ上にシフトした信号をQ7,Q8のコレクタから出力する。 Transistors Q7, Q8 is a so-called diode-connected base and collector are coupled, transistors Q5, Q6 and Q9, Q10 operates a predetermined voltage is applied to the gate or base as a constant current source, the pre-stage of the preamplifier AMP0 and it outputs the base-emitter voltage signals shifted upward Vbe amount corresponding to the output bipolar transistor from Q7, Q8 collector of.

ミキサ回路MIXは、図2に示されているように、互いにエミッタ端子同士が抵抗Re1,Re2を介して接続されそれぞれのベース端子に、前記DCレベルシフト回路DLSによりシフトされたIin信号と/Iin信号(Qin信号と/Qin信号)が入力された下段差動トランジスタ対Q11,Q12と、これらのトランジスタQ11,Q12のコレクタ端子にそれぞれ共通エミッタが接続されベース端子に中間周波数の信号φIF1,/φIF1(φIF2,/φIF2)が入力された2組の上段差動トランジスタ対Q21,Q22およびQ23,Q24と、下段差動トランジスタ対Q11,Q12のエミッタ端子と接地点との間に接続された定電流用トランジスタQ13,Q14およびそのエミッタ抵抗Re3,Re4とからなり、Q21とQ23のコレクタ同士 The mixer circuit MIX, as shown in FIG. 2, the respective base terminals are connected via the emitter terminals of the resistors Re1, Re2 each other, Iin signal shifted by said DC level shifting circuit DLS and / Iin signal (Qin signals and / Qin signal) and the lower pair of differential transistors Q11, Q12 that are input, these transistors Q11, Q12 intermediate frequency signal to each base terminal common emitter connected to the collector terminal of φIF1, / φIF1 (φIF2, / φIF2) are two sets of upper stage differential transistor pair input Q21, Q22 and Q23, and Q24, connected to a constant current between the emitter terminal of the lower stage differential transistor pair Q11, Q12 and a ground point use transistors Q13, Q14 and its emitter resistance Re3, it consists of Re4 Metropolitan, Q21 and Q23 of the collector to each other とQ22とQ24のコレクタ同士がそれぞれ結合されて、コレクタ抵抗Rc1,Rc2を介して電源電圧Vccに接続されている。 Coupled collectors each other Q22 and Q24, respectively when being connected to the power supply voltage Vcc via a collector resistor Rc1, Rc2.

図2のミキサ回路MIXは、下段差動部への入力信号であるIin,/Iin信号と上段差動部への入力信号である中間周波数の信号φIF1,/φIF1とを掛け算してそれらの信号の周波数和と周波数差に相当する信号成分を含む信号を、トランジスタQ21とQ23の共通コレクタと、Q22とQ24の共通コレクタとから差動信号として出力する。 Mixer circuit MIX in FIG. 2, Iin is the input signal to the lower stage differential unit, / Iin signal and the upper intermediate frequency signal, which is an input signal to the differential unit φIF1, / φIF1 and multiplied by by the signals the signal including the frequency sum signal component corresponding to the frequency difference, and outputs the common collector of the transistors Q21 and Q23, and a common collector of Q22 and Q24 as a differential signal.

図示しないQ信号側のミキサ回路は、Qin,/Qin信号とφIF2,/φIF2信号の周波数和と周波数差に相当する信号成分を含む信号を差動信号として出力する。 Mixer circuit Q signal side, not shown, Qin, / Qin signals and FaiIF2, and outputs a signal containing a signal component corresponding to the frequency difference and sum frequency of / FaiIF2 signal as a differential signal. φIF1,/φIF1とφIF2,/φIF2は互いに位相が90°ずれた直交信号であり、局部発振回路262からの高周波の発振信号φRFをIF分周回路264で分周し、分周移相回路232でさらに分周および位相シフトすることで生成された80MHzのような周波数の信号が用いられる。 φIF1, / φIF1 a φIF2, / φIF2 is a quadrature signal whose phases are shifted 90 ° from each other, a high-frequency oscillation signal φRF divided by IF divider 264 from the local oscillator circuit 262, divider phase shifter 232 frequency signals such as 80MHz tHAT generated by further dividing and phase shift is used.

さらに、この実施例の変調回路には、上記分周移相回路232からの中間周波数の信号φIF1,/φIF1(φIF2,/φIF2)が入力されるパス上に切替えスイッチS21,S22が設けられ、信号φIF1,/φIF1(φIF2,/φIF2)の代わりに直流電圧VL,VHを上段差動トランジスタQ21,Q22,Q23,Q24のベースに印加することができるように構成されている。 Moreover, the modulation circuit of this embodiment, the content of the intermediate frequency from the circumferential phase shift circuit 232 signals φIF1, / φIF1 (φIF2, / φIF2) switch S21 switched to the on the path to be inputted, S22 are provided, signal φIF1, / φIF1 (φIF2, / φIF2) is configured so as to be able to apply a DC voltage VL, a VH to the base of the upper stage differential transistors Q21, Q22, Q23, Q24 in place of. 直流電圧VLとVHは、それぞれQ21とQ24をオフ、Q22とQ23をオンできる電圧が選択され、上段差動対のうち一方のトランジスタQ22,Q23に大きな電流が流されて下段差動トランジスタ対Q11,Q12の入力信号を増幅できるようにされる。 DC voltage VL and VH are turned off respectively Q21 and Q24, Q22 and is selected voltage can be turned on the Q23, large current flows in one of the transistors Q22, Q23 of the upper differential pairs lower differential transistor pair Q11 , it is to be able to amplify the input signal Q12.

また、下段差動トランジスタ対Q11,Q12のエミッタ間にはゲイン切り替え用の抵抗Re0とオン・オフスイッチS23,S24が直列に接続されているとともに、定電流用トランジスタQ13,Q14のベース端子には、図示しないバイアス生成回路からのバイアス電圧Vbiasまたは接地電位を選択的に印加する切替えスイッチS25が設けられている。 Further, the lower the differential transistor pair Q11, resistors Re0 for gain switching is between the emitters of Q12 and on-off switches S23, S24 are connected in series, to the base terminal of the constant current transistor Q13, Q14 is , the selector switch S25 selectively applying a bias voltage Vbias or the ground potential from the bias generating circuit (not shown) is provided.

また、上記のような構成を有するギルバートセル型ミキサ回路MIXの前段に設けられている初段増幅回路(プリアンプ)AMP0の入力側には、入力I,/I信号(またはQ,/Q信号)を入力させるスイッチS26,S27とI,Q信号の代わりに所定の直流電圧Vmcalを入力させるスイッチS28,S29が設けられている。 Further, the input side of the first stage amplifier circuit (preamplifier) ​​AMP 0 provided in front of the Gilbert cell type mixer circuit MIX having the above structure, the input I, / I signal (or Q, / Q signal) switch S28, S29 are provided for inputting a predetermined DC voltage Vmcal instead of the switch S26, S27 and I, Q signals to be input. 直流電圧Vmcalには、通常のI,/I信号入力時と同レベルの例えば、0.625Vのような電圧が選択される。 The DC voltage Vmcal, ordinary I, / I signal input at the same level for example, a voltage such as 0.625V is selected.

キャリブレーション回路231は、上記ミキサ回路MIXの差動出力の電位差を検出するコンパレータCMPと、上記スイッチS21〜S29等を制御してキャリブレーションを実行する制御ロジックCTLと、複数の定電流源I1〜I6およびこれらの定電流源I1〜I6の電流を選択的に合成するスイッチS11〜S16からなるDAコンバータDACと、該DAコンバータDACの出力電流をレベルシフト回路DLSの差動出力のいずれから引き抜くか選択する切替えスイッチS10などから構成される。 The calibration circuit 231 includes a comparator CMP for detecting the potential difference of the differential output of the mixer circuit MIX, the control logic CTL performing calibration by controlling the switch S21~S29 like, a plurality of constant current sources I1~ a DA converter DAC consisting of I6 and switches S11~S16 selective synthesis of current of these constant current sources I1 to I6, or pull out the output current of the DA converter DAC from any of the differential output of the level shift circuit DLS and the like selector switch S10 to select. 定電流源I1〜I6は、I1の電流が最も大きく、I2はI1の1/2、I3はI2の1/2……のように、2のn乗の重み付けがされている。 Constant current source I1~I6 is the largest current I1 is, I2 is 1/2, I3 of I1 is like 1/2 ...... of I2, 2 of n-th power weighting is.

制御ロジックCTLには、DAコンバータDACの入力値に相当する7ビットの制御コードを保持するレジスタREGが設けられ、このレジスタREGの各ビットの値はコンパレータCMPの出力に応じて順次設定される。 The control logic CTL, register REG is provided for holding the control code 7 bits corresponding to the input value of the DA converter DAC, the value of each bit of this register REG are sequentially set in accordance with the output of the comparator CMP. このレジスタREGに設定された制御コードによって、DAC内の定電流源I1〜I6と直列のスイッチS11〜S16および切替えスイッチS10がオン・オフ制御される。 A control code set in the register REG, a constant current source I1~I6 series switches S11~S16 and selector switch S10 in the DAC is on-off control. 具体的には、レジスタREGの制御コードのビット"B0"によって切替えスイッチS10が制御され、ビット"B1"〜"B6"によってDAC内のイッチS11〜S16が制御される。 Specifically, the switch S10 switched by bit "B0" of the control code register REG is controlled, switches S11~S16 in the DAC is controlled by the bit "B1" ~ "B6". 制御ロジックCTLは、図1の制御ロジック260と別個に構成されていても良いし一体に構成されていても良い。 Control logic CTL may be have been constructed separately and control logic 260 of FIG. 1 may be configured integrally.

次に、実施例の変調回路のキャリブレーション動作を、図5を用いて説明する。 Next, a calibration operation of the modulation circuit of embodiment will be described with reference to FIG. なお、このキャリブレーションは、ベースバンド回路300から制御ロジックCTL(260)へ送信モードの開始を指示する所定のコマンドが与えられ、制御ロジックCTLがこのコマンドを解読することによって順次生成される制御信号によってシーケンシャルに実行される。 Note that this calibration, a predetermined command is given to indicate the start of the transmission mode from the base band circuit 300 to the control logic CTL (260), a control signal the control logic CTL are sequentially generated by decoding the command They are executed sequentially by. 本実施例ではこのコマンドを"Word3"と称する。 In the present embodiment referred to as the command "Word3".

変調回路のキャリブレーションが開始されると、まず制御ロジックCTLは制御信号IQSW_ONをロウレベルに保持してスイッチS26,S27をオフ状態にしてI,/I信号およびQ,/Q信号の入力を禁止した状態で、制御信号IQMOD_ONを立ち上げてI側の変調回路233aとQ側の変調回路233bを活性化させる。 When the calibration of the modulation circuit is started, the control logic CTL banned inputs I, / I signal and Q, / Q signal switches S26, S27 and holds the control signal IQSW_ON to the low level in the OFF state in state, raises the control signal IQMOD_ON activating the modulation circuit 233b of the modulation circuit 233a and the Q side of the I-side. また、制御信号MCAL_ONによってコンパレータCMPを活性化させるとともにスイッチS28,S29をオン状態にして同一の直流電圧VmcalをプリアンプAMP0の差動入力端子に印加させてプリアンプ以降の回路が持つオフセットが出力に現われるようにする(図5タイミングt7)。 Further, appears the same DC voltage Vmcal to by applied to the differential input terminal offset output having circuits subsequent preamplifier of the preamplifier AMP0 by a switch S28, S29 with activate the comparator CMP to the ON state by the control signal MCAL_ON as in (Figure 5 timing t7).

続いて、I側のキャリブレーション制御信号ICAL_ONを立ち上げて、スイッチS21,S22を切り替えて中間周波数の信号φIF1,/φIF1の代わりに直流電圧VL,VHをミキサ回路MIXの上段差動トランジスタに入力させる。 Then, launch the calibration control signal ICAL_ON the I side, switches S21, S22 intermediate frequency signal FaiIF1 by switching, / FaiIF1 DC voltage VL instead of, the VH on stage differential transistors of the mixer circuit MIX input make. これとともに、スイッチS23,S24をオン状態にして下段差動トランジスタのエミッタ端子間に抵抗Re0を接続させる。 Along with this, to connect a resistor Re0 between the emitter terminal of the lower stage differential transistors by the switches S23, S24 to the ON state. これにより、ミキサ回路MIXのゲインが高くされる。 Thus, the gain of the mixer circuit MIX is high. また、I側のミキサ回路MIXのスイッチS25は定電流用トランジスタQ13,Q14のベースにバイアス電圧Vbiasが印加される状態にし、Q側のミキサ回路MIXのスイッチS25は定電流用トランジスタQ13,Q14のベースに接地電位GNDが印加される状態にする(図5タイミングt71)。 Moreover, the mixer circuit MIX switch S25 of the I-side in a state bias voltage Vbias to the base of the constant current transistor Q13, Q14 is applied, the mixer circuit MIX switch S25 of Q side of the constant current transistor Q13, Q14 base to the ground potential GND is ready to be applied (Figure 5 timing t71). これにより、Q側のミキサ回路MIXは非活性化され、コンパレータCMPにはI側の変調回路233aのオフセットに応じた出力のみが入力されるようになる。 Accordingly, the mixer circuit MIX of Q side is deactivated, the comparator CMP becomes only the output corresponding to the offset of the modulation circuit 233a of the I-side is input.

その後、制御ロジックCTLは、コンパレータCMPの出力を参照してDAコンバータDACのスイッチS10〜S16の状態を決定して行く。 Thereafter, the control logic CTL is going to determine the state of the switch S10~S16 the DA converter DAC with reference to the output of the comparator CMP. 具体的には、まずレジスタREGの制御コードビットB0〜B6を"0"にしてスイッチS11〜S16をすべてオフしDAコンバータDACの電流がレベルシフト回路DLSから流されないようにする。 Specifically, first, the control code bits B0~B6 register REG "0" off all the switches S11~S16 in the then current of the DA converter DAC is prevented shed from the level shift circuit DLS. また、スイッチS10は/Iin信号側に接続した状態で、コンパレータCMPの出力を判定する。 The switch S10 is in a state of being connected to the / Iin signal side, determines the output of the comparator CMP.

ここで、コンパレータCMPの出力がハイレベルであったとすると、その場合にはレベルシフト回路DLSの差動出力Iin、/IinのうちIin信号の電位の方が高いということであるので、スイッチS10に対応したレジスタREGの制御ビットB0を"1"に設定してスイッチS10を逆のIin信号側に切り替える。 Here, the output of the comparator CMP is assumed to be at the high level, the differential output Iin of the level shift circuit DLS in that case, / so towards the potential of Iin signal of Iin is that the high and the switch S10 It is set to "1" control bit B0 of the corresponding register REG switches the switch S10 to the opposite Iin signal side. 次に、DACの電流源I1〜I6のうち最も電流の大きなI1と直列のスイッチS11に対応したレジスタREGの制御ビットB1を"1"に設定してスイッチS11をオン状態にさせる。 Next, by setting the most current big I1 and a control bit B1 of the register REG corresponding to the series of switches S11 "1" of the current source I1~I6 the DAC to the switches S11 to the ON state. これによって、DCレベルシフト回路DLSの差動出力のうちI信号の出力電位が下げられるようになる。 This makes it so that the output potential of the I signal of the differential output of the DC level shift circuit DLS is lowered.

この状態で、再びコンパレータCMPの出力を判定する。 In this state, again it determines the output of the comparator CMP. ここで、コンパレータCMPの出力がハイレベルであったとすると、DCレベルシフト回路DLSのI信号の電位の方がまだ高いということであるので、制御ビットB0と同様に、制御ビットB1は"1"、スイッチS11はオンの状態を保持する。 Here, the output of the comparator CMP is assumed to be at the high level, since the direction of the potential of the I signal of the DC level shift circuit DLS is that the still high, in the same manner as the control bit B0, the control bits B1 is "1" , switches S11 holds the oN state.

次の時間で、DACの電流源I1〜I6のうち2番目に大きな電流源I2と直列のスイッチS12に対応したレジスタREGの制御ビットB2を"1"に設定してスイッチS12をオン状態にさせる。 In the next time, to the second large-current source I2 series of settings to the ON state the switch S12 to "1" control bit B2 of the register REG corresponding to the switch S12 while the current source I1~I6 the DAC . これによって、DCレベルシフト回路DLSの差動出力のうちI信号側の出力電位がさらに下げられるようになる。 This makes it so that the output potential of the I signal side of the differential output of the DC level shift circuit DLS is further lowered.

2回目の判定でコンパレータCMPの出力がロウレベルであったすると、この場合にはDCレベルシフト回路DLSのIin信号の電位の方が低くなったということであるので、レジスタREGの制御ビットB2を"0"に戻しS12をオフ状態にして、そのまま制御ビットB2の状態を保持する。 Then the output of the comparator CMP was low in the second determination, since in this case is that now lower in potential of Iin signal of the DC level shift circuit DLS, the control bit B2 of the register REG " 0 by the S12 in the off state back to ", it holds the status of the control bit B2.

以後、同様にレジスタREGの制御ビットB3〜B6を順次"1"にしてスイッチS13〜S16を順次オンさせる。 Thereafter, thereby sequentially turning on the switch S13~S16 by sequentially "1" control bit B3~B6 likewise register REG. コンパレータCMPの出力がハイレベルの時は制御ビットを"1"のまま保持し、ロウレベルの時は制御ビットを"0"にしてそのまま保持する。 The output of the comparator CMP is at a high level is kept in the control bit "1", when the low level is held as it is in the "0" control bits. このような動作により、レジスタREGのすべての制御ビットB0〜B6の状態が設定され、DACの電流源I1〜I6のうちオンしているスイッチの合計分だけIin信号の電位が/Iin信号の電位に近づき、Iin信号と/Iin信号の電位差であるオフセット電圧が小さくなる。 By such an operation, to set all the state of the control bit B0~B6 register REG, the potential of the on and the potential of the total amount corresponding Iin signal of the switch has the / Iin signal among current source I1~I6 the DAC approaches, the offset voltage becomes smaller is the potential difference Iin signal and / Iin signal.

図5のタイミングt71の段階で/Iin信号側の電位が高い場合には、制御ビットB0は"0"に保持され、以後同様に/Iin信号側電位がIin信号電位に近づく方向のキャリブレーションが行われ、オフセット電圧が小さくする。 If high potential of the stage / Iin signal side of the timing t71 in FIG. 5, the control bit B0 is held at "0", likewise / Iin signal side potential to follow and the direction of the calibration approach the Iin signal potential performed, the offset voltage is reduced.

制御ビットB6の設定が終了した時点で制御信号ICAL_ONを立ち下げてI側の変調回路のキャリブレーションが終了する(図5タイミングt72)。 Calibration of the modulation circuit of the control signal ICAL_ON the to fall I side when the setting of the control bit B6 is completed is completed (FIG. 5 timing t72). なお、最後の設定状態は、後段のミキサ回路MIXの入力DCオフセットが最も小さな状態となるので、レジスタREGの状態は次にキャリブレーションを行なうまでそのまま保持される。 Incidentally, the last setting state, since the rear stage of the mixer circuit MIX input DC offset is the smallest state, the state of the register REG is directly held until the next calibration is performed.

次に、Q側のキャリブレーション制御信号QCAL_ONを立ち上げて、Q側のミキサ回路MIXの上段に直流電圧VL,VHを印加するとともにQ側のミキサ回路MIXのスイッチS25を定電流用トランジスタQ13,Q14のベースにバイアス電圧Vbiasが印加される状態にする(図5タイミングt73)。 Then, launch the calibration control signal QCAL_ON the Q side, the Q-side mixer circuit MIX of the upper to a DC voltage VL, Q of the mixer circuit MIX of the switch S25 constant current transistor to apply a VH Q13, bias voltage Vbias is ready to be applied to the Q14 base (Fig. 5 timing t73). そして、上記I側と同様な手順でQ側の変調回路のキャリブレーションを実行し、Q側のDAコンバータに対応したレジスタREGの各ビットを設定して制御信号QCAL_ONを立ち下げてQ側の変調回路のキャリブレーションを終了する(図5タイミングt74)。 Then, the performs calibration of the modulation circuit of the Q side I side a similar procedure, Q side of the DA converter falls the control signal QCAL_ON set each bit of the register REG corresponding to the modulation of the Q-side to end the calibration circuit (Figure 5 timing t74).

その後、このとき同時に制御信号MCAL_ONを立ち下げてスイッチS28,S29をオフ状態にして、I,Qの変調回路233a,233bに直流電圧Vmcalが入力されないようにする。 Then, this time by a switch S28, S29 to the OFF state to fall a control signal MCAL_ON simultaneously, I, Q of the modulation circuit 233a, a DC voltage Vmcal from being input to 233b. それから、所定時間経過後に、制御信号IQSWを立ち上げることによってスイッチS26,S27をオン状態にしてI,/I信号およびQ,/Q信号がそれぞれのプリアンプAMP0に入力可能な状態にする(図5タイミングt75)。 Then, after a predetermined time has elapsed, the switch S26, S27 by raising the control signal IQSW in the ON state I, / I signal and Q, / Q signal is input ready to respective preamplifiers AMP 0 (Fig. 5 timing t75). そして、さらに所定時間が経過すると、ベースバンド回路からI,/I信号(またはQ,/Q信号)がプリアンプAMP0に入力され、送信が開始されるようになる(図5タイミングt76)。 When the further predetermined time elapses, I from the baseband circuit, / I signal (or Q, / Q signal) is input to the preamplifier AMP 0, so transmission is started (Fig. 5 timing t76). 送信が開始されてもDAコンバータDACは動作状態にされており、これによりプリアンプAMP0等の入力回路の有するDCオフセットの影響を受けない変調が可能となる。 DA converter DAC also transmitted started is in the operating state, the modulation is possible thereby not influenced by the DC offset included in the input circuit such as a preamplifier AMP 0.

図7はキャリブレーション動作時における、I信号側のミキサ回路MIXの出力電圧(MOD_OUT)の推移例を示す。 7 during the calibration operation, illustrating an example of progression of the mixer circuit MIX output voltage of the I signal side (MOD_OUT). 実線C1がI信号側、破線C2が/I信号側の電圧を示し、横軸(サイクル)の0〜1までが前述の動作説明における制御ビットB0の設定、1〜2までがB1、2〜3までがB2、以後順次サイクル7までB6までの設定を行う。 The solid line C1 is I signal side, illustrates the voltage of the broken line C2 is / I signal side, until 0-1 the horizontal axis (cycle) the setting of control bits B0 in the operation described above, until 1 to 2 B1,2~ until 3 B2, to set up B6 sequentially to cycle 7 thereafter. サイクル0が図5のタイミングt71、サイクル7がt72のタイミングに相当し、サイクル7以後はオフセット電圧の最小レベルが保持される。 Timing t71 cycle 0 5, cycle 7 corresponds to the timing of t72, the cycle 7 subsequent minimum level of the offset voltage is maintained.

図8には、このようなキャリブレーションを行なった後の変調回路のキャリアリーク特性とキャリブレーションを行なう前の変調回路のキャリアリーク特性を示す。 Figure 8 shows the carrier leak characteristic of the previous modulation circuit for performing carrier leak characteristics and calibration of the modulation circuit after performing such a calibration.

図8において、Aはキャリブレーション後のキャリアリーク特性、Bはキャリブレーション前のキャリアリーク特性である。 In FIG. 8, A carrier leak characteristic after calibration, is B is a carrier leak characteristic before calibration. 図8より、キャリブレーション前はDCオフセット7.5mV以上でキャリアリークが−31dBcを超えてしまうが、キャリブレーション後はキャリアリークが−40dBc以下に抑えられ、送信特性劣化を招く−31dBcを超えないことが分かる。 From FIG. 8, although the carrier leak above DC offset 7.5mV before calibration exceeds -31DBc, after calibration the carrier leak is suppressed below -40 dBc, not exceeding -31DBc incurring transmission characteristic degradation it can be seen.

次に、実施例の高周波ICにおける上記キャリブレーション動作を含むモード制御全体の流れを、図6のタイミングチャートを用いて説明する。 Next, the flow of the overall mode control which includes the calibration operation in the high-frequency IC embodiment will now be described with reference to the timing chart of FIG.

システムの電源が投入されると、高周波IC200に対して電源の供給が開始される。 When the system power is turned on, the supply of power is started with respect to the high frequency IC 200. また、電源の立上がり後にベースバンドIC300から高周波ICに対して例えば 内部のリセットを指令するコマンド"Word4"が供給される。 The command "Word4" is supplied for example to command the internal reset for RF IC from the baseband IC300 after the rising of the power supply. すると、制御回路260によって高周波IC内部のレジスタなどの回路がリセット状態にされ、高周波ICはアイドルモード(コマンド待ちのスリープ状態)に入る(図6タイミングt1)。 Then, the circuit of the high-frequency IC internal register is a reset state by the control circuit 260, the high frequency IC enters the idle mode (sleep state waiting for a command) (FIG. 6 timing t1).

このアイドルモード"Idle"中に、ベースバンドICからVCOのキャリブレーションを指示する所定のビットもしくはコードを含むコマンド"Word7"が供給されると、高周波IC内のRFVCOとTXVCOのキャリブレーション処理(周波数の測定と記憶)が行なわれる(図6タイミングt2)。 During the idle mode "Idle", the command "Word7" including a predetermined bit or code indicating the calibration of the VCO from the baseband IC is supplied, the calibration process of the RFVCO and TXVCO in RF IC (Frequency storage) is performed and the measurement (Fig. 6 timing t2).

その後、ベースバンドICは 測定開始コマンド"Word7"の送信後、適当な時間が経過すると初期設定を指令する"Word5" "Word6"を送って来る(図6タイミングt3)。 Then, after the transmission of the baseband IC measurement start command "Word7", coming send the appropriate time has elapsed for commanding initialization "Word5" "Word6" (FIG. 6 timing t3). TXVCOの周波数測定が終了すると、終了が制御回路に通知されるように構成されており、制御回路は測定終了後に高周波IC内部を送受信動作のために初期設定する。 When the frequency measurement of the TXVCO is completed, the end is configured to be notified to the control circuit, the control circuit initializes the internal high-frequency IC for transmitting and receiving operation after the measurement.

この初期設定が終了すると、ベースバンドICから高周波ICに対して、使用チャネルの周波数情報を含むコマンド"Word1"が供給され、制御回路はVCOを起動するウォームアップモード"Warm up"に入る(図6タイミングt4)。 If this initialization is completed, with respect to the high frequency IC from the baseband IC, is supplied command "Word1" including frequency information of the channel, the control circuit enters a warm-up mode "Warm Stay up-" to start the VCO (FIG. 6 timing t4). このコマンド"Word1"には送信または受信を指示するビットも含まれており、そのビットに応じて受信の時は、RFVCOを再キャリブレーションした後、ベースバンドからの周波数情報に基づいてRFVCO(262)の使用バンドの選択動作を行なう。 The command "Word1" are also included bit indicating transmission or reception, when received in response to that bit, after re-calibrate the RFVCO, RFVCO based on the frequency information from the baseband (262 ) performs the operation of selecting the use band of. そして、RFVCOを発振動作させ、RFシンセサイザ263をロック状態にさせる。 Then, by oscillating operation of the RFVCO, to the RF synthesizer 263 to the locked state.

その後、ベースバンドICから受信動作を指令するコマンド"Word2"が送られて来ると、受信モード"Rx"に入り、受信系回路RXCを動作させて受信信号の増幅、復調を行なわせる(図6タイミングt5)。 Thereafter, when the command "Word2" for instructing the receiving operation from the baseband IC is sent, goes into receive mode "Rx", amplifies the received signal by operating the reception system circuit RXC, to perform demodulation (Fig 6 timing t5).

次に、受信モード"Rx"が終了するとベースバンドIC300から周波数情報を含むコマンド"Word1"が高周波IC200に供給され、再び制御回路260はVCOを起動するウォームアップモード"Warm up"に入る(図6タイミングt6)。 Next, when the reception mode "Rx" is completed command "Word1" including frequency information from the baseband IC300 is supplied to the high frequency IC 200, the control circuit 260 again enters a warm-up mode "Warm Stay up-" to start the VCO (FIG. 6 timing t6). このコマンド内の送信または受信を指示するビットが送信を示しているときは、RFVCOとTXVCOを再キャリブレーションした後、ベースバンドICからの周波数情報に基づいてRFVCOとTXVCOの使用バンドの選択動作を行なう。 When bit instructing the transmission or reception of the command indicates a transmission, after re-calibrate the RFVCO and TXVCO, the selection operation of the RFVCO and TXVCO used band based on frequency information from the baseband IC carried out. そして、バンド決定後にRFシンセサイザ263をロック状態にさせる。 Then, to the RF synthesizer 263 to the locked state after the band decision.

その後、ベースバンドIC300から高周波IC200に対して送信モードの開始を指令するコマンド"Word3"が送られ、"Word3"を受信すると、制御回路260は送信モードに入り、本実施例のキャリブレーション回路231による変調回路233a,233bのキャリブレーションなど送信の準備をし、送信ループTxPLLをロック状態にさせてから送信信号の変調、増幅を行なわせる(図6タイミングt7)。 Then, the command "Word3" is sent to command the start of the transmission mode for high-frequency IC200 from the baseband IC 300, upon receiving the "Word3", the control circuit 260 enters the transmission mode, the calibration circuit 231 of this embodiment modulation circuit 233a according to a ready for transmission, such as calibration 233b, the modulation of the transmission signal from by the transmission loop TxPLL locked to perform the amplification (FIG. 6 timing t7). なお、上記受信モード"Rx"および送信モード"Tx"は、それぞれタイムスロットと呼ばれる時間単位(例えば577μ秒)で実行される。 Note that the reception mode "Rx" and transmit mode "Tx" is executed in each time unit called time slot (e.g. 577μ seconds).

以上説明したように、前記実施例の高周波ICにおける変調回路233a,233bのキャリブレーションは、極めて短い時間内に終了することができるため、GSMの送信動作を遅らせたり、送信に支障をきたしたりすることなく実行することができる。 As described above, the modulation circuit 233a in the high-frequency IC of the embodiment, the calibration 233b, it is possible to terminate within a very short time, or delay the GSM transmission operation, or hindered in transmission it can be performed without.

最後に、図1の高周波IC200のより詳細な説明を行なう。 Finally, a more detailed description of the high-frequency IC200 FIG. この実施例の高周波IC200は、GSM850とGSM900、DCS1800、PCS1900の4つの周波数帯の信号の変復調が可能に構成されている。 RF IC200 in this embodiment, GSM850 and GSM900, DCS1800, the modem of the four frequency bands of the signals of PCS1900 is configured to be. また、これに応じて、受信側には、それぞれの周波数帯に応じたフィルタ420a、420b、420c,420dが設けられている。 Further, according to this, the receiving side is the filter according to the respective frequency bands 420a, 420b, 420c, 420d are provided.

受信系回路RXCは、PCS、DCS、GSMの各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ210a,210b,210c,210dと、後述の高周波発振回路(RFVCO)261で生成された局部発振信号φRFを分周し互いに90°位相がずれた直交信号を生成する分周移相回路211と、ロウノイズアンプ210a,210b,210c,210dで増幅された受信信号に分周移相回路211で生成された直交信号をミキシングすることで復調およびダウンコンバートを行なうミキサ212a,212bと、復調されたI,Q信号をそれぞれ増幅してベースバンド回路300へ出力する高利得増幅部220A,220Bと、高利得増幅部220A,220B内のアンプのゲインを制御したり入力DCオフセットをキャン Reception system circuit RXC is, PCS, DCS, low noise amplifier 210a for amplifying respectively the reception signal of each frequency band of the GSM, 210 b, 210c, 210d and the local oscillation signal generated by the high-frequency oscillator (RFVCO) 261 described later a frequency divider phase shifter 211 to generate a quadrature signal by dividing 90 ° out of phase with each other are shifted .phi.RF, generates low noise amplifier 210a, 210b, 210c, the amplified received signal by the frequency division phase shift circuit 211 at 210d a mixer 212a, 212b to perform demodulation and down-conversion by mixing the quadrature signals, high-gain amplifier unit 220A to output demodulated I, Q signal to the baseband circuit 300 amplifies each and 220B, high gain amplifier 220A, scans the input DC offset or controls the gain of the amplifier in 220B ルするためのゲイン制御&キャリブレーション回路213などからなる。 It made of gain control & calibration circuit 213 for Le. 本実施例の受信系回路RXCは、受信信号を直接ベースバンドの周波数帯の信号にダウンコンバートするダイレクトコンバージョン方式を採用している。 Reception system circuit RXC of this embodiment adopts a direct conversion system for down-converting the frequency band of the signal directly to baseband received signals.

制御系回路CTCには、チップ全体を制御する制御回路(コントロールロジック)260と、基準となる発振信号φref を生成する基準発振回路(DCXO)261、周波数変換用の高周波発振信号φRFを生成する局部発振回路としての高周波発振回路(RFVCO)262、該高周波発振回路(RFVCO)262と共にPLL回路を構成するRFシンセサイザ263、RFVCO262により生成された発振信号φRF を分周して送信信号の変調および第1段階のアップコンバージョンに必要な中間周波数の信号φIFを生成する分周回路264、発振信号φRF を分周して送信用PLL回路のフィードバック信号の周波数変換に必要な信号を生成する分周回路265,266やモード切替えスイッチSW1,SW2などが設けられている。 The control system circuit CTC, local generating a control circuit (control logic) 260 for controlling the entire chip, the reference oscillator (DCXO) 261 that generates an oscillation signal φref as a reference, a high-frequency oscillation signal φRF for frequency conversion high-frequency oscillator (RFVCO) 262 as an oscillation circuit, the high-frequency oscillator (RFVCO) 262 RF synthesizer 263 which constitutes a PLL circuit together with the modulation of the generated oscillation signal φRF the dividing transmission signal by RFVCO262 and first frequency divider 264, frequency divider 265 to generate a signal required for the frequency conversion of the feedback signal of the transmission PLL circuit an oscillation signal φRF by dividing to generate a signal φIF intermediate frequency required stages of upconversion, such as 266 and mode selector switches SW1, SW2 are provided.

制御回路260には、ベースバンド回路300から同期用のクロック信号CLKと、データ信号SDATAと、制御信号としてのロードイネーブル信号LENとが供給されており、制御回路260は、ロードイネーブル信号LENが有効レベルにアサートされると、ベースバンド回路300から伝送されてくるデータ信号SDATAをクロック信号CLKに同期して順次取り込んで、データ信号SDATAに含まれるコマンドに応じてチップ内部の制御信号を生成する。 The control circuit 260, a clock signal CLK for synchronization from the baseband circuit 300, a data signal SDATA, is supplied with a load enable signal LEN as a control signal, the control circuit 260, the effective load enable signal LEN When asserted level, successively takes in to synchronize data signals SDATA transmitted from the baseband circuit 300 to the clock signal CLK, and generates a control signal in the chip according to a command included in the data signal SDATA. 特に制限されるものでないが、データ信号SDATAはシリアルで伝送される。 Although not particularly limited, the data signal SDATA is serially transmitted.

送信系回路TXCは、RFVCO262により生成された発振信号φRF を分周回路264で分周して生成した例えば160MHzのような中間周波数の信号φIFをさらに2分周しかつ互いに90°位相がずれた直交信号を生成する分周移相回路232、生成された直交信号をベースバンド回路300から供給されるI信号とQ信号により変調をかける変調回路233a,233b、変調された信号を合成する加算器234と、所定の周波数の送信信号φTXを発生する送信用発振回路(TXVCO)240、送信用発振回路(TXVCO)240から出力される送信信号φTXをカプラ280a,280b等で抽出しアッテネータATTで減衰したフィードバック信号と前記高周波発振回路(RFVCO)262で生成された高周波発振信号φRFを分周 Transmitting circuit TXC is an intermediate frequency further divided by 2 vital mutually 90 ° phase signals φIF such as that generated by dividing the generated oscillation signal φRF divider circuits 264 for example 160MHz is shifted by RFVCO262 modulation circuit 233a which modulates the I and Q signals supplied divider phase shifter 232 to generate a quadrature signal, the generated quadrature signals from the baseband circuit 300, 233b, adders for combining the modulated signal and 234, attenuated by the transmission oscillation circuit (TXVCO) 240, extracts the attenuator ATT transmission signal φTX output from the transmission oscillation circuit (TXVCO) 240 couplers 280a, at 280b, etc. that generates a transmission signal φTX a predetermined frequency the feedback signal and the high-frequency oscillator (RFVCO) 262 generated by the high-frequency oscillation signal φRF the division た信号φRF'とをミキシングすることでそれらの周波数差に相当する周波数の信号を生成するダウンコンバートミキサ235、該ミキサ235の出力と前記加算器234で合成された信号TXIFとを比較して位相差を検出する位相比較器236、該位相検出器236の出力に応じた電圧を生成するループフィルタ237、送信用発振回路(TXVCO)240の出力を分周してGSMの送信信号とする分周回路238、送信出力用バッファ回路239a,239bなどから構成されている。 Signal .phi.RF 'and the down-converting mixer 235 that generates a signal of a frequency corresponding to their frequency difference by mixing, position by comparing been the signal TXIF combined by the adder 234 and the output of the mixer 235 a phase comparator 236 for detecting a phase difference, a loop filter 237 to generate a voltage corresponding to the output of the phase detector 236, the frequency division to the GSM transmission signal in the output of the transmitting oscillation circuit (TXVCO) 240 by dividing circuit 238, transmission output buffer circuit 239a, and a like 239b.

この実施例の送信系回路は、送信I,Q信号を中間周波数の搬送波で直交変調するとともに、TXVCO240の出力側からの帰還信号をRFVCO262の高周波発振信号φRFを分周した信号φRF'とミキシングすることで周波数差に相当する中間周波数の信号にダウンコンバートした後、該信号と上記直交変調後の信号とを位相比較して位相差に応じてTXVCO240を制御するオフセットPLL方式を採用している。 Transmission system circuit of this embodiment, the transmission I, together with orthogonal modulating the Q signal by the carrier wave of the intermediate frequency, for mixing the signal .phi.RF 'obtained by dividing the high-frequency oscillation signal .phi.RF of RFVCO262 a feedback signal from the output side of TXVCO240 after down-converted to an intermediate frequency signal corresponding to the frequency difference by adopts an offset PLL scheme for controlling TXVCO240 in accordance with the phase difference and the signal of the signal and the quadrature modulation later phase comparison. また、ダウンコンバートミキサ235の出力は、GMSK変調のGSMモードと8PSK変調のEDGEモードとで異なるパスを通して位相比較器236へ供給される。 The output of the down-conversion mixer 235 is supplied to the phase comparator 236 through different paths in the EDGE mode GSM mode and 8PSK modulation GMSK modulation.

そして、そのパスを切り替えるためにスイッチSW3,SW4が設けられている。 The switches SW3, SW4 are provided in order to switch the path. GSMモードのときの信号パスには、バッファBFF1とロウパスフィルタSLPF1とバッファBFF2とが設けられている。 The signal path when the GSM mode, is provided a buffer BFF1 and low-pass filter SLPF1 and buffer BFF2. また、EDGEモードのときの信号パスには、可変利得アンプMVGAとロウパスフィルタMLPF2とリミッタLIM2とロウパスフィルタLPF3とが設けられている。 Further, the signal path when the EDGE mode, a variable gain amplifier MVGA and low-pass filter MLPF2 a limiter LIM2 and a low-pass filter LPF3 is provided. また、ダウンコンバートミキサ235の出力をGMSK変調のGSMモードと8PSK変調のEDGEモードとで異なるパスを通して位相比較器236へ供給するのに応じて、ミキサ233a,233bで直交変調され加算器234で合成された中間周波数の送信信号を位相比較器236へ供給するパスを切り替えるスイッチSW5が設けられ、EDGEモードのときは送信信号がリミッタLIM1とロウパスフィルタLPF4を通して位相比較器236へ供給される。 Further, according to supplied through different paths the output of the down-conversion mixer 235 in the EDGE mode GSM mode and 8PSK modulation GMSK modulation to the phase comparator 236, a mixer 233a, is quadrature-modulated by 233b synthesized by the adder 234 and a switch SW5 for a transmission signal of the intermediate frequency switch the path for supplying to the phase comparator 236 is provided, when the EDGE mode, the transmission signal is supplied to the phase comparator 236 through a limiter LIM1 and a low-pass filter LPF 4.

さらに、この実施例の送信系回路TXCにおいては、EDGEモードの際の振幅制御のために前記ダウンコンバートミキサ235の出力とミキサ233a,233bで直交変調され加算器234で合成された送信信号とを比較して振幅差を検出する振幅比較回路244、該振幅比較回路244の出力を帯域制限するループフィルタ245、帯域制限された信号を増幅する可変利得アンプ(IVGA)246、増幅された振幅制御ループの電圧を電流に変換する電圧−電流変換回路247、レベル変換回路248、電流を電圧に変換するフィルタ249などからなる振幅制御ループが設けられており、位相変調と並行して振幅変調を行なえるように構成されている。 Further, in the transmission system circuit TXC of this embodiment, the output and the mixer 233a of the down-converted mixer 235 for the amplitude control in the EDGE mode, and a transmission signal combined with quadrature modulated adder 234 at 233b amplitude comparison circuit 244 for detecting the amplitude difference compared, a loop filter 245 for band-limiting the output of the amplitude comparison circuit 244, a variable gain amplifier (IVGA) 246 for amplifying the band-limited signals, amplified amplitude control loop voltage for converting the voltage into a current - current conversion circuit 247, the level conversion circuit 248, an amplitude control loop consisting of a filter 249 for converting the voltage provided current, perform amplitude modulation in parallel with phase modulation It is configured to.

次に、DCオフセットのキャリブレーション回路を有する変調回路を使用したWCDMA方式の無線通信が可能なシステムを構成する高周波ICの送信系回路の構成例を、図9を用いて説明する。 Next, a configuration example of a transmission system circuit of a high-frequency IC included in the wireless communication that is capable system WCDMA system using a modulation circuit having a calibration circuit of the DC offset will be described with reference to FIG.

この実施例の送信系回路は、送信用の局部発振信号φTXLOを生成する発振器267、生成された発振信号φTXLOを分周する分周器268、発振信号φTXLOまたは分周器268で分周された信号を分周し互いに90°位相がずれた直交信号を生成する分周移相器232、分周移相された信号をバッファリングするバッファBFF、ベースバンド回路から入力されるI,Q信号を増幅する増幅器230a,230b、高調波を除去するロウパスフィルタLPFa,LPFb、分周移相器232からの信号と入力I,Q信号を合成して直交変調とアップコンバートを同時に行なう変調器233a,233b、該変調器233a,233b内のDCオフセットをキャンセルするキャリブレーション回路231、変調後の信号をベースバンド回路から供給され Transmission system circuit of this embodiment, the oscillator 267 generates a local oscillation signal FaiTXLO for transmission, a frequency divider 268 for dividing the generated oscillation signal FaiTXLO, was divided by the oscillation signal FaiTXLO or divider 268 divider phase shifter 232 to generate a quadrature signal 90 ° out of phase with each other to divide the signal frequency-divided phase-shift signal buffering to buffer BFF, I input from the baseband circuit, the Q signal amplification amplifiers 230a, 230b, low-pass filter LPFa for removing harmonics, LPFb, divided signal and the input I from the phase shifter 232 combines the Q signal performs orthogonal modulation and up-conversion at the same time modulator 233a, 233b, the modulator 233a, the calibration circuit 231 to cancel the DC offset in 233b, is supplied to a modulated signal from the baseband circuit 出力レベル指示信号Vctlに応じて増幅するリニア可変増幅器RFVGAa,RFVGAb,RFVGAcなどから構成されている。 Linear variable amplifier RFVGAa which amplifies in accordance with the output level designation signal Vctl, RFVGAb, and a like RFVGAc.

変調器233a,233bは、ベースバンドの周波数帯のI,Q信号を直接送信周波数の信号に変換可能なダイレクトアップコンバージョン方式の変調回路として構成されている。 Modulator 233a, 233b is configured as a modulation circuit for I, Q signals direct signal can be converted into a direct up-conversion method of the transmission frequency of the frequency band of the baseband. また、この実施例の送信系回路は、1920〜1980MHz帯(band1)、1850〜1910MHz帯 (band2)、824〜849MHz帯 (band5)を扱えるトリプルバンドの送信系回路として構成されている。 The transmission circuit of this embodiment, 1920~1980MHz band (band1), 1850 to 1910 MHz band (band 2), is configured as a transmission circuit of the triple-band handle 824~849MHz bands (band 5).

そのため、局部発振信号φTXLOを生成する発振器267は、各バンドに応じて3840〜3960MHz、3700〜3820MHz、3296〜3396MHzの発振信号φTXLOを生成する。 Therefore, the oscillator 267 generates a local oscillator signal φTXLO generates 3840~3960MHz, 3700~3820MHz, an oscillation signal φTXLO of 3296~3396MHz according to each band. そして、低周波のband5のときは分周器268をバイパスさせるスイッチSWはオフしてφTXLOを4分周して変調器233a,233bへ供給し、高周波のband1及びband 2のときは分周器268をスイッチSWはオンしてφTXLOをバイパスさせ、2分周して変調器233a,233bへ供給するように制御される。 Then, the switch SW to bypass the divider 268 when the band5 low frequency off by modulator 4 by dividing by the φTXLO by 233a, and fed to 233b, when the band1 and band '2 of the high frequency divider 268 the switch SW is to bypass the φTXLO on, divided by two by modulator 233a, is controlled to supply to 233b.

図10(A)には、GSM方式の信号送信の際の変調器233a,233bのキャリブレーションのタイミングが示されている。 In FIG. 10 (A), the modulator 233a when signal transmission of the GSM system are shown a timing calibration 233b. また、図10(B)には、図9の送信系回路におけるWCDMA方式の信号送信の際の変調器233a,233bのキャリブレーションのタイミングが示されている。 Further, in FIG. 10 (B), modulators 233a when signal transmission in the WCDMA system in the transmission system circuit of FIG. 9, the timing of calibration 233b is shown. 図10(A)において、"Rx"は受信スロット、"Tx"は送信スロットである。 In FIG. 10 (A), "Rx" is a reception slot, "Tx" is the transmit slot. 周知のように、GSM方式はTDMA方式であり、送信と受信は時分割で別々に行なわれる。 As is well known, GSM method is a TDMA method, transmission and reception is performed separately in time division. 一方、WCDMA方式の無線通信では送信と受信が並行して行なわれる。 On the other hand, transmission and reception in wireless communication in the WCDMA system are performed in parallel. そのため、図10(B)のように、送信開始前に1回だけキャリブレーションが実行される。 Therefore, as shown in FIG. 10 (B), the calibration only once before starting transmission is performed.

GSM方式の際には、前述したように、例えば送信開始を指令するコマンドに基づいてキャリブレーションを行なうように回路を構成することが考えられるが、その場合には、図10(A)に示すように、各送信スロット"Tx"の直前にキャリブレーションが実行される。 When the GSM system, as described above, for example, it is conceivable to configure the circuit to perform the calibration based on a command for instructing the transmission start, in this case, shown in FIG. 10 (A) as such, calibration is performed immediately before each transmission slot "Tx".

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明はそれに限定されるものでない。 Although the present invention made by the inventor has been concretely described based on examples, but the invention is not limited thereto. 例えば図9に破線で示すように温度検出回路270を設けておいて、1度キャリブレーションを行なったなら、それ以降はベースバンド回路から送信開始コマンドを受けかつ温度が所定以上になった場合にのみキャリブレーションを行なうようにすることも可能である。 For example in advance by providing a temperature detection circuit 270 as indicated by a broken line in FIG. 9, if conducted once calibration, thereafter when the receiving and temperature a transmission start command from the baseband circuit exceeds a predetermined it is also possible to perform the calibration only. また、制御ロジック260内にキャリブレーション実行フラグもしくはカウンタを設けておいて、送信開始コマンド1回おきあるいは所定回数ごとにキャリブレーションを行なうように構成しても良い。 Further, in advance provided with a calibration execution flag or counter control logic 260 may be configured to perform calibration for each every or a predetermined number of times once the transmission start command.

また、図1の実施例では、直交変調用のミキサ233a,233bで送信I,Q信号と合成される中間周波数の信号φIFを、RFVCO262により生成された発振信号φRFからIF用分周器264で分周して生成するようにしているが、中間周波数の信号φIFを発生するVCOとシンセサイザとからなるPLL回路を別途設けて生成するようにしても良い。 In the embodiment of FIG. 1, mixer 233a for quadrature modulation, transmitted at 233b I, a signal φIF intermediate frequency to be combined with the Q signal, an IF divider 264 from the oscillation signal φRF generated by RFVCO262 It is to be generated by dividing but may be a PLL circuit comprising the VCO and synthesizer for generating a signal φIF intermediate frequency to generate separately provided.

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話機のような無線通信システムに用いられる高周波ICにおける送信用変調回路に適用したものについて説明したが、それに限定されず、無線LAN用の高周波ICその他、受信信号や送信信号の周波数変換や変復調を行なう回路に適用することができる。 Has been described applied to a transmission modulation circuit in the high-frequency IC for use in a wireless communication system such as a cellular phone which is mainly used field of the invention made by the present inventors was the background of the invention, it limited not, the high frequency IC other for a wireless LAN, can be applied to a circuit for performing frequency conversion and demodulation of the received signal and transmission signal.

200 高周波IC 200 high-frequency IC
210 ロウノイズアンプ 212 復調&ダウンコンバート用ミキサ 213 受信回路のゲイン制御&キャリブレーション回路 264 IF用分周回路 231 DCオフセットキャリブレーション回路 233 変調&アップコンバート用ミキサ 235 オフセットミキサ 240 送信用発振回路(TXVCO) 210 low noise amplifier 212 demodulates and down-conversion mixer 213 receives the circuit gain control & calibration circuit 264 IF for dividing circuit 231 DC offset calibration circuit 233 modulates & up-conversion mixer 235 offset mixer 240 transmission oscillator circuit (TXVCO )
260 制御回路 261 基準発振回路 262 局部発振回路(RFVCO) 260 control circuit 261 reference oscillator 262 local oscillator (RFVCO)
263 シンセサイザ 300 ベースバンド回路 400 送受信用アンテナ 410 送受信切り替え用のスイッチ 420 フィルタ 430 高周波電力増幅回路 263 Synthesizer 300 baseband circuit 400 switch 420 filter 430 the high frequency power amplifier of the transmitting and receiving antenna 410 for transmission and reception switching

Claims (7)

  1. 送信用ベースバンド信号と搬送波信号とを合成して送信信号を形成するミキサを有する変調回路と、該変調回路の前記ミキサの差動入力の両入力端子を等電位に制御するとともに前記ミキサに前記搬送波信号が入力されないように前記搬送波信号の入力を遮断した状態で前記ミキサの差動出力の電位差を検出して該検出結果に基づいて前記ミキサの差動入力の電位を変化させることにより前記差動出力の前記電位差を減少させるキャリブレーション回路とを備え、 Wherein a modulation circuit having a mixer for forming a transmission signal and a transmission baseband signal and the carrier signal synthesized and, controls the equipotential both input terminals of the differential input of the mixer of the modulation circuit to the mixer said difference by changing the potential of the differential input of the mixer on the basis of the detection result by detecting the potential difference between the differential outputs of the mixer in a state where the carrier signal is cut off the input of the carrier signal so as not input and a calibration circuit for reducing the potential difference between the dynamic output,
    時間的に連続した複数のタイムスロットからなるフレームを単位として送信を行ない、前記キャリブレーション回路による前記電位差の検出および前記電位差の減少は、前記フレーム内の送信用タイムスロットの送信準備期間に実行され、 Attempt to transmit a temporally consisting a plurality of successive time slots a frame as a unit, the detection and reduction of the potential of the potential difference due to the calibration circuit is performed in the transmission preparation period of the transmission time slots in the frame ,
    前記変調回路は、第1の位相成分の第1送信用ベースバンド信号と搬送波とを合成する第1のミキサと、前記第1の位相成分に対して直交成分の第2送信用ベースバンド信号と搬送波とを合成する第2のミキサとを備え、前記送信タイムスロットの送信準備期間に、前記キャリブレーション回路による前記第1のミキサの差動出力の電位差の検出と、前記第2のミキサの差動出力の電位差の検出を時分割で順番に行なうように構成されていることを特徴とする通信用半導体集積回路。 The modulation circuit includes a first mixer for combining the first transmission baseband signal and the carrier wave of the first phase component, the second transmission baseband signals quadrature component with respect to the first phase component and and a second mixer for combining the carrier, said a transmission preparation period of the transmission time slots, and detecting a potential difference between the differential output of the first mixer by the calibration circuit, a difference of the second mixer communication semiconductor integrated circuit, characterized in that it is configured to perform sequentially by time division detection of the potential difference of the dynamic output.
  2. 前記キャリブレーション回路による前記電位差の検出および前記電位差の減少が、外部から供給される所定のコマンドに応答して実行されるように構成されていることを特徴とする請求項1に記載の通信用半導体集積回路。 Detection and reduction of the potential of the potential difference due to the calibration circuit, a communication according to claim 1, characterized in that it is configured to run in response to a predetermined command supplied from the outside semiconductor integrated circuit.
  3. 前記フレームに複数の送信用タイムスロットが含まれる場合に、前記キャリブレーション回路による前記電位差の検出および前記電位差の減少が、前記複数の送信用タイムスロットのそれぞれの送信準備期間ごとに実行されるように構成されていることを特徴とする請求項1又は2に記載の通信用半導体集積回路。 If it contains a plurality of transmission time slots in the frame, so that the detection and reduction of the potential of the potential difference due to the calibration circuit is performed for each transmission preparation period of the plurality of transmission time slots communication semiconductor integrated circuit according to claim 1 or 2, characterized in that it is configured to.
  4. 受信信号と搬送波信号とを合成して受信用ベースバンド信号を形成するミキサを有する復調回路をさらに有し、前記変調回路と前記復調回路が同時に動作して送信処理と受信処理を並行して実行可能に構成され、送受信処理の前に前記キャリブレーション回路による前記電位差の検出および前記電位差の減少を1度だけ実行するように構成されていることを特徴とする請求項1に記載の通信用半導体集積回路。 And a reception signal and the carrier wave signal synthesized to further demodulation circuit having a mixer to form a reception baseband signal, executed in parallel reception processing and transmission processing said modulation circuit and the demodulation circuit is operated at the same time capable configured, communication semiconductor according to claim 1, characterized in that it is configured to decrease the detection and the potential of the potential difference due to the calibration circuit before the transmission and reception process to run only once integrated circuit.
  5. 前記変調回路は、前記送信ベースバンド信号としての差動入力信号を増幅する初段増幅回路と、該初段増幅回路により増幅された増幅信号のDCレベルをシフトするDCレベルシフト回路と、該DCレベルシフト回路によってシフトされた信号と前記搬送波信号とを合成して前記送信信号を形成する前記ミキサとから構成され、前記初段増幅回路はMOSトランジスタとNPNバイポーラトランジスタとにより構成されていることを特徴とする請求項1乃至4のいずれかに記載の通信用半導体集積回路。 The modulation circuit includes a first stage amplifier circuit for amplifying a differential input signal as the transmission baseband signal, a DC level shift circuit for shifting the DC level of the amplified signal amplified by 該初-stage amplifier, the DC level shifting is composed of a the mixer by combining with the carrier signal and the shifted signal by the circuit forming the transmission signal, the first stage amplifier circuit is characterized in that it is constituted by a MOS transistor and the NPN bipolar transistor communication semiconductor integrated circuit according to any one of claims 1 to 4.
  6. 記変調回路の前記ミキサは、1つの下段差動トランジスタ対と、第1の電源電圧端子と第2の電源電圧端子との間に前記下段差動トランジスタ対の各トランジスタと直列形態をなすように接続された2つの上段差動トランジスタ対とからなり、前記下段差動トランジスタ対の入力端子に前記送信用ベースバンド信号が入力され、前記2つの上段差動トランジスタ対の入力端子に互いに位相が90°ずれた搬送波信号が入力可能に構成され、前記キャリブレーション回路による前記電位差の検出の際に、前記搬送波信号の前記入力が遮断され前記2つの上段差動トランジスタ対の一方のトランジスタの入力端子に第1の直流電圧が印加され、他方のトランジスタの入力端子に前記第1の直流電圧よりも高い第2の直流電圧が印加されるように構 The mixer of the serial modulation circuit, so as to form one of the lower differential transistor pair, each transistor in series form of the lower stage differential transistor pair between the first supply voltage terminal and the second power supply voltage terminal consists of a connection of two upper stage differential transistor pair, the lower stage differential the transmission baseband signal transistor to the input terminal of the pair is input, the two upper stage differential transistor pair phases to the input terminals of 90 ° shifted carrier signal is configured to be input, upon detection of the potential difference by the calibration circuit, the input terminal of one transistor of the input is cut off the two upper stage differential transistor pair of said carrier signal the first DC voltage is applied, configured so that the second DC voltage higher than the first DC voltage to the input terminal of the other transistor is applied されていることを特徴とする請求項5に記載の通信用半導体集積回路。 Communication semiconductor integrated circuit according to claim 5, characterized in that it is.
  7. 前記変調回路の前記ミキサは、ゲイン切り替え可能に構成され、前記キャリブレーション回路による前記電位差の検出の際は、前記送信用ベースバンド信号と前記搬送波信号とが入力されて変調を行なう際よりもゲインが高く設定されることを特徴とする請求項6に記載の通信用半導体集積回路。 The mixer of the modulation circuit, the gain switchably configured, the time of detection of the potential difference due to the calibration circuit, a gain than when performing modulation the transmission baseband signal and the carrier signal and is input communication semiconductor integrated circuit according to claim 6, characterized in that is set high.
JP2010182879A 2010-08-18 2010-08-18 Communication semiconductor integrated circuit Active JP4883657B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010182879A JP4883657B2 (en) 2010-08-18 2010-08-18 Communication semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010182879A JP4883657B2 (en) 2010-08-18 2010-08-18 Communication semiconductor integrated circuit

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005052288 Division 2005-02-28

Publications (2)

Publication Number Publication Date
JP2011024232A JP2011024232A (en) 2011-02-03
JP4883657B2 true JP4883657B2 (en) 2012-02-22

Family

ID=43633817

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010182879A Active JP4883657B2 (en) 2010-08-18 2010-08-18 Communication semiconductor integrated circuit

Country Status (1)

Country Link
JP (1) JP4883657B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6060003B2 (en) * 2013-02-21 2017-01-11 パナソニック株式会社 Starting the wireless communication device and the wireless communication device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4717894A (en) * 1986-10-23 1988-01-05 Hewlett-Packard Company Calibration of vector modulators using a scalar detector
JPH04267657A (en) * 1991-02-21 1992-09-24 Fujitsu Ltd Modulator
JPH0583308A (en) * 1991-09-18 1993-04-02 Yokogawa Electric Corp Digital modulation signal generator
JP3360912B2 (en) * 1993-12-29 2003-01-07 株式会社東芝 The transmitting device
JP3540204B2 (en) * 1999-07-02 2004-07-07 Necエレクトロニクス株式会社 Quadrature modulator and a mobile communication device including the same, the communication system
JP4547084B2 (en) * 1999-11-15 2010-09-22 ティーティーピー コム リミテッド Mobile communication device and the transceiver
GB2393049B (en) * 2002-09-13 2005-09-28 Hitachi Ltd High frequency semiconductor integrated circuit and radio communication system

Also Published As

Publication number Publication date
JP2011024232A (en) 2011-02-03

Similar Documents

Publication Publication Date Title
US9374139B2 (en) Multiple-input multiple-output radio transceiver
US7209717B2 (en) Apparatus for radio telecommunication system and method of building up output power
US7826865B2 (en) RFIC with cellular and RFID functionality
US7715836B2 (en) Direct-conversion transceiver enabling digital calibration
EP0875094B1 (en) Method and apparatus for selecting from multiple mixers
US6980774B2 (en) Radio frequency integrated circuit
CN100542182C (en) Load variation tolerant radio frequency (RF) amplifier
US6804497B2 (en) Partitioned radio-frequency apparatus and associated methods
US20050118977A1 (en) Method, apparatus, and systems for digital radio communication systems
US20090227214A1 (en) Method and system for calibrating a multi-mode, multi-standard transmitter and receiver
US20130182804A1 (en) Semiconductor integrated circuit and operating method thereof
US20050101280A1 (en) Low noise and low voltage mixer and intermediate frequency module application thereof
CN100347965C (en) Transceiver using a harmonic rejection mixer
KR101014065B1 (en) Efficient modulation of rf signals
Eloranta et al. A Multimode Transmitter in 0.13$\mu\hbox {m} $ CMOS Using Direct-Digital RF Modulator
US8346180B2 (en) Transceiver
JP4212557B2 (en) Transmission circuitry and the transceiver using the same
JP3979485B2 (en) The semiconductor integrated circuit and a wireless communication system for signal processing
US20050280471A1 (en) Electric component for high frequency power amplifier
JP4484321B2 (en) Transceiver
KR101000994B1 (en) Method and system for shared high-power transmission path for a multi-protocol transceiver
US6781424B2 (en) Single chip CMOS transmitter/receiver and method of using same
US20020193084A1 (en) Apparatus for generating multiple radio frequencies in communication circuitry and associated methods
US7233206B2 (en) Semiconductor integrated circuit device and wireless communication system
JP4730840B2 (en) Radio communication terminal apparatus using a semiconductor integrated circuit for communication and it

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111201

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111201

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141216

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350