JP4878743B2 - The method of operating Nand type nonvolatile memory cell - Google Patents

The method of operating Nand type nonvolatile memory cell Download PDF

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Description

本発明は、一般に不揮発性メモリ装置に関し、より詳しくはセルあたり多数のビットを収容できる、局所的にトラッピングした電荷メモリセル構造を作動させる方法に関する。 The present invention generally relates to a nonvolatile memory device, and more particularly can accommodate a large number of bits per cell, to a method of operating a locally trapping electric charge memory cell structure.

不揮発性半導体メモリ装置は、電力が切られた状態であってもプログラミングした情報を保持するよう設計されている。 The nonvolatile semiconductor memory device is designed to hold the information programmed even when the power is turned off. リード・オンリー・メモリ(ROM)はマイクロプロセッサに基づくデジタル電子機器および携帯可能な電子装置等の電子機器で一般的に用いられている不揮発性メモリである。 Read-only memory (ROM) is a non-volatile memory that is commonly used in electronic devices such as digital electronic devices and portable electronic devices based on microprocessor.

ROM装置は、典型的には多数のメモリセルアレイを含む。 ROM apparatus typically includes a number of memory cell array. 各メモリセルアレイは、交差するワードラインとビットラインとを含むものとしてイメージすることができる。 Each memory cell array can be imaged as including a word line and a bit line crossing. ワードラインとビットラインのとの各交点は、メモリの1つのビットに対応させることができる。 Each intersection of as word lines and bit lines can be made to correspond to one bit of memory. マスクプログラム化の可能な金属酸化物半導体(MOS)ROM装置において、ワードラインとビットラインとの交点でMOSトランジスタが存在するか否かは、保持されている論理“0”と“1”との間で区別される。 In the metal oxide semiconductor (MOS) ROM device capable of mask programmed, it is whether there is a MOS transistor at the intersection of word lines and bit lines, the logic "0" and "1" held It is distinguished between.

プログラム可能なリード・オンリー・メモリ(PROM)は、ユーザがPROMプログラムマーを用いてデータ値を保存できる(すなわち、PROMをプログラミングできる)という点を除けば、マスクプログラミング可能なROMと類似している。 Programmable read-only memory (PROM), a user can store a data value using a PROM program mers (i.e., programming PROM) except that, similar to the mask programmable ROM . PROM装置は、典型的にはワードラインとビットラインとの全ての交点で融合接続して製造されている。 PROM devices typically are manufactured fused connections at all intersections of word lines and bit lines. このことは、特定の論理値における全てのビットを典型的には“1”とすることに対応している。 This typically all bits in a particular logic value corresponds to a "1". PROMのプログラマーを用いて、典型的には該所望のビットに対応する融合接続部を揮発させる高電圧を印加することによって所望のビットを反対の論理値に設定する。 Using PROM programmer, typically set to the opposite logic value of the desired bit by applying a high voltage to volatilize the fusion connection portion corresponding to the bit of said desired. 典型的なPROM装置は、一度だけプログラミングすることが可能である。 Typical PROM device may be programmed only once.

消去可能で、プログラミング可能なリード・オンリー・メモリ(EPROM)はPROMと同様プログラミングすることが可能であるが、紫外線に曝すことによって消去処理を行うこともできる(例えば、すべて論理値“1”状態)。 Erasable, but programmable read only memory (EPROM) is capable of programming as with PROM, it is also possible to erase process by exposure to ultraviolet radiation (e.g., all logic "1" state ). 典型的なEPROM装置は、ワードラインとビットラインのすべての交点(すなわち、すべてのビット位置)においてフローティングゲートMOSトランジスタを有する。 Typical EPROM device has a floating gate MOS transistor in all intersections of word lines and bit lines (ie, all bit positions). 各MOSトランジスタは2つのゲート:フローティングゲートと非フローティングゲートとを有する。 Each MOS transistor is two gates: having a floating gate and a non-floating gate. フローティングゲートはいずれの導体にも電気的に接続されておらず、高インピーダンスの絶縁材料によって包囲されている。 The floating gate is not connected to be electrically either conductive, is surrounded by an insulating material having a high impedance. EPROM装置をプログラミングするためには、論理値(例えば、論理“0”)が保存される各ビット位置における不揮発性ゲートに対して高電圧を印加する。 To program the EPROM device, a logic value (e.g., logic "0") to apply a high voltage to the non-volatile gate for each bit position is stored. これによって、絶縁材料のブレークダウンを引き起こし、フローティングゲートにネガティブ電荷が蓄積することを可能とする。 This causes the breakdown of the insulating material, the negative charge on the floating gate makes it possible to accumulate. 高電圧を除去しても、ネガティブ電荷がフローティングゲートに残留する。 Be removed a high voltage, the negative charges remain on the floating gate. その後の読出し動作の間に、MOSトランジスタが選択された場合に、このネガティブ電荷によって、MOSトランジスタがドレイン端子とソース端子との間に低抵抗チャンネルを形成する(すなわち、オンとなる)のを防止する。 Prevention during subsequent read operation, when the MOS transistor is selected, this negative charge, the MOS transistor to form a low-resistance channel between the drain and source terminals (i.e., turned on) of the to.

EPROM集積回路は通常石英蓋を有するパッケージに収納されるが、EPROM集積回路を石英蓋を通過する紫外線に曝すことによってEPROMの消去処理をする。 EPROM integrated circuit is housed in a package of ordinary quartz lid and the process of erasing EPROM by exposing the EPROM integrated circuit in the ultraviolet passing through the quartz cover. 紫外線に曝されてフローティングゲートを包囲する絶縁材料が多少導電化されると、フローティングゲートに蓄積したネガティブ電荷を消失することを可能とする。 When an insulating material surrounding the floating gate by exposure to ultraviolet radiation is somewhat conductive, making it possible to eliminate the negative charges stored in the floating gate.

電気的に消去可能でプログラム可能な典型的なリード・オンリー・メモリ(EEPROM)装置は、個々に保存されたビットを電気的に消去可能な点を除けば、EPROM装置と類似している。 Electrically erasable and programmable typical read-only memory (EEPROM) device, except electrical erasable bits stored individually, similar to the EPROM device. EEPROM装置のフローティングゲートは非常に薄い絶縁層によって包囲され、プログラミング電圧の極性と反対の極性を有する電圧を非フローティングゲートに印加することによってフローティングゲート上に蓄積したネガティブ電荷を消失することが可能となる。 Floating gate of the EEPROM device is surrounded by a very thin insulating layer, it can be lost negative charge stored on the floating gate by applying a voltage having a polarity opposite to that of the programming voltage to the non-floating gate Become.

フラッシュメモリ装置は時としてフラッシュEEPROM装置と呼ばれるが、電気的な消去処理はフラッシュメモリ装置の大きな部分あるいは全体量に関与するという点で、EEPROMとは異なる。 Although the flash memory device is sometimes called a flash EEPROM device, electrical erase process in that it participates in a large portion or the entire amount of the flash memory device, different from the EEPROM.

局在的にトラッピングされる電荷装置は、不揮発性メモリにおける比較的最近の発展にかかわるものである。 Charge device which is localized to trapping are those related to the relatively recent developments in non-volatile memory. このような装置は一般的に窒化物リード・オンリー・メモリ(NROM)装置と呼ばれ、頭文字“NROM”はサイフンセミコンダクターズ社(Saifun Semiconductors Ltd.)(ネタニャ、イスラエル)の結合商標の一部である。 Such devices are commonly referred to as a nitride read only memory (NROM) devices, acronym "NROM" is wallet emissions Semiconductors Inc. (Saifun Semiconductors Ltd.) (Netanya, Israel) binding trademark one it is a part.

フラッシュメモリアレイは、NORあるいはNANDのいずれかに配向させることが可能である。 Flash memory array may be oriented in either a NOR or NAND. NORアレイは、並列に接続させた複数のメモリの集合体である。 NOR array is a collection of a plurality of memory is connected in parallel. NANDアレイは直列に接続した複数のメモリの集合体である。 NAND array is a collection of a plurality of memories connected in series. プログラムされた検知電流とプログラムされていない検知電流との間の区別をつける場合には、NAND配置よりもNOR配置の方が簡単である。 When to distinguish between the programmed sensed current and unprogrammed sensing current, it is easier for NOR arrangement than NAND arrangement. しかしながら、NORはNANDアレイよりも半導体の実際の形態はより大きいことが求められる。 However, NOR practical embodiment of a semiconductor than NAND array that is required larger. 従って、NORアレイに比較してNAND配置によって比較的低い電力で作動させることができるので、高集積度が必要な場合にはNAND配置が通常好ましい。 Therefore, since as compared to the NOR array can be operated at a relatively low power by NAND arrangement, when high integration density is required, NAND arrangement is generally preferred.

先行技術におけるNANDアレイは、フローティングゲートを有するメモリセルに基づいていた。 NAND array in the prior art was based on a memory cell having a floating gate. これらのNANDメモリセルは、セルあたり1ビットを保存することができる。 These NAND memory cell can store one bit per cell. さらに、NANDメモリセルは、高いプログラミング電圧を必要としている。 Furthermore, NAND memory cell is in need of higher programming voltages. 20ボルトのプログラミング電圧がしばしば必要とされる。 20 volt programming voltage is often required. その上、フローティングゲートを活用するNANDメモリセルは、複雑な組み立て方法および設計回路が依然必要となる。 Moreover, NAND memory cells to utilize floating gates, complex assembly method and design circuit is still required.

このように、先行技術では、NANDメモリセルをプログラミングするのに必要とされる電圧を低減する必要性が存在している。 Thus, in the prior art, the need to reduce the voltage required to program the NAND memory cell exists. さらに、NAND保存密度を増加させかつ組立方法の複雑性を減少させる必要性が依然存在する。 Furthermore, the need to reduce the complexity of and assembly method increases the NAND storage density still exists.

本発明に係るメモリセル作動方法は、電荷トラッピング構造を有し、かつNANDストリングの一員であって、電気的に消去可能でプログラミング可能なリード・オンリー・メモリ(EEPROM)セルを準備し、該電荷トラッピング構造内に配置されたEEPROMセルのアップビット及びダウンビットに消去を処理し、該EEPROMセルのアップビット及びダウンビットの少なくとも一つをプログラミングする工程からなる A memory cell operating method according to the present invention, a charge trapping structure, and a member of the NAND string, to prepare the electrically erasable programmable read only memory (EEPROM) cell, the charge processes erased up bit and the down bit arranged EEPROM cells in the trapping structure comprises the step of programming at least one up bit and the down bit of the EEPROM cell

本発明は、1つのNANDアレイにおいてセルあたり2つのビットを保存することが可能な不揮発性フラッシュメモリを提供することによって、上記必要性に対処するものである。 The present invention, by providing a non-volatile flash memory capable of storing two bits per cell in one NAND arrays, is to address the above needs. このNANDアレイの作成は簡単であり、メモリをプログラミングあるいは消去するのに必要な電力は低い。 The creation of the NAND array is simple, the power required to program or erase the memory is low. 更に、本発明のNANDアレイによって設計上高密度で小さなピッチを達成できる。 Furthermore, it can be achieved a small pitch at high density on the design by NAND array of the present invention.

本願発明は、電気的に消去可能でプログラミング可能なリード・オンリー・メモリ(EEPROM)セルの作動方法からなる。 The present invention consists of a method of operating an electrically erasable programmable read only memory (EEPROM) cells. 各EEPROMセルは基板中に形成されかつ基板中に形成されたソースとドレインとを有するトランジスタを有する。 Each EEPROM cell includes a transistor having a source and a drain formed on and in the substrate are formed in the substrate. 本方法の一実施態様では、基板を接地する。 In one embodiment of the method, grounding the substrate. 基板中のチャンネルによってソースとドレインとを接続する。 Connecting the source and drain by a channel in the substrate. 各トランジスタは、チャンネルの上に位置する電荷トラッピング構造を有する。 Each transistor has a charge trapping structure overlying the channel. 電荷トラッピング構造は、2つの絶縁層の間に位置する電荷トラッピング層を有する。 Charge trapping structure has a charge-trapping layer located between two insulating layers. 各トランジスタは、さらに電荷トラッピング構造の上に位置するゲートを有する。 Each transistor further comprises a gate positioned over the charge trapping structure. 各EEPROMセルは、2つのビット情報を保存できる。 Each EEPROM cell can store two bits of information. 1つのビットはアップビットとして指定され、他のビットはダウンビットとして指定される。 One bit is designated as up bits, other bit is designated as a down bit. EEPROMセルを作動させる方法の一態様では、EEPROMセルに消去処理をし、アップビットをプログラミングして、ダウンビットをプログラミングする。 In one aspect of the method of operating an EEPROM cell, the erasing process to the EEPROM cell, and programming the up bit, programming the down bit.

本方法の別の態様では、ネガティブゲート対基板消去電圧を印加してソースとドレインとをフローティングさせて、電子をゲートから注入して電荷トラッピング構造中にトラッピングさせることにより、EEPROMセルに対して消去処理をする。 In another aspect of the method, by which by floating the source and drain by applying a negative gate-to-substrate erase voltage, thereby trapping in the charge trapping structure by injecting electrons from the gate, cancellation on EEPROM cell to the process. 本方法のさらに別の態様では、ポジティブゲート対基板消去電圧を印加してソースとドレインとをフローティングさせ、電子をゲートから注入して電荷トラッピング構造中にトラッピングさせることによって、EEPROMセルに対して消去処理をする。 In yet another aspect of the method, by floated the source and drain by applying a positive gate-to-substrate erase voltage, thereby trapping in the charge trapping structure by injecting electrons from the gate, cancellation on EEPROM cell to the process.

本方法の他の態様では、ゲートにネガティブカットオフ電圧を印加して、EEPROMセルのアップビットをプログラミングする。 In another aspect of the method, by applying a negative cut-off voltage to the gate, programming the up bit of the EEPROM cell. ソースに対しては、ポジティブ供給電圧を印加する。 For source applies a positive supply voltage. ドレインは接地をする。 Drain to the ground. 電圧をこのように組み合わせることによって、ソース近傍の電荷トラッピング構造の電荷トラッピング層中にホールを注入する。 By combining the voltage in this manner, to inject holes into the charge trapping layer of the charge trapping structure near the source. 本方法の更に別の態様では、ゲートにネガティブカットオフ電圧を印加することによって、EEPROMセルのダウンビットをプログラミングする。 In yet another aspect of the method, by applying the negative cut-off voltage to the gate, programming the down bit of the EEPROM cell. ドレインにポジティブ供給電圧を印加し、ソースを接地する。 The positive supply voltage is applied to the drain, and grounding the source. この方法によって、ドレイン近傍の電荷トラッピング構造の電荷トラッピング層中にホールを注入する。 This method, injects holes into the charge trapping layer of the charge trapping structure of the vicinity of the drain.

更に本方法の別の態様では、アップビットを読出すことができる。 In yet another aspect of the method, it is possible to read the up bit. 同様に、ダウンビットを読出すことができる。 Similarly, it is possible to read the down bit. 本方法の別の態様では、ゲートに検知電圧を印加することによってアップビットの読出すことが教示される。 In another aspect of the method, it is taught to read the up bit by applying a sense voltage to the gate. さらに、ポジティブ電圧をドレインに印加する。 Furthermore, applying a positive voltage to the drain. ソースを接地し、ソースあるいはドレイン中の電流を検知する。 Grounding the source, to detect the current in the source or drain. 検知された電流が閾値を超えた場合にアップビットがプログラミングされたと宣言し、検知された電流が閾値を超えない場合にアップビットがプログラミングされていないと宣言する。 Up bit when the sensed current exceeds a threshold value is declared to have been programmed, it declares up bits when sensed current does not exceed the threshold value is not programmed.

更に本方法の別の態様では、ゲートに検知電圧を印加することによってダウンビットの読出すことを提示する。 In yet another aspect of the method is presented that reading of the down bit by applying a sense voltage to the gate. さらに、ポジティブ電圧をソースに印加する。 Furthermore, applying a positive voltage to the source. ドレインを接地し、ドレインあるいはソース中の電流を検知する。 Ground the drain, to detect the current in the drain or source. 検知された電流が閾値を超えた場合にダウンビットがプログラミングされたと宣言し、検知された電流が閾値を超えない場合にダウンビットがプログラミングされていないと宣言する。 Down bit when the sensed current exceeds a threshold value is declared to have been programmed, declaring a down bits when sensed current does not exceed the threshold value is not programmed.

本発明は、さらにEEPROMセルがNANDストリングの一員である場合に、電気的に消去可能でプログラミング可能なリード・オンリー・メモリ(EEPROM)セルの作動方法を含む。 The present invention further when EEPROM cell is a member of the NAND string, including the operation method of electrically erasable programmable read only memory (EEPROM) cells. 前のものと同様、EEPROMセルは、基板上に形成したトランジスタを有する。 As with the previous ones, EEPROM cell includes a transistor formed on the substrate. 本方法の1つの実施態様では、基板を接地することを提示する。 In one embodiment of the present method presents a grounding the substrate. トランジスタは、基板中に形成したソースとドレインおよびソースとドレインとの間の基板中のチャンネルとを有する。 Transistor has a channel in the substrate between the source and the drain and source and drain formed in the substrate. トランジスタはさらに、チャンネルの上に位置する電荷トラッピング構造を有する。 Transistor further comprises a charge trapping structure overlying the channel. 電荷トラッピング構造は、2つの絶縁層の間に配置された電荷トラッピング層を有する。 Charge trapping structure has a charge trapping layer disposed between two insulating layers. トランジスタは、さらに電荷トラッピング構造上に位置するゲートを有する。 Transistor has a gate located further on the charge trapping structure. 各EEPROMセルは、本明細書中アップビットおよびダウンビットと呼ぶ2つのビット情報を保存できるように形成されている。 Each EEPROM cell is formed so as to be able to store two bits of information called the up bit and the down bit herein. NANDストリングは、ソースをドレインに接続する直列接続したn個のEEPROMセルを有する。 NAND string has n EEPROM cells connected in series to connect the source to the drain. NANDストリングの各セルは、該EEPROMセルと実質的に同一である。 Each cell of the NAND string is substantially the same as the EEPROM cell. NANDストリング中のEEPROMセルは、連続的に1からnとインデックスを付けることができる(ただし、nは少なくとも1以上である。NANDストリングはアップエンドおよびダウンエンドを有する。NANDストリングのアップエンドはアップストリングセレクトトランジスタ(SSTU)を含む。SSTUも基板中に形成され、ソースとドレイン、該ソースとドレインとの間の基板中のチャンネルとを有する。SSTUは、さらにチャンネル上に位置する誘電層及び該誘電層上に位置するゲートを有する。SSTUのドレインがインデックス1を有するEEPROMのソースに接続される。SSTUのソースは、アップビットライン(BLU)に接続される。SSTUのゲートがアップストリングセレクトライン(SSLU) EEPROM cells in the NAND string can be given a n and index continuously from 1 (where, n is up end up .NAND string with the .NAND string is at least one or more up-ended and down end .SSTU including a string selection transistor (SSTU) is also formed in the substrate, source and drain, .SSTU and a channel in the substrate between said source and drain, the dielectric layer and the further located on the channel .SSTU source of the drain of .SSTU having a gate located on the dielectric layer is connected to the source of the EEPROM having the index 1, the gate is up string select lines of .SSTU connected to up bit lines (BLU) (SSLU) 接続される。NANDストリングのダウンエンドは、ダウンストリングセレクトトランジスタ(SSTD)を有する。SSTDは基板中に形成され、ソースとドレイン、該ソースとドレインとの間の基板中のチャンネルとを有する。SSTDは、さらに該チャンネル上に位置する誘電層及び該誘電層上に位置するゲートを含む。該SSTDの該ソースがインデックスnを有するEEPROMのドレインに接続されている。該SSTDの該ドレインがダウンビットライン(BLD)に接続されている。SSTDのドレインは、ダウンビットライン(BLD)に接続されている。STDのゲートがダウンストリングセレクトライン(SSLD)に接続されている。NANDストリングの各EEPROMセルは、そのゲートをワードラインに接続 Down end .NAND strings connected is, .SSTD with Down string select transistor (SSTD) is formed in the substrate, .SSTD and a channel in the substrate between the source and drain, the source and drain is. the source of the SSTD is connected to the drain of the EEPROM with index n. the said drain down bit SSTD including a gate located further dielectric layer and the dielectric layer located on the channel line drain of .SSTD connected to (BLD), each EEPROM cell of .NAND string gate of .STD connected to down bit line (BLD) is connected to a down string select line (SSLD) is, a gate connected to the word line ている。各ワードラインは、ワードラインが接続されているEEPROMセルのインデックスに従ってインデックスがつけられている。 And it is. Each word line is indexed according to the index of the EEPROM cell word line is connected.

NANDストリングの一員であるEEPROMを作動させる方法の一態様では、NANDストリング中の全てのEEPROMに消去処理をし、NANDストリング中のEEPROMセルを同定する。 In one aspect of the method of operating an EEPROM which is a member of the NAND string, the erasing process to all of the EEPROM in the NAND string, identifying EEPROM cells in the NAND string. 同定したEEPROMのアップビットをプログラミングすることができる。 It is possible to program the up bit of the identified EEPROM. 同様に、同定したEEPROMセルのダウンビットもプログラミングすることができる。 Similarly, it can also be programmed down bit of the identified EEPROM cell.

NANDストリング中の全てのEEPROMセルに消去処理をする方法の一例は、BLU,BLD,SSLU及びSSLDをフローティングさせながら、全てのワードラインにネガティブの消去電圧を印加する。 An example of a method for the erasing process to all the EEPROM cells in the NAND string, BLU, BLD, while floating the SSLU and SSLD, applying a negative erase voltage to all word lines.

NANDストリング中の全てのEEPROMセルに消去処理をする方法の別の例は、全てのワードラインにポジティブ消去電圧を印加し、BLUおよびBLDを接地し、SSLUとSSLDとにポジティブ供給電圧を印加する。 Another example of a method for the erasing process to all the EEPROM cells in the NAND string, a positive erase voltage is applied to all word lines, ground the BLU and BLD, applying a positive supply voltage to the SSLU and SSLD .

NANDストリングの一員であるEEPROMセルを作動する方法の別の例は、EEPROMセルのアップビットをプログラミングすることができる。 Another example of a method for operating an EEPROM cell is a member of the NAND string can be programmed up bits of the EEPROM cell. アップビットをプログラミングする一方法では、EEPROMセルのゲートに接続されたワードラインにネガティブカットオフ電圧を印加する。 In one method of programming the up bit, applying a negative cut-off voltage to the word line connected to the gate of the EEPROM cell. BLU,SSTUのゲート及びSSTDのゲートにポジティブ供給電圧を印加する。 BLU, applying a positive supply voltage to the gate of the gate and SSTD of SSTU. BLDは接地する。 BLD is grounded. プログラミングするEEPROMセルのゲートに接続したワードライン以外の全てのワードラインに対して高ポジティブ電圧を印加する。 Applying a high positive voltage to all the word lines other than the word line connected to the gate of the EEPROM cell to be programmed.

NANDストリングの一員であるEEPROMセルを作動する方法の別の例は、EEPROMセルのダウンビットをプログラミングすることができることを提示する。 Another example of a method for operating an EEPROM cell is a member of the NAND string, presents that can be programmed down bit of the EEPROM cell. 本発明の方法の一態様では、EEPROMセルのゲートに接続されたワードラインにネガティブカットオフ電圧を印加することによって、ダウンビットをプログラミングする。 In one embodiment of the process of the present invention, by applying the negative cut-off voltage to the word line connected to the gate of the EEPROM cell, programming the down bit. BLD,SSTUのゲート及びSSTDのゲートにポジティブ供給電圧を印加する。 BLD, applying a positive supply voltage to the gate of the gate and SSTD of SSTU. BLUは接地する。 BLU is grounded. 同定されたEEPROMセルのゲートに接続したワードライン以外の全てのワードラインに対して高ポジティブ電圧を印加する。 Applying a high positive voltage to all the word lines other than the word line connected to the gate of the identified EEPROM cell.

本発明の方法は、さらにNANDストリングの一員であるEEPROMセルのアップビットおよびダウンビットを読出す方法を提示する。 The method of the present invention further presents a reading method up bit and the down bit of the EEPROM cell is a member of a NAND string. アップビット読出し方法の一態様では、EEPROMセルのゲートに接続したワードラインに検知電圧を印加する。 In one aspect of the up bit reading method, to apply a sense voltage to a word line connected to the gate of the EEPROM cell. その他のワードラインにポジティブ供給電圧を印加する。 Applying a positive supply voltage to the other word line. 別のポジティブ電圧をBLDに印加する。 It is applied to another of the positive voltage to the BLD. BLUを接地し、SSTUのドレインあるいはSSTDのソース中の電流を検知する。 Ground the BLU, to detect the current in the source of the drain or SSTD of SSTU. 検知された電流が閾値を超えた場合に、EEPROMセルのアップビットがプログラミングされたと宣言し、検知された電流が閾値を超えない場合にEEPROMセルのアップビットがプログラミングされていないと宣言する。 If the sensed current exceeds a threshold value, up bit of the EEPROM cell is declared to have been programmed, up bit of the EEPROM cell when the sensed current does not exceed the threshold declares that it is not programmed.

本発明の方法の一態様では、ダウンビットを読出すこともできる。 In one embodiment of the process of the present invention, it is also possible to read the down bit. 本態様は、ダウンビットを読出す工程はEEPROMセルのゲートに接続したワードラインに検知電圧を印加することを含む。 This embodiment is reading step down bit comprises applying a detection voltage to the word line connected to the gate of the EEPROM cell. その他のワードラインにポジティブ供給電圧を印加する。 Applying a positive supply voltage to the other word line. 別のポジティブ電圧をBLUに印加する。 It is applied to another of the positive voltage to the BLU. BLDを接地し、SSTDのソース中の電流あるいはSSTUのドレイン中の電流を検知する。 Ground the BLD, to detect the current in the drain of the current or SSTU in the source of SSTD. 検知された電流が閾値を超えた場合にEEPROMセルのダウンビットがプログラミングされたと宣言し、検知された電流が閾値を超えない場合にEEPROMセルのダウンビットがプログラミングされていないと宣言する。 Down bit of the EEPROM cell when the sensed current exceeds a threshold value is declared to have been programmed, down bit of the EEPROM cell when the sensed current does not exceed the threshold declares that it is not programmed.

さらに、本発明は、NAND型の消去可能で、プログラミング可能なリード・オンリー・メモリ(EEPROM)装置を含む。 Furthermore, the present invention is capable of NAND-type erasing, including programmable read only memory (EEPROM) device. EEPROM装置の一態様では、基板に形成した実質的に同一の複数のNANDストリングを有する。 In one aspect of the EEPROM device, having substantially the same plurality of NAND strings formed in the substrate. 基板中に形成した実質的に同一の複数のNANDストリングを含む。 It includes substantially the same plurality of NAND strings formed in the substrate. 各NANDストリングは、アップエンドとダウンエンドとを有する。 Each NAND string has an up-end and down the end. さらに、各NANDストリングは、1からnにインデックスを付され直列に接続した複数のEEPROMセルを含む。 Furthermore, each NAND string includes a plurality of EEPROM cells connected in series are indexed from 1 to n. 異なるNANDストリングにあるが同一のインデックスを有するEEPROMセルは1つのワードラインに接続されている。 In different NAND strings although EEPROM cell having the same index are connected to one word line. このワードラインは、ワードラインが接続されているEEPROMのインデックスと同一のインデックスによって同定されている。 The word line is identified by the same index and an index of the EEPROM that word line is connected. EEPROM装置は、さらに各NANDストリングに接続したBLU及び同様に各NANDストリングに接続したBLDを含む。 EEPROM device includes a further BLD connected to BLU and likewise each NAND string is connected to the NAND string. さらに、EEPROM装置は、各NANDストリングのアップエンドとNANDストリングと接続したBLUとの間に配置したSSTUを有する。 Furthermore, EEPROM devices includes a SSTU arranged between the BLU that is connected to up-end the NAND string of each NAND string. EEPROM装置は、さらにNANDストリングのダウンエンドとNANDストリングと接続したBLDとの間に配置したSSTDを有する。 EEPROM device further comprises a SSTD arranged between the BLD connected a down end and NAND string of the NAND string. NAND型のEEPROM装置の別の一態様では、各EEPROMセルは、2つのビット情報を保存することができる。 In another aspect of the NAND type EEPROM device, each EEPROM cell can store two bits of information.

本装置および方法を、機能的説明で文法的に柔軟性をもって記載したが、均等論の法理の下に特許請求の範囲によって与えてある定義の意味および均等物全体の範囲に従って解釈されるべきであることを明確に理解されたい。 The present apparatus and method, functional have been described with a grammatically flexibility in the description, to be construed in accordance with the meaning and equivalents of the entire range of definitions under the doctrine of equivalents theory is given by the appended claims it is to be clearly understood that there.

本明細書に記載したいずれの特徴あるいはそれら特徴の組み合わせは、これらの任意の組み合わせが相互に矛盾せず、また文脈、本明細書、本技術等業者から明らかである限りは、本発明の範囲内に含まれる。 Any feature or combination thereof features described herein, any combination thereof is not contradictory to each other and the context, this specification, unless it is clear from this art such artisan, the scope of the present invention It contained within. 本発明を要約すべく、本発明のある種の視点、利点及び新規な特徴を本明細書に記載する。 In order to summarize the present invention, certain aspect of the present invention, the advantages and novel features described herein. もちろん、これらの視点、利点あるいは特徴は必ずしも本発明の特定の実施態様に採用されていないことを理解すべきである。 Of course, these perspectives, advantages or features is to be understood that not necessarily employed in certain embodiments of the present invention. 本発明のさらに別の利点及び視点は、以下の発明詳細な説明及び請求項から明らかとなる。 Further advantages and aspect of the present invention will become apparent from the following invention description and claims.

以下、本発明の好ましい実施例について、その例示が示された添付図面を参照して詳細に説明する。 Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawing in which exemplary showed. 可能な限り、同一又は類似の部分には、同一又は類似の符号が用いられている。 Wherever possible, the same or similar parts, identical or similar reference numerals have been used. 図面は、簡単な形態であり寸法も正確でないことを留意すべきである。 The drawings are simplified form dimensions should also be noted that it is not accurate. この開示について、便宜上および明確化だけのため、頂部、底部、左右、上下、真上、上方、下方、下側、真下、前、後の如き方向を示す用語が、添付図面について用いられている。 This disclosure, only for convenience and clarity, the top, bottom, left and right, up and down, right above, the upper, lower, lower, just below, before, term for such direction after it has been used for the accompanying drawings . これら方向を示す用語は、本発明の範囲を任意の態様に限定するものでない。 Term for these directions are not the scope of the present invention limited to any manner.
本開示は、ある図示の実施例に言及している。 This disclosure refers to examples of certain illustrated. これらの実施例は、例示のために提示され、本発明を限定するものでない。 These examples are presented for purposes of illustration and are not intended to limit the present invention. 以下の詳細な説明の目的は、代表的な実施例を述べているが、請求の範囲によって限定された本発明の概念および範囲内に含まれるように、実施例の変形、代替および均等の全てを含むように解釈されるべきである。 The following detailed purposes of description, although described an exemplary embodiment, to be included within the spirit and scope of the invention as defined by the claims, modifications examples all alternatives and equivalents It should be interpreted to include.

ここに述べられたプロセスステップおよび構造は、非揮発性メモリセルを製造するための全プロセスフロ−を含まないことを理解且つ認識すべきである。 Process steps and structures described herein, the entire process flow for manufacturing a nonvolatile memory cell - is to be understood and recognized that it does not contain a. 当業界で通常用いられている種々の集積回路製造技術について本発明を共通に実施することができる幾つかのプロセスステップは、本発明の理解に必要のために、ここに開示される。 Some process steps can implement the present invention in common for various integrated circuit fabrication techniques commonly used in the art, because of the need for an understanding of the present invention are disclosed herein. 本発明は、全体的に、半導体装置およびプロセスの分野において適用性を有する。 The present invention generally have applicability in the field of semiconductor devices and processes. しかし、図示のため、以下の説明がメモリセルを消去し、プログラミングし、読出す方法およびメモリセルを製造する方法に関連する。 However, for purposes of illustration, the following description will erase the memory cell, and programming relates to a method for producing a reading method and a memory cell.

より詳細に図面を参照すると、図1は、本発明に係る代表的な非揮発性メモリセルの作動方法のフロー図である。 Referring to the drawings in greater detail, Figure 1 is a flow diagram of an exemplary method of operating a non-volatile memory cell according to the present invention.

本発明の一つの特徴によれば、この非揮発性メモリセルは、セルごとに多層ビットを記憶することができるとラッピング電荷メモリセルから成る。 According to one feature of the present invention, the non-volatile memory cell consists of wrapping the charge memory cell to be able to store the multi-bit per cell. 図示の実施例では、非揮発性メモリセルは、電気的にプログラミングを消去および再書き込みが可能なメモリセル(EEPROM)を備えている。 In the illustrated embodiment, the non-volatile memory cell comprises an electrically erasable programming and re-writable memory cell (EEPROM). この代表的な方法によれば、EEPROMセルは、例えば、ポジティブ又はネガティブのフアウラー・ノルドハイムトンネル現象を用いてステップ5で消去される。 According to this exemplary method, EEPROM cells, for example, is erased in step 5 using a Fuaura-Nordheim tunneling positive or negative. 次いで、このトランジスタのアップビットが、ステップ10でプログラミングされ、即ち、非消去状態に設定される。 Then, up bit of the transistor is programmed in step 10, i.e., is set to a non-erased state. 更に、トランジスタのダウンビットが、同様に、ステップ15でプログラミングされる。 Furthermore, down bit of the transistors are similarly programmed in step 15. 今、EEPROMセルのアップビットおよびダウンビットの意味が、説明されよう。 Now, the meaning of up bit and the down bit of the EEPROM cell will be explained.

図2は、本発明に従って構成されたEEPROMセルの代表的な実施例の横断面線図である。 Figure 2 is a cross-sectional diagram of an exemplary embodiment of the configured EEPROM cell in accordance with the present invention.

この実施例によれば、EEPROMセルは、基板1000に形成されたトランジスタから成っている。 According to this embodiment, EEPROM cell consists formed transistor substrate 1000. この基板は、シリコンを備えることができる。 The substrate may comprise silicon. 更に、この基板には、ホールを形成することができる。 Furthermore, this substrate, it is possible to form the hole. ホールが設けられた基板は、p-型基板と称されている。 Substrate hole is provided is referred to as a p- type substrate. このトランジスタは、ソース領域1005とドレイン領域1010とを備えている。 This transistor comprises a source region 1005 and drain region 1010. これらソース領域1005およびドレイン領域1010には、n -型不純物が多量に使用されている。 These source region 1005 and drain region 1010, n - type impurity are used in large amounts. 従って、これら領域を、n+型領域として設定することができる。 Thus, these regions can be set as the n + -type region. ソース領域1005とドレイン領域1010との間の基板の領域は、トランジスタのチャンネルと称されている。 Region of the substrate between the source region 1005 and drain region 1010 is referred to as channel transistor. 電荷トラッピング構造1015がこのチャンネルを被覆している。 Charge trapping structure 1015 is covered with this channel. 図示の実施例では、電荷トラッピング構造1015は、第一の絶縁層と、電荷トラッピング層と、第二の絶縁層とを備える三つの比較的薄い層から成っている。 In the illustrated embodiment, the charge trapping structure 1015, a first insulating layer, a charge trapping layer, is composed of three relatively thin layer and a second insulating layer. 電荷トラッピング構造1015の代表的な実施例によれば、第一の絶縁層は、チャンネルを被覆し、電荷トラッピング層は、第一の絶縁層を被覆し、第二の絶縁層は、電荷トラッピング層を被覆している。 According to an exemplary embodiment of the charge trapping structure 1015, the first insulating layer covers the channel, the charge trapping layer, a first insulating layer covering the second insulating layer, the charge trapping layer covering the. 通常では、二酸化ケイ素が第一および第二の絶縁層を形成し、窒素ケイ素が電荷トラッピング層を形成する。 In general, silicon dioxide to form a first and second insulating layers, nitrogen silicon to form the charge trapping layer. ゲート1020と称されている導電層は、電荷トラッピング構造1015を被覆している。 Conductive layer is referred to as the gate 1020, it covers the charge trapping structure 1015. ゲート1020のコンタクト1025も、図示の実施例に設けられている。 Contacts 1025 of gate 1020 is also provided on the illustrated embodiment. 上述されたトランジスタの、通常の作用の一例では、基板1000は、接地される。 Of the above-described transistor, in one example of a conventional action, the substrate 1000 is grounded. 典型的には、電圧がゲートに印加され、EEPROMセルのソース又はドレインが基板について測定される。 Typically, voltage is applied to the gate, the source and the drain of the EEPROM cell is measured for the substrate. 基板のポテンシャルは、典型的な場合において、“接地”と称される。 Potential of the substrate, in a typical case, referred to as "ground". 電圧源を含む外部回路は、ドレイン1010に接続され、この結果、ドレイン1010のポテンシャルは、接地に関してポジティブにされる。 External circuit including the voltage source is connected to the drain 1010, the potential of this result, the drain 1010 is positive with respect to ground. ソース1005は、この例では、接地されている。 Source 1005, in this example, is grounded. このように構成されたとき、ソース領域1005とドレイン領域1010領域との間のチャンネルに流れる電流を、ゲート1020とソース1005との間に印加された電圧によって制御することができる。 When configured in this manner, it is possible to control the current flowing through the channel between the source region 1005 and drain region 1010 region, by a voltage applied between the gate 1020 and the source 1005. チャンネルに流れる電流(ドレイン電流という)を、ドレイン1010に接続された外部回路で現すことができる。 Current flowing through the channel (called drain current) can be expressed by an external circuit connected to the drain 1010. (図示の一実施例によれば、電圧は、ゲートコンタクト1025とソース1005との間に印加される。電圧がゲート1020に印加されるかゲートコンタクト1025に印加されるかは、トランジスタの作動に相違はない)。 (According to one embodiment illustrated, the voltage, the or. The voltage applied between the gate contact 1025 and source 1005 is applied to one gate contact 1025 is applied to the gate 1020, the operation of the transistor the difference is not). ゲート‐ソース電圧が零であるとき、本質的に、電流がチャンネルに流れない。 Gate - when the source voltage is zero, essentially no current flows in the channel. この結果、零のドレイン電流になる。 As a result, the drain current of the zero. ゲート‐ソース電圧が上昇するにつれて、ドレイン電流は、閾値電圧、Vtに到達するまで、本質的に零であり続ける。 Gate - as the source voltage increases, the drain current is the threshold voltage, until it reaches the Vt, remains essentially zero. (Vtの値は、トランジスタの構成の多くの要部に基づいて決定されるが、典型的には、1ボルトより小さい値を有する)。 (The value of Vt is determined based on a number of essential parts of the structure of a transistor, typically have a 1 volt less value). ゲート‐ソース電圧がVtを超えたとき、ドレイン電流は、ゲート‐ソース電圧の上昇に伴って上昇するように設定されている。 When the source voltage exceeds Vt, the drain current is the gate - - gate is set to rise with the rise of the source voltage.

従来のフローティングゲートEEPROMセルにおいて、情報は、トランジスタの閾値電圧Vtの値を変更することによって、EEPROMセルに記憶される。 In conventional floating gate EEPROM cell information, by changing the value of the threshold voltage Vt of the transistor is stored in the EEPROM cell. 例えば、Vtが0.5ボルトの値を有する場合、1,5ボルトをトランジスタのゲートに印加すると、検知され得る大きな値のドレイン電流になる。 For example, if the Vt has a value of 0.5 volts, is applied to 1,5 volts to the gate of the transistor, the drain current of a large value which can be detected. 他の例として、Vtが3ボルトの値を有する場合、1.5ボルトをトランジスタのゲートに印加すると、本質的に零のドレイン電流になる。 As another example, if Vt has a value of 3 volts, is applied to 1.5 volts to the gate of the transistor, the drain current of essentially zero. このVtの値を制御することによって、1ビットの情報を、従来のフローティングゲートEEPROMセルに記憶することができる。 By controlling the value of this Vt, the 1-bit information can be stored in a conventional floating gate EEPROM cell. Vtの値を大きくする一つの方法は、過剰な電子をフローティングゲートに蓄積させることである。 One way to increase the value of Vt is to accumulate the excess electrons to the floating gate. 従来のフローティングゲートEEPROMセルを用いる一つの方法によれば、セルは、高いVtを有するので、通常のポジティブ電圧がゲートに印加された場合、本質的に零のドレイン電流になる。 According to one way of using a conventional floating gate EEPROM cell, the cell has a high Vt, when the normal positive voltage is applied to the gate, the drain current of essentially zero.

従来のフローティングゲートEEPROMセルは、過剰な電子がフローティングゲートにないとき、“プログラミングされる”という。 The conventional floating gate EEPROM cell, excess electrons when not in the floating gate, as "is programmed". プログラミングされたフローティングゲートEEPROMセルは、低いVtを有し、このため、通常のポジティブ電圧がゲートに印加されたとき、零でないドレイン電流になる。 Programmed floating gate EEPROM cell has a lower Vt, Thus, when the normal positive voltage is applied to the gate, the drain current is not zero. 従って、従来のフローティングゲートEEPROMセルは、消去状態とプログラミング状態との二つの状態を取ることができる。 Therefore, the conventional floating gate EEPROM cell can take two states of the erased state and the programmed state. 例えば、ロジック“1”を消去状態に、ロジック“0”をプログラミング状態に設定することによって、従来のフローティングゲートEEPROMセルが1ビットの情報を記憶することができることが留意されるべきである。 For example, the erased state logic "1" by setting a logic "0" in the programming state, should a conventional floating gate EEPROM cell is noted that can store one bit of information.

1ビットの情報は、多分、二つの等しい値の一つを形成することができる任意の量に関連する。 1 bit of information is probably related to any amount capable of forming one of the two equal. 二進値を記憶することができる装置の他の例は、光スイッチのON/OFF状態、マグネットのN/S磁化、電圧の高/低状態等である。 Another example of a device that can store binary value, the optical switch ON / OFF state, the magnet of the N / S magnetization, a high / low state of the voltage. これらの例のそれぞれは、図示のためだけに提示され、本発明の範囲を限定するものでない。 Each of these examples are presented only for illustration and are not intended to limit the scope of the present invention.

本発明のEEPROMセルにおける電荷トラッピング構造1015の電荷トラッピング層は、きわめて局部的な領域における電荷を蓄えることができる好ましい性質を有する。 Charge-trapping layer of the charge trapping structure 1015 in an EEPROM cell of the present invention has the favorable properties that can store charge in very localized areas. 例えば、一つの実施例によれば、トランジスタのドレイン1010に近い電荷トラッピング層の領域1030は、一つの電荷値を収容することができる。 For example, according to one embodiment, region 1030 of the charge-trapping layer near the drain 1010 of the transistor can accommodate a single charge value. トランジスタのソース1005に近い電荷トラッピング層の領域1035は、別の電荷値を収容することができる。 Region 1035 of the charge-trapping layer near the source 1005 of the transistor can accommodate different charge values.

上記電荷トラッピング層における二つの領域のそれぞれは、過剰な電子(ネガティブ電荷)または過剰でない電子(ニュートラル電荷)のいずれかを保持することができる。 Each of the two regions in the charge-trapping layer, it is possible to hold any of the excess electrons electrons not (negative charges) or excess (neutral charge). 既に述べられた従来のフローティングゲートEEPROMのために選択された例と同様な本発明の一例によれば、過剰な電子状態を、“消去状態”と称することができる。 According already an example similar present invention and selected examples for conventional floating gate EEPROM mentioned, the excess electron state can be referred to as "erase state". 過剰な電子が存在しない状態を、“プログラミング状態”と称することができる。 A state in which the excess of electrons does not exist, can be referred to as a "programming state". 本発明のEEPROMセルは、窒化層に、プログラミングまたは消去することができる二つの領域1030、1035を有する。 EEPROM cell of the present invention has a nitride layer, the two regions 1030, 1035 that can be programmed or erased. 本発明に係るEEPROMセルが2ビットの情報を記憶することができることが明らかである。 It is clear that it is possible to EEPROM cell according to the present invention stores two bits of information. 以下の記載では、ソース1005に近い電荷トラッピング層の領域1035がアップビットを記憶するために用いられ、ドレイン1010に近い電荷トラッピング層の領域1030が、ダウンビットを記憶するために用いられる。 In the following description, used to area 1035 of the charge trapping layer near the source 1005 stores up bits, 1030 of the charge-trapping layer near the drain 1010 is used to store the down bit.

図1に示された方法の変更に続いて、アップビットをステップ20で読出し且つダウンビットをステップ25で読出すことによって、EEPROMセルを問い合わせすることができる。 Following changes in the method shown in FIG. 1, the read and down bits up bit at step 20 by reading in step 25, it is possible to query the EEPROM cell. この読出しはそれぞれのビットがプログラミングされるか否かを決定することを含む。 This reading includes determining whether each bit is programmed.

図3は、本発明に係るEEPROMセルを消去する代表的な方法のフロー図である。 Figure 3 is a flow diagram of an exemplary method of erasing an EEPROM cell according to the present invention.

この代表的な方法は、EEPROMセルの両ビットを消去するために用いることができる。 The exemplary method can be used to erase both bits of the EEPROM cell. 本発明の代表的な方法一実施例によれば、ファウアー・ノルドハイムトンネル現象が実施され、ネガティブゲート-基板消去電圧がステップ30でEEPROMセルのゲートに印加される。 According to an exemplary method embodiment of the present invention, it is implemented Faua-Nordheim tunneling, the negative gate - substrate erase voltage is applied to the gate of the EEPROM cell at step 30. 代表的な実施例によれば、約−18ボルトのネガティブ消去電圧が用いられる。 According to an exemplary embodiment, the negative erase voltage of about -18 volts is used. EEPROMセルのソースは、ステップ35でフロートされる。 The source of the EEPROM cell is floating in step 35. 同様に、EEPROMセルのドレインは、ステップ40でフロートされる。 Similarly, the drain of the EEPROM cell is floating in step 40. 消去に関するこの開示および下記の開示のための変形例において、ネガティブ消去電圧がゲートに印加された状態で、基板をポジティブに、即ち、接地することができる。 In a variation for this disclosure and the following disclosure regarding erased, in a state in which the negative erase voltage is applied to the gate, positive substrate, i.e., can be grounded. 再び、図2を参照すると、この方法の本ステップは、過剰な電子を、ゲート1020から注出させて電荷トラッピング層の両領域1030、1035にとラッピングさせる。 Referring again to FIG. 2, this step of the method, the excess electrons, thereby dispensed from the gate 1020 to be wrapped and in both regions 1030, 1035 of the charge trapping layer. 過剰な電子は、両領域1030、1035のための消去状態に相応する。 Excess electrons corresponds to the erased state for the two regions 1030, 1035. このため、アップビットおよびダウンビットの両方が、消去されるようになる。 Therefore, both the up bit and the down bit will be erased.

図4A〜Fは、本発明に係るセルを作動するためにEEPROMセルに印加された電圧を説明する概略線図である。 FIG 4A~F is a schematic diagram illustrating a voltage applied to the EEPROM cell to activate the cell according to the present invention. 図4Aは、ソースSとドレインDとをフローティングしてEEPROMセルのゲートGにネガティブ消去電圧3000を印加することを示す。 Figure 4A shows the application of a negative erase voltage 3000 to the gate G of the EEPROM cell with a floating the source S and the drain D.

図5は、本発明に係るEEPROMセルを消去する他の代表的な方法のフロー図である。 Figure 5 is a flow diagram of another exemplary method of erasing an EEPROM cell according to the present invention.

本方法のこの変形例によれば、ファウラー・ノルデハイムトンネル現象が実施され、ポジティブゲート-基板消去電圧が、ステップ45で、EEPROMセルのゲートに印加される。 According to this variant of the method, Fowler-Nolde Nordheim tunneling been implemented, positive gate - substrate erase voltage, in step 45, is applied to the gate of the EEPROM cell. 一つの代表的な実施例によれば、約18ボルトのポジティブ消去電圧が用いられる。 According to one exemplary embodiment, the positive erase voltage of about 18 volts is used. EEPROMセルのソースは、ステップ50において接地される。 The source of the EEPROM cell is grounded at step 50. 同様に、EEPROMセルのドレインは、ステップ505において接地される。 Similarly, the drain of the EEPROM cell is grounded at step 505. 消去に関する本開示および以下の開示の変形例において、ポジティブ即ち接地ポテンシャルがゲートに印加されている状態で、基板をネガティブポテンシャルでバイアスすることができる。 In a variation of this disclosure and the following disclosure regarding erased, with the positive or ground potential is applied to the gate, it is possible to bias the substrate at a negative potential. 再度、図2を参照すると、この方法の本ステップは、過剰な電子を基板1000から抽出させて窒化物の両領域1030、1035にとラッピングさせる。 Referring again to FIG. 2, this step of the method, the excess electrons by extracted from the substrate 1000 is lapped with both regions 1030, 1035 of the nitride. 過剰な電子は、両領域1030、1035のための消去状態に相応する。 Excess electrons corresponds to the erased state for the two regions 1030, 1035. 従って、アップビットおよびダウンビットの両方は、再び消去されるようになされる。 Thus, both the up bit and the down bit is adapted to be erased again. 図4Bは、ソースSおよびドレインDが接地されたまま、EEPROMセルのゲートGにポジティブ消去電圧3005を印加することを示している。 Figure 4B, while the source S and the drain D are grounded shows applying a positive erase voltage 3005 to the gate G of the EEPROM cell. 代表的な実施例において、ソースおよびドレインの電圧は、基板の電圧に等しくされている。 In an exemplary embodiment, the voltage of the source and the drain is equal to the voltage of the substrate.

図6は、本発明に係るEEPROMセルのアップビットをプログラミングする代表的な方法のフロー図である。 Figure 6 is a flow diagram of an exemplary method of programming the up bit of an EEPROM cell according to the present invention.

この代表的な方法によれば、基板は、接地され、ネガティブカットオフ電圧が、ステップ60において、EEPROMセルのゲートに印加される。 According to this exemplary method, the substrate is grounded, the negative cut-off voltage is, in step 60, is applied to the gate of the EEPROM cell. 変形例において、基板をポジティブポテンシャルでバイアスすることができる。 In a variant, it is possible to bias the substrate in a positive potential. ポジティブ供給電圧が、ステップ65において、EEPROMセルのソースに印加され、EEPROMセルのドレインがステップ70で接地される。 Positive supply voltage, in step 65, is applied to the source of the EEPROM cell, the drain of the EEPROM cell is grounded at step 70. EEPROMセルの一つの代表的な実施例によれば、約−5ボルトのネガティブカットオフ電圧が用いられる。 According to one exemplary embodiment of an EEPROM cell, the negative cut-off voltage of approximately -5 volts is used.

この代表的な実施例に係るポジティブ供給電圧を約5ボルトにすることができる。 It can be a positive supply voltage according to this exemplary embodiment to approximately 5 volts. 上述の電圧を図2のEEPROMセルに印加すると、ホールを、基板から電荷トラッピング層のアップビット領域1035に充填せしめる。 Applying the above voltage to the EEPROM cell of FIG. 2, the hole and allowed to fill the substrate in the up-bit area 1035 of the charge trapping layer. “ホール”は、半導体に原子の電子が存在しないことである。 "Hall" is that the electrons in the atoms are not present in the semiconductor. ホールは、電子の電荷に等しく反対のポジティブ電荷を担持する。 Hall carries a equal and opposite positive charges in the charge of an electron. 電荷トラッピング層のアップビット領域1035に充填されるホールは、アップビット領域1035内の電子と再結合してこれを補償する。 Holes are filled up bit area 1035 of the charge trapping layer, to compensate for this recombine with electrons up bit area 1035. この再結合と補償とは、アップビット領域1035における過剰な電子を中性化する傾向がある。 The recombination and compensation tends to neutralize the excess electrons in the up-bit region 1035. 従って、アップビット領域1035は、プログラミング状態をとる。 Therefore, up bit region 1035 takes a programming state. 図4Cは、ポジティブ供給電圧3015がソースSに印加され、且つドレインが接地されている状態で、EEPROMセルのゲートGにネガティブカットオフ電圧3010を印加する場合を示している。 4C is a positive supply voltage 3015 is applied to the source S, and a state where the drain is grounded, shows a case of applying a negative cutoff voltage 3010 to the gate G of the EEPROM cell.

図7は、本発明に係るEEPROMセルのダウンビットをプログラミングする代表的な方法のフロー図である。 Figure 7 is a flow diagram of an exemplary method of programming the down bit of an EEPROM cell according to the present invention.

この代表例によれば、基板は、再度接地され、ネガティブカットオフ電圧が、再度、ステップ75において、EEPROMセルのゲートに印加される。 According to this representative embodiment, the substrate is grounded again, negative cutoff voltage is again at step 75, is applied to the gate of the EEPROM cell. 変形例において、基板をポジティブポテンシャルでバイアスすることができる。 In a variant, it is possible to bias the substrate in a positive potential. ポジティブ供給電圧が、ステップ80において、EEPROMセルのドレインに印加される。 Positive supply voltage, in step 80, is applied to the drain of the EEPROM cell. EEPROMセルのソースは、ステップ85で接地される。 The source of the EEPROM cell is grounded at step 85.

EEPROMセルの代表的な実施例によれば、約−5ボルトのネガティブカットオフ電圧と約5ボルトのポジティブ供給電圧とを用いることができる。 According to an exemplary embodiment of an EEPROM cell, it is possible to use a positive supply voltage of the negative cut-off voltage of about 5 volts to about -5 volts. 上述の電圧を図2のEEPROMセルに印加すると、ホールを、基板から窒化層のダウンビット領域1030に充填させる。 Applying the above voltage to the EEPROM cell of FIG. 2, a hole, it is filled from the substrate down bit region 1030 of the nitride layer. 電荷トラッピング層のダウンビット領域1030に充填されるホールは、ダウンビット領域1030に注入されるホールは、ダウンビット領域1030の電子と再結合して補償し、これにより、ダウンビット領域1030の過剰な電子の効果を中性化する傾向がある。 Hole to be filled in the down bit region 1030 of the charge trapping layer, holes injected down bit region 1030, electrons and recombined to compensate the down bit region 1030, thereby, excessive down bit region 1030 there is a tendency to neutralize the electronic effects. このため、ダウンビット領域1030は、プログラミング状態をとる。 Therefore, down bit region 1030 takes a programming state. 図4Dは、ポジティブ供給電圧3025がドレインDに印加されソースSが接地されている状態で、EEPROMセルのゲートGにネガティブカットオフ電圧3020を印加していることを示している。 Figure 4D shows that positive supply voltage 3025 is in a state where the source S is applied to the drain D is grounded, and applies a negative cutoff voltage 3020 to the gate G of the EEPROM cell.

図8は、本発明に係るEEPROMセルのアップビットを読出す代表的な方法のフロー図である。 Figure 8 is a flow diagram of an exemplary method of reading up bit of an EEPROM cell according to the present invention.

この代表的な方法の実施例によれば、基板は、接地され、検知電圧がステップ90において、EEPROMセルのゲートに印加される。 According to an embodiment of the exemplary method, the substrate is grounded, the detection voltage in step 90, is applied to the gate of the EEPROM cell. 変形例において、基板をポジティブポテンシャルでバイアスすることができる。 In a variant, it is possible to bias the substrate in a positive potential. 小さなポジティブ電圧がステップ95で、EEPROMセルのドレインに印加される。 Small positive voltage in step 95, is applied to the drain of the EEPROM cell. EEPROMセルのソースは、ステップ100で、接地される。 The source of the EEPROM cell, at step 100, is grounded. 上記電圧が印加されると、ソース内の電流は、ステップ105で検知される。 When the voltage is applied, the current in the source is sensed at step 105. この方法の他の変形例によれば、ドレイン内の電流が、検知される。 According to another variant of the method, current in the drain it is sensed. 一般に、ドレイン内の電流は、アップビットがプログラミングされない場合、本質的に零である。 In general, current in the drain, when the up bit is not programmed, is essentially zero. アップビットがプログラミングされた場合、明らかに述べられるように、測定可能な電流は、ドレインで観察される。 When the up bit is programmed, as is clearly stated, measurable current can be observed in the drain. より正確には、閾値電流は、電流の値が閾値を超えるときに電流が生ずるように、設定される。 More precisely, the threshold current, as the current is generated when the value of the current exceeds the threshold value, is set. 電流が閾値を超えないとき、電流は零になるように設定される。 When the current does not exceed the threshold, the current is set to be zero. 代表的な実施例によれば、閾値電流の典型的な値は、約10μAである。 According to an exemplary embodiment, a typical value of the threshold current is about 10 .mu.A. 本方法の実施例によれば、電流の検知された値は、ステップ110で閾値と比較される。 According to an embodiment of the method, the sensed value of the current is compared to a threshold at step 110. 電流が閾値を超えないとき、アップビットがステップ115で、プログラミングされないことを示す決定がなされる。 When the current does not exceed the threshold, up bits in step 115, determining that indicates that it will not be programmed is performed. 電流が閾値を超えるとき、アップビットがステップ120で、プログラミングされることを示す決定がなされる。 When the current exceeds the threshold value, up bits in step 120, determining that is meant to be programmed is performed. 図4Eは、小さな(低い)ポジティブ電圧3035がドレインDに印加され、ソースSが接地されて、EEPROMセルのゲートGに検知電圧3030を印加することを示している。 Figure 4E is a small (low) positive voltage 3035 is applied to the drain D, the source S is grounded shows applying a sensing voltage 3030 to the gate G of the EEPROM cell. 電流センサ3040がドレイン電流を検知する。 Current sensor 3040 detects a drain current. 別の実施例では、ソース電流が検知される。 In another embodiment, the source current is detected.

図9は、本発明に係るEEPROMセルのダウンビットを読出す代表的な方法のフロー図である。 Figure 9 is a flow diagram of an exemplary method of reading down bit of an EEPROM cell according to the present invention.

この代表的な方法の一実施例は、アップビットを読出すように既に述べられた方法と並行するが、ソースと、これと逆のドレインとの役割を有している。 An embodiment of the exemplary method is parallel with the already stated method to read the up bit has a role as a source and which the opposite drain. 即ち、基板は、再度、接地され(または、ポジティブポテンシャルでバイアスされる)、検知電圧は、再度、ステップ125において、EEPROMセルのゲートに印加される。 That is, the substrate is again connected to ground (or, is biased at a positive potential), the detection voltage again at step 125, is applied to the gate of the EEPROM cell. 小さなポジティブ電圧がステップ130で、EEPROMセルのソースに印加される。 Small positive voltage in step 130, is applied to the source of the EEPROM cell. このEEPROMセルのドレインは、ステップ135で接地される。 The drain of the EEPROM cell is grounded at step 135. 上記電圧が印加されたことにより、ドレイン内の電流は、ステップ140で検知される。 By the voltage is applied, current in the drain is detected in step 140. これとは別に、ソース内の電流を、検知してもよい。 Alternatively, the current in the source, may be detected. 本方法の一実施例によれば、検知された電流値は、上述された閾値とステップ145において比較される。 According to one embodiment of the method, the sensed current value is compared in the threshold and step 145 described above. 電流が閾値を超えない場合、ダウンビットがステップ15でプログラミングされないことを示す決定がなされる。 If current does not exceed the threshold value, determination is made indicating that the down bit is not programmed at step 15. 電流が閾値を超える場合、ダウンビットがステップ155においてプログラミングされることを示す決定がなされる。 If the current exceeds the threshold value, determination is made indicating that the down bit is programmed in step 155. 図4Fは、小さなポジティブ電圧3050がソースSに印加され且つドレインDが接地された状態でEEPROMセルのゲートGに検知電圧を印加することを示している。 Figure 4F is a small positive voltage 3050 has shown that applying a sense voltage to the gate G of the EEPROM cell in a state and the drain D are applied to the source S is grounded. 電流センサ3055が、ソース電流を検知する。 Current sensor 3055 senses the source current.

上記は、小さなポジティブ電圧および検知電圧に関して、EEPROMセルのアップビットおよびダウンビットを読出す方法を述べた。 Above, with respect to a small positive voltage and the sensing voltage, the up bit and the down bit of an EEPROM cell described the reading process. 代表的な実施例によれば、検知電圧は、約3ボルトを示す。 According to an exemplary embodiment, the detection voltage represents about 3 volts. 換言すると、読出し中、ゲートに印加された最低限の検知電圧は、プログラミングされたビットのチャンネルに十分な反転を発生させる電圧である。 In other words, the minimum detection voltage applied during the read, the gate is a voltage to generate sufficient inversion channel programming bits. 上述の代表的な実施例によれば、小さなポジティブ電圧の代表的な値は、約1.5ボルトである。 According to an exemplary embodiment described above, typical values ​​of a small positive voltage is about 1.5 volts.

ここに述べられた種々の実施例において、電荷トラッピング構造から成る一つ以上のEEPROMセルは、情報を記憶するのに用いられる。 In various embodiments described herein, one or more EEPROM cell comprising a charge trapping structure is used to store information. 上述したように、EEPROMセルは、NORまたはNANDのいずれかの構造で配置されることが多い。 As mentioned above, EEPROM cells are often arranged in a structure of either NOR or NAND. 密度の観点から、NAND構造が好ましい。 In terms of density, NAND structure is preferred. このNAND構造は、主に、NOR構造より消費電力が少ない。 The NAND structure is, mainly, power consumption than NOR structure is small.

図10は、本発明に係るEEPROMセルのNAND構造の代表的な実施例の横断面線図である。 Figure 10 is a cross-sectional diagram of an exemplary embodiment of the NAND structure of the EEPROM cell according to the present invention.
便宜上、三つのEEPROMセル(A、B、Cで示された中間の三つのトランジスタ)のみが図示されている。 For convenience, the three EEPROM cells only (A, B, intermediate three transistors indicated by C) is shown. (本発明の範囲は、この図面における三つのセルの選択によって限定されない)。 (Scope of the present invention is not limited by the selection of three cells in the drawing). 図10におけるトランジスタは、基板1000に形成されている。 Transistors in FIG. 10 is formed on the substrate 1000. 図10に示された形態のEEPROMセルの構造は、本明細書では、“ストリング”という。 Structure of the indicated form of EEPROM cell 10 is herein referred to "string". この図示の実施例におけるEEPROMセルは、ソースからドレインに直列で接続されている。 EEPROM cells in this illustrative embodiment are connected in series from the source to the drain. 実際、一つのトランジスタのソース領域は、隣接するトランジスタのドレイン領域として作用する。 In fact, the source region of one transistor acts as a drain region of an adjacent transistor. 例えば、トランジスタCのソース1050は、トランジスタBのドレイン1050として機能する。 For example, the source 1050 of transistor C functions as a drain 1050 of the transistor B. 同様に、トランジスタBのソースは、トランジスタAのドレインと同じである。 Similarly, the source of the transistor B is the same as the drain of the transistor A. このように、EEPROMセルは、配線または他の外部の接続部を必要とすることなく、直列に接続される。 Thus, EEPROM cell, without the need for wires or other external connection section are connected in series. ソースおよびドレインのこの役割を除き、ストリングにおける各EEPROMセルは、上記EEPROMセルと実質的に同一である。 Except for this role of the source and drain, each EEPROM cell in the string is substantially identical to the EEPROM cell. 即ち、各EEPROMセルは、上述の如く構成された、電荷トラッピング構造、ゲート1020およびゲートコンタクト1025を備えている。 That is, each EEPROM cell has been configured as described above, the charge trapping structure, a gate 1020 and a gate contact 1025.

この代表的な実施例は、同じ基板1000に形成された二つの追加のトランジスタ1090、1095を含む。 This exemplary embodiment includes two additional transistors 1090,1095 formed on the same substrate 1000. これらトランジスタ1090、1095は、EEPROMセルA, B, Cのストリングの両端に配置されている。 These transistors 1090,1095 are, EEPROM cells A, B, are disposed at both ends of the C strings. 左のトランジスタ1090は、アップストリング選択トランジスタSSTUといい、右のトランジスタ1095は、ダウンストリング選択トランジスタSSTDという。 Left of the transistor 1090, referred to as the up string select transistor SSTU, the right of the transistor 1095, that the down string select transistor SSTD. SSTU1090は、基板1000に配置されたソース1060と、このソース1060に外部の接続部を接続するために用いられるソースコンタクト1065とを備えている。 SSTU1090 includes a source 1060 disposed on a substrate 1000, a source contact 1065 which is used to connect the external connection portion to the source 1060. このような外部の接続部は、ここでは、アップビットラインBLUという。 Connection of such an external is herein referred up bit lines BLU. SSTU1090のドレイン1100は、左のEEPROMセルAのソース1100と同じである。 The drain 1100 of SSTU1090 is the same as the source 1100 of the left of the EEPROM cell A. 更に、SSTU1090は、ソース1060とドレイン1100との間で基板1000に形成されたチャンネルを備えている。 Furthermore, SSTU1090 includes a channel formed in the substrate 1000 between the source 1060 and drain 1100. 更に、SSTU1090は、チャンネルを覆う絶縁層1055と、ゲート1110とゲートコンタクト1080とを備えている。 Furthermore, SSTU1090 includes an insulating layer 1055 which covers the channel, the gate 1110 and the gate contact 1080. ゲート1110は、絶縁層1055を被覆する。 Gate 1110, to cover the insulating layer 1055. 外部の接続部をゲート1110に接続するのにゲートコンタクト1080を用いることができる。 It can be used gate contact 1080 to connect the external connection portion to the gate 1110. このような外部の接続部は、ここではアップストリング選択ラインSSLUという。 Connection of such an external is referred to herein as up string select line SSLU. 右側のSSTD1095は、図面における左のSSTU1090の形態と対称である。 SSTD1095 right is SSTU1090 form symmetrical left in the drawing. このSSTD1095は、基板1000に配置されたドレイン1070を備える。 This SSTD1095 comprises a drain 1070 which is disposed on the substrate 1000. 更に、SSTD1095は、ドレインコンタクト1075を備え、このドレインコンタクトは、外部の接続部をドレイン1070に接続するために用いられる。 Furthermore, SSTD1095 comprises a drain contact 1075, the drain contact is used to connect the external connection portion to the drain 1070. このような外部の接続部は、ここではダウンビットラインBLDという。 Connection of such an external is herein referred down bit line BLD. SSTD1095のソース1105は、右のEEPROMセルCのドレイン1105と同じである。 Source 1105 SSTD1095 is the same as the drain 1105 of the right of the EEPROM cell C. 更に、SSTD1095は、ソース1105とドレイン1070との間で基板に形成されたチャンネルを備える。 Furthermore, SSTD1095 comprises a channel formed in the substrate between the source 1105 and drain 1070. このSSTD1095は、更に、チャンネルを覆う絶縁層1115を備える。 This SSTD1095 further comprising an insulating layer 1115 which covers the channel. また、このSSTD1095は、ゲート1120と、ゲートコンタクト1085とを備えている。 Moreover, this SSTD1095 includes a gate 1120, and a gate contact 1085. ゲート1120は、絶縁層1115を被覆し、ゲートコンタクト1085を外部の接続部をゲート1120に接続するために用いることができる。 The gate 1120 can be used for the insulating layer 1115 covers, connecting the gate contact 1085 external connecting portion to the gate 1120. このような外部の接続部は、ここではダウンストリング選択ラインSSLDという。 Connection of such an external is herein referred down string select line SSLD. 図面における各EEPROMセルは、上述のEEPROMセルに設けられたゲートコンタクト1025と実質的に同一のゲートコンタクト1025を備えている。 Each EEPROM cell in the drawings is provided with a gate contact 1025 is substantially the same gate contact 1025 provided on the above-described EEPROM cell. 外部の接続部を各EEPROMセルのゲートに接続するために、各ゲートコンタクト1025を用いることができる。 To connect the external connection portion to the gate of each EEPROM cell, it may be used each gate contact 1025. この外部接続部は、ここでは、ワードラインという。 The external connection section is here called a word line.

便宜上、EEPROMセルを、図10と同様な線図において左から右へインデックスする。 For convenience, the EEPROM cell, indexed from left in the same diagram as FIG. 10 to the right. 一般に、EEPROMセルを1からnにインデックスすることができる。 In general, it is possible to index n of the EEPROM cell 1. この線図において、EEPROMセルAは、インデックス1を有し、EEPROMセルBは、インデックス2を有し、EEPROMセルCは、インデックスnを有する。 In this diagram, EEPROM cell A has an index 1, EEPROM cell B has an index 2, EEPROM cell C, with index n. この場合、nは、簡単な例では3である。 In this case, n is a simple example is three. 更に便宜上、各EEPROMセルのゲートコンタクト1025に接続されたワードラインもまたこのワードラインが接続されたEEPROMセルのインデックスに従ってインデックスすることができる。 Further convenience, connected word line gate contact 1025 of each EEPROM cell can also be indexed according to the index of the EEPROM cell is the word line is connected. 従って、この線図において、EEPROMセルAに接続されたワードラインは、インデックス1を有し、EEPROMセルBに接続されたワードラインは、インデックス2を有し、EEPROMセルCに接続されたワードラインは、インデックスnを有し、ここで、再び、nは、この例では3である。 Accordingly, in this diagram, a word line connected to the EEPROM cell A has index 1, connected to word lines in the EEPROM cell B has index 2, the word line connected to the EEPROM cell C It has the index n, wherein, again, n is in this example is three. 上述したn=3の値は、本発明または請求の範囲を限定するものでない。 The value of the above n = 3 are not intended to limit the scope of the invention or claims.

図11は、図10に示されたNANDストリングの、他の実施例の概略線図である。 11, the NAND strings depicted in Figure 10 is a schematic diagram of another embodiment.

この実施例は、アップストリング選択トランジスタSSTU2005とダウンストリング選択トランジスタSSTD2010との間に配置され且つ直列に接続されたnEEPROMセル2000を備えている。 This embodiment comprises an up string select transistor SSTU2005 and nEEPROM cell 2000 connected to disposed and series between the down string select transistor SSTD2010. 各EEPROMセルのゲートは、個々のワードライン2015(上述の如く、1からnにインデックスされた)に接続している。 Gate of each EEPROM cell is connected to an individual word line 2015 (as described above, indexed from 1 to n). SSTU2005のゲートは、アップストリング選択ライン(SSLU)2020に接続し、SSTD2010のゲートは、ダウンストリング選択ライン(SSLD)2025に接続している。 Gate of SSTU2005 is connected to the up string select line (SSLU) 2020, gate of SSTD2010 is connected to the down string select line (SSLD) 2025. SSTU2005のソースは、アップビットライン(BLU)2030に接続している。 The source of SSTU2005 is connected to the up bit line (BLU) 2030. 同様に、SSTD2010のドレインは、ダウンビットライン(BLD)2035に接続している。 Similarly, the drain of SSTD2010 is connected to the down bit line (BLD) 2035. 図11のトランジスタのそれぞれは、同じ基板(図示せず)に配置され、ここに例示されたように、接地ポテンシャルに保持されている。 Each of the transistors in FIG. 11 is disposed on the same substrate (not shown), as herein exemplified, it is kept at ground potential. 次に、図11を参照すると、電圧が接地について形成されていることを示す。 Referring now to FIG. 11 shows that the voltage is formed for ground.

NANDストリングのEEPROMセルを作動する方法が上記図10および11、更には、図12乃至18を参照して述べられる。 Method for operating an EEPROM cell of the NAND string described above FIGS. 10 and 11, further described with reference to FIGS. 12 to 18.

図12は、本発明に係るNANDストリングの一部材であるEEPROMセルを作動する代表的な方法のフロー図である。 Figure 12 is a flow diagram of an exemplary method of operating an EEPROM cell which is one member of the NAND string in accordance with the present invention.

この代表的な方法の一実施例によれば、NANDストリングの全てのEEPROMセルは、ステップ160で消去される。 According to one embodiment of this exemplary method, all EEPROM cells in the NAND string is erased in step 160. 一旦、全てのセルが消去されたら、ある一つのEEPROMセルが、更に考慮のためにステップ165において確認される。 Once all the cells are erased, is one of the EEPROM cell, is further confirmed at step 165 for consideration. 次いで、選択されたEEPROMセルのアップビットをステップ170でプログラミングすることができる。 Then, it is possible to program up bits of the selected EEPROM cell in step 170. 同様に、選択されたEEPROMセルのダウンビットをプログラミングすることができる。 Similarly, it is possible to program the down bit of the selected EEPROM cell. 選択されたEEPROMセルのアップビットをステップ180で読むことができ、また、選択されたEEPROMセルのダウンビットをステップ185で読出すことができる。 Can read up bits of the selected EEPROM cell in step 180, also can be read down bit of the selected EEPROM cell in step 185.

図13は、本発明に係るNANDストリングスの複数のEEPROMセルを消去する代表的な方法の線図である。 Figure 13 is a diagram of an exemplary method of erasing a plurality of EEPROM cells in the NAND string in accordance with the present invention.

この代表的な方法の一実施例がEEPROMセルスタンディングだけ(ストリングの部分から成るのでなく)を消去する方法の説明で述べられたガイドラインに付随する。 An embodiment of the exemplary method is accompanied with the guidelines set forth in the description of the method of erasing only the EEPROM cell standing (not consist portion of the string). この方法は、図3で述べられ且つ図4Aに示された。 This method has been presented and Figure 4A described in FIG. この代表的な方法の実施例では、ネガティブ消去電圧を、ステップ190で示したように、全てのワードラインに印加する。 In this embodiment of the exemplary method, the negative erase voltage, as shown in step 190, is applied to all word lines. アップビットラインBLUは、ステップ195でフロート(浮動)され、ダウンビットラインBLDも、ステップ200でフロートされる。 Up bit line BLU is float (float) at step 195, down bit line BLD are also float in step 200. 更に、アップストリング選択ラインSSLUは、ステップ205でフロートされ、同様に、ダウンストリング選択ラインSSLDは、ステップ210に示された如くフロートされる。 Furthermore, up string select line SSLU is float at step 205, similarly, the down string select line SSLD is a float as shown in step 210. ネガティブワードライン−基板消去電圧(一実施例では約−18ボルト)を全ワードラインに印加すると、ネガティブ消去電圧を全てのEEPROMセルのゲートに印加することになる。 Negative word line - the application of a substrate erase voltage (in one embodiment about -18 volts) to all the word lines, thereby applying a negative erase voltage to the gates of all of the EEPROM cells. 各セルは、上述の如く作用する。 Each cell acts as described above. 例えば、図10について、過剰な電子が各ゲートから抽出され電荷トラッピング構造1015の電荷トラッピング層にとラッピングされ、これによって、各EEPROMセルを消去状態に置く。 For example, the 10, the excess electrons are extracted from the gate wrapped with the charge trapping layer of the charge trapping structure 1015, thereby placing each EEPROM cell in the erased state.

図14は、本発明に係るNANDストリングの複数のEEPROMセルを消去する他の代表的な方法の線図である。 Figure 14 is a diagram of another exemplary method of erasing a plurality of EEPROM cells in the NAND string in accordance with the present invention.

この代表的な方法の一実施例が、図5で述べられたEEPROMセルスタンディングだけを消去する方法に付随する。 An embodiment of the exemplary method is, associated with a method of erasing only the EEPROM cell standing that stated for Fig. この代表的な方法によれば、ポジティブ消去電圧(図示の実施例では約18ボルト)が、ステップ215において、全てのワードラインに印加される。 According to this exemplary method, the positive erase voltage (in the illustrated embodiment about 18 volts), at step 215, is applied to all word lines. アップビットラインBLUおよびダウンビットラインBLDは、両方ともステップ220および225において、接地される。 Up bit lines BLU and down bit line BLD, in both steps 220 and 225 are grounded. ポジティブ供給電圧(図示の実施例では約5ボルト)が、ステップ230において、アップストリング選択ラインSSLUに印加され、このポジティブ供給電圧は、また、ステップ235において、ダウンストリング選択ラインSSLUに印加される。 Positive supply voltage (in the illustrated embodiment about 5 volts), at step 230, is applied to the up string select line SSLU, the positive supply voltage, and in step 235, is applied to the down string select line SSLU.

図11を参照すると、BLU2030およびBLD2035が接地されている。 Referring to FIG. 11, BLU2030 and BLD2035 are grounded. ポジティブ電圧をSSTU2005およびSSTD2010のゲートに印加すると、SSTU2005およびSSTD2010を略短絡回路として作用する。 By applying a positive voltage to the gate of SSTU2005 and SSTD2010, it exerts a SSTU2005 and SSTD2010 a substantially short circuit. 従って、第一のEEPROMセル(ワードラインWL1に接続された)のソースも、ほぼ、接地される。 Thus, the source of the first EEPROM cell (connected to the word line WL1) are also substantially be grounded. 同様に、nthEEPROMセル(ワードラインWLnに接続された)のドレインは、ほぼ、接地される。 Similarly, the drain of nthEEPROM cells (connected to the word line WLn) is approximately, is grounded. 大きな(高い)ポジティブ電圧が、各EEPROMセルのワードライン(従って、ゲート)に印加されると、各セルもほぼ短絡回路となる。 Large (high) positive voltage, the word lines of each EEPROM cell (thus, the gate) when applied to, are approximately short circuits the cell. 従って、ストリングの各EEPROMセルは、そのソースおよびドレインが接地されたとき、図2におけるEEPROMの状態と実質的に同一の状態になる。 Thus, each EEPROM cell of the string, when the source and drain are grounded, becomes substantially the same state as the state of the EEPROM in Fig. この状態は、図5の説明で述べられ、且つ図4Bに示された。 This state will be set forth in the description of FIG. 5, it was and shown in Figure 4B. 従って、図11の各EEPROMセルは、基板1000から抽出された過剰電子のために消去され、電荷トラッピング構造1015の電荷トラッピング層にとラッピングされるようになる。 Thus, each EEPROM cell of FIG. 11 is erased due to excessive electrons extracted from the substrate 1000, so the wrapping and the charge trapping layer of the charge trapping structure 1015. 変形例において、BLU2030およびBLD2035に印加された電圧を、基板の電圧に等しくするようにしてもよい。 In a variant, the voltage applied to BLU2030 and BLD2035, may be equal to the voltage of the substrate.

図15は、本発明に係るNANDストリングの一部材であるEEPROMセルのアップビットをプログラミングする代表的な方法のフロー図である。 Figure 15 is a flow diagram of an exemplary method of programming the up bit of an EEPROM cell which is one member of the NAND string in accordance with the present invention.

この代表的な方法の一実施例によれば、図6の説明で述べられ且つ図4Cに示されたEEPROMセルスタンディングだけのアップビットをプログラミングする代表的な方法に付随する。 According to one embodiment of this exemplary method, associated with a typical method for programming up bits as EEPROM cell standing shown in and FIG. 4C is described with reference to FIG. この代表的な方法によれば、プログラミングされるべきEEPROMセルが選択され、ネガティブカットオフ電圧が、選択されたEEPROMセルのゲートに接続されたワードラインに、ステップ240において印加される。 According to this exemplary method, a selected EEPROM cell to be programmed is negative cutoff voltage, the word line connected to the gate of a selected EEPROM cell, is applied at step 240. ポジティブ供給電圧が、ステップ245において、アップビットラインBLUに印加される。 Positive supply voltage, in step 245, is applied to the up bit lines BLU. ダウンビットラインBLDは、ステップ250で接地される。 Down bit line BLD is grounded at step 250. ポジティブ供給電圧は、ステップ255でアップストリング選択トランジスタSSTUのゲートに、また、ステップ260でダウンストリング選択トランジスタSSTDのゲートに印加される。 Positive supply voltage, the gate of the up string select transistor SSTU in step 255, also, is applied to the gate of the down string select transistor SSTD at step 260. ステップ265においてプログラミングされている選択されたEEPROMセルのゲートに接続されたワードラインを除き、大きなポジティブ電圧が全てのワードラインに印加される。 Except for the word line connected to the gate of the selected EEPROM cells are programmed at step 265, a large positive voltage is applied to all word lines.

この代表的な方法が図6の説明の技術に付随していることをみるため、ネガティブカットオフ電圧が、両方の場合にプログラミングされるEEPROMセルのゲートに印加される。 To see that this representative method is associated to the technique described in FIG. 6, the negative cut-off voltage is applied to the gate of the EEPROM cell to be programmed if both. この方法において、ポジティブ供給電圧をSSTU2005およびSSTD2010のゲートに印加すると、SSTU2005およびSSTD2010にほぼ短絡回路になるような効果をもたせる。 In this method, the application of a positive supply voltage to the gate of SSTU2005 and SSTD2010, impart an effect such that the substantially short circuit SSTU2005 and SSTD2010. これらの略短絡回路は、EEPROMセルのストリングを、BLUのポジティブ供給電圧とBLDの接地とに接続する。 These substantially short circuit, a string of EEPROM cells are connected to the ground of the positive supply voltage and BLD in BLU. 選択されたEEPROMセルのゲート上のワードラインを除き、全てのワードラインに大きなポジティブ電圧が印加されると、同様に、プログラミングされている一つを除き、全てのEEPROMセルがほぼ短絡回路になる。 Except for the word line on the gate of a selected EEPROM cell and a large positive voltage to all the word lines are applied, similarly, except one that is programmed, all the EEPROM cells is substantially short circuit . 従って、BLU上のポジティブ供給電圧は、選択されたEEPROMセルのソース上にほぼ現われる。 Thus, the positive supply voltage on the BLU, almost appears on the source of the selected EEPROM cell. 同様に、BLD上の接地ポテンシャルは、選択されたEEPROMセルのドレイン上にほぼ現われる。 Similarly, the ground potential on BLD is approximately appears on the drain of the selected EEPROM cell. 上述されたストリング状態のための均等な回路が図4Cに合致することが留意される。 Equivalent circuit for the above-described string condition is noted that conform to Figure 4C.

図16は、本発明に係るNANDストリングの一部材であるEEPROMセルのダウンビットをプログラミングする代表的な方法のフロー図である。 Figure 16 is a flow diagram of an exemplary method of programming the down bit of an EEPROM cell which is one member of the NAND string in accordance with the present invention.

この方法の一実施例は、EEPROMセルスタンディングだけのダウンビットをプログラミングする方法に付随する。 One embodiment of the method, associated with the method of programming the down bit only EEPROM cells standing. この方法は、図7の説明で述べられ且つ図4Dに示された。 This method has been presented and Figure 4D is described with reference to FIG. この代表的な方法によれば、プログラミングされるべきEEPROMセルが選択され、ネガティブカットオフ電圧が、選択されたEEPROMセルのゲートに接続されたワードラインに、ステップ270において印加される。 According to this exemplary method, a selected EEPROM cell to be programmed is negative cutoff voltage, the word line connected to the gate of a selected EEPROM cell, is applied at step 270. アップビットラインBLUは、ステップ275で接地される。 Up bit line BLU is grounded at step 275. ポジティブ供給電圧が、ステップ280において、ダウンビットラインBLDに印加される。 Positive supply voltage, in step 280, is applied to the down bit line BLD. このポジティブ供給電圧は、ステップ285でアップストリング選択トランジスタSSTUのゲートに、また、ステップ290でダウンストリング選択トランジスタSSTDのゲートに印加される。 The positive supply voltage, the gate of the up string select transistor SSTU in step 285, also, is applied to the gate of the down string select transistor SSTD at step 290. ステップ295において、プログラミングされるEEPROMセルのゲートに接続されたワードラインを除いて、大きなポジティブ電圧が全てのワードラインに印加される。 In step 295, except for the word line connected to the gate of the EEPROM cell to be programmed, a large positive voltage is applied to all word lines. この代表的な方法が図7の説明の技術に付随していることを観察するため、ネガティブカットオフ電圧が、両方の場合にプログラミングされるEEPROMセルのゲートに印加される。 Because this exemplary method will be observed that are associated to the technique described in Figure 7, the negative cut-off voltage is applied to the gate of the EEPROM cell to be programmed if both. ポジティブ供給電圧をSSTU2005およびSSTD2010のゲートに印加すると、SSTU2005およびSSTD2010にほぼ短絡回路になるような効果をもたせる。 The application of a positive supply voltage to the gate of SSTU2005 and SSTD2010, impart an effect such that the substantially short circuit SSTU2005 and SSTD2010. これらの略短絡回路は、EEPROMセルのストリングをBLDのポジティブ供給電圧およびBLUの接地に接続するように作用する。 These substantially short circuit serves to connect the strings of EEPROM cells to ground positive supply voltage and BLU of BLD. 選択されたEEPROMセルのゲート上のワードラインを除き、全てのワードラインに大きなポジティブ電圧が印加されると、同様に、プログラミングされている一つを除き、全てのEEPROMセルが本質的に短絡回路になる。 Except for the word line on the gate of a selected EEPROM cell and a large positive voltage to all the word lines are applied, similarly, except one that is programmed, all EEPROM cells essentially short circuit become. 従って、BLD上のポジティブ供給電圧は、選択されたEEPROMセルのドレイン上にほぼ現われる。 Thus, the positive supply voltage on BLD is approximately appears on the drain of the selected EEPROM cell. 同様に、BLU上の接地ポテンシャルは、選択されたEEPROMセルのソース上にほぼ現われる。 Similarly, the ground potential on the BLU, almost appears on the source of the selected EEPROM cell. 上述されたストリング状態のための実質的に均等な回路が図4Dに合致することが留意される。 Substantially equivalent circuit for the above-described string condition is noted that conform to Figure 4D.

図17は、本発明に係るNANDストリングの一部材であるEEPROMセルのアップビットを読出す代表的な方法を示すフロー図である。 Figure 17 is a flow diagram illustrating an exemplary method of reading up bit of an EEPROM cell which is one member of the NAND string in accordance with the present invention.

ここに述べられた先の場合のように、この代表的な方法の一実施例は、図8の説明で述べられ且つ図4Eに示されたEEPROMセルスタンディングだけのアップビットを読出す代表的な方法に付随する。 As in the previous case set forth herein, this embodiment of a typical method, representative of reading up bit only EEPROM cells standing shown in and FIG. 4E mentioned in the description of FIG. 8 associated with the method. この代表的な方法によれば、検知電圧が、選択されたEEPROMセルのゲートに接続されたワードラインに、ステップ300において印加される。 According to this exemplary method, the detection voltage to the word line connected to the gate of a selected EEPROM cell, is applied at step 300. ポジティブ供給電圧が、選択されたEEPROMセルのゲートに接続されたワードラインを除いて、全てのワードラインに、ステップ305において、印加され、小さなポジティブ電圧がステップ310において、ダウンビットラインBLDに印加される。 Positive supply voltage, except for the word line connected to the gate of a selected EEPROM cell, to all word lines, in step 305, is applied, a small positive voltage in step 310, is applied to the down bit line BLD that. アップビットラインBLUは、ステップ315で接地され、アップストリング選択トランジスタSSTUのソースの電流は、ステップ320で検知される。 Up bit line BLU is grounded at step 315, the source current of up string select transistor SSTU is detected in step 320. これとは別に、ダウンストリング選択トランジスタSSTDのドレインの電流を、ステップ320で検知してもよい。 Alternatively, the drain current of the down string select transistor SSTD, may be detected at step 320. 検知された電流は、ステップ325で選択された閾値と比較される。 Sensed current is compared with a selected threshold in step 325. 電流がこの閾値より小さい場合、選択されたEEPROMセルのアップビットは、ステップ330でプログラミングされないように知らされる。 If the current is less than this threshold, up bits of the selected EEPROM cell is informed so that it is not programmed at step 330. 電流が閾値を超える場合、選択されたEEPROMセルのアップビットは、ステップ335でプログラミングされるように示される。 If the current exceeds the threshold value, up bits of the selected EEPROM cell is shown to be programmed in step 335. この代表的な方法が図8の説明の技術に付随していることを観察することは、検知電圧が、両方の場合に、選択されたEEPROMセルのゲートに印加されていることを確認することである。 The possible representative method to observe that they are associated with the techniques described in FIG. 8, the detection voltage, the both cases, to ensure that it is applied to the gate of a selected EEPROM cell it is. ポジティブ供給電圧を残りのワードラインに印加すると、他の全てのEEPROMセルを実質的に短絡回路として作用せしめる。 The application of a positive supply voltage to the remaining word lines, exerting a substantially short circuit all other EEPROM cells. 従って、ダウンビットラインBLDに印加された小さなポジティブ電圧は、本質的に、選択されたEEPROMセルのドレインに現われる。 Therefore, a small positive voltage applied to the down bit line BLD is essentially appears at the drain of the selected EEPROM cell. 同様に、アップビットラインBLUの接地ポテンシャルは、本質的に、選択されたEEPROMセルのソースに現われる。 Similarly, the ground potential of up bit line BLU is essentially appears at the source of the selected EEPROM cell. 上述のストリング状態のための均等回路が図4Eに合致することが留意される。 Equivalent circuit for the string state described above is noted that the conditions in FIG. 4E. NANDストリングのBLD内の電流を検知することは、図4EにおけるEEPROMセルのドレインの電流を検知することに実質的に等しい。 Sensing the current in the BLD of the NAND string, it substantially equal to that for detecting the drain current of the EEPROM cell in Figure 4E.

図18は、本発明に係るNANDストリングの一部材であるEEPROMセルのダウンビットを読出す代表的な方法のフロー図である。 Figure 18 is a flow diagram of an exemplary method of reading down bit of an EEPROM cell which is one member of the NAND string in accordance with the present invention.
ここに開示された先の場合のように、この代表的な方法の一実施例は、EEPROMセルスタンディングだけのダウンビットを読出す代表的な方法に付随する。 As in the case of the disclosed earlier herein, one embodiment of the exemplary method are associated with the exemplary method of reading down bits as EEPROM cell standing. この代表的な方法は、図9の説明で述べられ且つ図4Fに示された。 This exemplary method is illustrated in and FIG. 4F described in the description of FIG. この代表的な方法によれば、検知電圧が、選択されたEEPROMセルのゲートに接続されたワードラインに、ステップ340において印加される。 According to this exemplary method, the detection voltage to the word line connected to the gate of a selected EEPROM cell, is applied at step 340. ポジティブ供給電圧が、選択されたEEPROMセルのゲートに接続されたワードラインを除いて、全てのワードラインに、ステップ345において、印加される。 Positive supply voltage, except for the word line connected to the gate of a selected EEPROM cell, to all word lines, in step 345, applied. 小さなポジティブ電圧がステップ350で、アップビットラインBLUに印加される。 Small positive voltage in step 350, is applied to the up bit lines BLU. ダウンビットラインBLDは、ステップ355で接地される。 Down bit line BLD is grounded at step 355. ダウンストリング選択トランジスタSSTDのドレインの電流は、ステップ360で検知される。 Drain current of the down string select transistor SSTD is detected in step 360. 別の実施例によれば、アップストリング選択トランジスタSSTUのソースの電流が、ステップ360で検知される。 According to another embodiment, the source of current up string select transistor SSTU is detected in step 360. この検知された電流は、ステップ365で、選択された閾値と比較される。 The sensed current is at step 365, is compared to a selected threshold. 電流がこの閾値を超えない場合、選択されたEEPROMセルのダウンビットは、ステップ370でプログラミングされないように知らされる。 If current does not exceed this threshold, down bit of the selected EEPROM cell is informed so that it is not programmed at step 370. 電流が閾値を超える場合、選択されたEEPROMセルのダウンビットは、ステップ375でプログラミングされるように示される。 If the current exceeds the threshold value, down bit of the selected EEPROM cell is shown to be programmed in step 375. この代表的な方法が図9の説明の技術に付随していることを観察することは、検知電圧が、両方の場合に、選択されたEEPROMセルのゲートに印加されていることを確認することである。 The possible representative method to observe that in association with the technique described in Figure 9, the detection voltage, the both cases, to ensure that it is applied to the gate of a selected EEPROM cell it is. ポジティブ供給電圧を残りのワードラインに印加すると、他の全てのEEPROMセルを実質的に短絡回路として作用せしめる。 The application of a positive supply voltage to the remaining word lines, exerting a substantially short circuit all other EEPROM cells. 従って、アップビットラインBLUに印加された小さなポジティブ電圧は、本質的に、選択されたEEPROMセルのソースに現われる。 Therefore, a small positive voltage applied to the up bit line BLU is essentially appears at the source of the selected EEPROM cell. 同様に、ダウンビットラインBLDの接地ポテンシャルは、本質的に、選択されたEEPROMセルのドレインに現われる。 Similarly, the ground potential of the down bit line BLD is essentially appears at the drain of the selected EEPROM cell. 上述のストリング状態のための均等回路が図4Fに合致することが留意される。 Equivalent circuit for the string state described above is noted that the conditions in FIG. 4F. NANDストリングのBLU内の電流を検知することは、図4FにおけるEEPROMセルのソースの電流を検知することに実質的に等しい。 Sensing the current in the NAND string BLU is substantially equal to detecting the source current of the EEPROM cell in Figure 4F.

上記説明を通して、小さい、大きい、検知等として特徴付けられた種々の電圧が導入されてきた。 Through the above description, small, large, various voltages characterized as the detection or the like have been introduced. ここで、上記電圧の表示した値は、本発明の代表的な実施例に従う参考のためである。 Here, the indicated value of the voltage is for reference according an exemplary embodiment of the present invention. ポジティブ消去電圧は、約18ボルトの値を有することができる。 Positive erase voltage may have a value of approximately 18 volts. ネガティブ消去電圧は、約−18ボルトの値を有することができる。 Negative erase voltage may have a value of approximately -18 volts. 大きいポジティブ電圧は、約10ボルトの値を有することができる。 Large positive voltage may have a value of approximately 10 volts. ポジティブ供給電圧は、約5ボルトの値を有することができる。 Positive supply voltage may have a value of approximately 5 volts. ネガティブカットオフ電圧は、約−5ボルトの値を有することができる。 Negative cutoff voltage may have a value of about -5 volts. 検知電圧は、約3ボルトの値を有することができる。 Sensing voltage may have a value of about 3 volts. 小さなポジティブ電圧は、約1.5ボルトの値を有することができる。 Small positive voltage may have a value of approximately 1.5 volts. これら電圧の値は、例示として含まれ、本発明の範囲を限定するものでない。 The values ​​of these voltages are included as illustrative and are not intended to limit the scope of the present invention.

図19は、NAND配列の実施例の概略線図である。 Figure 19 is a schematic diagram of an embodiment of NAND array. この実施例におけるNAND配列は、上記形式のNANDストリングの集合体を含む。 NAND array in this example, includes a collection of NAND strings of the form. 各NANDストリングは、EEPROMゲート3000の連続集合体と、アップストリング選択トランジスタ(SSTU)3020と、ダウンストリング選択トランジスタ(SSTD)3025とを備えている。 Each NAND string includes a continuous collection of EEPROM gate 3000, an up string select transistor (SSTU) 3020, and a down string select transistor (SSTD) 3025. 各NANDストリングは、更に、アップビットライン(BLU)3010およびダウンビットライン(BLD)3015に接続している。 Each NAND string is further connected to up bit lines (BLU) 3010 and down bit line (BLD) 3015. NANDストリングは、図19に示された4つのストリングのみを有する整数によってインデックスされる。 NAND string is indexed by an integer having only four strings shown in FIG. 19. この図面は、NANDストリングm‐1、m、m+1およびm+2のみを示し、ここで、mは、1より大きい整数である。 This figure, NAND string m-1, m, m + 1 and m + 2 shows only, where, m is an integer greater than one. 任意の数のNANDストリングが可能であり、この図示は、本発明の範囲を限定するものでない。 It can be any number of NAND strings, the illustration is not intended to limit the scope of the present invention.

図19における各NANDは、1からnにインデックスされたnEEPROMセルを備えている。 Each NAND in FIG 19 includes a nEEPROM cells indexed from 1 to n. 同じインデックスを有するEEPROMセルのゲートは、EEPROMセルと同じインデックスを有するワードライン3005に接続されている。 The gate of the EEPROM cell having the same index is connected to the word line 3005 having the same index as the EEPROM cell. アップストリング選択トランジスタ(SSTU)3020のゲートは、アップストリング選択ライン(SSLU)3030に接続される。 The gate of the up string select transistor (SSTU) 3020 is connected to the up string select line (SSLU) 3030. 同様に、ダウンストリング選択トランジスタSSTD3025のゲートは、ダウンストリング選択ラインSSLD3035に接続される。 Similarly, the gate of the down string select transistor SSTD3025 is connected to a down string select line SSLD3035.

ここに述べられた技術は、図19に示された形式のNAND配列の実施例を作動する方法を説明するものである。 Techniques described herein are intended to explain the method for operating an embodiment of a NAND array of the type shown in Figure 19. 例えば、NAND配列の全てのEEPROMセルを消去するため図13および図14に示された方法の変形が適用される。 For example, variations of the method shown in FIGS. 13 and 14 for erasing all EEPROM cells in the NAND array is applied. 他の例として、図19におけるNAND配列のmthNANDストリングのインデックス3を有するEEPROMセル3040のアップビットをプログラミングするため図15に示された方法の変形が適用される。 As another example, variations of the method shown in Figure 15 for programming the up bit of the EEPROM cell 3040 with indices 3 mthNAND string of the NAND array in FIG. 19 is applied. 更に他の例によれば、図17に説明に述べられた方法の変形が、図19に示されたNAND配列のmthNANDストリングにおけるインデックス3を有するEEPROMセル3040のアップビットをいかに読むかを教示する。 According to yet another example, variations of the methods described in described in FIG. 17, teaches or read how the up bit of the EEPROM cell 3040 with index 3 in mthNAND string of the NAND array shown in Figure 19 . 更に他の例によれば、図18の説明に述べられた方法の変形が、図19に示されたNAND配列のmthNANDストリングにおけるインデックス3を有するEEPROMセル3040のダウンビットをいかに読むかを教示する。 According to yet another example, variations of the methods described in the description of FIG. 18 teaches whether read how the down bit of the EEPROM cell 3040 with index 3 in mthNAND string of the NAND array shown in Figure 19 . 上述の例のそれぞれにおいて、mthNANDストリングにおけるインデックス3を有するEEPROMセル3040は、ワードライン3がEEPROMセル3040のゲートに接続し、同様に、mthBLDおよびmthBLUがEEPROMセル3040に関連することを留意して選択される。 In each of the above examples, the EEPROM cell 3040 with index 3 in mthNAND string, the word line 3 is connected to the gate of the EEPROM cell 3040, similarly, MthBLD and mthBLU are noted to be associated with EEPROM cell 3040 It is selected.

上述に鑑み、本発明の方法は、リード・オンリー・メモリ装置、特に、集積回路において二重ビットセル構造を示すリード・オンリー・メモリ装置の形成および作動を容易にすることができることが当業者によって理解される。 In view of the above, the method of the present invention is understood, read-only memory device, in particular, that can facilitate the formation and operation of the read-only memory device showing a dual bit cell structure in an integrated circuit by those skilled in the art It is. 上述の実施例および方法の変形例が例示のために提供されてきたが本発明はこれらの例示に限定されない。 Although modification of the embodiment and method described above have been provided to illustrate the present invention is not limited to these examples. 開示された実施例に、互いに排除しない程度に多くの変更および変形を、上述の説明を考慮して当業者が行うことができる。 To the disclosed embodiments, many modifications and variations to the extent not mutually exclusive, it is in view of the above description that one of ordinary skill in the art. 追加的に、他の組み合わせ、省略、置換、および変形を、上述の開示を考慮して行えることが当業者には明らかである。 Additionally, other combinations, omissions, substitutions, and variations and can be performed in consideration of the above disclosure will be apparent to those skilled in the art. 従って、本発明は開示された実施例によって限定されないが、上記請求の範囲によって限定される。 Accordingly, the invention is not limited disclosed examples, it is limited by the scope of the claims.

本発明に従って電気的に消去可能でプログラミング可能なリード・オンリー・メモリ(EEPROM)セルを作動する例示的方法のフロー図である。 It is a flow diagram of an exemplary method of operating an electrically erasable programmable read only memory (EEPROM) cell in accordance with the present invention. 本発明に従って電気的に消去可能でプログラミング可能なリード・オンリー・メモリ(EEPROM)セルの横断面図である。 Is a cross-sectional view of the electrically erasable programmable read only memory (EEPROM) cell in accordance with the present invention. 本発明に係るEEPROMセルを消去する例示的方法のフロー図である。 It is a flow diagram of an exemplary method of erasing an EEPROM cell according to the present invention. 図4A乃至図4Fは、本発明に係るセルを作動するためのEEPROMセルに印加した電圧を描いた簡略模式的図である。 4A to 4F is a simplified schematic diagram depicting a voltage applied to the EEPROM cell for operating a cell according to the present invention. 本発明のEEPROMを消去する別のひとつの例示的方法のフロー図である。 It is a flow diagram of another one exemplary method of erasing the EEPROM of the present invention. 本発明に係るEEPROMセルのアップビットをプログラミングする例示的方法のフロー図である。 It is a flow diagram of an exemplary method of programming the up bit of an EEPROM cell according to the present invention. 本発明に係るEEPROMセルのダウンビットをプログラミングする例示的方法のフロー図である。 It is a flow diagram of an exemplary method of programming the down bit of an EEPROM cell according to the present invention. 本発明に係るEEPROMセルのアップビットを読出す例示的方法のフロー図である。 Up bit of an EEPROM cell according to the present invention is a flow diagram of an exemplary method of reading. 本発明に係るEEPROMセルのダウンビットを読出す例示的方法のフロー図である。 Down bit of an EEPROM cell according to the present invention is a flow diagram of an exemplary method of reading. 本発明に係るEEPROMセルのNAND形態の例示的実施態様の横断面図である。 It is a cross-sectional view of an exemplary embodiment of a NAND form of an EEPROM cell according to the present invention. 図10に示すNANDストリングの例示的実施態様の簡略化した模式図である。 It is a schematic diagram of a simplified exemplary embodiment of the NAND string depicted in Figure 10. 本発明に係るNANDストリングの一員であるEEPROMセルを作動させる例示的方法のフロー図である。 The EEPROM cell is a member of a NAND string in accordance with the present invention is a flow diagram of an exemplary method of operating. 本発明に係るNANDストリングの一員であるEEPROMセルを消去処理する例示的方法のフロー図である。 It is a flow diagram of an exemplary method of erasing processing EEPROM cell is a member of a NAND string in accordance with the present invention. 本発明に係るNANDストリングの一員であるEEPROMセルを消去処理する別の例示的方法のフロー図である。 It is a flow diagram of another exemplary method of erasing processing EEPROM cell is a member of a NAND string in accordance with the present invention. 本発明に係るNANDストリングの一員であるEEPROMセルのアップビットをプログラミングする例示的方法のフロー図である。 It is a flow diagram of an exemplary method of programming the up bit of the EEPROM cell is a member of a NAND string in accordance with the present invention. 本発明に係るNANDストリングの一員であるEEPROMセルのダウンビットをプログラミングする例示的方法のフロー図である。 It is a flow diagram of an exemplary method of programming the down bit of the EEPROM cell is a member of a NAND string in accordance with the present invention. 本発明に係るNANDストリングの一員であるEEPROMセルのアップビットを読出す例示的方法を示すフロー図である。 An exemplary method of reading up bit of the EEPROM cell is a member of a NAND string in accordance with the present invention is a flow diagram illustrating a. 本発明に係るNANDストリングの一員であるEEPROMセルのダウンビットを読出す例示的方法を示すフロー図である。 An exemplary method of reading down bit of the EEPROM cell is a member of a NAND string in accordance with the present invention is a flow diagram illustrating a. 本発明に係るNANDアレイの実施態様の模式図である。 It is a schematic view of an embodiment of a NAND array in accordance with the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

1000・・・基板、 1000 ... substrate,
1005・・・ソース領域、 1005 ... the source region,
1010・・・ドレイン領域、 1010 ... drain region,
1015・・・電荷トラッピング領域、 1015 ... charge trapping region,
1020・・・ゲート、 1020 ... gate,
1025・・・コンタクト、 1025 ... contact,
1030,1035・・・電荷トラッピング層領域、 1030, 1035 ... charge trapping layer region,
1090,1095・・・トランジスタ、 1090,1095 ... transistor,
3000・・・ネガティブ消去電圧、 3000 ... negative erase voltage,
3005・・・ポジティブ消去領域、 3005 ... positive erasing area,
3010,3020・・・ネガティブカットオフ電圧、 3010,3020 ... negative cut-off voltage,
3015、3025・・・ポジティブ供給電圧、 3015,3025 ... positive supply voltage,
3030・・・検知電圧、 3030 ... detection voltage,
3035・・・ポジティブ電圧、 3035 ... positive voltage,
3040・・・電流センサ、 3040 ... current sensor,
3050・・・ポジティブ電圧、 3050 ... positive voltage,
3055・・・電流センサ、 3055 ... current sensor,
SSTU・・・アップストリング選択トランジスタ、 SSTU ··· up string select transistor,
SSTD・・・ダウンストリングトランジスタ SSTD ··· down string transistor

Claims (27)

  1. 電荷トラッピング構造を有し、かつNANDストリングの一員であって、電気的に消去可能でプログラミング可能なリード・オンリー・メモリ(EEPROM)セルを準備し、該電荷トラッピング構造内に配置されたEEPROMセルのアップビット及びダウンビットに消去を処理し、該EEPROMセルのアップビット及びダウンビットの少なくとも一つをプログラミングする工程からな A charge trapping structure, and a member of the NAND string, to prepare the electrically erasable programmable read only memory (EEPROM) cell, the EEPROM cells arranged in a charge trapping structure processes erased up bit and the down bit, Ri Do the step of programming at least one up bit and the down bit of the EEPROM cell,
    ソース、ドレイン、ソースとドレインとの間の電荷トラッピング構造の下のチャンネル及び電荷トラッピング構造の上に位置するゲートを有するトランジスタを基板上に付与することによってEEPROMセルを準備し、該電荷トラッピング構造は該チャンネル上に位置する第1の絶縁層、第1の絶縁層上に位置する電荷トラッピング層及び電荷トラッピング層上に位置する第2の絶縁層を有し、ネガティブゲート対基板消去電圧を印加し、前記ソースをフローティングさせ、前記ドレインをフローティングさせ、それによって電子をゲートから注入し電荷トラッピング構造中にトラッピングさせることによって前記消去処理を行い、消去状態時、該電荷トラッピング層が過剰な電子を保持するメモリセル作動方法。 Source, drain, a transistor having a gate overlying the channel and the charge trapping structure under the charge trapping structure between the source and the drain prepare the EEPROM cells by applying to the substrate, the charge trapping structure It has a first insulating layer, a second insulating layer located on the first charge trapping layer located on the insulating layer and the charge trapping layer located on the channel, then applying a negative gate-to-substrate erase voltage causes floating the source, the drain is floated and held thereby performs the erasing process by trapping in the charge trapping structure by injecting electrons from the gate, erasing state, the charge trapping layer is excessive electronic memory cell operating method to be.
  2. 前記プログラミング工程は前記アップビットをプログラミングする工程を含み、該アップビットプログラミング工程は、該前記ゲートにネガティブカットオフ電圧を印加し、前記ソースにポジティブ供給電圧を印加し、前記ドレインを接地し、かつソース近傍の電荷トラッピング構造の電荷トラッピング層にホールを注入する工程を含む、請求項に記載の方法。 It said programming step comprises the step of programming the up bit, the up-bit programming process, the negative cut-off voltage is applied to the front Symbol gate, by applying a positive supply voltage to the source, grounding the drain, and comprising the step of injecting holes into the charge trapping layer of the charge trapping structure near the source, method of claim 1.
  3. 前記プログラミング工程は前記ダウンビットをプログラミングする工程を含み、該ダウンビットプログラミング工程は、該前記ゲートにネガティブカットオフ電圧を印加し、前記ドレインにポジティブ供給電圧を印加し、前記ソースを接地し、かつドレイン近傍の電荷トラッピング構造の電荷トラッピング層にホールを注入する工程を含む、請求項に記載の方法。 Said programming step comprises the step of programming the down bit, the down-bit programming process, the negative cut-off voltage is applied to the front Symbol gate, by applying a positive supply voltage to the drain, and grounding the source, and the charge trapping layer of the charge trapping structure of the vicinity of the drain, including the step of injecting holes, a method according to claim 1.
  4. 前記アップビットを読出し、かつ前記ダウンビットを読出すことを更に含む、請求項に記載の方法。 Further comprising the method of claim 1, reading read, and the down bit the up bit.
  5. 前記アップビットの読出し工程が、前記ゲートにポジティブ電圧を印加し、前記ドレインにポジティブ電圧を印加し、前記ソースを接地し、電流を検知し、検知した電流が閾値を超えた場合にアップビットがプログラミングされたと判断し、検知された電流が閾値を超えない場合にアップビットがプログラミングされていないと判断する工程を含む、請求項に記載の方法。 Reading step of the up bits, a positive voltage is applied to the gate, a positive voltage is applied to the drain, and grounding the source, and sensing the current, up bits when sensed current exceeds the threshold determines that the programmed comprises the step of up-bits when sensed current does not exceed the threshold value is judged not to be programmed, the method of claim 4.
  6. 前記電流検知工程が前記ドレイン中の電流を検知することからなる、請求項に記載の方法。 Consists of the current detection step detects the current in the drain, the method according to claim 5.
  7. 前記電流検知工程が前記ソース中の電流を検知することからなる、請求項に記載の方法。 Consists of the current detection step detects the current in the source, method of claim 5.
  8. 前記ダウンビットの読出し工程が、前記ゲートにポジティブ電圧を印加し、前記ソースにポジティブ電圧を印加し、前記ドレインを接地し、電流を検知し、検知された電流が閾値を超えた場合にダウンビットがプログラミングされたと判断し、検知された電流が閾値を超えない場合にダウンビットがプログラミングされていないと判断する工程を含む、請求項に記載の方法。 Reading step of the down bits, a positive voltage is applied to the gate, a positive voltage is applied to the source, grounding the drain, and sensing the current, down bits when sensed current exceeds a threshold value There is judged to have been programmed, comprising the step of down-bit when the sensed current does not exceed the threshold value is judged not to be programmed, the method of claim 4.
  9. 前記電流検知工程が前記ソース中の電流を検知することからなる、請求項に記載の方法。 Consists of the current detection step detects the current in the source, method of claim 8.
  10. 前記電流検知工程が前記ドレイン中の電流を検知することからなる、請求項に記載の方法。 Consists of the current detection step detects the current in the drain, the method according to claim 8.
  11. 前記NANDストリングが、ソースをドレインに接続する直列接続したn個のEEPROMセルを含み、該NANDストリングの該EEPROMセルの各々は準備されたEEPROMセルと実質的に同一である、請求項に記載の方法。 It said NAND string includes n EEPROM cells connected in series connecting the source to the drain, each of the EEPROM cells of the NAND string is substantially the same as EEPROM cells prepared, according to claim 1 the method of.
  12. 前記消去処理はNANDストリング中の全てのEEPROMセルのアップビット及びダウンビットに対し消去処理することからなり、前記消去処理の後にNANDストリング中のEEPROMセルを同定し、前記プログラミング工程を同定されたEEPROMセルのアップビット及びダウンビットの少なくとも一つをプログラミングする工程からなる、請求項11に記載の方法。 EEPROM of the erase process consists in erasing processing on up bit and the down bit of all EEPROM cells in the NAND string, identifying the EEPROM cells in the NAND string after the erasing process, was identified said programming step comprising the step of programming at least one up bit and the down-bit cell, the method according to claim 11.
  13. 前記NANDストリング中のEEPROMセルは連続的に1からnにインデックスを付け(ただし、nは1より大きい)、該NANDストリングはアップエンドおよびダウンエンドを有し、該アップエンドはアップストリングセレクトトランジスタ(SSTU)を含み、該ダウンエンドはダウンストリングセレクトトランジスタ(SSTD)を含む、請求項12に記載の方法。 The EEPROM cells in the NAND string to index n from continuously 1 (where, n is greater than 1), the NAND string has up end and down end, the up-end-up string select transistor ( comprises SSTU), the down-end comprises a down string select transistor (SSTD), the method of claim 12.
  14. 前記アップストリングセレクトトランジスタ(SSTU)は前記基板中に形成したソースとドレイン、該ソースとドレインとの間の基板中のチャンネル、該チャンネル上に位置する誘電層及び該誘電層上に位置するゲートを含み、該SSTUの該ドレインがインデックス1を有するEEPROMのソースに接続され、該SSTUの該ソースがアップビットライン(BLU)に接続され、かつ該SSTUの該ゲートがアップストリングセレクトライン(SSLU)に接続されており、 The up string select transistor (SSTU) source and drain formed in the substrate, the channel in the substrate between the source and the drain, the gate located at the dielectric layer and the dielectric layer located on the channel wherein, said drain of said SSTU is connected to the source of the EEPROM having the index 1, the source of the SSTU is connected to the up bit lines (BLU), and the gate of said SSTU is up string select line (SSLU) are connected,
    前記ダウンストリングセレクトトランジスタ(SSTD)は前記基板中に形成したソースとドレイン、該ソースとドレインとの間の基板中のチャンネル、該チャンネル上に位置する誘電層及び該誘電層上に位置するゲートを含み、該SSTDの該ソースがインデックスnを有するEEPROMのドレインに接続され、該SSTDの該ドレインがダウンビットライン(BLD)に接続され、かつ該SSTDの該ゲートがダウンストリングセレクトライン(SSLD)に接続されており、 The down string select transistor (SSTD) is a source and a drain formed in the substrate, the channel in the substrate between the source and the drain, the gate located at the dielectric layer and the dielectric layer located on the channel wherein, the source of the SSTD is connected to the drain of the EEPROM with index n, the drains of the SSTD is connected to the down bit line (BLD), and the gate of the SSTD is down string select line (SSLD) are connected,
    ワードラインが前記NANDストリング中の各EEPROMのゲートに接続され、各ワードラインはワードラインが接続されているEEPROMセルのインデックスに従ってインデックスがつけられている、請求項13に記載の方法。 Word line is connected to the gate of each EEPROM in the NAND string, each word line is indexed according to the index of the EEPROM cell word line is connected, the method according to claim 13.
  15. 全てのEEPROMセルに対して前記消去処理をする工程が、ネガティブ消去電圧を全てのワードラインに印加し、該BLUをフローティングさせ、該BLDをフローティングさせ、該SSLUをフローティングさせ、かつ該SSLDをフローティングさせる、請求項14に記載の方法。 Step of the erase process with respect to all the EEPROM cells, floating by applying a negative erase voltage to all word lines, is floated to the BLU, the BLD floated, floated the SSLU, and the SSLD let, the method of claim 14.
  16. 前記プログラミング工程が、同定されたEEPROMセルのゲートに接続されたワードラインにネガティブカットオフ電圧を印加し、前記BLUにポジティブ供給電圧を印加し、前記BLDを接地し、前記SSTUのゲートにポジティブ供給電圧を印加し、前記SSTDのゲートにポジティブ供給電圧を印加し、かつ同定されたEEPROMセルのゲートに接続されたワードライン以外の全てのワードラインに高いポジティブ電圧を印加する工程を行うことによって、同定されたEEPROMセルのアップビットをプログラミングすることからなる、請求項14に記載の方法。 Said programming step, the negative cut-off voltage is applied to the connected to the gate of the identified EEPROM cell word lines, wherein the positive supply voltage is applied to the BLU, and grounding the BLD, positive to the gate of the SSTU by performing the step of applying a voltage, the positive supply voltage is applied to the gate of the SSTD, and to apply a high positive voltage to all the word lines other than the connected word lines to the gates of the identified EEPROM cell, It consists of programming the up bit of the identified EEPROM cell, the method according to claim 14.
  17. 前記プログラミング工程が、同定されたEEPROMセルのゲートに接続されたワードラインにネガティブカットオフ電圧を印加し、前記BLUを接地し、前記BLDにポジティブ供給電圧を印加し、前記SSTUのゲートにポジティブ供給電圧を印加し、前記SSTDのゲートにポジティブ供給電圧を印加し、かつ同定されたEEPROMセルのゲートに接続されたワードライン以外の全てのワードラインに高いポジティブ電圧を印加する工程を行うことによって、同定されたEEPROMセルのダウンビットをプログラミングすることからなる、請求項14に記載の方法。 Said programming step, applying a negative cut-off voltage to the word line connected to the gate of the identified EEPROM cell and grounding the BLU, by applying a positive supply voltage to the BLD, positive to the gate of the SSTU by performing the step of applying a voltage, the positive supply voltage is applied to the gate of the SSTD, and to apply a high positive voltage to all the word lines other than the connected word lines to the gates of the identified EEPROM cell, It consists of programming the down bit of the identified EEPROM cell, the method according to claim 14.
  18. 前記同定したEEPROMセルのアップビットを読出し、かつ前記同定したEEPROMセルのダウンビットを読出す工程を更に含む、請求項14に記載の方法。 It reads the up bit of the identified EEPROM cell, and further comprising a reading step down bit of the identified EEPROM cell, the method according to claim 14.
  19. 前記同定したEEPROMセルのアップビットを読出す工程が、同定したEEPROMセルのゲートに接続されたワードラインに検知電圧を印加し、同定したEEPROMセルのゲートに接続されたワードラインを除いた全てのワードラインに対してポジティブ供給電圧を印加し、前記BLDにポジティブ電圧を印加し、前記BLUを接地し、電流を検知し、検知された電流が閾値を超えた場合に同定されたEEPROMセルのアップビットがプログラミングされたと判断し、検知された電流が閾値を超えない場合に同定されたEEPROMセルのアップビットがプログラミングされていないと判断する工程を含む、請求項18に記載の方法。 Reading step up bits of the identified EEPROM cell is identified by applying a connected word line sensing voltage to the gate of the EEPROM cell, identified all except the word line connected to the gate of the EEPROM cell has a positive supply voltage is applied to the word lines, the positive voltage is applied to the BLD, and grounding the BLU, detecting a current, up-EEPROM cells identified when the sensed current exceeds a threshold value It determines that bit is programmed, including the step of up-bit EEPROM cells identified when sensed current does not exceed the threshold value is judged not to be programmed, the method of claim 18.
  20. 検知電流は前記SSTDのソース中の検知電流である、請求項19に記載の方法。 Sensing current is sensed current in the source of the SSTD, The method of claim 19.
  21. 検知電流は前記SSTUのドレイン中の検知電流である、請求項19に記載の方法。 Sensing current is sensed current in the drain of the SSTU, The method of claim 19.
  22. 前記同定されたEEPROMセルのダウンビットの読出し工程が、同定したEEPROMセルのゲートに接続されたワードラインに検知電圧を印加し、同定したEEPROMセルのゲートに接続されたワードラインを除いた全てのワードラインに対してポジティブ供給電圧を印加し、前記BLUにポジティブ電圧を印加し、前記BLDを接地し、電流を検知し、検知された電流が閾値を超えた場合に同定されたEEPROMセルのダウンビットがプログラミングされたと判断し、検知された電流が閾値を超えない場合に同定されたEEPROMセルのダウンビットがプログラミングされていないと判断する工程を含む、請求項18に記載の方法。 Reading step down bit of the identified EEPROM cell is identified by applying a connected word line sensing voltage to the gate of the EEPROM cell, identified all except the word line connected to the gate of the EEPROM cell has a positive supply voltage is applied to the word line, a positive voltage is applied to the BLU, and grounding the BLD, detects the current, down the identified EEPROM cell when the sensed current exceeds a threshold value It determines that bit is programmed, including the step of down-bit EEPROM cells identified when sensed current does not exceed the threshold value is judged not to be programmed, the method of claim 18.
  23. 検知電流は前記SSTUのドレイン中の検知電流である、請求項22に記載の方法。 Sensing current is sensed current in the drain of the SSTU, The method of claim 22.
  24. 検知電流は前記SSTDのソース中の検知電流である、請求項22に記載の方法。 Sensing current is sensed current in the source of the SSTD, The method of claim 22.
  25. 前記トランジスタ付与工程が窒化物を含む電荷トラッピング層を有するトランジスタを付与することである、請求項1に記載の方法。 The transistor applying step is to impart a transistor having a charge trapping layer comprising a nitride, a method according to claim 1.
  26. 前記トランジスタ付与工程が二酸化ケイ素を含む第1の絶縁層を有するトランジスタを付与することである、請求項1に記載の方法。 The transistor applying step is to impart a transistor having a first insulating layer comprising silicon dioxide, the method of claim 1.
  27. 前記トランジスタ付与工程が二酸化ケイ素を含む第2の絶縁層を有するトランジスタを付与することである、請求項1に記載の方法。 The transistor applying step is to impart a transistor having a second insulating layer comprising silicon dioxide, the method of claim 1.
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