JP4876418B2 - Semiconductor device - Google Patents

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正人 大月
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富士電機株式会社
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この発明は、半導体装置に関し、特にドリフト領域がシリコンよりもバンドギャップの広い半導体材料(以下、ワイドバンドギャップ半導体とする)で構成されたパワー半導体装置に関する。 The present invention relates to a semiconductor device, particularly wide semiconductor material drift region bandgap than silicon (hereinafter wideband and gap semiconductor) relates to a power semiconductor device constructed by.

近時、パワー半導体装置の分野において、GaN系化合物半導体等のワイドバンドギャップ半導体を用いる試みがなされている。 Recently, in the field of power semiconductor devices, attempts are being made to use a wide band gap semiconductor such as GaN-based compound semiconductor. 例えば、基板結晶上に順に、GaN系化合物半導体からなるp型半導体層およびn型半導体層が積層され、このn型半導体層上に、n型半導体層よりも広いバンドギャップを有するGaN系化合物半導体からなるp型不純物拡散領域およびn型不純物拡散領域が選択的に形成された構成を有する絶縁ゲート型バイポーラトランジスタが公知である(例えば、特許文献1参照。)。 For example, in order on the substrate crystal, the p-type semiconductor layer and n-type semiconductor layer made of GaN-based compound semiconductor is laminated, in this n-type semiconductor layer, a GaN-based compound semiconductor having a band gap wider than that of the n-type semiconductor layer p-type impurity diffusion region and the n-type impurity diffusion region consists of the insulated gate bipolar transistor having a selectively formed configuration is known (e.g., see Patent Document 1.).

この絶縁ゲート型バイポーラトランジスタでは、ゲート電極は、n型半導体層の露出面からp型不純物拡散領域の露出面にかけて絶縁層を介して形成されている。 In the insulated gate bipolar transistor, a gate electrode is formed via an insulating layer from the exposed surface of the n-type semiconductor layer over the exposed surface of the p-type impurity diffusion region. エミッタ電極およびコレクタ電極は、それぞれn型不純物拡散領域の上面およびp型半導体層の下面に形成されている。 Emitter and collector electrodes are formed on the lower surface of the upper surface and the p-type semiconductor layer of n-type impurity diffusion regions, respectively.

また、シリコン基板上にAlGaN/GaNのエピタキシャル層を成長させ、その表面にソース電極、ゲート電極およびドレイン電極を形成し、エピタキシャル層の表面からシリコン基板に達するビアホールを介してソース電極をシリコン基板に電気的に接続した構成のAlGaN/GaNヘテロ構造電界効果トランジスタが報告されている(例えば、非特許文献1参照。)。 Further, the silicon substrate is grown an epitaxial layer of AlGaN / GaN, a source electrode on the surface thereof, to form a gate electrode and a drain electrode, a source electrode to a silicon substrate via a via hole reaching the silicon substrate from the surface of the epitaxial layer AlGaN / GaN heterostructure field-effect transistor structure electrically connected have been reported (e.g., see non-Patent Document 1.). このヘテロ構造電界効果トランジスタでは、ゲート電極は、Pd−Siで形成されている。 This heterostructure field effect transistor, a gate electrode is formed of a Pd-Si.

特開平11−354786号公報 JP 11-354786 discloses

しかしながら、上述した従来の構成では、その製造段階において以下のような問題点がある。 However, in the conventional configuration described above, it has the following problems in its manufacturing stage. すなわち、GaNに対するイオン注入と熱アニールによる不純物活性化技術は、未だ確立されていない。 That is, ion implantation and thermal annealing by impurity activation technique for GaN has not been established yet. そのため、有機金属気相成長(MOCVD)法や分子線エピタキシー(MBE)法などの結晶成長法によってp型やn型のGaN系化合物半導体の不純物層を堆積する必要があるが、不純物濃度にばらつきが生じ、それによってしきい値がばらついてしまう。 Therefore, it is necessary to deposit the impurity layer of the p-type and n-type GaN-based compound semiconductor by a crystal growth method such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE), variation in the impurity concentration It occurs, thereby resulting in variations in threshold.

また、p−GaN領域を形成した後にn + −GaNソース不純物層を形成する際に、p−GaN領域のドーパントが抜けてしまう。 Further, in forming the n + -GaN source impurity layer after forming the p-GaN region, the dopant of the p-GaN region fall out. これらの原因により、現在の技術では、p−GaN領域を安定に形成することは極めて困難であり、従って上記文献に開示された素子を安定して実現することのできる可能性はほとんどない。 These causes, in the current technology, to form a p-GaN region stable is very difficult, therefore there is little possibility that can be realized by the device disclosed in the above document stable.

さらに、上記特許文献1に開示された半導体装置では、チャネル領域の抵抗成分が通常のシリコンを用いたデバイス(以下、シリコンデバイスとする)よりも大幅に大きくなるという欠点がある。 Further, in the semiconductor device disclosed in Patent Document 1, a device resistance component of the channel region using an ordinary silicon (hereinafter, a silicon device) has the disadvantage becomes much larger than. その理由は、通常のシリコンを用いたMOS(金属−酸化膜−半導体からなる絶縁ゲート)構造において得られる反転層の移動度が数百cm 2 /Vs程度(500cm 2 /Vs程度との報告がある)であるのに対して、GaN系化合物半導体を用いた場合の反転層の移動度は数十cm 2 /Vs程度と極めて低いからである。 The reason is, MOS using an ordinary silicon reported that mobility of the inversion layer of several hundred cm 2 / Vs about obtained in structure (metal - - oxide insulation gate made of a semiconductor) (500 cm 2 / Vs about the , whereas the at present), the mobility of the inversion layer in the case of using the GaN-based compound semiconductor is because low as several tens of cm 2 / Vs about.

これは、半導体導体材料として炭化ケイ素(SiC)を用いた場合も同様である。 This is also the case of using silicon carbide (SiC) as a semiconductor conductive material. そのため、仮にGaNなどのワイドバンドギャップ半導体を用いて高耐圧を実現できたとしても、例えばパワースイッチング素子などに適するMIS(金属−絶縁膜−半導体)構造素子においては、反転チャネル部分の特性が悪く、性能を十分に発揮することができない。 Therefore, even if could realize a high withstand voltage by using a wide band gap semiconductor such as GaN, for example, MIS suitable such as a power switching element in the (metal - - insulator semiconductor) structure elements, poor characteristics of the inversion channel portion , it is not possible to give full play to the performance. また、上記非特許文献1に開示された半導体装置では、正電源の他に負電源が必要となるため、駆動回路が複雑になるという欠点もある。 Further, in the semiconductor device disclosed in Non-Patent Document 1, since the addition to the negative power supply of the positive power supply is required, there is also a disadvantage that the driving circuit is complicated.

この発明は、上述した従来技術による問題点を解消するため、GaN系化合物半導体等のワイドバンドギャップ半導体を用い、高耐圧で高速スイッチングが可能なMIS型のパワー半導体装置を提供することを目的とする。 The present invention, in order to solve the problems in the conventional technology described above, a purpose of using a wide band gap semiconductor such as GaN-based compound semiconductor, to provide a MIS-type power semiconductor device capable of high-speed switching with high breakdown voltage to.

上述した課題を解決し、目的を達成するため、 の発明にかかる半導体装置は、シリコンからなる第1の半導体層と、前記第1の半導体層の一部の上に積層された絶縁層と、前記絶縁層上に積層された、シリコンよりもバンドギャップの広い半導体材料からなる第2の半導体層と、前記第1の半導体層を用いて形成された絶縁ゲート型半導体素子と、前記第2の半導体層を用いて形成されたダイオードと、前記絶縁ゲート型半導体素子と前記ダイオードを短絡する短絡電極と、前記絶縁ゲート型半導体素子に接続された第1の電極と、前記ダイオードに接続された第2の電極と、を備え、前記絶縁層は、前記短絡電極側で薄く、かつ前記第2の電極側で厚くなっていることを特徴とする。 To solve the above problems and achieve an object, a semiconductor device according to this invention, a first semiconductor layer made of silicon, the laminated over a portion of the first semiconductor layer and the insulating layer the stacked on the insulating layer, a second semiconductor layer and said first formed by using a semiconductor layer insulated gate semiconductor device comprising a large semiconductor material bandgap than silicon, the second and is formed using a semiconductor layer diode, a short-circuit electrode for short-circuiting the diode and the insulated gate semiconductor device, a first electrode connected to said insulated gate semiconductor device, it is connected to the diode comprising a second electrode, wherein the insulating layer is thin in the short electrode side, and characterized in that it is thicker at the second electrode side.

また、この発明にかかる半導体装置は、 上述した発明において、前記絶縁ゲート型半導体素子は、前記第1の半導体層の主面上にゲート絶縁膜を介してゲート電極が形成され、かつ該ゲート電極を挟んで前記第1の半導体層の主面に沿ってソース領域と不純物拡散領域が形成された絶縁ゲート型電界効果トランジスタであり、前記ソース領域に前記第1の電極が接続され、前記不純物拡散領域に前記短絡電極が接続されていることを特徴とする。 The semiconductor device according to this invention is the invention described above, the insulated gate semiconductor device, the first semiconductor layer a gate electrode through a gate insulating film on the main surface of the formed, and the gate across the electrodes is the first semiconductor layer insulated gate field effect transistor having a source region and the impurity diffusion region along the major surface is formed of the first electrode connected to the source region, the impurity the short-circuiting electrode to the diffusion region is characterized in that it is connected.

また、この発明にかかる半導体装置は、 上述した発明において、前記絶縁ゲート型半導体素子は、前記第1の半導体層の第1の主面から形成されたトレンチ内にゲート絶縁膜を介してゲート電極が形成され、かつ該ゲート電極に隣接して前記第1の半導体層の第1の主面に沿って不純物拡散領域が形成され、さらに前記第1の半導体層の第2の主面に沿ってソース領域が形成された絶縁ゲート型電界効果トランジスタであり、前記ソース領域に前記第1の電極が接続され、前記不純物拡散領域に前記短絡電極が接続されていることを特徴とする。 Further, the semiconductor device according to this invention, in the invention described above, the insulated gate semiconductor device with a gate insulating film on the first semiconductor layer within the first trench formed from the main surface of the gate electrodes are formed, and the impurity diffusion regions along the first major surface of the adjacent gate electrodes first semiconductor layer is formed, further along the second major surface of said first semiconductor layer Te is an insulated gate field effect transistor having a source region is formed, said source region first electrode connected, characterized in that the short-circuit electrode to the impurity diffusion regions are connected.

また、この発明にかかる半導体装置は、 上述した発明において、前記第2の半導体層は、p型領域とn型領域を有し、前記ダイオードは、前記p型領域と前記n型領域の接合により構成されるpnダイオードであり、前記p型領域に前記短絡電極が接続され、前記n型領域に前記第2の電極が接続されていることを特徴とする。 The semiconductor device according to this invention is the invention described above, the second semiconductor layer has a p-type region and the n-type region, the diode junction of the said p-type region n-type region by a pn diode formed, wherein the short-circuiting electrode to p-type region is connected, and said second electrode to the n-type region is connected.

また、この発明にかかる半導体装置は、 上述した発明において、前記ダイオードは、前記第2の半導体層と金属のショットキー接合により構成されるショットキーダイオードであり、前記金属に前記短絡電極が接続され、前記第2の半導体層に前記第2の電極が接続されていることを特徴とする。 The semiconductor device according to this invention is the invention described above, the diode is said second semiconductor layer and the metal of the Schottky composed Schottky diode by bonding, the short-circuit electrodes are connected to the metal is characterized in that the second electrode on the second semiconductor layer is connected.

また、この発明にかかる半導体装置は、シリコンからなる第1の半導体層と、前記第1の半導体層の上に積層された絶縁層と、前記絶縁層上に積層された、シリコンよりもバンドギャップの広い半導体材料からなる第2の半導体層と、前記第2の半導体層を用いて形成されたダイオードと、前記ダイオードのアノードに接続された第1の電極と、前記ダイオードのカソードに接続された第2の電極と、を備え、前記絶縁層は、前記第1の電極側で薄く、かつ前記第2の電極側で厚くなっていることを特徴とする。 The semiconductor device according to the present invention includes a first semiconductor layer made of silicon, the first semiconductor layer an insulating layer laminated on the, laminated on the insulating layer, a band gap than silicon a second semiconductor layer of a semiconductor material wide, and the second semiconductor layer is formed by using a diode, a first electrode connected to the anode of the diode, which is connected to the cathode of the diode a second electrode, wherein the insulating layer is thinner at the first electrode side, and characterized in that it is thicker at the second electrode side.

また、この発明にかかる半導体装置は、上述した発明において、前記第2の半導体層は、p型領域とn型領域を有し、前記ダイオードは、前記p型領域と前記n型領域の接合により構成されるpnダイオードであることを特徴とする。 Moreover, such a semiconductor device in the present invention, in the invention described above, the second semiconductor layer has a p-type region and the n-type region, the diode, the junction of the said p-type region n-type region characterized in that it is a composed pn diode.

また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードは、前記第2の半導体層と金属のショットキー接合により構成されるショットキーダイオードであることを特徴とする。 The semiconductor device according to the present invention, in the invention described above, the diode is characterized in that the Schottky junction of the second semiconductor layer and the metal is composed of Schottky diodes.

また、この発明にかかる半導体装置は、上述した発明において、前記第2の半導体層は、バンドギャップが3eV以上の半導体材料でできていることを特徴とする。 The semiconductor device according to the present invention, in the invention described above, the second semiconductor layer is characterized in that the band gap is made in the above semiconductor material 3 eV.

また、この発明にかかる半導体装置は、上述した発明において、前記第2の半導体層は、GaN系化合物半導体材料でできていることを特徴とする。 The semiconductor device according to the present invention, in the invention described above, the second semiconductor layer is characterized in that is made of GaN-based compound semiconductor material.

また、この発明にかかる半導体装置は、上述した発明において、前記絶縁層は、AlNでできていることを特徴とする。 The semiconductor device according to the present invention, in the invention described above, the insulating layer is characterized in that is made of AlN.

また、この発明にかかる半導体装置は、上述した発明において、前記絶縁層は、Al 2 3 でできていることを特徴とする。 The semiconductor device according to the present invention, in the invention described above, the insulating layer is characterized in that is made of Al 2 O 3.

上述した発明によれば、耐圧を確保するためのバルク領域をワイドバンドギャップ半導体で構成し、容易なスイッチングを可能にするためのMIS領域をシリコン半導体で構成し、バルク領域とMIS領域を短絡電極で接続することによって、ワイドバンドギャップ半導体とシリコン半導体の両者の優れた性質を兼ね備えた素子を実現することができる。 According to the invention described above, a bulk region for ensuring the breakdown voltage constituted by a wide band gap semiconductor, the MIS area to allow easy switching constituted by a silicon semiconductor, the short-circuiting electrode bulk region and MIS region by connecting in, it is possible to realize a device which combines the excellent properties of both the wide band gap semiconductor and a silicon semiconductor. すなわち、バルク領域に関しては、短い距離で高耐圧を実現することができる。 That is, for the bulk region, it is possible to realize a high breakdown voltage in a short distance. 従って、バルク領域の体積を小さくすることができるので、導通状態における過剰キャリアの蓄積を抑制し、高速スイッチングを実現することができる。 Accordingly, it is possible to reduce the volume of the bulk region, to suppress the accumulation of excess carriers in the conductive state, it is possible to realize high-speed switching.

一方、MIS領域に関しては、既に超微細加工技術が確立されているシリコンプロセスによって作製されるシリコンデバイスを用いることによって、シリコンのMOS構造と同様の高い反転層の移動度が得られる。 On the other hand, with respect to MIS region, already by the use of silicon devices fabricated by silicon processing ultra fine processing technology has been established, the mobility of highly similar to the MOS structure of silicon inversion layer. また、安定したMOS界面が得られる。 Moreover, a stable MOS interface is obtained. 従って、チャネル抵抗を低く抑え、しきい値などのゲート特性の設計自由度を広く確保することができる。 Therefore, suppressing the channel resistance, it is possible to secure a wide degree of freedom in designing the gate characteristics such as threshold. また、特性のばらつきを小さくすることができ、高いゲートの信頼性を確保することができる。 Further, it is possible to reduce variations in characteristics, it is possible to ensure the reliability of the high gate.

また、上述した発明によれば、第1の半導体層の第1の主面側に短絡電極と第2の電極が配置され、第1の半導体層の第2の主面側に第1の電極が配置され、ゲート電極が埋め込み配線となるので、配線の引き回しが容易となり、デバイスの面積効率を上げることができる。 Further, according to the invention described above, the short-circuit electrode and the second electrode are arranged on the first main surface side of the first semiconductor layer, the first electrode to the second main surface side of the first semiconductor layer There is arranged, since the gate electrode becomes embedded wiring, wire routing is facilitated, it is possible to increase the area efficiency of the device. さらに、上述した発明によれば、短絡電極と第2の電極との間に高低差ができ、両電極間の距離が長くなるので、両電極間で放電が起こって耐圧が低下するのを防ぐことができる。 Furthermore, according to the invention described above, it is the height difference between the short-circuit electrode and the second electrode, the distance between the electrodes is increased, the breakdown voltage discharge is going on between the two electrodes prevents the decrease be able to. また、絶縁層の熱抵抗が、熱の発生量がより多い短絡電極側で小さくなるので、絶縁層を介して第1の半導体層への放熱が効果的に起こる。 Also, thermal resistance of the insulating layer, the generation of heat is reduced with higher short-circuit electrode side, heat release to the first semiconductor layer through the insulating layer occurs efficiently. また、上述した発明によれば、第1の電極と第2の電極との間に高低差ができ、両電極間の距離が長くなるので、両電極間で放電が起こって耐圧が低下するのを防ぐことができる。 Further, according to the invention described above, the first electrode can height difference between the second electrode, the distance between the electrodes is increased, to decrease breakdown voltage discharge occurs between the electrodes it is possible to prevent.

本発明にかかる半導体装置によれば、GaN系化合物半導体等のワイドバンドギャップ半導体を用い、高耐圧で高速スイッチングが可能なMIS型のパワー半導体装置を得ることができるという効果を奏する。 According to the semiconductor device according to the present invention, there is an effect that it is possible using the wide band gap semiconductor such as GaN-based compound semiconductor, obtain MIS type power semiconductor device capable of high-speed switching with high breakdown voltage.

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。 With reference to the accompanying drawings, illustrating a preferred embodiment of a semiconductor device according to the present invention in detail. 本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。 In this specification and the appended drawings, in n or layers and regions prefixed with p, respectively electrons or holes means that majority carriers. また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。 Moreover, subjected to n or p + and -, respectively it means that it is a high impurity concentration and a low impurity concentration than layers or regions that have not been assigned. なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 In the following description of the embodiments and the accompanying drawings, like reference numerals denote similar structure, without redundant description.

実施の形態1. The first embodiment.
図1は、実施の形態1の半導体装置の要部の構成を示す断面図である。 Figure 1 is a sectional view showing a structure of a main portion of a semiconductor device of the first embodiment. 図1において、左半部がシリコン半導体で構成されるMIS領域であり、右半部が3eV以上のバンドギャップを有するワイドバンドギャップ半導体で構成されるバルク領域である。 In Figure 1, an MIS area including left half portion of a silicon semiconductor, a bulk region consists of a wide band gap semiconductors right half portion has a band gap of more than 3 eV. 図1に示すように、MIS領域では、p型のSi層(以下、p−Si層とする)2の第1の主面に沿って、n +ソース拡散領域3とn +拡散領域7が離れて形成されている。 As shown in FIG. 1, the MIS region, p-type Si layer (hereinafter referred to as p-Si layer) along the first major surface of 2, n + source diffusion region 3 and the n + diffusion region 7 It is formed away.

p−Si層2の、n +ソース拡散領域3とn +拡散領域7の間の反転層が形成される領域の上には、ゲート絶縁膜5が形成されており、そのゲート絶縁膜5の上にはゲート電極6が形成されている。 of p-Si layer 2, over a region inversion layer between the n + source diffusion region 3 and the n + diffusion region 7 is formed, the gate insulating film 5 is formed, the gate insulating film 5 gate electrode 6 is formed on the top. +ソース拡散領域3には、ソース電極4がオーミック接触している。 The n + source diffusion region 3, the source electrode 4 is in ohmic contact. +拡散領域7には、短絡電極8の一端がオーミック接触している。 the n + diffusion region 7, one end of the short-circuit electrode 8 are in ohmic contact. ソース電極4とゲート電極6と短絡電極8は、絶縁膜12により互いに絶縁されている。 The source electrode 4 and the gate electrode 6 and the short-circuit electrode 8 are insulated from each other by the insulating film 12.

バルク領域では、p−Si層2の第1の主面に沿って絶縁層9が積層されている。 In the bulk region, along a first major surface of the p-Si layer second insulating layer 9 is laminated. この絶縁層9の上には、n型のGaN層(以下、n−GaN層とする)10が積層されている。 This on the insulating layer 9, n-type GaN layer (hereinafter referred to as n-GaN layer) 10 are laminated. このn−GaN層10の、MIS領域寄りの部分の上には、p型のGaN層(以下、p−GaN層とする)11が積層されている。 The n-GaN layer 10, on a portion of the MIS region near the, p-type GaN layer (hereinafter referred to as p-GaN layer) 11 are laminated. p−GaN層11には、前記短絡電極8の他端がオーミック接触している。 The p-GaN layer 11, the other end of the short electrode 8 are in ohmic contact. n−GaN層10の、MIS領域から離れた部分には、ドレイン電極13がオーミック接触している。 Of the n-GaN layer 10, the portion remote from the MIS region, the drain electrode 13 are in ohmic contact. ドレイン電極13と短絡電極8は、絶縁膜14により絶縁分離されている。 Drain electrode 13 and the short-circuit electrode 8 are insulated and separated by an insulating film 14.

p−Si層2の第2の主面には、その全面に裏面電極1が形成されている。 The second major surface of the p-Si layer 2, the back electrode 1 is formed on the entire surface. なお、裏面電極1を設けない構成としてもよい。 Incidentally, it may not be provided back electrode 1. その場合には、p−Si層2は電気的にフローティングでもよいが、ソース電極4と共通電位にしてもよい。 In this case, p-Si layer 2 may be electrically floating or may be common potential as the source electrode 4. ここで、p−Si層2、n−GaN層10とp−GaN層11、ソース電極4、ドレイン電極13、n +ソース拡散領域3およびn +拡散領域7は、それぞれ第1の半導体層、第2の半導体層、第1の電極、第2の電極、ソース領域および不純物拡散領域に相当する。 Here, p-Si layer 2, n-GaN layer 10 and the p-GaN layer 11, the source electrode 4, the drain electrode 13, n + source diffusion region 3 and n + diffusion region 7, the first semiconductor layer, respectively, the second semiconductor layer, a first electrode, a second electrode, corresponding to the source region and the impurity diffusion region.

絶縁層9としては、例えばSiO 2 、Si 34 、AlNもしくはAl 23 、またはそれらと同じ元素からなるが、組成比の異なる材料などを用いることができる。 The insulating layer 9, for example SiO 2, Si 3 N 4, AlN or Al 2 O 3, or consists of the same elements as those, or the like can be used materials of different composition ratios. 絶縁膜12,14としては、例えばSi 34またはSiO 2などを用いることができる。 As the insulating film 12 and 14, it can be used, for example Si 3 N 4 or SiO 2.

ソース電極4、短絡電極8およびドレイン電極13としては、例えばAl、Ni、Ti、W、Mo、Pt、Pd、Cr、Ir、Au、AgもしくはZnなどの金属、またはそれらの合金やシリサイドなどを用いることができる。 Source electrode 4, as the short-circuit electrode 8 and the drain electrode 13, for example Al, Ni, Ti, W, Mo, Pt, Pd, Cr, Ir, Au, metal such as Ag or Zn, or alloys thereof and silicides it can be used. ゲート電極6としては、通常のシリコンのMOSFET(MOS型の電界効果トランジスタ)において用いられる材料、例えば多結晶シリコンを用いることができる。 The gate electrode 6, the materials used in the conventional silicon MOSFET (MOS field effect transistor) may be polycrystalline silicon.

次に、実施の形態1の半導体装置の製造プロセスの一例について説明する。 Next, an example of the manufacturing process of the semiconductor device of the first embodiment. 図2〜図10は、製造プロセスを説明するための半導体装置の断面図である。 2 to 10 are sectional views of a semiconductor device illustrating the manufacturing process. まず、例えば20Ωのp−Si基板を用意する。 First, a p-Si substrate, for example 20 [Omega. このp−Si基板がp−Si層2となる。 The p-Si substrate is p-Si layer 2. そして、p−Si基板の、n +ソース拡散領域3となる領域とn +拡散領域7となる領域に選択的に、例えばAsを1×10 15 cm -2のドーズ量でイオン注入する。 Then, the p-Si substrate, selectively in a region to be a region and the n + diffusion region 7 serving as the n + source diffusion region 3, for example, ion implantation of As at a dose of 1 × 10 15 cm -2. 続いて、例えば1000℃の温度で30分間程度の熱処理を行い、注入した不純物を活性化して、n +ソース拡散領域3とn +拡散領域7を形成する(図2)。 Then, for example, heat treatment is performed for about 30 minutes at a temperature of 1000 ° C., the implanted impurities are activated to form an n + source diffusion region 3 and the n + diffusion region 7 (Figure 2).

次いで、例えば熱酸化などによって約1000オングストローム程度の厚さの絶縁膜(ゲート絶縁膜5となる)を形成し、その上にCVD(化学気相成長)法などにより例えばn +型の多結晶シリコン膜(ゲート電極6となる)を堆積する。 Then, for example, thermal insulation of approximately 1000 about Angstroms thick, such as by an oxide film (a gate insulating film 5 becomes) is formed, polysilicon thereon CVD (chemical vapor deposition) method for example n + -type due depositing a film (the gate electrode 6). そして、フォトエッチングによって多結晶シリコン膜の一部を除去してゲート電極6を形成し、このゲート電極6をフォトマスクにして絶縁膜をエッチングしてゲート絶縁膜5を形成する(図3)。 Then, a gate electrode 6 by removing a portion of the polycrystalline silicon film by photo-etching to form the gate insulating film 5 by etching the insulating film by the gate electrode 6 to the photomask (FIG. 3).

次いで、CVD法などによりAlN等の絶縁膜(絶縁層9となる)を例えば1μm程度の厚さに堆積する。 Then depositing an insulating film such as AlN (the insulating layer 9) for example, about 1μm thick by a CVD method. そして、フォトエッチングによってAlN等の絶縁膜の一部を除去して、バルク領域に絶縁層9を形成する(図4)。 Then, by removing a part of the insulating film such as AlN, by photo etching to form an insulating layer 9 in the bulk region (Figure 4). 次いで、CVD法などによりSiO 2等の絶縁膜(絶縁膜12となる)を堆積し、その絶縁膜の、バルク領域の部分を除去して、MIS領域においてゲートスタック構造、n +ソース拡散領域3およびn +拡散領域7を覆う絶縁膜12を形成する(図5)。 Then, by CVD depositing an insulating film such as SiO 2 (the insulating film 12) of the insulating film, and removing a portion of the bulk region, a gate stack structure in a MIS region, n + source diffusion region 3 and n + diffusion region 7 to cover the insulating film 12 (FIG. 5). ここまでは、通常のシリコンプロセスである。 Up to this point, it is a normal silicon process.

次いで、MOCVD法によりn−GaN(n−GaN層10となる)とp−GaN(p−GaN層11となる)を順次、成長させる(図6)。 Then, (the n-GaN layer 10) n-GaN by MOCVD and (a p-GaN layer 11) p-GaN were sequentially grown (Figure 6). その際、n−GaNおよびp−GaNは、AlN等の絶縁層9の上にのみ選択的に成長する。 At this time, n-GaN and p-GaN is selectively grown only on the insulating layer 9 such as AlN. なお、GaNの成長方法については、例えば特開2003−59948号公報に開示されている。 Note that the method of growing GaN is disclosed, for example, in JP-A-2003-59948. 次いで、P−GaN膜を例えばドライエッチングなどによりフォトエッチングして、MIS領域寄りの部分にのみp−GaN層11を残す(図7)。 Then photo-etched by a P-GaN film, for example, dry etching, leaving the p-GaN layer 11 only in a portion of the MIS area near (Figure 7).

次いで、絶縁膜12の、n +拡散領域7の上の部分にビアホールを開口した後、例えばTi/Al合金などの導電体(短絡電極8およびドレイン電極13となる)を堆積する。 Then, the insulating film 12, after a via hole in the upper part of the n + diffusion region 7 is deposited for example a conductor such as Ti / Al alloy (the short-circuit electrode 8 and the drain electrode 13). そして、その導電体をパターニングして、短絡電極8とドレイン電極13を形成する(図8)。 Then, by patterning the conductor to form a short-circuit electrode 8 and the drain electrode 13 (FIG. 8). 次いで、SiO 2等の絶縁膜14を堆積し、絶縁膜12,14を貫通してn +ソース拡散領域3およびドレイン電極13にそれぞれ達するコンタクトホール15,16を形成をする(図9)。 Then, depositing an insulating film 14 such as SiO 2, is formed a contact hole 15, 16 reach the respective n + source diffusion region 3 and the drain electrode 13 through the insulating film 12 and 14 (FIG. 9).

次いで、スパッタリング法などによりAl等の導電体を堆積し、n +ソース拡散領域3に接触するソース電極4と、ドレイン電極13に接触するドレイン電極17を形成する。 Then, depositing a conductor such as Al by sputtering, a source electrode 4 in contact with n + source diffusion region 3, the drain electrode 17 in contact with the drain electrode 13. 続いて、p−Si基板の裏面に、スパッタリング法などによりAl等の導電体からなる裏面電極1を形成し、半導体装置が完成する(図10)。 Subsequently, the back surface of the p-Si substrate to form a back electrode 1 made of a conductor such as Al by sputtering or the like, the semiconductor device is completed (FIG. 10).

なお、図8〜図10に示す構成と図1に示す構成を比べると、短絡電極8の形状、ソース電極4の形状、ドレイン電極13の形状、ドレイン電極17の有無、絶縁膜12,14の形状、MIS領域における絶縁膜14の有無など、異なる点があるが、実質的には両者の構成は同じである。 Incidentally, when comparing the configuration shown in configuration and Figure 1 shown in FIGS. 8 to 10, the shape of the short-circuit electrode 8, the shape of the source electrode 4, the shape of the drain electrode 13, the presence or absence of the drain electrode 17, the insulating film 12, 14 shape, presence or absence of the insulating film 14 in the MIS area, there is a different, substantially two configurations are the same.

次に、実施の形態1の半導体装置の作用および効果について説明する。 Next, a description will be given of action and effect of the semiconductor device of the first embodiment. +ソース拡散領域3、p−Si層2およびn +拡散領域7からなるMOSFETの耐圧は、素子全体の耐圧、すなわちソース電極4とドレイン電極13の間の耐圧に関係なく、30V程度である。 n + source diffusion region 3, p-Si layer 2 and the n + breakdown voltage of the MOSFET made of the diffusion region 7, the breakdown voltage of the entire device, namely regardless of the breakdown voltage between the source electrode 4 and the drain electrode 13, it is about 30V . その理由は、実施の形態1の半導体装置がパワースイッチング素子として用いられる場合、例えばオン状態ではゲート電極6に+10〜+15V程度の比較的高い電圧のゲート信号が入力される。 This is because the semiconductor device of the first embodiment may be used as a power switching element, for example, a gate signal of a relatively high voltage of about +. 10 to + 15V to the gate electrode 6 is in the on state is inputted.

これに加えて、スイッチング動作中の外来ノイズの重畳によって、ゲート電極6に印加される電圧が20Vを超えることがある。 In addition, the superposition of the external noise in the switching operation, the voltage applied to the gate electrode 6 may exceed 20V. このため、耐圧をあまり低く設定してしまうと、ゲート信号の入力によって素子のブレークダウンが起こってしまう。 Therefore, when the thus set too low breakdown voltage, thus occurred breakdown element with an input of the gate signal. それに対して、MOSFETの耐圧が30V程度であれば、ゲート信号の入力による素子のブレークダウンを回避することができる。 In contrast, if the order of the breakdown voltage of the MOSFET is 30 V, it is possible to avoid the breakdown of the device due to the input of the gate signal.

また、バルク領域がワイドバンドギャップ半導体で構成されていることにより、このバルク領域の長さ、すなわちn−GaN層10の長さが通常のシリコンデバイスのおおよそ1/10程度で、通常のシリコンデバイスと同等の耐圧を確保することができる。 Further, since the bulk region is made of a wide band gap semiconductor, the length of the bulk region, that is, the length of the n-GaN layer 10 is in approximate order of 1/10 of the conventional silicon devices, conventional silicon devices it is possible to secure the equivalent of breakdown voltage with. 例えば、n−GaN層10の長さをおおよそ10μmにすると、1000V程度の耐圧を実現することができる。 For example, when the approximately 10μm the length of the n-GaN layer 10, it is possible to achieve a breakdown voltage of about 1000V.

これと同じ耐圧を通常のシリコンデバイスで得るには、バルク領域の長さをおおよそ100μmにする必要がある。 To achieve the same withstand voltage thereto in a conventional silicon devices, it is necessary to approximately 100μm length of the bulk region. つまり、実施の形態1によれば、バルク領域のオン抵抗が、通常のシリコンデバイスの1/10以下になるので、低抵抗でスイッチング動作を高速に行うことができ、かつ高耐圧のデバイスを容易に実現することができるという効果を奏する。 That is, according to the first embodiment, the on-resistance of the bulk region, since 1/10 following conventional silicon devices, a switching operation with a low resistance can be performed at high speed, and the device of high withstand voltage easily an effect that can be achieved.

また、n−GaN層10とp−Si層2の間には高耐圧が印加されるため、絶縁層9が設けられている。 Further, since the high-voltage is applied between the n-GaN layer 10 and the p-Si layer 2, the insulating layer 9 is provided. この絶縁層9は、SOI(シリコン・オン・インシュレータ)デバイスにおける絶縁層と同様に、n−GaN層10においてキャリアが縦方向(深さ方向)に広がるのを物理的に抑制している。 The insulating layer 9, similar to the insulating layer in SOI (silicon on insulator) device is physically prevented from spreading to the carrier longitudinally (depthwise) in n-GaN layer 10. これによって、過剰キャリアの蓄積をより一層、効果的に抑えることができるので、スイッチング動作を高速化することができるという効果を奏する。 Thus, even more accumulation of excess carriers, can be suppressed effectively, there is an effect that the switching operation can be speeded up.

また、バルク領域がGaNで構成されている場合、絶縁層9をAlNで構成するとよい。 Also, if the bulk region is composed of GaN, the insulating layer 9 may be configured by AlN. その理由は、第1に、AlN層がGaNの結晶成長において成長バッファ層となるからである。 This is because, first, because AlN layer is grown buffer layer in GaN crystal growth. これによって、良質なGaN層10が得られるという効果を奏する。 Thus, an effect that high-quality GaN layer 10 is obtained. 第2に、AlNがSiO 2よりも良好な熱伝達係数を有しているからである。 Second, because AlN has a good heat transfer coefficient than SiO 2. これによって、n−GaN層10およびp−GaN層11で発生した熱が効率よくp−Si層2に伝達されるので、発熱を効果的に抑えることができるという効果を奏する。 Thus, the heat generated in the n-GaN layer 10 and p-GaN layer 11 is efficiently transmitted to the p-Si layer 2, an effect that it is possible to suppress heat generation effectively.

なお、p−GaN層11に代えて、p−GaN層11に相当する層を、n−GaN層10にショットキー接合する金属材料で構成してもよい。 Instead of the p-GaN layer 11, a layer corresponding to the p-GaN layer 11 may be composed of a metal material for schottky junction with the n-GaN layer 10. この場合の金属材料としては、例えばAl、Ni、Ti、W、Mo、Pt、Pd、Cr、Ir、Au、AgもしくはZnなどの金属、またはそれらの合金やシリサイドなどを用いることができる。 As the metal material case, for example Al, Ni, Ti, W, Mo, Pt, Pd, Cr, Ir, Au, metal such as Ag or Zn, or be used, for example alloys thereof and silicides. このようにバルク領域にショットキーダイオードを形成した構成は、pnダイオードを形成する場合よりもオン電圧が低くなるので、耐圧クラス3000V以下の中耐圧素子に適している。 Thus constituted forming a Schottky diode in the bulk region, since the ON voltage becomes lower than the case of forming a pn diode, it is suitable for breakdown voltage element in the following breakdown voltage class 3000 V.

実施の形態2. The second embodiment.
図11は、実施の形態2の半導体装置の要部の構成を示す断面図である。 Figure 11 is a sectional view showing a structure of a main portion of a semiconductor device of the second embodiment. 図11に示すように、実施の形態2は、実施の形態1の変形例であり、p−Si層2とn−GaN層10の間の絶縁層9を短絡電極8側で薄く、ドレイン電極13側で厚くなるように形成したものである。 As shown in FIG. 11, the second embodiment is a modification of the first embodiment, thin insulating layer 9 between the p-Si layer 2 and the n-GaN layer 10 in the short-circuit electrode 8 side, the drain electrode 13 is obtained by forming to be thicker at the side. 図示例のように、絶縁層9は、短絡電極8側からドレイン電極13側へ向かって連続的に厚くなっていてもよいし、階段状に厚くなっていてもよい。 As in the illustrated example, the insulating layer 9 may be made continuously thicker toward the short-circuit electrode 8 side to the drain electrode 13 side may be thicker stepwise.

また、絶縁層9は、一種類の材料、例えばSiO 2のみ、あるいはAlNのみでできていてもよいし、SiO 2とAlNなどを組み合わせてできていてもよい。 The insulating layer 9 is one type of material, for example SiO 2 only, or may be made of only the AlN, it may be made by combining such SiO 2 and AlN. 絶縁層9の材料としてSiO 2を用いる場合には、シリコンの選択酸化(LOCOS)を行えばよい。 In the case of using the SiO 2 as the material of the insulating layer 9 may be carried out selective oxidation of silicon (LOCOS). その他の構成は、実施の形態1と同じであるので、説明を省略する。 The other configuration is the same as the first embodiment, the description thereof is omitted.

実施の形態2によれば、実施の形態1の効果に加えて、次の効果が得られる。 According to the second embodiment, in addition to the effects of the first embodiment, the following effects can be obtained. 第1に、p−GaN層11およびn−GaN層10の、短絡電極8の近辺の領域では、電界が高く、発熱量が多いが、絶縁層9がこの領域で薄いので、絶縁層9による熱抵抗が小さくなる。 First, the p-GaN layer 11 and the n-GaN layer 10, the region in the vicinity of the short-circuit electrode 8, a high electric field, but many heating value, the insulating layer 9 so thin in this area, due to the insulating layer 9 heat resistance is reduced. 従って、p−Si層2への放熱効果が高くなる。 Accordingly, the heat dissipation effect of the p-Si layer 2 is increased. 第2に、短絡電極8とドレイン電極13との間に高低差ができるので、短絡電極8とドレイン電極13の間の距離が長くなる。 Second, since it is height difference between the short-circuit electrode 8 and the drain electrode 13, the distance between the short-circuit electrode 8 and the drain electrode 13 becomes long. 従って、短絡電極8とドレイン電極13の間で放電が起こりにくくなるので、耐圧が低下するのを防ぐことができる。 Therefore, since the discharge between the short-circuit electrode 8 and the drain electrode 13 hardly occurs, it is possible to prevent the breakdown voltage is lowered.

第3に、短絡電極8の、p−GaN層11側の段差が緩和されるので、短絡電極8による段差の埋め込み(いわゆるステップカバレッジ)が容易になる。 Third, the short-circuiting electrode 8, the step difference of the p-GaN layer 11 side is reduced, the step due to short-circuit electrode 8 buried (so-called step coverage) can be facilitated. ここで、絶縁層9は、n−GaN層10とp−Si層2を絶縁分離しているが、n−GaN層10とp−Si層2の電位差は、ドレイン電極13側よりも短絡電極8側で低くなる。 Here, the insulating layer 9 is a n-GaN layer 10 and the p-Si layer 2 are insulated and separated, the potential difference between the n-GaN layer 10 and the p-Si layer 2 is short-circuiting electrode than the drain electrode 13 side lower in 8 side. 従って、絶縁層9を短絡電極8側で薄くしても問題はない。 Therefore, there is no problem in thinning the insulating layer 9 at short-circuit electrode 8 side.

例えば絶縁層9がSiO 2 (絶縁破壊電界:10MV/cm)でできた耐圧3000Vの素子では、絶縁層9の厚さをおおよそ3μmにする必要がある。 For example, an insulating layer 9 SiO 2 (dielectric breakdown electric field: 10 MV / cm) in the device having a breakdown voltage 3000V made of, it is necessary to approximately 3μm thickness of the insulating layer 9. この素子において、絶縁層9を短絡電極8側で薄くすることにより、短絡電極8側での放熱効果や、短絡電極8の段差埋め込み性などを改善することができる。 In this device, by reducing the insulating layer 9 at short-circuit electrode 8 side, it can be improved and the heat dissipation effect of the short-circuit electrode 8 side, and step coverage of the short-circuit electrode 8.

実施の形態3. Embodiment 3.
図12は、実施の形態3の半導体装置の要部の構成を示す断面図である。 Figure 12 is a sectional view showing a structure of a main portion of a semiconductor device of the third embodiment. 図12に示すように、実施の形態3は、実施の形態1の変形例であり、MIS領域のMOSFETのゲート構造をトレンチゲート型にしたものである。 As shown in FIG. 12, the third embodiment is a modification of the first embodiment, in which the gate structure of a MOSFET of the MIS region to the trench gate type. すなわち、このMOSFETは、p−Si層2の表面から、p−Si層2と裏面電極1の間に設けられたn−Si層28に達するトレンチ20が形成され、そのトレンチ20内にゲート絶縁膜25を介してゲート電極26が埋め込まれた構成となっている。 That is, the MOSFET from the surface of the p-Si layer 2, the trench 20 reaching the p-Si layer 2 and the n-Si layer 28 provided between the back electrode 1 is formed, the gate insulating in its trench 20 It has a structure in which the gate electrode 26 is embedded through the membrane 25. この構成では、裏面電極1はソース電極となる。 In this configuration, the back electrode 1 becomes a source electrode. また、n−Si層28の、裏面電極1との界面近傍部分は、n +ソース拡散領域23となる。 Further, the n-Si layer 28, near the interface portion between the back electrode 1 becomes n + source diffusion region 23.

実施の形態3によれば、実施の形態1の効果に加えて、次の効果が得られる。 According to the third embodiment, in addition to the effects of the first embodiment, the following effects can be obtained. すなわち、ソース電極が素子の裏面側に設けられ、ゲート電極26が埋め込み配線となるので、素子の表面側に配置される電極は、短絡電極8とドレイン電極13だけになる。 That is, the source electrode is provided on the back side of the device, the gate electrode 26 is buried wiring, electrodes disposed on the surface side of the element becomes only short-circuit electrode 8 and the drain electrode 13. 従って、配線の引き回しが容易となり、デバイスの面積効率を上げることができる。 Therefore, wire routing is facilitated, it is possible to increase the area efficiency of the device. また、実施の形態2のように、p−Si層2とn−GaN層10の間の絶縁層9の厚さを変えることによって、実施の形態2と同様の効果が得られる。 Also, as in the second embodiment, by changing the thickness of the insulating layer 9 between the p-Si layer 2 and the n-GaN layer 10, the same effect as the second embodiment can be obtained.

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。 The present invention in more is not limited to the above embodiments, and various modifications are possible. 例えば、第2の半導体層を構成するワイドバンドギャップ半導体材料として、GaN以外にも、SiC、AlGaNまたはダイアモンドなどを用いることができる。 For example, a wide band gap semiconductor material forming the second semiconductor layer, besides GaN, it is possible to use SiC, etc. AlGaN or diamond. また、MIS領域を設けずに、バルク領域の構成のみでpnダイオードやショットキーダイオードを構成することもできる。 Also, without providing the MIS area, it is also possible to form a pn diode or a Schottky diode only in the configuration of the bulk region. さらに、実施の形態中に記載した数値は一例であり、本発明はそれらの値に限定されるものではない。 Furthermore, the numerical values ​​set forth in the embodiments are examples and the present invention is not limited to these values. なた、本発明は、p型とn型の導電型を逆にしても同様に成り立つ。 Thee present invention, even if the conductivity type of p-type and n-type Conversely likewise holds.

以上のように、本発明にかかる半導体装置およびその製造方法は、インバータ等の電力変換装置や種々の産業用機械等の電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。 As described above, a semiconductor device and a manufacturing method thereof according to the present invention is useful for a power semiconductor device such as those used in power supplies and automotive igniter of machinery for the power converter and various industries such as an inverter.

実施の形態1の半導体装置の要部の構成を示す断面図である。 It is a sectional view showing a structure of a main portion of a semiconductor device of the first embodiment. 実施の形態1の半導体装置の製造プロセスを説明するための断面図である。 It is a cross-sectional view for illustrating the manufacturing process of the semiconductor device of the first embodiment. 実施の形態1の半導体装置の製造プロセスを説明するための断面図である。 It is a cross-sectional view for illustrating the manufacturing process of the semiconductor device of the first embodiment. 実施の形態1の半導体装置の製造プロセスを説明するための断面図である。 It is a cross-sectional view for illustrating the manufacturing process of the semiconductor device of the first embodiment. 実施の形態1の半導体装置の製造プロセスを説明するための断面図である。 It is a cross-sectional view for illustrating the manufacturing process of the semiconductor device of the first embodiment. 実施の形態1の半導体装置の製造プロセスを説明するための断面図である。 It is a cross-sectional view for illustrating the manufacturing process of the semiconductor device of the first embodiment. 実施の形態1の半導体装置の製造プロセスを説明するための断面図である。 It is a cross-sectional view for illustrating the manufacturing process of the semiconductor device of the first embodiment. 実施の形態1の半導体装置の製造プロセスを説明するための断面図である。 It is a cross-sectional view for illustrating the manufacturing process of the semiconductor device of the first embodiment. 実施の形態1の半導体装置の製造プロセスを説明するための断面図である。 It is a cross-sectional view for illustrating the manufacturing process of the semiconductor device of the first embodiment. 実施の形態1の半導体装置の製造プロセスを説明するための断面図である。 It is a cross-sectional view for illustrating the manufacturing process of the semiconductor device of the first embodiment. 実施の形態2の半導体装置の要部の構成を示す断面図である。 It is a sectional view showing a structure of a main portion of a semiconductor device of the second embodiment. 実施の形態3の半導体装置の要部の構成を示す断面図である。 It is a sectional view showing a structure of a main portion of a semiconductor device of the third embodiment.

符号の説明 DESCRIPTION OF SYMBOLS

2 第1の半導体層 3,23 ソース領域 4 第1の電極 5,25 ゲート絶縁膜 6,26 ゲート電極 7 不純物拡散領域 8 短絡電極 9 絶縁層 10,11 第2の半導体層 13 第2の電極 20 トレンチ 2 the first semiconductor layer 3, 23 source region 4 first electrode 5, 25 gate insulating film 6 and 26 the gate electrode 7 impurity diffusion regions 8 short-circuit electrode 9 insulating layers 10 and 11 the second semiconductor layer 13 and the second electrode 20 trenches

Claims (12)

  1. シリコンからなる第1の半導体層と、 A first semiconductor layer made of silicon,
    前記第1の半導体層の一部の上に積層された絶縁層と、 An insulating layer laminated on a portion of said first semiconductor layer,
    前記絶縁層上に積層された、シリコンよりもバンドギャップの広い半導体材料からなる第2の半導体層と、 It said stacked on the insulating layer, a second semiconductor layer made of a wide semiconductor material bandgap than silicon,
    前記第1の半導体層を用いて形成された絶縁ゲート型半導体素子と、 An insulated gate type semiconductor element formed using the first semiconductor layer,
    前記第2の半導体層を用いて形成されたダイオードと、 And a diode formed by using the second semiconductor layer,
    前記絶縁ゲート型半導体素子と前記ダイオードを短絡する短絡電極と、 A short-circuit electrode for short-circuiting the diode and the insulated gate semiconductor device,
    前記絶縁ゲート型半導体素子に接続された第1の電極と、 A first electrode connected to said insulated gate semiconductor device,
    前記ダイオードに接続された第2の電極と、 A second electrode connected to the diode,
    を備え Equipped with a,
    前記絶縁層は、前記短絡電極側で薄く、かつ前記第2の電極側で厚くなっていることを特徴とする半導体装置。 The insulating layer, a semiconductor device which is characterized in that is thicker in the thin short-circuit electrode side, and the second electrode side.
  2. 前記絶縁ゲート型半導体素子は、前記第1の半導体層の主面上にゲート絶縁膜を介してゲート電極が形成され、かつ該ゲート電極を挟んで前記第1の半導体層の主面に沿ってソース領域と不純物拡散領域が形成された絶縁ゲート型電界効果トランジスタであり、前記ソース領域に前記第1の電極が接続され、前記不純物拡散領域に前記短絡電極が接続されていることを特徴とする請求項1に記載の半導体装置。 The insulated gate semiconductor device, the gate electrode is formed via a gate insulating film on the main surface of the first semiconductor layer, and along the main surface of the first semiconductor layer across the gate electrode the source region and the impurity diffusion regions are insulated gate field effect transistor is formed, wherein the source region first electrode connected, characterized in that the short-circuit electrode to the impurity diffusion region is connected the semiconductor device according to claim 1.
  3. 前記絶縁ゲート型半導体素子は、前記第1の半導体層の第1の主面から形成されたトレンチ内にゲート絶縁膜を介してゲート電極が形成され、かつ該ゲート電極に隣接して前記第1の半導体層の第1の主面に沿って不純物拡散領域が形成され、さらに前記第1の半導体層の第2の主面に沿ってソース領域が形成された絶縁ゲート型電界効果トランジスタであり、前記ソース領域に前記第1の電極が接続され、前記不純物拡散領域に前記短絡電極が接続されていることを特徴とする請求項1に記載の半導体装置。 The insulated gate semiconductor device, the first semiconductor layer and the first gate through a gate insulating film in a trench formed from the main surface electrode is formed, and the first adjacent the gate electrode impurity diffusion regions along the first major surface of the semiconductor layer is formed, a further said first second insulated gate field effect transistor having a source region is formed along the main surface of the semiconductor layer, wherein the source region first electrode connected semiconductor device according to claim 1, wherein the short-circuit electrode to the impurity diffusion region is characterized in that it is connected.
  4. 前記第2の半導体層は、p型領域とn型領域を有し、前記ダイオードは、前記p型領域と前記n型領域の接合により構成されるpnダイオードであり、前記p型領域に前記短絡電極が接続され、前記n型領域に前記第2の電極が接続されていることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。 Said second semiconductor layer has a p-type region and the n-type region, the diode is a pn diode formed by the junction of the said p-type region n-type region, said short circuit the p-type region electrode is connected, the semiconductor device according to any one of claims 1 to 3, wherein the second electrode on the n-type region, characterized in that it is connected.
  5. 前記ダイオードは、前記第2の半導体層と金属のショットキー接合により構成されるショットキーダイオードであり、前記金属に前記短絡電極が接続され、前記第2の半導体層に前記第2の電極が接続されていることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。 The diode is configured Schottky diode by a Schottky junction of said second semiconductor layer and the metal, the short electrode is connected to the metal, the second electrode is connected to said second semiconductor layer the semiconductor device according to any one of claims 1 to 3, characterized in that it is.
  6. シリコンからなる第1の半導体層と、 A first semiconductor layer made of silicon,
    前記第1の半導体層の上に積層された絶縁層と、 An insulating layer laminated on the first semiconductor layer,
    前記絶縁層上に積層された、シリコンよりもバンドギャップの広い半導体材料からなる第2の半導体層と、 It said stacked on the insulating layer, a second semiconductor layer made of a wide semiconductor material bandgap than silicon,
    前記第2の半導体層を用いて形成されたダイオードと、 And a diode formed by using the second semiconductor layer,
    前記ダイオードのアノードに接続された第1の電極と、 A first electrode connected to the anode of the diode,
    前記ダイオードのカソードに接続された第2の電極と、を備え、 And a second electrode connected to the cathode of the diode,
    前記絶縁層は、前記第1の電極側で薄く、かつ前記第2の電極側で厚くなっていることを特徴とする半導体装置。 The insulating layer, a semiconductor device which is characterized in that is thicker in the thinner at the first electrode side and the second electrode side.
  7. 前記第2の半導体層は、p型領域とn型領域を有し、前記ダイオードは、前記p型領域と前記n型領域の接合により構成されるpnダイオードであることを特徴とする請求項6に記載の半導体装置。 Said second semiconductor layer has a p-type region and the n-type region, said diode claim, characterized in that a pn diode formed by the junction of the said p-type region n-type region 6 the semiconductor device according to.
  8. 前記ダイオードは、前記第2の半導体層と金属のショットキー接合により構成されるショットキーダイオードであることを特徴とする請求項6に記載の半導体装置 The diode semiconductor device according to claim 6, characterized in that the formed Schottky diode by a Schottky junction of said second semiconductor layer and the metal.
  9. 前記第2の半導体層は、バンドギャップが3eV以上の半導体材料でできていることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。 Said second semiconductor layer, the semiconductor device according to any one of claims 1 to 8, characterized in that the band gap is made in the above semiconductor material 3 eV.
  10. 前記第2の半導体層は、GaN系化合物半導体材料でできていることを特徴とする請求項9に記載の半導体装置。 Said second semiconductor layer, the semiconductor device according to claim 9, characterized in that is made of GaN-based compound semiconductor material.
  11. 前記絶縁層は、AlNでできていることを特徴とする請求項1〜10のいずれか一つに記載の半導体装置。 The insulating layer, the semiconductor device according to any one of claims 1 to 10, characterized in that is made of AlN.
  12. 前記絶縁層は、Al 2 3 でできていることを特徴とする請求項1〜10のいずれか一つに記載の半導体装置。 The insulating layer, the semiconductor device according to any one of claims 1 to 10, characterized in that is made of Al 2 O 3.
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