JP4872351B2 - Clock reproducing apparatus - Google Patents

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貞治 岡
克哉 池澤
寛 菅原
忠重 藤田
晃 遠山
成夫 采女
紀成 鈴木
晋司 飯尾
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横河電機株式会社
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本発明はクロック再生装置に関する。 The present invention relates to a clock reproducing apparatus. 近年、データ伝送の分野では、高速大容量のデータを転送する必要が生じている。 In recent years, in the field of data transmission, necessary to transfer has occurred the data of high-speed large-capacity. 例えば、データ伝送装置間を光ファイバで結んで高速大容量のデータを伝送する方式が増えてきている。 For example, a method of transmitting data for high-speed large-capacity by connecting between the data transfer apparatus in an optical fiber has increased. この種の方式では、光ファイバで送られてきたデータを光/電変換器により電気信号に変換した後、データを再生することが行われる。 In this type of system, after converting into an electric signal by the data transmitted by the optical fiber optical / electric converter, reproducing the data. この種の分野においては、データがバースト的に送られてくる場合が多く、このようなデータを確実に再生するためのクロック再生装置が求められてきている。 In the field of this type, if the data is sent to the burst number, such clock reproducing apparatus for reproducing securely data such has been demanded.

図10は従来のクロック再生回路の第1の例を示すブロック図である。 Figure 10 is a block diagram showing a first example of a conventional clock recovery circuit. この回路は、PLL回路を用いたものであって、アナログ発振器(VCO)1と位相検出器2により入力データと同期したクロックを発生させ、これを再生クロックとするものである。 This circuit is a one using the PLL circuit, in which to generate a clock synchronized with the input data by an analog oscillator (VCO) 1 and a phase detector 2, which is referred to as the recovered clock. また、このクロックでDタイプフリップフロップ(FF)(以下DFFと略す)3を動作させ、データを再生する。 Also, the clock (hereinafter referred to as DFF) D-type flip-flop (FF) 3 is operated to reproduce the data.

この回路において、入力データ(DATA In)は位相検出器2の一方の入力端子に入り、またDFF3のデータ入力端子に入っている。 In this circuit, the input data (DATA an In) enters one input terminal of the phase detector 2 and has entered the data input terminal of the DFF3. 位相検出器2の出力はアンプ4で増幅された後、V TUNE信号としてVCO1に入力されている。 After output of the phase detector 2 is amplified by the amplifier 4 is input into VCO1 as V TUNE signal. VCO1の出力は、アンプ5で増幅された後、前記DFF3のクロック入力端子と、位相検出器2の他方の入力端子に入っている。 The output of VCO1 is amplified by the amplifier 5, a clock input terminal of the DFF3, has entered to the other input terminal of the phase detector 2. そして、アンプ5の出力が再生クロックとなり、この再生クロックでラッチされた入力データが出力データ(再生データ)となる。 The output of the amplifier 5 becomes a reproduction clock, the input data latched by this reproduced clock is the output data (reproduced data). 図で、DATA out *はDATA outの反転出力である。 In Figure, DATA out * is an inverted output of the DATA out.

図11は従来のクロック再生回路の第2の例を示すブロック図である。 Figure 11 is a block diagram showing a second example of a conventional clock recovery circuit. この回路は、2個のリセット付き発振器11,12を持ち、一方の発振器11は入力データが“H”の時、動作し、もう一方の発振器12は入力データが“L”の時、動作する。 This circuit has two reset oscillator with 11 and 12, when the one oscillator 11 input data is "H", and operation, the other oscillator 12 when input data is "L", to operate . この2つの発振器11,12の出力を加算し、入力データと同期したクロックを再生するものである。 Adds the output of the two oscillators 11 and 12 and reproduces the synchronized with the input data clock. また、この再生クロックにより図10の場合と同様DFF13を動作させて再生データを出力する。 Further, outputs reproduced data by operating the same DFF13 the case of FIG. 10 by the recovered clock.

この回路において、発振器11(第1の発振器),12(第2の発振器)としては、ゲート付きオッシレータが用いられている。 In this circuit, the oscillator 11 (a first oscillator), the 12 (second oscillator), gated oscillator is used. このゲート付きオッシレータは、リングオッシレータとも呼ばれる。 The gated oscillator is also referred to as a ring oscillator. 入力データ(DATA In)は、第1の発振器11のリセット入力端子に入り、またDFF13のデータ入力端子に入っている。 Input data (DATA an In) enters the reset input terminal of the first oscillator 11 and has entered the data input terminal of the DFF13. 入力データは、インバータ14により反転された後、第2の発振器12のリセット入力端子に入っている。 Input data is inverted by the inverter 14, it is in the reset input terminal of the second oscillator 12.

第1の発振器11の出力と第2の発振器12の出力はオアゲート15に入ると共に、それぞれ周波数コントロール回路16に入っている。 With outputs of the second oscillator 12 of the first oscillator 11 enters the OR gate 15, respectively entered to the frequency control circuit 16. 該周波数コントロール回路16の入力端子には基準クロックも入っている。 It is also included a reference clock input terminal of the frequency control circuit 16. そして、該周波数コントロール回路16の出力は、それぞれ第1及び第2の発振器11,12に遅延時間を設定するための位相制御信号として与えられている。 The output of the frequency control circuit 16 is given as the phase control signal for setting the delay time to the first and second oscillators 11 and 12, respectively. このように構成された回路によれば、入力データが“H”の時には第1の発振器11が動作し、入力データが“L”の時には第2の発振器12が動作し、これら出力は、オアゲート15に入るので、これら出力が加算されたものとして出力される。 According to the thus configured circuit operates the first oscillator 11 when the input data is "H", operates the second oscillator 12 is when the input data is "L", these outputs, the OR gate since entering 15, these outputs are outputted as being added. このオアゲート15の出力が再生クロック(CLOCK out)となり、DFF13のデータ入力端子に入力されているデータをラッチし、再生データ(DATA out)として出力される。 Output recovered clock (CLOCK out) next to the OR gate 15 latches the data input to the data input terminal of the DFF13, is output as reproduced data (DATA out).

図12は前記したゲート付きオッシレータの構成を示す回路図で、周知の回路である。 Figure 12 is a circuit diagram showing the structure of a gated oscillator mentioned above is a well known circuit. アンドゲート21の一方の入力端子にはリセット信号が入っている。 To one input terminal of the AND gate 21 contains the reset signal. 他方の入力端子には出力が入っている。 To the other input terminal that contains output. アンドゲート21の出力はバッファ22を介してインバータ23に入っている。 The output of the AND gate 21 is entered into the inverter 23 via the buffer 22. インバータ23は複数個直列に接続されており、最終段のインバータ23の出力が出力(Output)として出力されると共に、前述したようにアンドゲート21の他方の入力端子に帰還されている。 The inverter 23 is connected to each other in series, the output of the last inverter 23 is output as an output (Output), is fed back to the other input terminal of the AND gate 21 as described above. この回路は、全体として正帰還回路を構成しており、例えば電源のオンやノイズ等を引き金として発振するようになっている。 This circuit is designed to oscillate constitutes a positive feedback circuit as a whole, for example, the power of the on or noise as a trigger. 各ゲート22,23には周波数制御信号が入力されている。 Frequency control signal is input to the gates 22 and 23. この周波数制御信号は、発振回路の遅延時間を設定するための位相制御信号である。 The frequency control signal is a phase control signal for setting the delay time of the oscillation circuit. リセット入力が“L”の場合には、アンドゲート21の出力は“L”となるので回路は動作しない。 If the reset input is "L", the output of the AND gate 21 is the circuit because the "L" does not operate. リセット入力が“H”の場合には、アンドゲート21の出力は“H”となるので発振回路として機能する。 If the reset input is "H", the output of the AND gate 21 functions as an oscillating circuit so to "H".

この種のクロック再生装置としては、例えばリング発振を制御し、受信データ信号からクロック信号を再生し出力するクロック再生装置において、前記受信データ信号のエッジ毎に前記受信データ信号の遅延信号のエッジ部分を前記クロック信号の位相判定信号に基づき反転制御して前記リング発振のループへ注入し、前記クロック信号を同期させるようにした技術が知られている(例えば特許文献1参照)。 As this type of clock recovery circuit, for example to control the ring oscillator, the clock reproducing apparatus for reproducing and outputting a clock signal from a received data signal, the edge portion of the delayed signal of the received data signal for each edge of the reception data signal the clock signal of the inverted control based on the phase decision signal is injected into the ring oscillator loop technology so as to synchronize the clock signal has been known (for example, see Patent Document 1). また、再生クロックを出力するクロック再生手段と、該クロック再生手段の出力した再生クロックをカウントするカウント手段と、送信側から受信したクロック情報のうちから有効なクロック情報のみを選択し、選択した受信クロック情報と前記カウント手段のカウント値に基づき、前記クロック再生手段を備えた技術が知られている(例えば特許文献2参照)。 The receiver, which selects a clock reproducing means for outputting a recovered clock, counting means for counting the reproduced clock output of said clock recovery means, only valid clock information from among the clock information received from the transmitting side, and selected based on the count value of the clock information and the counting means, technology with the clock recovery means are known (for example, see Patent Document 2).
特開2004−104522号公報(段落0024〜0034、図1、図3) JP 2004-104522 JP (paragraphs 0024 to 0034, FIG. 1, FIG. 3) 特開2004−179807号公報(段落0008〜0014、図1) JP 2004-179807 JP (paragraphs 0008-0014, FIG. 1)

図10に示したPLL回路を用いた方式の場合、バーストモード(パケットデータが間欠的に送られてくるもの)や、“0”と“1”が長く続く0/1連の信号には利用できないという問題がある。 For system using a PLL circuit shown in FIG. 10, the burst mode (one packet data is sent intermittently) or "0" and use the "1" is long lasting 0/1 duplicate signal there is a problem that can not be.

一方、図11に示す2つの発振器の出力を加算する方式の場合、バーストモードに対応できるが、10Gbps以上の高速通信の場合“0”と“1”が入った時、うまく発振せず、回路の安定動作が難しいという問題がある。 On the other hand, if the method for adding outputs of the two oscillators illustrated in FIG. 11, can support burst mode, upon entering the case of the above high-speed communication 10 Gbps "0" and "1", not well oscillator, circuit there is the problem that it is difficult to stable operation.

本発明はこのような課題に鑑みてなされたものであって、バーストモードに対応でき、また10Gbps以上の高速通信の場合にも安定に発振することができるクロック再生装置を提供することを目的としている。 The present invention was made in view of such problems, the aim of can support burst mode, also to provide a clock reproducing apparatus can also be stably oscillate in the case of high-speed communication than 10Gbps there.

(1)請求項1記載の発明は、入力データを受けて該入力データに同期して、ゲート付きオッシレータをリセットするパルスを作成するパルス作成回路と、 その第1の入力に前記パルス作成回路からのリセットパルスを受け、その第2の入力に遅延時間を設定するための位相制御信号を受けるゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準パルスの位相とを比較し、その比較結果により前記ゲート付きオッシレータに遅延時間を設定するための位相制御信号を与える周波数コントロール回路から構成されるクロック再生回路と、によりなり、前記パルス作成回路の出力で前記ゲート付きオッシレータをリセットすると共に、当該ゲート付きオッシレータの出力をパルス再生出力とするように構成されたことを特徴とする (1) invention of claim 1, wherein, in synchronization with the input data receiving input data, a pulse generating circuit to create a pulse to reset the gated oscillator, from the pulse generating circuit to the first input receiving a reset pulse, compares a gated oscillator which receives the phase control signal for setting the delay time to the second input, the output and the reference pulse of the gated oscillator and a phase, said by the comparison result clock and reproducing circuit including a frequency control circuit for providing a phase control signal for setting the delay time gated oscillator made by, resets the gated oscillator at the output of the pulse generating circuit, with the gates wherein the output of the oscillator is configured to pulse reproduction output
(2)請求項2記載の発明は、前記パルス作成回路は、入力データを微分する微分回路であることを特徴とする。 (2) According to a second aspect of the invention, the pulse generating circuit is characterized by a differentiation circuit for differentiating the input data.
(3)請求項3記載の発明は、前記パルス作成回路は、入力データと該入力データを所定量だけ遅延させた信号とのアンドをとるアンドゲートから構成されることを特徴とする。 (3) According to a third aspect of the invention, the pulse generating circuit is characterized in that an AND gate for taking an AND between the delayed version of the input data and the input data by a predetermined amount signal.
(4)請求項4記載の発明は、前記パルス作成回路は、入力データと該入力データを所定量だけ遅延させた信号との排他的論理和をする排他的論理和ゲートから構成されることを特徴とする。 (4) fourth aspect of the present invention, the pulse generating circuit is to be an exclusive OR gate for an exclusive OR of the input data and the input data delayed by a predetermined amount signal and features.
(5)請求項5記載の発明は、入力データであるパケットの先頭を検出して、当該先頭に同期したリセットパルスを作成するパルス作成回路と、ゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準クロックとを比較し、その比較結果により前記ゲート回路から構成されるクロック再生回路と、によりなり、前記パルス作成回路の出力で前記ゲート付きオッシレータをリセットすると共に、当該ゲート付きオッシレータの出力をクロック再生出力とするように構成されたことを特徴とする。 (5) invention of claim 5, wherein, to detect the beginning of an input data packet, a pulse forming circuit for generating a reset pulse synchronized with the beginning, and gated oscillator, the output of the gated oscillator compares the reference clock, the clock recovery circuit including said gate circuit by the comparison result, by, resets the gated oscillator at the output of the pulse generating circuit, the clock output of the gated oscillator characterized in that it is configured so as to read output.

(1)請求項1記載の発明によれば、データがバースト的に入力されてくる場合において、所定の周期でパルス作成回路の出力パルスでゲート付きオッシレータをリセットして初期化しているので、発振出力が位相がずれてくると、初期化することにより元に戻すように働き、発振するクロックを安定なものとすることができる。 (1) According to the first aspect of the present invention, when the data comes is input in bursts, since the initialized by resetting the gated oscillator output pulse of the pulse generating circuit at a predetermined period, the oscillation output the phase shift come, serve to undo by initializing the clock oscillation can be made to stable.
(2)請求項2記載の発明によれば、微分回路の出力で前記ゲート付きオッシレータをリセットすることができる。 (2) According to the second aspect of the present invention, it is possible to reset the gated oscillator at the output of the differentiating circuit.
(3)請求項3記載の発明によれば、入力データと該入力データを所定量だけ遅延させた信号とのアンドをとることで狭い幅のパルスを作ることができ、このパルスで前記ゲート付きオッシレータをリセットすることができる。 (3) according to according to the invention of claim 3, it is possible to make a pulse that is narrow to take the AND of the input data and the signal of the input data is delayed by a predetermined amount, the gated by the pulse it is possible to reset the oscillator.
(4)請求項4記載の発明によれば、入力データと該入力データを所定量だけ遅延させた信号との排他的論理和をとることで狭い幅のパルスを作ることができ、このパルスで前記ゲート付きオッシレータをリセットすることができる。 (4) According to the fourth aspect of the present invention, it is possible to make pulses of exclusive narrow By taking the logical sum of the input data and the signal of the input data is delayed by a predetermined amount, in this pulse You can reset the gated oscillator.
(5)請求項5記載の発明によれば、入力データであるパケットの先頭を検出してパルスを作り、このパルスでゲート付きオッシレータをリセットすることができ、安定な発振に寄与するものとなる。 (5) According to the fifth aspect of the present invention, to make a pulse by detecting the beginning of a packet which is input data, it is possible to reset the gated oscillator in the pulse, and contributes to a stable oscillation .

以下、図面を参照して本発明の実施の形態例を詳細に説明する。 It will be described below in detail embodiments of the embodiment of the present invention with reference to the accompanying drawings. 図1は第1の発明の一実施の形態例を示すブロック図である。 Figure 1 is a block diagram showing an embodiment of an embodiment of the first invention. 図において、20は入力データ(DATA In)を受けて該入力データからパルスを作成するパルス作成回路、30はゲート付きオッシレータ31と、該ゲート付きオッシレータ31の出力と基準クロックとを比較し、その比較結果により前記ゲート付きオッシレータ31に遅延時間を設定するための位相制御信号を与える周波数コントロール回路32からなるクロック再生回路である。 In the figure, 20 is a pulse generating circuit to create a pulse from the input data (DATA an In) receiving in input data, 30 compared to the gated oscillator 31, an output and a reference clock of the gated oscillator 31, the a clock recovery circuit comprising a frequency control circuit 32 to provide a phase control signal for the comparison result to set the delay time to the gated oscillator 31.

パルス作成回路20は、入力信号(データ)に同期したリセットパルスを発生させる回路であり、クロック再生回路30は、リセットパルスに同期したクロックを再生させる回路である。 Pulse forming circuit 20 is a circuit for generating a reset pulse synchronized with the input signal (data), the clock recovery circuit 30 is a circuit for reproducing a clock synchronized with the reset pulse. パルス作成回路20において、25は入力信号を1/Nに分周する分周器、26は該分周器25の出力を受けて微分する容量Cのコンデンサである。 In the pulse forming circuit 20, 25 is a frequency divider for dividing the input signal into 1 / N, 26 is a capacitor of capacitance C to differentiate in response to an output of the frequency dividing circuit 25. なお、分周器25は必ずしも必要な回路ではない。 Incidentally, the divider 25 is not necessarily required circuit. 実際には、信号線に付随する抵抗が存在するので、この抵抗の抵抗値RとコンデンサCとでRC微分回路を構成する。 In fact, since the resistance associated with the signal line exists, constitutes an RC differentiating circuit with a resistance R and the capacitor C of the resistor. この微分回路の出力は、ゲート付きオッシレータ31にリセットパルスとして入っている。 The output of the differential circuit, has entered the gated oscillator 31 as a reset pulse. この結果、リセットパルスによりゲート付きオッシレータ31に同期をかけることになる。 As a result, the applied synchronization to gated oscillator 31 by the reset pulse.

クロック再生回路30において、31は前述したゲート付きオッシレータ、32は周波数コントロール回路である。 In the clock recovery circuit 30, with gate 31 described above oscillator, 32 is a frequency control circuit. ゲート付きオッシレータ31の出力は周波数コントロール回路32の一方の入力端子に入り、該周波数コントロール回路32の他方の入力端子には基準クロックが入っている。 The output of the gated oscillator 31 enters one input terminal of the frequency control circuit 32, containing the reference clock to the other input terminal of the frequency control circuit 32. そして、該周波数コントロール回路32は、出力クロックと基準クロックとの位相差を検出し、検出結果に基づき、前記ゲート付きオッシレータ31に遅延時間を設定するための位相制御信号として入力する。 Then, the frequency control circuit 32 detects the phase difference between the output clock and the reference clock, based on the detection result, and inputs the phase control signal for setting the delay time to the gated oscillator 31.

図2は図1で用いるゲート付きオッシレータ31の構成例を示す図である。 Figure 2 is a diagram showing a configuration example of a gated oscillator 31 used in FIG. 該ゲート付きオッシレータ31は、リセット入力端子と、該リセット入力端子からの信号が入力されるバッファ31aと該バッファ31aの出力を受けるインバータ31bから構成されている。 The gated oscillator 31, and an inverter 31b which receives a reset input terminal, the output of the buffer 31a and the buffer 31a to the signal from the reset input terminal is input. インバータ31bは複数個直列接続されており、その数は安定な発振を行なうために奇数個に設定されている。 The inverter 31b are a plurality connected in series, the number is set to an odd number in order to perform stable oscillation. バッファ31a及び各インバータ31bには周波数制御信号(位相制御信号)が入力されており、オッシレータの遅延時間を設定し、リセットパルス幅を決定する。 The buffer 31a and each inverter 31b has a frequency control signal (phase control signal) is input, to set the delay oscillator, determines the reset pulse width.

図3は図1に示す回路の各部の動作波形を示す図である。 Figure 3 is a diagram showing operation waveforms of the respective portions of the circuit shown in FIG. (a)は入力データ、(b)は1/N分周器25による分周出力である。 (A) the input data, and (b) is divided output by 1 / N divider 25. ここでは、分周数NとしてN=2、即ち1/2分周を用いている例を示しているが、これに限るものではない。 Here, N = 2 as the dividing number N, that is, shows an example of using a circumferential 1/2, but not limited thereto. (c)は微分回路の微分出力波形である。 (C) is a differential output waveform of the differentiating circuit. この微分波形の正方向又は負方向のパルスのいずれもリセットパルスとして使用することができる。 Any of the positive or negative direction pulse of the differential waveform can be used as a reset pulse. (d)はゲート付きオッシレータ31の出力である。 (D) is the output of the gate with an oscillator 31. 41はゲート付きオッシレータ31の出力を逓倍する逓倍器である。 41 is a multiplier for multiplying the output of the gated oscillator 31. 該逓倍器41の逓倍率はMである。 Multiplication ratio of 該逓 multiplier 41 is M. このM逓倍器41は回路のループから外れた場所にあり、ゲート付きオッシレータ31の再生クロックをM倍に逓倍することができる。 The M multiplier 41 is in place outside the loop of the circuit, a reproduced clock gated oscillator 31 may be multiplied M times. 逓倍周波数としては、例えば40GHz、20GHz、10GHz等が用いられる。 The multiplication frequency, for example 40 GHz, 20 GHz, 10 GHz or the like is used.

実際には逓倍器41によりM逓倍されたクロックが再生クロックとして出力される。 Actually clock that is M multiplied is outputted as the recovered clock by multiplier 41. この再生クロック(CLOCK out)でDFF42のクロック入力端子をたたき、そのD入力端子に入る入力データをラッチする。 In this reproduction clock (CLOCK out) knocked clock input terminal of the DFF 42, latches the input data to enter the D input terminal. なお、入力クロックのタイミングと入力データのタイミングを調整するためのディレイラインが信号線43に設けられている。 Incidentally, the delay line for adjusting the timing of the input data and the timing of the input clock is provided in the signal line 43. このディレイラインのディレイ量を調整することにより、入力データを再生クロックで確実にラッチすることができる。 By adjusting the delay amount of the delay line, it is possible to reliably latch the reproduction clock input data. このラッチされたデータが再生データ(DATA out)となる。 The latched data is reproduced data (DATA out). このように構成された回路の動作を説明すれば、以下の通りである。 To describe the operation of the thus constituted circuit is as follows.

先ず、入力データがパルス作成回路20に入って微分パルスが作成される。 First, the input data is differential pulse is generated enters the pulse forming circuit 20. このパルスがゲート付きオッシレータ31のリセットパルスになる。 This pulse is in the reset pulse of the gated oscillator 31. クロック再生回路30は再生クロックを発生するが、前記微分回路の微分パルスによりリセットされるので、その度毎に初期化され、位相の遅れが目立ってくる前にリセットをかけて初期状態に引き戻す。 The clock recovery circuit 30 generates a reproduction clock, but since it is reset by the differentiated pulse of the differentiating circuit is initialized for respective time, pulled back to the initial state by applying a reset before the phase delay conspicuous. これにより、安定な発振を維持することが可能になる。 Thus, it is possible to maintain a stable oscillation. なお、ゲート付きオッシレータ31からは再生クロックが出力されるが、その周波数は前記した基準クロックと同じである。 Although the gated oscillator 31 is output recovered clock, its frequency is the same as the reference clock as described above.

この回路の効果を列挙すると以下の通りである。 The following will enumerate the effect of this circuit.
1)入力されるデータのパケット長の制限がない。 1) there is no packet length of data to be input limit.
2)高いビットレートでも安定した動作が得られる。 2) stable operation can be obtained even at a high bit rate.
3)プリアセンブルが不要である。 3) pre-assemble is not required. ここで、プリアセンブルとはパケットの先頭に同期をとるための信号を入れたヘッダを設けることである。 Here, the pre-assembled is to provide a header containing the signal for synchronizing the beginning of the packet. 本発明によれば、このような対策が不要となる。 According to the present invention, such measures are unnecessary.
4)回路の構成上、パケットなしの期間でもクロックを再生することができる。 4) the circuit of the configuration, it is possible to reproduce a clock in a period of no packets.

図4は第2の発明の第1の実施の形態例を示すブロック図である。 Figure 4 is a block diagram showing an embodiment of a first embodiment of the second invention. 図1と同一のものは、同一の符号を付して示し、同じものの説明は繰り返さない。 Figure 1 same thing and are denoted by the same reference numerals, description will not be repeated in the same. 図において、20Aはパルス作成回路である。 In FIG, 20A is a pulse generating circuit. このパルス作成回路20Aは、微分回路ではなく、アンド回路によりリセットパルスを作成するようになっている。 The pulse forming circuit 20A, instead of the differential circuit, so as to create a reset pulse by the AND circuit. クロック再生回路30、逓倍器41、DFF42の構成は図1と同じである。 The clock recovery circuit 30, the configuration of the multiplier 41, DFF 42 is the same as FIG. なお、ここではゲート付きオッシレータとしては、図12に示すものを用いる。 Incidentally, as the gated oscillator, used as shown in FIG. 12 where.

このように構成された回路において、パルス作成回路20Aの動作について説明する。 In the circuit constructed as above, the operation of the pulse generating circuit 20A. この回路において、25は1/N分周器で、ここでは1/2分周の場合について示している。 In this circuit, 25 is shown for in the 1 / N frequency divider, when the divided by 2 here. 該1/N分周器25の出力は、アンドゲート36の一方の入力端子に入り、またインバータ37にも入っている。 The output of the 1 / N divider 25 enters the one input terminal of the AND gate 36, also contains in the inverter 37. インバータ37の出力はディレイ素子38に入って所定時間遅延される。 The output of inverter 37 is predetermined time delay enters the delay element 38. この遅延された出力と前記直に入れられた入力データとの論理積がアンドゲート36でとられる。 Logical product of the delayed output with said directly encased input data is taken at the AND gate 36.

この部分の動作を図5のタイムチャートを用いて説明する。 The operation of this portion will be described with reference to the time chart of FIG. (a)は入力データ、(b)は1/N分周された入力データ、(c)はディレイ素子38により遅延された入力データである。 (A) the input data, (b) is 1 / N frequency-divided input data is a (c) is input data delayed by the delay element 38. この1/N分周器25の出力とディレイ素子38により遅延された入力データとの論理積がとられて(d)に示すようなパルスがアンドゲート36から出力される。 Pulse as shown in logical product is taken (d) of the input data delayed by the output and the delay element 38 of the 1 / N divider 25 is outputted from the AND gate 36. このアンドゲート36の出力からリセットパルスがゲート付きオッシレータ31に入力されるので、ゲート付きオッシレータ31は同期をかけられ、リセットパルスが入る都度初期値に戻る。 Since the reset pulse from the output of the AND gate 36 is input to the gated oscillator 31, gated oscillator 31 is subjected to synchronization, it returns to the initial value each time the reset pulse falls. 従って、位相がずれようとすると初期値に引き戻されるので、(e)に示すような位相ずれのない安定な再生クロックを得ることができる。 Therefore, since the phase is pulled back to the initial value when you Zureyo, it is possible to obtain a stable reproduction clock with no phase shift as shown in (e). そして、逓倍器41からは安定な再生クロックが出力され、DFF42からは安定な再生データが出力される。 Then, a stable reproduction clock is output from the multiplier 41, a stable reproduction data is output from the DFF 42.

図6は第2の発明の第2の実施の形態例を示すブロック図である。 6 is a block diagram showing an embodiment of a second embodiment of the second invention. 図4と同一のものは、同一の符号を付して示し、同じものの説明は繰り返さない。 4 the same thing and are denoted by the same reference numerals, description will not be repeated in the same. 図において、20Bはパルス作成回路である。 In FIG, 20B is a pulse generating circuit. このパルス作成回路20Bは、微分回路ではなく、排他的論理和(EXOR)ゲート39によりリセットパルスを作成するようになっている。 The pulse forming circuit 20B is not a differentiating circuit, so as to create a reset pulse by an exclusive OR (EXOR) gate 39. クロック再生回路30、逓倍器41、DFF42の構成は図1と同じである。 The clock recovery circuit 30, the configuration of the multiplier 41, DFF 42 is the same as FIG. ここでは、ゲート付きオッシレータとしては、図12に示すものが用いられる。 Here, as the gated oscillator, it is used as shown in FIG. 12.

このように構成された回路において、パルス作成回路20Bの動作について説明する。 In the circuit constructed as above, the operation of the pulse forming circuit 20B. この回路において、25は1/N分周器で、ここでは1/2分周の場合について示している。 In this circuit, 25 is shown for in the 1 / N frequency divider, when the divided by 2 here. 該1/N分周器25の出力は、排他的論理和ゲート39の一方の入力端子に入り、またインバータ37にも入っている。 The output of the 1 / N divider 25 enters the one input terminal of the exclusive OR gate 39, also it contains in the inverter 37. インバータ37の出力はディレイ素子35に入って所定時間遅延される。 The output of inverter 37 is predetermined time delay enters the delay element 35. この遅延された出力と前記直に入れられた入力データとの排他的論理和がEXORゲート39でとられる。 The exclusive OR of delayed and output the directly encased input data are taken by EXOR gate 39.

この部分の動作を図7のタイムチャートを用いて説明する。 The operation of this portion will be described with reference to the time chart of FIG. (a)は入力データ、(b)は1/N分周された入力データ、(c)はディレイ素子38により遅延された入力データである。 (A) the input data, (b) is 1 / N frequency-divided input data is a (c) is input data delayed by the delay element 38. この1/N分周器25の出力とディレイ素子38により遅延された入力データとの排他的論理和がEXORゲートでとられて(d)に示すようなパルスが該EXORゲート39から出力される。 Pulse as shown exclusive OR of the input data delayed by the output and the delay element 38 of the 1 / N divider 25 is to be taken by the EXOR gate (d) is output from the EXOR gate 39 . このEXORゲート39の出力からリセットパルスがゲート付きオッシレータ31に入力されるので、ゲート付きオッシレータ31は同期をかけられ、リセットパルスが入る都度初期値に戻る。 Since the reset pulse from the output of the EXOR gate 39 is input to the gated oscillator 31, gated oscillator 31 is subjected to synchronization, returns to the initial value each time the reset pulse falls. 従って、位相がずれようとすると初期値に引き戻されるので、(e)に示すように位相ずれのない安定な再生クロックを得ることができる。 Therefore, since the phase is pulled back to the initial value when you Zureyo, it is possible to obtain a stable reproduction clock with no phase shift as shown in (e). そして、逓倍器41からは安定な再生クロックが出力され、DFF42からは安定な再生データが出力される。 Then, a stable reproduction clock is output from the multiplier 41, a stable reproduction data is output from the DFF 42.

第2の発明の効果を列挙すると、以下のような効果が得られる。 Enumerating the effect of the second invention, the following effects can be obtained.
1)パケット長の制限がない。 1) there is no packet length limit.
2)高いビットレートでも安定した動作が得られる。 2) stable operation can be obtained even at a high bit rate.
3)プリアセンブリが不要である。 3) Pre-assembly is not necessary.
4)パケットなしの区間でもクロックを再生することができる。 4) it can also play a clock without packet interval.

図8は第3の発明の一実施の形態例を示すブロック図である。 Figure 8 is a block diagram showing an embodiment of an embodiment of the third invention. 図1と同一のものは、同一の符号を付して示す。 Figure 1 same thing and are denoted by the same reference numerals. 図において、50はパケットの先頭に同期したリセットパルスを発生させるパルス作成回路、30はクロック再生回路であり、逓倍器41、DFF42の構成は図1と同じである。 In the figure, 50 is a pulse generating circuit for generating a reset pulse synchronized with the beginning of the packet, 30 is a clock recovery circuit, the configuration of the multiplier 41, DFF 42 is the same as FIG.

このように構成された回路において、パルス作成回路50の動作について説明する。 In the circuit constructed as above, the operation of the pulse forming circuit 50. この回路において、51は入力データをそのクロック入力端子に受けるDFF、52はパケットディテクト&カウンタ(以下単にカウンタという)で、その入力端子にはDFF51のQ*信号(*は反転を示す)が入っている。 In this circuit, 51 a receives an input data to the clock input terminal DFF, 52 packets Detect & counter (hereinafter simply referred counter), its input terminal DFF51 the Q * signal (* indicates inversion) is entered ing. また、カウンタ52の出力は、前記DFF51のリセット入力端子に入っている。 The output of counter 52 is entered to the reset input terminal of the DFF51. 該DFF51のD入力端子は図示されていないが、“H”レベル又は“L”レベルに固定されている。 D input terminal of the DFF51 are not shown but is fixed to the "H" level or "L" level. 53はDFF51のQ*信号を入力するディレイ素子でその出力はEXORゲート54の一方の入力端子に入っている。 53 output the delay element to enter the Q * signal DFF51 has entered to one input terminal of the EXOR gate 54. EXORゲート54の他方の入力端子にはDFF51のQ出力がそのまま入っている。 To the other input terminal of the EXOR gate 54 Q output of DFF51 is on as it is. その他の構成は図1と同じである。 Other configurations are the same as in FIG.

図9は図8に示す回路の各部の動作波形を示す図である。 Figure 9 is a diagram showing operation waveforms of the respective portions of the circuit shown in FIG. (a)は入力データであるパケット、(b)はDFF51の出力、(c)はディレイ素子53の出力、(d)はEXORゲート54の出力、(e)はゲート付きオッシレータ31の出力である。 (A) the packet is an input data is the output of the (b) the output of the DFF51, (c) the output of the delay element 53, (d) the output of the EXOR gate 54, (e) is gated oscillator 31 . DFF51はクロック入力端子に入力データが入っているので、この入力データの立上がりでD端子に入力されている固定データをQ出力端子と、Q*出力端子から出力する。 Since DFF51 has entered the input data to the clock input terminal, and outputs the fixed data that is input to the D terminal at the rise of the input data and the Q output terminal, the Q * output terminal. この結果、DFF51は、入力パケットの先頭に同期した(b)に示すような波形を出力する。 As a result, DFF51 outputs a waveform as shown in synchronized with the head of the input packet (b). なお、カウンタ52はDFF51の反転出力をカウントし、カウント値がオーバした時にDFF51をリセットする。 The counter 52 counts the inverted output of the DFF51, the count value is reset DFF51 when over.

このQ出力はそのままEXORゲート54の一方の入力端子に入り、Q*出力はディレイ素子53により遅延された後、EXORゲート54の他方の入力端子に入る。 The Q output as it enters one input terminal of the EXOR gate 54, Q * output after being delayed by the delay element 53, enters the other input terminal of the EXOR gate 54. EXORゲート54は、(b)信号と(c)信号との排他的論理和をとり、EXORゲート54の出力からは、(d)に示すようなパルスが発生する。 EXOR gate 54 takes an exclusive OR of the (b) signal and (c) signal, from the output of the EXOR gate 54 generates a pulse as shown in (d). このパルスでゲート付きオッシレータ31をリセットする。 To reset the gated oscillator 31 in this pulse. この場合において、入力データは、DFF42のデータ入力端子に入り、クロック再生回路30の出力をM逓倍器41でM逓倍したクロックが再生クロックとしてDFF42のクロック入力に入る。 In this case, the input data enters the data input terminal of the DFF 42, the clock output of the clock recovery circuit 30 and M multiplied by M multiplier 41 enters the clock input of DFF 42 as a reproduction clock. この結果、DFF42からは再生されたデータ(DATA out)が出力され、同時に逓倍器41から再生されたクロック(CLOCK out)が出力される。 As a result, reproduced data (DATA out) is output from the DFF 42, the output clock reproduced from the multiplier 41 (CLOCK out) at the same time.

第3の発明の効果を列挙すると、以下のとおりである。 Enumerating the effect of the third invention is as follows.
1)低速なリセット信号で動作が可能である。 1) it can operate at low speed reset signal.
2)高いビットレートでも安定した動作が得られる。 2) stable operation can be obtained even at a high bit rate.
3)プリアセンブルが不要である。 3) pre-assemble is not required.
4)パケットがなくてもクロックを発生することができる。 4) without packet can also generate a clock.

以上、説明したように、本発明によれば、バーストモードに対応でき、また10Gbps以上の高速通信の場合にも安定に発振することができるクロック再生装置を提供することができる。 As described above, according to the present invention, it is possible to provide a clock recovery apparatus which can be associated to the burst mode, and also oscillates stably in the case of high-speed communication than 10 Gbps.

第1の発明の一実施の形態例を示すブロック図である。 Is a block diagram showing an embodiment of an embodiment of the first invention. 図1で用いるゲート付きオッシレータの構成例を示す図である。 It is a diagram illustrating a configuration example of a gated oscillator used in FIG. 図1に示す回路の各部の動作波形を示す図である。 Is a diagram showing operation waveforms of the respective portions of the circuit shown in FIG. 第2の発明の第1の実施の形態例を示すブロック図である。 It is a block diagram showing a first embodiment of the second invention. 図4に示す回路の各部の動作波形を示す図である。 Is a diagram showing operation waveforms of the respective portions of the circuit shown in FIG. 第2の発明の第2の実施の形態例を示すブロック図である。 Is a block diagram showing an embodiment of a second embodiment of the second invention. 図6に示す回路の各部の動作波形を示す図である。 Is a diagram showing operation waveforms of the respective portions of the circuit shown in FIG. 第3の発明の一実施の形態例を示すブロック図である。 Is a block diagram showing an embodiment of an embodiment of the third invention. 図8に示す回路の各部の動作波形を示す図である。 Is a diagram showing operation waveforms of the respective portions of the circuit shown in FIG. 従来のクロック再生回路の第1の例を示すブロック図である。 It is a block diagram showing a first example of a conventional clock recovery circuit. 従来のクロック再生回路の第2の例を示すブロック図である。 It is a block diagram showing a second example of a conventional clock recovery circuit. 図11で用いるゲート付きオッシレータの構成例を示す図である。 It is a diagram illustrating a configuration example of a gated oscillator used in FIG.

符号の説明 DESCRIPTION OF SYMBOLS

20 パルス作成回路 21 1/N分周器 22 コンデンサ 30 クロック再生回路 31 ゲート付きオッシレータ 32 周波数コントロール回路 41 M逓倍器 42 Dタイプフリップフロップ 43 信号線 20 pulse generating circuit 21 1 / N frequency divider 22 capacitor 30 clock recovery circuit 31 gated oscillator 32 frequency control circuit 41 M multiplier 42 D-type flip-flop 43 signal lines

Claims (5)

  1. 入力データを受けて該入力データに同期して、ゲート付きオッシレータをリセットするパルスを作成するパルス作成回路と、 In synchronization with the input data receiving input data, a pulse generating circuit to create a pulse to reset the gated oscillator,
    その第1の入力に前記パルス作成回路からのリセットパルスを受け、その第2の入力に遅延時間を設定するための位相制御信号を受けるゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準パルスの位相とを比較し、その比較結果により前記ゲート付きオッシレータに遅延時間を設定するための位相制御信号を与える周波数コントロール回路から構成されるクロック再生回路と、 Receiving a reset pulse from the pulse generating circuit to the first input, a gated oscillator which receives the phase control signal for setting the delay time to the second input, the output and the reference pulse of the gated oscillator comparing the phase, and the clock recovery circuit including a frequency control circuit for providing a phase control signal for setting a delay time to said gated oscillator by the comparison result,
    によりなり、 It made by,
    前記パルス作成回路の出力で前記ゲート付きオッシレータをリセットすると共に、当該ゲート付きオッシレータの出力をパルス再生出力とするように構成されたことを特徴とするクロック再生装置。 Clock reproducing apparatus characterized by resets the gated oscillator at the output of the pulse generating circuit, constituted the output of the gated oscillator to the pulse regeneration output.
  2. 前記パルス作成回路は、入力データを微分する微分回路であることを特徴とする請求項1記載のクロック再生装置。 Said pulse generating circuit includes a clock reproducing apparatus according to claim 1, characterized in that the differentiating circuit for differentiating the input data.
  3. 前記パルス作成回路は、入力データと該入力データを所定量だけ遅延させた信号とのアンドをとるアンドゲートから構成されることを特徴とする請求項1記載のクロック再生装置。 It said pulse generating circuit includes a clock reproducing apparatus according to claim 1, characterized in that an AND gate for taking an AND between the delayed version of the input data and the input data by a predetermined amount signal.
  4. 前記パルス作成回路は、入力データと該入力データを所定量だけ遅延させた信号との排他的論理和をとる排他的論理和ゲートから構成されることを特徴とする請求項1記載のクロック再生装置。 Said pulse generating circuit includes a clock reproducing apparatus according to claim 1, characterized in that an exclusive OR gate for taking the exclusive OR of the input data and the signal of the input data is delayed by a predetermined amount .
  5. 入力データであるパケットの先頭を検出して、当該先頭に同期したリセットパルスを作成するパルス作成回路と、 And detecting the head of a packet which is input data, and the pulse forming circuit for generating a reset pulse synchronized with the top
    ゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準クロックとを比較し、その比較結果により前記ゲート付きオッシレータに遅延時間を設定するための位相制御信号を与える周波数コントロール回路から構成されるクロック再生回路と、 A gated oscillator, comparing the output with a reference clock of said gated oscillator, a clock recovery circuit consists of a frequency control circuit for providing a phase control signal for setting a delay time to said gated oscillator by the comparison result When,
    によりなり、 It made by,
    前記パルス作成回路の出力で前記ゲート付きオッシレータをリセットすると共に、当該ゲート付きオッシレータの出力をクロック再生出力とするように構成されたことを特徴とするクロック再生装置。 Resets the gated oscillator at the output of the pulse generating circuit, a clock reproducing apparatus characterized by the output of the gated oscillator is configured to clock reproduction output.
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