JP4856107B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents
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Description
本発明は、多層配線を有する半導体装置の製造方法及びその製造方法によって製造された半導体装置に関するものである。 The present invention relates to a method of manufacturing a semiconductor device having multilayer wiring and a semiconductor device manufactured by the manufacturing method.
近年、半導体プロセス技術の目覚ましい進歩によって、配線又は素子の超微細化及び高集積化が可能になり、ULSIの高性能化が進んできた。配線の集積化に伴い、配線における信号の遅延がデバイスの動作スピードを律するようになっており、0.25μm世代以降のULSIにおいては、層間絶縁膜の材料として、比誘電率が低い材料、有機物を含んだSiOC又は有機材料が、これまでに使用されようとしてきている。しかしながら、これらの材料には、吸湿性又は耐熱性の点で問題があるので、これらの材料を使用したプロセスを構築することは難しい。 In recent years, remarkable progress in semiconductor process technology has made it possible to miniaturize and highly integrate wirings or elements, and to improve the performance of ULSI. Along with the integration of wiring, signal delays in the wiring control the operation speed of the device. In ULSIs of the 0.25 μm generation and later, a material having a low relative dielectric constant, an organic material, etc. SiOC or organic materials containing succinzo have been used so far. However, since these materials have problems in terms of moisture absorption or heat resistance, it is difficult to construct a process using these materials.
また、影響が特に大きい遅延となる配線間遅延を低減するために、配線間の絶縁性物質に空気(ε=1.0)によって形成される空孔(以下、AirGapと記す)を意図的に設けることにより、配線間における比誘電率を低下させる技術が提案されている。銅配線構造にAirGapを形成するための方法としては、埋め込み配線間に存在している絶縁膜をエッチングによって除去した後、絶縁膜を再度堆積するという方法が提案されている(非特許文献1参照)。 In addition, in order to reduce the delay between wiring, which has a particularly large delay, a hole (hereinafter referred to as AirGap) formed by air (ε = 1.0) in the insulating material between the wiring is intentionally used. There has been proposed a technique for reducing the relative dielectric constant between the wirings. As a method for forming an AirGap in a copper wiring structure, a method has been proposed in which an insulating film existing between embedded wirings is removed by etching and then an insulating film is deposited again (see Non-Patent Document 1). ).
以下に、銅配線構造にAirGapを形成する方法について、図11(a)〜(d)及び図12(a)〜(c)を参照しながら説明する。図11(a)〜(d)及び図12(a)〜(c)は、銅配線構造にAirGapを形成する方法を示す要部工程断面図である。 Hereinafter, a method for forming an AirGap in a copper wiring structure will be described with reference to FIGS. 11 (a) to 11 (d) and FIGS. 12 (a) to 12 (c). 11 (a) to 11 (d) and FIGS. 12 (a) to 12 (c) are principal part process sectional views showing a method of forming an AirGap in a copper wiring structure.
まず、図11(a)に示すように、半導体能動素子が形成された半導体基板(図示せず)上に、第1の絶縁膜10を堆積した後、該第1の絶縁膜10中に凹部を形成する。続いて、第1の絶縁膜10における凹部の底部及び壁部に第1のバリアメタル膜11を形成した後、凹部を埋め込むようにして銅膜よりなる第1の配線12を形成する。
First, as shown in FIG. 11A, after depositing a first
次に、図11(b)に示すように、第1の配線12の剥離防止及び第1の配線12を構成する銅の拡散防止の目的で、第1の絶縁膜10及び第1の配線12の上に、ライナー絶縁膜13を堆積する。
Next, as shown in FIG. 11B, the first
次に、図11(c)に示すように、リソグラフィー法を用いて、ライナー絶縁膜13の上にレジストパターン14を形成する。レジストパターン14は、第1の絶縁膜10における第1の配線12間における部分のみを除去できる開口パターンを有している。また、レジストパターン14は、所望の第1の配線12間に配線間ギャップを形成するために用いられ、所望の第1の配線12間における領域のみを露出させるマスクである。
Next, as shown in FIG. 11C, a resist pattern 14 is formed on the
次に、図11(d)に示すように、レジストパターン14をマスクに用いたドライエッチングにより、ライナー絶縁膜13及び第1の絶縁膜10をエッチングして、第1の配線12間に配線間ギャップ15を形成する。
Next, as shown in FIG. 11D, the
次に、図12(a)に示すように、第1の配線12間の配線間ギャップ15及びライナー絶縁膜13の上に、第2の絶縁膜17を堆積することにより、第1の配線12間に形成され、頂部がライナー絶縁膜13の上に突き出しているAirGap16を形成する。第2の絶縁膜17として、カバレッジ率が低く且つ埋め込み性能が悪い膜を使用することにより、AirGap16を容易に形成することができる。
Next, as shown in FIG. 12A, a second
次に、図12(b)に示すように、エッチングにより、第2の絶縁膜17中に、第1の配線12の表面を露出させる接続孔17aを形成した後に、配線溝17bを形成する。この場合、接続孔17aを配線溝17bよりも先に形成するデュアルダマシン(Dual Damascene)法を用いている。
Next, as shown in FIG. 12B, after the
次に、図12(c)に示すように、接続孔17a及び配線溝17bを含む第2の絶縁膜17の上に、バリアメタル膜、シード膜、及びメッキ膜を順に堆積した後に、金属系のCMPを用いて、接続孔17a及び配線溝17bの内部からはみ出している余分なバリアメタル膜、シード膜、及びメッキ膜を取り除くことにより、ビア18及び第2の配線19を形成する。このようにして、第1の配線12及び第2の配線19よりなる2層配線が形成される。
Next, as shown in FIG. 12C, a barrier metal film, a seed film, and a plating film are sequentially deposited on the second
以上のように、銅膜よりなる第1の配線12間にAirGap16が形成された多層配線を有する半導体装置を製造することができる。空気よりなるAirGap16における比誘電率は、第1の絶縁膜10の比誘電率の約1/4である。このため、AirGap16を設けることによって、隣り合う第1の配線12間の容量を低減することができる。したがって、隣り合う第1の配線12間における信号の遅延を抑制することができるので、動作マージンが広く且つ誤動作が生じにくい半導体装置を実現することができると共に、従来の配線材料を活用することができるので、低コスト化を図ることができる。
しかしながら、前述したAirGapの形成方法によると、以下に示す問題が生じることが見出された。 However, it has been found that the following problems occur according to the AirGap formation method described above.
まず、前記レジストパターン14(図11(c)参照)が第1の配線12に対してアライメントずれを起こした場合に問題が生じる。すなわち、アライメントずれが生じたレジストパターン14を用いてエッチングを行なうと、例えば図13(a)に示すように、第1の配線12間に形成される配線間ギャップ15aは、図11(d)に示した配線間ギャップ15と比較して、アライメントずれが生じた分だけ小さい形状になる。このように、第1の配線12間における間隙の形状が小さくなることに加えて、ライナー絶縁膜13における第1の配線12上に存在している部分の一部が除去されることにより、第1の配線12の一部12aが露出する。この場合、エッチングによって第1の配線12間に配線間ギャップ15aが形成される際に、銅膜よりなる第1の配線12の表面の一部12aが酸化したり又はその一部12aにダメージが与えられる等して、第1の配線12の信頼性を劣化させてしまう。
First, a problem occurs when the resist pattern 14 (see FIG. 11C) is misaligned with respect to the
また、第1の配線12と接続孔17aとがボーダーレス、つまり、第1の配線12の配線幅と接続孔17aの直径とが同一寸法を有するように設計されており、フォトリソグラフィー工程においてアライメントずれが生じた場合に問題が生じる。すなわち、図13(b)に示すように、フォトリソグラフィー工程においてアライメントずれが生じて、接続孔17aがずれて形成されると、接続孔17aが開口される際に当該接続孔17aとAirGap16とが連通、すなわち、AirGap16に接続孔17aが貫通してしまう。この場合、後工程において、接続孔17aに対する配線材料の埋め込みをうまく行なうことが困難である。
Further, the
前記に鑑み、本発明の目的は、アライメントずれが生じる場合に、配線にダメージを与えることがなく、また、AirGapと接続孔とが貫通することがない半導体装置の製造方法、及びその製造方法によって製造された半導体装置を提供することである。 In view of the above, an object of the present invention is to provide a semiconductor device manufacturing method and a manufacturing method thereof that do not damage the wiring when the misalignment occurs and that the AirGap and the connection hole do not penetrate. It is to provide a manufactured semiconductor device.
本発明に係る第1の半導体装置の製造方法は、第1の絶縁膜中に、互いに間隔を開けて隣り合う複数の下層配線を形成する工程と、第1の絶縁膜における下層配線間に存在する部分を除去して配線間ギャップを形成する工程と、下層配線と配線間ギャップが形成された第1の絶縁膜との上に、配線間ギャップからエアギャップが形成されるように、第2の絶縁膜を形成する工程と、第2の絶縁膜中に、下層配線と接続する接続部を形成すると共に、接続部と接続する上層配線を形成する工程とを備え、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するように形成されることを特徴とする。 The first method for manufacturing a semiconductor device according to the present invention includes a step of forming a plurality of adjacent lower layer wirings spaced apart from each other in the first insulating film, and a lower layer wiring in the first insulating film. The second gap is formed such that an air gap is formed from the inter-wiring gap on the step of removing the portion to be formed and forming the inter-wiring gap, and the lower wiring and the first insulating film in which the inter-wiring gap is formed. And forming a connection portion connected to the lower layer wiring and forming an upper layer wiring connected to the connection portion in the second insulating film. Among the lower layer wirings, the air gap is formed so as to be connected to those not formed adjacent to each other.
本発明に係る第1の半導体装置の製造方法によると、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するように形成するので、アライメントずれが生じても、接続孔を形成する際にエアギャップと接続孔とが貫通することを防止することができる。このように、下層配線間にエアギャップを形成して配線間容量の低減を図ると共に接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。 According to the first method for manufacturing a semiconductor device of the present invention, the connecting portion is formed so as to be connected to one of the plurality of lower layer wirings in which the air gap is not formed adjacent to each other. However, it is possible to prevent the air gap and the connection hole from penetrating when forming the connection hole. As described above, it is possible to realize a semiconductor device having a highly reliable multilayer wiring that forms an air gap between lower layer wirings to reduce the capacitance between the wirings and prevents the occurrence of defective connection holes.
本発明に係る第1の半導体装置の製造方法において、複数の下層配線を形成する工程よりも後であって配線間ギャップを形成する工程よりも前に、複数の下層配線における各々の表面上に、キャップ層を選択的に形成する工程をさらに備えることが好ましい。 In the first method for manufacturing a semiconductor device according to the present invention, on the respective surfaces of the plurality of lower layer wirings after the step of forming the plurality of lower layer wirings and before the step of forming the inter-wiring gaps. Preferably, the method further comprises a step of selectively forming the cap layer.
このようにすると、下層配線はキャップ層に覆われているので、アライメントずれが生じても、配線間ギャップを形成する際又は接続孔を形成する際に、下層配線が露出することを防止できる。これにより、下層配線にダメージを与えることを防止できるので、信頼性に優れた配線を実現できる。また、下層配線の上にキャップ層が形成されているので、その上に堆積する絶縁膜の材料として、容量が小さい材料も自由に選択できる。 In this way, since the lower layer wiring is covered with the cap layer, even when misalignment occurs, it is possible to prevent the lower layer wiring from being exposed when the inter-wiring gap is formed or when the connection hole is formed. As a result, it is possible to prevent the lower layer wiring from being damaged, and thus it is possible to realize a highly reliable wiring. Further, since the cap layer is formed on the lower layer wiring, a material having a small capacity can be freely selected as the material of the insulating film deposited thereon.
本発明に係る第1の半導体装置の製造方法において、複数の下層配線は、各々の表面が第1絶縁膜の表面よりも低く位置するように形成されることが好ましい。 In the first method of manufacturing a semiconductor device according to the present invention, it is preferable that the plurality of lower layer wirings are formed such that each surface is positioned lower than the surface of the first insulating film.
このようにすると、下層配線における露出を防止すべき表面上にのみキャップ層を容易に形成することをできる。 In this case, the cap layer can be easily formed only on the surface where the exposure in the lower layer wiring is to be prevented.
本発明に係る第1の半導体装置の製造方法において、エアギャップと隣り合って存在している下層配線間の配線間スペースXは、下記の関係式
S≦X<3S
(但し、Sは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースである。)
を満たすことが好ましい。
In the first method for manufacturing a semiconductor device according to the present invention, an inter-wiring space X between lower layer wirings adjacent to the air gap is expressed by the following relational expression S ≦ X <3S
(However, S is the minimum inter-wiring space between the lower layer wirings formed at the minimum resolution of lithography.)
It is preferable to satisfy.
このように、配線間スペースの上限(3S)を設けることにより、配線間容量の低下を抑制することができる。さらに、エアギャップの形成が容易となるので、別途エアギャップを形成するための工程を設ける必要がなく、スループットの低減に繋がる。 Thus, by providing the upper limit (3S) of the space between wires, it is possible to suppress a decrease in the capacitance between wires. Furthermore, since the formation of the air gap is facilitated, it is not necessary to provide a separate step for forming the air gap, leading to a reduction in throughput.
本発明に係る第1の半導体装置の製造方法において、エアギャップは、接続部から、下記の関係式を満たす距離y
y=S+(L/2)
(但し、Sは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースであり、Lは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。)
だけ少なくとも離れた位置に形成されることが好ましい。
In the first method of manufacturing a semiconductor device according to the present invention, the air gap is a distance y satisfying the following relational expression from the connection portion.
y = S + (L / 2)
(However, S is the minimum inter-wiring space between the lower layer wirings formed at the minimum resolution of lithography, and L is the minimum line width of the lower layer wiring formed at the minimum resolution of lithography.)
It is preferable that they are formed at least at positions apart from each other.
このようにすると、アライメントずれが生じた場合であっても、接続部に接続する下層配線の両サイドにエアギャップが形成されることを防止できる。これにより、接続孔の不良の発生を防止できる。 In this way, even if misalignment occurs, it is possible to prevent air gaps from being formed on both sides of the lower layer wiring connected to the connection portion. Thereby, generation | occurrence | production of the defect of a connection hole can be prevented.
本発明に係る第1の半導体装置の製造方法において、配線間ギャップは、レジストパターンをマスクに用いて形成され、レジストパターンは、配線間ギャップが形成される下層配線間の領域と、該領域から、該領域を挟む下層配線の各々に向かって、下記関係式を満たす距離z
z=L/2
(但し、Lは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。)
だけ該領域を広げた領域とを露出させる開口パターンを有していることが好ましい。
In the first method of manufacturing a semiconductor device according to the present invention, the inter-wiring gap is formed using a resist pattern as a mask, and the resist pattern is formed from a region between lower-layer wirings where the inter-wiring gap is formed, and the region. , Distance z satisfying the following relational expression toward each of lower layer wirings sandwiching the region
z = L / 2
(However, L is the minimum line width of the lower layer wiring formed at the minimum resolution of lithography.)
It is preferable to have an opening pattern that exposes a region where the region is widened.
このようにすると、レジストパターンは、アライメントずれが生じた場合であっても、配線間ギャップを形成する下層配線間の領域を露出させる開口パターンを有するので、開口したい領域が小さくなることなく、十分な開口を有する配線間ギャップを形成することができる。 In this way, the resist pattern has an opening pattern that exposes a region between lower layer wirings that form a gap between wirings even when misalignment occurs. An inter-wiring gap having a large opening can be formed.
本発明に係る第1の半導体装置の製造方法において、第2の絶縁膜を形成する工程よりも後であって上層配線及び接続部を形成する工程よりも前に、CMP法により、第2の絶縁膜の表面を平坦化する工程をさらに備えることが好ましい。 In the first method of manufacturing a semiconductor device according to the present invention, the second method is performed by CMP before the step of forming the second insulating film and before the step of forming the upper layer wiring and the connection portion. It is preferable to further include a step of planarizing the surface of the insulating film.
本発明に係る第2の半導体装置の製造方法は、第1の絶縁膜中に、互いに間隔を開けて隣り合う複数の下層配線を形成する工程と、第1の絶縁膜における下層配線間に存在する部分を除去して配線間ギャップを形成する工程と、配線間ギャップに低誘電率膜を埋め込む工程と、下層配線と低誘電率膜が埋め込まれた第1の絶縁膜との上に、第2の絶縁膜を形成する工程と、第2の絶縁膜中に、下層配線と接続する接続部を形成すると共に、接続部と接続する上層配線を形成する工程とを備え、接続部は、複数の下層配線のうち、低誘電率膜が隣り合って形成されていないものと接続するように形成されることを特徴とする。 The second method for manufacturing a semiconductor device according to the present invention includes a step of forming a plurality of adjacent lower layer wirings spaced apart from each other in the first insulating film and the lower layer wirings in the first insulating film. Forming a gap between wirings by removing a portion to be formed, a step of embedding a low dielectric constant film in the gap between wirings, and a first insulating film embedded with a lower wiring and a low dielectric constant film, And forming a connection portion connected to the lower layer wiring and forming an upper layer wiring connected to the connection portion in the second insulating film, and the connection portion includes a plurality of connection portions. Of the lower layer wiring, the low-dielectric constant film is formed so as to be connected to the one not formed next to it.
本発明に係る第2の半導体装置の製造方法によると、接続部は、複数の下層配線のうち、低誘電率膜が隣り合って形成されていないものと接続するように形成するので、アライメントずれが生じても、接続孔を形成する際に低誘電率膜が露出することはないので、接続孔内部が汚染される等の開口不良(ビアレジストポイゾニング)を発生させることはない。第1の半導体装置の製造方法と比べると、配線間容量は上昇するものの、第2の半導体装置の製造方法では、配線間ギャップに低誘電率膜を埋め込むため、第2の絶縁膜の表面には段差が生じにくいので、その段差を平坦化する工程を省略することができる。このため、第2の半導体装置の製造方法であれば、例えば材料の性質上、平坦化処理が困難である等、従来半導体製造プロセスに適用することが困難であったlow-k材料の使用が可能となる。このように、接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。 According to the second method for manufacturing a semiconductor device of the present invention, the connection portion is formed so as to be connected to one of the plurality of lower-layer wirings that is not formed adjacent to the low dielectric constant film. Even if this occurs, since the low dielectric constant film is not exposed when the connection hole is formed, an opening defect (via resist poisoning) such as contamination of the inside of the connection hole does not occur. Compared with the first method for manufacturing a semiconductor device, the capacitance between wirings is increased. However, in the second method for manufacturing a semiconductor device, a low dielectric constant film is embedded in the gap between the wirings. Since the step is difficult to occur, the step of flattening the step can be omitted. For this reason, in the case of the second method for manufacturing a semiconductor device, for example, the use of a low-k material, which has been difficult to apply to a conventional semiconductor manufacturing process, for example, due to the nature of the material, is difficult. It becomes possible. As described above, a semiconductor device including a multilayer wiring having excellent reliability for preventing the occurrence of a defective connection hole can be realized.
本発明に係る第2の半導体装置の製造方法において、下層配線を形成する工程よりも後であって配線間ギャップを形成する工程よりも前に、複数の下層配線における各々の表面上に、キャップ層を選択的に形成する工程をさらに備えることが好ましい。 In the second method for manufacturing a semiconductor device according to the present invention, a cap is formed on each surface of the plurality of lower layer wirings after the step of forming the lower layer wirings and before the step of forming the inter-wiring gaps It is preferable to further include a step of selectively forming the layer.
このようにすると、下層配線はキャップ層に覆われているので、アライメントずれが生じても、配線間ギャップを形成する際又は接続孔を形成する際に、下層配線が露出することを防止できる。これにより、下層配線にダメージを与えることを防止できるので、信頼性に優れた配線を実現できる。また、下層配線の上にキャップ層が形成されているので、その上に堆積する絶縁膜の材料として、容量が小さい材料も自由に選択できる。 In this way, since the lower layer wiring is covered with the cap layer, even when misalignment occurs, it is possible to prevent the lower layer wiring from being exposed when the inter-wiring gap is formed or when the connection hole is formed. As a result, it is possible to prevent the lower layer wiring from being damaged, and thus it is possible to realize a highly reliable wiring. Further, since the cap layer is formed on the lower layer wiring, a material having a small capacity can be freely selected as the material of the insulating film deposited thereon.
本発明に係る第2の半導体装置の製造方法において、下層配線は、各々の表面が第1絶縁膜の表面よりも低く位置するように形成されることが好ましい。 In the second method for fabricating a semiconductor device according to the present invention, the lower layer wiring is preferably formed such that each surface is positioned lower than the surface of the first insulating film.
このようにすると、下層配線における露出を防止すべき表面上にのみキャップ層を容易に形成することをできる。 In this case, the cap layer can be easily formed only on the surface where the exposure in the lower layer wiring is to be prevented.
本発明に係る第2の半導体装置の製造方法において、低誘電率膜と隣り合って存在している下層配線間の配線間スペースXは、下記の関係式
S≦X
(但し、Sは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースである。)
を満たすことが好ましい。
In the second method for manufacturing a semiconductor device according to the present invention, the inter-wiring space X between the lower wirings adjacent to the low dielectric constant film is expressed by the following relational expression S ≦ X
(However, S is the minimum inter-wiring space between the lower layer wirings formed at the minimum resolution of lithography.)
It is preferable to satisfy.
このように、第2の半導体装置の製造方法では、配線間ギャップにエアギャップを設けるのではなく、配線間ギャップに低誘電率膜を埋め込むため、配線間スペースの上限を設ける必要がないので、設計の自由度が高まる。 Thus, in the second method for manufacturing a semiconductor device, an air gap is not provided in the inter-wiring gap, but a low dielectric constant film is embedded in the inter-wiring gap, so there is no need to provide an upper limit for the inter-wiring space. Increase design freedom.
本発明に係る第2の半導体装置の製造方法において、低誘電率膜は、接続部から、下記の関係式を満たす距離y
y=S+(L/2)
(但し、Sは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースであり、Lは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。)
だけ少なくとも離れた位置に形成されることが好ましい。
In the second method for manufacturing a semiconductor device according to the present invention, the low dielectric constant film is a distance y satisfying the following relational expression from the connection portion:
y = S + (L / 2)
(However, S is the minimum inter-wiring space between the lower layer wirings formed at the minimum resolution of lithography, and L is the minimum line width of the lower layer wiring formed at the minimum resolution of lithography.)
It is preferable that they are formed at least at positions apart from each other.
このようにすると、アライメントずれが生じた場合であっても、接続部に接続する下層配線の両サイドにエアギャップが形成されることを防止できる。これにより、接続孔の不良の発生を防止できる。 In this way, even if misalignment occurs, it is possible to prevent air gaps from being formed on both sides of the lower layer wiring connected to the connection portion. Thereby, generation | occurrence | production of the defect of a connection hole can be prevented.
本発明に係る第2の半導体装置の製造方法において、配線間ギャップは、レジストパターンをマスクに用いて形成され、レジストパターンは、配線間ギャップが形成される下層配線間の領域と、該領域から、該領域を挟む下層配線の各々に向かって、下記関係式を満たす距離z
z=L/2
(但し、Lは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。)
だけ該領域を広げた領域とを露出させる開口パターンを有していることが好ましい。
In the second method for manufacturing a semiconductor device according to the present invention, the inter-wiring gap is formed using a resist pattern as a mask, and the resist pattern is formed from a region between lower-layer wirings where the inter-wiring gap is formed, , Distance z satisfying the following relational expression toward each of lower layer wirings sandwiching the region
z = L / 2
(However, L is the minimum line width of the lower layer wiring formed at the minimum resolution of lithography.)
It is preferable to have an opening pattern that exposes a region where the region is widened.
このようにすると、レジストパターンは、アライメントずれが生じた場合であっても、配線間ギャップを形成する下層配線間の領域を露出させる開口パターンを有するので、開口したい領域が小さくなることなく、十分な開口を有する配線間ギャップを形成することができる。 In this way, the resist pattern has an opening pattern that exposes a region between lower layer wirings that form a gap between wirings even when misalignment occurs. An inter-wiring gap having a large opening can be formed.
本発明に係る第3の半導体装置の製造方法は、第1の絶縁膜中に、互いに間隔を開けて隣り合う複数の下層配線を形成する工程と、複数の下層配線と第1の絶縁膜との上に第2の絶縁膜を形成する工程と、第1の絶縁膜における下層配線間に存在する部分と第2の絶縁膜における部分上に存在する部分とを除去して配線間ギャップを形成する工程と、第2の絶縁膜と配線間ギャップが形成された第1の絶縁膜との上に、配線間ギャップからエアギャップが形成されるように、第3の絶縁膜を形成する工程と、第3の絶縁膜中に、下層配線と接続する接続部を形成すると共に、接続部と接続する上層配線を形成する工程とを備え、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するように形成されることを特徴とする。 According to the third method of manufacturing a semiconductor device of the present invention, a step of forming a plurality of lower layer wirings adjacent to each other with a space therebetween in the first insulating film, a plurality of lower layer wirings and the first insulating film, Forming a second insulating film on the substrate, and removing a portion existing between the lower wirings in the first insulating film and a portion existing on the second insulating film to form an interwiring gap And a step of forming a third insulating film on the second insulating film and the first insulating film in which the interwiring gap is formed so that an air gap is formed from the interwiring gap. Forming a connection portion connected to the lower layer wiring and forming an upper layer wiring connected to the connection portion in the third insulating film, wherein the connection portion has an air gap among the plurality of lower layer wirings. Formed so as to connect with those not formed next to each other And wherein the door.
本発明に係る第3の半導体装置の製造方法によると、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するように形成するので、アライメントずれが生じても、接続孔を形成する際にエアギャップと接続孔とが貫通することを防止することができる。このように、下層配線間にエアギャップを形成して配線間容量の低減を図ると共に接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。 According to the third method of manufacturing a semiconductor device according to the present invention, the connection portion is formed so as to connect to a plurality of lower-layer wirings that are not formed adjacent to each other, and therefore misalignment occurs. However, it is possible to prevent the air gap and the connection hole from penetrating when forming the connection hole. As described above, it is possible to realize a semiconductor device having a highly reliable multilayer wiring that forms an air gap between lower layer wirings to reduce the capacitance between the wirings and prevents the occurrence of defective connection holes.
本発明に係る第3の半導体装置の製造方法において、エアギャップと隣り合って存在している下層配線間の配線間スペースXは、下記の関係式
S≦X<3S
(但し、Sは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースである。)
を満たすことが好ましい。
In the third method for manufacturing a semiconductor device according to the present invention, an inter-wiring space X between lower layer wirings adjacent to the air gap is expressed by the following relational expression S ≦ X <3S
(However, S is the minimum inter-wiring space between the lower layer wirings formed at the minimum resolution of lithography.)
It is preferable to satisfy.
このように、配線間スペースの上限(3S)を設けることにより、配線間容量の低下を抑制することができる。さらに、エアギャップの形成が容易となるので、別途エアギャップを形成するための工程を設ける必要がなく、スループットの低減に繋がる。 Thus, by providing the upper limit (3S) of the space between wires, it is possible to suppress a decrease in the capacitance between wires. Furthermore, since the formation of the air gap is facilitated, it is not necessary to provide a separate step for forming the air gap, leading to a reduction in throughput.
本発明に係る第3の半導体装置の製造方法において、エアギャップは、接続部から、下記の関係式を満たす距離y
y=S+(L/2)
(但し、Sは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースであり、Lは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。)
だけ少なくとも離れた位置に形成されていることが好ましい。
In the third method of manufacturing a semiconductor device according to the present invention, the air gap is a distance y satisfying the following relational expression from the connecting portion.
y = S + (L / 2)
(However, S is the minimum inter-wiring space between the lower layer wirings formed at the minimum resolution of lithography, and L is the minimum line width of the lower layer wiring formed at the minimum resolution of lithography.)
It is preferable that they are formed at least at positions apart from each other.
このようにすると、レジストパターンは、アライメントずれが生じた場合であっても、配線間ギャップを形成する下層配線間の領域を露出させる開口パターンを有するので、開口したい領域が小さくなることなく、十分な開口を有する配線間ギャップを形成することができる。 In this way, the resist pattern has an opening pattern that exposes a region between lower layer wirings that form a gap between wirings even when misalignment occurs. An inter-wiring gap having a large opening can be formed.
本発明に係る第3の半導体装置の製造方法において、エアギャップは、第1の領域を露出させる第1の開口パターンを有する第1のレジストパターンをマスクに用いて形成され、第1の開口パターンは、下層配線間の第2の領域を露出させる第2の開口パターンを有する第2のレジストパターンを膨潤させることにより、第2の領域よりも狭い領域である第1の領域を露出させるように形成されていることが好ましい。 In the third method of manufacturing a semiconductor device according to the present invention, the air gap is formed using a first resist pattern having a first opening pattern that exposes the first region as a mask. Swells the second resist pattern having the second opening pattern that exposes the second region between the lower layer wirings so that the first region that is narrower than the second region is exposed. Preferably it is formed.
このように、膨潤処理により、第1の開口パターンにおいて露出する第1の領域が下層配線間の第2の領域よりも狭くしているので、第1の開口パターンはリソグラフィーの最小解像度にて形成されるパターンよりも細かいパターンとなる。このため、アライメントずれか生じた場合であっても、除去された第2の絶縁膜の下に下層配線が露出することを防止できるので、下層配線にダメージを与えることを防止できる。 Thus, since the first region exposed in the first opening pattern is narrower than the second region between the lower layer wirings by the swelling treatment, the first opening pattern is formed with the minimum resolution of lithography. The pattern is finer than the pattern to be printed. For this reason, even if misalignment occurs, it is possible to prevent the lower layer wiring from being exposed under the removed second insulating film, thereby preventing the lower layer wiring from being damaged.
本発明に係る第3の半導体装置の製造方法において、第1のレジストパターンは、下層配線間の中央に向かって、下記の関係式を満たす距離q
q=L/3
(但し、Lは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。)
だけ第2のレジストパターンを膨潤させることによって形成されていることが好ましい。
In the third method of manufacturing a semiconductor device according to the present invention, the first resist pattern has a distance q satisfying the following relational expression toward the center between the lower layer wirings.
q = L / 3
(However, L is the minimum line width of the lower layer wiring formed at the minimum resolution of lithography.)
It is preferable that the second resist pattern is formed by swelling only.
このようにすると、アライメントずれか生じた場合であっても、除去された第2の絶縁膜の下に下層配線が露出することを確実に防止できるので、下層配線にダメージを与えることを確実に防止できる。 In this way, even if misalignment occurs, it is possible to reliably prevent the lower layer wiring from being exposed under the removed second insulating film, so that the lower layer wiring can be reliably damaged. Can be prevented.
本発明に係る第3の半導体装置の製造方法において、第2の絶縁膜を形成する工程よりも後であって上層配線及び接続部を形成する工程よりも前に、CMP法により、第2の絶縁膜の表面を平坦化する工程をさらに備えることが好ましい。 In the third method of manufacturing a semiconductor device according to the present invention, the second method is performed by CMP before the step of forming the second insulating film and before the step of forming the upper layer wiring and the connection portion. It is preferable to further include a step of planarizing the surface of the insulating film.
本発明に係る第1の半導体装置は、第1の絶縁膜中に、互いに間隔を開けて隣り合うように形成された複数の下層配線と、下層配線と第1の絶縁膜との上に形成された第2の絶縁膜と、第2の絶縁膜中に形成され、下層配線と接続する接続部と、第2の絶縁膜中に形成され、接続部と接続する上層配線とを備え、下層配線間には、第1の絶縁膜における下層配線間に存在する部分が除去されてなる配線間ギャップが第2の絶縁膜によって覆われてなるエアギャップが形成されており、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続していることを特徴とする。 A first semiconductor device according to the present invention is formed in a first insulating film on a plurality of lower layer wirings formed adjacent to each other with a space therebetween, and the lower layer wirings and the first insulating film. A second insulating film formed in the second insulating film and connected to the lower wiring; and an upper wiring formed in the second insulating film and connected to the connecting part. Between the wirings, an air gap is formed in which an inter-gap gap formed by removing a portion existing between lower layer wirings in the first insulating film is covered with a second insulating film, and a plurality of connecting portions are provided. Of the lower layer wirings, the air gaps are connected to ones that are not formed adjacent to each other.
本発明に係る第1の半導体装置によると、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するので、アライメントずれが生じても、接続孔を形成する際にエアギャップと接続孔とが貫通することを防止することができる。このように、下層配線間にエアギャップを形成して配線間容量の低減を図ると共に接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。 According to the first semiconductor device of the present invention, the connection portion is connected to one of the plurality of lower layer wirings in which the air gap is not formed adjacently, so that the connection hole is formed even if misalignment occurs. In doing so, it is possible to prevent the air gap and the connection hole from penetrating. As described above, it is possible to realize a semiconductor device having a highly reliable multilayer wiring that forms an air gap between lower layer wirings to reduce the capacitance between the wirings and prevents the occurrence of defective connection holes.
本発明に係る第1の半導体装置において、エアギャップと隣り合って存在している下層配線間の配線間スペースXは、下記の関係式
S≦X<3S
(但し、Sは、リソグラフィーの最小解像度にて形成される下層配線間の最小配線間スペースである。)
を満たすことが好ましい。
In the first semiconductor device according to the present invention, the inter-wiring space X between the lower layer wirings adjacent to the air gap is expressed by the following relational expression S ≦ X <3S
(However, S is the minimum inter-wiring space between lower layer wirings formed at the minimum resolution of lithography.)
It is preferable to satisfy.
このように、配線間スペースの上限(3S)を設けることにより、配線間容量の低下を抑制することができる。さらに、エアギャップの形成が容易となるので、別途エアギャップを形成するための工程を設ける必要がなく、スループットの低減に繋がる。 Thus, by providing the upper limit (3S) of the space between wires, it is possible to suppress a decrease in the capacitance between wires. Furthermore, since the formation of the air gap is facilitated, it is not necessary to provide a separate step for forming the air gap, leading to a reduction in throughput.
本発明に係る第1の半導体装置において、エアギャップは、接続部から、下記の関係式を満たす距離y
y=S+(L/2)
(但し、Sは、リソグラフィーの最小解像度にて形成される下層配線間の最小配線間スペースであり、Lは、リソグラフィーの最小解像度にて形成される下層配線の最小線幅である。)
だけ少なくとも離れた位置に形成されていることが好ましい。
In the first semiconductor device according to the present invention, the air gap is a distance y satisfying the following relational expression from the connecting portion.
y = S + (L / 2)
(However, S is the minimum inter-wiring space between the lower layer wirings formed at the minimum resolution of lithography, and L is the minimum line width of the lower layer wiring formed at the minimum resolution of lithography.)
It is preferable that they are formed at least at positions apart from each other.
このようにすると、アライメントずれが生じた場合であっても、接続部に接続する下層配線の両サイドにエアギャップが形成されることを防止できる。これにより、接続孔の不良の発生を防止できる。 In this way, even if misalignment occurs, it is possible to prevent air gaps from being formed on both sides of the lower layer wiring connected to the connection portion. Thereby, generation | occurrence | production of the defect of a connection hole can be prevented.
本発明に係る第2の半導体装置は、第1の絶縁膜中に、互いに間隔を開けて隣り合うように形成された複数の下層配線と、下層配線と第1の絶縁膜との上に形成された第2の絶縁膜と、第2の絶縁膜中に形成され、下層配線と接続する接続部と、第2の絶縁膜中に形成され、接続部と接続する上層配線とを備え、下層配線間には、第1の絶縁膜における下層配線間に存在する部分が除去されてなる配線間ギャップが第2の絶縁膜によって覆われた領域に埋め込まれてなる低誘電率膜が形成されており、接続部は、複数の下層配線のうち、低誘電率膜が隣り合って形成されていないものと接続していることを特徴とする。 A second semiconductor device according to the present invention is formed in a first insulating film on a plurality of lower layer wirings formed adjacent to each other with a space therebetween, and on the lower layer wiring and the first insulating film. A second insulating film formed in the second insulating film and connected to the lower wiring; and an upper wiring formed in the second insulating film and connected to the connecting part. Between the wirings, a low dielectric constant film is formed in which an inter-wiring gap formed by removing a portion existing between lower wirings in the first insulating film is buried in a region covered with the second insulating film. The connecting portion is connected to a plurality of lower layer wirings that are not formed adjacent to each other with a low dielectric constant film.
本発明に係る第2の半導体装置によると、接続部は、複数の下層配線のうち、低誘電率膜が隣り合って形成されていないものと接続するように形成するので、アライメントずれが生じても、接続孔を形成する際に低誘電率膜が露出することはないので、接続孔内部が汚染される等の開口不良(ビアレジストポイゾニング)を発生させることはない。第1の半導体装置と比べると、配線間容量は上昇するものの、第2の半導体装置では、配線間ギャップに低誘電率膜を埋め込むため、第2の絶縁膜の表面には段差が生じにくいので、その段差を平坦化する工程を省略して形成可能である。このため、第2の半導体装置であれば、例えば材料の性質上、平坦化処理が困難である等、従来半導体製造プロセスに適用することが困難であったlow-k材料の使用が可能となる。このように、接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。 According to the second semiconductor device of the present invention, the connection portion is formed so as to be connected to one of the plurality of lower layer wirings where the low dielectric constant film is not formed adjacent to each other. However, since the low dielectric constant film is not exposed when the connection hole is formed, an opening defect (via resist poisoning) such as contamination of the inside of the connection hole does not occur. Compared to the first semiconductor device, the inter-wiring capacitance increases, but in the second semiconductor device, a low dielectric constant film is embedded in the inter-wiring gap, so that a step does not easily occur on the surface of the second insulating film. The step of flattening the step can be omitted. For this reason, in the case of the second semiconductor device, it is possible to use a low-k material that has been difficult to apply to a conventional semiconductor manufacturing process, for example, due to the nature of the material, which makes it difficult to perform planarization. . As described above, a semiconductor device including a multilayer wiring having excellent reliability for preventing the occurrence of a defective connection hole can be realized.
本発明に係る第2の半導体装置において、低誘電率膜と隣り合って存在している下層配線間の配線間スペースXは、下記の関係式
S≦X
(但し、Sは、リソグラフィーの最小解像度にて形成される下層配線間の最小配線間スペースである。)
を満たすことが好ましい。
In the second semiconductor device according to the present invention, the inter-wiring space X between the lower wirings adjacent to the low dielectric constant film is expressed by the following relational expression S ≦ X
(However, S is the minimum inter-wiring space between lower layer wirings formed at the minimum resolution of lithography.)
It is preferable to satisfy.
このように、第2の半導体装置では、配線間ギャップにエアギャップを設けるのではなく、配線間ギャップに低誘電率膜を埋め込むため、配線間スペースの上限を設ける必要がないので、設計の自由度は高い。 Thus, in the second semiconductor device, the air gap is not provided in the inter-wiring gap, but the low dielectric constant film is embedded in the inter-wiring gap, so there is no need to provide an upper limit for the inter-wiring space. The degree is high.
本発明に係る第2の半導体装置において、低誘電率膜は、接続部から、下記の関係式を満たす距離y
y=S+(L/2)
(但し、Sは、リソグラフィーの最小解像度にて形成される下層配線間の最小配線間スペースであり、Lは、リソグラフィーの最小解像度にて形成される下層配線の最小線幅である。)
だけ少なくとも離れた位置に形成されていることが好ましい。
In the second semiconductor device according to the present invention, the low dielectric constant film is a distance y satisfying the following relational expression from the connection portion:
y = S + (L / 2)
(However, S is the minimum inter-wiring space between the lower layer wirings formed at the minimum resolution of lithography, and L is the minimum line width of the lower layer wiring formed at the minimum resolution of lithography.)
It is preferable that they are formed at least at positions apart from each other.
このようにすると、アライメントずれが生じた場合であっても、接続部に接続する下層配線の両サイドにエアギャップが形成されることを防止できる。これにより、接続孔の不良の発生を防止できる。 In this way, even if misalignment occurs, it is possible to prevent air gaps from being formed on both sides of the lower layer wiring connected to the connection portion. Thereby, generation | occurrence | production of the defect of a connection hole can be prevented.
本発明に係る第1又は第2の半導体装置において、複数の下層配線の各々における表面と第2の絶縁膜との間には、キャップ層が形成されていることが好ましい。 In the first or second semiconductor device according to the present invention, it is preferable that a cap layer is formed between the surface of each of the plurality of lower layer wirings and the second insulating film.
このようにすると、下層配線はキャップ層に覆われているので、アライメントずれが生じても、配線間ギャップを形成する際又は接続孔を形成する際に、下層配線が露出することを防止できる。これにより、下層配線にダメージを与えることを防止できるので、信頼性に優れた配線を実現できる。また、下層配線の上にキャップ層が形成されているので、その上に堆積する絶縁膜の材料として、容量が小さい材料も自由に選択できる。 In this way, since the lower layer wiring is covered with the cap layer, even when misalignment occurs, it is possible to prevent the lower layer wiring from being exposed when the inter-wiring gap is formed or when the connection hole is formed. As a result, it is possible to prevent the lower layer wiring from being damaged, and thus it is possible to realize a highly reliable wiring. Further, since the cap layer is formed on the lower layer wiring, a material having a small capacity can be freely selected as the material of the insulating film deposited thereon.
本発明に係る第1又は第2の半導体装置において、キャップ層は、下層配線の配線幅よりも広い幅を有し、下層配線に対してひさし型の形状を有していることが好ましい。 In the first or second semiconductor device according to the present invention, it is preferable that the cap layer has a width wider than the wiring width of the lower layer wiring, and has an eaves shape with respect to the lower layer wiring.
このようにすると、第2の絶縁膜の堆積の際に、ひさし型の形状部分の上に成長する第2の絶縁膜が、配線間ギャップを塞ぐので、エアギャップが大きく形成される。このため、配線間容量をより低減することができる。 In this case, when the second insulating film is deposited, the second insulating film that grows on the eaves-shaped portion closes the gap between the wirings, so that a large air gap is formed. For this reason, the capacity | capacitance between wiring can be reduced more.
本発明に係る第1又は第2の半導体装置において、複数の下層配線は、各々の表面が第1絶縁膜の表面よりも低く位置するように形成されていることが好ましい。 In the first or second semiconductor device according to the present invention, it is preferable that the plurality of lower-layer wirings are formed so that each surface is positioned lower than the surface of the first insulating film.
このようにすると、下層配線における露出を防止すべき表面上にのみキャップ層を容易に形成することをできる。 In this case, the cap layer can be easily formed only on the surface where the exposure in the lower layer wiring is to be prevented.
本発明に係る第3の半導体装置は、第1の絶縁膜中に、互いに間隔を開けて隣り合うように形成された複数の下層配線と、下層配線と第1の絶縁膜との上に形成された第2の絶縁膜と、第2の絶縁膜の上に形成された第3の絶縁膜と、第3の絶縁膜中に形成され、下層配線と接続する接続部と、第3の絶縁膜中に形成され、接続部と接続する上層配線とを備え、下層配線間には、第1の絶縁膜における下層配線間に存在する部分及び第2の絶縁膜における部分上に存在している部分が除去されてなる配線間ギャップが第3の絶縁膜によって覆われてなるエアギャップが形成されており、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続していることを特徴とする。 The third semiconductor device according to the present invention is formed in the first insulating film on the plurality of lower layer wirings formed adjacent to each other with a space therebetween, and the lower layer wiring and the first insulating film. A second insulating film formed, a third insulating film formed on the second insulating film, a connecting portion formed in the third insulating film and connected to the lower layer wiring, and a third insulating film An upper layer wiring formed in the film and connected to the connecting portion, and between the lower layer wirings, a portion existing between the lower layer wirings in the first insulating film and a portion in the second insulating film An air gap is formed in which the inter-wiring gap from which the portion is removed is covered with a third insulating film, and the connection portion is one in which a plurality of lower layer wirings are not formed adjacent to each other. It is connected with.
本発明に係る第3の半導体装置によると、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するので、アライメントずれが生じても、接続孔を形成する際にエアギャップと接続孔とが貫通することを防止することができる。このように、下層配線間にエアギャップを形成して配線間容量の低減を図ると共に接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。 According to the third semiconductor device of the present invention, since the connecting portion is connected to one of the plurality of lower layer wirings where the air gap is not formed adjacent to each other, the connecting hole is formed even if misalignment occurs. In doing so, it is possible to prevent the air gap and the connection hole from penetrating. As described above, it is possible to realize a semiconductor device having a highly reliable multilayer wiring that forms an air gap between lower layer wirings to reduce the capacitance between the wirings and prevents the occurrence of defective connection holes.
本発明に係る第3の半導体装置において、エアギャップと隣り合って存在している下層配線間の配線間スペースXは、下記の関係式
S≦X<3S
(但し、Sは、リソグラフィーの最小解像度にて形成される下層配線間の最小配線間スペースである。)
を満たすことが好ましい。
In the third semiconductor device according to the present invention, the inter-wiring space X between the lower layer wirings adjacent to the air gap is expressed by the following relational expression S ≦ X <3S
(However, S is the minimum inter-wiring space between lower layer wirings formed at the minimum resolution of lithography.)
It is preferable to satisfy.
このように、配線間スペースの上限(3S)を設けることにより、配線間容量の低下を抑制することができる。さらに、エアギャップの形成が容易となるので、別途エアギャップを形成するための工程を設ける必要がなく、スループットの低減に繋がる。 Thus, by providing the upper limit (3S) of the space between wires, it is possible to suppress a decrease in the capacitance between wires. Furthermore, since the formation of the air gap is facilitated, it is not necessary to provide a separate step for forming the air gap, leading to a reduction in throughput.
本発明に係る第3の半導体装置において、エアギャップは、接続部から、下記の関係式を満たす距離y
y=S+(L/2)
(但し、Sは、リソグラフィーの最小解像度にて形成される下層配線間の最小配線間スペースであり、Lは、リソグラフィーの最小解像度にて形成される下層配線の最小線幅である。)
だけ少なくとも離れた位置に形成されていることが好ましい。
In the third semiconductor device according to the present invention, the air gap is a distance y satisfying the following relational expression from the connecting portion.
y = S + (L / 2)
(However, S is the minimum inter-wiring space between the lower layer wirings formed at the minimum resolution of lithography, and L is the minimum line width of the lower layer wiring formed at the minimum resolution of lithography.)
It is preferable that they are formed at least at positions apart from each other.
このようにすると、アライメントずれが生じた場合であっても、接続部に接続する下層配線の両サイドにエアギャップが形成されることを防止できる。これにより、接続孔の不良の発生を防止できる。 In this way, even if misalignment occurs, it is possible to prevent air gaps from being formed on both sides of the lower layer wiring connected to the connection portion. Thereby, generation | occurrence | production of the defect of a connection hole can be prevented.
本発明に係る第3の半導体装置において、第2の絶縁膜は、エアギャップと隣り合って存在している下層配線の各々のエッジから突き出すようにひさし状に形成されていることが好ましい。 In the third semiconductor device according to the present invention, the second insulating film is preferably formed in an eaves shape so as to protrude from each edge of the lower layer wiring adjacent to the air gap.
このようにすると、第3の絶縁膜の堆積の際に、ひさし型の形状部分の上に成長する第3の絶縁膜が、配線間ギャップを塞ぐので、エアギャップが大きく形成される。このため、配線間容量をより低減することができる。 In this case, when the third insulating film is deposited, the third insulating film grown on the eaves-shaped portion closes the inter-wiring gap, so that a large air gap is formed. For this reason, the capacity | capacitance between wiring can be reduced more.
本発明に係る第3の半導体装置において、第2の絶縁膜は、リソグラフィーの最小解像度にて形成される下層配線の最小線幅Lとした場合に、各々エッジから距離L/3だけ突き出したひさし状に形成されていることが好ましい。 In the third semiconductor device according to the present invention, when the second insulating film has the minimum line width L of the lower layer wiring formed at the minimum resolution of lithography, the second insulating film protrudes from the edge by a distance L / 3. It is preferable that it is formed in a shape.
このようにすると、第2の絶縁膜が距離L/3だけ突き出したひさし状に形成されているので、アライメントずれが生じた場合であっても、配線間ギャップの形成時に下層配線が露出することはないので、下層配線へのダメージを防止することができる。 In this case, since the second insulating film is formed in an eaves shape protruding by a distance L / 3, even when misalignment occurs, the lower layer wiring is exposed when the inter-wiring gap is formed. Therefore, damage to the lower layer wiring can be prevented.
本発明に係る第1、第2又は第3の半導体装置において、下層配線及び上層配線は、Cuを主成分とする金属よりなることが好ましい。 In the first, second or third semiconductor device according to the present invention, the lower layer wiring and the upper layer wiring are preferably made of a metal having Cu as a main component.
本発明に係る第1又は第2の半導体装置において、第1絶縁膜又は第2絶縁膜は、SiO2、FSG、SiOC又は有機ポリマー材料よりなることが好ましい。 In the first or second semiconductor device according to the present invention, the first insulating film or the second insulating film is preferably made of SiO 2 , FSG, SiOC, or an organic polymer material.
本発明に係る第3の半導体装置において、第1絶縁膜又は第3絶縁膜は、SiO2、FSG、SiOC又は有機ポリマー材料よりなることが好ましい。 In the third semiconductor device according to the present invention, the first insulating film or the third insulating film is preferably made of SiO 2 , FSG, SiOC, or an organic polymer material.
本発明に係る第1又は第2の半導体装置において、キャップ層は、Ta、TaN、Ti、TiN、W、WCoP、CoB、NiMoP、又はこれらの組み合わせよりなること好ましい。 In the first or second semiconductor device according to the present invention, the cap layer is preferably made of Ta, TaN, Ti, TiN, W, WCoP, CoB, NiMoP, or a combination thereof.
本発明に係る第1、第2又は第3の半導体装置において、配線間ギャップの底部は、該配線間ギャップと隣り合って存在している下層配線の底部から、下層配線幅の1/3程度掘れ込まれた位置に存在していることが好ましい。 In the first, second, or third semiconductor device according to the present invention, the bottom of the inter-wiring gap is about 1/3 of the lower-layer wiring width from the bottom of the lower-layer wiring that is adjacent to the inter-wiring gap. It is preferable that it exists in the position dug.
本発明に係る第1の半導体装置の製造方法及び第1の半導体装置によると、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するので、アライメントずれが生じても、接続孔を形成する際にエアギャップと接続孔とが貫通することを防止することができる。このように、下層配線間にエアギャップを形成して配線間容量の低減を図ると共に接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。 According to the first method for manufacturing a semiconductor device and the first semiconductor device according to the present invention, the connecting portion is connected to one of the plurality of lower-layer wirings in which the air gap is not formed adjacently. Even if this occurs, it is possible to prevent the air gap and the connection hole from penetrating when forming the connection hole. As described above, it is possible to realize a semiconductor device having a highly reliable multilayer wiring that forms an air gap between lower layer wirings to reduce the capacitance between the wirings and prevents the occurrence of defective connection holes.
本発明に係る第2の半導体装置の製造方法及び第2の半導体装置によると、接続部は、複数の下層配線のうち、低誘電率膜が隣り合って形成されていないものと接続するように形成するので、アライメントずれが生じても、接続孔を形成する際に低誘電率膜が露出することはないので、接続孔内部が汚染される等の開口不良(ビアレジストポイゾニング)を発生させることはない。第1の半導体装置と比べると、配線間容量は上昇するものの、第2の半導体装置では、配線間ギャップに低誘電率膜を埋め込むため、第2の絶縁膜の表面には段差が生じにくいので、その段差を平坦化する工程を省略して形成可能である。このため、第2の半導体装置であれば、例えば材料の性質上、平坦化処理が困難である等、従来半導体製造プロセスに適用することが困難であったlow-k材料の使用が可能となる。このように、接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。 According to the second method for manufacturing a semiconductor device and the second semiconductor device according to the present invention, the connecting portion is connected to one of the plurality of lower-layer wirings in which the low dielectric constant film is not formed adjacently. Even if misalignment occurs, the low dielectric constant film is not exposed when the connection hole is formed. Therefore, an opening defect (via resist poisoning) such as contamination of the connection hole is generated. There is no. Compared to the first semiconductor device, the inter-wiring capacitance increases, but in the second semiconductor device, a low dielectric constant film is embedded in the inter-wiring gap, so that a step does not easily occur on the surface of the second insulating film. The step of flattening the step can be omitted. For this reason, in the case of the second semiconductor device, it is possible to use a low-k material that has been difficult to apply to a conventional semiconductor manufacturing process, for example, due to the nature of the material, which makes it difficult to perform planarization. . As described above, a semiconductor device including a multilayer wiring having excellent reliability for preventing the occurrence of a defective connection hole can be realized.
本発明に係る第3の半導体装置の製造方法及び第3の半導体装置によると、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するので、アライメントずれが生じても、接続孔を形成する際にエアギャップと接続孔とが貫通することを防止することができる。このように、下層配線間にエアギャップを形成して配線間容量の低減を図ると共に接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。 According to the third method for manufacturing a semiconductor device and the third semiconductor device according to the present invention, the connecting portion is connected to one of the plurality of lower-layer wirings in which the air gap is not formed adjacently. Even if this occurs, it is possible to prevent the air gap and the connection hole from penetrating when forming the connection hole. As described above, it is possible to realize a semiconductor device having a highly reliable multilayer wiring that forms an air gap between lower layer wirings to reduce the capacitance between the wirings and prevents the occurrence of defective connection holes.
以下、本発明の各実施形態について図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置及びその製造方法について、図1(a)〜(e)及び図2(a)〜(d)を参照しながら説明する。
(First embodiment)
A semiconductor device and a manufacturing method thereof according to a first embodiment of the present invention will be described with reference to FIGS. 1 (a) to (e) and FIGS. 2 (a) to (d).
まず、図1(a)に示すように、半導体能動素子が形成された半導体基板(図示せず)上に、第1の絶縁膜101を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第1の絶縁膜101中に、配線溝となる凹部を形成する。続いて、凹部の底部及び壁部を含む第1の絶縁膜101の上に、バリアメタル膜を堆積した後に、凹部を埋め込むように、例えば銅膜よりなる金属膜を堆積する。続いて、CMP(Chemical Mechanical Polish)法により、バリアメタル膜及び金属膜における第1の絶縁膜101の凹部の内部からはみ出しているそれぞれの部分を研磨除去することにより、第1のバリアメタル膜102及び第1の配線103を形成する。
First, as shown in FIG. 1A, a first
ここで、本実施形態において、第1の絶縁膜101は、シリコン酸化膜(SiO2)よりなる場合について説明するが、FSG又はlow-k材料などのその他半導体プロセスに使用されるあらゆる絶縁材料を対象としてもよい。また、第1のバリアメタル102は、タンタル(Ta)、窒化タンタル(TaN)又はこれらの積層構造よりなるのが一般的である。
Here, in the present embodiment, the case where the first insulating
また、図1(a)に示すように、第1の配線103の表面高さが、第1の絶縁膜101の表面高さよりも低くなるように、リセス103aが形成されている。このような構造は、前記したCMP法における条件を調節して、過剰に研磨除去を行なうことによって形成される。
Further, as shown in FIG. 1A, the
次に、図1(b)に示すように、第1の絶縁膜101及び第1の配線103の上に、キャップメタル膜104を堆積する。
Next, as shown in FIG. 1B, a
ここで、キャップメタル膜104は、第1のバリアメタル膜102と同様に、タンタル(Ta)、窒化タンタル(TaN)又はこれらの積層構造よりなる。また、キャップメタル膜104は、その膜厚がリセス103aの厚さよりも厚くなるように堆積される。
Here, like the first
次に、図1(c)に示すように、CMP法により、リセス103aの厚さだけキャップメタル膜104を残存させるように、キャップメタル膜104における第1の絶縁膜101の上に存在している部分を研磨除去する。
Next, as shown in FIG. 1C, the CMP metal is present on the first insulating
次に、図1(d)に示すように、第1の絶縁膜101及びキャップメタル膜104の上に、AirGapを形成するためのレジストパターン105を形成する。レジストパターン105は、第1の絶縁膜101における所望の第1の配線103間に存在する部分を除去するために用いるパターンである。つまり、レジストパターン105は、第1の絶縁膜101における所望の第1の配線103間に存在する部分上の領域101aを露出させると共に、該部分と隣接するキャップメタル膜104の上面の各領域105aを露出させる開口パターンを有している。このように、レジストパターン105は、該レジストパターン105にアライメントずれが生じる場合を考慮して、領域101aを露出させることに加えて、領域105aを露出させるセパレーションが形成された開口パターンを有している。ここで、領域105aに相当するセパレーションの寸法は、リソグラフィーの最小解像度にて形成される配線の最小線幅の半分としていることが特徴である。この点については、後述で詳説する。
Next, as shown in FIG. 1D, a resist
次に、図1(e)に示すように、レジストパターン105をマスクに用いたエッチングを行なうことにより、第1の絶縁膜101における第1の配線103間に存在する部分を除去して、配線間ギャップ106を形成する。この場合、配線間ギャップ106が形成される領域に隣接しているキャップメタル膜104は、エッチング条件により、全くエッチングされることがないので、セルフアラインによって、配線間ギャップ106を容易に形成することができる。また、配線間ギャップ106を形成する際のエッチングにおいて、イオン成分が少ない等方性エッチングを行なうので、第1の配線103が角落ちしないことが特徴である。また、配線間ギャップ106を形成する際に、該配線間ギャップ106の底部におけるほれ込み106aの量を調整することにより、配線間容量を微調整することが可能である。また、ここでは、ほれ込み106aの深さは、第1の配線103の配線幅の約1/3としている。この値は、後工程にて形成されるAirGapが、後工程にて形成される上層配線の底面にまで到達しないような構造にする必要がある点、及び前述の配線間容量の大きさの調整の点等を考慮して設定した値であるが、この値に限定するものではなく、他の値となってもかまわない。
Next, as shown in FIG. 1E, etching is performed using the resist
ここでの工程による効果は、配線間ギャップ106を形成するエッチングの際に、銅膜よりなる第1の配線103に対してダメージを与えることがまったくない点である。その理由は、第1の配線103がキャップメタル膜104によって覆われているために、エッチングの際に、第1の配線103の上面が露出しないからである。この点が、銅配線にエッチングダメージが生じる従来例とは異なる点である。また、第1の配線103の上面はキャップメタル膜104によって覆われているので、アライメントずれによってレジストパターン105に位置ずれが生じた場合であっても同様に、第1の配線103に対してダメージを与えることがない。このように、第1の配線103の表面に対してエッチングダメージを与えることを防止できるので、第1の配線103の歩留まり及び信頼性向上にとって大変有益であることに加えて、第1の配線103の上に形成される絶縁膜の膜剥がれやクラックの発生を防止できる点においても効果的である。さらに、第1の配線103がエッチングダメージを受ける場合には、エッチング装置内に銅が飛散することによって装置の汚染が問題となるが、前記工程によると、第1の配線103がエッチングダメージを受けることがないので、エッチング装置内の汚染の問題は生じない。
The effect of the process here is that the
次に、図2(a)に示すように、第1の絶縁膜101、キャップメタル膜104及び配線間ギャップ106の上に、第2の絶縁膜107を堆積する。これにより、第1の配線103間には、配線間ギャップ106からAirGap108が形成される。ここで、第2の絶縁膜107に用いる材料としては、配線間ギャップ106からAirGap108を形成することが目的であるので、段差被覆性が悪い材料を積極的に用いるとよい。ここでは、第2の絶縁膜107の材料としてSiO2を用いるが、FSG又はlow-k材料など、その他半導体プロセスに使用されるあらゆる絶縁材料を対象としてもよい。従来例によると、第1の配線103を形成した後に堆積する絶縁膜は、銅の拡散を防止する絶縁膜となるSiN又はSiC(N)などが用いられていたが、本実施形態によると、第1の配線103の表面にはキャップメタル膜104が形成されているため、銅の拡散防止という観点を考慮する必要がないので、第2の絶縁膜107の材料として、容量が小さい材料を自由に選択することができる。また、第2の絶縁膜107の表面におけるAirGap108の上部に位置する部分には段差107aが形成されている。
Next, as illustrated in FIG. 2A, a second
次に、図2(b)に示すように、CMP法により、第2の絶縁膜107における段差107aが存在している表面を平坦化する。
Next, as shown in FIG. 2B, the surface of the second
次に、図2(c)に示すように、リソグラフィー法及びドライエッチング法を用いて、第2の絶縁膜107中に、キャップメタル膜104を露出させる接続孔107bを形成すると共に、配線溝107cを形成する。なお、接続孔107bと配線溝107cとの形成は、従来例と同様に、デュアルダマシン(Dual Damasnece)法を用いて行なう。
Next, as shown in FIG. 2C, a
ここで、図2(c)では、アライメントずれが生じた場合に、接続孔107bが、第1の配線103上から少しずれて形成された状態が示されている。このように、アライメントずれが生じた場合であっても、接続孔107bが接続する第1の配線103の両サイドには、AirGap108が形成されていないので、接続孔107bがAirGap108に貫通するような不良は全く発生しない。
Here, FIG. 2C shows a state in which the
さらに、接続孔107bを形成するためのエッチング時には、第1の配線103の表面は、キャップメタル膜104によって覆われているので、第1の配線103が露出することがない。このため、前記図1(e)に示したエッチングの際と同様の効果を得ることができる。
Further, at the time of etching for forming the
次に、図2(d)に示すように、接続孔107b及び配線溝107cに金属膜を埋め込んだ後、CMP法により、該金属膜における配線溝107cからはみ出している部分を研磨除去して、ビア109及び第2の配線110を形成する。
Next, as shown in FIG. 2D, after the metal film is embedded in the
ここで、前記図1(d)に示した工程にて用いるレジストパターン105を形成するためのマスクレイアウト3Aについて、図3を参照しながら具体的に説明する。図3は、図1(d)に示したレジストパターンのマスクレイアウトの一例を説明するための平面簡略図である。なお、前述した図1(d)は、図3に示したId-Id 線における断面図に相当している。
Here, the
図3においては、第1の配線103についてのリソグラフィーの最小解像度にて形成される第1の配線103の配線幅(最小配線幅)がL、リソグラフィーの最小解像度にて形成さる第1の配線103間の距離(最小配線間スペース)がSとして示されている。また、図3においては、接続孔107b(図2(c)参照)の位置も示されている。
In FIG. 3, the wiring width (minimum wiring width) of the
図3に示すように、レジストパターン105のマスクレイアウト3Aは、接続孔107bを覆う領域及び第1の配線103間が大きく空いてる領域をレジストで覆うマスク領域3a(点が施されている領域)と、それ以外の領域を開口させる(点が施されていない領域)開口領域3bとを有している。
As shown in FIG. 3, the
マスクレイアウト3Aは自動設計にて作成されるが、配線間スペースがS以上且つ3S未満である領域が自動で検出され、検出された領域に開口領域を作成する。また、この場合、開口領域は、開口する部分が広がる側に存在している第1の配線103の方に向かって、距離L/2だけ当該開口領域の縁部が広がるように作成される。さらに、この場合、開口領域の縁部を広げると互いの開口領域の縁部が重なり合う場合には、重なる縁部を消去して1つの図形になるように開口領域を作成する。さらに、接続孔107bが形成される領域では、接続孔107bの形成領域からその周囲にS+(L/2)で広げた部分がマスクされるように、マスク領域を作成し、先に作成された開口領域から当該マスク領域を差し引く。このようにして、図1(d)に示したレジストパターン105を形成するためのマスク領域3a及び開口領域3bを有するマスクレイアウト3Aを設計する。
Although the
ここで、まず、配線間距離(配線間スペース)がS以上且つ3S未満である領域を検出させる理由、すなわち、配線間スペースの上限として3S未満とする理由について、図4を参照しながら具体的に説明する。 Here, first, the reason for detecting the region where the inter-wiring distance (inter-wiring space) is greater than or equal to S and less than 3S, that is, the reason why the upper limit of the inter-wiring space is less than 3S will be described in detail with reference to FIG. Explained.
図4は、配線間スペースと配線間容量との関係を示すグラフである。なお、図4では、配線間容量値(pF/mm)を縦軸に規定すると共に、配線間スペース(μm)を横軸に規定している。また、図4には、配線構造の簡略的な補足図4a、4b、4c及び4dが併せて示されている。簡略図4a及び4bは、一般的な配線の断面構造を示しており、簡略図4c及び4dは、一般的な配線間にエアギャップが形成されている断面構造を示している。 FIG. 4 is a graph showing the relationship between the wiring space and the wiring capacitance. In FIG. 4, the inter-wiring capacitance value (pF / mm) is defined on the vertical axis, and the inter-wiring space (μm) is defined on the horizontal axis. FIG. 4 also shows simplified supplementary diagrams 4a, 4b, 4c and 4d of the wiring structure. Simplified diagrams 4a and 4b show a cross-sectional structure of a general wiring, and simplified diagrams 4c and 4d show a cross-sectional structure in which an air gap is formed between the general wirings.
まず、図4に示すように、エアギャップが配線間に形成されていない構造の場合には、例えば補足図4bに示す構造から補足図4aに示す構造へと、配線間スペースが狭くなるにしたがって、配線間の寄生容量値が大きくなっていることが分かる。その程度は、配線間スペースが0.5μm以下で顕著になり、配線間スペースが0.25μm程度では、配線間スペースが1μmであるときの約2倍の寄生容量が発生している。 First, as shown in FIG. 4, in the case where the air gap is not formed between the wirings, for example, from the structure shown in the supplementary FIG. 4b to the structure shown in the supplementary FIG. It can be seen that the parasitic capacitance value between the wirings is increased. This degree becomes significant when the inter-wiring space is 0.5 μm or less. When the inter-wiring space is about 0.25 μm, the parasitic capacitance is about twice as large as when the inter-wiring space is 1 μm.
一方、図4に示すように、配線間にエアギャップが形成されている場合には、例えば補足図4cに示す構造の場合、配線間スペースは狭いが、エアギャップが形成されていない例えば補足図4bに示した構造の場合と同程度の配線間の寄生容量値に抑制することができる。特に、エアギャップが形成されていない例えば補足図4aに示した構造の場合と比較すると、配線間の寄生容量値として約60%低減させることができる。 On the other hand, when the air gap is formed between the wirings as shown in FIG. 4, for example, in the case of the structure shown in FIG. 4c, the space between the wirings is narrow but the air gap is not formed. The parasitic capacitance value between wirings can be suppressed to the same level as in the case of the structure shown in 4b. In particular, the parasitic capacitance value between the wirings can be reduced by about 60% as compared with, for example, the structure shown in Supplementary FIG. 4A in which no air gap is formed.
また、配線間スペースが広い場合、例えば補足図4dに示すようなエアギャップを有する配線構造では、例えば補足図4bに示すようなエアギャップが形成されていない配線構造と比較すると、配線間の寄生容量値に大きな差が発生しなくなることが分かる。 In addition, when the space between wirings is large, for example, in the wiring structure having an air gap as shown in supplementary FIG. 4d, the parasitic between the wirings is compared with the wiring structure in which the air gap is not formed as shown in supplementary FIG. 4b. It can be seen that there is no significant difference in the capacitance value.
つまり、配線間にエアギャップを形成することによる効果は、配線間スペースが狭い場合には、配線間の寄生容量低減に大きな効果を示すが、配線間スペースが広い場合には、配線間の寄生容量低減に高い効果は示さない。具体的には、例えば補足図4a及び4cに示すように、最小の配線間スペースの3倍以上、配線間スペースが1μm程度になると、エアギャップを配線間に形成する必要はなく、例えば補足図4bに示すように、配線間にエアギャップを形成しない構造の方が好ましい。 In other words, the effect of forming an air gap between the wirings has a great effect on reducing the parasitic capacitance between the wirings when the space between the wirings is narrow. It does not show a high effect on capacity reduction. Specifically, for example, as shown in supplementary FIGS. 4a and 4c, when the inter-wiring space is about 1 μm or more than three times the minimum inter-wiring space, there is no need to form an air gap between the wirings. As shown in 4b, a structure in which no air gap is formed between the wirings is preferable.
ところで、エアギャップの形成に適した配線間スペースに関しては、製造プロセス上の観点からの要因もある。一般に、配線間スペースが狭いほど配線間の埋め込みは難しく、ボイドが発生し易くなるので、エアギャップを形成することは容易である。一方、配線間スペースが広くなる程配線間の埋め込みは容易となるため、エアギャップを形成することは自ずと困難になるので、エアギャップを形成するためのプロセスを別途設ける必要が生じ、スループットの低下に繋がることになる。また、3S以上の配線間スペースにエアギャップを形成した後に堆積される絶縁膜の表面には、大きな段差が形成されてしまい、その後の平坦化が困難になるという問題も生じる。 By the way, regarding the space between wirings suitable for forming the air gap, there are factors from the viewpoint of the manufacturing process. In general, the narrower the space between wires, the more difficult it is to embed between wires, and voids are likely to occur, so it is easy to form an air gap. On the other hand, the larger the space between wirings, the easier it becomes to embed between the wirings. Therefore, it is naturally difficult to form an air gap, so a process for forming the air gap needs to be provided separately, resulting in a decrease in throughput. It will lead to. In addition, a large step is formed on the surface of the insulating film deposited after forming an air gap in the space between wirings of 3S or more, and there is a problem that subsequent flattening becomes difficult.
したがって、配線間距離、すなわち配線間スペースと呼ばれる最小配線間スペースを基準にすると、最小配線間スペースの3倍未満までであれば、エアギャップを形成する構造を採用する一方、最小配線間スペースの3倍以上になると、エアギャップを形成しない構造を採用することが望ましい。 Therefore, on the basis of the distance between wirings, that is, the minimum wiring space called wiring space, if it is less than three times the minimum wiring space, a structure that forms an air gap is adopted, while the minimum wiring space When it becomes three times or more, it is desirable to adopt a structure that does not form an air gap.
次に、開口領域3bの縁部が最小配線幅Lの半分だけ外側に広げて作成する理由は、アライメントずれと関係している。すなわち、アライメントずれは、最小配線幅Lのおよそ1/3だけずれることが見出されており、その点を考慮すると、開口領域3bの縁部をL/2だけ外側に広げて作成しておけば、アライメントずれが左右いずれに生じる場合であっても、第1の配線103間の一部の領域だけではなく、殆ど全ての領域に配線間ギャップ106を形成することができるので、配線間ギャップ106の空孔が小さくなることなく、大きな空孔を有するAirGap108を形成することができるからである。
Next, the reason why the edge portion of the opening region 3b is created by expanding the outer edge by half of the minimum wiring width L is related to misalignment. That is, it has been found that the misalignment is shifted by about 1/3 of the minimum wiring width L. In consideration of this point, the edge of the opening region 3b can be expanded outward by L / 2. For example, the
次に、接続孔107bの形成領域からその周囲に距離S+(L/2)だけ広げた部分がマスクされるようにする理由は、同様に、前述のアライメントずれと関係しており、接続孔107bと接続する第1の配線103の両サイドに開口領域が形成されることを防止するためである。すなわち、接続孔107bの形成領域からその周囲に距離S+(L/2)広げた部分をマスクするレジストパターンであれば、アライメントずれが左右いずれに生じる場合であっても、接続孔107bと接続する第1の配線103の両サイドに開口領域が形成されないので、アライメントずれによって接続孔107bが左右いずれかにずれて形成された場合であっても、従来例で説明したような接続孔と配線間ギャップとが貫通するといった問題の発生を防止することができるからである。
Next, the reason why the portion widened by the distance S + (L / 2) from the formation region of the
以上のようにして設計されるマスクレイアウト3Aを用いることにより、配線間スペースがS以上且つ3S未満である配線間スペースにはAirGap108が形成されると共に、ビア109を介して第2の配線110に接続する第1の配線103の両サイドにはAirGap108を形成することがないレジストパターン105を形成することができる。
By using the
(第2の実施形態)
本発明の第2の実施形態に係る半導体装置及びその製造方法について、図5(a)〜(d)及び図6(a)〜(d)を参照しながら説明する。
(Second Embodiment)
A semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described with reference to FIGS. 5 (a) to 5 (d) and FIGS. 6 (a) to (d).
まず、図5(a)に示すように、半導体能動素子が形成された半導体基板(図示せず)上に、第1の絶縁膜201を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第1の絶縁膜201中に、配線溝となる凹部を形成する。続いて、凹部の底部及び壁部を含む第1の絶縁膜201の上に、バリアメタル膜を堆積した後に、凹部を埋め込むように、例えば銅膜よりなる金属膜を堆積する。続いて、CMP(Chemical Mechanical Polish)法により、バリアメタル膜及び金属膜における第1の絶縁膜201の凹部の内部からはみ出しているそれぞれの部分を研磨除去することにより、第1のバリアメタル膜202及び第1の配線203を形成する。
First, as shown in FIG. 5A, a first
ここで、本実施形態において、第1の絶縁膜201は、シリコン酸化膜(SiO2)よりなる場合について説明するが、FSG又はlow-k材料などのその他半導体プロセスに使用されるあらゆる絶縁材料を対象としてもよい。また、第1のバリアメタル202は、タンタル(Ta)、窒化タンタル(TaN)又はこれらの積層構造よりなるのが一般的である。
Here, in the present embodiment, the case where the first insulating
次に、図5(b)に示すように、第1の配線203の上面のみに、CoWP膜よりなるキャップメタル膜204を選択的に堆積する。ここでは、キャップメタル膜204としてCoWP膜を用いたが、このように選択的に堆積できるキャップメタル膜204として、IITC2004 pp.75“High Reliability Cu Inteconnection Utilizing a low Contamination CoWP layer”又は他の文献に紹介されているように、無電解メッキ技術を用いて金属性の配線部分のみに選択的に堆積できるCoB膜又はNiMoP膜を用いてもかまわない。また、このように、選択的に堆積されるキャップメタル膜204は、第1の配線203の表面に対して等方的に成長するので、キャップメタル膜204は、第1の配線203の幅よりも広い幅を有し、その第1の配線203のエッジよりも突き出すように形成されたひさし204aを有していることが特徴である。
Next, as shown in FIG. 5B, a
次に、図5(c)に示すように、第1の絶縁膜201及びキャップメタル膜204の上に、AirGapを形成するためのレジストパターン205を形成する。レジストパターン205は、第1の絶縁膜201における所望の第1の配線203間に存在する部分を除去するために用いるパターンである。つまり、レジストパターン205は、第1の絶縁膜201における所望の第1の配線203間に存在する部分上の領域201aを露出させると共に、該部分と隣接するキャップメタル膜204の上面の各領域205aを露出させる開口パターンを有している。このように、レジストパターン205は、該レジストパターン205にアライメントずれが生じる場合を考慮して、領域201aを露出させることに加えて、領域205aを露出させるセパレーションが形成された開口パターンを有している。領域205aに相当するセパレーションの寸法は、リソグラフィーの最小解像度にて形成される配線の最小線幅の半分としていることが特徴である。この点については、後述で詳説する。
Next, as illustrated in FIG. 5C, a resist
次に、図5(d)に示すように、レジストパターン205をマスクに用いたエッチングを行なうことにより、第1の絶縁膜201における第1の配線203間に存在する部分を除去して、配線間ギャップ206を形成する。この場合、配線間ギャップ206が形成される領域に隣接しているキャップメタル膜204は、エッチング条件により、全くエッチングされないので、セルフアラインによって、配線間ギャップ206を容易に形成することができる。また、配線間ギャップ206を形成する際のエッチングにおいて、イオン成分が少ない等方性エッチングを行なうので、キャップメタル膜204におけるひさし204aの部分はそのまま残存すると共に、第1の配線203が角落ちしないことが特徴である。また、配線間ギャップ206を形成する際に、該配線間ギャップ206の底部におけるほれ込み206aの量を調整することにより、配線間容量を微調整することが可能である。また、ここでは、ほれ込み206aの深さは、第1の配線103の配線幅の約1/3としている。この値は、後工程にて形成されるAirGapが、後工程にて形成される上層配線の底面にまで到達しないような構造にする必要がある点、及び前述の配線間容量の大きさの調整とのバランスを考慮して設定した値であるが、この値に限定されるものではなく、他の値であってもかまわない。
Next, as shown in FIG. 5D, by performing etching using the resist
ここでの工程による効果は、配線間ギャップ206を形成するエッチングの際に、銅膜よりなる第1の配線203に対してダメージを与えることがまったくない点である。その理由は、第1の配線203はキャップメタル膜204によって覆われているために、エッチングの際に、第1の配線203の上面が露出しないからである。この点が、銅配線にエッチングダメージが生じる従来例とは異なる点である。また、第1の配線203の上面はキャップメタル膜204によって覆われているので、アライメントずれによってレジストパターン205に位置ずれが生じた場合であっても同様に、第1の配線203に対してダメージを与えることがない。このように、第1の配線203の表面に対してエッチングダメージを与えることを防止できるので、第1の配線203の歩留まり及び信頼性向上にとって大変有益であることに加えて、第1の配線203の上に形成される絶縁膜の膜剥がれやクラックの発生を防止できる点においても効果的である。さらに、第1の配線203がエッチングダメージを受ける場合には、エッチング装置内に銅が飛散することによって装置の汚染が問題となるが、前記工程によると、第1の配線203がエッチングダメージを受けることがないので、エッチング装置内の汚染の問題は生じない。
The effect of the process here is that the
次に、図6(a)に示すように、第1の絶縁膜201、キャップメタル膜204及び配線間ギャップ206の上に、第2の絶縁膜207を堆積する。これにより、第1の配線203間には、配線間ギャップ206からAirGap208が形成される。ここで、第2の絶縁膜207に用いる材料としては、配線間ギャップ206からAirGap208を形成することが目的であるので、段差被覆性が悪い材料を積極的に用いるとよい。ここでは、第2の絶縁膜207の材料としてSiO2を用いるが、FSG又はlow-k材料など、その他半導体プロセスに使用されるあらゆる絶縁材料を対象としてもよい。従来例によると、第1の配線203を形成した後に堆積する絶縁膜は、銅の拡散を防止する絶縁膜となるSiN又はSiC(N)などが用いられていたが、本実施形態によると、第1の配線203の表面にはキャップメタル膜204が形成されているため、銅の拡散防止という観点を考慮する必要がないので、第2の絶縁膜207の材料として、容量が小さい材料を自由に選択することができる。また、第2の絶縁膜207の表面におけるAirGap208の上部に位置する部分には段差207aが形成されている。
Next, as shown in FIG. 6A, a second
次に、図6(b)に示すように、CMP法により、第2の絶縁膜207における段差207aが存在している表面を平坦化する。
Next, as shown in FIG. 6B, the surface of the second
次に、図6(c)に示すように、リソグラフィー法及びドライエッチング法を用いて、第2の絶縁膜207中に、キャップメタル膜204を露出させる接続孔207bを形成すると共に、配線溝207cを形成する。なお、接続孔207bと配線溝207cとの形成は、従来例と同様に、デュアルダマシン(Dual Damasnece)法を用いて行なう。
Next, as shown in FIG. 6C, a
ここで、図6(c)では、アライメントずれが生じた場合に、接続孔207bが、第1の配線203上から少しずれて形成された状態が示されている。このように、アライメントずれが生じた場合であっても、接続孔207bが接続する第1の配線203の両サイドには、AirGap208が形成されていないので、接続孔207bがAirGap208に貫通するような不良は全く発生しない。
Here, FIG. 6C shows a state in which the
さらに、接続孔207bを形成するためのエッチング時には、第1の配線203の表面は、キャップメタル膜204によって覆われているので、第1の配線203が露出することがない。このため、前記図5(d)に示したエッチングの際と同様の効果を得ることができる。
Further, at the time of etching for forming the
次に、図6(d)に示すように、接続孔207b及び配線溝207cに金属膜を埋め込んだ後、CMP法により、該金属膜における配線溝207cからはみ出している部分を研磨除去して、ビア209及び第2の配線210を形成する。
Next, as shown in FIG. 6D, after the metal film is embedded in the
なお、前記図5(c)に示した工程にて用いるレジストパターンを形成するためのマスクレイアウトは、第1の実施形態で用いた図3に示したマスクレイアウトと同じであるので、ここではその説明は省略する。 Note that the mask layout for forming the resist pattern used in the process shown in FIG. 5C is the same as the mask layout shown in FIG. 3 used in the first embodiment. Description is omitted.
本発明の第2の実施形態では、前述の第1の実施形態と同じ効果を奏するが、第1の実施形態とは以下の点で異なる。すなわち、キャップメタル膜204にはひさし204aが形成されているので、後工程における第2の絶縁膜207の堆積の際に、ひさし204a上に成長する第2の絶縁膜207が配線間ギャップ206を塞ぐので、より大きなAirGap208が形成されることが特徴である。また、第1の実施形態では、配線幅が広い第1の配線203上にキャップメタル膜204を形成する場合には、CMP法の特性上、キャップメタル膜204の形成は困難であるが、第2実施形態では、金属の選択成長を利用するので、キャップメタル膜204の下地となる配線の配線幅によることなく、キャップメタル膜204を均一に堆積することができる点も大きな特徴である。
The second embodiment of the present invention achieves the same effect as the first embodiment described above, but differs from the first embodiment in the following points. That is, since the
(第3の実施形態)
本発明の第3の実施形態に係る半導体装置及びその製造方法について、前記図5(a)〜(d)及び図7(a)〜(d)を参照しながら説明する。
(Third embodiment)
A semiconductor device and a manufacturing method thereof according to the third embodiment of the present invention will be described with reference to FIGS. 5 (a) to (d) and FIGS. 7 (a) to (d).
まず、前述した図5(a)〜(d)を用いた説明と同様にして、第1の絶縁膜301に形成した凹部にバリアメタル膜302及び第1の配線303を順に形成した後、ひさし部分を有するキャップメタル膜304を形成し、さらに、第1の配線303間に配線間ギャップ306を形成する。
First, in the same manner as described with reference to FIGS. 5A to 5D, the
次に、図7(a)に示すように、第1の絶縁膜301、キャップメタル膜304及び配線間ギャップ306の上に、low-k材料311を堆積する。ここで、low-k材料311として、流動性に優れると共に塗布及び焼成形のlow-k材料を用いていることが特徴であり、配線間ギャップ306の内部にlow-k材料を流し込みながら塗布する。なお、本実施形態では、有機材料を主成分とするlow-k材料を用いた場合について説明したが、無機系の塗布材料又はポーラス材料などを用いてもよい。
Next, as illustrated in FIG. 7A, a low-
次に、図7(b)に示すように、low-k材料311を焼結した後、CMP法又はウェットエッチングなどにより、low-k材料311における配線間ギャップ306の内部以外に存在している部分を除去することにより、配線間ギャップ306の内部のみにlow-k材料311を残存させる。続いて、第1の絶縁膜301、キャップメタル膜304及びlow-k材料311の上に、第2の絶縁膜307を堆積する。従来例によると、第1の配線303を形成した後に堆積する絶縁膜は、銅の拡散を防止する絶縁膜となるSiN又はSiC(N)などが用いられていたが、本実施形態によると、第1の配線303の表面にはキャップメタル膜304が形成されているため、銅の拡散防止という観点を考慮する必要がないので、第2の絶縁膜307の材料として、容量が小さい材料を自由に選択することができる。また、第1及び第2の実施形態では、AirGapを形成したために、第2の絶縁膜(107、207)の表面に段差(107a、207a)が形成されたが、本実施形態では、AirGapを形成することなく配線間ギャップ306の内部にlow-k材料311を形成するので、第2の絶縁膜307の堆積後にはその表面に段差は生じない。このため、第2の絶縁膜307を堆積した後に、第1及び第2の実施形態のように、CMP法を用いた平坦化を行なう必要がない。
Next, as shown in FIG. 7B, after the low-
次に、図7(c)に示すように、リソグラフィー法及びドライエッチング法を用いて、第2の絶縁膜307中に、キャップメタル膜304を露出させる接続孔307bを形成すると共に、配線溝307cを形成する。なお、接続孔307bと配線溝307cとの形成は、従来例と同様に、デュアルダマシン(Dual Damasnece)法を用いて行なう。
Next, as shown in FIG. 7C, a
ここで、図7(c)では、アライメントずれが生じた場合に、接続孔307bが、第1の配線303上から少しずれて形成された状態が示されている。このように、アライメントずれが生じた場合であっても、接続孔307bが接続する第1の配線303の両サイドには、low-k材料311が形成されていないので、接続孔307b及び配線溝307cを形成する際に、low-k材料311が露出することはない。このため、接続孔307bを形成した後に配線溝307c形成用のレジストパターンを形成する等の際に発生する、接続孔307b内部が汚染される等の開口不良(ビアレジストポイゾニング)を防止することができる。
Here, FIG. 7C shows a state in which the
さらに、接続孔307bを形成するためのエッチング時には、第1の配線303の表面は、キャップメタル膜304によって覆われているので、第1の配線303が露出することがない。このため、配線間ギャップ306を形成するためのエッチングの際と同様の効果を得ることができる。
Further, during the etching for forming the
次に、図7(d)に示すように、接続孔307b及び配線溝307cに金属膜を埋め込んだ後、CMP法により、該金属膜における配線溝307cからはみ出している部分を研磨除去して、ビア309及び第2の配線310を形成する。
Next, as shown in FIG. 7D, after the metal film is embedded in the
ここで、配線間ギャップ306を形成するために用いたレジストパターンは、第1の実施形態での説明で用いたマスクレイアウトと同様のものを使用すればよいので、重複する部分の説明は省略する。但し、第1及び第2の実施形態では、図3で説明したように、配線間スペースがS以上且つ3S未満である領域を自動設計にて検出させたが、本第3の実施形態では、配線間スペースとして3Sの上限を設ける必要はない。その理由は、本第3の実施形態では、配線間ギャップ306にはAirGapを形成せずにlow-k材料311を埋め込むため、第1及び第2の実施形態とは異なって、配線スペースに応じた配線間容量の低下を考慮する必要がないと共に、後に堆積する第2の絶縁膜307の表面に段差が発生しないので、表面に形成される段差を考慮して配線間スペースの上限を設ける必要がないからである。
Here, since the resist pattern used for forming the
本発明の第3の実施形態では、配線間ギャップ306にAirGapを形成する前述の第1及び第2の実施形態とは異なって、配線間ギャップ306にlow-k材料311を埋め込む点が特徴である。このようにすると、配線間容量は上昇するものの、第2の絶縁膜307の表面には段差が形成されにくい。このため、第2の絶縁膜307を堆積した後に、CMP法を用いてその表面を平坦化する工程を行なう必要がないので、製造工程を削減することができる。また、第3の実施形態であれば、例えば材料の性質上、平坦化処理が困難である等、従来半導体製造プロセスに適用することが困難であったポーラスlow-k膜の使用が可能となる。
The third embodiment of the present invention is characterized in that, unlike the first and second embodiments in which the AirGap is formed in the
なお、本発明の第3の実施形態では、第1の配線303の上に、ひさし部分を有するキャップメタル膜304を形成する場合について説明したが、第1の実施形態と同様に、第1の配線303上にリセスを形成し、そのリセスにキャップメタル膜304を堆積する構成であっても、本発明は同様に実施可能である。
In the third embodiment of the present invention, the case where the
(第4の実施形態)
本発明の第4の実施形態に係る半導体装置及びその製造方法について、図8(a)〜(e)及び図9(a)〜(e)を参照しながら説明する。
(Fourth embodiment)
A semiconductor device and a manufacturing method thereof according to the fourth embodiment of the present invention will be described with reference to FIGS. 8 (a) to (e) and FIGS. 9 (a) to (e).
まず、図8(a)に示すように、半導体能動素子が形成された半導体基板(図示せず)上に、第1の絶縁膜401を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第1の絶縁膜401中に、配線溝となる凹部を形成する。続いて、凹部の底部及び壁部を含む第1の絶縁膜401の上に、バリアメタル膜を堆積した後に、凹部を埋め込むように、例えば銅膜よりなる金属膜を堆積する。続いて、CMP(Chemical Mechanical Polish)法により、バリアメタル膜及び金属膜における第1の絶縁膜401の凹部の内部からはみ出しているそれぞれの部分を研磨除去することにより、第1のバリアメタル膜402及び第1の配線403を形成する。
First, as shown in FIG. 8A, a first
ここで、本実施形態において、第1の絶縁膜401は、シリコン酸化膜(SiO2)よりなる場合について説明するが、FSG又はlow-k材料などのその他半導体プロセスに使用されるあらゆる絶縁材料を対象としてもよい。また、第1のバリアメタル膜402は、タンタル(Ta)、窒化タンタル(TaN)又はこれらの積層構造よりなるのが一般的である。
Here, in the present embodiment, the case where the first insulating
次に、図8(b)に示すように、第1の絶縁膜401及び第1の配線403の上に、銅の拡散を防止することを目的として、SiN又はSiC(N)等よりなるライナー絶縁膜411を堆積する。
Next, as shown in FIG. 8B, a liner made of SiN or SiC (N) is formed on the first insulating
次に、図8(c)に示すように、リソグラフィー法を用いて、ライナー絶縁膜411の上に、配線間ギャップを形成することを目的として、レジストパターン412を形成する。レジストパターン412は、第1の絶縁膜401における所望の第1の配線403間に存在する部分を除去するための開口パターンを有している。また、レジストパターン412の特徴は、該レジストパターン412のエッジ部分と第1の配線403のエッジ部分とが一致していることである。すなわち、レジストパターン412の開口パターンにおける開口径r1が、第1の配線403間の配線間スペースと一致している。
Next, as shown in FIG. 8C, a resist
次に、図8(d)に示すように、レジストパターン412に対して表面処理を施すことにより、レジストパターン411を膨潤させる。ここでは、第1の絶縁膜401における所望の第1の配線403間に存在する部分とレジストパターン412とがオーバーラップする領域r2が、配線間スペースの約1/3となるように、レジストパターン412を膨潤させる(レジストパターン412a)。このようにすると、第1の配線403間の最小の配線間スペースがSであるとした場合に、レジストパターン412aの開口パターンとして、開口径がリソグラフィー法の最小解像度にて形成された配線の配線間スペースS以下の細かい開口パターンを形成することができる。これにより、レジストパターン412aと第1の配線403とのアライメントがずれた場合であっても、その後の工程にて第1の配線403が露出することを防止できる。また、図8(c)では、レジストパターン412のエッジ部分と第1の配線403のエッジ部分とが一致するようにしているので、レジストパターン412として、第1の配線403の形成に用いたレジストパターンを利用することもできる。なお、前述のように、レジストパターン412を膨潤させてリソグラフィの最小解像度にて形成する場合よりも細かい開口パターンを形成することにより、アライメントずれに対処できればよいので、レジストパターン412のエッジ部分と第1の配線403のエッジ部分とを必ずしも一致させる必要はない。
Next, as shown in FIG. 8D, the resist
次に、図8(e)に示すように、図8(d)に示した工程で形成されたレジストパターン412aをマスクに用いて、ライナー絶縁膜411に対して異方性エッチングを行なうことにより、ライナー絶縁膜411におけるレジストパターン412aの開口パターンに露出している部分を垂直に除去して、第1の絶縁膜401の上面が露出させる。また、このように、第1の絶縁膜401の上面を露出させたところで、エッチングをストップさせる。
Next, as shown in FIG. 8E, anisotropic etching is performed on the
次に、図9(a)に示すように、第1の絶縁膜401における所望の第1の配線403間に存在している部分に対して選択性の強いエッチングを行なって、配線間ギャップ406を形成する。このとき、ライナー絶縁膜411はエッチングされず残存する。また、このとき、等方性エッチングを行なうために、配線間ギャップ406の底部におけるほれ込み406aの形状はラウンディングすることが特徴である。また、ここで、等方性エッチングの代わりにウエトエッチングを行なってもよい。このように、レジストパターン412aは、領域r2の分だけ、第1の配線403上の各々から突き出るように形成されているため、アライメントずれが生じた場合であっても、エッチングを施す面に第1の配線403が露出することはないので、第1の配線403の表面へのダメージはない。このように、第1の配線403の表面に対してエッチングダメージを与えることを防止できるので、第1の配線403の歩留まり及び信頼性向上にとって大変有益であることに加えて、第1の配線403の上に形成される絶縁膜が剥がれることを防止できる点においても効果的である。さらに、第1の配線403がエッチングダメージを受ける場合には、エッチング装置内に銅が飛散することによって装置の汚染が問題となるが、前記工程によると、第1の配線103がエッチングダメージを受けることがないので、エッチング装置内の汚染の問題は生じない。
Next, as shown in FIG. 9A, a highly selective etching is performed on a portion of the first insulating
次に、図9(b)に示すように、第1の絶縁膜401、ライナー絶縁膜411及び配線間ギャップ406の上に、第2の絶縁膜407を堆積する。これにより、第1の配線403間には、配線間ギャップ406からAirGap408が形成される。ここで、第2の絶縁膜407に用いる材料としては、配線間ギャップ406からAirGap408を形成することが目的であるので、段差被覆性が悪い材料を積極的に用いるとよい。ここでは、第2の絶縁膜407の材料としてSiO2を用いるが、FSG又はlow-k材料など、その他半導体プロセスに使用されるあらゆる絶縁材料を対象としてもよい。従来例によると、第1の配線403を形成した後に堆積する絶縁膜は、銅の拡散を防止する絶縁膜となるSiN又はSiC(N)などが用いられていたが、本実施形態によると、第1の配線403の表面にはライナー絶縁膜411が形成されているため、銅の拡散防止という観点を考慮する必要がないので、第2の絶縁膜407の材料として、容量が小さい材料を自由に選択することができる。また、第2の絶縁膜407の表面におけるAirGap408の上部に位置する部分には段差407aが形成されている。
Next, as illustrated in FIG. 9B, a second
次に、図9(c)に示すように、CMP法により、第2の絶縁膜407における段差407aが存在している表面を平坦化する。
Next, as shown in FIG. 9C, the surface of the second
次に、図9(d)に示すように、リソグラフィー法及びドライエッチング法を用いて、第2の絶縁膜407中に、第1の配線403を露出させる接続孔407bを形成すると共に、配線溝407cを形成する。なお、接続孔407bと配線溝407cとの形成は、従来例と同様に、デュアルダマシン(Dual Damasnece)法を用いて行なう。
Next, as shown in FIG. 9D, a
ここで、図9(d)では、アライメントずれが生じた場合に、接続孔407bが、第1の配線403上から少しずれて形成された状態が示されている。このように、アライメントずれが生じた場合であっても、接続孔407bが接続する第1の配線403の両サイドには、AirGap408が形成されていないので、接続孔407bがAirGap408に貫通するような不良は全く発生しない。
Here, FIG. 9D shows a state in which the
次に、図9(e)に示すように、接続孔407b及び配線溝407cに金属膜を埋め込んだ後、CMP法により、該金属膜における配線溝407cからはみ出している部分を研磨除去して、ビア409及び第2の配線410を形成する。
Next, as shown in FIG. 9E, after the metal film is embedded in the
ここで、前記図8(c)に示した工程にて用いるレジストパターンを形成するためのマスクレイアウト8Aについて、図10を参照しながら具体的に説明する。図10は、図8(c)に示したレジストパターン412のマスクレイアウトの一例を説明するための平面簡略図である。なお、図8(c)は、図10に示したVIIIc-VIIIc 線における断面図に相当している。
Here, a
図10においては、第1の配線403についてのリソグラフィーの最小解像度にて形成される配線の線幅(最小配線幅)がL、第1の配線403間のリソグラフィーの最小解像度にて形成される配線の配線間距離(最小配線間スペース)がSとして示されている。また、図10においては、後の工程(図9(d)参照)で形成される接続孔407aの位置も示されている。
In FIG. 10, the line width (minimum wiring width) of the
図10に示すように、レジストパターン412のマスクレイアウト8Aは、接続孔407bを覆う領域及び第1の配線403上の領域をレジストで覆うマスク領域8a(点が施されている領域)と、第1の配線403間におけるマスク領域8aを除く領域を開口させる(点が施されていない領域)開口領域8bとを有している。
As shown in FIG. 10, the
マスクレイアウト8Aは自動設計にて作成されるが、開口させる領域はS以上且つ3S未満である領域が自動で検出され、検出された領域に開口領域を作成する。また、接続孔407bが形成される領域では、接続孔407bの形成領域からその周囲にS+(L/2)だけ広げた部分がマスクされるように、マスク領域を作成し、先に作成された開口領域から当該マスク領域を差し引く。このようにして、図8(c)に示したレジストパターンを形成するためのマスク領域8a及び開口領域8bを有するマスクレイアウト8Aを設計する。
Although the
以上のようにして設計されるマスクレイアウト8Aを用いることにより、配線間スペースがS以上且つ3S未満である配線間スペースにAirGap408が形成されると共に、ビア409を介して第2の配線410と接続する第1の配線403の両サイドには、AirGap408が形成されないレジストパターンを形成することができる。なお、開口させる領域がS以上且つ3S未満の範囲で検出される理由、及び接続孔407bの形成領域からその周囲にS+(L/2)だけマスクする理由は、第1の実施形態で説明した通りである。
By using the
本発明は、多層配線を有する半導体装置及びその製造方法に有用である。 The present invention is useful for a semiconductor device having a multilayer wiring and a method for manufacturing the same.
101、201、301、401 第1の絶縁膜
102、202、302、402 第1のバリアメタル膜
103、203、303、403 第1の配線
103a リセス
101a、105a、201a、205a 領域
104、204、304 キャップメタル膜
105、205、412 レジストパターン
106 配線間ギャップ
106a、206a ほれ込み
107、207、307、407 第2の絶縁膜
107a、207a、407a 段差
107b、207b、307b、407b 接続孔
107c、207c、307c、407c 配線溝
108、208、408 AirGap
109、209、309、409 ビア
110、210、310、410 第2の配線
204a ひさし
311 low-k材料
411 ライナー絶縁膜
412a 膨潤後のレジストパターン
3A、8A マスクレイアウト
L リソグラフィーの最小解像度にて形成される配線の最小線幅
S リソグラフィーの最小解像度にて形成される配線の最小配線間距離(配線間スペース)
101, 201, 301, 401
109, 209, 309, 409 Via 110, 210, 310, 410
Claims (30)
前記第1の絶縁膜における前記下層配線間に存在する部分を除去して配線間ギャップを形成する工程と、
前記下層配線と前記配線間ギャップが形成された前記第1の絶縁膜との上に、前記配線間ギャップからエアギャップが形成されるように、第2の絶縁膜を形成する工程と、
前記第2の絶縁膜中に、前記下層配線と接続する接続部を形成すると共に、前記接続部と接続する上層配線を形成する工程とを備え、
前記複数の下層配線は第1の配線と第2の配線を含み、
前記接続部は前記第1の配線に電気的に接続され、
前記エアギャップは、前記接続部から、下記の関係式を満たす距離y
y=S+(L/2)
(但し、Sは、前記第1の配線と前記第2の配線間の距離であり、Lは、前記第1の配線の幅)
だけ少なくとも離れた位置に形成されることを特徴とする半導体装置の製造方法。 Forming a plurality of adjacent lower layer wirings spaced apart from each other in the first insulating film;
Removing a portion existing between the lower layer wirings in the first insulating film to form an inter-wiring gap;
Forming a second insulating film on the lower layer wiring and the first insulating film in which the inter-wiring gap is formed, so that an air gap is formed from the inter-wiring gap;
Forming a connection portion connected to the lower layer wiring and forming an upper layer wiring connected to the connection portion in the second insulating film,
The plurality of lower layer wirings include a first wiring and a second wiring,
The connecting portion is electrically connected to the first wiring;
The air gap is a distance y satisfying the following relational expression from the connection portion:
y = S + (L / 2)
(Where S is the distance between the first wiring and the second wiring, and L is the width of the first wiring)
A method of manufacturing a semiconductor device, characterized in that the semiconductor device is formed at least at a distant position.
前記複数の下層配線における各々の表面上に、キャップメタル層を選択的に形成する工程をさらに備えることを特徴とする請求項1に記載の半導体装置の製造方法。 After the step of forming the plurality of lower layer wirings and before the step of forming the inter-wiring gap,
2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of selectively forming a cap metal layer on each surface of the plurality of lower-layer wirings.
S≦X<3S
(但し、Sは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペース)
を満たすことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。 The inter-wiring space X between the lower layer wirings adjacent to the air gap is expressed by the following relational expression S ≦ X <3S
(However, S is the minimum inter-wiring space between the lower layer wirings formed at the minimum resolution of lithography)
The method of manufacturing a semiconductor device according to claim 1, wherein:
前記レジストパターンは、
前記配線間ギャップが形成される前記下層配線間の領域と、前記領域から、前記領域を挟む前記下層配線の各々に向かって、下記関係式を満たす距離z
z=L/2
(但し、Lは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅)だけ前記領域を広げた領域とを露出させる開口パターンを有していることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。 The inter-wiring gap is formed using a resist pattern as a mask,
The resist pattern is
A distance z satisfying the following relational expression from the region between the lower layer wirings where the inter-wiring gap is formed and each of the lower layer wirings sandwiching the region from the region.
z = L / 2
(Wherein L is a minimum line width of the lower layer wiring formed at a minimum resolution of lithography), and has an opening pattern that exposes a region expanded by the region. 5. The method for manufacturing a semiconductor device according to claim 4.
CMP法により、前記第2の絶縁膜の表面を平坦化する工程をさらに備えることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置の製造方法。 After the step of forming the second insulating film and before the step of forming the upper layer wiring and the connection portion,
6. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of planarizing a surface of the second insulating film by a CMP method.
前記複数の下層配線と前記第1の絶縁膜との上に第2の絶縁膜を形成する工程と、
前記下層配線の間隔上に存在する前記第2の絶縁膜の部分と、前記部分の下に存在する前記第1の絶縁膜の部分とを順次除去して配線間ギャップを形成する工程と、
前記第2の絶縁膜と前記配線間ギャップが形成された前記第1の絶縁膜との上に、前記配線間ギャップからエアギャップが形成されるように、第3の絶縁膜を形成する工程と、
前記第2の絶縁膜及び前記第3の絶縁膜中に、前記下層配線と接続する接続部を形成すると共に、前記第3の絶縁膜中に前記接続部と接続する上層配線を形成する工程とを備え、
前記複数の下層配線は第1の配線と第2の配線を含み、
前記接続部は前記第1の配線に電気的に接続され、
前記エアギャップは、前記接続部から、下記の関係式を満たす距離y
y=S+(L/2)
(但し、Sは、前記第1の配線と前記第2の配線間の距離であり、Lは、前記第1の配線の幅)
だけ少なくとも離れた位置に形成されることを特徴とする半導体装置の製造方法。 Forming a plurality of adjacent lower layer wirings spaced apart from each other in the first insulating film;
Forming a second insulating film on the plurality of lower-layer wirings and the first insulating film;
A step of sequentially removing a portion of the second insulating film existing on an interval of the lower layer wiring and a portion of the first insulating film existing below the portion to form an inter-wiring gap;
Forming a third insulating film on the second insulating film and the first insulating film in which the inter-wiring gap is formed so that an air gap is formed from the inter-wiring gap; ,
Forming a connection portion connected to the lower layer wiring in the second insulating film and the third insulating film, and forming an upper layer wiring connected to the connection portion in the third insulating film; With
The plurality of lower layer wirings include a first wiring and a second wiring,
The connecting portion is electrically connected to the first wiring;
The air gap is a distance y satisfying the following relational expression from the connection portion:
y = S + (L / 2)
(Where S is the distance between the first wiring and the second wiring, and L is the width of the first wiring)
A method of manufacturing a semiconductor device, characterized in that the semiconductor device is formed at least at a distant position.
S≦X<3S
(但し、Sは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペース)
を満たすことを特徴とする請求項9に記載の半導体装置の製造方法。 The inter-wiring space X between the lower layer wirings adjacent to the air gap is expressed by the following relational expression S ≦ X <3S
(However, S is the minimum inter-wiring space between the lower layer wirings formed at the minimum resolution of lithography)
The method of manufacturing a semiconductor device according to claim 9 , wherein:
前記第1の開口パターンを有する第1のレジストパターンは、
前記下層配線間の第2の領域を露出させる第2の開口パターンを有する第2のレジストパターンを膨潤させることにより、前記第2の領域よりも狭い領域である前記第1の領域を露出させるように形成されていることを特徴とする請求項9又は10に記載の半導体装置の製造方法。 The air gap is formed using a first resist pattern having a first opening pattern exposing the first region as a mask,
The first resist pattern having the first opening pattern is:
By swelling the second resist pattern having a second opening pattern that exposes the second region between the lower layer wirings, the first region that is narrower than the second region is exposed. the method of manufacturing a semiconductor device according to claim 9 or 10, characterized in that it is formed.
前記下層配線間の中央に向かって、下記の関係式を満たす距離q
q=L/3
(但し、Lは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅)だけ前記第2のレジストパターンを膨潤させることによって形成されていることを特徴とする請求項11に記載の半導体装置の製造方法。 The first resist pattern is:
Distance q satisfying the following relational expression toward the center between the lower layer wirings
q = L / 3
12. The method according to claim 11 , wherein the second resist pattern is swollen by (where L is a minimum line width of the lower layer wiring formed at a minimum resolution of lithography). A method for manufacturing a semiconductor device.
CMP法により、前記第3の絶縁膜の表面を平坦化する工程をさらに備えることを特徴とする請求項9〜12のいずれか1項に記載の半導体装置の製造方法。 After the step of forming the third insulating film and before the step of forming the upper layer wiring and the connection portion,
By CMP method of manufacturing a semiconductor device according to any one of claims 9 to 12, further comprising a step of flattening the surface of the third insulating film.
前記下層配線と前記第1の絶縁膜との上に形成された第2の絶縁膜と、
前記第2の絶縁膜中に形成され、前記下層配線と接続する接続部と、
前記第2の絶縁膜中に形成され、前記接続部と接続する上層配線とを備え、
前記下層配線間には、前記第1の絶縁膜における前記下層配線間に存在する部分が除去されてなる配線間ギャップが前記第2の絶縁膜によって覆われてなるエアギャップが形成されており、
前記複数の下層配線は第1の配線と第2の配線を含み、
前記接続部は前記第1の配線に電気的に接続され、
前記エアギャップは、前記接続部から、下記の関係式を満たす距離y
y=S+(L/2)
(但し、Sは、前記第1の配線と前記第2の配線間の距離であり、Lは、前記第1の配線の幅)
だけ少なくとも離れた位置に形成されており、
前記エアギャップが接触している前記第2の絶縁膜と、前記第1の配線の上に形成されている前記第2の絶縁膜とは同一の膜であることを特徴とする半導体装置。 A plurality of lower-layer wirings formed adjacent to each other with a gap in the first insulating film;
A second insulating film formed on the lower layer wiring and the first insulating film;
A connection portion formed in the second insulating film and connected to the lower layer wiring;
An upper layer wiring formed in the second insulating film and connected to the connection portion;
Between the lower layer wiring, an air gap is formed in which an inter-wiring gap formed by removing a portion existing between the lower layer wirings in the first insulating film is covered with the second insulating film,
The plurality of lower layer wirings include a first wiring and a second wiring,
The connecting portion is electrically connected to the first wiring;
The air gap is a distance y satisfying the following relational expression from the connection portion:
y = S + (L / 2)
(Where S is the distance between the first wiring and the second wiring, and L is the width of the first wiring)
Is formed at least at a distant position,
The semiconductor device, wherein the second insulating film in contact with the air gap and the second insulating film formed on the first wiring are the same film.
S≦X<3S
(但し、Sは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペース)
を満たすことを特徴とする請求項16に記載の半導体装置。 The inter-wiring space X between the lower layer wirings adjacent to the air gap is expressed by the following relational expression S ≦ X <3S
(However, S is the minimum inter-wiring space between the lower layer wirings formed at the minimum resolution of lithography)
The semiconductor device according to claim 16 , wherein:
前記下層配線と前記第1の絶縁膜との上に形成された第2の絶縁膜と、
前記第2の絶縁膜の上に形成された第3の絶縁膜と、
前記第2の絶縁膜及び前記第3の絶縁膜中に形成され、前記下層配線と接続する接続部と、
前記第3の絶縁膜中に形成され、前記接続部と接続する上層配線とを備え、
前記下層配線間には、前記第1の絶縁膜における前記下層配線間に存在する部分及び前記第2の絶縁膜における前記部分上に存在している部分が除去されてなる配線間ギャップが前記第3の絶縁膜によって覆われてなるエアギャップが形成されており、
前記複数の下層配線は第1の配線と第2の配線を含み、
前記接続部は前記第1の配線に電気的に接続され、
前記エアギャップは、前記接続部から、下記の関係式を満たす距離y
y=S+(L/2)
(但し、Sは、前記第1の配線と前記第2の配線間の距離であり、Lは、前記第1の配線の幅)
だけ少なくとも離れた位置に形成されることを特徴とする半導体装置。 A plurality of lower-layer wirings formed adjacent to each other with a gap in the first insulating film;
A second insulating film formed on the lower layer wiring and the first insulating film;
A third insulating film formed on the second insulating film;
A connecting portion formed in the second insulating film and the third insulating film and connected to the lower layer wiring;
An upper layer wiring formed in the third insulating film and connected to the connection portion;
Between the lower layer wirings, there is an inter-wiring gap formed by removing a portion existing between the lower layer wirings in the first insulating film and a portion existing on the portion in the second insulating film. An air gap formed by the insulating film 3 is formed,
The plurality of lower layer wirings include a first wiring and a second wiring,
The connecting portion is electrically connected to the first wiring;
The air gap is a distance y satisfying the following relational expression from the connection portion:
y = S + (L / 2)
(Where S is the distance between the first wiring and the second wiring, and L is the width of the first wiring)
A semiconductor device, wherein the semiconductor device is formed at least at a distant position.
S≦X<3S
(但し、Sは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペース)
を満たすことを特徴とする請求項21に記載の半導体装置。 The inter-wiring space X between the lower layer wirings adjacent to the air gap is expressed by the following relational expression S ≦ X <3S
(However, S is the minimum inter-wiring space between the lower layer wirings formed at the minimum resolution of lithography)
The semiconductor device according to claim 21 , wherein:
のエッジから突き出すようにひさし状に形成されていることを特徴とする請求項21又は22に記載の半導体装置。 The second insulating film, according to claim 21 or 22, characterized in that it is formed in the eaves so as to project from each of the edges of the lower layer wiring that are present adjacent to the air gap Semiconductor device.
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