JP4836333B2 - Semiconductor device - Google Patents

Semiconductor device

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JP4836333B2
JP4836333B2 JP2001019287A JP2001019287A JP4836333B2 JP 4836333 B2 JP4836333 B2 JP 4836333B2 JP 2001019287 A JP2001019287 A JP 2001019287A JP 2001019287 A JP2001019287 A JP 2001019287A JP 4836333 B2 JP4836333 B2 JP 4836333B2
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節男 中嶋
律子 河崎
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株式会社半導体エネルギー研究所
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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体薄膜を利用した半導体装置及びその作製方法に関する。 The present invention relates to a semiconductor device and a manufacturing method using a semiconductor thin film. 特に、珪素を含む結晶性半導体薄膜を利用した薄膜トランジスタ(TFT)に関する。 More particularly, to a thin film transistor (TFT) using a crystalline semiconductor film containing silicon.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
近年、ガラス基板等にTFTを形成して、半導体回路を構成する技術が急速に進んでいる。 Recently, to form a TFT on a glass substrate or the like, a technique for forming the semiconductor circuit is progressing rapidly. 代表的な半導体装置として、ドライバー一体型アクティブマトリクス型液晶ディスプレイ(AMLCD)が存在する。 Typical semiconductor device, driver-integrated type active matrix liquid crystal display (AMLCD) is present.
【0003】 [0003]
ドライバー一体型AMLCDは、同一基板上に画素部と、ドライバー回路をもうけたモノリシック型表示装置である。 Driver integrated type AMLCD is a monolithic type display device provided with a pixel portion, a driver circuit on the same substrate. また、さらに、メモリ回路やクロック発生回路等を内蔵した、システムオンパネルの開発も進められている。 Also, further, a built-in memory circuit and a clock generation circuit and the like, are also being developed the system-on-panel.
【0004】 [0004]
従来のAMLCDでは、画素のスイッチング素子として、非晶質珪素(a-Si)を活性層に用いたTFTが用いられてきたが、ドライバー一体型AMLCDの周辺回路では、回路を高速動作させる必要から、a-Siでは不適当で、より高い電界効果移動度を持つ多結晶珪素(poly-Si)を活性層としたTFTが主に用いられている。 In the conventional AMLCD, as switching elements of pixels, although a TFT using amorphous silicon to (a-Si) active layer have been used, in the peripheral circuit of the driver-integrated type AMLCD is the need for high-speed operation of the circuit , inadequate in a-Si, is TFT having an active layer of polycrystalline silicon (poly-Si) having a higher field-effect mobility is mainly used.
【0005】 [0005]
従来のpoly-SiTFTは、a-SiTFTと比べ高い電界効果移動度をもつが、システムオンパネル等で多様な回路を搭載する場合、より高速動作が要求されるため、そのTFTには、ドライバー一体型AMLCDで要求される以上の電界効果移動度が必要となる。 Conventional poly-SiTFT, since it has a high field-effect mobility compared with a-SiTFT, when mounting various circuit system-on-panel or the like, a more high-speed operation is required, the its TFT, driver- more field effect mobility required in integrated AMLCD is required.
【0006】 [0006]
また、ドライバー一体型AMLCDにおいても、画素数の増加による高速動作への要求や、ドライバー回路の面積縮小の要求から、より高い電界効果移動度のTFTが必要とされている。 Also in the driver-integrated AMLCD, demand and to a high-speed operation due to an increase in the number of pixels, the demand for reduction in the area of ​​the driver circuit, there is a need for a higher field-effect mobility of the TFT.
【0007】 [0007]
TFTの電界効果移動度を決める要素のひとつとして、表面散乱効果があげられる。 As one of the factors that determine the field-effect mobility of the TFT, surface scattering effect, and the like. TFTの活性層とゲート絶縁膜界面の平坦性が電界効果移動度に大きな影響を与え、界面が平坦であるほど散乱の影響を受けず高い電解効果移動度が得られる。 Flatness of the active layer and the gate insulating film interface of the TFT have a significant impact on the field effect mobility, high field-effect mobility without influence of scattering as the interface is flat can be obtained.
【0008】 [0008]
現在結晶性珪素膜を得る方法としてレーザー結晶化法があり、非晶質珪素膜にエキシマレーザーを照射し結晶化する方法が知られている。 There are a laser crystallization method as a method of obtaining a current crystalline silicon film, a method of crystallizing by irradiating an excimer laser to an amorphous silicon film is known. 絶縁性基板の上に、厚さ10〜150nm(代表的には30〜60nm)の非晶質珪素膜をスパッタやCVD等で形成し、引き続き、エキシマレーザー光を照射し、非晶質珪素膜を溶融・固化せしめ、結晶化を行う。 On an insulating substrate, an amorphous silicon film having a thickness of 10 to 150 nm (typically 30~60nm is) formed by sputtering or CVD or the like, subsequently, irradiated with excimer laser light, the amorphous silicon film It was allowed to melt and solidification, to crystallize. 非晶質珪素膜に水素が5%程度以上含まれている場合は、レーザーアニール時に水素の爆発的な脱離が発生するため、前もって400〜500℃程度の熱処理を数時間行うことで脱水素を行う。 If hydrogen in the amorphous silicon film contains more than about 5%, the explosive detachment of hydrogen during laser annealing occurs, dehydrogenation heat treatment beforehand 400-500 about ℃ by performing a few hours I do.
【0009】 [0009]
レーザー結晶化の条件は実施者が適宣選択するものであるが、例えば、エキシマレーザーを用いた場合、レーザーパルス発振周波数30Hzとし、レーザーエネルギー密度を100〜500mJ/cm 2 (代表的には300〜400mJ/cm 2 )とする。 The conditions of laser crystallization is intended be properly selected by an operator, for example, in the case of using the excimer laser, the laser pulse oscillation frequency 30 Hz, and the laser energy density to 100 to 500 mJ / cm 2 (typically, 300 ~400mJ / cm 2) to. そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率(オーバーラップ率)を80〜98%として行う。 Then the linear beam was irradiated to the whole surface of the substrate, performing superposition rate of the linear beam at this time the overlap ratio as 80 to 98%.
【0010】 [0010]
このようにして、レーザー結晶化した膜では、その表面にリッジとよばれる凸部がランダムに形成される。 In this way, the film laser crystallization, protrusions called ridge is formed on the surface randomly. 凸部の発生は、レーザーアニールされ溶融したSiの表面に誘起される表面張力波に起因すると考えられる。 Generation of the protrusions is believed to be due to the capillary waves induced in the laser annealed molten Si surface. 代表的には、凸部は、薄膜の膜厚に対しほぼ2倍の厚みを持つ。 Typically, the convex portion has nearly twice the thickness to the thickness of the thin film. 薄膜の膜厚は通常30〜60nmであるので、凸部の高さは、膜表面から30〜60nm程度の高さを有する。 Since the thickness of the thin film is normally 30 to 60 nm, the height of the convex portion has a height of about 30 to 60 nm from the film surface. ここで形成された凸部が、前述の表面散乱効果の為、電子及び正孔の移動に散乱を与え、TFTの電界効果移動度を低下させる。 Convex portion formed here, because of surface scattering effect described above, gives scattering the movement of electrons and holes, reducing the field-effect mobility of the TFT. 凸部が大きいほど、その影響は大きい。 As the convex portion is large, the effect is large.
【0011】 [0011]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
本発明は、前記凸部の配置を制御し、電流に対する表面散乱の影響を低減する技術を提供することを課題とする。 The present invention is to control the placement of the convex portion, it is an object to provide a technique for reducing the influence of surface scattering with respect to the current.
【0012】 [0012]
【課題を解決するための手段】 In order to solve the problems]
本発明において、結晶性半導体薄膜は非単結晶半導体薄膜をレーザー等の強光を用い溶融固化する事により得られており、前記結晶性半導体薄膜表面に存在する凸部が、チャネル長方向、すなわち電流の流れる方向と平行に整列し、凸部による表面散乱を受けることの無い電流経路が得られる事を特徴とする。 In the present invention, the crystalline semiconductor thin film is obtained by the melt-solidification using a strong light such as laser and non-single-crystal semiconductor thin film, the convex portions present in the crystalline semiconductor thin film surface, the channel length direction, i.e. aligned parallel to the direction of current flow, characterized in that there is no current path of undergoing surface scattering by the convex portion is obtained.
【0013】 [0013]
図1及び2にその概念図を示す。 1 and 2 shows a conceptual diagram thereof. 図1が、従来技術である通常のレーザー結晶化で非晶質珪素膜を結晶化して得られた半導体薄膜表面の模式図で、図2が本発明を用いて作成した場合の模式図である。 Figure 1 is schematic views of a prior art in which ordinary laser crystallization in the amorphous silicon film crystallization-obtained semiconductor thin film surface, FIG. 2 is a schematic view of a prepared using the present invention . それぞれがTFTのチャネル部の模式図を示す。 Each show a schematic view of a channel portion of the TFT. 従来技術で作成した場合、基板1004上の半導体薄膜1003表面の凸部1001がランダムに存在するため、電流経路1002に対し複数個の多数の凸部がかかり、表面散乱効果の影響で移動度を低下させる原因となる。 If created in the prior art, since the protrusions 1001 of the semiconductor thin film 1003 surface on the substrate 1004 is present randomly, takes a number of the convex portion of the plurality to the current path 1002, the mobility under the influence of surface scattering effect It causes a decrease. 本発明の場合、電流経路1006と平行に凸部1005が規則性(秩序性)を有して配列しているため、凸部を横切らない電流経路が支配的となり、そのような経路では、表面散乱効果の影響を受けないため、高い電解効果移動度が得られる。 For the present invention, since the convex portions 1005 in parallel with the current path 1006 are arranged having regularity (the orderliness), a current path that does not cross the convex portion is dominant, in such a pathway, the surface is not affected by the scattering effects, high field-effect mobility can be obtained.
【0014】 [0014]
また、熱結晶化等の手段で得られた結晶性薄膜を、特性を改善する目的でレーザー等の強光をもって、溶融固化した場合においても、非晶質膜をレーザー等の強光をもって溶融固化し結晶化した場合と同様に凸部の発生がみられる。 Further, the crystalline thin film obtained by a means of thermal crystallization or the like, with a strong light such as laser for the purpose of improving the properties, in case of melting and solidifying also vitrified amorphous film with a strong light such as laser generation of the convex portion and as in the case where crystallization is observed. この場合において、溶融固化し再結晶化した結晶性薄膜に存在する凸部が、電流の流れる方向と平行に整列し、凸部による表面散乱効果を受けることの無い電流経路が得られる場合も本発明に含まれる。 In this case, the case where the convex portions existing crystalline thin film recrystallized melt solidification, aligned parallel to the direction of current flow, with no current path of undergoing surface scattering effect by the convex portion is obtained It included in the invention. 本発明の基本的な目的は、珪素を含む薄膜が溶融固化した際に発生する凸部の配置を意図的に目的の方向に整列させることにあり、出発膜の性質や種類によって、限定されることはない。 The basic object of the present invention is a thin film containing silicon is to intentionally aligned in the desired direction of arrangement of convex portions generated upon melting and solidifying, the nature and type of the starting film is limited it is not.
【0015】 [0015]
珪素を含む薄膜をレーザー等の強光により溶融固化した際の凸部発生のメカニズムは、現状では、完全には解明されていない。 Mechanism of the projections occurs when melted and solidified by strong light such as a laser the film containing silicon, at present, not been fully elucidated. ただし、溶融した際の表面波に起因することは、前述した通り確かと考えられる。 However, due to the surface wave at the time of melt is considered definitely as described above. 本発明者は、溶融固化時の、表面波の積極的な制御による、凸部の発生箇所の制御を試み、本発明を成すに至った。 The present inventor has during melt-solidification, through active control of surface waves attempt to control the occurrence point of the convex portion, thereby forming the basis of the present invention. これまで溶融時の表面波を積極的に制御しようとする発想は、無かったものであり、本発明の特徴の一つといえる。 Idea to be actively control the surface wave at the time of melting so far is intended did, it can be said that one of the features of the present invention.
【0016】 [0016]
一様な、珪素薄膜を溶融した際には、表面波の形状を制限する要素は無く、表面には、ランダムな表面波が立つことになる。 Uniform, upon melting the silicon thin film, rather than factor limiting the shape of the surface wave, the surface, so that the random surface waves stand. 結果として、固化した際にランダムに凸部が形成されることとなる。 As a result, the convex portion at random is formed upon solidification. ところが、表面波が特定の方向にそろうように溶融させた場合、凸部の形成も表面波の形成方向に沿った配置で形成されることとなる。 However, if the surface wave is melted to align in a particular direction, so that the formation of the protrusions are also formed in alignment along the formation direction of the surface wave. 本発明者は、レーザーアニールした際に、表面波の発生を制御する構造をもうけることで、表面波の波面を特定の方向に揃えることが可能なことを見いだした。 The present inventors, when the laser annealing, by providing the structure for controlling the generation of the surface wave, and found that it is possible to align the wavefront of the surface waves in a particular direction.
【0017】 [0017]
具体的には、半導体薄膜の形成に先立って、熱伝導率が、結晶性薄膜の下地膜を含む基板より大きな材料を、吸熱層として、所定の形状で形成しておくことで実現化した。 Specifically, prior to the formation of the semiconductor thin film, thermal conductivity, the material larger than the substrate comprising a base film of the crystalline thin film, a heat-absorbing layer, it was realized by previously formed in a predetermined shape. 図3が、その断面模式図である。 Figure 3 is a cross-sectional schematic view. 基板1014上に形成された吸熱層1011から下地膜1012を介して上部に位置する半導体薄膜1010と、それ以外の領域の半導体薄膜1013では、レーザーアニールした際に温度差が生じ、吸熱層の外端1015を境に、熱膨張の違いが生じる。 A semiconductor thin film 1010 positioned above the heat absorbing layer 1011 formed on the substrate 1014 through the base film 1012, the semiconductor thin film 1013 of the other regions, the temperature difference occurs upon laser annealing, the outside of the heat absorbing layer the end 1015 on the border, the thermal expansion difference occurs. 熱による体積膨張が異なることで、その境界を始点にひずみが生じる。 By volume expansion due to heat are different, strain occurs to the boundary to the starting point. このひずみが、表面波となって伝播し、前記吸熱層の近傍に、その外周を起点とした、表面波が形成される。 This strain, propagates as a surface wave in the vicinity of the heat absorbing layer, and the outer periphery as a starting point, a surface wave is formed. 溶融に引き続いて固化が起きるが、その際に、表面波の履歴を引き継ぎ、表面波の凸部が固化後に凸部として形成される。 Although solidification occurs subsequent to melting, at that time, take over the history of the surface wave, the convex portions of the surface wave is formed as a convex portion after solidification.
【0018】 [0018]
図4が、本発明を用いて形成した、薄膜poly-Siの表面SEM写真である。 Figure 4 is formed by using the present invention, it is a surface SEM photograph of a thin film poly-Si. また、図5がその模式図である。 Moreover, its schematic diagram in FIG. 5. 中央の吸熱層上の半導体膜1020の周辺の半導体膜1021に、波紋状に凸部1022が整列されている様子が観察できる。 The periphery of the semiconductor film 1021 of the semiconductor film 1020 over the center of the heat-absorbing layer, how the convex portions 1022 are aligned in the ripple shape can be observed. 図6に凸部が整列している様子のAFM観察像を示す。 It shows an AFM observation image of a state in which the convex portions are aligned in FIG. 図7がその模式図である。 Figure 7 is a schematic illustration thereof. 2.5×2.5μm角の領域の表面状態1051を示している。 2.5 shows the surface state 1051 of the region of × 2.5 [mu] m square. 凸部1054が整列しており、凸部の列と直行方向1055の断面形状1057と平行方向1056の断面形状1058では、明らかに平行方向が凹凸の少ない表面を示している。 And protrusions 1054 are aligned, the sectional shape 1058 of the cross-sectional shape 1057 parallel direction 1056 perpendicular direction 1055 and row of protrusions, is clearly parallel shows less surface irregularities. 尚、断面形状の高さのスケールは、フルレンジで約90nmである。 Incidentally, the scale of the height of the cross-sectional shape is approximately 90nm full range. この様な表面状態において、凸部の列と平行方向に電流を流すことにより、表面散乱を受けない電流経路を得ることができ、高移動度のTFTを実現できる。 In such a surface state, by passing a current through the column parallel direction of the convex portion, it is possible to obtain a current path that does not undergo surface scattering, it can realize high mobility of the TFT.
【0019】 [0019]
本サンプルは、基板として、0.7mmガラス板(コーニング社製#1737)を用い、吸熱層として、Ta(300nm)を用いた。 This sample, as the substrate, using 0.7mm glass plate (Corning # 1737), as heat-absorbing layer, using a Ta (300 nm). 下地膜として、酸化珪素を125nmPCVDで成膜後、a-SiをPCVDで30nm形成し、脱水素を500℃で1hr行った。 As the base film, after forming a silicon oxide in 125NmPCVD, the a-Si to 30nm formed by PCVD, it was performed 1hr dehydrogenation at 500 ° C.. レーザーアニールは、XeClエキシマレーザーを用い室温で、308mJ/cm2のパワーで10ショットの照射を行った。 Laser annealing is at room temperature using a XeCl excimer laser, was irradiated in 10 shots at a power of 308mJ / cm2.
【0020】 [0020]
【発明の実施形態】 [Embodiment of the invention]
以下、本発明についての実施形態について述べる。 Hereinafter, we describe embodiments of the present invention. 本明細書で開示する発明の構成は、絶縁表面を有する基板上の結晶性半導体薄膜を活性層として使用した半導体装置である。 Structure of the invention disclosed herein is a semiconductor device used as an active layer a crystalline semiconductor thin film on a substrate having an insulating surface. ここで言う、半導体装置は、TFT等の素子はもとより、それらを使用した機器、例えば、AMLCDやELディスプレー、またそれらを使った電子機器を含む。 Here, the semiconductor device, elements such as TFT are well includes devices using them, for example, AMLCD, an EL display, also an electronic device using them.
【0021】 [0021]
本発明は、高移動度のTFTを得ることに利用でき、AMLCDにおいては、画素のスイッチング用TFTとして適用することで、TFTを小型化でき、高開口率のパネルを得ることができる。 The present invention can be utilized to obtain high mobility TFT, in AMLCD, by applying as a switching TFT of the pixel, the TFT can be downsized, it is possible to obtain a panel of high aperture ratio. また、周辺回路への適用により、高速動作の回路が実現でき、大型高精細のAMLCDの作成が可能となる。 In addition, the application of the peripheral circuit, circuit of high-speed operation can be realized, it is possible to create a large-scale high-definition AMLCD.
【0022】 [0022]
本実施形態では、AMLCD用アクティブマトリックス基板の構成要素の基本となる、Pch及びNchのTFTの作成法について述べる。 In the present embodiment, the basic components of the active matrix substrate for AMLCD, described preparation method of the Pch and Nch of the TFT.
【0023】 [0023]
図8は本発明の構造の概略図である。 Figure 8 is a schematic view of the structure of the present invention. (A)が平面図、(B)がY1−Y2間の断面図、(C)がX1−X2間の断面であり、基板1100上に形成された、吸熱層1101、それと下地膜を介して形成された能動層1103、ゲート絶縁膜1104、ゲート電極1105を示す。 (A) is a plan view, (B) is a cross-sectional view between Y1-Y2, (C) is a cross section of between X1-X2, is formed over the substrate 1100, the heat absorbing layer 1101, therewith via a base film active layer 1103 is formed, the gate insulating film 1104, the gate electrode 1105 shown. この場合の電流経路は、X1−X2に平行方向(即ち、チャネル長方向)であり、吸熱層1101の一辺は、その方向と平行に配置されている。 Current path in this case is a direction parallel to the X1-X2 (i.e., the channel length direction), one side of the heat absorbing layer 1101 is arranged in parallel with its direction. これにより、凸部1111は、電流経路と平行方向に整列する。 Thereby, protrusions 1111 are aligned in the direction parallel to the current path.
【0024】 [0024]
図9〜11はプロセスフローの概略図である。 9-11 is a schematic view of a manufacturing process. 図9は図8−Cの断面に相当し、吸熱層を含む断面構造である。 Figure 9 corresponds to the cross section of FIG. 8-C, a cross-sectional structure including a heat-absorbing layer. 図10と図11は、図8−Bに相当し、吸熱層を含まない断面を示す。 10 and 11 corresponds to FIG. 8-B, illustrates a cross-section that does not include the heat-absorbing layer.
【0025】 [0025]
まず、ガラス基板101上に吸熱層として、Ta100を200nmの厚さにDCスパッタで形成し所定のパターンでパターニングする。 First, as heat-absorbing layer on a glass substrate 101, it is patterned in a predetermined pattern is formed by DC sputtering Ta100 to a thickness of 200 nm. ここでは、Taを用いたが、Taに限定されるものではなく、ガラス基板及び、この後に続く下地膜と熱導電率が大きく異なる材料ならばよい。 Here, using Ta, it is not limited to Ta, a glass substrate and, the base film and the thermal conductivity following this may if very different materials. 例えば、タングステン等の金属材料や珪素等の半導体材料、もしくはそれらの混合物でもよい。 For example, semiconductor materials such as metallic materials and silicon such as tungsten, or may be a mixture thereof.
【0026】 [0026]
吸熱層の形成に続き、下地膜として、酸化窒化シリコン膜(A)102aを50nmの厚さに形成し、さらにその上に酸化窒化シリコン膜(B)102bを100nm積層させてブロッキング層102とする。 Following the formation of the heat absorbing layer, as a base film, a silicon oxynitride film (A) 102a is formed in a thickness of 50 nm, further by 100nm laminating a silicon oxynitride film (B) 102b thereon and a blocking layer 102 . 続いて、非晶質珪素103aを30nm形成する。 Subsequently, 30nm forming an amorphous silicon 103a. 次に、非晶質珪素膜中の水素を放出させる目的で500℃の熱処理を一時間行う。 Next, one hour heat treatment at 500 ° C. in order to release the hydrogen in the amorphous silicon film.
【0027】 [0027]
続いて、エキシマレーザーを照射し、非晶質膜を溶融固化させ、結晶質半導体層103bを得る。 Then, by irradiating the excimer laser, the amorphous film is melted and solidified, to obtain a crystalline semiconductor layer 103b. 照射エネルギーは、溶融固化がみられる条件ならばよく、非晶質膜の膜厚によって異なる。 Irradiation energy may if conditions vitrification is observed, it varies depending on the thickness of the amorphous film. 30nmのa-Siに対しては、100〜500mJ/cm 2が適正エネルギーで、望ましくは300mJ/cm 2程度がよい。 For 30nm of a-Si, at the proper energy 100 to 500 mJ / cm 2, preferably it is about 300 mJ / cm 2. またショット数は1〜100ショット、望ましくは、5〜50ショットがよい。 The number of shots to 100 shots, preferably, it is 5 to 50 shots. ただし、レーザーのエネルギー密度はレーザー光のプロファイル等の変化により大きく変化するので、一義に定義できず、実際に加工し、非晶質膜の溶融固化がおきている、すなわち表面に凸部の形成がなされている条件であれば、本発明の構成を満足する。 However, the energy density of the laser varies largely due to changes in the profile or the like of the laser beam can not be defined uniquely, actually processed, melted and solidified in the amorphous film is happening, that is, the formation of projections on the surface if the conditions have been made to satisfy the structure of the present invention. レーザー照射した段階で、吸熱層として形成したTaのパターンの周囲に、凸部が波紋状に整列する。 At the stage of laser irradiation, the periphery of the pattern of Ta formed as heat-absorbing layer, the convex portion is aligned ripple shape. 図4が、その段階の表面観察像に相当する。 Figure 4 corresponds to a surface observation image of that stage. 本、実施例では、エキシマレーザーを用いたが、他のレーザー、例えばYAG、YVO 4レーザー等でも同様の効果が得られる。 This, in the embodiment, using an excimer laser, other lasers, for example YAG, the same effect can be obtained with YVO 4 laser. また、溶融が可能であるならばレーザー以外のエネルギー源、例えばランプを使っても良い。 The energy source other than a laser if possible melt, for example, may be used a ramp.
【0028】 [0028]
引き続き、半導体層を所定のパターニングを行い、島状半導体層104を得る。 Subsequently, the semiconductor layer performs a predetermined patterning to obtain an island-like semiconductor layer 104. さらに引き続き、標準的なトップゲートのプロセスでTFTを形成する。 Furthermore it continues to form the TFT in the process of standard top-gate. その際ゲート電極は、整列した凸部の列と垂直方向に形成する。 In that case the gate electrode is formed on the column and vertical aligned protrusions. それにより、キャリアーの流れは凸部列と並行方向となり、凸部による表面散乱の影響を受けない電流経路を得ることができる。 Thereby, carrier flow becomes parallel direction the convex portion row, it is possible to obtain a current path that is not affected by surface scattering by protrusions. 以下に、その手順を説明する。 The following is a description of the procedure. 簡単の為、吸熱層を含まない断面(図10・11)を用いて、説明を行う。 Easy for, with reference to cross-sectional (Fig. 10, 11) without the heat-absorbing layer will be described. 結晶化以降の工程について詳細に述べる。 It will be described in detail after the crystallization process.
【0029】 [0029]
結晶質半導体層103b上にフォトレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割して島状半導体層104、105aを形成し活性層とする。 Crystalline forming a photoresist pattern on a semiconductor layer 103b, and by dividing the crystalline semiconductor layer into an island shape by dry etching to form an island-shaped semiconductor layer 104,105a active layer. ドライエッチングにはCF 4とO 2の混合ガスを用いた。 The dry etching using a mixed gas of CF 4 and O 2. その後、プラズマCVD法や減圧CVD法、またはスパッタ法により50〜100nmの厚さの酸化シリコン膜によるマスク層106を形成する。 Then, plasma CVD, low pressure CVD, or by sputtering to form a mask layer 106 by a silicon oxide film having a thickness of 50 to 100 nm. 例えば、プラズマCVD法による場合、オルトケイ酸テトラエチル(Tetraethyl Ortho Silicate:TEOS)とO 2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm 2で放電させ、100〜150nm代表的には130nmの厚さに形成する。 For example, in the case of plasma CVD, tetraethyl orthosilicate (Tetraethyl Ortho Silicate: TEOS) and O 2 were mixed, and the reaction pressure 40 Pa, a substrate temperature of 300 to 400 ° C., a high frequency (13.56 MHz) power density 0.5 discharged at 0.8 W / cm 2, the 100~150nm typically formed to a thickness of 130 nm.
【0030】 [0030]
そしてフォトレジストマスク107を設け、nチャネル型TFTを形成する島状半導体層105aにしきい値電圧を制御する目的で1×10 16 〜5×10 17 atoms/cm 3程度の濃度でp型を付与する不純物元素を添加する。 And applying a photoresist mask 107 is provided, p-type at a concentration of about 1 × 10 16 ~5 × 10 17 atoms / cm 3 for the purpose of controlling the threshold voltage to the island-shaped semiconductor layer 105a that forms the n-channel type TFT impurity element is added. 半導体に対してp型を付与する不純物元素には、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)など周期律表第13族の元素が知られている。 The impurity element imparting p-type to the semiconductor, boron (B), aluminum (Al), periodic table group 13 elements such as gallium (Ga) are known. ここではイオンドープ法でジボラン(B 26 )を用いホウ素(B)を添加した。 Here, the addition of boron (B) using diborane (B 2 H 6) by ion doping. ホウ素(B)添加は必ずしも必要でなく省略しても差し支えないが、ホウ素(B)を添加した半導体層105bはnチャネル型TFTのしきい値電圧を所定の範囲内に収めるために形成することができた。 Boron (B) added is not safely be omitted not necessarily required, the semiconductor layer 105b with the addition of boron (B) is formed to fit the threshold voltage of the n-channel TFT within a predetermined range that It could be.
【0031】 [0031]
nチャネル型TFTのLDD領域を形成するために、n型を付与する不純物元素を島状半導体層105bに選択的に添加する。 To form the LDD regions of the n-channel TFT, and is selectively doped with an impurity element imparting n-type to the island-like semiconductor layer 105b. 半導体に対してn型を付与する不純物元素には、リン(P)、砒素(As)、アンチモン(Sb)など周期律表第15族の元素が知られている。 The impurity element imparting n-type to the semiconductor, phosphorus (P), arsenic (As), periodic table group 15 elements such as antimony (Sb) are known. フォトレジストマスク108を形成し、ここではリン(P)を添加すべく、フォスフィン(PH 3 )を用いたイオンドープ法を適用した。 Forming a photoresist mask 108, where the order to add the phosphorus (P), and an ion doping using phosphine (PH 3). 形成される不純物領域109におけるリン(P)濃度は2×10 16 〜5×10 19 atoms/cm 3の範囲とする。 Phosphorus (P) concentration in the impurity regions 109 to be formed is in the range of 2 × 10 16 ~5 × 10 19 atoms / cm 3. 本明細書中では、不純物領域109に含まれるn型を付与する不純物元素の濃度を(n - )と表す。 In this specification, the concentration of the impurity element imparting n type contained in the impurity regions 109 - represented as (n).
【0032】 [0032]
次に、マスク層106を純水で希釈したフッ酸などのエッチング液により除去した。 It was then removed with an etchant such as hydrofluoric acid diluted mask layer 106 with pure water. そして、図10(D)と図10(E)で島状半導体層105bに添加した不純物元素を活性化させる工程を行う。 Then, the step of activating the impurity element added to the insular semiconductor layer 105b in FIG. 10 (E) 10 and (D). 活性化は窒素雰囲気中で500〜600℃で1〜4時間の熱アニールや、レーザーアニールなどの方法により行うことができる。 Activation can be carried out or thermal annealing for 1 to 4 hours at 500 to 600 ° C. in a nitrogen atmosphere, by a method such as laser annealing. また、両方の方法を併用して行っても良い。 In addition, both methods may be performed in combination. 本実施例では、レーザー活性化の方法を用い、KrFエキシマレーザー光(波長248nm)を用い、線状ビームを形成して、発振周波数5〜50Hz、エネルギー密度100〜500mJ/cm 2として線状ビームのオーバーラップ割合を80〜98%として走査して、島状半導体層が形成された基板全面を処理した。 In this embodiment, using the laser activation method using KrF excimer laser beam (wavelength 248 nm), to form a linear beam, the oscillation frequency 5~50Hz, linear beam as the energy density of 100 to 500 mJ / cm 2 scans overlap ratio of as 80-98%, and treated the entire surface of the substrate on which the island-like semiconductor layers are formed. 尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。 Note that it is not matter as being limited to the laser light irradiation conditions, it may be determined by a practitioner as appropriate.
【0033】 [0033]
次に、ゲート絶縁膜110をプラズマCVD法またはスパッタ法を用いて40〜150nmの厚さでシリコンを含む絶縁膜で形成する。 Next, an insulating film containing silicon with a thickness of 40~150nm using plasma CVD or sputtering to a gate insulating film 110. 例えば、120nmの厚さで酸化窒化シリコン膜(B)で形成すると良い。 For example, it may be formed in a silicon oxynitride film (B) with a thickness of 120 nm. その他に、ゲート絶縁膜を他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。 Other may be used gate insulating film and another insulating film containing silicon as a single layer or a laminate structure.
【0034】 [0034]
ゲート絶縁膜上には、ゲート電極を形成するために導電層を成膜する。 On the gate insulating film, forming a conductive layer to form a gate electrode. この導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造とすることもできる。 The conductive layer may be formed of a single layer, but may also be a laminated structure such as two layers or three layers when necessary. 本実施例では、導電性の窒化物金属膜から成る導電層(A)111と金属膜から成る導電層(B)112とを積層させた。 In this embodiment, a conductive layer made of a conductive metal nitride film (A) 111 and the conductive layer made of a metal film and (B) 112 are laminated. 導電層(B)112はタンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo−Ta合金膜)で形成すれば良く、導電層(A)111は窒化タンタル(TaN)、窒化タングステン(WN)、窒化チタン(TiN)膜、窒化モリブデン(MoN)などで形成する。 The conductive layer (B) 112 is tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W) from an element selected or an alloy containing the element as its main component, an alloy film of a combination of the above elements (typically, a Mo-W alloy film, Mo-Ta alloy film) may be formed, the conductive layer (a) 111 is a tantalum nitride (TaN), tungsten nitride (WN), titanium nitride (TiN) film, nitride formed by molybdenum (MoN). また、導電層(A)111はタングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。 The conductive layer (A) 111 is tungsten silicide, titanium silicide, may be applied molybdenum silicide. 導電層(B)112は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては30ppm以下とすると良かった。 The conductive layer (B) 112 may Reducing the concentration of impurities contained in order to reduce the resistance, particularly with respect to oxygen concentration was good When 30ppm or less. 例えば、タングステン(W)は酸素濃度を30ppm以下とすることで20μΩcm以下の比抵抗値を実現することができた。 For example, tungsten (W) was able to realize the following specific resistance 20μΩcm by the oxygen concentration 30ppm or less.
【0035】 [0035]
導電層(A)111は10〜50nm(好ましくは20〜30nm)とし、導電層(B)112は200〜400nm(好ましくは250〜350nm)とすれば良い。 Conductive layer (A) 111 is set to 10 to 50 nm (preferably 20 to 30 nm), a conductive layer (B) 112 may be set to 200 to 400 nm (preferably 250 to 350 nm). 本実施例では、導電層(A)111に30nmの厚さのTaN膜を、導電層(B)112には350nmのTa膜を用い、いずれもスパッタ法で形成した。 In this embodiment, a TaN film having a thickness of 30nm on the conductive layer (A) 111, using a Ta film of 350nm in the conductive layer (B) 112, both formed by sputtering. TaN膜はTaをターゲットとしてスパッタガスにArと窒素との混合ガスを用いて成膜した。 TaN film was formed using a mixed gas of Ar and nitrogen as the sputtering gas and Ta as a target. TaはスパッタガスにArを用いた。 Ta was used Ar as the sputtering gas. また、これらのスパッタガス中に適量のXeやKrを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。 Further, it is possible to prevent the advance adding an appropriate amount of Xe or Kr in these sputtering gases, the relaxation to peeling of the film internal stress of the formed film. α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することができるが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とすすには不向きであった。 The resistivity of the Ta film of α-phase can be used for the gate electrode is about 20 .mu..OMEGA.cm, the resistivity of the Ta film of β-phase was not suitable for is the gate electrode and the soot approximately 180 .mu..OMEGA.cm. TaN膜はα相に近い結晶構造を持つので、この上にTa膜を形成すればα相のTa膜が容易に得られた。 A TaN film has a crystal structure close to α-phase, Ta film of α-phase by forming a Ta film on the is readily obtained. 尚、図示しないが、導電層(A)111の下に2〜20nm程度の厚さでリン(P)をドープしたシリコン膜を形成しておくことは有効である。 Although not shown, it is effective to phosphorus (P) previously formed doped silicon film under the conductive layer (A) 111 of about 2~20nm thickness. これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層(A)または導電層(B)が微量に含有するアルカリ金属元素がゲート絶縁膜110に拡散するのを防ぐことができる。 Thus, at the same time improve the adhesion improvement and prevention oxidation of the conductive film formed thereon, an alkali metal element conductive layer (A) or conductive layer (B) contains a small amount from diffusing into the gate insulating film 110 it is possible to prevent the. いずれにしても、導電層(B)は抵抗率を10〜500μΩcmの範囲ですることが好ましい。 In any case, the conductive layer (B) is preferably a resistivity in the range of 10~500Myuomegacm.
【0036】 [0036]
次に、フォトレジストマスク113を形成し、導電層(A)111と導電層(B)112とを一括でエッチングしてゲート電極114、115を形成する。 Next, a photoresist mask 113, the conductive layer (A) 111 and conductive layer (B) 112 and then etched in a batch to form the gate electrode 114 and 115. 例えば、ドライエッチング法によりCF 4とO 2の混合ガス、またはCl 2を用いて1〜20Paの反応圧力で行うことができる。 For example, it can be carried out in a reaction pressure of 1~20Pa using a mixed gas or Cl 2, the CF 4 and O 2 by dry etching. ゲート電極114、115は、導電層(A)から成る114a、115aと、導電層(B)から成る114b、115bとが一体として形成されている。 The gate electrode 114 and 115, 114a formed of a conductive layer (A), and 115a, 114b consisting of conductive layer (B), and the 115b are integrally formed. この時、nチャネル型TFTのゲート電極115は不純物領域109の一部と、ゲート絶縁膜110を介して重なるように形成する。 At this time, the gate electrode 115 of the n-channel type TFT is formed so as to overlap over a portion of the impurity regions 109, a gate insulating film 110. また、ゲート電極は導電層(B)のみで形成することも可能である。 The gate electrode is may be formed only in the conductive layer (B).
【0037】 [0037]
次いで、pチャネル型TFTのソース領域およびドレイン領域とする不純物領域117を形成する。 Then, to form impurity regions 117 to a source region and a drain region of the p-channel TFT. ここでは、ゲート電極114をマスクとしてp型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。 Here, an impurity element imparting p-type gate electrode 114 as a mask to form a self-aligned manner impurity regions. このとき、nチャネル型TFTを形成する島状半導体層はフォトレジストマスク116で被覆しておく。 At this time, the island-like semiconductor layer forming the n-channel type TFT is kept covered with a photoresist mask 116. そして、不純物領域117はジボラン(B 26 )を用いたイオンドープ法で形成する。 Then, impurity regions 117 are formed by ion doping using diborane (B 2 H 6). この領域のボロン(B)濃度は3×10 20 〜3×10 21 atoms/cm 3となるようにする。 Boron (B) concentration of this region is made to be 3 × 10 20 ~3 × 10 21 atoms / cm 3. 本明細書中では、ここで形成された不純物領域134に含まれるp型を付与する不純物元素の濃度を(p + )と表す。 In the present specification, the concentration of impurity element imparting p-type contained in the impurity regions 134 formed here as (p +).
【0038】 [0038]
次に、nチャネル型TFTのソース領域またはドレイン領域を形成する不純物領域118の形成を行った。 Next, it was formed impurity regions 118 to form a source region or a drain region of the n-channel type TFT. ここでは、フォスフィン(PH 3 )を用いたイオンドープ法で行い、この領域のリン(P)濃度を1×10 20 〜1×10 21 atoms/cm 3とした。 Here, Ion doping using phosphine (PH 3), and phosphorus (P) concentration of this region and 1 × 10 20 ~1 × 10 21 atoms / cm 3. 本明細書中では、ここで形成された不純物領域138〜142に含まれるn型を付与する不純物元素の濃度を(n + )と表す。 In the present specification, the concentration of impurity element imparting n type contained in the impurity regions 138-142 formed here as (n +). 不純物領域117にも同時にリン(P)が添加されるが、既に前の工程で添加されたボロン(B)濃度と比較して不純物領域117に添加されたリン(P)濃度はその1/2〜1/3程度なのでp型の導電性が確保され、TFTの特性に何ら影響を与えることはなかった。 Although the added phosphorus (P) simultaneously to the impurity region 117, already prior to the added boron (B) in the step density is added to the impurity regions 117 as compared to the phosphorus (P) concentration thereof 1/2 since ~ 1/3 degree p-type conductivity is ensured, and did not give any effect on the characteristics of the TFT.
【0039】 [0039]
その後、それぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化する工程を熱アニール法で行う。 Thereafter, a step of activating the impurity element imparting the added n-type or p-type at the respective concentrations by thermal annealing. この工程はファーネスアニール炉を用いれば良い。 This step may be used an annealing furnace. その他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)で行うことができる。 In addition, it is possible to perform a laser annealing method or a rapid thermal annealing (RTA). アニール処理は酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行うものであり、本実施例では550℃で4時間の熱処理を行った。 Annealing the oxygen concentration is 1ppm or less, preferably 400 to 700 ° C. in a nitrogen atmosphere 0.1 ppm, typically are those carried out at 500 to 600 ° C., a heat treatment for 4 hours at 550 ° C. In the present embodiment It was carried out. また、アニール処理の前に、50〜200nmの厚さの保護絶縁層119を酸化窒化シリコン膜や酸化シリコン膜などで形成すると良い。 Further, annealing before processing, it is preferable to form a protective insulating layer 119 having a thickness of 50~200nm such a silicon oxide nitride film or a silicon oxide film. 酸化窒化シリコン膜は表1のいずれの条件でも形成できるが、その他にも、SiH 4を27SCCM、N 2 Oを900SCCMとして反応圧力160Pa、基板温度325℃、放電電力密度0.1W/cm 2で形成すると良い。 Although silicon oxynitride film may be formed in either conditions shown in Table 1, Besides, the SiH 4 27 SCCM, the N 2 O reaction pressure 160Pa as 900 SCCM, a substrate temperature of 325 ° C., at a discharge power density of 0.1 W / cm 2 it may be formed.
【0040】 [0040]
活性化の工程の後、さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行った。 After the activation step, further, in an atmosphere containing 3 to 100% hydrogen, performing heat treatment for 1 to 12 hours at 300 to 450 ° C., the island-shaped semiconductor layer was performed step of hydrogenating. この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。 This step is to terminate dangling bonds in the semiconductor layers by thermally excited hydrogen. 水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。 As another means for hydrogenation may be performed Plasma hydrogenation (using hydrogen excited by plasma).
【0041】 [0041]
活性化および水素化の工程が終了したら、保護絶縁層上にさらに酸化窒化シリコン膜または酸化シリコン膜を積層させ、層間絶縁層120を形成する。 After the activation and hydrogenation steps are completed, and further stacking a silicon oxynitride film or silicon oxide film on the protective insulating layer, an interlayer insulating layer 120. 酸化窒化シリコン膜は保護絶縁層119と同様にしてSiH 4を27SCCM、N 2 Oを900SCCMとして反応圧力160Pa、基板温度325℃とし、放電電力密度を0.15W/cm 2として、500〜1500nm(好ましくは600〜800nm)の厚さで形成する。 Silicon oxynitride film and SiH 4 in the same manner as the protective insulating layer 119 27 SCCM, a reaction pressure 160Pa the N 2 O as a 900 SCCM, a substrate temperature of 325 ° C., the discharge power density of 0.15W / cm 2, 500~1500nm ( preferably formed with a thickness of 600 to 800 nm).
【0042】 [0042]
そして、層間絶縁層120および保護絶縁層119、TFTのソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線121、124と、ドレイン配線122、123を形成する。 Then, a contact hole reaching the source region or the drain region of the interlayer insulating layer 120 and the protective insulating layer 119, TFT, a source wiring 121 and 124, a drain interconnection 122 and 123. 図示していないが、本実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の積層膜とした。 Although not shown, the electrodes in this example was a Ti film 100 nm, an aluminum film 300 nm, the laminated film of three-layer structure formed by continuously Ti film 150nm by sputtering containing Ti.
【0043】 [0043]
次に、パッシベーション膜125として、窒化シリコン膜または酸化窒化シリコン膜を50〜500nm(代表的には100〜300nm)の厚さで形成する。 Next, as a passivation film 125, a silicon film or a silicon oxynitride film nitride with a thickness of 50 to 500 nm (typically 100~300nm is). さらに、この状態で水素化処理を行うとTFTの特性向上に対して好ましい結果が得られた。 Further, favorable results were obtained for the characteristic improvement of the performing hydrogenation treatment in this state TFT. 例えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。 For example, in an atmosphere containing 3 to 100% hydrogen it is good to perform heat treatment for 1 to 12 hours at 300 to 450 ° C., or a similar effect by using plasma hydrogenation was obtained. こうして基板101上に、nチャネル型TFT134とpチャネル型TFT133とを完成させることができた。 Thus on the substrate 101, it was possible to complete an n-channel type TFT134 and p-channel type TFT 133.
【0044】 [0044]
pチャネル型TFT133には、島状半導体層104にチャネル形成領域126、ソース領域127、ドレイン領域128を有している。 The p-channel type TFT 133, a channel forming region 126 in the island-like semiconductor layer 104 has a source region 127, drain region 128. nチャネル型TFT134には、島状半導体層105にチャネル形成領域129、ゲート電極115と重なるLDD領域130(以降、このようなLDD領域をLovと記す)、ソース領域132、ドレイン領域131を有している。 The n-channel type TFT 134, a channel forming region 129 in the island-like semiconductor layer 105 overlaps the gate electrode 115 LDD region 130 (hereinafter referred to as Lov such LDD region), a source region 132, a drain region 131 ing. このLov領域のチャネル長方向の長さは、チャネル長3〜8μmに対して、0.5〜3.0μm(好ましくは1.0〜1.5μm)とした。 The channel length direction of the length of this Lov region to the channel length 3 to 8 [mu] m, was 0.5 to 3.0 [mu] m (preferably 1.0 to 1.5 [mu] m). 図9ではそれぞれのTFTをシングルゲート構造としたが、ダブルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。 Although 9 each TFT has a single gate structure, may be a double gate structure, no problem even a multi-gate structure in which a plurality of gate electrodes.
【0045】 [0045]
また、能動層において凸部を横切らない電流経路は、直線に限定されるものではなく、曲線の場合、および、折れ線状の場合も本発明に含まれる。 Further, a current path that does not cross the convex portion in the active layer is not limited to the straight line, the curve, and, in the case of polygonal line included in the present invention.
【0046】 [0046]
図12及び13にその実施形態を示す。 12 and 13 show the embodiment. 図12が、島状半導体2003が、コの字状に折れ曲がっている例を示す。 Figure 12 shows an example in which the island-like semiconductor 2003 is bent in a U-shape. 3個のゲート電極2002を持つマルチゲート構造であるが、ドレイン領域から、ソース領域への電流経路がそれぞれのゲートで異なる方向になっている。 Is a multi-gate structure having three gate electrodes 2002, but from the drain region, the current path to the source region is in the different directions at each gate. このような場合に置いても、個々のゲートにおいて、凸部は、それぞれのチャネル部2004での電流経路と平行に整列し、本発明の効果を有する。 Be placed in such a case, the individual gate, projections, and aligned parallel to the current path in each of the channel portion 2004, an effect of the present invention.
【0047】 [0047]
また、図13は、能動層2007が半円型の実施例を示している。 Further, FIG. 13, the active layer 2007 indicates an example of a semicircle. この場合においても、吸熱層が同心の半円形状で配置されており、凸部も、同心半円状に分布する事となる。 In this case, and heat-absorbing layer is arranged in a concentric semicircular, also the convex portions, and it is distributed in concentric semicircular. 電流経路もほぼ同心半円上を通るため、電流経路と平行に凸部が分布する事となる。 Since the current path also passes over substantially concentric semicircle, and that the convex portions in parallel to the current path is distributed.
【0048】 [0048]
【実施例】 【Example】
(実施例1) (Example 1)
本発明の実施例を図14〜図19を用いて説明する。 The embodiments of the present invention will be described with reference to FIGS. 14 19. ここでは画素部の画素TFTと、画素部の周辺に設けられる駆動回路のTFTを同一基板上に作製する方法について工程に従って詳細に説明する。 Here a pixel TFT of the pixel portion, is explained in detail in accordance with step method for manufacturing the TFT of the driving circuit formed in the periphery of the pixel portion on the same substrate. 但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路などの基本回路であるCMOS回路と、サンプリング回路を形成するnチャネル型TFTとを図示することにする。 However, in order to simplify the explanation, the control circuit will be illustrated shift register circuit, a CMOS circuit which is a basic circuit such as a buffer circuit, and an n-channel TFT forming a sampling circuit. 図14〜18が吸熱層を含まない断面構造、図19が吸熱層を含む断面構造を示す。 Sectional structure 14-18 does not include a heat absorbing layer, Figure 19 shows a cross-sectional structure including a heat-absorbing layer.
【0049】 [0049]
基板201にはバリウムホウケイ酸ガラス基板やアルミノホウケイ酸ガラス基板を用いる。 A glass substrate or aluminoborosilicate glass substrate of barium borosilicate the substrate 201. 本実施例ではアルミノホウケイ酸ガラス基板を用いた。 Using aluminoborosilicate glass substrate in this embodiment. この時ガラス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておいても良い。 It may be heat-treated in advance at about 10~20 ℃ temperature lower than this time glass strain point.
【0050】 [0050]
まず、この基板201のTFTを形成する表面に、所定の吸熱層を形成する。 First, on the surface to form a TFT of the substrate 201 to form a predetermined heat-absorbing layer. この工程は、実施形態に示した通りである。 This step is as shown in the embodiment. 吸熱層は、画素部のTFTと周辺回路のTFTの両者、又は、その一方どちらかに配置しても良い。 Heat-absorbing layer is, both the TFT of the TFT and the peripheral circuit of the pixel portion, or may be arranged on one of them. 高移動度の特性を要求する箇所に適時配置すればよい。 It may be timely positioned at a location that requires the characteristics of the high mobility. 本実施例では、両者に吸熱層を配置した。 In this embodiment, it arranged heat-absorbing layer to both. (図19(A)) (FIG. 19 (A))
【0051】 [0051]
引き続き、基板201からのアルカリ金属元素をはじめとする不純物拡散を防ぐために、酸化窒化シリコン膜(A)202aを50nmの厚さに形成し、さらにその上に酸化窒化シリコン膜(B)202bを100nmを積層させてブロッキング層202とする。 Subsequently, 100 nm in order to prevent impurity diffusion, a silicon oxynitride film (A) 202a is formed in a thickness of 50 nm, a further silicon oxynitride film (B) 202b thereon, including an alkali metal element from the substrate 201 the by stacking a blocking layer 202.
【0052】 [0052]
次に、25〜80nm(好ましくは30〜60nm)の厚さで非晶質構造を有する半導体層203aを、プラズマCVD法やスパッタ法などの公知の方法で形成する。 Then, 25 to 80 nm (preferably 30 to 60 nm) of the semiconductor layer 203a having an amorphous structure with a thickness of, is formed by a known method such as plasma CVD or sputtering. 本実施例では、プラズマCVD法で非晶質シリコン膜を55nmの厚さに形成した。 In this embodiment, an amorphous silicon film of 55nm thickness by plasma CVD. 非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。 As the semiconductor film having an amorphous structure, there are amorphous semiconductor film and a microcrystalline semiconductor film may be a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film. また、ブロッキング層202と非晶質シリコン層203aとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。 Further, since the blocking layer 202 and the amorphous silicon layer 203a may be formed by the same deposition method, it may be formed in succession. 下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するTFTの特性バラツキやしきい値電圧の変動を低減させることができる。 After forming the base film, once it becomes possible to prevent contamination of the surface by not exposing to the atmosphere, it is possible to reduce variations in characteristic variation and the threshold voltage of the TFT to be manufactured. (図14(A)、図19(B)) (FIG. 14 (A), the FIG. 19 (B))
【0053】 [0053]
そして、非晶質シリコン層203aから結晶質シリコン層203bを形成する。 Then, to form a crystalline silicon layer 203b from the amorphous silicon layer 203a. ここでは特開平7−130652号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン層203bを形成した。 Here in accordance with the technique disclosed in JP-A-7-130652, to form a crystalline silicon layer 203b by crystallization method using a catalytic element. まず、重量換算で10ppmの触媒元素を含む水溶液をスピンコート法で塗布して触媒元素を含有する層を形成した(図示せず)。 First, to form a layer containing a catalytic element was applied an aqueous solution containing a catalytic element 10ppm by weight is by spin coating (not shown). 触媒元素にはニッケル(Ni)、ゲルマニウム(Ge)、鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(Pb)、コバルト(Co)、白金(Pt)、銅(Cu)、金(Au)などである。 Nickel in the catalytic element (Ni), germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), platinum (Pt), copper (Cu), gold (Au) and the like. 結晶化の工程では、まず400〜500℃で1時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を5atom%以下にする。 In the crystallization step, heat treatment is performed for about 1 hour at first 400 to 500 ° C., the hydrogen content of the amorphous silicon film below 5 atom%. そして、ファーネスアニール炉を用い、窒素雰囲気中で550〜600℃で1〜8時間の熱アニールを行う。 Then, using an annealing furnace, thermal annealing is performed for 1-8 hours at 550 to 600 ° C. in a nitrogen atmosphere. 以上の工程までで結晶質シリコン膜を得ることができる。 It is possible to obtain a crystalline silicon film until the above steps. この状態で表面に残存する触媒元素の濃度は3×10 10 〜2×10 11 atoms/cm 2であった。 The concentration of the catalyst element remaining on the surface in this state was 3 × 10 10 ~2 × 10 11 atoms / cm 2. その後、結晶化率を高めるためにレーザーアニールを行う。 Thereafter, the laser annealing to improve the crystallization rate. XClエキシマレーザー(波長308nm)を用い、光学系で線状ビームを形成して、発振周波数5〜50Hz、エネルギー密度100〜500mJ/cm 2として線状ビームのオーバーラップ割合を80〜98%として照射する。 XCl an excimer laser (wavelength 308 nm), to form a linear beam by an optical system, irradiating the oscillation frequency 5~50Hz, an energy density of 100 to 500 mJ / cm 2 the overlap ratio of the linear beam as 80-98% to. このようにして、結晶性シリコン膜203bを得る。 In this manner, a crystalline silicon film 203b. レーザー照射により、半導体層は溶融固化し表面に凸部が形成される。 By laser irradiation, the semiconductor layer is convex portion is formed in the molten solidified surface. その際、凸部は、前もって形成された、吸熱層の周囲に沿った形で整列する。 At this time, the convex portion has been previously formed, aligned in line with the periphery of the heat absorbing layer. (図19(C)) (Fig. 19 (C))
【0054】 [0054]
そして、結晶質シリコン膜203bをエッチング処理して島状に分割し、島状半導体層204〜207を形成し活性層とする。 Then, the crystalline silicon film 203b is divided by etching into an island shape, and the active layer to form an island-shaped semiconductor layer 204 to 207. その際、表面の凸部がチャネル部において、動作時の電流経路と平行に整列する方向に島状半導体層を形成する(図19(D))。 At that time, the projections channel portion of the surface, forming the island-shaped semiconductor layer in a direction aligned parallel to the current path during operation (Fig. 19 (D)). その後、プラズマCVD法や減圧CVD法、またはスパッタ法により50〜100nmの厚さの酸化シリコン膜によるマスク層208を形成する。 Then, plasma CVD, low pressure CVD, or by sputtering to form a mask layer 208 by a silicon oxide film having a thickness of 50 to 100 nm. 例えば、減圧CVD法でSiH 4とO 2との混合ガスを用い、266Paにおいて400℃に加熱して酸化シリコン膜を形成する。 For example, a mixed gas of SiH 4 and O 2 at low pressure CVD method, and heated to 400 ° C. to form a silicon oxide film at 266 Pa. (図14(C)) (FIG. 14 (C))
【0055】 [0055]
続いて、チャネルドープ工程を行う。 Subsequently, the channel doping process. まず、フォトレジストマスク209を設け、nチャネル型TFTを形成する島状半導体層205〜207の全面にしきい値電圧を制御する目的で1×10 16 〜5×10 17 atoms/cm 3程度の濃度でp型を付与する不純物元素としてボロン(B)を添加した。 First, a photoresist mask 209 is provided, the concentration of approximately 1 × 10 16 ~5 × 10 17 atoms / cm 3 for the purpose of controlling the entire surface to the threshold voltage of the island-like semiconductor layers 205 to 207 forming the n-channel type TFT in the addition of boron (B) as the impurity element imparting p-type. ボロン(B)の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。 The addition of boron (B) may be carried out by ion doping, it can also be added at the same time as the formation of the amorphous silicon film. ここでのボロン(B)添加は必ずしも必要でないが、ボロン(B)を添加した半導体層210〜212はnチャネル型TFTのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。 Boron (B) added here is not necessarily required, good that the semiconductor layer 210 to 212 with the addition of boron (B) is to be formed to fit a threshold voltage of the n-channel TFT within a predetermined range was Mashika'. (図14(D)) (FIG. 14 (D))
【0056】 [0056]
駆動回路のnチャネル型TFTのLDD領域を形成するために、n型を付与する不純物元素を島状半導体層210、211に選択的に添加する。 To form the LDD regions of the n-channel TFT of the driver circuit, for selectively adding an impurity element imparting n-type to the island-like semiconductor layers 210 and 211. そのため、あらかじめフォトレジストマスク213〜216を形成した。 Therefore, previously formed photoresist mask 213-216. ここではリン(P)を添加すべく、フォスフィン(PH 3 )を用いたイオンドープ法を適用した。 Here in order to add a phosphorus (P), and an ion doping using phosphine (PH 3). 形成された不純物領域(n - )217、218のリン(P)濃度は1×10 17 〜5atoms/cm 3のとする。 Formed impurity regions (n -) phosphorus 217 and 218 (P) concentration is set to 1 × 10 17 ~5atoms / cm 3 to. また、不純物領域219は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン(P)を添加した。 The impurity region 219 is a semiconductor layer for forming the storage capacitor of the pixel portion, and phosphorus (P) is added in the same concentration in this region. (図15(A)) (FIG. 15 (A))
【0057】 [0057]
次に、マスク層208をフッ酸などにより除去して、図14(D)と図15(A)で添加した不純物元素を活性化させる工程を行う。 Next, a mask layer 208 is removed by hydrofluoric acid, a step of activating the impurity elements added in Fig. 15 (A) 14 and (D). 活性化は、窒素雰囲気中で500〜600℃で1〜4時間の熱アニールや、レーザーアニールの方法により行うことができる。 Activation, and thermal annealing of 1 to 4 hours at 500 to 600 ° C. in a nitrogen atmosphere, can be carried out by the method of laser annealing. また、両者を併用して行っても良い。 In addition, it may be performed by a combination of both. 本実施例では、レーザー活性化の方法を用い、KrFエキシマレーザー光(波長248nm)を用い、線状ビームを形成して、発振周波数5〜50Hz、エネルギー密度100〜500mJ/cm 2として線状ビームのオーバーラップ割合を80〜98%として走査して、島状半導体層が形成された基板全面を処理した。 In this embodiment, using the laser activation method using KrF excimer laser beam (wavelength 248 nm), to form a linear beam, the oscillation frequency 5~50Hz, linear beam as the energy density of 100 to 500 mJ / cm 2 scans overlap ratio of as 80-98%, and treated the entire surface of the substrate on which the island-like semiconductor layers are formed. 尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良いが、半導体が溶融しない条件であることが好ましい。 Note that it is not matter to be limited to the laser light irradiation conditions, but may be determined by a practitioner as appropriate, it is preferred semiconductor is a condition which does not melt. なぜなら、すでに整列して形成されている凸部の配列をみだすことになるからである。 This is because thereby disturbing the arrangement of the projections which are formed already aligned.
【0058】 [0058]
続いて、ゲート絶縁膜220をプラズマCVD法またはスパッタ法を用いて40〜150nmの厚さでシリコンを含む絶縁膜で形成する。 Subsequently, an insulating film containing silicon with a thickness of 40~150nm using plasma CVD or sputtering to a gate insulating film 220. 例えば酸化窒化シリコン膜(B)で形成する。 For example, a silicon oxynitride film (B). ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。 A gate insulating film may be an insulating film containing other silicon as a single layer or a laminate structure. (図15(B)) (FIG. 15 (B))
【0059】 [0059]
次に、ゲート電極を形成するために第1の導電層を成膜する。 Then, depositing a first conductive layer to form a gate electrode. 本実施例では導電性の窒化物金属膜から成る導電層(A)221と金属膜から成る導電層(B)222とを積層させた。 Conductive layer comprising a conductive metal nitride film (A) 221 and the conductive layer made of a metal film and (B) 222 were laminated in this embodiment. ここでは、Taをターゲットとしたスパッタ法で導電層(B)222をタンタル(Ta)で250nmの厚さに形成し、導電層(A)221は窒化タンタル(TaN)で50nmの厚さに形成した。 Here, the conductive layer by sputtering with a target of Ta and (B) 222 was formed to a thickness of 250nm tantalum (Ta), a conductive layer (A) 221 is formed to a thickness of 50nm by tantalum nitride (TaN) did. (図15(C)) (FIG. 15 (C))
【0060】 [0060]
次に、フォトレジストマスク223〜227を形成し、導電層(A)221と導電層(B)222とを一括でエッチングしてゲート電極228〜231と容量配線232を形成する。 Next, a photoresist to form a mask 223 to 227, the conductive layer (A) 221 and conductive layer (B) 222 and then etched in a batch to form a gate electrode 228 to 231 and the capacitor wiring 232. ゲート電極228〜231と容量配線232は、導電層(A)から成る228a〜232aと、導電層(B)から成る228b〜232bとが一体として形成されている。 The gate electrode 228 to 231 and the capacitor wiring 232, and 228a~232a made from the conductive layer (A), and 228b~232b made from the conductive layer (B) is formed integrally. この時、駆動回路に形成するゲート電極229、230は不純物領域217、218の一部と、ゲート絶縁膜220を介して重なるように形成する。 At this time, the gate electrodes 229 and 230 to form the driving circuit are formed so as to overlap over a portion of the impurity regions 217 and 218, the gate insulating film 220. (図15(D)) (FIG. 15 (D))
【0061】 [0061]
次いで、駆動回路のpチャネル型TFTのソース領域およびドレイン領域を形成するために、p型を付与する不純物元素を添加する工程を行う。 Then, in order to form a source region and a drain region of the p-channel TFT of the driver circuit, a step of adding an impurity element imparting p-type. ここでは、ゲート電極228をマスクとして、自己整合的に不純物領域を形成する。 Here, the gate electrode 228 as a mask to form a self-aligned manner impurity regions. nチャネル型TFTが形成される領域はフォトレジストマスク233で被覆しておく。 Regions in which the n-channel type TFT is formed is left covered with photoresist mask 233. そして、ジボラン(B 26 )を用いたイオンドープ法で不純物領域(p + )234を1×10 21 atoms/cm 3の濃度で形成した。 Then, to form a diborane (B 2 H 6) impurity regions by ion doping using (p +) 234 at a concentration of 1 × 10 21 atoms / cm 3 . (図16(A)) (FIG. 16 (A))
【0062】 [0062]
次に、nチャネル型TFTにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。 Next, the n-channel type TFT, and were formed impurity regions functioning as a source region or a drain region. レジストのマスク235〜237を形成し、n型を付与する不純物元素が添加して不純物領域238〜242を形成した。 Forming a resist mask 235-237, the impurity element imparting n-type was formed impurity regions 238 to 242 added. これは、フォスフィン(PH 3 )を用いたイオンドープ法で行い、不純物領域(n + )238〜242の(P)濃度を5×10 20 atoms/cm 3とした。 This is carried out by ion doping using phosphine (PH 3), and impurity regions (n +) 238~242 of the (P) concentration of 5 × 10 20 atoms / cm 3 . 不純物領域238には、既に前工程で添加されたボロン(B)が含まれているが、それに比して1/2〜1/3の濃度でリン(P)が添加されるので、添加されたリン(P)の影響は考えなくても良く、TFTの特性に何ら影響を与えることはなかった。 The impurity region 238 is contains boron added in the previous step (B) already because it phosphorus (P) at a concentration of 1 / 2-1 / 3 compared to is added, it is added phosphorus may not consider the effect of (P), it did not give any effect on the characteristics of the TFT. (図16(B)) (FIG. 16 (B))
【0063】 [0063]
そして、画素部のnチャネル型TFTのLDD領域を形成するために、n型を付与する不純物添加の工程を行った。 Then, in order to form an LDD region of the n-channel type TFT of the pixel portion was carried out doping step of imparting n-type. ここではゲート電極231をマスクとして自己整合的にn型を付与する不純物元素をイオンドープ法で添加した。 Here, the addition of an impurity element imparting self-aligning manner n-type gate electrode 231 as a mask by ion doping. 添加するリン(P)の濃度は5×10 16 atoms/cm 3とし、図15(A)および図16(A)と図16(B)で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域(n -- )243、244のみが形成される。 The concentration of phosphorus (P) to be added was set to 5 × 10 16 atoms / cm 3 , is added at a lower concentration than the concentration of the impurity elements added in Fig. 15 (A) and FIG. 16 (A) and FIG. 16 (B) it is, impurity regions are substantially (n -) 243 and 244 only are formed. (図16(C)) (FIG. 16 (C))
【0064】 [0064]
その後、それぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化するために熱処理工程を行う。 Thereafter, a heat treatment step for activating the impurity element imparting the added n-type or p-type in the respective concentrations. この工程はファーネスアニール炉を用いた熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)で行うことができる。 This step can be performed by a thermal annealing method using an annealing furnace, a laser annealing method, or rapid thermal annealing (RTA). ここではファーネスアニール法で活性化工程を行った。 Here it was activated step by furnace annealing. 熱処理は酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行うものであり、本実施例では550℃で4時間の熱処理を行った。 Heat treatment the oxygen concentration is 1ppm or less, preferably 400 to 700 ° C. in a nitrogen atmosphere 0.1 ppm, typically are those carried out at 500 to 600 ° C., a heat treatment for 4 hours at 550 ° C. In the present embodiment went.
【0065】 [0065]
この熱アニールにおいて、ゲート電極228〜231と容量配線232形成するTa膜228b〜232bは、表面から5〜80nmの厚さでTaNから成る導電層(C)228c〜232cが形成される。 In this thermal annealing, Ta film 228b~232b to gate electrodes 228-231 and capacitor wiring 232 formed, conductive layer made of TaN with a thickness of 5~80nm from the surface (C) 228c~232c is formed. その他に導電層(B)228b〜232bがタングステン(W)の場合には窒化タングステン(WN)が形成され、チタン(Ti)の場合には窒化チタン(TiN)を形成することができる。 Other conductive layer (B) 228b~232b is the case of tungsten (W) is formed of tungsten nitride (WN) is, in the case of titanium (Ti) can form titanium nitride (TiN). また、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極228〜231を晒しても同様に形成することができる。 Also, the plasma atmosphere containing nitrogen using a nitrogen or ammonia by exposing the gate electrodes 228 to 231 can be formed similarly. さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱アニールを行い、島状半導体層を水素化する工程を行った。 Further, in an atmosphere containing 3 to 100% hydrogen, by thermal annealing for 1 to 12 hours at 300 to 450 ° C., the island-shaped semiconductor layer was performed step of hydrogenating. この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。 This step is to terminate dangling bonds in the semiconductor layers by thermally excited hydrogen. 水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。 As another means for hydrogenation may be performed Plasma hydrogenation (using hydrogen excited by plasma).
【0066】 [0066]
本実施例のように、島状半導体層を非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製した場合、島状半導体層中には微量(1×10 17 〜1×10 19 atoms/cm 3程度)の触媒元素が残留した。 As in this embodiment, the island-shaped case where the semiconductor layer manufactured by the method of crystallization using a catalytic element from an amorphous silicon film, during the island-like semiconductor layer trace (1 × 10 17 ~1 × 10 19 atoms / catalyst element cm about 3) remained. 勿論、そのような状態でもTFTを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。 Of course, such is the state it is possible to complete the TFT even, who removed from at least the channel forming region the catalytic element remaining were more Konomashika'. この触媒元素を除去する手段の一つにリン(P)によるゲッタリング作用を利用する手段があった。 The One means of removing the catalyst element was a means for utilizing a gettering action by phosphorus (P). ゲッタリングに必要なリン(P)の濃度は図16(B)で形成した不純物領域(n + )と同程度であれば良く、ここで実施される活性化工程の熱アニールにより、nチャネル型TFTおよびpチャネル型TFTのチャネル形成領域から触媒元素を不純物領域238〜242に偏析させゲッタリングをすることができた。 The concentration of phosphorus (P) necessary for gettering may be a same level as the formed impurity regions (n +) in FIG. 16 (B), the by thermal annealing of the activation step carried out here, n-channel type the catalyst element from the channel formation region of the TFT and the p-channel type TFT was able to gettering is segregated impurity regions 238 to 242. その結果不純物領域238〜242には1×10 17 〜1×10 19 atoms/cm 3程度の触媒元素が偏析した。 The result is the impurity regions 238~242 1 × 10 17 ~1 × 10 19 atoms / cm 3 about the catalytic element is segregated.
【0067】 [0067]
活性化および水素化の工程が終了したら、ゲート配線とする第2の導電層を形成する。 After the activation and hydrogenation steps are completed, a second conductive layer to the gate wiring. この第2の導電層は低抵抗材料であるアルミニウム(Al)や銅(Cu)を主成分とする導電層(D)で形成する。 The second conductive layer are formed of a conductive layer mainly composed of aluminum (Al) or copper (Cu) which is a low resistance material (D). いずれにしても、第2の導電層の抵抗率は0.1〜10μΩcm程度とする。 Anyway, the resistivity of the second conductive layer is about 0.1~10Myuomegacm. さらに、チタン(Ti)やタンタル(Ta)、タングステン(W)、モリブデン(Mo)から成る導電層(E)を積層形成すると良い。 Additionally, titanium (Ti) or tantalum (Ta), tungsten (W), a conductive layer made of molybdenum (Mo) to (E) may be laminated. 本実施例では、チタン(Ti)を0.1〜2重量%含むアルミニウム(Al)膜を導電層(D)245とし、チタン(Ti)膜を導電層(E)246として形成した。 In this embodiment, titanium (Ti) of aluminum (Al) containing 0.1 to 2% by weight of film a conductive layer and (D) 245, to form a titanium (Ti) film as the conductive layer (E) 246. 導電層(D)245は200〜400nm(好ましくは250〜350nm)とすれば良く、導電層(E)246は50〜200(好ましくは100〜150nm)で形成すれば良い。 Conductive layer (D) 245 may be a 200 to 400 nm (preferably 250 to 350 nm), a conductive layer (E) 246 may be formed by 50 to 200 (preferably 100 to 150 nm). (図17(A)) (FIG. 17 (A))
【0068】 [0068]
そして、ゲート電極に接続するゲート配線を形成するために導電層(E)246と導電層(D)245とをエッチング処理して、ゲート配線247、248と容量配線249を形成た。 Then, a conductive layer to form a gate wiring connected to the gate electrode (E) 246 and the conductive layer and (D) 245 is etched, was forming a gate wiring 247, 248 and capacitor wiring 249. エッチング処理は最初にSiCl 4とCl 2とBCl 3との混合ガスを用いたドライエッチング法で導電層(E)の表面から導電層(D)の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層(D)を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。 Etching treatment was first removed halfway from the surface of the conductive layer by dry etching using a mixed gas of SiCl 4, Cl 2 and BCl 3 (E) a conductive layer (D), the etching solution of the subsequent phosphate by removing the conductive layer (D) with wet etching using, it was possible to form a gate wiring while maintaining selective working with the base.
【0069】 [0069]
第1の層間絶縁膜250は500〜1500nmの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成する。 The first interlayer insulating film 250 is formed of a silicon oxide film or a silicon oxynitride film with a thickness of 500 to 1500 nm. 本実施例では、SiH4を27SCCM、N2Oを900SCCM、として反応圧力160Pa、基板温度325℃で放電電力密度0.15W/cm 2で形成した。 In this embodiment, the SiH4 27 SCCM, to form N2O 900 SCCM, a reaction pressure 160 Pa, at a substrate temperature of 325 ° C. at a discharge power density of 0.15 W / cm 2 as. その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線251〜254と、ドレイン配線255〜258を形成する。 Thereafter, contact holes are formed reaching the source region or drain region formed in the respective island-shaped semiconductor layer, a source wiring 251 to 254, a drain interconnection 255 - 258. 図示していないが、本実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の積層膜とした。 Although not shown, the electrodes in this example was a Ti film 100 nm, an aluminum film 300 nm, the laminated film of three-layer structure formed by continuously Ti film 150nm by sputtering containing Ti.
【0070】 [0070]
次に、パッシベーション膜259として、窒化シリコン膜、酸化シリコン膜、または酸化窒化シリコン膜を50〜500nm(代表的には100〜300nm)の厚さで形成する。 Next, as a passivation film 259, a silicon nitride film, it is formed to a thickness of silicon oxide film or a silicon oxynitride film 50 to 500 nm, (typically 100~300nm is). この状態で水素化処理を行うとTFTの特性向上に対して好ましい結果が得られた。 Preferred results for performing the TFT characteristics improve the hydrotreating in this state was obtained. 例えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。 For example, in an atmosphere containing 3 to 100% hydrogen it is good to perform heat treatment for 1 to 12 hours at 300 to 450 ° C., or a similar effect by using plasma hydrogenation was obtained. なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜259に開口部を形成しておいても良い。 Note that in this case later position for forming a contact hole for connecting the pixel electrode and the drain wiring, it may be formed an opening in the passivation film 259. (図17(C)) (Fig. 17 (C))
【0071】 [0071]
その後、有機樹脂からなる第2の層間絶縁膜260を1.0〜1.5μmの厚さに形成する。 Thereafter, a second interlayer insulating film 260 made of organic resin is formed to a thickness of 1.0 to 1.5 [mu] m. 有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。 As the organic resin, it is possible to use polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene) or the like. ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で焼成して形成した。 Here, after application to the substrate, A thermal polymerization type polyimide is used, it was formed by baking at 300 ° C.. そして、第2の層間絶縁膜260にドレイン配線258に達するコンタクトホールを形成し、画素電極261、262を形成する。 Then, a contact hole in the second interlayer insulating film 260 to reach the drain wiring 258 is formed, to form the pixel electrodes 261 and 262. 画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。 Pixel electrodes, the case of a transmission type liquid crystal display device may be formed using a transparent conductive film, a metallic film may be used in the case of a reflective liquid crystal display device. 本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ(ITO)膜を100nmの厚さにスパッタ法で形成した。 For a transmission type liquid crystal display device of the present embodiment was formed by sputtering indium tin oxide (ITO) film with a thickness of 100 nm. (図18) (Figure 18)
【0072】 [0072]
こうして同一基板上に、駆動回路のTFTと画素部の画素TFTとを有した基板を完成させることができた。 Thus on the same substrate, the substrate having a pixel TFT of the TFT and the pixel portion of the drive circuit was able to be completed. 駆動回路にはpチャネル型TFT301、第1のnチャネル型TFT302、第2のnチャネル型TFT303、画素部には画素TFT304、保持容量305が形成した。 Driving circuit p-channel type TFT301 the first n-channel type TFT 302, a second n-channel type TFT 303, the pixel in the pixel portion TFT 304, storage capacitor 305 is formed. 本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。 In the present specification for convenience is referred to such a substrate as an active matrix substrate.
【0073】 [0073]
駆動回路のpチャネル型TFT301には、島状半導体層204にチャネル形成領域306、ソース領域307a、307b、ドレイン領域308a,308bを有している。 The p-channel type TFT301 of the driver circuit, a channel formation region 306 in the island-like semiconductor layer 204, the source region 307a, 307b, drain regions 308a, and a 308b. 第1のnチャネル型TFT302には、島状半導体層205にチャネル形成領域309、ゲート電極229と重なるLDD領域(Lov)310、ソース領域311、ドレイン領域312を有している。 The first n-channel type TFT 302, and has a channel forming region 309 in the island-like semiconductor layer 205, LDD regions (Lov) 310 overlapping the gate electrode 229, source region 311, a drain region 312. このLov領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.0〜1.5μmとした。 The channel length direction of the length of this Lov region is 0.5 to 3.0 [mu] m, preferably set to 1.0 to 1.5 [mu] m. 第2のnチャネル型TFT303には、島状半導体層206にチャネル形成領域313、Lov領域とLoff領域(ゲート電極と重ならないLDD領域であり、以降Loff領域と記す)とが形成され、このLoff領域のチャネル長方向の長さは0.3〜2.0μm、好ましくは0.5〜1.5μmである。 The second n-channel type TFT 303, (a LDD region not overlapping the gate electrode, referred to hereinafter Loff regions) island-like semiconductor layer 206 in a channel formation region 313, Lov region and the Loff region and is formed, the Loff the channel length direction of the length of the region is 0.3 to 2.0 .mu.m, preferably 0.5 to 1.5 [mu] m. 画素TFT304には、島状半導体層207にチャネル形成領域318、319、Loff領域320〜323、ソースまたはドレイン領域324〜326を有している。 The pixel TFT304, a channel formation region 318, 319 in the island-like semiconductor layer 207, Loff regions 320 to 323, and source or drain regions 324 to 326. Loff領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.5〜2.5μmである。 The channel length direction of the length of the Loff region is 0.5 to 3.0 [mu] m, preferably 1.5 to 2.5 [mu] m. さらに、容量配線232、249と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素TFT304のドレイン領域326に接続し、n型を付与する不純物元素が添加された半導体層327とから保持容量305が形成されている。 Further, the capacitor wiring 232,249, an insulating film made of the same material as the gate insulating film, and connected to the drain region 326 of the pixel TFT 304, holding the semiconductor layer 327 Metropolitan which an impurity element is added that imparts n-type capacitance 305 There has been formed. 図18では画素TFT304をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても良い。 Although the pixel TFT304 in FIG. 18 was a double gate structure, it may be a single gate structure or a multi-gate structure in which a plurality of gate electrodes.
【0074】 [0074]
また、本実施例では、吸熱層は単に、半導体膜上の凸部を整列させる目的のみに使用したが、同一層で、配線を形成し、多層配線構造としてもよく、また、画素内においては、蓄積容量を形成する電極として流用してもよい。 Further, in this embodiment, heat-absorbing layer simply has been used only for the purpose of aligning the protrusions on the semiconductor film in the same layer, to form a wiring may be a multilayer wiring structure, also in the pixel it may be diverted as an electrode for forming a storage capacitor. また、周辺部のTFTに対し、本発明の効果をあたえ、画素内に於いては、単に遮光膜として機能させてもよい。 Further, with respect to TFT of the peripheral portion, giving the effect of the present invention, is at in the pixel may be simply allowed to function as a light shielding film.
【0075】 [0075]
(実施例2) (Example 2)
本実施例では、実施例1で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。 In this embodiment, the active matrix substrate manufactured in Embodiment 1, a process of manufacturing an active matrix liquid crystal display device. 図20に示すように、図18の状態のアクティブマトリクス基板に対し、配向膜601を形成する。 As shown in FIG. 20, with respect to the active matrix substrate in the state of FIG. 18, to form the alignment film 601. 通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。 The normal alignment film of a liquid crystal display device is often used a polyimide resin. 対向側の対向基板602には、遮光膜603、透明導電膜604および配向膜605を形成した。 The counter substrate 602 on the opposite side, the light shielding film 603, to form a transparent conductive film 604 and an alignment film 605. 配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。 After forming the alignment film, and to be oriented with a certain pretilt angle liquid crystal molecules rubbed. そして、画素マトリクス回路と、CMOS回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ(共に図示せず)などを介して貼りあわせる。 Then, a pixel matrix circuit, an active matrix substrate and the counter substrate CMOS circuit is formed, bonded via a sealing material or spacers (both not shown) by a known cell assembling process. その後、両基板の間に液晶材料606を注入し、封止剤(図示せず)によって完全に封止した。 Thereafter, a liquid crystal material is injected 606 between the substrates, and completely sealed by a sealant (not shown). 液晶材料には公知の液晶材料を用いれば良い。 It may be a known liquid material in the liquid crystal material. このようにして図19に示すアクティブマトリクス型液晶表示装置が完成した。 In this way, the active matrix liquid crystal display device shown in FIG. 19 is completed.
【0076】 [0076]
次に、このアクティブマトリクス型液晶表示装置の構成を、図21の斜視図を用いて説明する。 Next, the structure of this active matrix type liquid crystal display device will be described with reference to the perspective view of FIG. 21. 尚、図21は、図14〜図20の断面構造図と対応付けるため、共通の符号を用いている。 Incidentally, FIG. 21, for associating a cross-sectional view of FIGS. 14 to 20, common reference numerals are used.
【0077】 [0077]
図21においてアクティブマトリクス基板は、ガラス基板201上に形成された、画素部406と、走査信号駆動回路404と、画像信号駆動回路405で構成される。 The active matrix substrate in FIG. 21 was formed on the glass substrate 201, a pixel portion 406, a scanning signal driver circuit 404, and an image signal driver circuit 405. 表示領域には画素TFT304が設けられ、周辺に設けられる駆動回路はCMOS回路を基本として構成されている。 Pixel TFT304 is provided in the display area, driving circuits provided on the periphery is constituted of a CMOS circuit as a basic. 走査信号駆動回路404と、画像信号駆動回路405はそれぞれゲート配線231とソース配線254で画素TFT304に接続している。 A scanning signal driving circuit 404, the image signal driver circuit 405 are connected to the respective gate lines 231 and the pixel TFT304 by a source line 254. また、FPC(Flexible Print Circuit)731が外部入力端子734に接続され、入力配線402、403でそれぞれの駆動回路に接続している。 Further, FPC (Flexible Print Circuit) 731 is connected to the external input terminal 734, are connected to the respective driver circuit input lines 402 and 403.
【0078】 [0078]
(実施例3) (Example 3)
本実施例では、本発明を用いてEL(エレクトロルミネセンス)表示装置を作製した例について説明する。 In this embodiment, EL for example of manufacturing the (electroluminescence) display device will be described with reference to the present invention. なお、図22(A)は本願発明のEL表示装置の上面図であり、図22(B)はその断面図である。 Incidentally, FIG. 22 (A) is a top view of an EL display device of the present invention, FIG. 22 (B) is a sectional view thereof.
【0079】 [0079]
尚、本明細書においてEL表示装置とは、電場を加えることで発生するエレクトロルミネッセンス(EL)が得られる発光体及びそれを用いた発光装置を指して言うものであり、ここで言うエレクトロルミネッセンスには蛍光と燐光とが含まれ、そのいずれか一方、またはその両者による光の放出を応用した発光装置を含むものとする。 Note that the EL display device in this specification are intended to refer to refer to a light-emitting device using light emitters electroluminescence (EL) is obtained and it is generated by application of an electric field, the electroluminescent here is included and a fluorescence and phosphorescence, whereas the one or intended to include a light-emitting device which applies the emission of light by both. また、発光装置には、陽極と陰極の間に前記発光体を含む層を有する素子(以下、発光素子と呼ぶ)にTAB(Tape Automated Bonding)テープ若しくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線基板が設けられたモジュール、または、発光素子が形成されている基板にCOG(Chip On Glass)方式によりICが実装されたモジュールも全て発光装置の範疇に含むものとする。 Further, the light emitting device, a device having a layer containing the light emitting material between an anode and a cathode (hereinafter, referred to as a light-emitting element) TAB to (Tape Automated Bonding) tape or a TCP (Tape Carrier Package) is attached modules , TAB tape or a TCP module with a printed wiring board is provided for, or containing in the category of all even IC is mounted module by a COG to the substrate on which the light-emitting element is formed (Chip on Glass) method emitting device and Dressings.
【0080】 [0080]
図22(A)において、4001は基板、4002は画素部、4003はソース側駆動回路、4004はゲート側駆動回路であり、それぞれの駆動回路は配線4005を経てFPC(フレキシブルプリントサーキット)4006に至り、外部機器へと接続される。 In FIG. 22 (A), the substrate 4001, 4002 denotes a pixel portion, 4003 a source side driver circuit, 4004 denotes a gate side driver circuit, respective driving circuits lead to FPC (flexible printed circuit) 4006 through wiring 4005 , it is connected to an external device.
【0081】 [0081]
このとき、画素部4002、ソース側駆動回路4003及びゲート側駆動回路4004を囲むようにして第1シール材4101、カバー材4102、充填材4103及び第2シール材4104が設けられている。 At this time, the first sealing material 4101, cover material 4102, the filling material 4103 and second sealing material 4104 is provided so as to surround a pixel portion 4002, the source side driver circuit 4003 and the gate side driver circuit 4004.
【0082】 [0082]
また、図22(B)は図22(A)をA−A'で切断した断面図に相当し、基板4001の上にソース側駆動回路4003に含まれる駆動TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを図示している。)4201及び画素部4002に含まれる画素TFT(但し、ここではEL素子への電流を制御するTFTを図示している。)4202が形成されている。 Further, FIG. 22 (B) is 22 (A) is a cross-sectional view taken along a A-A ', the driving TFT included in the source side driver circuit 4003 on the substrate 4001 (where, n-channel type here illustrates a TFT and p-channel type TFT.) 4201 and pixel TFT included in the pixel portion 4002 (however, here.) 4202 are formed which illustrates a TFT for controlling the current to the EL element .
【0083】 [0083]
本実施例では、駆動TFT4201には図20の駆動回路と同じ構造のTFTが用いられる。 In this embodiment, a TFT having the same structure as the driving circuit of FIG. 20 is used for the driving TFT 4201. また、画素TFT4202には図20の画素部と同じ構造のTFTが用いられる。 Also, the TFT of the same structure as the pixel portion of FIG. 20 is used for the pixel TFT 4202.
【0084】 [0084]
駆動TFT4201及び画素TFT4202の上には樹脂材料でなる層間絶縁膜(平坦化膜)4301が形成され、その上に画素TFT4202のドレインと電気的に接続する画素電極(陽極)4302が形成される。 On the drive TFT4201 and pixel TFT4202 are interlayer insulating film (leveling film) 4301 made of a resin material is formed, the pixel electrode (anode) 4302 electrically connected to a drain of the pixel TFT4202 is formed thereon. 画素電極4302としては仕事関数の大きい透明導電膜が用いられる。 A transparent conductive film having a large work function is used as the pixel electrode 4302. 透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。 The transparent conductive film may be a compound or a compound of indium oxide and zinc indium oxide and tin oxide.
【0085】 [0085]
そして、画素電極4302の上には絶縁膜4303が形成され、絶縁膜4303は画素電極4302の上に開口部が形成されている。 Then, on the pixel electrode 4302 is an insulating film 4303 is formed, an insulating film 4303 and an opening portion is formed on the pixel electrode 4302. この開口部において、画素電極4302の上にはEL(エレクトロルミネッセンス)層4304が形成される。 In this opening, on the pixel electrode 4302 EL (electroluminescence) layer 4304 is formed. EL層4304は公知の有機EL材料または無機EL材料を用いることができる。 EL layer 4304 may be a known organic EL material or inorganic EL material. また、有機EL材料には低分子系(モノマー系)材料と高分子系(ポリマー系)材料があるがどちらを用いても良い。 It may also be used either there is a low molecular weight (monomer) material and a high molecular (polymer) material in an organic EL material.
【0086】 [0086]
EL層4304の形成方法は公知の技術を用いれば良い。 Forming the EL layer 4304 may be a known technique. また、EL層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。 The structure of the EL layer hole injection layer, a hole transport layer, luminescent layer, any combination of the electron transport layer or an electron injection layer may be a laminate structure or a single layer structure.
【0087】 [0087]
EL層4304の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極4305が形成される。 Cathode 4305 made of is formed (aluminum, a conductive film or a laminate film thereof with other conductive film mainly containing copper or silver typically) a conductive film having a light shielding property is formed on the EL layer 4304 . また、陰極4305とEL層4304の界面に存在する水分や酸素は極力排除しておくことが望ましい。 Further, it is desirable that moisture and oxygen existing in the interface between the cathode 4305 and the EL layer 4304 should be removed as much as possible. 従って、真空中で両者を連続成膜するか、EL層4304を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極4305を形成するといった工夫が必要である。 Therefore, either continuously formed both in a vacuum, the EL layer 4304 is formed in a nitrogen or rare gas atmosphere, it is necessary to make such contrivance that forms the left cathode 4305 without being exposed to oxygen and moisture. 本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。 Enabling the above-described film deposition by use of the deposition apparatus of multi-chamber system (cluster tool system) in this embodiment.
【0088】 [0088]
そして陰極4305は4306で示される領域において配線4005に電気的に接続される。 The cathode 4305 is electrically connected to the wiring 4005 in a region indicated by 4306. 配線4005は陰極4305に所定の電圧を与えるための配線であり、導電性材料4307を介してFPC4006に電気的に接続される。 Wiring 4005 is a wiring for applying a predetermined voltage to the cathode 4305 is electrically connected to FPC4006 via the conductive material 4307.
【0089】 [0089]
以上のようにして、画素電極(陽極)4302、EL層4304及び陰極4305からなるEL素子が形成される。 As described above, EL elements comprising a pixel electrode (anode) 4302, EL layer 4304 and the cathode 4305 is formed. このEL素子は、第1シール材4101及び第1シール材4101によって基板4001に貼り合わされたカバー材4102で囲まれ、充填材4103により封入されている。 This EL device, the first sealing material 4101 and the first sealing material 4101 surrounded by the cover material 4102 which is stuck to the substrate 4001, are sealed by the filling material 4103.
【0090】 [0090]
カバー材4102としては、ガラス板、金属板(代表的にはステンレス板)、セラミックス板、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。 As the cover material 4102, a glass plate, metal plate (typically stainless steel plate), ceramics plate, FRP (Fiberglass-Reinforced Plastics) plate, PVF (polyvinyl fluoride) film, a Mylar film, a polyester film or an acrylic film be able to. また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。 It is also possible to use a sheet in which aluminum foil is sandwiched by PVF films or Mylar films.
【0091】 [0091]
但し、EL素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。 However, the cover member must be transparent in the case where the radiation direction of light from the EL element is directed toward the cover material side. その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。 In that case, a glass plate, a plastic plate, a transparent material such as a polyester film or an acrylic film is used.
【0092】 [0092]
また、充填材4103としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。 As the filler 4103 can be used an ultraviolet curable resin or a thermosetting resin, PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate) it can be used. この充填材4103の内部に吸湿性物質(好ましくは酸化バリウム)を設けておくとEL素子の劣化を抑制できる。 Inside hygroscopic material of the filling material 4103 (preferably barium oxide) is possible to suppress the deterioration of the idea to provide a EL element.
【0093】 [0093]
また、充填材4103の中にスペーサを含有させてもよい。 It may also contain a spacer in the filling material 4103. このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。 In this case, it is possible to have a hygroscopicity spacer itself by forming the spacer barium oxide. また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極4305上に樹脂膜を設けることも有効である。 Also, the case of providing the spacer, it is effective to provide a resin film over cathode 4305 as a buffer layer to relieve the pressure from the spacer.
【0094】 [0094]
また、配線4005は導電性材料4307を介してFPC4006に電気的に接続される。 The wiring 4005 is electrically connected to FPC4006 via the conductive material 4307. 配線4005は画素部4002、ソース側駆動回路4003及びゲート側駆動回路4004に送られる信号をFPC4006に伝え、FPC4006により外部機器と電気的に接続される。 Wiring 4005 conveys a signal to be sent to the pixel portion 4002, the source side driver circuit 4003 and the gate side driver circuit 4004 to the FPC 4006, the external device electrically connected by FPC 4006.
【0095】 [0095]
また、本実施例では第1シール材4101の露呈部及びFPC4006の一部を覆うように第2シール材4104を設け、EL素子を徹底的に外気から遮断する構造となっている。 Further, in the present embodiment has a structure that blocks the second sealing material 4104 is provided, the EL element thoroughly from the outside air so as to cover a portion of the exposed portion and the FPC4006 of first sealing material 4101. こうして図22(B)の断面構造を有するEL表示装置となる。 Thus the EL display device having the cross sectional structure of FIG. 22 (B).
【0096】 [0096]
(実施例4) (Example 4)
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電子装置に用いることができる。 The active matrix substrate and a liquid crystal display device manufactured by implementing the present invention can be used in various electronic devices. そして、そのような表示装置を表示媒体として組み込んだ電子機器全てに本発明を適用することがでできる。 Then, it in the present invention is applicable to all electronic devices incorporating such display apparatus as a display medium. 電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末(モバイルコンピュータ、携帯電話、電子書籍など)、ナビゲーションシステムなどが上げられる。 The electronic devices, personal computer, digital camera, video camera, a portable information terminal (mobile computer, mobile phone, and e-books), such as a navigation system, and the like. それらの一例を図23に示す。 Examples of these are shown in Figure 23.
【0097】 [0097]
図23(A)はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを備えた本体2001、画像入力部2002、表示装置2003、キーボード2004で構成される。 Figure 23 (A) is a personal computer which includes a main body 2001, an image input unit 2002 including a microprocessor, memory, display device 2003, a keyboard 2004. 本発明は表示装置2003やその他の信号処理回路を形成することができる。 The present invention can form a display device 2003 and other signal processing circuit.
【0098】 [0098]
図23(B)はビデオカメラであり、本体2101、表示装置2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106で構成される。 Figure 23 (B) shows a video camera including a main body 2101, a display device 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 2106. 本発明は表示装置2102やその他の信号制御回路に適用することができる。 The present invention can be applied to the display device 2102 and other signal control circuits.
【0099】 [0099]
図23(C)は携帯情報端末であり、本体2201、画像入力部2202、受像部2203、操作スイッチ2204、表示装置2205で構成される。 Figure 23 (C) shows a portable information terminal, and a main body 2201, an image input unit 2202, an image receiving portion 2203, operation switches 2204, a display device 2205. 本発明は表示装置2205やその他の信号制御回路に適用することができる。 The present invention can be applied to the display device 2205 and other signal control circuits.
【0100】 [0100]
図23(D)はテレビゲームまたはビデオゲームなどの電子遊技機器であり、CPU等の電子回路2308、記録媒体2304などが搭載された本体2301、コントローラ2305、表示装置2303、本体2301に組み込まれた表示装置2302で構成される。 Figure 23 (D) is an electronic amusement devices such as a television game or a video game, an electronic circuit 2308 such as a CPU, a main body 2301 and is mounted recording medium 2304, a controller 2305, a display device 2303, incorporated in the main body 2301 and a display unit 2302. 表示装置2303と本体2301に組み込まれた表示装置2302とは、同じ情報を表示しても良いし、前者を主表示装置とし、後者を副表示装置として記録媒体2304の情報を表示したり、機器の動作状態を表示したり、或いはタッチセンサーの機能を付加して操作盤とすることもできる。 The display device 2302 incorporated into the display device 2303 and the body 2301 may display the same information, the former as the main display device, and displays the information of the recording medium 2304 latter as sub display device, equipment possible for and displays an operation state, or be a by adding the function of the touch sensor control panel. また、本体2301とコントローラ2305と表示装置2303とは、相互に信号を伝達するために有線通信としても良いし、センサ部2306、2307を設けて無線通信または光通信としても良い。 Further, the main body 2301 and a controller 2305 and a display device 2303, may be used as the wired communication to transmit mutually signals may be wireless communication or optical communication is provided a sensor portion 2306 and 2307. 本発明は、表示装置2302、2303に適用することができる。 The present invention can be applied to the display device 2302 and 2303. 表示装置2303は従来のCRTを用いることもできる。 Display device 2303 may be used a conventional CRT.
【0101】 [0101]
図23(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示装置2402、スピーカー部2403、記録媒体2404、操作スイッチ2405で構成される。 Figure 23 (E) is a recording medium (hereinafter, referred to as a recording medium) which records a program a player using a main body 2401, a display device 2402, a speaker portion 2403, a recording medium 2404, and operation switches 2405. 尚、記録媒体にはDVD(Digital Versatile Disc)やコンパクトディスク(CD)などを用い、音楽プログラムの再生や映像表示、ビデオゲーム(またはテレビゲーム)やインターネットを介した情報表示などを行うことができる。 It should be noted that, in the recording medium using a DVD (Digital Versatile Disc), a compact disc (CD), a can be carried out music program of reproduction and video display, and information display via a video game (or video game) and the Internet . 本発明は表示装置2402やその他の信号制御回路に好適に利用することができる。 The present invention can be suitably utilized for display device 2402 and other signal control circuits.
【0102】 [0102]
図23(F)はデジタルカメラであり、本体2501、表示装置2502、接眼部2503、操作スイッチ2504、受像部(図示しない)で構成される。 Figure 23 (F) is a digital camera including a main body 2501, a display device 2502, an eyepiece portion 2503, operation switches 2504, an image receiving portion (not shown). 本発明は表示装置2502やその他の信号制御回路に適用することができる。 The present invention can be applied to the display device 2502 and other signal control circuits.
【0103】 [0103]
図24(A)はフロント型プロジェクターであり、光源光学系および表示装置2601、スクリーン2602で構成される。 Figure 24 (A) is a front type projector, the light source optical system and display device 2601 and a screen 2602. 本発明は表示装置やその他の信号制御回路に適用することができる。 The present invention can be applied to the display device and other signal control circuits. 図24(B)はリア型プロジェクターであり、本体2701、光源光学系および表示装置2702、ミラー2703、スクリーン2704で構成される。 Figure 24 (B) shows a rear type projector, a main body 2701, a light source optical system and display device 2702, a mirror 2703 and a screen 2704. 本発明は表示装置やその他の信号制御回路に適用することができる。 The present invention can be applied to the display device and other signal control circuits.
【0104】 [0104]
なお、図24(C)に、図24(A)および図24(B)における光源光学系および表示装置2601、2702の構造の一例を示す。 Incidentally, in FIG. 24 (C), showing an example of the structure of a light source optical system and display device 2601 and 2702 in FIG. 24 (A) and FIG. 24 (B). 光源光学系および表示装置2601、2702は光源光学系2801、ミラー2802、2804〜2806、ダイクロイックミラー2803、ビームスプリッター2807、液晶表示装置2808、位相差板2809、投射光学系2810で構成される。 Light source optical system and display device 2601, 2702 includes a light source optical system 2801, mirrors 2802,2804~2806, a dichroic mirror 2803, beam splitter 2807, liquid crystal display device 2808, a phase difference plate 2809, and a projection optical system 2810. 投射光学系2810は複数の光学レンズで構成される。 The projection optical system 2810 is composed of a plurality of optical lenses. 図24(C)では液晶表示装置2808を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。 An example is shown in FIG. 24 (C) in a three-plate for three using a liquid crystal display device 2808 is not limited to such a method may be constituted by a single plate type optical system. また、図24(C)中で矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、IRフィルムなどを設けても良い。 Further, FIG. 24 films and for adjusting the film or phase having Tekisen optical lenses and polarizing function in the optical path indicated by an arrow in (C), may be provided, such as an IR film. また、図24(D)は図24(C)における光源光学系2801の構造の一例を示した図である。 Further, FIG. 24 (D) is a diagram showing an example of the structure of the light source optical system 2801 in FIG. 24 (C). 本実施例では、光源光学系2801はリフレクター2811、光源2812、レンズアレイ2813、2814、偏光変換素子2815、集光レンズ2816で構成される。 In this embodiment, the light source optical system 2801 is a reflector 2811, light source 2812, lens arrays 2813 and 2814, a polarization conversion element 2815 and a condenser lens 2816. 尚、図24(D)に示した光源光学系は一例であって図示した構成に限定されるものではない。 The light source optical system shown in FIG. 24 (D) is not limited to the illustrated configuration is merely an example.
【0105】 [0105]
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などにも適用することも可能である。 Further, where although not shown, the present invention is Besides, it is also possible to apply such a reading circuit of a navigation system and an image sensor. このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。 Thus the scope of the present invention is extremely wide, and can be applied to electronic devices in various fields. また、本実施例の電子装置は、実施例1〜3のどのような組み合わせから成る構成を用いても実現することができる。 The electronic device of this embodiment can be realized by using a structure consisting of combination of embodiments 1 to 3 throat.
【0106】 [0106]
【発明の効果】 【Effect of the invention】
高移動度を持つTFTの形成が可能となる。 Forming a TFT with a high mobility is possible. また、高精細のアクティブマトリクス型の液晶表示装置やEL表示装置に代表される電子装置を作製することができる。 Further, it is possible to produce an electronic device represented by an active matrix type liquid crystal display device or EL display device of high definition.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】従来例の概念図。 FIG. 1 is a conceptual diagram of a conventional example.
【図2】本発明の概念図。 FIG. 2 is a conceptual diagram of the present invention.
【図3】レーザーアニール時の半導体薄膜状態を説明する断面模式図。 FIG. 3 is a cross-sectional schematic view illustrating a semiconductor thin film state at the time of laser annealing.
【図4】レーザーアニール後の半導体薄膜表面写真(SEM写真)。 [4] The semiconductor thin film surface photograph after the laser annealing (SEM photograph).
【図5】レーザーアニール後半導体薄膜表面の模式図。 Figure 5 is a schematic diagram of a laser annealing after the semiconductor thin film surface.
【図6】レーザーアニール後の半導体薄膜表面のAFM観察結果。 [6] AFM observation of the surface of the semiconductor thin film after laser annealing.
【図7】レーザーアニール後の半導体薄膜表面のAFM観察結果の模式図。 FIG. 7 is a schematic diagram of an AFM observation of the surface of the semiconductor thin film after laser annealing.
【図8】本発明を利用したTFTの構造図。 [8] The present invention structural view of a TFT using.
【図9】本発明を利用したTFTのプロセスフロー。 [9] TFT process flow using the present invention.
【図10】本発明を利用したTFTのプロセスフロー。 [10] TFT process flow using the present invention.
【図11】本発明を利用したTFTのプロセスフロー。 [11] TFT process flow using the present invention.
【図12】本発明を利用したコの字状の能動層を有するTFT。 [Figure 12] TFT having a shaped active layer co utilizing the present invention.
【図13】本発明を利用した半円状の能動層を有するTFT。 [13] TFT having a semicircular active layer using the present invention.
【図14】本発明を利用したアクティブマトリックス基板のプロセスフロー。 [14] active matrix substrate of a process flow using the present invention.
【図15】本発明を利用したアクティブマトリックス基板のプロセスフロー。 Figure 15 is a process flow of the active matrix substrate using the present invention.
【図16】本発明を利用したアクティブマトリックス基板のプロセスフロー。 [16] active matrix substrate of a process flow using the present invention.
【図17】本発明を利用したアクティブマトリックス基板のプロセスフロー。 [17] active matrix substrate of a process flow using the present invention.
【図18】本発明を利用したアクティブマトリックス基板のプロセスフロー。 [18] active matrix substrate of a process flow using the present invention.
【図19】本発明を利用したアクティブマトリックス基板のプロセスフロー。 [19] active matrix substrate of a process flow using the present invention.
【図20】本発明を利用したAMLCDパネルの断面構造。 Figure 20 is a cross-sectional structure of the AMLCD panel utilizing the present invention.
【図21】本発明を利用したAMLCDパネルの上面図。 [21] The present invention top view of AMLCD panels using.
【図22】本発明を利用したELディスプレーパネル。 [Figure 22] EL display panel utilizing the present invention.
【図23】本発明を利用した各種情報機器。 [23] various information devices utilizing the present invention.
【図24】本発明を利用した表示装置。 FIG. 24 is a display device utilizing the present invention.

Claims (10)

  1. 基板と下地膜との間に設けられ、熱伝導率が前記基板および前記下地膜より大きな材料からなる層と、 Is provided between the substrate and the base film, a layer thermal conductivity made of material larger than the substrate and the underlayer,
    前記下地膜上にソース領域、ドレイン領域、チャネル形成領域を有する結晶性半導体膜と、 A source region on said base film, the drain region, and a crystalline semiconductor film including a channel formation region,
    前記結晶性半導体膜上にゲート絶縁膜と、 A gate insulating film on the crystalline semiconductor film,
    前記ゲート絶縁膜上にゲート電極とを有する半導体装置であって、 A semiconductor device having a Gate electrode on the gate insulating film,
    前記結晶性半導体膜は表面に複数の凸部を有し、 The crystalline semiconductor film has a plurality of projections on the surface,
    前記複数の凸部はレーザーアニールにより半導体膜が溶融、固化されることにより形成され、 Wherein the plurality of protrusions semiconductor film melted by laser annealing, is formed by being solidified,
    前記複数の凸部は前記ソース領域から前記ドレイン領域に向かって線状に配列し Wherein the plurality of protrusions are arranged from the source region linearly toward the drain region,
    前記結晶性半導体膜は前記層の上部以外の領域に位置し、 The crystalline semiconductor film is located in a region other than the top of said layer,
    前記層の一辺はチャネル長方向と平行に配置されていることを特徴とする半導体装置。 One side of said layer a semiconductor device, characterized in that arranged parallel to the channel length direction.
  2. 基板と下地膜との間に設けられ、熱伝導率が前記基板および前記下地膜より大きな材料からなる層と、 Is provided between the substrate and the base film, a layer thermal conductivity made of material larger than the substrate and the underlayer,
    前記下地膜上にソース領域、ドレイン領域、チャネル形成領域を有する結晶性半導体膜と、 A source region on said base film, the drain region, and a crystalline semiconductor film including a channel formation region,
    前記結晶性半導体膜上にゲート絶縁膜と、 A gate insulating film on the crystalline semiconductor film,
    前記ゲート絶縁膜上にゲート電極とを有する半導体装置であって、 A semiconductor device having a Gate electrode on the gate insulating film,
    前記結晶性半導体膜は表面に複数の凸部を有し、 The crystalline semiconductor film has a plurality of projections on the surface,
    前記複数の凸部はレーザーアニールにより半導体膜が溶融、固化されることにより形成され、 Wherein the plurality of protrusions semiconductor film melted by laser annealing, is formed by being solidified,
    前記複数の凸部は前記ソース領域から前記ドレイン領域に向かって線状に配列し、 Wherein the plurality of protrusions are arranged from the source region linearly toward the drain region,
    前記配列は複数あり、 Said sequences Ri multiple Oh,
    前記結晶性半導体膜は前記層の上部以外の領域に位置し、 The crystalline semiconductor film is located in a region other than the top of said layer,
    前記層の一辺はチャネル長方向と平行に配置されていることを特徴とする半導体装置。 One side of said layer a semiconductor device, characterized in that arranged parallel to the channel length direction.
  3. 基板と下地膜との間に設けられ、熱伝導率が前記基板および前記下地膜より大きな材料からなる第1の層および第2の層と、 Is provided between the substrate and the base film, a first layer and a second layer thermal conductivity made of material larger than the substrate and the underlayer,
    前記下地膜上にソース領域、ドレイン領域、チャネル形成領域を有する結晶性半導体膜と、 A source region on said base film, the drain region, and a crystalline semiconductor film including a channel formation region,
    前記結晶性半導体膜上にゲート絶縁膜と、 A gate insulating film on the crystalline semiconductor film,
    前記ゲート絶縁膜上にゲート電極とを有する半導体装置であって、 A semiconductor device having a Gate electrode on the gate insulating film,
    前記結晶性半導体膜は表面に複数の凸部を有し、 The crystalline semiconductor film has a plurality of projections on the surface,
    前記複数の凸部はレーザーアニールにより半導体膜が溶融、固化されることにより形成され、 Wherein the plurality of protrusions semiconductor film melted by laser annealing, is formed by being solidified,
    前記複数の凸部は前記ソース領域から前記ドレイン領域に向かって線状に配列し Wherein the plurality of protrusions are arranged from the source region linearly toward the drain region,
    前記結晶性半導体膜は前記第1の層と前記第2の層の間の領域に位置し、 The crystalline semiconductor film is located in a region between the first layer and the second layer,
    前記第1の層および前記第2の層の一辺はそれぞれチャネル長方向と平行に配置されていることを特徴とする半導体装置。 Wherein a side of said first layer and said second layer being arranged parallel to the channel length direction, respectively.
  4. 基板と下地膜との間に設けられ、熱伝導率が前記基板および前記下地膜より大きな材料からなる第1の層および第2の層と、 Is provided between the substrate and the base film, a first layer and a second layer thermal conductivity made of material larger than the substrate and the underlayer,
    前記下地膜上にソース領域、ドレイン領域、チャネル形成領域を有する結晶性半導体膜と、 A source region on said base film, the drain region, and a crystalline semiconductor film including a channel formation region,
    前記結晶性半導体膜上にゲート絶縁膜と、 A gate insulating film on the crystalline semiconductor film,
    前記ゲート絶縁膜上にゲート電極とを有する半導体装置であって、 A semiconductor device having a Gate electrode on the gate insulating film,
    前記結晶性半導体膜は表面に複数の凸部を有し、 The crystalline semiconductor film has a plurality of projections on the surface,
    前記複数の凸部はレーザーアニールにより半導体膜が溶融、固化されることにより形成され、 Wherein the plurality of protrusions semiconductor film melted by laser annealing, is formed by being solidified,
    前記複数の凸部は前記ソース領域から前記ドレイン領域に向かって線状に配列し、 Wherein the plurality of protrusions are arranged from the source region linearly toward the drain region,
    前記配列は複数あり、 Said sequences Ri multiple Oh,
    前記結晶性半導体膜は前記第1の層と前記第2の層の間の領域に位置し、 The crystalline semiconductor film is located in a region between the first layer and the second layer,
    前記第1の層および前記第2の層の一辺はそれぞれチャネル長方向と平行に配置されていることを特徴とする半導体装置。 Wherein a side of said first layer and said second layer being arranged parallel to the channel length direction, respectively.
  5. 請求項1 乃至請求項4のいずれか一項において、前記レーザーアニールは線状に加工されたレーザーにより行われることを特徴とする半導体装置。 In any one of claims 1 to 4, a semiconductor device, characterized in that the laser annealing is performed by laser which is processed into a linear shape.
  6. 請求項1乃至請求項のいずれか一項において、前記凸部は、30nm以上の高さを有することを特徴とする半導体装置。 In any one of claims 1 to 5, wherein the convex portion to a semiconductor device and having a height of more than 30 nm.
  7. 請求項1乃至請求項のいずれか一項に記載の半導体装置は、液晶表示装置またはEL表示装置であることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 6, wherein a is a liquid crystal display device or an EL display device.
  8. 請求項1乃至請求項7のいずれか一項において、前記材料は、金属材料、半導体材料またはそれらの混合物であることを特徴とする半導体装置。 In any one of claims 1 to 7, wherein the material is a semiconductor device, wherein the metal material is a semiconductor material or a mixture thereof.
  9. 請求項1または請求項2において、前記層は、蓄積容量の一方の電極であることを特徴とする半導体装置。 According to claim 1 or claim 2, wherein the layer is a semiconductor device which is characterized in that one electrode of the storage capacitor.
  10. 請求項1または請求項2において、前記層と同一層に、配線を有することを特徴とする半導体装置。 According to claim 1 or claim 2, wherein a said layer in the same layer, it has a wiring.
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