JP4801325B2 - Semiconductor device using group III-V nitride semiconductor - Google Patents

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Description

本発明は、III-Ｖ族窒化物半導体を用いた半導体装置に関する。   The present invention relates to a semiconductor device using a group III-V nitride semiconductor.

III-Ｖ族窒化物半導体とは、一般式がＢwＡｌxＧａyＩｎzＮ（ｗ＋ｘ＋ｙ＋ｚ＝１； ０≦ｗ，ｘ，ｙ，ｚ≦１）によって表される、アルミニウム（Ａｌ）、ホウ素（Ｂ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）と窒素（Ｎ）との化合物からなる化合物半導体をいう。 The III-V nitride semiconductor is aluminum (Al), boron whose general formula is represented by B w Al x Ga y In z N (w + x + y + z = 1; 0 ≦ w, x, y, z ≦ 1) (B) refers to a compound semiconductor composed of a compound of gallium (Ga) or indium (In) and nitrogen (N).

III-Ｖ族窒化物半導体はその大きいバンドギャップとそれに伴う高い破壊電圧、高い電子飽和速度及び高い電子移動度、並びにヘテロ接合における高い電子濃度等の利点を有することから、短波長発光素子、高出力高周波素子及び高周波低雑音増幅素子等への応用を目的として、研究開発が進んでいる。とりわけ、III-Ｖ族元素の組成比を変化させた互いのバンドギャップが異なるIII-Ｖ族窒化物半導体層を積層したヘテロ接合構造又はこれらを複数積層した量子井戸構造若しくは超格子構造は、素子内の電子濃度の変調度を制御することができるため、上記素子の基本構造として利用されている。   III-V nitride semiconductors have advantages such as a large band gap and a high breakdown voltage, a high electron saturation rate and a high electron mobility, and a high electron concentration at the heterojunction. Research and development are progressing for the purpose of application to output high-frequency elements, high-frequency low-noise amplification elements, and the like. In particular, a heterojunction structure in which group III-V nitride semiconductor layers having different band gaps with different composition ratios of group III-V elements are stacked, or a quantum well structure or a superlattice structure in which a plurality of these are stacked Since the degree of modulation of the electron concentration can be controlled, it is used as the basic structure of the element.

図９は従来のIII-Ｖ族窒化物半導体装置におけるヘテロ接合を利用する最も一般的な形態を示している（例えば特許文献１又は特許文献２を参照）。図９（ａ）において、基板８１の上に窒化ガリウム（ＧａＮ）からなる動作層８２及び窒化アルミニウムガリウム（ＡｌＧａＮ）からなる障壁層８３が順次積層されており、互いに異なるバンドギャップを有する動作層８２と障壁層８３とが積層された界面には、ヘテロ接合が形成されている。   FIG. 9 shows a most general form using a heterojunction in a conventional III-V nitride semiconductor device (see, for example, Patent Document 1 or Patent Document 2). In FIG. 9A, an operation layer 82 made of gallium nitride (GaN) and a barrier layer 83 made of aluminum gallium nitride (AlGaN) are sequentially stacked on a substrate 81, and the operation layers 82 having different band gaps. A heterojunction is formed at the interface where the barrier layer 83 is stacked.

障壁層８３の上には、ソース電極８４、ドレイン電極８５及びゲート電極８６が形成され、ヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor、以下ＨＦＥＴと略称する。）として動作する。   A source electrode 84, a drain electrode 85, and a gate electrode 86 are formed on the barrier layer 83, and operate as a heterojunction field effect transistor (hereinafter abbreviated as HFET).

障壁層８３は、動作層８２側から順に積層された、スペーサー層８７、ｎ型不純物がドープされたキャリア供給層８８及び絶縁層８９により構成されている。   The barrier layer 83 includes a spacer layer 87, a carrier supply layer 88 doped with an n-type impurity, and an insulating layer 89, which are sequentially stacked from the operation layer 82 side.

図９（ｂ）は、図９（ａ）に示したＨＦＥＴについてゲート電極８６の下側におけるエネルギーバンドダイアグラムを示している。ゲート電極８６と障壁層８３とはショットキー障壁を形成し、障壁層８３と動作層８２とのヘテロ接合界面には、障壁層８３と動作層８２との自然分極量差及びピエゾ分極量差、キャリア供給層８８のｎ型不純物並びに半導体層内の他の制御不能な欠陥に由来する電子が高濃度に蓄積し、二次元電子ガス（２ＤＥＧ）を形成し、電界効果トランジスタのチャネルキャリアとして動作する。   FIG. 9B shows an energy band diagram on the lower side of the gate electrode 86 for the HFET shown in FIG. The gate electrode 86 and the barrier layer 83 form a Schottky barrier, and at the heterojunction interface between the barrier layer 83 and the operation layer 82, a difference in natural polarization amount and a difference in piezoelectric polarization amount between the barrier layer 83 and the operation layer 82, Electrons derived from n-type impurities in the carrier supply layer 88 and other uncontrollable defects in the semiconductor layer accumulate at a high concentration, form a two-dimensional electron gas (2DEG), and operate as channel carriers of the field effect transistor. .

このような、ＨＦＥＴの特性を高めるためには、チャネルキャリアである電子は障壁層８３と動作層８２とのヘテロ接合界面に局在していることが好ましく、とりわけ、障壁層８３内に進入しないことが好ましい。
特開２００２−１６２４５号公報 米国特許第６３１６７９３号明細書 In order to improve the characteristics of such an HFET, it is preferable that electrons as channel carriers are localized at the heterojunction interface between the barrier layer 83 and the operation layer 82, and in particular, do not enter the barrier layer 83. It is preferable.
JP 2002-16245 A US Pat. No. 6,316,793

しかし、上記従来のIII-Ｖ族窒化物半導体を用いたＨＦＥＴの構成において、障壁層８３に設けられたキャリア供給層８８にはｎ型不純物がドープされており、相対的に伝導帯底のエネルギーレベルが低くなっている。このため、平衡状態において障壁層８３の中心付近における伝導帯底のエネルギーレベルは著しく引き下げられ下側に湾曲する。このため、ゲートからトンネル等による電子のリークが発生しやすく、リークした電子は障壁層８３の内部に閉じ込められるため、動作層８２と障壁層８３とのヘテロ接合界面以外に障壁層８３の内部にも電子の伝導パスが形成され、ゲートの変調特性が悪化する等の性能劣化を引き起こすという問題がある。   However, in the above-described conventional HFET configuration using a group III-V nitride semiconductor, the carrier supply layer 88 provided in the barrier layer 83 is doped with an n-type impurity, and the energy at the bottom of the conduction band is relatively increased. The level is low. For this reason, in the equilibrium state, the energy level of the conduction band bottom near the center of the barrier layer 83 is significantly lowered and curved downward. For this reason, electron leakage due to tunneling or the like is likely to occur from the gate, and the leaked electrons are confined inside the barrier layer 83, so that the inside of the barrier layer 83 is not in the heterojunction interface between the operation layer 82 and the barrier layer 83. However, there is a problem in that an electron conduction path is formed and performance deterioration such as deterioration of the gate modulation characteristic is caused.

本発明は、前記従来の問題を解決し、障壁層に電子が蓄積され不要な電子の伝導パスが形成されることを防止し、性能劣化が生じない半導体装置を実現できるようにすることを目的とする。   An object of the present invention is to solve the above-mentioned conventional problems, to prevent the accumulation of electrons in the barrier layer and prevent the formation of unnecessary electron conduction paths, and to realize a semiconductor device in which performance degradation does not occur. And

前記の目的を達成するため、本発明は、第１のIII-Ｖ族窒化物半導体層と第１III-Ｖ族窒化物半導体層よりバンドギャップが大きな第２のIII-Ｖ族窒化物半導体層とがヘテロ接合界面を形成している半導体装置を、第１の半導体層におけるヘテロ接合界面の下側に電子を供給するｎ型不純物層の厚み及び形成位置を最適化する構成とする。   In order to achieve the above object, the present invention provides a first group III-V nitride semiconductor layer and a second group III-V nitride semiconductor layer having a band gap larger than that of the first group III-V nitride semiconductor layer. Is configured to optimize the thickness and formation position of the n-type impurity layer that supplies electrons to the lower side of the heterojunction interface in the first semiconductor layer.

具体的には、本発明の第１の半導体装置は、基板の上に形成された第１のIII-Ｖ族窒化物半導体層と、第１のIII-Ｖ族窒化物半導体層の上に形成され、第１のIII-Ｖ族窒化物半導体層と比べてバンドギャップが大きい第２のIII-Ｖ族窒化物半導体層とを備え、第２のIII-Ｖ族窒化物半導体層は、第１のIII-Ｖ族窒化物半導体層における該第１のIII-Ｖ族窒化物半導体層との間で形成されるへテロ接合界面の下側の領域に電子を供給するｎ型不純物層を有していることを特徴とする。   Specifically, the first semiconductor device of the present invention is formed on the first group III-V nitride semiconductor layer formed on the substrate and the first group III-V nitride semiconductor layer. And a second group III-V nitride semiconductor layer having a band gap larger than that of the first group III-V nitride semiconductor layer, the second group III-V nitride semiconductor layer comprising: An n-type impurity layer for supplying electrons to a region below the heterojunction interface formed between the first group III-V nitride semiconductor layer of the first group III-V nitride semiconductor layer It is characterized by.

本発明に係る第１の半導体装置によれば、第１のIII-Ｖ族窒化物半導体層におけるヘテロ接合界面の下側の領域にキャリアとなる電子を供給するｎ型不純物層を第１の半導体層よりもバンドギャップが大きい第２の半導体層の内部に形成しているため、第２の半導体層における伝導帯底のエネルギーレベルの低下を抑えられるので、ヘテロ接合界面に電子を供給することができ、第１の半導体層に確実に電子の伝導パスを形成できる。   According to the first semiconductor device of the present invention, the n-type impurity layer that supplies electrons serving as carriers to the region below the heterojunction interface in the first III-V nitride semiconductor layer is provided in the first semiconductor. Since the second semiconductor layer is formed inside the second semiconductor layer having a larger band gap than the layer, a decrease in the energy level at the bottom of the conduction band in the second semiconductor layer can be suppressed, so that electrons can be supplied to the heterojunction interface. In addition, an electron conduction path can be reliably formed in the first semiconductor layer.

本発明の第１の半導体装置において、ｎ型不純物層は、δ−ドープ層であることが好ましい。このような構成にすることにより、イオン化により伝導帯底のエネルギーレベルを低下させるｎ型不純物層の厚さを原子数層程度にまで薄くできるため、伝導帯底のエネルギーレベルの低下を最小限にすることが可能となるので、第２の半導体層の中心付近に不要な電子の伝導パスが形成されることを確実に防止できる。従って、第２の半導体層の内部に電子の蓄積による不要な電子の伝導パスが形成されることを防止できるようになり、その結果、性能劣化のないIII-Ｖ族窒化物半導体装置を実現することができる。   In the first semiconductor device of the present invention, the n-type impurity layer is preferably a δ-doped layer. With such a configuration, the thickness of the n-type impurity layer that reduces the energy level at the bottom of the conduction band by ionization can be reduced to about several atomic layers, so that the decrease in the energy level at the bottom of the conduction band is minimized. Therefore, it is possible to reliably prevent an unnecessary electron conduction path from being formed near the center of the second semiconductor layer. Accordingly, it is possible to prevent an unnecessary electron conduction path from being formed due to the accumulation of electrons in the second semiconductor layer, and as a result, a group III-V nitride semiconductor device without performance degradation is realized. be able to.

第１の半導体装置においてｎ型不純物層は、ヘテロ接合界面から１０ｎｍ以内の位置に形成されていることが好ましい。このような構成とすることにより、伝導帯底のエネルギーレベルを低下させるｎ型不純物層がヘテロ接合界面の極めて近くに存在するため、第２の半導体層の中心付近において伝導帯底のエネルギーレベルは低下しないので、第２の半導体層の中心付近に不要な電子の伝導パスが形成されることを確実に防止できる。   In the first semiconductor device, the n-type impurity layer is preferably formed at a position within 10 nm from the heterojunction interface. With this configuration, the n-type impurity layer that lowers the energy level at the bottom of the conduction band exists very close to the heterojunction interface, so the energy level at the bottom of the conduction band is near the center of the second semiconductor layer. Therefore, it is possible to reliably prevent an unnecessary electron conduction path from being formed near the center of the second semiconductor layer.

さらに、ｎ型不純物層は、ヘテロ接合界面の近傍に形成されていることが好ましい。これにより、第２の半導体層における伝導帯底のエネルギーレベルは、ヘテロ接合界面の近傍において最も低くなるため、第２の半導体層の中心付近において伝導帯底のエネルギーレベルが低下することを確実に防止できる。   Furthermore, the n-type impurity layer is preferably formed in the vicinity of the heterojunction interface. As a result, the energy level at the bottom of the conduction band in the second semiconductor layer is the lowest in the vicinity of the heterojunction interface, so that the energy level at the bottom of the conduction band is surely lowered near the center of the second semiconductor layer. Can be prevented.

第１の半導体装置において、第２のIII-Ｖ族窒化物半導体層は、ｎ型不純物層の下側の組成がｎ型不純物層の上側の組成と比べてバンドギャップが小さくなるように設定されていることが好ましい。   In the first semiconductor device, the second group III-V nitride semiconductor layer is set so that the lower composition of the n-type impurity layer is smaller than the upper composition of the n-type impurity layer. It is preferable.

このような構成とすることにより、第２の半導体層のヘテロ接合界面側における伝導帯底のエネルギーレベルがｎ型不純物層におけるエネルギーレベルと比べて高くなることを防ぐことができ、第２の窒化物半導体層内中心付近において伝導帯底のエネルギーレベルが下側に湾曲することを確実に防止できる。   With such a configuration, it is possible to prevent the energy level at the bottom of the conduction band on the heterojunction interface side of the second semiconductor layer from becoming higher than the energy level in the n-type impurity layer. It is possible to reliably prevent the energy level at the bottom of the conduction band from being bent downward near the center in the physical semiconductor layer.

また、第２のIII-Ｖ族窒化物半導体層は、ｎ型不純物層の組成がｎ型不純物層を除く部分の組成と比べてバンドギャップが大きくなるように設定されていることが好ましい。   The second group III-V nitride semiconductor layer is preferably set so that the composition of the n-type impurity layer is larger than that of the portion excluding the n-type impurity layer.

このような構成とすることにより、ｎ型不純物層のイオン化による伝導帯底のエネルギーレベルの低下をあらかじめ補償することができ、第２の半導体層の中心付近において伝導帯底のエネルギーレベルが低下することを防止できる。   With such a configuration, it is possible to compensate in advance for a decrease in the energy level at the bottom of the conduction band due to ionization of the n-type impurity layer, and the energy level at the bottom of the conduction band decreases near the center of the second semiconductor layer. Can be prevented.

さらに、ｎ型不純物層の組成は、第２のIII-Ｖ族窒化物半導体層におけるｎ型不純物層を除く部分の組成と比べてバンドギャップが５％以上大きくなるように設定されていることが好ましい。これにより、伝導帯低のエネルギーレベルの低下を確実に補償することができる。   Furthermore, the composition of the n-type impurity layer is set so that the band gap is 5% or more larger than the composition of the second III-V group nitride semiconductor layer excluding the n-type impurity layer. preferable. Thereby, it is possible to reliably compensate for the decrease in the energy level of the conduction band low.

第１の半導体装置において、第２のIII-Ｖ族窒化物半導体層の上面とｎ型不純物層との間にｐ型不純物層が形成されていることが好ましい。   In the first semiconductor device, a p-type impurity layer is preferably formed between the upper surface of the second group III-V nitride semiconductor layer and the n-type impurity layer.

このような構成とすることにより、ｎ型不純物層のイオン化による伝導帯底のエネルギーレベルの低下をｐ型不純物層のイオン化による伝導帯底のエネルギーレベルの上昇により補償することができる。その結果、第２の半導体層の中心付近に電子の伝導パスが形成されることを確実に防止することができる。   With such a configuration, a decrease in the energy level at the bottom of the conduction band due to ionization of the n-type impurity layer can be compensated by an increase in the energy level at the bottom of the conduction band due to ionization of the p-type impurity layer. As a result, it is possible to reliably prevent an electron conduction path from being formed near the center of the second semiconductor layer.

また、ｎ型不純物層とｐ型不純物層とは、ｐｎ接合を形成していることが好ましく、さらに、ｐ型不純物層は、δ−ドープ層であることが好ましい。   The n-type impurity layer and the p-type impurity layer preferably form a pn junction, and the p-type impurity layer is preferably a δ-doped layer.

本発明に係る第２の半導体装置は、基板の上に形成された第１のIII-Ｖ族窒化物半導体層と、第１のIII-Ｖ族窒化物半導体層の上に形成され、第１のIII-Ｖ族窒化物半導体層と比べてバンドギャップが大きい第２のIII-Ｖ族窒化物半導体層と、第２のIII-Ｖ族窒化物半導体層の上に形成され、ｎ型不純物がドープされたｎ型半導体層とを備えていることを特徴とする。   A second semiconductor device according to the present invention is formed on a first group III-V nitride semiconductor layer formed on a substrate and a first group III-V nitride semiconductor layer. Formed on the second group III-V nitride semiconductor layer and the second group III-V nitride semiconductor layer having a larger band gap than the group III-V nitride semiconductor layer of FIG. And a doped n-type semiconductor layer.

本発明の第２の半導体装置によれば、第１の半導体層におけるヘテロ接合界面の下側にキャリアを供給するｎ型不純物層が第２の半導体層の外部に形成されているため、第２の半導体層において伝導帯底のエネルギーレベルの低下が生じない。従って、第２の半導体層に電子の蓄積による不要な電子の伝導パスが形成されることがなくなるので、性能劣化のない半導体装置を実現することが可能となる。   According to the second semiconductor device of the present invention, the n-type impurity layer for supplying carriers to the lower side of the heterojunction interface in the first semiconductor layer is formed outside the second semiconductor layer. In the semiconductor layer, the energy level at the bottom of the conduction band does not decrease. Accordingly, an unnecessary electron conduction path due to accumulation of electrons is not formed in the second semiconductor layer, so that a semiconductor device without performance deterioration can be realized.

本発明の第３の半導体装置は、基板の上に形成された第１のIII-Ｖ族窒化物半導体層と、第１のIII-Ｖ族窒化物半導体層の上に形成された第２のIII-Ｖ族窒化物半導体層とがヘテロ接合界面を形成している半導体装置を対象とし、第２のIII-Ｖ族窒化物半導体層は、へテロ接合界面側から第１のIII-Ｖ族窒化物半導体層と比べてバンドギャップが大きい第１の半導体膜と、第１の半導体膜と比べてバンドギャップが小さい第２の半導体膜とが交互に積層された積層構造を有し、第１の半導体膜におけるへテロ接合界面の近傍、及び各第２の半導体膜と該第２の半導体膜と接する各第１の半導体膜とのそれぞれの界面の近傍がｎ型不純物によりドープされていることを特徴とする。   A third semiconductor device of the present invention includes a first group III-V nitride semiconductor layer formed on a substrate and a second group formed on the first group III-V nitride semiconductor layer. Targeting a semiconductor device in which a III-V nitride semiconductor layer forms a heterojunction interface, the second III-V nitride semiconductor layer is a first III-V group from the heterojunction interface side. A first semiconductor film having a larger band gap than that of the nitride semiconductor layer and a second semiconductor film having a smaller band gap than that of the first semiconductor film; The vicinity of the heterojunction interface in the semiconductor film and the vicinity of the interface between each second semiconductor film and each first semiconductor film in contact with the second semiconductor film are doped with n-type impurities. It is characterized by.

本発明の第３の半導体装置によれば、第２の半導体層はバンドギャップが異なる２つの半導体膜が交互に積層された積層構造を有しており、２つの半導体膜の界面の近傍がｎ型不純物によりドープされているため、第２の半導体層の上面近傍におけるイオン化率が低くなるので、第２の半導体層において伝導帯底のエネルギーレベルは低下することがない。その結果、第２の半導体層内に電子が蓄積され不要な電子の伝導パスが形成されることを防止できるので、性能劣化のない半導体装置を実現することが可能となる。   According to the third semiconductor device of the present invention, the second semiconductor layer has a stacked structure in which two semiconductor films having different band gaps are stacked alternately, and the vicinity of the interface between the two semiconductor films is n. Since it is doped with the type impurity, the ionization rate in the vicinity of the upper surface of the second semiconductor layer is lowered, so that the energy level at the bottom of the conduction band in the second semiconductor layer is not lowered. As a result, since it is possible to prevent electrons from accumulating in the second semiconductor layer and forming an unnecessary electron conduction path, it is possible to realize a semiconductor device without performance degradation.

本発明の半導体装置によれば、障壁層の中心付近における伝導帯底のエネルギーレベルが低下しないため、障壁層の内部に電子の蓄積による不要な電子の伝導パスが形成されることを防止できる。このため、性能劣化のないIII-Ｖ族窒化物半導体装置を実現することが可能となる。   According to the semiconductor device of the present invention, since the energy level at the bottom of the conduction band in the vicinity of the center of the barrier layer does not decrease, it is possible to prevent an unnecessary electron conduction path from being formed due to accumulation of electrons inside the barrier layer. For this reason, it is possible to realize a group III-V nitride semiconductor device with no performance deterioration.

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。 (First embodiment)
A semiconductor device according to a first embodiment of the present invention will be described with reference to FIG.

図１（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。   FIG. 1A schematically shows a cross section of the semiconductor device according to the present embodiment.

図１（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に、厚さが２５ｎｍのＡｌxＧａ(1-x)Ｎ（０＜ｘ＜１）からなる障壁層１３が積層されており、動作層１２と障壁層１３とからヘテロ接合界面１９が形成されている。障壁層１３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。 As shown in FIG. 1A, an Al x Ga (1-x) N (0 <x < ) having a thickness of 25 nm is formed on a working layer 12 made of GaN formed on a substrate 11 made of sapphire. The barrier layer 13 made of 1) is laminated, and a heterojunction interface 19 is formed from the operation layer 12 and the barrier layer 13. On the barrier layer 13, a source ohmic electrode 14 and a drain ohmic electrode 15 are formed with a space therebetween, and a gate electrode 16 is formed between the source ohmic electrode 14 and the drain ohmic electrode 15.

障壁層１３におけるヘテロ接合界面１９から２ｎｍ上側には、厚さが１ｎｍのｎ型不純物層であるｎ型のδ−ドープ層１７が形成されている。なお、本実施形態において障壁層１３におけるＡｌの混晶比ｘは０．２５としている。   An n-type δ-doped layer 17 which is an n-type impurity layer having a thickness of 1 nm is formed 2 nm above the heterojunction interface 19 in the barrier layer 13. In this embodiment, the Al mixed crystal ratio x in the barrier layer 13 is 0.25.

本実施形態の半導体装置の構成によれば、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。以下にその理由を説明する。   According to the configuration of the semiconductor device of this embodiment, the energy level of the conduction band bottom does not decrease near the center of the barrier layer 13. The reason will be described below.

図１（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。   FIG. 1B shows an energy band diagram on the lower side of the gate electrode 16 of the semiconductor device according to the present embodiment.

図１（ｂ）に示すように、障壁層１３の内部にはイオン化により伝導帯底のエネルギーレベルを低下させるｎ型不純物層であるｎ型のδ−ドープ層１７が形成されているため、障壁層１３における伝導帯底のエネルギーレベルは、障壁層１３の上面からｎ型のδ−ドープ層１７に向けて次第に低くなる。しかし、ｎ型のδ−ドープ層１７の厚さは約１ｎｍと極めて薄いため、伝導帯底のエネルギーレベルが相対的に低下する範囲は極めて狭い。これにより障壁層１３における伝導帯底のエネルギーレベルの低下を抑えることができる。   As shown in FIG. 1B, the barrier layer 13 is formed with an n-type δ-doped layer 17 which is an n-type impurity layer that lowers the energy level at the bottom of the conduction band by ionization. The energy level at the bottom of the conduction band in the layer 13 gradually decreases from the upper surface of the barrier layer 13 toward the n-type δ-doped layer 17. However, since the thickness of the n-type δ-doped layer 17 is as extremely thin as about 1 nm, the range in which the energy level at the bottom of the conduction band relatively decreases is very narrow. Thereby, a decrease in the energy level of the conduction band bottom in the barrier layer 13 can be suppressed.

さらに、ｎ型のδ−ドープ層１７は、ヘテロ接合界面１９の近傍に局在しているため、障壁層１３における伝導帯底のエネルギーレベルは、ヘテロ接合界面１９の近傍において最低となる。従って、障壁層１３の中心付近において伝導帯底のエネルギーレベルが低下することはなく、障壁層１３の内部に電子が蓄積されることはない。   Furthermore, since the n-type δ-doped layer 17 is localized in the vicinity of the heterojunction interface 19, the energy level at the bottom of the conduction band in the barrier layer 13 is lowest in the vicinity of the heterojunction interface 19. Therefore, the energy level at the bottom of the conduction band does not decrease near the center of the barrier layer 13, and electrons are not accumulated inside the barrier layer 13.

図１（ｃ）は本実施形態に係る半導体装置に、ドレインソース電圧（Ｖｄｓ）が１０Ｖでゲートソース電圧（Ｖｇｓ）が０Ｖのバイアスを与えた場合のゲート電極１６の直下における電子濃度のプロファイルを示している。図１（ｃ）において、縦軸は電子濃度（ｃｍ-3）であり、横軸は表面障壁層１３の上面からの深さ（μｍ）である。 FIG. 1C shows a profile of the electron concentration immediately below the gate electrode 16 when the semiconductor device according to the present embodiment is biased with a drain source voltage (Vds) of 10V and a gate source voltage (Vgs) of 0V. Show. In FIG. 1C, the vertical axis represents the electron concentration (cm −3 ), and the horizontal axis represents the depth (μm) from the upper surface of the surface barrier layer 13.

図１（ｃ）に示すように、障壁層１３の内部にはほとんど電子が存在せず、動作層１２におけるヘテロ接合界面１９の近傍にのみ電子が高濃度で存在している。つまり、障壁層１３にチャネル以外の電子の伝導パスが形成されていないことがわかる。   As shown in FIG. 1C, almost no electrons are present inside the barrier layer 13, and electrons are present at a high concentration only in the vicinity of the heterojunction interface 19 in the operation layer 12. That is, it can be seen that no conduction path of electrons other than the channel is formed in the barrier layer 13.

次に、ｎ型のδ−ドープ層１７を設ける位置について説明する。   Next, the position where the n-type δ-doped layer 17 is provided will be described.

図２は、本実施形態の半導体装置において障壁層１３に形成されたｎ型のδ−ドープ層１７の位置とドレイン電流（Ｉｄｓ）及びゲートリーク電流の絶対値（｜Ｉｇ｜）との関係を示している。図２において横軸はｎ型のδ−ドープ層１７のヘテロ接合界面１９からの距離（ｎｍ）であり、縦軸はＩｄｓ及び｜Ｉｇ｜（Ａ／ｍｍ）である。また、測定の際のバイアス条件はＶｄｓが１５Ｖであり、Ｖｇｓが０Ｖである。   FIG. 2 shows the relationship between the position of the n-type δ-doped layer 17 formed in the barrier layer 13 and the absolute values (| Ig |) of the drain current (Ids) and the gate leakage current in the semiconductor device of this embodiment. Show. In FIG. 2, the horizontal axis represents the distance (nm) from the heterojunction interface 19 of the n-type δ-doped layer 17, and the vertical axis represents Ids and | Ig | (A / mm). Further, the bias conditions for measurement are Vds of 15V and Vgs of 0V.

図２に示すようにｎ型不純物のδ−ドープ層１７を形成する位置がヘテロ接合界面１９から離れるに従いＩｄｓの値が減少し、｜Ｉｇ｜の値が増大する。特にｎ型不純物のδ−ドープ層１７を形成する位置がヘテロ接合界面１９から１０ｎｍ以上離れると｜Ｉｇ｜の値が急激に上昇する。また、この場合Ｉｄｓの値も０．５以下となりデバイスの特性が大きく劣化する。従って、ｎ型不純物のδ−ドープ層１７はヘテロ接合界面１９から１０ｎｍ以内の位置に形成することが好ましく、より好ましくは５ｎｍ以内の位置に形成すればよい。   As shown in FIG. 2, the value of Ids decreases and the value of | Ig | increases as the position where the δ-doped layer 17 of the n-type impurity is separated from the heterojunction interface 19. In particular, when the position where the n-type impurity δ-doped layer 17 is formed is separated from the heterojunction interface 19 by 10 nm or more, the value of | Ig | In this case, the Ids value is also 0.5 or less, and the device characteristics are greatly deteriorated. Therefore, the n-type impurity δ-doped layer 17 is preferably formed at a position within 10 nm from the heterojunction interface 19, more preferably at a position within 5 nm.

以上説明したように、本実施形態の半導体装置においては、障壁層１３に設けられるｎ型不純物層をｎ型のδ−ドープ層１７とすることにより極めて薄くすると共に、ｎ型のδ−ドープ層１７をヘテロ接合界面１９の近傍に形成しているため、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。従って、障壁層１３の内部には電子が蓄積されないので、障壁層１３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。   As described above, in the semiconductor device of this embodiment, the n-type impurity layer provided in the barrier layer 13 is made the n-type δ-doped layer 17 to make it extremely thin and the n-type δ-doped layer. Since 17 is formed in the vicinity of the heterojunction interface 19, the energy level at the bottom of the conduction band does not decrease near the center of the barrier layer 13. Accordingly, since electrons are not accumulated in the barrier layer 13, it is possible to prevent an unnecessary electron conduction path from being formed in the barrier layer 13, and as a result, it is possible to realize a semiconductor device having no performance degradation. Become.

（第２の実施形態）
以下に本発明の第２の実施形態に係る半導体装置について図３を参照しながら説明する。 (Second Embodiment)
A semiconductor device according to the second embodiment of the present invention will be described below with reference to FIG.

図３（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。   FIG. 3A schematically shows a cross section of the semiconductor device according to the present embodiment.

図３（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に、厚さが２５ｎｍのＡｌxＧａ(1-x)Ｎ（０＜ｘ＜１）からなる障壁層１３が積層されており、動作層１２と障壁層１３とからヘテロ接合界面１９が形成されている。障壁層１３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。 As shown in FIG. 3A, an Al x Ga (1-x) N (0 <x < ) having a thickness of 25 nm is formed on a working layer 12 made of GaN formed on a substrate 11 made of sapphire. The barrier layer 13 made of 1) is laminated, and a heterojunction interface 19 is formed from the operation layer 12 and the barrier layer 13. On the barrier layer 13, a source ohmic electrode 14 and a drain ohmic electrode 15 are formed with a space therebetween, and a gate electrode 16 is formed between the source ohmic electrode 14 and the drain ohmic electrode 15.

障壁層１３におけるヘテロ接合界面１９から５ｎｍ上側には、厚さが１ｎｍのｎ型のδ−ドープ層１７が形成されている。なお、本実施形態において障壁層１３はバンドギャップの異なる２つの領域から形成されており、ｎ型のδ−ドープ層１７よりヘテロ接合界面１９側にバンドギャップの小さな障壁層下部領域１３ａ（ｘ＝０.１５）が形成され、ｎ型のδ−ドープ層１７より上面側にはバンドギャップの大きな障壁層上部領域１３ｂ（ｘ＝０.２５）が形成されている。また、ｎ型のδ−ドープ層１７におけるＡｌの混晶比ｘは障壁層上部領域１３ｂと同じ０．２５である。   An n-type δ-doped layer 17 having a thickness of 1 nm is formed 5 nm above the heterojunction interface 19 in the barrier layer 13. In the present embodiment, the barrier layer 13 is formed of two regions having different band gaps, and the barrier layer lower region 13a (x = 0.15) is formed, and a barrier layer upper region 13b (x = 0.25) having a large band gap is formed on the upper surface side of the n-type δ-doped layer 17. The Al mixed crystal ratio x in the n-type δ-doped layer 17 is 0.25, which is the same as that of the barrier layer upper region 13b.

本実施形態の半導体装置の構成によれば、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。以下にその理由を説明する。   According to the configuration of the semiconductor device of this embodiment, the energy level of the conduction band bottom does not decrease near the center of the barrier layer 13. The reason will be described below.

図３（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。   FIG. 3B shows an energy band diagram on the lower side of the gate electrode 16 of the semiconductor device according to the present embodiment.

図３（ｂ）に示すように、障壁層１３における伝導帯底のエネルギーレベルは、障壁層１３の上面からｎ型のδ−ドープ層１７に向けて次第に低下する。しかし、イオン化により伝導帯底のエネルギーレベルを相対的に低下させるｎ型のδ−ドープ層１７の厚さが約１ｎｍと極めて薄いため、伝導帯底のエネルギーレベルが相対的に低下する範囲は極めて狭い。また、障壁層下部領域１３ａのバンドギャップは、ｎ型のδ−ドープ層１７のバンドギャップと比べて小さいため、障壁層下部領域１３ａにおける伝導帯底のエネルギーレベルは、ｎ型のδ−ドープ層１７における伝導帯底のエネルギーレベルと比べて低くなる。   As shown in FIG. 3B, the energy level at the bottom of the conduction band in the barrier layer 13 gradually decreases from the upper surface of the barrier layer 13 toward the n-type δ-doped layer 17. However, since the thickness of the n-type δ-doped layer 17 that relatively lowers the energy level of the conduction band due to ionization is as thin as about 1 nm, the range in which the energy level of the conduction band is relatively lowered is extremely small. narrow. Further, since the band gap of the barrier layer lower region 13a is smaller than the band gap of the n-type δ-doped layer 17, the energy level at the bottom of the conduction band in the barrier layer lower region 13a is n-type δ-doped layer. 17 is lower than the energy level at the bottom of the conduction band.

従って、障壁層１３における伝導帯底のエネルギーレベルは、ヘテロ接合界面１９において最も低くなり、障壁層１３の中心付近において伝導帯底のエネルギーレベルが引き下げられることはない。   Therefore, the energy level at the bottom of the conduction band in the barrier layer 13 is the lowest at the heterojunction interface 19, and the energy level at the bottom of the conduction band is not lowered near the center of the barrier layer 13.

図３（ｃ）は本実施形態に係る半導体装置に、Ｖｄｓが１０ＶでＶｇｓが０Ｖのバイアスを与えた場合のゲート電極１６の直下における電子濃度のプロファイルを示している。図３（ｃ）に示すように、障壁層１３の内部にはほとんど電子が存在せず、動作層１２におけるヘテロ接合界面１９の近傍にのみ電子が高濃度で存在している。つまり、障壁層１３にチャネル以外の電子の伝導パスが形成されていないことがわかる。   FIG. 3C shows a profile of the electron concentration immediately below the gate electrode 16 when the semiconductor device according to the present embodiment is biased with Vds of 10V and Vgs of 0V. As shown in FIG. 3C, almost no electrons are present inside the barrier layer 13, and electrons are present at a high concentration only near the heterojunction interface 19 in the operation layer 12. That is, it can be seen that no conduction path of electrons other than the channel is formed in the barrier layer 13.

ゲート電極１６の直下における、障壁層下部領域１３ａのバンドギャップは、ｎ型のδ−ドープ層１７のバンドギャップと比べて小さい。これにより、障壁層１３の伝導帯から動作層１２の伝導帯ヘ電子が流れ込むため、障壁層１３の内部に電子は蓄積されず、電子の伝導パスは形成されない。   The band gap of the barrier layer lower region 13 a immediately below the gate electrode 16 is smaller than the band gap of the n-type δ-doped layer 17. As a result, electrons flow from the conduction band of the barrier layer 13 to the conduction band of the operation layer 12, so that no electrons are accumulated in the barrier layer 13 and no electron conduction path is formed.

以上説明したように、本実施形態の半導体装置によれば、障壁層下部領域１３ａにおけるバンドギャップを障壁層１３の他の部分におけるバンドギャップと比べて相対的に小さくすることにより、ｎ型のδ−ドープ層１７よりヘテロ接合界面１９側において伝導帯底のエネルギーレベルを低くできる。これにより障壁層１３の内部には電子が蓄積されないので、障壁層１３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。   As described above, according to the semiconductor device of the present embodiment, the band gap in the barrier layer lower region 13a is made relatively smaller than the band gap in the other part of the barrier layer 13, whereby the n-type δ The energy level at the bottom of the conduction band can be lowered on the heterojunction interface 19 side from the doped layer 17. As a result, no electrons are accumulated inside the barrier layer 13, and therefore, an unnecessary electron conduction path can be prevented from being formed in the barrier layer 13, and as a result, a semiconductor device free from performance degradation can be realized. Become.

（第３の実施形態）
以下に本発明の第３の実施形態における半導体装置について図４を参照しながら説明する。 (Third embodiment)
A semiconductor device according to the third embodiment of the present invention will be described below with reference to FIG.

図４（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。   FIG. 4A schematically shows a cross section of the semiconductor device according to the present embodiment.

図４（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に、厚さが２５ｎｍのＡｌxＧａ(1-x)Ｎ（０＜ｘ＜１）からなる障壁層１３が積層されており、動作層１２と障壁層１３とからヘテロ接合界面１９が形成されている。障壁層１３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。 As shown in FIG. 4A, an Al x Ga (1-x) N (0 <x < ) having a thickness of 25 nm is formed on a working layer 12 made of GaN formed on a substrate 11 made of sapphire. The barrier layer 13 made of 1) is laminated, and a heterojunction interface 19 is formed from the operation layer 12 and the barrier layer 13. On the barrier layer 13, a source ohmic electrode 14 and a drain ohmic electrode 15 are formed with a space therebetween, and a gate electrode 16 is formed between the source ohmic electrode 14 and the drain ohmic electrode 15.

障壁層１３におけるヘテロ接合界面から５ｎｍ上側には、厚さが１ｎｍのｎ型のδ−ドープ層１７が形成されている。本実施形態において、ｎ型のδ−ドープ層１７におけるＡｌの混晶比ｘは０．３５であり、障壁層１３のδ−ドープ層１７を除くノンドープ領域１３ｃにおけるＡｌの混晶比ｘは０．２５である。このため、δ−ドープ層１７におけるバンドギャップは、ノンドープ領域１３ｃにおけるバンドギャップと比べて大きくなっている。   An n-type δ-doped layer 17 having a thickness of 1 nm is formed 5 nm above the heterojunction interface in the barrier layer 13. In this embodiment, the Al mixed crystal ratio x in the n-type δ-doped layer 17 is 0.35, and the Al mixed crystal ratio x in the non-doped region 13 c excluding the δ-doped layer 17 in the barrier layer 13 is 0. .25. For this reason, the band gap in the δ-doped layer 17 is larger than the band gap in the non-doped region 13c.

本実施形態の半導体装置の構成によれば、障壁層１３の中心付近において伝導帯底のエネルギーレベルが引き下げられることはない。以下にその理由を説明する。   According to the configuration of the semiconductor device of the present embodiment, the energy level at the bottom of the conduction band is not lowered near the center of the barrier layer 13. The reason will be described below.

図４（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。   FIG. 4B shows an energy band diagram on the lower side of the gate electrode 16 of the semiconductor device according to the present embodiment.

図４（ｂ）に示すように、障壁層１３における伝導帯底のエネルギーレベルは、障壁層１３の上面からｎ型のδ−ドープ層１７に向けて次第に低下する。しかし、伝導帯底のエネルギーレベルを相対的に低下させるｎ型のδ−ドープ層１７の厚さは約１ｎｍと極めて薄いため、伝導帯底のエネルギーレベルが相対的に低下する範囲も極めて狭い。また、ｎ型のδ−ドープ層１７におけるＡｌの混晶比ｘがノンドープ領域１３ｃと比べて大きいため、ｎ型のδ−ドープ層１７におけるバンドギャップは、ノンドープ領域１３ｃにおけるバンドギャップと比べて大きい。このため、ｎ型不純物がドープされたことにより生じる伝導帯底のエネルギーレベルの低下を、バンドギャップの増大による伝導帯底のエネルギーレベルの上昇により補償することができる。   As shown in FIG. 4B, the energy level at the bottom of the conduction band in the barrier layer 13 gradually decreases from the upper surface of the barrier layer 13 toward the n-type δ-doped layer 17. However, since the thickness of the n-type δ-doped layer 17 that relatively lowers the energy level of the conduction band is as thin as about 1 nm, the range in which the energy level of the conduction band is relatively lowered is also very narrow. Further, since the Al mixed crystal ratio x in the n-type δ-doped layer 17 is larger than that in the non-doped region 13c, the band gap in the n-type δ-doped layer 17 is larger than the band gap in the non-doped region 13c. . Therefore, a decrease in the energy level at the bottom of the conduction band caused by doping with the n-type impurity can be compensated by an increase in the energy level at the bottom of the conduction band due to an increase in the band gap.

従って、障壁層１３における伝導帯底のエネルギーレベルは、ヘテロ接合界面１９において最も低くなり、障壁層１３の中心付近において伝導帯底のエネルギーレベルが引き下げられることはない。   Therefore, the energy level at the bottom of the conduction band in the barrier layer 13 is the lowest at the heterojunction interface 19, and the energy level at the bottom of the conduction band is not lowered near the center of the barrier layer 13.

図４（ｃ）は本実施形態に係る半導体装置に、Ｖｄｓが１０ＶでＶｇｓが０Ｖのバイアスを与えた場合のゲート電極１６の直下における電子濃度のプロファイルを示している。   FIG. 4C shows a profile of electron concentration immediately below the gate electrode 16 when the semiconductor device according to the present embodiment is biased with Vds of 10V and Vgs of 0V.

図４（ｃ）に示すように、障壁層１３の内部にはほとんど電子が存在せず、動作層１２におけるヘテロ接合界面１９の近傍にのみ電子が高濃度で存在している。つまり、障壁層１３にチャネル以外の電子の伝導パスが形成されていないことがわかる。   As shown in FIG. 4C, almost no electrons are present inside the barrier layer 13, and electrons are present in a high concentration only in the vicinity of the heterojunction interface 19 in the operation layer 12. That is, it can be seen that no conduction path of electrons other than the channel is formed in the barrier layer 13.

以上説明したように、本実施形態の半導体装置においては、イオン化により伝導帯底のエネルギーレベルが相対的に低下するｎ型のδ−ドープ層１７のバンドギャップをノンドープ領域１３ｃのバンドギャップと比べて大きく設定しているため、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。従って、障壁層１３の内部には電子が蓄積されないので、障壁層１３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。   As described above, in the semiconductor device of the present embodiment, the band gap of the n-type δ-doped layer 17 in which the energy level of the conduction band is relatively lowered by ionization is compared with the band gap of the non-doped region 13c. Since it is set large, the energy level at the bottom of the conduction band does not decrease near the center of the barrier layer 13. Accordingly, since electrons are not accumulated in the barrier layer 13, it is possible to prevent an unnecessary electron conduction path from being formed in the barrier layer 13, and as a result, it is possible to realize a semiconductor device having no performance degradation. Become.

ｎ型不純物にＳｉを用いる場合に、ｎ型のδ−ドープ層１７にドープ可能なＳｉの最大濃度は、約１×１０20ｃｍ-3である。この場合において動作層１２におけるヘテロ接合界面１９近傍にチャネル層を形成するためには、経験上動作層１２と障壁層１３との間に約０．１ｅＶのバンドオフセットが必要となる。また、経験上伝導帯のバンドオフセットの大きさはバンドギャップの差の約７０％であることから、障壁層１３のバンドギャップは動作層１２より０．１４ｅＶ以上大きくなければならない。 When Si is used as the n-type impurity, the maximum concentration of Si that can be doped into the n-type δ-doped layer 17 is about 1 × 10 20 cm −3 . In this case, in order to form a channel layer in the vicinity of the heterojunction interface 19 in the operation layer 12, a band offset of about 0.1 eV is required between the operation layer 12 and the barrier layer 13 based on experience. Further, experience shows that the band offset of the conduction band is about 70% of the difference in the band gap, so the band gap of the barrier layer 13 must be 0.14 eV or more larger than that of the operating layer 12.

一方、本実施形態において障壁層１３は、バンドギャップの大きなｎ型のδ−ドープ層１７とバンドギャップの小さなノンドープ領域１３ｃとによって構成されている。このため、動作層１２にチャネルを形成するためには少なくともノンドープ領域１３ｃのバンドギャップが動作層１２と同一であり、ｎ型のδ−ドープ層１７のバンドギャップが動作層１２のバンドギャップと比べて０．１４ｅＶ以上大きい必要がある。   On the other hand, in this embodiment, the barrier layer 13 is composed of an n-type δ-doped layer 17 having a large band gap and a non-doped region 13c having a small band gap. Therefore, in order to form a channel in the operation layer 12, at least the band gap of the non-doped region 13 c is the same as that of the operation layer 12, and the band gap of the n-type δ-doped layer 17 is compared with the band gap of the operation layer 12. Must be greater than 0.14 eV.

例えば、動作層１２に通常用いられるバンドギャップが３．４ｅＶであるＧａＮを用いる場合には、障壁層１３のノンドープ領域１３ｃにおけるバンドギャップは少なくともＧａＮのバンドギャップと同じ３．４ｅＶ以上でなければならず、ｎ型のδ−ドープ層１７のバンドギャップは少なくともノンドープ領域１３ｃのバンドギャップ（３．４ｅＶ）と比べて約５％大きな３．５４ｅＶ以上でなければならない。従って、ｎ型のδ−ドープ層１７のバンドギャップは、ノンドープ領域１３ｃのバンドギャップと比べて少なくとも５％以上大きいことが好ましい。   For example, when GaN having a band gap of 3.4 eV that is normally used for the operation layer 12 is used, the band gap in the non-doped region 13 c of the barrier layer 13 must be at least 3.4 eV, which is the same as the band gap of GaN. First, the band gap of the n-type δ-doped layer 17 must be at least 3.54 eV, which is about 5% larger than the band gap (3.4 eV) of the non-doped region 13c. Therefore, the band gap of the n-type δ-doped layer 17 is preferably at least 5% larger than the band gap of the non-doped region 13c.

（第４の実施形態）
以下に本発明の第４の実施形態に係る半導体装置について図５を参照しながら説明する。 (Fourth embodiment)
A semiconductor device according to the fourth embodiment of the present invention will be described below with reference to FIG.

図５（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。   FIG. 5A schematically shows a cross section of the semiconductor device according to the present embodiment.

図５（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に、厚さが２５ｎｍのＡｌxＧａ(1-x)Ｎ（０＜ｘ＜１）からなる障壁層１３が積層されており、動作層１２と障壁層１３とからヘテロ接合界面１９が形成されている。障壁層１３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。 As shown in FIG. 5A, an Al x Ga (1-x) N (0 <x < ) having a thickness of 25 nm is formed on a working layer 12 made of GaN formed on a substrate 11 made of sapphire. The barrier layer 13 made of 1) is laminated, and a heterojunction interface 19 is formed from the operation layer 12 and the barrier layer 13. On the barrier layer 13, a source ohmic electrode 14 and a drain ohmic electrode 15 are formed with a space therebetween, and a gate electrode 16 is formed between the source ohmic electrode 14 and the drain ohmic electrode 15.

障壁層１３におけるヘテロ接合界面１９から５ｎｍ上側には、厚さが２ｎｍのｎ型のδ−ドープ層１７が形成され、さらにｎ型のδ−ドープ層１７の上にはｐ型の不純物がドープされた厚さが１０ｎｍのｐ型不純物層４８が形成されており、ｎ型のδ−ドープ層１７及びｐ型不純物層４８がｐｎ接合を形成している。なお、本実施形態において障壁層１３におけるＡｌの混晶比ｘは０．２５としている。   An n-type δ-doped layer 17 having a thickness of 2 nm is formed 5 nm above the heterojunction interface 19 in the barrier layer 13. Further, a p-type impurity is doped on the n-type δ-doped layer 17. A p-type impurity layer 48 having a thickness of 10 nm is formed, and the n-type δ-doped layer 17 and the p-type impurity layer 48 form a pn junction. In this embodiment, the Al mixed crystal ratio x in the barrier layer 13 is 0.25.

本実施形態の半導体装置の構成によれば、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。以下にその理由を述べる。   According to the configuration of the semiconductor device of this embodiment, the energy level of the conduction band bottom does not decrease near the center of the barrier layer 13. The reason is described below.

図５（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。   FIG. 5B shows an energy band diagram on the lower side of the gate electrode 16 of the semiconductor device according to the present embodiment.

図５（ｂ）に示すように、障壁層１３における伝導帯底のエネルギーレベルは、障壁層１３の上面からｎ型のδ−ドープ層１７に向けて次第に低下する。しかし、ｎ型のδ−ドープ層１７の厚さは約２ｎｍと極めて薄いため、伝導帯底のエネルギーレベルが相対的に低下する範囲は極めて狭く、また、ｎ型のδ−ドープ層１７の上側に設けられたｐ型不純物層４８により障壁層１３における伝導体底のエネルギーレベルは全体に引き上げられており、ｎ型のδ−ドープ層１７による伝導帯底のエネルギーレベルの低下を補償することができる。   As shown in FIG. 5B, the energy level at the bottom of the conduction band in the barrier layer 13 gradually decreases from the upper surface of the barrier layer 13 toward the n-type δ-doped layer 17. However, since the thickness of the n-type δ-doped layer 17 is very thin, about 2 nm, the range in which the energy level at the bottom of the conduction band is relatively lowered is very narrow. The energy level of the bottom of the conductor in the barrier layer 13 is raised to the whole by the p-type impurity layer 48 provided in the substrate, and the decrease in the energy level of the bottom of the conduction band due to the n-type δ-doped layer 17 can be compensated. it can.

従って、障壁層１３における伝導帯底のエネルギーレベルは、ヘテロ接合界面１９近傍において最も低くなり、障壁層１３の中心付近において伝導帯底のエネルギーレベルが引き下げられることはない。これにより障壁層１３の内部には電子が蓄積されないので、障壁層１３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。   Therefore, the energy level at the bottom of the conduction band in the barrier layer 13 is the lowest in the vicinity of the heterojunction interface 19, and the energy level at the bottom of the conduction band is not lowered near the center of the barrier layer 13. As a result, no electrons are accumulated inside the barrier layer 13, and therefore, an unnecessary electron conduction path can be prevented from being formed in the barrier layer 13, and as a result, a semiconductor device free from performance degradation can be realized. Become.

なお、ｐ型不純物層４８は、ｎ型のδ−ドープ層１７よりも障壁層１３の上面側に形成されていればよく、必ずしもｐｎ接合を形成している必要はない。   The p-type impurity layer 48 only needs to be formed on the upper surface side of the barrier layer 13 relative to the n-type δ-doped layer 17, and does not necessarily need to form a pn junction.

また、ｐ型不純物層４８の上にソースオーミック電極１４、ドレインオーミック電極１５及びゲート電極１６が形成されている構成であっても同様の効果が得られる。   The same effect can be obtained even if the source ohmic electrode 14, the drain ohmic electrode 15, and the gate electrode 16 are formed on the p-type impurity layer 48.

（第５の実施形態）
以下に本発明の第５の実施形態に係る半導体装置について図６を参照しながら説明する。 (Fifth embodiment)
A semiconductor device according to a fifth embodiment of the present invention will be described below with reference to FIG.

図６（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。   FIG. 6A schematically shows a cross section of the semiconductor device according to the present embodiment.

図６（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に、厚さが２５ｎｍのＡｌxＧａ(1-x)Ｎ（０＜ｘ＜１）からなる障壁層１３が積層されており、動作層１２と障壁層１３とからヘテロ接合界面１９が形成されている。障壁層１３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。 As shown in FIG. 6A, an Al x Ga.sub. (1-x) N (0 <x <25 nm ) having a thickness of 25 nm is formed on a working layer 12 made of GaN formed on a substrate 11 made of sapphire. The barrier layer 13 made of 1) is laminated, and a heterojunction interface 19 is formed from the operation layer 12 and the barrier layer 13. On the barrier layer 13, a source ohmic electrode 14 and a drain ohmic electrode 15 are formed with a space therebetween, and a gate electrode 16 is formed between the source ohmic electrode 14 and the drain ohmic electrode 15.

障壁層１３におけるヘテロ接合界面１９から３ｎｍ上側には、厚さが１ｎｍのｎ型のδ−ドープ層１７が形成され、さらに、最上面から３ｎｍ下側には厚さが２ｎｍのｐ型不純物層であるｐ型のδ−ドープ層５８が形成されている。なお、本実施形態において障壁層１３におけるＡｌの混晶比ｘは０．２５としている。   An n-type δ-doped layer 17 having a thickness of 1 nm is formed 3 nm above the heterojunction interface 19 in the barrier layer 13, and a p-type impurity layer having a thickness of 2 nm is formed 3 nm below the top surface. A p-type δ-doped layer 58 is formed. In this embodiment, the Al mixed crystal ratio x in the barrier layer 13 is 0.25.

本実施形態の半導体装置の構成によれば、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。以下にその理由を述べる。   According to the configuration of the semiconductor device of this embodiment, the energy level of the conduction band bottom does not decrease near the center of the barrier layer 13. The reason is described below.

図６（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。   FIG. 6B shows an energy band diagram on the lower side of the gate electrode 16 of the semiconductor device according to the present embodiment.

図６（ｂ）に示すように、障壁層１３における伝導帯底のエネルギーレベルは、障壁層１３の上面からｎ型のδ−ドープ層１７に向けて次第に低くなる。しかし、ｎ型のδ−ドープ層１７の厚さは約１ｎｍと極めて薄いため、伝導帯底のエネルギーレベルが相対的に低下する範囲は極めて狭く、また、ｎ型のδ−ドープ層１７の上側に設けられたｐ型のδ−ドープ層５８により障壁層１３における伝導体底のエネルギーレベルは全体に引き上げられており、ｎ型のδ−ドープ層１７による伝導帯底のエネルギーレベルの低下を補償することができる。   As shown in FIG. 6B, the energy level at the bottom of the conduction band in the barrier layer 13 gradually decreases from the upper surface of the barrier layer 13 toward the n-type δ-doped layer 17. However, since the thickness of the n-type δ-doped layer 17 is very thin, about 1 nm, the range in which the energy level at the bottom of the conduction band relatively decreases is very narrow. The energy level at the bottom of the conductor in the barrier layer 13 is raised to the whole by the p-type δ-doped layer 58 provided in the substrate, and the decrease in the energy level at the bottom of the conduction band due to the n-type δ-doped layer 17 is compensated. can do.

従って、障壁層１３における伝導帯底のエネルギーレベルは、ヘテロ接合界面１９近傍において最も低くなり、障壁層１３の中心付近において伝導帯底のエネルギーレベルが引き下げられることはない。これにより障壁層１３の内部には電子が蓄積されないので、障壁層１３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。   Therefore, the energy level at the bottom of the conduction band in the barrier layer 13 is the lowest in the vicinity of the heterojunction interface 19, and the energy level at the bottom of the conduction band is not lowered near the center of the barrier layer 13. As a result, no electrons are accumulated inside the barrier layer 13, and therefore, an unnecessary electron conduction path can be prevented from being formed in the barrier layer 13, and as a result, a semiconductor device free from performance degradation can be realized. Become.

（第６の実施形態）
以下に本発明の第６の実施形態に係る半導体装置について図７を参照しながら説明する。 (Sixth embodiment)
A semiconductor device according to the sixth embodiment of the present invention will be described below with reference to FIG.

図７（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。   FIG. 7A schematically shows a cross section of the semiconductor device according to the present embodiment.

図７（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に、厚さが２５ｎｍのＡｌxＧａ(1-x)Ｎ（０＜ｘ＜１）からなる障壁層１３が積層されており、動作層１２と障壁層１３とからヘテロ接合界面１９が形成されている。障壁層１３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。 As shown in FIG. 7A, an Al x Ga (1-x) N (0 <x < ) having a thickness of 25 nm is formed on a working layer 12 made of GaN formed on a substrate 11 made of sapphire. The barrier layer 13 made of 1) is laminated, and a heterojunction interface 19 is formed from the operation layer 12 and the barrier layer 13. On the barrier layer 13, a source ohmic electrode 14 and a drain ohmic electrode 15 are formed with a space therebetween, and a gate electrode 16 is formed between the source ohmic electrode 14 and the drain ohmic electrode 15.

本実施形態の半導体装置の構成においては、チャネルへの必要なキャリアは、障壁層１３の上に設けられたｎ型半導体層６７によって供給され、障壁層１３の内部にはｎ型の不純物ドープ層が存在しない。   In the configuration of the semiconductor device of this embodiment, necessary carriers for the channel are supplied by an n-type semiconductor layer 67 provided on the barrier layer 13, and an n-type impurity doped layer is provided inside the barrier layer 13. Does not exist.

図７（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。   FIG. 7B shows an energy band diagram on the lower side of the gate electrode 16 of the semiconductor device according to the present embodiment.

図７（ｂ）に示すように、障壁層１３の内部にはｎ型の不純物ドープ層が存在しないので、障壁層１３における伝導帯低のエネルギーレベルは障壁層の表面からヘテロ接合界面１９に向けて直線的に低下する。従って、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。また、障壁層１３の上に設けられたｎ型半導体層６７は厚さが１ｎｍと非常に薄いため、ソースオーミック電極１４及びドレインオーミック電極１５の形成において、アロイ化などのプロセス上の障害とはならない。   As shown in FIG. 7B, since there is no n-type impurity doped layer inside the barrier layer 13, the energy level of the conduction band low in the barrier layer 13 is directed from the surface of the barrier layer to the heterojunction interface 19. Decreases linearly. Therefore, the energy level at the bottom of the conduction band does not decrease near the center of the barrier layer 13. In addition, since the n-type semiconductor layer 67 provided on the barrier layer 13 is very thin with a thickness of 1 nm, in the formation of the source ohmic electrode 14 and the drain ohmic electrode 15, what is an obstacle in process such as alloying? Don't be.

また、ｎ型半導体層６７の厚さが１ｎｍと非常に薄いことから、ゲート電極１６のショットキー特性もｎ型半導体層６７が無い場合と同様に、ゲート金属のフェルミレベルと障壁層１３の伝導帯底のエネルギーレベルの違いにより決まる高い障壁高さを保つことが可能である。   Further, since the thickness of the n-type semiconductor layer 67 is as very thin as 1 nm, the Schottky characteristics of the gate electrode 16 are similar to the case where the n-type semiconductor layer 67 is not provided, and the Fermi level of the gate metal and the conduction of the barrier layer 13. It is possible to maintain a high barrier height determined by the difference in the energy level of the base.

以上説明したように、本実施形態の構成によれば、障壁層１３の内部にイオン化により伝導帯底のエネルギーレベルを低下させるｎ型の不純物層が形成されていないため、障壁層１３の中心付近において伝導帯底のエネルギーレベルの低下は生じない。これにより障壁層１３の内部には電子が蓄積されないので、障壁層１３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。   As described above, according to the configuration of the present embodiment, the n-type impurity layer that lowers the energy level of the conduction band bottom by ionization is not formed inside the barrier layer 13, so that the vicinity of the center of the barrier layer 13 is formed. No reduction in the energy level at the bottom of the conduction band occurs. As a result, no electrons are accumulated inside the barrier layer 13, and therefore, an unnecessary electron conduction path can be prevented from being formed in the barrier layer 13, and as a result, a semiconductor device free from performance degradation can be realized. Become.

なお、本実施形態においてｎ型半導体層６７としてＳｉからなる半導体層を用いたが、これに限らずＡｌxＧａyＩｎzＡｓ（ｘ＋ｙ＋ｚ＝1；０≦ｘ，ｙ，ｚ≦１）、ＡｌxＧａyＩｎzＰ（ｘ＋ｙ＋ｚ＝1；０≦ｘ，ｙ，ｚ≦１）、ＡｌxＧａyＩｎzＮ（ｘ＋ｙ＋ｚ＝1；０≦ｘ，ｙ，ｚ≦１）、ＺｎxＣｄyＯpＳqＳｅr（ｘ＋ｙ＝1；０≦ｘ，ｙ≦１、ｐ＋ｑ＋ｒ＝1；０≦ｐ，ｑ，ｒ≦１），又はＳｉxＧｅyＣz（ｘ＋ｙ＋ｚ＝1；０≦ｘ，ｙ，ｚ≦１）等のIII-Ｖ族、II-VI 族、IV族半導体またはこれらの混晶を用いることができる。 In the present embodiment, a semiconductor layer made of Si is used as the n-type semiconductor layer 67. However, the present invention is not limited to this, but Al x Ga y In z As (x + y + z = 1; 0 ≦ x, y, z ≦ 1), Al x Ga y In z P (x + y + z = 1; 0 ≦ x, y, z ≦ 1), Al x Ga y In z N (x + y + z = 1; 0 ≦ x, y, z ≦ 1), Zn x Cd y O p S q Se r (x + y = 1; 0 ≦ x, y ≦ 1, p + q + r = 1; 0 ≦ p, q, r ≦ 1), or Si x Ge y C z (x + y + z = 1; 0 ≦ x, y , Z ≦ 1), etc., III-V, II-VI, IV group semiconductors or mixed crystals thereof can be used.

本発明に係る第１から第６の実施形態において、動作層にＧａＮを、障壁層にＡｌxＧａ1-xＮ（０＜ｘ＜１）を用いたが、これに限らず一般式がＢwＡｌxＧａyＩｎzＮ（ｗ＋ｘ＋ｙ＋ｚ＝１；０≦ｗ，ｘ，ｙ，ｚ≦１）によって表されるIII-Ｖ族窒化物半導体の中から選択したバンドギャップが異なる２種類の化合物の組み合わせを用いることができる。 In the first to sixth embodiments according to the present invention, GaN is used for the operation layer and Al x Ga 1-x N (0 <x <1) is used for the barrier layer. w Al x Ga y In z N (w + x + y + z = 1; 0 ≦ w, x, y, z ≦ 1) of two types of compounds having different band gaps selected from group III-V nitride semiconductors Combinations can be used.

（第７の実施形態）
以下に本発明の第７の実施形態に係る半導体装置について図８を参照しながら説明する。 (Seventh embodiment)
A semiconductor device according to the seventh embodiment of the present invention will be described below with reference to FIG.

図８（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。   FIG. 8A schematically shows a cross section of the semiconductor device according to the present embodiment.

図８（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に障壁層として機能する積層構造体７３が形成されている。   As shown in FIG. 8A, a laminated structure 73 that functions as a barrier layer is formed on an operation layer 12 made of GaN formed on a substrate 11 made of sapphire.

積層構造体７３の最下層には厚さが２ｎｍのＡｌ0.25Ｇａ0.75Ｎ層７３ａが設けられており、動作層１２と最下層のＡｌ0.25Ｇａ0.75Ｎ層７３ａとの間にはヘテロ接合界面１９が形成されている。 An Al 0.25 Ga 0.75 N layer 73 a having a thickness of 2 nm is provided in the lowermost layer of the laminated structure 73, and the heterojunction interface 19 is provided between the operation layer 12 and the lowermost Al 0.25 Ga 0.75 N layer 73 a. Is formed.

最下層のＡｌ0.25Ｇａ0.75Ｎ層７３ａの上にはさらに厚さが２ｎｍのＡｌ0.15Ｇａ0.85Ｎ層７３ｂと厚さが２ｎｍのＡｌ0.25Ｇａ0.75Ｎ層７３ａとが交互に９周期分、エピタキシャル成長によって積層されている。 On the lowermost Al 0.25 Ga 0.75 N layer 73a, an Al 0.15 Ga 0.85 N layer 73b having a thickness of 2 nm and an Al 0.25 Ga 0.75 N layer 73a having a thickness of 2 nm are alternately grown for nine periods by epitaxial growth. Are stacked.

積層構造体７３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。   On the laminated structure 73, the source ohmic electrode 14 and the drain ohmic electrode 15 are formed with a space therebetween, and the gate electrode 16 is formed between the source ohmic electrode 14 and the drain ohmic electrode 15.

積層構造体７３において、最下層に形成されたＡｌ0.25Ｇａ0.75Ｎ層７３ａのヘテロ接合界面１９の近傍及びＡｌ0.15Ｇａ0.85Ｎ層７３ｂとこれに接するＡｌ0.25Ｇａ0.75Ｎ層７３ａとの各界面の近傍がｎ型不純物により高濃度にドープされている。 In the laminated structure 73, in the vicinity of the heterojunction interface 19 of the Al 0.25 Ga 0.75 N layer 73a formed in the lowermost layer and at each interface between the Al 0.15 Ga 0.85 N layer 73b and the Al 0.25 Ga 0.75 N layer 73a in contact therewith. The vicinity is heavily doped with n-type impurities.

本実施形態の半導体装置の構成によれば、障壁層１３における伝導帯底のエネルギーレベルが引き下げられることはない。以下にその理由を説明する。   According to the configuration of the semiconductor device of this embodiment, the energy level at the bottom of the conduction band in the barrier layer 13 is not lowered. The reason will be described below.

図８（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。   FIG. 8B shows an energy band diagram on the lower side of the gate electrode 16 of the semiconductor device according to the present embodiment.

図８（ｂ）に示すように、積層構造体７３の上面の近傍においてはイオン化率が極めて低くなるため、イオン化による伝導帯底のエネルギーレベルの低下は生じない。また、積層構造体７３とＧａＮ層１２とのヘテロ接合界面１９に形成されるチャネルへのキャリアは、積層構造体７３の最下層に位置するＡｌ0.25Ｇａ0.75Ｎ層７３ａに設けられたｎ型不純物ドープ層により供給され、このｎ型不純物ドープ層は、高濃度のδ−ドープ層として作用する。 As shown in FIG. 8B, since the ionization rate is extremely low in the vicinity of the upper surface of the laminated structure 73, the energy level at the bottom of the conduction band due to ionization does not occur. Further, carriers to the channel formed at the heterojunction interface 19 between the multilayer structure 73 and the GaN layer 12 are n-type impurities provided in the Al 0.25 Ga 0.75 N layer 73 a located at the lowest layer of the multilayer structure 73. The n-type impurity doped layer supplied by the doped layer acts as a high concentration δ-doped layer.

従って、障壁層である積層構造体７３において伝導帯底のエネルギーレベルが引き下げられることはない。このため、積層構造体７３の内部には電子が蓄積されないので、積層構造体７３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。   Therefore, the energy level at the bottom of the conduction band is not lowered in the laminated structure 73 that is a barrier layer. For this reason, since electrons are not accumulated in the laminated structure 73, it is possible to prevent unnecessary conduction paths of electrons from being formed in the laminated structure 73, and as a result, to realize a semiconductor device free from performance degradation. Is possible.

なお、本実施形態において積層構造体７３はＡｌ0.15Ｇａ0.85Ｎ１３ｂとＡｌ0.25Ｇａ0.75Ｎ１３ａとを９周期積層しているが、これに限らず、積層構造体７３がゲートからの電子のリークに対する障壁として機能できればよく、Ａｌ0.15Ｇａ0.85Ｎ１３ｂとＡｌ0.25Ｇａ0.75Ｎ１３ａとを１周期以上積層していれば同様の効果が得られる。 In the present embodiment, the multilayer structure 73 is formed by laminating nine layers of Al 0.15 Ga 0.85 N13b and Al 0.25 Ga 0.75 N13a. However, the present invention is not limited to this, and the multilayer structure 73 is a barrier against electron leakage from the gate. The same effect can be obtained if Al 0.15 Ga 0.85 N13b and Al 0.25 Ga 0.75 N13a are stacked for one or more periods.

また、本実施形態において、動作層１２及び障壁層である積層構造体７３にＧａＮ、Ａｌ0.25Ｇａ0.75Ｎ及びＡｌ0.15Ｇａ0.85Ｎの組み合わせを用いたが、一般式がＢwＡｌxＧａyＩｎzＮ（ｗ＋ｘ＋ｙ＋ｚ＝１；０≦ｗ，ｘ，ｙ，ｚ≦１）によって表されるIII-Ｖ族窒化物半導体の中から選択したバンドギャップが異なる３種類の化合物の組み合わせを用いることができる。 In the present embodiment, a combination of GaN, Al 0.25 Ga 0.75 N, and Al 0.15 Ga 0.85 N is used for the stacked structure 73 that is the operation layer 12 and the barrier layer, but the general formula is B w Al x Ga y In. can be used; (0 ≦ w, x, y, z ≦ 1 w + x + y + z = 1) a combination of the group III-V nitride semiconductor three band gap different selected from among the compounds represented z N .

また、本発明に係る第１から第７の実施形態において、基板１１としてサファイアからなる基板を用いたが、ＧａＮ、Ｓｉ、ＳｉＣ又はＧａＡｓ等からなる基板を用いてもよい。   In the first to seventh embodiments of the present invention, a substrate made of sapphire is used as the substrate 11, but a substrate made of GaN, Si, SiC, GaAs, or the like may be used.

本発明の半導体装置は、障壁層の中心付近における伝導帯底のエネルギーレベルが低下しないため、障壁層の内部に電子の蓄積による不要な電子の伝導パスが形成されることを防止できる。このため、性能劣化のないIII-Ｖ族窒化物半導体装置を実現することが可能となり、III-Ｖ族窒化物半導体を用いた半導体装置等に有用である。   In the semiconductor device of the present invention, since the energy level at the bottom of the conduction band in the vicinity of the center of the barrier layer does not decrease, an unnecessary electron conduction path due to accumulation of electrons can be prevented from being formed inside the barrier layer. For this reason, it becomes possible to realize a group III-V nitride semiconductor device having no performance deterioration, which is useful for a semiconductor device using a group III-V nitride semiconductor.

（ａ）から（ｃ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムであり、（ｃ）は電子濃度のプロファイルである。(A) to (c) shows a semiconductor device according to the first embodiment of the present invention, (a) is a sectional view, (b) is an energy band diagram, and (c) is an electron concentration profile. It is. はｎ型不純物のδ−ドープ層の位置とドレイン電流（Ｉｄｓ）及びゲート電流の絶対値（｜Ｉｇ｜）との関係を示すグラフである。These are graphs showing the relationship between the position of the n-type impurity δ-doped layer and the drain current (Ids) and the absolute value (| Ig |) of the gate current. （ａ）から（ｃ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムであり、（ｃ）は電子濃度のプロファイルである。(A) to (c) shows a semiconductor device according to a second embodiment of the present invention, (a) is a cross-sectional view, (b) is an energy band diagram, and (c) is an electron concentration profile. It is. （ａ）から（ｃ）は本発明の第３の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムであり、（ｃ）は電子濃度のプロファイルである。(A) to (c) shows a semiconductor device according to a third embodiment of the present invention, (a) is a sectional view, (b) is an energy band diagram, and (c) is an electron concentration profile. It is. （ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムである。(A) And (b) shows the semiconductor device which concerns on the 4th Embodiment of this invention, (a) is sectional drawing, (b) is an energy band diagram. （ａ）及び（ｂ）は本発明の第５の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムである。(A) And (b) shows the semiconductor device which concerns on the 5th Embodiment of this invention, (a) is sectional drawing, (b) is an energy band diagram. （ａ）及び（ｂ）は本発明の第６の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムである。(A) And (b) shows the semiconductor device which concerns on the 6th Embodiment of this invention, (a) is sectional drawing, (b) is an energy band diagram. （ａ）及び（ｂ）は本発明の第７の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）エネルギーバンドダイアグラムである。(A) And (b) shows the semiconductor device which concerns on the 7th Embodiment of this invention, (a) is sectional drawing, (b) It is an energy band diagram. （ａ）及び（ｂ）は従来のIII-Ｖ族窒化物半導体によるヘテロ接合電界効果トランジスタを示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムである。(A) And (b) shows the heterojunction field effect transistor by the conventional group III-V nitride semiconductor, (a) is sectional drawing, (b) is an energy band diagram.

符号の説明Explanation of symbols

１１ 基板
１２ 動作層
１３ 障壁層
１３ａ 障壁層下部領域
１３ｂ 障壁層上部領域
１３ｃ ノンドープ領域
１４ ソースオーミック電極
１５ ドレインオーミック電極
１６ ゲート電極
１７ ｎ型のδ−ドープ層
１９ ヘテロ接合界面
４８ ｐ型不純物層
５８ ｐ型のδ−ドープ層
６７ ｎ型半導体層
７３ 積層構造体
７３ａ Ａｌ0.25Ｇａ0.75Ｎ層
７３ｂ Ａｌ0.15Ｇａ0.85Ｎ層 11 substrate 12 operation layer 13 barrier layer 13a barrier layer lower region 13b barrier layer upper region 13c non-doped region 14 source ohmic electrode 15 drain ohmic electrode 16 gate electrode 17 n-type δ-doped layer 19 heterojunction interface 48 p-type impurity layer 58 p-type δ-doped layer 67 n-type semiconductor layer 73 laminated structure 73a Al 0.25 Ga 0.75 N layer 73b Al 0.15 Ga 0.85 N layer

Claims (10)

基板の上に形成された第１のIII-Ｖ族窒化物半導体層と、
前記第１のIII-Ｖ族窒化物半導体層の上に形成され、前記第１のIII-Ｖ族窒化物半導体層と比べてバンドギャップが大きい第２のIII-Ｖ族窒化物半導体層とを備え、
前記第２のIII-Ｖ族窒化物半導体層は、前記第１のIII-Ｖ族窒化物半導体層における該第１のIII-Ｖ族窒化物半導体層との間で形成されるヘテロ接合界面の下側の領域に電子を供給する、δ−ドープによるｎ型不純物層を有し、前記第１のIII-Ｖ族窒化物半導体層との界面から離れるに従い、伝導帯底のエネルギーが増加し且つ前記界面から前記ｎ型不純物層に向かってバンドギャップが大きくなることを特徴とする半導体装置。 A first III-V nitride semiconductor layer formed on the substrate;
A second group III-V nitride semiconductor layer formed on the first group III-V nitride semiconductor layer and having a band gap larger than that of the first group III-V nitride semiconductor layer; Prepared,
The second group III-V nitride semiconductor layer has a heterojunction interface formed between the first group III-V nitride semiconductor layer and the first group III-V nitride semiconductor layer. A δ-doped n-type impurity layer that supplies electrons to the lower region, and the energy at the bottom of the conduction band increases as the distance from the interface with the first III-V nitride semiconductor layer increases. A semiconductor device, wherein a band gap increases from the interface toward the n-type impurity layer . 前記ｎ型不純物層は、前記ヘテロ接合界面から１０ｎｍ以内の位置に形成されていることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the n-type impurity layer is formed at a position within 10 nm from the heterojunction interface. 前記ｎ型不純物層は、前記ヘテロ接合界面の近傍に形成されていることを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the n-type impurity layer is formed in the vicinity of the heterojunction interface. 前記第２のIII-Ｖ族窒化物半導体層は、前記ｎ型不純物層の下側の組成が、前記ｎ型不純物層の上側の組成と比べてバンドギャップが小さくなるように設定されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。   The second group III-V nitride semiconductor layer is set such that the lower composition of the n-type impurity layer is smaller than the upper composition of the n-type impurity layer. The semiconductor device according to claim 1, wherein: 前記第２のIII-Ｖ族窒化物半導体層は、前記ｎ型不純物層の組成が前記ｎ型不純物層を除く部分の組成と比べてバンドギャップが大きくなるように設定されていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。   The second group III-V nitride semiconductor layer is characterized in that the composition of the n-type impurity layer is set so that the band gap is larger than the composition of the portion excluding the n-type impurity layer. The semiconductor device according to any one of claims 1 to 4. 前記ｎ型不純物層の組成は、前記第２のIII-Ｖ族窒化物半導体層における前記ｎ型不純物層を除く部分の組成と比べてバンドギャップが５％以上大きくなるように設定されていることを特徴とする請求項５に記載の半導体装置。   The composition of the n-type impurity layer is set such that the band gap is larger by 5% or more than the composition of the second III-V group nitride semiconductor layer excluding the n-type impurity layer. The semiconductor device according to claim 5. 前記第２のIII-Ｖ族窒化物半導体層の上面と前記ｎ型不純物層との間にδ−ドープによるｐ型不純物層が形成されていることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。   7. The p-type impurity layer formed by δ-doping is formed between an upper surface of the second group III-V nitride semiconductor layer and the n-type impurity layer. 2. A semiconductor device according to item 1. 前記ｎ型不純物層と前記ｐ型不純物層とは、ｐｎ接合を形成していることを特徴とする請求項７に記載の半導体装置。   The semiconductor device according to claim 7, wherein the n-type impurity layer and the p-type impurity layer form a pn junction. 基板の上に形成された第１のIII-Ｖ族窒化物半導体層と、
前記第１のIII-Ｖ族窒化物半導体層の上に形成され、前記第１のIII-Ｖ族窒化物半導体層と比べてバンドギャップが大きい第２のIII-Ｖ族窒化物半導体層と、
前記第２のIII-Ｖ族窒化物半導体層の上に形成され、ｎ型不純物がδ−ドープされたｎ型半導体層とを備え、
前記第２のIII-Ｖ族窒化物半導体層は、前記第１のIII-Ｖ族窒化物半導体層との界面から離れるに従い、伝導帯底のエネルギーが増加し且つ前記界面から前記ｎ型半導体層に向かってバンドギャップが大きくなることを特徴とする半導体装置。 A first III-V nitride semiconductor layer formed on the substrate;
A second group III-V nitride semiconductor layer formed on the first group III-V nitride semiconductor layer and having a larger band gap than the first group III-V nitride semiconductor layer;
An n-type semiconductor layer formed on the second group III-V nitride semiconductor layer and δ-doped with an n-type impurity;
As the second group III-V nitride semiconductor layer moves away from the interface with the first group III-V nitride semiconductor layer, the energy of the bottom of the conduction band increases and the n-type semiconductor layer extends from the interface. A semiconductor device characterized in that the band gap becomes larger toward . 基板の上に形成された第１のIII-Ｖ族窒化物半導体層と、該第１のIII-Ｖ族窒化物半導体層の上に形成された第２のIII-Ｖ族窒化物半導体層とがヘテロ接合界面を形成している半導体装置であって、
前記第２のIII-Ｖ族窒化物半導体層は、前記ヘテロ接合界面側から前記第１のIII-Ｖ族窒化物半導体層と比べてバンドギャップが大きい第１の半導体膜と、前記第１の半導体膜と比べてバンドギャップが小さい第２の半導体膜とが交互に積層された積層構造を有し、
前記第１の半導体膜における前記ヘテロ接合界面の近傍、及び前記各第２の半導体膜と該第２の半導体膜と接する前記各第１の半導体膜とのそれぞれの界面の近傍は、ｎ型不純物によりδ−ドープされたδ−ドープ領域であり、
前記第１の半導体膜はそれぞれ、前記ヘテロ接合界面側から前記第２のIII-Ｖ族窒化物半導体層の表面側に向かって、伝導帯底のエネルギーが増加し、
最下層の前記第１の半導体膜は、前記ヘテロ接合界面から前記δ−ドープ領域に向かってバンドギャップが大きくなることを特徴とする半導体装置。 A first group III-V nitride semiconductor layer formed on the substrate; a second group III-V nitride semiconductor layer formed on the first group III-V nitride semiconductor layer; Is a semiconductor device forming a heterojunction interface,
The second group III-V nitride semiconductor layer includes a first semiconductor film having a band gap larger than that of the first group III-V nitride semiconductor layer from the heterojunction interface side; Having a stacked structure in which second semiconductor films having a smaller band gap than the semiconductor film are alternately stacked;
The vicinity of the heterojunction interface in the first semiconductor film and the vicinity of the interface between the second semiconductor film and the first semiconductor film in contact with the second semiconductor film are n-type impurities. A δ-doped region that is δ -doped by
In each of the first semiconductor films, the energy at the bottom of the conduction band increases from the heterojunction interface side toward the surface side of the second III-V nitride semiconductor layer ,
The lowermost first semiconductor film has a band gap that increases from the heterojunction interface toward the δ-doped region .
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