JP4790993B2 - A semiconductor memory device - Google Patents

A semiconductor memory device

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JP4790993B2
JP4790993B2 JP2004058112A JP2004058112A JP4790993B2 JP 4790993 B2 JP4790993 B2 JP 4790993B2 JP 2004058112 A JP2004058112 A JP 2004058112A JP 2004058112 A JP2004058112 A JP 2004058112A JP 4790993 B2 JP4790993 B2 JP 4790993B2
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政志 縣
直喜 黒田
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パナソニック株式会社
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この発明はDRAM(ダイナミックランダムアクセスメモリ)などの半導体記憶装置に関する。 This invention relates to a semiconductor memory device such as DRAM (dynamic random access memories).

DRAMと呼ばれる半導体記憶装置では1サイクル時間ごとにメモリセルへの再書き込みおよびビット線のプリチャージを行う必要がある。 In the semiconductor memory device called a DRAM it is necessary to perform the pre-charge of the re-write and bit lines in the memory cell every cycle time. このためアクセス時間の約2倍のサイクル時間を要する。 For this reason it takes about twice the cycle time of the access time. このビット線のプリチャージを見かけ上かくすことによってアクセス時間とほぼ同等にまでサイクル時間を短くする技術として、2つのトランジスタと1つのキャパシタとで構成されるメモリセルを用いて内部の2つのポートをインターリーブ動作させる技術がある。 As a technique for shortening the cycle time to almost equal to the access time by effectively conceal the precharging of the bit lines, the inside of the two ports with the memory cell consists of two transistors and one capacitor there is a technique to interleave operation. この技術を適用したDRAMの概略構成を図19に示す。 It shows a schematic configuration of a DRAM employing the technique in FIG. このDRAMのメモリセルMC1−MC4は、2つのトランジスタTa,Tbと1つのキャパシタCとを含む。 Memory cells MC1-MC4 for this DRAM includes two transistors Ta, and Tb and one capacitor C. そしてこのDRAMでは、(トランジスタTa)−(ビット線BLa1またはBLa2)−(データバスDBa)−(リードアンプ&ライトドライバ1103a)の経路によって形成されるポートAと、(トランジスタTb)−(ビット線BLb1またはBLb2)−(データバスDBb)−(リードアンプ&ライトドライバ1103b)の経路によって形成されるポートBとをインターリーブ動作させている。 Then, in this DRAM, (transistor Ta) - (bit line BLa1 or BLa2) - (data bus DBa) - and port A formed by the path of the (read amplifier & write driver 1103a), (transistor Tb) - (bit line BLb1 or BLb2) - (data bus DBb) - (and the port B formed by the path of the read amplifier and write driver 1103b) is interleaved operation. 以下、メモリセルからデータを読み出す場合を例としてインターリーブ動作について説明する。 The following describes interleaving operation as an example a case where the data is read from the memory cell.

まず、行デコーダ1101によってワード線WLa1が活性化され、メモリセルMC1およびMC3のトランジスタTaがオンになる。 First, the word lines WLa1 is activated by row decoder 1101, the transistor Ta in the memory cells MC1 and MC3 are turned on. これによりメモリセルMC1およびMC3のキャパシタCに蓄積されていたデータがビット線BLa1およびBLa2に読み出され、センスアンプ(図示せず)によって増幅される。 Thus, the data accumulated in the capacitor C of the memory cell MC1 and MC3 are read out to the bit lines BLa1 and BLa2, it is amplified by a sense amplifier (not shown). そして列デコーダ1102aによってビット線BLa1が選択され、ビット線BLa1とデータバスDBaとが接続される。 The selected bit lines BLa1 by the column decoder 1102a, and the bit line BLa1 and data buses DBa is connected. これにより、メモリセルMC1からビット線BLa1に読み出されたデータがデータバスDBaに転送される。 Thus, data read from the memory cell MC1 to the bit line BLa1 is transferred to the data bus DBa. また、ビット線BLa1およびBLa2に読み出されたデータがメモリセルMC1およびMC3に再書き込みされる。 The data read out to the bit lines BLa1 and BLa2 are rewritten to the memory cells MC1 and MC3. そして行デコーダ1101によってワード線WLa1が不活性化され、メモリセルMC1およびMC3のトランジスタTaがオフになる。 The word lines WLa1 is deactivated by the row decoder 1101, the transistor Ta in the memory cells MC1 and MC3 are turned off. 上述の動作が行われている間にビット線BLb1およびBLb2がプリチャージされる。 Bit lines BLb1 and BLb2 are precharged while the aforementioned operation is being performed.

データバスDBaに転送されたデータはリードアンプ&ライトドライバ1103aによって増幅されて入出力バッファ1104に与えられ、入出力バッファ1104によって外部へ出力される。 Data transferred on the data bus DBa is provided to output buffer 1104 is amplified by the read amplifier & write driver 1103a, and output to the outside by the output buffer 1104. 一方、行デコーダ1101によってワード線WLb2が活性化され、メモリセルMC2およびMC4のトランジスタTbがオンになる。 On the other hand, the word line WLb2 is activated by row decoder 1101, the transistor Tb of the memory cells MC2 and MC4 are turned on. これによりメモリセルMC2およびMC4のキャパシタCに蓄積されていたデータがビット線BLb1およびBLb2に読み出され、センスアンプ(図示せず)によって増幅される。 Thus, the data accumulated in the capacitor C of the memory cell MC2 and MC4 are read out to the bit lines BLb1 and BLb2, it is amplified by a sense amplifier (not shown). そして列デコーダ1102bによってビット線BLb1が選択され、ビット線BLb1とデータバスDBbとが接続される。 The selected bit lines BLb1 by the column decoder 1102b, and the bit line BLb1 and data bus DBb connected. これにより、メモリセルMC2からビット線BLb1に読み出されたデータがデータバスDBbに転送される。 Accordingly, the data read out to the bit line BLb1 from the memory cell MC2 is transferred to the data bus DBb. また、ビット線BLb1およびBLb2に読み出されたデータがメモリセルMC2およびMC4に再書き込みされる。 The data read out to the bit lines BLb1 and BLb2 are rewritten to the memory cell MC2 and MC4. そして行デコーダ1101によってワード線WLb1が不活性化され、メモリセルMC2およびMC4のトランジスタTbがオフになる。 The word line WLb1 is deactivated by the row decoder 1101, the transistor Tb of the memory cells MC2 and MC4 are turned off. 上述の動作が行われている間にこんどはビット線BLa1およびBLa2がプリチャージされる。 Now while the aforementioned operation is being carried out bit lines BLa1 and BLa2 are precharged.

そして、データバスDBbに転送されたデータがリードアンプ&ライトドライバ1103bによって増幅されて入出力バッファ1104に与えられ、入出力バッファ1104によって外部へ出力される。 Then, data data transferred to the bus DBb is amplified by the read amplifier & write driver 1103b given to the input-output buffer 1104 is output to the outside by output buffer 1104.

このように内部の2つのポートをインターリーブ動作させることによってビット線のプリチャージを見かけ上かくし、アクセス時間とほぼ同等にまでサイクル時間を短くしている。 Thus apparently precharge of the bit lines by interleaving the two ports of the internal hiding, and to shorten the cycle time to substantially equal the access time.

図19に示したDRAMでは、ポートAに対してはリードアンプ&ライトドライバ1103a、ポートBに対してはリードアンプ&ライトドライバ1103bというように各ポートに対してそれぞれリードアンプ&ライトドライバが設けられている。 In the DRAM shown in FIG. 19, for the port A read amplifier & write driver each is provided for each port and so read amplifier & write driver 1103b for read amplifier & write driver 1103a, Port B ing. したがって、ビット幅が大きい仕様を要求された場合(例えば混載DRAMなどの場合)に、リードアンプ&ライトドライバを含む周辺回路の面積が大きくなる。 Therefore, when requested specification bit width is large (for example, in the case of such mixed DRAM), the area of ​​the peripheral circuit including a read amplifier and write driver becomes large.

この発明は上記のような問題を解決するためになされたものであり、その目的は、レイアウト面積を小さくすることができる半導体記憶装置を提供することである。 This invention has been made to solve the above problems, its object is to provide a semiconductor memory device which can reduce the layout area.

この発明に従うと、半導体記憶装置は、第1のメインアンプと、第1のトライステートバッファと、第1のラッチ回路とを備える。 According to the present invention, the semiconductor memory device includes a first main amplifier, a first tri-state buffer, and a first latch circuit. 第1のメインアンプは、活性の第1のイネーブル信号に応答して活性化され、第1のメモリセルから読み出されたデータを増幅する。 The first main amplifier is activated in response to the first enable signal active, for amplifying data read from the first memory cell. 第1のトライステートバッファは、第1のイネーブル信号が活性のとき、第1のメインアンプによって増幅されたデータに応じて自身の出力ノードを駆動し、第1のイネーブル信号が不活性のとき、出力ノードをハイインピーダンス状態にする。 First tri-state buffer when the first enable signal is active, to drive its output node in response to data amplified by the first main amplifier, when the first enable signal is inactive, to the output node to a high impedance state. 第1のラッチ回路は、第1のトライステートバッファの出力ノードのデータをラッチし外部へ出力する。 First latch circuit outputs to the outside latches the data of the output node of the first tri-state buffer.

上記半導体記憶装置では、第1のメインアンプが活性化されてから外部にデータが出力されるまでの間 第1のラッチ回路においてタイミング調整することなく高速にデータを出力することができる。 The semiconductor memory device can first main amplifier outputs data at high speed without timing adjustment in the first latch circuit during the time between the activation to the outside to the data is output.

また、第1のイネーブル信号が不活性のとき第1のトライステートバッファは出力ノードをハイインピーダンス状態にするため、第1のラッチ回路によって保持されているデータの破壊を防ぐことができる。 The first tri-state buffer when the first enable signal is inactive to the output node to a high impedance state, it is possible to prevent the destruction of data held by the first latch circuit.

好ましくは、上記半導体記憶装置はさらに、第2のラッチ回路と、スイッチとを備える。 Preferably, the semiconductor memory device further includes a second latch circuit, and a switch. スイッチは、トライステートバッファの出力ノードと第2のラッチ回路との間に接続され、テストモードのときトライステートバッファの出力ノードと第2のラッチ回路とを接続状態にし、通常モードのときトライステートバッファの出力ノードと第2のラッチ回路とを非接続状態にする。 Switch is connected between the output node and a second latch circuit of the tristate buffers, the output node and a second latch circuit of the tri-state buffer to the connected state in the test mode, the tri-state in the normal mode an output node and a second latch circuit of the buffer to the non-connected state.

上記半導体記憶装置では、トライステートバッファの出力ノードと第2のラッチ回路との間にスイッチを設けたため、複数のノーマル出力を出力端でスイッチなどを使って電気的に束ねて1つのテスト出力として検査する場合に比べて出力バッファの負荷が小さくなり、出力データを受けるシステムへの信号の伝達を通常モードのときと同等にすることができる。 Said semiconductor memory device, since a switch between the output node and a second latch circuit of the tristate buffers, using a switch as electrically bundled one test output at the output end a plurality of normal output load of the output buffer is smaller than in the case of inspecting the transmission of signals to the system which receives the output data may be equivalent to the normal mode.

また、トライステートバッファの出力ノードと第2のラッチ回路との間にスイッチを設けたため、テストモードにおいて使用する第2のラッチ回路のタイミングを調整する必要がない。 Moreover, due to the provision of a switch between the output node and a second latch circuit of the tristate buffers, the second is not necessary to adjust the timing of the latch circuit used in the test mode. したがって、第1のメインアンプが活性化されてからタイミングレスで高速にテストデータが外部へ出力される 好ましくは、上記半導体記憶装置はさらに、第2のメインアンプと、第2のトライステートバッファと、第2のラッチ回路と、スイッチとを備える。 Thus, preferably the test data at a high speed timing-less from the first main amplifier is activated is output to the outside, said semiconductor memory device further includes a second main amplifier, and a second tri-state buffers comprises a second latch circuit, and a switch. 第2のメインアンプは、活性の第2のイネーブル信号に応答して活性化され、第2のメモリセルから読み出されたデータを増幅する。 The second main amplifier is activated in response to the second enable signal active, for amplifying data read from the second memory cell. 第2のトライステートバッファは、第2のイネーブル信号が活性のとき、第2のメインアンプによって増幅されたデータに応じて自身の出力ノードを駆動し、第2のイネーブル信号が不活性のとき、出力ノードをハイインピーダンス状態にする。 The second tri-state buffer when the second enable signal is active, to drive its output node in response to data amplified by the second main amplifier, when the second enable signal is inactive, to the output node to a high impedance state. 第2のラッチ回路は、第2のトライステートバッファの出力ノードのデータをラッチし外部へ出力する。 The second latch circuit outputs to the outside latches the data at the output node of the second tri-state buffers. スイッチは、第1のラッチ回路の出力ノードと第2のラッチ回路の出力ノードとの間に接続され、読み出しデータのビット幅に応じてオン/オフする。 The switch is connected between the output node of the output node and a second latch circuit of the first latch circuit is turned on / off in accordance with the bit width of the read data.

上記半導体記憶装置では、第1のラッチ回路の出力ノードと第2のラッチ回路の出力ノードとの間にスイッチを設けたため、読み出しデータのビット幅を変更して使用する場合においても第1および第2のラッチ回路のタイミングを調整する必要がない。 Said semiconductor memory device, since a switch between the output node of the output node and a second latch circuit of the first latch circuit, the first and even in the case of using by changing the bit width of the read data there is no need to adjust the timing of the second latch circuit.

好ましくは、上記半導体記憶装置は、第1および第2のラッチ回路のうち使用されないラッチ回路をラッチできないように制御する。 Preferably, the semiconductor memory device controls the latch circuit is not used among the first and second latch circuits so that they can not be latched.

上記半導体記憶装置によれば、第1のラッチ回路と第2のラッチ回路との間でのデータの衝突を防ぐことができる。 According to the semiconductor memory device, it is possible to prevent collisions of data between the first latch circuit and second latch circuits.

この発明のもう1つの局面に従うと、半導体記憶装置は、メモリセルから読み出されたデータを出力端子へ出力する出力バッファを備える。 According to another aspect of the present invention, the semiconductor memory device includes an output buffer for outputting the data read from the memory cell to the output terminal. 出力バッファは、第1および第2のバッファを含む。 The output buffer includes a first and second buffer. 第1のバッファは、メモリセルからの読み出しデータに応じて上記出力端子を駆動する。 The first buffer drives said output terminal in response to the data read from the memory cell. 第2のバッファは、活性状態および不活性状態を有し、活性状態のとき、メモリセルからの読み出しデータに応じて上記出力端子を駆動する。 The second buffer has an active state and inactive state, when an active state to drive the output terminal in response to the data read from the memory cell.

上記半導体記憶装置では、第2のバッファを活性化/不活性化することにより出力バッファの駆動能力を変えることができる。 The semiconductor memory device can change the driving capability of the output buffer by activating / inactivating the second buffer.

好ましくは、上記第2のバッファは、メモリセルからの読み出しデータのビット幅に応じて活性化/非活性化される。 Preferably, the second buffer is activated / deactivated in accordance with the bit width of the read data from the memory cell.

上記半導体記憶装置では、メモリセルからの読み出しデータのビット幅に応じて出力バッファの駆動能力を変えることができるため、ビット幅によるアクセス時間のばらつきを小さくすることができる。 Said semiconductor memory device, since it is possible in accordance with the bit width of the read data from the memory cells alter the driving capability of the output buffer, it is possible to reduce variations in the access time due to bit width.

好ましくは、上記第2のバッファは、メモリセルからの読み出しデータのビット幅を認識できる外部信号に応じて活性化/非活性化される。 Preferably, the second buffer is activated / deactivated in response to an external signal that can recognize the bit width of the read data from the memory cell.

好ましくは、上記第2のバッファの活性化/不活性化は、メモリセルからの読み出しデータのビット幅を表すフューズを活用することによって制御される。 Preferably, the activation / deactivation of the second buffer is controlled by utilizing the fuse representing the bit width of the read data from the memory cell.

好ましくは、上記半導体記憶装置はさらに検知回路を備える。 Preferably, the semiconductor memory device further comprises a detection circuit. 検知回路は、上記半導体記憶装置の動作周波数を検知する。 Detection circuit detects the operating frequency of the semiconductor memory device. そして上記第2のバッファは、検知回路によって検知された動作周波数に応じて活性化/不活性化される。 And said second buffer is activated / deactivated according to the operating frequency, which is detected by the detection circuit.

上記半導体記憶装置では、動作周波数に応じて出力バッファの駆動能力を変えることができるため、消費電力を最適化することができる。 Said semiconductor memory device, it is possible to change the driving capacity of the output buffer in accordance with the operating frequency, it is possible to optimize the power consumption.

以上に説明したように、この発明による半導体記憶装置によれば第1のメインアンプが活性化されてから外部にデータが出力されるまでの間 第1のラッチ回路においてタイミング調整することなく高速にデータを出力することができる。 As described above, at high speed without first main amplifier according to the semiconductor memory device according to the present invention is the timing adjustment in the first latch circuit during the time between the activation to the outside to the data is output data can be output.

また、第1のイネーブル信号が不活性のとき第1のトライステートバッファは出力ノードをハイインピーダンス状態にするため、第1のラッチ回路によって保持されているデータの破壊を防ぐことができる。 The first tri-state buffer when the first enable signal is inactive to the output node to a high impedance state, it is possible to prevent the destruction of data held by the first latch circuit.

以下、この発明の実施の形態を図面を参照して詳しく説明する。 Hereinafter, described in detail with reference to the drawings, an embodiment of the present invention. なお、図中同一または相当部分には同一の符号を付し、その説明は繰り返さない。 Incidentally, the same reference numerals are given to the same or corresponding portions in the drawings, description thereof will not be repeated.

(第1の実施形態) (First Embodiment)
<DRAMの全体構成> <Overall configuration of a DRAM>
図1は、この発明の第1の実施形態によるDRAMの全体構成を示すブロック図である。 Figure 1 is a block diagram showing the entire structure of a DRAM according to a first embodiment of the present invention. 図1に示すDRAMは、クロックCLKに同期して動作するシンクロナスDRAMである。 DRAM shown in FIG. 1 is a synchronous DRAM operates in synchronism with the clock CLK. このDRAMは、メモリセルアレイMAai,MAbi(i=1〜n;nは正の整数)と、センスアンプアレイSAai,SAbi(i=1〜n;nは正の整数)と、行デコーダ10a,10bと、列デコーダ11a,11bと、ワード線ドライバWDai,WDbi(i=1〜n;nは正の整数)と、列選択回路CRai,CWai,CRbi,CWbi(i=1〜n;nは正の整数)と、読み出し用データ線対RDBと、書き込み用データ線対WDBと、データ線プリチャージ回路20R,20Wと、コマンドデコーダ21と、アドレスバッファ22と、制御回路23と、分周器24と、リードアンプ25と、ライトドライバ26と、入出力バッファ27とを備える。 The DRAM includes a memory cell array MAai, MAbi; and (i = 1 to n n is a positive integer), the sense amplifier array SAai, SAbi; and (i = 1 to n n is a positive integer), a row decoder 10a, 10b When the column decoder 11a, a 11b, a word line driver WDai, WDbi; and (i = 1 to n n is a positive integer), the column selection circuit CRai, CWai, CRbi, CWbi (i = 1~n; n is a positive and an integer), and read data line pair RDB, and the write data line pair WDB, data line precharge circuit 20R, and 20W, a command decoder 21, an address buffer 22, a control circuit 23, a frequency divider 24 comprising the, the read amplifier 25, a write driver 26, and input and output buffer 27.

メモリセルアレイおよびセンスアンプアレイは、(メモリセルアレイMAa1)−(センスアンプアレイSAa1)−(メモリセルアレイMAb1)−(センスアンプアレイSAb1)−(メモリセルアレイMAa2)−・・・の順に列方向に配置される。 A memory cell array and a sense amplifier array (memory cell array MAa1) - (sense amplifier array SAa1) - (memory cell array MAb 1) - (sense amplifier array SAb1) - (memory cell array MAa2) - are arranged in the column direction in the order of ... that. なお、説明を簡単にするため図1ではメモリセルアレイMAai,MAbi,MAa(i+1)およびセンスアンプアレイSAai,SAbiについてのみ示している。 Incidentally, FIG. 1, the memory cell array MAai For simplicity of explanation, MAbi, MAa (i + 1) and the sense amplifier array SAai, shows only the Sabi. また、ワード線ドライバおよび列選択回路についてもワード線ドライバWDai,WDbiおよび列選択回路CRai,CWai,CRbi,CWbiについてのみ示している。 Also shows word line driver WDai also word line driver and a column selection circuit, WDbi and column select circuit CRAI, CWAI, CRBI, for CWbi only.

メモリセルアレイMAaiは、メモリセルMCai1−MCai4と、ワード線Wai1,Wai2,Wb(i−1)3,Wb(i−1)4と、ビット線Bai1,Bai2,/Bb(i−1)1,/Bb(i−1)2とを含む。 Memory cell array MAai includes a memory cell MCai1-MCai4, word lines Wai1, Wai2, Wb (i-1) 3, and Wb (i-1) 4, the bit line Bai1, Bai2, / Bb (i-1) 1, / Bb (i-1) and a 2. メモリセルMCai1−MCai4は行および列に配置される。 It is arranged in the memory cell MCai1-MCai4 rows and columns. ワード線Wai1,Wai2,Wb(i−1)3,Wb(i−1)4は行に配置される。 Word lines Wai1, Wai2, Wb (i-1) 3, Wb (i-1) are arranged in four rows. ワード線Wai1,Wb(i−1)3は、メモリセルMCai1,MCai3に対応して配置される。 Word lines Wai1, Wb (i-1) 3 is arranged corresponding to the memory cell MCai1, MCai3. ワード線Wai2,Wb(i−1)4は、メモリセルMCai2,MCai4に対応して配置される。 Word lines Wai2, Wb (i-1) 4 are arranged corresponding to the memory cell MCai2, MCai4. ビット線Bai1,Bai2,/Bb(i−1)1,/Bb(i−1)2は列に配置される。 Bit line Bai1, Bai2, / Bb (i-1) 1, / Bb (i-1) 2 are arranged in columns. ビット線Bai1,/Bb(i−1)1は、メモリセルMCai1,MCai2に対応して配置される。 Bit line Bai1, / Bb (i-1) 1 are arranged corresponding to the memory cell MCai1, MCai2. ビット線Bai2,/Bb(i−1)2は、メモリセルMCai3,MCai4に対応して配置される。 Bit line Bai2, / Bb (i-1) 2 are arranged corresponding to the memory cell MCai3, MCai4.

メモリセルMCai1−MCai4の各々は、2つのトランジスタTa,Tbと1つのキャパシタCとを含む。 Each memory cell MCai1-MCai4 includes two transistors Ta, and Tb and one capacitor C. メモリセルMCai1のトランジスタTaは、ビット線Bai1とキャパシタCとの間に接続され、ワード線Wai1の電圧をゲートに受ける。 Transistor Ta in the memory cell MCai1 is connected between the bit line Bai1 and the capacitor C, it receives the voltage of the word line Wai1 the gate. メモリセルMCai1のトランジスタTbは、ビット線/Bb(i−1)1とキャパシタCとの間に接続され、ワード線Wb(i−1)3の電圧をゲートに受ける。 Transistor Tb of the memory cell MCai1 is connected between bit line / Bb (i-1) 1 and the capacitor C, it receives the voltage of the word line Wb (i-1) 3 to the gate. メモリセルMCai2−MCai4のトランジスタTaは、ビット線Bai1,Bai2,Bai2とキャパシタCとの間に接続され、ワード線Wai2,Wai1,Wai2の電圧をゲートに受ける。 Transistor Ta in the memory cell MCai2-MCai4 is connected between the bit line BAI1, BAI2, BAI2 and the capacitor C, it receives the voltage of the word line Wai2, Wai1, Wai2 the gate. メモリセルMCai2−MCai4のトランジスタTbは、ビット線/Bb(i−1)1,/Bb(i−1)2,/Bb(i−1)2とキャパシタCとの間に接続され、ワード線Wb(i−1)4,Wb(i−1)3,Wb(i−1)4の電圧をゲートに受ける。 Transistor Tb of the memory cell MCai2-MCai4 the bit line / Bb (i-1) 1, / Bb (i-1) 2, / Bb (i-1) is connected between the 2 and the capacitor C, the word line Wb (i-1) 4, Wb (i-1) 3, Wb (i-1) receives a fourth voltage to the gate.

メモリセルアレイMAbiは、メモリセルMCbi1−MCbi4と、ワード線Wai3,Wai4,Wbi1,Wbi2と、ビット線/Bai1,/Bai2,Bbi1,Bbi2とを含む。 Memory cell array MAbi includes a memory cell MCbi1-MCbi4, the word line Wai3, Wai4, Wbi1, Wbi2, the bit line / BAI1, and / Bai2, Bbi1, Bbi2. メモリセルMCbi1−MCbi4は行および列に配置される。 It is arranged in the memory cell MCbi1-MCbi4 rows and columns. ワード線Wai3,Wai4,Wbi1,Wbi2は行に配置される。 Word lines Wai3, Wai4, is disposed Wbi1, Wbi2 row. ワード線Wai3,Wbi1は、メモリセルMCbi1,MCbi3に対応して配置される。 Word lines Wai3, Wbi1 are arranged corresponding to the memory cell MCbi1, MCbi3. ワード線Wai4,Wbi2は、メモリセルMCbi2,MCbi4に対応して配置される。 Word lines Wai4, Wbi2 are arranged corresponding to the memory cell MCbi2, MCbi4. ビット線/Bai1,/Bai2,Bbi1,Bbi2は列に配置される。 Bit line / Bai1, / Bai2, Bbi1, Bbi2 are arranged in columns. ビット線/Bai1,Bbi1は、メモリセルMCbi1,MCbi2に対応して配置される。 Bit line / Bai1, Bbi1 are arranged corresponding to the memory cell MCbi1, MCbi2. ビット線/Bai2,Bbi2は、メモリセルMCbi3,MCbi4に対応して配置される。 Bit line / Bai2, Bbi2 are arranged corresponding to the memory cell MCbi3, MCbi4.

メモリセルMCbi1−MCbi4の各々は、2つのトランジスタTa,Tbと1つのキャパシタCとを含む。 Each memory cell MCbi1-MCbi4 includes two transistors Ta, and Tb and one capacitor C. メモリセルMCbi1−MCbi4のトランジスタTaは、ビット線/Bai1,/Bai1,/Bai2,/Bai2とキャパシタCとの間に接続され、ワード線Wai3,Wai4,Wai3,Wai4の電圧をゲートに受ける。 Transistor Ta in the memory cell MCbi1-MCbi4 the bit line / Bai1, / Bai1, / Bai2, is connected between the / BAI2 and the capacitor C, the word line Wai3, Wai4, Wai3, receives the voltage of Wai4 the gate. メモリセルMCbi1−MCbi4のトランジスタTbは、ビット線Bbi1,Bbi1,Bbi2,Bbi2とキャパシタCとの間に接続され、ワード線Wbi1,Wbi2,Wbi1,Wbi2の電圧をゲートに受ける。 Transistor Tb of the memory cell MCbi1-MCbi4 is connected between the bit line Bbi1, Bbi1, Bbi2, Bbi2 a capacitor C, a word line Wbi1, Wbi2, Wbi1, receives the voltage of Wbi2 the gate.

コマンドデコーダ21は、外部から入力されるコマンドをクロックCLKに同期して取り込み、これに応じたコマンド信号CMDを出力する。 Command decoder 21 takes synchronization commands input from the outside to the clock CLK, and outputs the command signal CMD in response thereto.

アドレスバッファ22は、外部から入力されるアドレスをクロックCLKに同期して取り込み、これに応じた行アドレス信号RAD,列アドレス信号CADを出力する。 Address buffer 22 takes in synchronization with the address input from the outside to the clock CLK, the row address signal RAD in response thereto, outputs the column address signal CAD.

制御回路23は、コマンドデコーダ21からのコマンド信号CMDおよびアドレスバッファ22からの列アドレス信号CADに応答してイネーブル信号WE,REを活性化する。 The control circuit 23 activates the enable signal WE, RE in response to a column address signal CAD from the command signal CMD and the address buffer 22 from the command decoder 21. 具体的には制御回路23は、コマンド信号CMDが「読み出し」を示すときはイネーブル信号REを活性化し、コマンド信号CMDが「書き込み」を示すときはイネーブル信号WEを活性化する。 The control circuit 23 specifically, when the command signal CMD indicates "read" activates the enable signal RE, and activates the enable signal WE when the command signal CMD indicates "write".

分周器24は、アドレスバッファ22からの行アドレス信号RADおよび列アドレス信号CADを受け、クロックCLKの2倍の周期で行アドレス信号RADa,RADbおよび列アドレス信号CADa,CADbとして出力する。 Divider 24 receives the row address signal RAD and the column address signal CAD from the address buffer 22, twice the period in the row address signal RADa clock CLK, RADB and column address signals CADA, and outputs it as cadb. 具体的には図2に示すように、アドレスバッファ22から分周器24へ行アドレス信号RAD(RA1−RA4)がクロックCLKに同期して与えられる。 More specifically, as shown in FIG. 2, the row address signal to the frequency divider 24 from the address buffer 22 RAD (RA1-RA4) are provided in synchronization with the clock CLK. 分周器24は、クロックCLKの2倍の周期のクロックCLKaに同期して行アドレス信号RAD(RA1,RA3)を取り込み、これを行アドレス信号RADa(RA1,RA3)として出力する。 Divider 24, the row address signal RAD in synchronization with the clock CLKa twice the period of the clock CLK (RA1, RA3) uptake, and outputs it as a row address signal RADa (RA1, RA3). また分周器24は、クロックCLKaと相補のクロックCLKbに同期して行アドレス信号RAD(RA2,RA4)を取り込み、これを行アドレス信号RADb(RA2,RA4)として出力する。 The frequency divider 24, the row address signal RAD in synchronization with the clock CLKa complementary clock CLKb (RA2, RA4) uptake, and outputs it as a row address signal RADb (RA2, RA4). 列アドレス信号CAD,CADa,CADbについても同様である。 The column address signal CAD, CADa, The same is true for CADb.

行デコーダ10aは、分周器24からの行アドレス信号RADaに応答して、ワード線ドライバWDa1−WDanのうち当該行アドレス信号RADaに対応するワード線ドライバWDaiに行アドレス信号RADaiを与える。 Row decoder 10a in response to a row address signal RADa from the frequency divider 24, the word line driver WDai corresponding to the row address signal RADa of the word line drivers WDA1-WDAn provide a row address signal RADai.

行デコーダ10bは、分周器24からの行アドレス信号RADbに応答して、ワード線ドライバWDb1−WDbnのうち当該行アドレス信号RADbに対応するワード線ドライバWDbiに行アドレス信号RADbiを与える。 Row decoder 10b is responsive to a row address signal RADb from the frequency divider 24, the word line driver WDbi corresponding to the row address signal RADb of the word line drivers WDB1-WDBN provide a row address signal RADbi.

ワード線ドライバWDaiは、メモリセルアレイMAaiおよびMAbiに対応して設けられる。 Word line driver WDai are provided corresponding to the memory cell array MAai and Mabi. ワード線ドライバWDaiは、行デコーダ10aからの行アドレス信号RADaiに応答して、対応するワード線Wai1,Wai2,Wai3,Wai4を活性化する。 Word line driver WDai in response to a row address signal RADai from row decoder 10a, a corresponding word line Wai1, Wai2, Wai3, activates Wai4.

ワード線ドライバWDbiは、メモリセルアレイMAbiおよびMAa(i+1)に対応して設けられる。 Word line driver WDbi are provided corresponding to the memory cell array MAbi and MAa (i + 1). ワードドライバWDbiは、行デコーダ10bからの行アドレス信号RADbiに応答して、対応するワード線Wbi1,Wbi2,Wbi3,Wbi4を活性化する。 Word driver WDbi in response to a row address signal RADbi from row decoder 10b, a corresponding word line Wbi1, Wbi2, Wbi3, activates Wbi4.

列デコーダ11aは、分周器24からの列アドレス信号CADaに応答して、列選択回路(CRa1,CWa1)−(CRan,CWan)のうち当該列アドレス信号CADaに対応する列選択回路(CRai,CWai)に列アドレス信号CADaiを与える。 Column decoder 11a in response to a column address signal CADa from the frequency divider 24, the column selection circuit (CRa1, CWa1) - (CRan, CWan) column selection circuit corresponding to the column address signal CADa of (CRAI, CWai) to give a column address signal CADai.

列デコーダ11bは、分周器24からの列アドレス信号CADbに応答して、列選択回路(CRb1,CWb1)−(CRbn,CWbn)のうち当該列アドレス信号CADbに対応する列選択回路(CRbi,CWbi)に列アドレス信号CADbiを与える。 Column decoder 11b is responsive to column address signals CADb from the frequency divider 24, the column selection circuit (CRb1, CWb1) - (CRbn, CWbn) column selection circuit corresponding to the column address signal CADb of (CRBI, CWbi) to give a column address signal CADbi.

列選択回路CRai,CWaiは、コマンドデコーダ21からのコマンド信号CMDおよび列デコーダ11aからの列アドレス信号CADaiに応答して、対応する列選択信号Rai1,Rai2,Wai1,Wai2を活性化する。 Column selection circuit CRAI, CWAI in response to a column address signal CADai from the command signal CMD and a column decoder 11a from the command decoder 21, corresponding column selection signal Rai1, Rai2, Wai1, activates Wai2. 具体的には、列選択回路CRaiは、コマンドデコーダ21からのコマンド信号CMDが「読み出し」を示すとき、列選択信号Rai1,Rai2のうち列アドレス信号CADaiに対応する信号を活性化する。 Specifically, the column selection circuit CRai when the command signal CMD from the command decoder 21 indicates "read", activates a signal corresponding to the column address signal CADai of column selection signals Rai1, Rai2. 列選択回路CWaiは、コマンドデコーダ21からのコマンド信号CMDが「書き込み」を示すとき、列選択信号Wai1,Wai2のうち列アドレス信号CADaiに対応する信号を活性化する。 Column selection circuit CWai when the command signal CMD from the command decoder 21 indicates "write", activates a signal corresponding to the column address signal CADai of column selection signals Wai1, Wai2.

列選択回路CRbi,CWbiは、コマンドデコーダ21からのコマンド信号CMDおよび列デコーダ11bからの列アドレス信号CADbiに応答して、対応する列選択信号Rbi1,Rbi2,Wbi1,Wbi2を活性化する。 Column selection circuit CRbi, CWbi in response to a column address signal CADbi from the command signal CMD and a column decoder 11b from the command decoder 21, corresponding column selection signal Rbi1, Rbi2, Wbi1, activates Wbi2. 具体的には、列選択回路CRbiは、コマンドデコーダ21からのコマンド信号CMDが「読み出し」を示すとき、列選択信号Rbi1,Rbi2のうち列アドレス信号CADbiに対応する信号を活性化する。 Specifically, the column selection circuit CRbi when the command signal CMD from the command decoder 21 indicates "read", activates a signal corresponding to the column address signal CADbi of column selection signals Rbi1, Rbi2. 列選択回路CWbiは、コマンドデコーダ21からのコマンド信号CMDが「書き込み」を示すとき、列選択信号Wbi1,Wbi2のうち列アドレス信号CADbiに対応する信号を活性化する。 Column selection circuit CWbi when the command signal CMD from the command decoder 21 indicates "write", activates a signal corresponding to the column address signal CADbi of column selection signals Wbi1, Wbi2.

センスアンプアレイSAaiは、センスアンプ12ai,13aiと、ビット線プリチャージ回路18ai,19aiと、列選択スイッチ14ai−17aiとを含む。 The sense amplifier array SAai includes sense amplifiers 12Ai, and 13Ai, the bit line precharge circuit 18ai, and 19Ai, and a column selection switch 14ai-17ai.

センスアンプ12aiは、センスアンプ活性化信号SEaに応答して活性化され、メモリセルMCai1,MCai2,MCbi1,MCbi2からビット線対(Bai1,/Bai1)に読み出されたデータ信号を増幅する。 The sense amplifier 12ai is activated in response to sense amplifier activating signal SEa, memory cell MCai1, MCai2, MCbi1, the bit line pair from MCbi2 (Bai1, / Bai1) for amplifying a data signal read into. センスアンプ13aiは、センスアンプ活性化信号SEaに応答して活性化され、メモリセルMCai3,MCai4,MCbi3,MCbi4からビット線対(Bai2,/Bai2)に読み出されたデータ信号を増幅する。 The sense amplifier 13ai is activated in response to sense amplifier activating signal SEa, memory cell MCai3, MCai4, MCbi3, the bit line pair from MCbi4 (Bai2, / Bai2) for amplifying a data signal read into.

ビット線プリチャージ回路18ai,19aiは、プリチャージ信号EQaに応答して活性化され、ビット線対(Bai1,/Bai1),(Bai2,/Bai2)をプリチャージする。 Bit line precharge circuit 18ai, 19ai is activated in response to a precharge signal EQa, the bit line pair (Bai1, / Bai1), (Bai2, / Bai2) the precharged.

列選択スイッチ14aiは、列選択回路CRaiからの列選択信号Rai1に応答してビット線対(Bai1,/Bai1)と読み出し用データ線対RDBとを接続/非接続にする。 Column selecting switches 14ai the bit line pair in response to a column selection signal Rai1 from the column selection circuit CRai (Bai1, / Bai1) a read data line pair RDB to the connection / disconnection. 列選択スイッチ15aiは、列選択回路CRaiからの列選択信号Rai2に応答してビット線対(Bai2,/Bai2)と読み出し用データ線対RDBとを接続/非接続にする。 Column selecting switches 15ai the bit line pair in response to a column selection signal Rai2 from the column selection circuit CRai (Bai2, / Bai2) a read data line pair RDB to the connection / disconnection. 列選択スイッチ16aiは、列選択回路CWaiからの列選択信号Wai1に応答してビット線対(Bai1,/Bai1)と書き込み用データ線対WDBとを接続/非接続にする。 Column selecting switches 16ai, the column selection circuit bit line pair in response to a column selection signal Wai1 from CWai (Bai1, / Bai1) and a write data line pair WDB to connection / disconnection. 列選択スイッチ17aiは、列選択回路CWaiからの列選択信号Wai2に応答してビット線対(Bai2,/Bai2)と書き込み用データ線対WDBとを接続/非接続にする。 Column selecting switches 17ai, the column selection circuit bit line pair in response to a column selection signal Wai2 from CWai (Bai2, / Bai2) and a write data line pair WDB to connection / disconnection.

センスアンプアレイSAbiは、センスアンプ12bi,13biと、ビット線プリチャージ回路18bi,19biと、列選択スイッチ14bi−17biとを含む。 The sense amplifier array SAbi includes sense amplifiers 12Bi, and 13Bi, the bit line precharge circuit 18Bi, and 19Bi, and a column selection switch 14bi-17bi.

センスアンプ12biは、センスアンプ活性化信号SEbに応答して活性化され、メモリセルMCbi1,MCbi2,MCa(i+1)1,MCa(i+1)2からビット線対(Bbi1,/Bbi1)に読み出されたデータ信号を増幅する。 The sense amplifier 12bi is activated in response to sense amplifier activating signal SEb, read out to the memory cell MCbi1, MCbi2, MCa (i + 1) 1, MCa (i + 1) 2 from the bit line pair (Bbi1, / Bbi1) and amplifying the data signals. センスアンプ13biは、センスアンプ活性化信号SEbに応答して活性化され、メモリセルMCbi3,MCbi4,MCa(i+1)3,MCa(i+1)4からビット線対(Bbi2,/Bbi2)に読み出されたデータ信号を増幅する。 The sense amplifier 13bi is activated in response to sense amplifier activating signal SEb, read out to the memory cell MCbi3, MCbi4, MCa (i + 1) 3, MCa (i + 1) 4 bit line pairs from (Bbi2, / Bbi2) and amplifying the data signals.

ビット線プリチャージ回路18bi,19biは、プリチャージ信号EQbに応答して活性化され、ビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)をプリチャージする。 Bit line precharge circuit 18bi, 19bi is activated in response to a precharge signal EQb, the bit line pair (Bbi1, / Bbi1), (Bbi2, / Bbi2) the precharged.

列選択スイッチ14biは、列選択回路CRbiからの列選択信号Rbi1に応答してビット線対(Bbi1,/Bbi1)と読み出し用データ線対RDBとを接続/非接続にする。 Column selecting switches 14bi the bit line pair in response to a column selection signal Rbi1 from the column selection circuit CRbi (Bbi1, / Bbi1) a read data line pair RDB to the connection / disconnection. 列選択スイッチ15biは、列選択回路CRbiからの列選択信号Rbi2に応答してビット線対(Bbi2,/Bbi2)と読み出し用データ線対RDBとを接続/非接続にする。 Column selecting switches 15bi the bit line pair in response to a column selection signal Rbi2 from the column selection circuit CRbi (Bbi2, / Bbi2) a read data line pair RDB to the connection / disconnection. 列選択スイッチ16biは、列選択回路CWbiからの列選択信号Wbi1に応答してビット線対(Bbi1,/Bbi1)と書き込み用データ線対WDBとを接続/非接続にする。 Column selecting switches 16bi, the column selection circuit bit line pair in response to a column selection signal Wbi1 from CWbi (Bbi1, / Bbi1) and a write data line pair WDB to connection / disconnection. 列選択スイッチ17biは、列選択回路CWbiからの列選択信号Wbi2に応答してビット線対(Bbi2,/Bbi2)と書き込み用データ線対WDBとを接続/非接続にする。 Column selecting switches 17bi, the column selection circuit bit line pair in response to a column selection signal Wbi2 from CWbi (Bbi2, / Bbi2) and a write data line pair WDB to connection / disconnection.

データ線プリチャージ回路20Rは、読み出し用データ線対RDBをプリチャージする。 Data line precharge circuit 20R precharges the read data line pair RDB. データ線プリチャージ回路20Wは、書き込み用データ線対WDBをプリチャージする。 Data line precharge circuit 20W precharges the write data line pair WDB.

リードアンプ25は、読み出し用データ線対RDBと入出力バッファ27との間に設けられる。 Read amplifier 25 is provided between the read data line pair RDB and output buffer 27. リードアンプ25は、制御回路23からの活性のイネーブル信号REに応答して活性化し、読み出し用データ線対RDBからのデータ信号をクロックCLKに同期して増幅し入出力バッファ27に転送する。 Read amplifier 25 is activated in response to an enable signal RE of the active from the control circuit 23, and amplifies synchronize data signals from the read data line pair RDB on the clock CLK and transfers the output buffer 27.

ライトドライバ26は、入出力バッファ27と書き込み用データ線対WDBとの間に設けられる。 Write driver 26 is provided between the data line pair WDB write the output buffer 27. ライトドライバ26は、制御回路23からの活性のイネーブル信号WEに応答して活性化し、入出力バッファ27からのデータ信号をクロックCLKに同期して増幅し書き込み用データ線対WDBに転送する。 Write driver 26 is activated in response to an enable signal WE of the active from the control circuit 23, and transfers the data signal from the output buffer 27 amplifies in synchronization with the write data line pair WDB the clock CLK.

入出力バッファ27は、リードアンプ25からのデータ信号をクロックCLKに同期して外部へ出力しかつ外部からのデータ信号をクロックCLKに同期してライトドライバ26へ出力する。 Output buffer 27, and outputs the output to the outside in synchronization with the data signal from the read amplifier 25 to the clock CLK and synchronization data signals from the external clock CLK to the write driver 26.

<読み出し動作> <Read Operation>
次に、以上のように構成されたDRAMの読み出し動作(READ)について図3を参照しつつ説明する。 Next, it will be described with reference to FIG. 3 above configured DRAM read operation as (READ).

周知のとおり、図1に示したDRAMのように2つのトランジスタTa,Tbと1つのキャパシタCとを含むメモリセルを備えたDRAMではアクセス時間とサイクル時間とをほぼ同等にできるためクロックCLKの1サイクルごとに外部からコマンドを入力することが可能となる。 As is well known, the clock CLK for possible two transistors Ta, and Tb and access the DRAM including a memory cell time and cycle time including the one of the capacitors C almost equally as DRAM shown in FIG. 1 1 it is possible to input a command from outside for each cycle.

まず時刻Aにおいて、読み出しコマンド(READ)がコマンドデコーダ21に与えられ、アクセスすべきメモリセル(ここではMCai1とする。)に対応するアドレスがアドレスバッファ22に与えられる。 First, at time A, a read command (READ) is supplied to the command decoder 21, an address corresponding to the memory cell to be accessed (here, MCai1.) Is applied to the address buffer 22. コマンドデコーダ21は、クロックCLKの立ち上がりのタイミングで読み出しコマンドを取り込み、「読み出し」を示すコマンド信号CMDを出力する。 Command decoder 21 takes in the read command at the rising edge of the clock CLK, and outputs the command signal CMD indicating "read". アドレスバッファ22は、クロックCLKの立ち上がりのタイミングでアドレスを取り込み、メモリセルMCai1に対応する行アドレス信号RADおよび列アドレス信号CADを出力する。 Address buffer 22 takes in the address at the rising edge of the clock CLK, and outputs a row address signal RAD and the column address signal CAD corresponding to the memory cell MCai1. これに応答して分周器24は、メモリセルMCai1に対応する行アドレス信号RADaを行デコーダ10aに与え、列アドレス信号CADaを列デコーダ11aに与える。 Divider in response to 24 gives the row address signal RADa corresponding to the memory cell MCai1 the row decoder 10a, providing a column address signal CADa to the column decoder 11a. 行デコーダ10aは、メモリセルMCai1に対応する行アドレス信号RADaiをワード線ドライバWDaiに与える。 Row decoder 10a provides a row address signal RADai corresponding to the memory cell MCai1 the word line driver WDai. 列デコーダ11aは、メモリセルMCai1に対応する列アドレス信号CADaiを列選択回路CRai,CWaiに与える。 Column decoder 11a provides a column address signal CADai corresponding to the memory cell MCai1 column selection circuit CRAI, the CWAI. そしてワード線Wai1がワード線ドライバWDaiによって活性化される。 The word line Wai1 is activated by the word line driver WDai. これによりメモリセルMCai1のトランジスタTaがオンになり、メモリセルMCai1からビット線Bai1にデータが読み出される。 Thus the transistor Ta in the memory cell MCai1 is turned on, the data from the memory cell MCai1 the bit line Bai1 is read. センスアンプ活性化信号SEaが活性化され、ビット線対(Bai1,/Bai1)の電位差がセンスアンプ12aiによって増幅される。 Activated sense amplifier activating signal SEa is, the bit line pair (Bai1, / Bai1) the potential difference is amplified by the sense amplifier 12Ai.

一方、時刻Aから時刻Bまでの期間 活性のプリチャージ信号EQbがビット線プリチャージ回路18bi,19biに与えられ、ビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)がプリチャージされる。 On the other hand, the precharge signal EQb period activity from time A to time B the bit line precharge circuit 18Bi, given 19Bi, the bit line pair (Bbi1, / Bbi1), (Bbi2, / Bbi2) are precharged .

次いで時刻Bにおいて、メモリセルMCai1に対応する列選択信号Rai1が列選択回路CRaiによって活性化され、列選択スイッチ14aiがオンになる。 Then, at time B, the column selection signal Rai1 corresponding to the memory cell MCai1 is activated by the column selection circuit CRAI, column selection switch 14ai is turned on. これにより、ビット線対(Bai1,/Bai1)と読み出し用データ線対RDBとが接続される。 Accordingly, the bit line pair (Bai1, / Bai1) read data line pair RDB and are connected. また、活性のイネーブル信号REがリードアンプ25に与えられる。 The enable signal RE of the active is applied to the read amplifier 25. これにより、ビット線対(Bai1,/Bai1)の電位差が読み出し用データ線対RDBに転送され、リードアンプ25によって増幅されて入出力バッファ27へ送られる。 Accordingly, the bit line pair (Bai1, / Bai1) potential difference is transferred to the read data line pair RDB, it is sent to the output buffer 27 is amplified by the read amplifier 25. 入出力バッファ27への転送後、イネーブル信号RE,列選択信号Rai1およびセンスアンプ活性化信号SEaが不活性化される。 After transfer to the output buffer 27, enable signal RE, a column select signal Rai1 and sense amplifier activating signal SEa is deactivated. そしてデータ線プリチャージ回路20Rによって読み出し用データ線対RDBがプリチャージされる。 The read data line pair RDB by data line precharge circuit 20R is pre-charged. また、活性のプリチャージ信号EQaがビット線プリチャージ回路18ai,19aiに与えられ、ビット線対(Bai1,/Bai1),(Bai2,/Bai2)がプリチャージされる。 Further, the precharge signal EQa active bit line precharge circuit 18ai, given 19Ai, the bit line pair (Bai1, / Bai1), (Bai2, / Bai2) are precharged.

一方、時刻Bにおいてプリチャージ信号EQbが不活性化され、ビット線プリチャージ回路18bi,19biによるビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)のプリチャージが終了する。 At time B the precharge signal EQb is inactivated, a bit line precharge circuit 18Bi, the bit line pair by 19bi (Bbi1, / Bbi1), (Bbi2, / Bbi2) precharging ends of. そして、読み出しコマンド(READ)がコマンドデコーダ21に与えられ、アクセスすべきメモリセル(ここではMCbi1とする。)に対応するアドレスがアドレスバッファ22に与えられる。 Then, a read command (READ) is supplied to the command decoder 21, an address corresponding to the memory cell to be accessed (here, MCbi1.) Is applied to the address buffer 22. コマンドデコーダ21は、クロックCLKの立ち上がりのタイミングで読み出しコマンドを取り込み、「読み出し」を示すコマンド信号CMDを出力する。 Command decoder 21 takes in the read command at the rising edge of the clock CLK, and outputs the command signal CMD indicating "read". アドレスバッファ22は、クロックCLKの立ち上がりのタイミングでアドレスを取り込み、メモリセルMCbi1に対応する行アドレス信号RADおよび列アドレス信号CADを出力する。 Address buffer 22 takes in the address at the rising edge of the clock CLK, and outputs a row address signal RAD and the column address signal CAD corresponding to the memory cell MCbi1. これに応答して分周器24は、メモリセルMCbi1に対応する行アドレス信号RADbを行デコーダ10bに与え、列アドレス信号CADbを列デコーダ11bに与える。 Divider in response to 24 gives the row address signal RADb corresponding to the memory cell MCbi1 to row decoder 10b, providing a column address signal CADb to the column decoder 11b. 行デコーダ10bは、メモリセルMCbi1に対応する行アドレス信号RADbiをワード線ドライバWDbiに与える。 Row decoder 10b provides the row address signal RADbi corresponding to the memory cell MCbi1 the word line driver WDbi. 列デコーダ11bは、メモリセルMCbi1に対応する列アドレス信号CADbiを列選択回路CRbi,CWbiに与える。 Column decoder 11b provides the column address signal CADbi corresponding to the memory cell MCbi1 column selection circuit CRBI, the CWbi. そしてワード線Wbi1がワード線ドライバWDbiによって活性化される。 The word line Wbi1 is activated by the word line driver WDbi. これによりメモリセルMCbi1のトランジスタTbがオンになり、メモリセルMCbi1からビット線Bbi1にデータが読み出される。 Thus transistor Tb of the memory cell MCbi1 is turned on, the data from the memory cell MCbi1 the bit line Bbi1 is read. センスアンプ活性化信号SEbが活性化され、ビット線対(Bbi1,/Bbi1)の電位差がセンスアンプ12biによって増幅される。 Activated sense amplifier activating signal SEb is, the bit line pair (Bbi1, / Bbi1) the potential difference is amplified by the sense amplifier 12Bi.

次いで時刻Cにおいて、メモリセルMCai1から読み出されたデータDQ1が入出力バッファ27によって外部へ出力される。 Then, at time C, data DQ1 read from the memory cell MCai1 is output to the outside by the output buffer 27.

また、メモリセルMCbi1に対応する列選択信号Rbi1が列選択回路CRbiによって活性化され、列選択スイッチ14biがオンになる。 The column selection signal Rbi1 corresponding to the memory cell MCbi1 is activated by the column selection circuit CRBI, column selection switch 14bi is turned on. これにより、ビット線対(Bbi1,/Bbi1)と読み出し用データ線対RDBとが接続される。 Accordingly, the bit line pair (Bbi1, / Bbi1) read data line pair RDB and are connected. また、活性のイネーブル信号REが制御回路23からリードアンプ25に与えられる。 The enable signal RE of the active is supplied from the control circuit 23 to the read amplifier 25. これにより、ビット線対(Bbi1,/Bbi1)の電位差が読み出し用データ線対RDBに転送され、リードアンプ25によって増幅されて入出力バッファ27へ送られる。 Accordingly, the bit line pair (Bbi1, / Bbi1) potential difference is transferred to the read data line pair RDB, it is sent to the output buffer 27 is amplified by the read amplifier 25. 入出力バッファ27への転送後、イネーブル信号RE,列選択信号Rbi1およびセンスアンプ活性化信号SEbが不活性化される。 After transfer to the output buffer 27, enable signal RE, a column select signal Rbi1 and sense amplifier activating signal SEb is deactivated. そしてデータ線プリチャージ回路20Rによって読み出し用データ線対RDBがプリチャージされる。 The read data line pair RDB by data line precharge circuit 20R is pre-charged. また、活性のプリチャージ信号EQbがビット線プリチャージ回路18bi,19biに与えられ、ビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)がプリチャージされる。 Further, the precharge signal EQb active bit line precharge circuit 18Bi, given 19Bi, the bit line pair (Bbi1, / Bbi1), (Bbi2, / Bbi2) are precharged.

一方、プリチャージ信号EQaが不活性化され、ビット線プリチャージ回路18ai,19aiによるビット線対(Bai1,/Bai1),(Bai2,/Bai2)のプリチャージが終了する。 On the other hand, the precharge signal EQa is inactivated, a bit line precharge circuit 18ai, the bit line pair by 19ai (Bai1, / Bai1), (Bai2, / Bai2) precharging ends of. そして、読み出しコマンド(READ)がコマンドデコーダ21に与えられ、アクセスすべきメモリセル(ここではMCai1とする。)に対応するアドレスがアドレスバッファ22に与えられる。 Then, a read command (READ) is supplied to the command decoder 21, an address corresponding to the memory cell to be accessed (here, MCai1.) Is applied to the address buffer 22. コマンドデコーダ21は、クロックCLKの立ち上がりのタイミングで読み出しコマンドを取り込み、「読み出し」を示すコマンド信号CMDを出力する。 Command decoder 21 takes in the read command at the rising edge of the clock CLK, and outputs the command signal CMD indicating "read". アドレスバッファ22は、クロックCLKの立ち上がりのタイミングでアドレスを取り込み、メモリセルMCai1に対応する行アドレス信号RADおよび列アドレス信号CADを出力する。 Address buffer 22 takes in the address at the rising edge of the clock CLK, and outputs a row address signal RAD and the column address signal CAD corresponding to the memory cell MCai1. これに応答して分周器24は、メモリセルMCai1に対応する行アドレス信号RADaを行デコーダ10aに与え、列アドレス信号CADaを列デコーダ11aに与える。 Divider in response to 24 gives the row address signal RADa corresponding to the memory cell MCai1 the row decoder 10a, providing a column address signal CADa to the column decoder 11a. 行デコーダ10aは、メモリセルMCai1に対応する行アドレス信号RADaiをワード線ドライバWDaiに与える。 Row decoder 10a provides a row address signal RADai corresponding to the memory cell MCai1 the word line driver WDai. 列デコーダ11aは、メモリセルMCai1に対応する列アドレス信号CADaiを列選択回路CRai,CWaiに与える。 Column decoder 11a provides a column address signal CADai corresponding to the memory cell MCai1 column selection circuit CRAI, the CWAI. そしてワード線Wai1がワード線ドライバWDaiによって活性化される。 The word line Wai1 is activated by the word line driver WDai. これによりメモリセルMCai1のトランジスタTaがオンになり、メモリセルMCai1からビット線Bai1にデータが読み出される。 Thus the transistor Ta in the memory cell MCai1 is turned on, the data from the memory cell MCai1 the bit line Bai1 is read. センスアンプ活性化信号SEaが活性化され、ビット線対(Bai1,/Bai1)の電位差がセンスアンプ12aiによって増幅される。 Activated sense amplifier activating signal SEa is, the bit line pair (Bai1, / Bai1) the potential difference is amplified by the sense amplifier 12Ai.

次いで時刻Dにおいて、メモリセルMCbi1から読み出されたデータDQ2が入出力バッファ27によって外部へ出力される。 Then, at time D, data DQ2 read from the memory cell MCbi1 is output to the outside by the output buffer 27.

また、メモリセルMCai1に対応する列選択信号Rai1が列選択回路CRaiによって活性化され、列選択スイッチ14aiがオンになる。 The column selection signal Rai1 corresponding to the memory cell MCai1 is activated by the column selection circuit CRAI, column selection switch 14ai is turned on. これにより、ビット線対(Bai1,/Bai1)と読み出し用データ線対RDBとが接続される。 Accordingly, the bit line pair (Bai1, / Bai1) read data line pair RDB and are connected. また、活性のイネーブル信号REが制御回路23からリードアンプ25に与えられる。 The enable signal RE of the active is supplied from the control circuit 23 to the read amplifier 25. これにより、ビット線対(Bai1,/Bai1)の電位差が読み出し用データ線対RDBに転送され、リードアンプ25によって増幅されて入出力バッファ27へ送られる。 Accordingly, the bit line pair (Bai1, / Bai1) potential difference is transferred to the read data line pair RDB, it is sent to the output buffer 27 is amplified by the read amplifier 25. 入出力バッファ27への転送後、イネーブル信号RE,列選択信号Rai1およびセンスアンプ活性化信号SEaが不活性化される。 After transfer to the output buffer 27, enable signal RE, a column select signal Rai1 and sense amplifier activating signal SEa is deactivated. そしてデータ線プリチャージ回路20Rによって読み出し用データ線対RDBがプリチャージされる。 The read data line pair RDB by data line precharge circuit 20R is pre-charged. また、活性のプリチャージ信号EQaがビット線プリチャージ回路18ai,19aiに与えられ、ビット線対(Bai1,/Bai1),(Bai2,/Bai2)がプリチャージされる。 Further, the precharge signal EQa active bit line precharge circuit 18ai, given 19Ai, the bit line pair (Bai1, / Bai1), (Bai2, / Bai2) are precharged.

次いで時刻Eにおいて、メモリセルMCai1から読み出されたデータDQ3が入出力バッファ27によって外部へ出力される。 Then, at time E, the data DQ3 read from the memory cell MCai1 is output to the outside by the output buffer 27.

以上のように、図1に示したDRAMでは、[アクセスすべきメモリセルのトランジスタTa]−[当該トランジスタTaに対応するビット線対(Bai1,/Bai1),(Bai2,/Bai2)]−[当該ビット線対に対応する列選択スイッチ14ai,15ai]−[読み出し用データ線対RDB]の経路によって形成されるポートAと、[アクセスすべきメモリセルのトランジスタTb]−[当該トランジスタTbに対応するビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)]−[当該ビット線対に対応する列選択スイッチ14bi,15bi]−[読み出し用データ線対RDB]の経路によって形成されるポートBとをクロックCLKの2周期でインターリーブ動作させる。 In the DRAM, the shown in Figure 1 as described above, [transistors Ta of to be the memory cell access] - [the transistor pair of bit lines corresponding to Ta (Bai1, / Bai1), (Bai2, / Bai2)] - [ column selecting switches 14ai corresponding to the bit line pair, 15Ai] - [a port a formed by the path of the read data line pair RDB], [transistor Tb of to be the memory cell access] - [corresponding to the transistor Tb bit line pairs (Bbi1, / Bbi1), (Bbi2, / Bbi2)] - [column selection switch 14bi corresponding to the bit line pair, 15bi] - [ports formed by the path of the read data line pair RDB] and B is interleaved operate with two cycles of the clock CLK. そして、リードアンプ25は、ビット線対から読み出し用データ線対RDBに転送されたデータをクロックCLKの1周期で増幅して入出力バッファ27へ出力し、入出力バッファ27は、リードアンプ25からのデータをクロックCLKの1周期で外部へ出力する。 The read amplifier 25 amplifies the data transferred to the read data line pair RDB from the bit line pair in one cycle of the clock CLK and outputs to the output buffer 27, output buffer 27, the read amplifier 25 and it outputs the data to the outside at one cycle of the clock CLK. すなわちリードアンプ25および入出力バッファ27はインターリーブ動作させない。 That read amplifier 25 and output buffer 27 does not interleave operation. このように内部の2つのポートをインターリーブ動作させることによってビット線のプリチャージを見かけ上かくし、アクセス時間とほぼ同等にまでサイクル時間を短くしている。 Thus apparently precharge of the bit lines by interleaving the two ports of the internal hiding, and to shorten the cycle time to substantially equal the access time.

なお、ここでは読み出し動作について詳しく説明したけれども、書き込み動作のときにも同様に、入出力バッファ27は、外部からのデータをクロックCLKの1周期でライトドライバ26へ転送し、ライトドライバ26は、入出力バッファ27からのデータを増幅してクロックCLKの1周期で書き込み用データ線対WDBに転送する。 Here, although described in detail for the read operation, similarly to the case of a write operation, output buffer 27 transfers the data from the outside to the write driver 26 in one cycle of the clock CLK, the write driver 26, transferring data amplified write data line pair in one cycle of the clock CLK in WDB of the output buffer 27. すなわち、入出力バッファ27およびライトドライバ26はインターリーブ動作させない。 That is, output buffer 27 and a write driver 26 does not interleave operation. そして、[アクセスすべきメモリセルのトランジスタTa]−[当該トランジスタTaに対応するビット線対(Bai1,/Bai1),(Bai2,/Bai2)]−[当該ビット線対に対応する列選択スイッチ16ai,17ai]−[書き込み用データ線対WDB]の経路によって形成されるポートAと、[アクセスすべきメモリセルのトランジスタTb]−[当該トランジスタTbに対応するビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)]−[当該ビット線対に対応する列選択スイッチ16bi,17bi]−[書き込み用データ線対WDB]の経路によって形成されるポートBとをクロックCLKの2周期でインターリーブ動作させる。 Then, [transistors Ta of the memory cell to be accessed - [the bit line pair corresponding to the transistor Ta (Bai1, / Bai1), (Bai2, / Bai2)] - [column selection switch 16ai corresponding to the bit line pairs , 17Ai] - [a port a formed by the path of the data line pair WDB] write [transistor Tb] of to be the memory cell access - the transistor pair of bit lines corresponding to Tb (Bbi1, / Bbi1), (Bbi2, / Bbi2)] - [column selection switch 16bi corresponding to the bit line pair, 17bi] - [interleaving operation and a port B formed by the path of the write data line pair WDB] in two cycles of the clock CLK make.

<効果> <Effect>
この発明の第1の実施形態によるDRAMでは、ポートAとポートBとに共通のリードアンプ25およびライトドライバ26を設けたため、ポートAおよびポートBのそれぞれに対してリードアンプおよびライトドライバを設けた場合に比べると回路のレイアウト面積を小さくすることができる。 In the DRAM according to the first embodiment of the present invention, due to the provision of a common read amplifier 25 and write driver 26 to the port A and the port B, providing the read amplifier and a write driver for each of the ports A and B compared to when it is possible to reduce the layout area of ​​the circuit.

また、メモリセルから読み出したデータをリードアンプ25に転送するための読み出し専用のデータ線対RDBと、ライトドライバ26からの書き込みデータをメモリセルへ転送するための書き込み専用のデータ線対WDBとを設けたため、データ線対RDBに対しては読み出し用の制御を行うだけでよく、データ線対WDBに対しては書き込み用の制御を行うだけでよい。 Further, a read-only data line pair RDB for transferring data read from the memory cell to the read amplifier 25, a write-only data line pair WDB for transferring write data from the write driver 26 to the memory cell since provided for the data line pair RDB need only perform control for reading, it is only performing the control for the write to the data line pair WDB. これにより、1つのデータ線対に対して読み出し用の制御および書き込み用の制御の両方を行う場合に比べてデータ線対RDB,WDBに対する制御およびタイミングの設計を容易に行うことができる。 This makes it possible to perform data line pair RDB, the control and timing of the design for WDB easily as compared with the case where both the control and the control for writing the read for one data line pair.

<なお書き> <The write>
なお、ここでは同期型のDRAMについて説明したけれどもこれに代えて非同期型のDRAMとした場合にも同様の効果が得られる。 Here, the same effect can be obtained in the case of the asynchronous DRAM of alternatively but has been described DRAM synchronous.

また、ここでは双対方式のデータ線対RDB,WDBを用いたけれどもこれに代えて単一方式のデータ線を用いてもよい。 Further, where the data line pair RDB of dual system may use data line of a single system instead of this but with WDB. これによりデータ線のプリチャージを考慮する必要がなくなるため、より高速設計が可能となる。 For thereby is not necessary to consider the pre-charge the data line, thereby enabling faster design.

(第2の実施形態) (Second Embodiment)
<DRAMの全体構成> <Overall configuration of a DRAM>
図4は、この発明の第2の実施形態によるDRAMの全体構成を示すブロック図である。 Figure 4 is a block diagram showing the entire structure of a DRAM according to a second embodiment of the present invention. 図4に示すDRAMは、クロックCLKに同期して動作するシンクロナスDRAMである。 DRAM shown in FIG. 4 is a synchronous DRAM operates in synchronism with the clock CLK. このDRAMは、メモリセルアレイMAai,MAbi(i=1〜n;nは正の整数)と、センスアンプアレイSAai,SAbi(i=1〜n;nは正の整数)と、行デコーダ10a,10bと、列デコーダ11a,11bと、ワード線ドライバWDai,WDbi(i=1〜n;nは正の整数)と、列選択回路CRai,CWai,CRbi,CWbi(i=1〜n;nは正の整数)と、データ線対DBa,DBb,RDB,WDBと、制御回路23,40−43と、トランスファゲート50−53と、データ線プリチャージ回路20R,20Wと、コマンドデコーダ21と、アドレスバッファ22と、分周器24と、リードアンプ25と、ライトドライバ26と、入出力バッファ27とを備える。 The DRAM includes a memory cell array MAai, MAbi; and (i = 1 to n n is a positive integer), the sense amplifier array SAai, SAbi; and (i = 1 to n n is a positive integer), a row decoder 10a, 10b When the column decoder 11a, a 11b, a word line driver WDai, WDbi; and (i = 1 to n n is a positive integer), the column selection circuit CRai, CWai, CRbi, CWbi (i = 1~n; n is a positive and an integer), the data line pairs DBa, DBb, RDB, and WDB, and the control circuit 23,40-43, transfer gates 50-53, the data line precharge circuit 20R, and 20W, a command decoder 21, address buffer It includes a 22, a frequency divider 24, a read amplifier 25, a write driver 26, and input and output buffer 27.

メモリセルアレイおよびセンスアンプアレイは、(メモリセルアレイMAa1)−(センスアンプアレイSAa1)−(メモリセルアレイMAb1)−(センスアンプアレイSAb1)−(メモリセルアレイMAa2)−・・・の順に列方向に配置される。 A memory cell array and a sense amplifier array (memory cell array MAa1) - (sense amplifier array SAa1) - (memory cell array MAb 1) - (sense amplifier array SAb1) - (memory cell array MAa2) - are arranged in the column direction in the order of ... that. なお、説明を簡単にするため図4ではメモリセルアレイMAai,MAbi,MAa(i+1)およびセンスアンプアレイSAai,SAbiについてのみ示している。 Incidentally, FIG. 4, the memory cell array MAai For simplicity of explanation, MAbi, MAa (i + 1) and the sense amplifier array SAai, shows only the Sabi. また、ワード線ドライバおよび列選択回路についてもワード線ドライバWDai,WDbiおよび列選択回路CRai,CWai,CRbi,CWbiについてのみ示している。 Also shows word line driver WDai also word line driver and a column selection circuit, WDbi and column select circuit CRAI, CWAI, CRBI, for CWbi only.

センスアンプアレイSAaiは、センスアンプ12ai,13aiと、ビット線プリチャージ回路18ai,19aiと、列選択スイッチ44ai−47aiとを含む。 The sense amplifier array SAai includes sense amplifiers 12Ai, and 13Ai, the bit line precharge circuit 18ai, and 19Ai, and a column selection switch 44ai-47ai.

列選択スイッチ44ai,45aiは、列選択回路CRaiからの列選択信号Rai1,Rai2に応答してビット線対(Bai1,/Bai1),(Bai2,/Bai2)とデータ線対DBaとを接続/非接続にする。 Column selecting switches 44ai, 45Ai, the column selection circuit array selection signal from CRai Rai1, Rai2 bit line pair in response to (Bai1, / Bai1), (Bai2, / Bai2) and data line pairs DBa and the connection / non to connect.

列選択スイッチ46ai,47aiは、列選択回路CWaiからの列選択信号Wai1,Wai2に応答してビット線対(Bai1,/Bai1),(Bai2,/Bai2)とデータ線対DBaとを接続/非接続にする。 Column selecting switches 46ai, 47Ai, the column selection circuit array selection signal from CWai Wai1, Wai2 bit line pair in response to (Bai1, / Bai1), (Bai2, / Bai2) and data line pairs DBa and the connection / non to connect.

センスアンプアレイSAbiは、センスアンプ12bi,13biと、ビット線プリチャージ回路18bi,19biと、列選択スイッチ44bi−47biとを含む。 The sense amplifier array SAbi includes sense amplifiers 12Bi, and 13Bi, the bit line precharge circuit 18Bi, and 19Bi, and a column selection switch 44bi-47bi.

列選択スイッチ44bi,45biは、列選択回路CRbiからの列選択信号Rbi1,Rbi2に応答してビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)とデータ線対DBbとを接続/非接続にする。 Column selecting switches 44bi, 45bi, the column selection circuit array selection signal from CRbi Rbi1, Rbi2 bit line pair in response to (Bbi1, / Bbi1), (Bbi2, / Bbi2) and data line pairs DBb and the connection / non to connect.

列選択スイッチ46bi,47biは、列選択回路CWbiからの列選択信号Wbi1,Wbi2に応答してビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)とデータ線対DBbとを接続/非接続にする。 Column selecting switches 46bi, 47bi, the column selection circuit array selection signal from CWbi Wbi1, Wbi2 bit line pair in response to (Bbi1, / Bbi1), (Bbi2, / Bbi2) and data line pairs DBb and the connection / non to connect.

制御回路40−43は、コマンドデコーダ21からのコマンド信号CMDおよび分周器24からの列アドレス信号CADa,CADbに応答して切り替え信号SW40−SW43を出力する。 Control circuit 40-43, the column address signal CADa from the command signal CMD and the frequency divider 24 from the command decoder 21, outputs a switching signal SW 40-SW43 in response to cadb. 具体的には制御回路40は、コマンド信号CMDが「読み出し」を示すとき、列アドレス信号CADaの切り替わりに応答して所定期間(クロックCLKの1周期以内の期間)活性の切り替え信号SW40を出力する。 The control circuit 40 is specifically, when the command signal CMD indicates "read", and outputs a switching signal SW40 of (1 period within the period of the clock CLK) activity predetermined period in response to the switching of the column address signal CADa . それ以外のとき制御回路40は不活性の切り替え信号SW40を出力する。 Otherwise the control circuit 40 when the outputs a switching signal SW40 inactive. 制御回路41は、コマンド信号CMDが「読み出し」を示すとき、列アドレス信号CADbの切り替わりに応答して所定期間(クロックCLKの1周期以内の期間)活性の切り替え信号SW41を出力する。 The control circuit 41, when the command signal CMD indicates "read", and outputs the predetermined period (within one cycle of the clock CLK) switching signal SW41 of activity in response to the switching of the column address signal cadb. それ以外のとき制御回路41は不活性の切り替え信号SW41を出力する。 It control circuit 41 at other outputs a switching signal SW41 inactive. 制御回路42は、コマンド信号CMDが「書き込み」を示すとき、列アドレス信号CADaの切り替わりに応答して所定期間(クロックCLKの1周期以内の期間)活性の切り替え信号SW42を出力する。 The control circuit 42, when the command signal CMD indicates "write", and outputs the predetermined period (within one cycle of the clock CLK) switching signal SW42 of activity in response to the switching of the column address signal CADA. それ以外のとき制御回路42は不活性の切り替え信号SW42を出力する。 It control circuit 42 at other outputs a switching signal SW42 inactive. 制御回路43は、コマンド信号CMDが「書き込み」を示すとき、列アドレス信号CADbの切り替わりに応答して所定期間(クロックCLKの1周期以内の期間)活性の切り替え信号SW43を出力する。 Control circuit 43, when the command signal CMD indicates "write", and outputs the predetermined period (within one cycle of the clock CLK) switching signal SW43 of activity in response to the switching of the column address signal cadb. それ以外のとき制御回路43は不活性の切り替え信号SW43を出力する。 Other when the control circuit 43 outputs a switching signal SW43 inactive.

トランスファゲート50は、制御回路40からの活性の切り替え信号SW40に応答してデータ線対DBaとデータ線対RDBとを接続し、不活性の切り替え信号SW40に応答してデータ線対DBaとデータ線対RDBとを非接続にする。 The transfer gate 50, a control circuit responsive to the switching signal SW40 of activity from 40 to connect the data line pairs DBa and the data line pair RDB, the data line pairs DBa and the data line in response to the switching signal SW40 of the inert a pair RDB disconnected. トランスファゲート51は、制御回路41からの活性の切り替え信号SW41に応答してデータ線対DBbとデータ線対RDBとを接続し、不活性の切り替え信号SW41に応答してデータ線対DBbとデータ線対RDBとを非接続にする。 The transfer gate 51, the control circuit in response to the switching signal SW41 of activity connected with the data line pairs DBb and the data line pair RDB from 41, in response to the switching signal SW41 inactive the data line pairs DBb and the data line a pair RDB disconnected. トランスファゲート52は、制御回路42からの活性の切り替え信号SW42に応答してデータ線対DBaとデータ線対WDBとを接続し、不活性の切り替え信号SW42に応答してデータ線対DBaとデータ線対WDBとを非接続にする。 The transfer gate 52, the control circuit in response to the switching signal SW42 of activity from 42 to connect the data line pairs DBa and the data line pair WDB and, in response to the switching signal SW42 inactive data line pairs DBa and data lines a pair WDB disconnected. トランスファゲート53は、制御回路43からの活性の切り替え信号SW43に応答してデータ線対DBbとデータ線対WDBとを接続し、不活性の切り替え信号SW43に応答してデータ線対DBbとデータ線対WDBとを非接続にする。 The transfer gate 53, the control circuit in response to the switching signal SW43 of activity connected with the data line pairs DBb and the data line pair WDB from 43, in response to the switching signal SW43 inactive the data line pairs DBb and the data line a pair WDB disconnected.

データ線対DBa,DBbはメモリセルアレイMAai,MAbi上に配線され、データ線対RDB,WDBは周辺回路上に配線される。 Data line pairs DBa, DBb are wired memory cell array MAai, on Mabi, data line pair RDB, WDB is wired on the peripheral circuit.

<読み出し動作> <Read Operation>
次に、以上のように構成されたDRAMの読み出し動作(READ)について図5を参照しつつ説明する。 Next, it will be described with reference to FIG. 5 above configured DRAM read operation as (READ).

まず時刻Aにおいて、読み出しコマンド(READ)がコマンドデコーダ21に与えられ、アクセスすべきメモリセル(ここではMCai1とする。)に対応するアドレスがアドレスバッファ22に与えられる。 First, at time A, a read command (READ) is supplied to the command decoder 21, an address corresponding to the memory cell to be accessed (here, MCai1.) Is applied to the address buffer 22. コマンドデコーダ21は、クロックCLKの立ち上がりのタイミングで読み出しコマンドを取り込み、「読み出し」を示すコマンド信号CMDを出力する。 Command decoder 21 takes in the read command at the rising edge of the clock CLK, and outputs the command signal CMD indicating "read". アドレスバッファ22は、クロックCLKの立ち上がりのタイミングでアドレスを取り込み、メモリセルMCai1に対応する行アドレス信号RADおよび列アドレス信号CADを出力する。 Address buffer 22 takes in the address at the rising edge of the clock CLK, and outputs a row address signal RAD and the column address signal CAD corresponding to the memory cell MCai1. これに応答して分周器24は、メモリセルMCai1に対応する行アドレス信号RADaを行デコーダ10aに与え、列アドレス信号CADaを列デコーダ11aに与える。 Divider in response to 24 gives the row address signal RADa corresponding to the memory cell MCai1 the row decoder 10a, providing a column address signal CADa to the column decoder 11a. 行デコーダ10aは、メモリセルMCai1に対応する行アドレス信号RADaiをワード線ドライバWDaiに与える。 Row decoder 10a provides a row address signal RADai corresponding to the memory cell MCai1 the word line driver WDai. 列デコーダ11aは、メモリセルMCai1に対応する列アドレス信号CADaiを列選択回路CRai,CWaiに与える。 Column decoder 11a provides a column address signal CADai corresponding to the memory cell MCai1 column selection circuit CRAI, the CWAI. そしてワード線Wai1がワード線ドライバWDaiによって活性化される。 The word line Wai1 is activated by the word line driver WDai. これによりメモリセルMCai1のトランジスタTaがオンになり、メモリセルMCai1からビット線Bai1にデータが読み出される。 Thus the transistor Ta in the memory cell MCai1 is turned on, the data from the memory cell MCai1 the bit line Bai1 is read. センスアンプ活性化信号SEaが活性化され、ビット線対(Bai1,/Bai1)の電位差がセンスアンプ12aiによって増幅される。 Activated sense amplifier activating signal SEa is, the bit line pair (Bai1, / Bai1) the potential difference is amplified by the sense amplifier 12Ai.

一方、時刻Aから時刻Bまでの期間 活性のプリチャージ信号EQbがビット線プリチャージ回路18bi,19biに与えられ、ビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)がプリチャージされる。 On the other hand, the precharge signal EQb period activity from time A to time B the bit line precharge circuit 18Bi, given 19Bi, the bit line pair (Bbi1, / Bbi1), (Bbi2, / Bbi2) are precharged .

次いで時刻Bにおいて、メモリセルMCai1に対応する列選択信号Rai1が列選択回路CRaiによって活性化され、列選択スイッチ44aiがオンになる。 Then, at time B, the column selection signal Rai1 corresponding to the memory cell MCai1 is activated by the column selection circuit CRAI, column selection switch 44ai is turned on. これにより、ビット線対(Bai1,/Bai1)とデータ線対DBaとが接続される。 Accordingly, the bit line pair (Bai1, / Bai1) and the data line pair DBa is connected. また、活性の切り替え信号SW40がトランスファゲート50に与えられ、データ線対DBaとデータ線対RDBとが接続される。 The switching signal SW40 of the activity applied to the transfer gate 50, the data line pairs DBa and the data line pair RDB is connected. また、活性のイネーブル信号REがリードアンプ25に与えられる。 The enable signal RE of the active is applied to the read amplifier 25. これにより、ビット線対(Bai1,/Bai1)の電位差がデータ線対DBa,RDBに転送され、リードアンプ25によって増幅されて入出力バッファ27へ送られる。 Accordingly, the bit line pair (Bai1, / Bai1) the potential difference is transferred the data line pair DBa, the RDB, is sent to the output buffer 27 is amplified by the read amplifier 25. 入出力バッファ27への転送後、切り替え信号SW40が不活性化され、データ線対DBaとデータ線対RDBとが非接続にされ、データ線対RDBがプリチャージされる。 After transfer to the output buffer 27, the switching signal SW40 is inactivated, the data line pairs DBa and the data line pair RDB is disconnected, the data line pair RDB are precharged. また、イネーブル信号RE,列選択信号Rai1およびセンスアンプ活性化信号SEaが不活性化される。 The enable signal RE, a column select signal Rai1 and sense amplifier activating signal SEa is deactivated. そして、活性のプリチャージ信号EQaがビット線プリチャージ回路18ai,19aiに与えられ、ビット線対(Bai1,/Bai1),(Bai2,/Bai2)がプリチャージされる。 Then, the precharge signal EQa active bit line precharge circuit 18ai, given 19Ai, the bit line pair (Bai1, / Bai1), (Bai2, / Bai2) are precharged.

一方、時刻Bにおいてプリチャージ信号EQbが不活性化され、ビット線プリチャージ回路18bi,19biによるビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)のプリチャージが終了する。 At time B the precharge signal EQb is inactivated, a bit line precharge circuit 18Bi, the bit line pair by 19bi (Bbi1, / Bbi1), (Bbi2, / Bbi2) precharging ends of. そして、読み出しコマンド(READ)がコマンドデコーダ21に与えられ、アクセスすべきメモリセル(ここではMCbi1とする。)に対応するアドレスがアドレスバッファ22に与えられる。 Then, a read command (READ) is supplied to the command decoder 21, an address corresponding to the memory cell to be accessed (here, MCbi1.) Is applied to the address buffer 22. コマンドデコーダ21は、クロックCLKの立ち上がりのタイミングで読み出しコマンドを取り込み、「読み出し」を示すコマンド信号CMDを出力する。 Command decoder 21 takes in the read command at the rising edge of the clock CLK, and outputs the command signal CMD indicating "read". アドレスバッファ22は、クロックCLKの立ち上がりのタイミングでアドレスを取り込み、メモリセルMCbi1に対応する行アドレス信号RADおよび列アドレス信号CADを出力する。 Address buffer 22 takes in the address at the rising edge of the clock CLK, and outputs a row address signal RAD and the column address signal CAD corresponding to the memory cell MCbi1. これに応答して分周器24は、メモリセルMCbi1に対応する行アドレス信号RADbを行デコーダ10bに与え、列アドレス信号CADbを列デコーダ11bに与える。 Divider in response to 24 gives the row address signal RADb corresponding to the memory cell MCbi1 to row decoder 10b, providing a column address signal CADb to the column decoder 11b. 行デコーダ10bは、メモリセルMCbi1に対応する行アドレス信号RADbiをワード線ドライバWDbiに与える。 Row decoder 10b provides the row address signal RADbi corresponding to the memory cell MCbi1 the word line driver WDbi. 列デコーダ11bは、メモリセルMCbi1に対応する列アドレス信号CADbiを列選択回路CRbi,CWbiに与える。 Column decoder 11b provides the column address signal CADbi corresponding to the memory cell MCbi1 column selection circuit CRBI, the CWbi. そしてワード線Wbi1がワード線ドライバWDbiによって活性化される。 The word line Wbi1 is activated by the word line driver WDbi. これによりメモリセルMCbi1のトランジスタTbがオンになり、メモリセルMCbi1からビット線Bbi1にデータが読み出される。 Thus transistor Tb of the memory cell MCbi1 is turned on, the data from the memory cell MCbi1 the bit line Bbi1 is read. センスアンプ活性化信号SEbが活性化され、ビット線対(Bbi1,/Bbi1)の電位差がセンスアンプ12biによって増幅される。 Activated sense amplifier activating signal SEb is, the bit line pair (Bbi1, / Bbi1) the potential difference is amplified by the sense amplifier 12Bi.

次いで時刻Cにおいて、メモリセルMCai1から読み出されたデータDQ1が入出力バッファ27によって外部へ出力される。 Then, at time C, data DQ1 read from the memory cell MCai1 is output to the outside by the output buffer 27.

また、データ線プリチャージ回路20Rが活性化され、時刻Dまでの間にデータ線対DBaがプリチャージされる。 The data line precharge circuit 20R is activated, the data line pair DBa is precharged until time D.

また、メモリセルMCbi1に対応する列選択信号Rbi1が列選択回路CRbiによって活性化され、列選択スイッチ44biがオンになる。 The column selection signal Rbi1 corresponding to the memory cell MCbi1 is activated by the column selection circuit CRBI, column selection switch 44bi is turned on. これにより、ビット線対(Bbi1,/Bbi1)とデータ線対DBbとが接続される。 Accordingly, the bit line pair (Bbi1, / Bbi1) and the data line pair DBb is connected. また、活性の切り替え信号SW41がトランスファゲート51に与えられ、データ線対DBbとデータ線対RDBとが接続される。 The switching signal SW41 of the activity applied to the transfer gate 51, the data line pairs DBb and the data line pair RDB is connected. また、活性のイネーブル信号REがリードアンプ25に与えられる。 The enable signal RE of the active is applied to the read amplifier 25. これにより、ビット線対(Bbi1,/Bbi1)の電位差がデータ線対DBb,RDBに転送され、リードアンプ25によって増幅されて入出力バッファ27へ送られる。 Accordingly, the bit line pair (Bbi1, / Bbi1) the potential difference is transferred the data line pair DBb, the RDB, is sent to the output buffer 27 is amplified by the read amplifier 25. 入出力バッファ27への転送後、切り替え信号SW41が不活性化され、データ線対DBbとデータ線対RDBとが非接続にされ、データ線対RDBがプリチャージされる。 After transfer to the output buffer 27, the switching signal SW41 is inactivated, the data line pairs DBb and the data line pair RDB is disconnected, the data line pair RDB are precharged. また、イネーブル信号RE,列選択信号Rbi1およびセンスアンプ活性化信号SEbが不活性化される。 The enable signal RE, a column select signal Rbi1 and sense amplifier activating signal SEb is deactivated. そして、活性のプリチャージ信号EQbがビット線プリチャージ回路18bi,19biに与えられ、ビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)がプリチャージされる。 Then, the precharge signal EQb active bit line precharge circuit 18Bi, given 19Bi, the bit line pair (Bbi1, / Bbi1), (Bbi2, / Bbi2) are precharged.

一方、時刻Cにおいてプリチャージ信号EQaが不活性化され、ビット線プリチャージ回路18ai,19aiによるビット線対(Bai1,/Bai1),(Bai2,/Bai2)のプリチャージが終了する。 At time C precharge signal EQa is inactivated, a bit line precharge circuit 18ai, the bit line pair by 19ai (Bai1, / Bai1), (Bai2, / Bai2) precharging ends of. そして、読み出しコマンド(READ)がコマンドデコーダ21に与えられ、アクセスすべきメモリセル(ここではMCai1とする。)に対応するアドレスがアドレスバッファ22に与えられる。 Then, a read command (READ) is supplied to the command decoder 21, an address corresponding to the memory cell to be accessed (here, MCai1.) Is applied to the address buffer 22. コマンドデコーダ21は、クロックCLKの立ち上がりのタイミングで読み出しコマンドを取り込み、「読み出し」を示すコマンド信号CMDを出力する。 Command decoder 21 takes in the read command at the rising edge of the clock CLK, and outputs the command signal CMD indicating "read". アドレスバッファ22は、クロックCLKの立ち上がりのタイミングでアドレスを取り込み、メモリセルMCai1に対応する行アドレス信号RADおよび列アドレス信号CADを出力する。 Address buffer 22 takes in the address at the rising edge of the clock CLK, and outputs a row address signal RAD and the column address signal CAD corresponding to the memory cell MCai1. これに応答して分周器24は、メモリセルMCai1に対応する行アドレス信号RADaを行デコーダ10aに与え、列アドレス信号CADaを列デコーダ11aに与える。 Divider in response to 24 gives the row address signal RADa corresponding to the memory cell MCai1 the row decoder 10a, providing a column address signal CADa to the column decoder 11a. 行デコーダ10aは、メモリセルMCai1に対応する行アドレス信号RADaiをワード線ドライバWDaiに与える。 Row decoder 10a provides a row address signal RADai corresponding to the memory cell MCai1 the word line driver WDai. 列デコーダ11aは、メモリセルMCai1に対応する列アドレス信号CADaiを列選択回路CRai,CWaiに与える。 Column decoder 11a provides a column address signal CADai corresponding to the memory cell MCai1 column selection circuit CRAI, the CWAI. そしてワード線Wai1がワード線ドライバWDaiによって活性化される。 The word line Wai1 is activated by the word line driver WDai. これによりメモリセルMCai1のトランジスタTaがオンになり、メモリセルMCai1からビット線Bai1にデータが読み出される。 Thus the transistor Ta in the memory cell MCai1 is turned on, the data from the memory cell MCai1 the bit line Bai1 is read. センスアンプ活性化信号SEaが活性化され、ビット線対(Bai1,/Bai1)の電位差がセンスアンプ12aiによって増幅される。 Activated sense amplifier activating signal SEa is, the bit line pair (Bai1, / Bai1) the potential difference is amplified by the sense amplifier 12Ai.

次いで時刻Dにおいて、メモリセルMCbi1から読み出されたデータDQ2が入出力バッファ27によって外部へ出力される。 Then, at time D, data DQ2 read from the memory cell MCbi1 is output to the outside by the output buffer 27.

また、データ線プリチャージ回路20Wが活性化され、時刻Eまでの間にデータ線対DBbがプリチャージされる。 The data line precharge circuit 20W is activated, the data line pair DBb are precharged until time E.

また、メモリセルMCai1に対応する列選択信号Rai1が列選択回路CRaiによって活性化され、列選択スイッチ44aiがオンになる。 The column selection signal Rai1 corresponding to the memory cell MCai1 is activated by the column selection circuit CRAI, column selection switch 44ai is turned on. これにより、ビット線対(Bai1,/Bai1)とデータ線対DBaとが接続される。 Accordingly, the bit line pair (Bai1, / Bai1) and the data line pair DBa is connected. また、活性の切り替え信号SW40がトランスファゲート50に与えられ、データ線対DBaとデータ線対RDBとが接続される。 The switching signal SW40 of the activity applied to the transfer gate 50, the data line pairs DBa and the data line pair RDB is connected. また、活性のイネーブル信号REがリードアンプ25に与えられる。 The enable signal RE of the active is applied to the read amplifier 25. これにより、ビット線対(Bai1,/Bai1)の電位差がデータ線対DBa,RDBに転送され、リードアンプ25によって増幅されて入出力バッファ27へ送られる。 Accordingly, the bit line pair (Bai1, / Bai1) the potential difference is transferred the data line pair DBa, the RDB, is sent to the output buffer 27 is amplified by the read amplifier 25. 入出力バッファ27への転送後、切り替え信号SW40が不活性化され、データ線対DBaとデータ線対RDBとが非接続にされ、データ線対RDBがプリチャージされる。 After transfer to the output buffer 27, the switching signal SW40 is inactivated, the data line pairs DBa and the data line pair RDB is disconnected, the data line pair RDB are precharged. また、イネーブル信号RE,列選択信号Rai1およびセンスアンプ活性化信号SEaが不活性化される。 The enable signal RE, a column select signal Rai1 and sense amplifier activating signal SEa is deactivated. そして、活性のプリチャージ信号EQaがビット線プリチャージ回路18ai,19aiに与えられ、ビット線対(Bai1,/Bai1),(Bai2,/Bai2)がプリチャージされる。 Then, the precharge signal EQa active bit line precharge circuit 18ai, given 19Ai, the bit line pair (Bai1, / Bai1), (Bai2, / Bai2) are precharged.

次いで時刻Eにおいて、メモリセルMCai1から読み出されたデータDQ3が入出力バッファ27によって外部へ出力される。 Then, at time E, the data DQ3 read from the memory cell MCai1 is output to the outside by the output buffer 27. また、データ線プリチャージ回路20Rが活性化され、データ線対DBaがプリチャージされる。 The data line precharge circuit 20R is activated, the data line pair DBa is precharged.

以上のように、図4に示したDRAMでは、[アクセスすべきメモリセルのトランジスタTa]−[当該トランジスタTaに対応するビット線対(Bai1,/Bai1),(Bai2,/Bai2)]−[当該ビット線対に対応する列選択スイッチ14ai,15ai]−[データ線対DBa]の経路によって形成されるポートAと、[アクセスすべきメモリセルのトランジスタTb]−[当該トランジスタTbに対応するビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)]−[当該ビット線対に対応する列選択スイッチ14bi,15bi]−[データ線対DBb]の経路によって形成されるポートBとをクロックCLKの2周期でインターリーブ動作させる。 In the DRAM, the shown in FIG. 4 as described above, [transistors Ta of to be the memory cell access] - [the transistor pair of bit lines corresponding to Ta (Bai1, / Bai1), (Bai2, / Bai2)] - [ column selecting switches 14ai corresponding to the bit line pair, 15Ai] - [a port a formed by the data line pairs DBa] path, [transistor Tb of the memory cell to be accessed - [bits corresponding to the transistor Tb wire pair (Bbi1, / Bbi1), (Bbi2, / Bbi2)] - [column selection switch 14bi corresponding to the bit line pair, 15bi] - [clock and port B which is formed by the data line pairs DBb] path It is interleaving operation in two cycles of CLK. そしてデータ線対DBa,DBbに転送されたデータは、トランスファゲート50,51によって、クロックCLKの1周期ごとに交互にデータ線対RDBに転送される。 The data transferred data line pair DBa, the DBb, depending transfer gates 50 and 51, are transferred to the data line pair RDB alternately every one period of the clock CLK. データ線対RDBに転送されたデータは、リードアンプ25によって、クロックCLKの1周期で増幅され入出力バッファ27へ出力される。 Data transferred to the data line pair RDB is the read amplifier 25, is amplified by one cycle of the clock CLK is output to the output buffer 27. 入出力バッファ27は、リードアンプ25からのデータをクロックCLKの1周期で外部へ出力する。 Output buffer 27 outputs to the outside the data from the read amplifier 25 in one cycle of the clock CLK.

なお、ここでは読み出し動作について詳しく説明したけれども、書き込み動作のときにも同様に、入出力バッファ27は、外部からのデータをクロックCLKの1周期でライトドライバ26へ転送し、ライトドライバ26は、入出力バッファ27からのデータを増幅してクロックCLKの1周期でデータ線対WDBに転送する。 Here, although described in detail for the read operation, similarly to the case of a write operation, output buffer 27 transfers the data from the outside to the write driver 26 in one cycle of the clock CLK, the write driver 26, It amplifies the data from the output buffer 27 is transferred to the data line pair WDB in one cycle of the clock CLK. データ線対WDBに転送されたデータは、トランスファゲート52,53によって、クロックCLKの1周期ごとに交互にデータ線対DBa,DBbに転送される。 Data transferred to the data line pair WDB is the transfer gates 52 and 53, are transferred alternately for every one cycle of the clock CLK data line pairs DBa, the DBb. そして、[アクセスすべきメモリセルのトランジスタTa]−[当該トランジスタTaに対応するビット線対(Bai1,/Bai1),(Bai2,/Bai2)]−[当該ビット線対に対応する列選択スイッチ16ai,17ai]−[データ線対DBa]の経路によって形成されるポートAと、[アクセスすべきメモリセルのトランジスタTb]−[当該トランジスタTbに対応するビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)]−[当該ビット線対に対応する列選択スイッチ16bi,17bi]−[データ線対DBb]の経路によって形成されるポートBとをクロックCLKの2周期でインターリーブ動作させる。 Then, [transistors Ta of the memory cell to be accessed - [the bit line pair corresponding to the transistor Ta (Bai1, / Bai1), (Bai2, / Bai2)] - [column selection switch 16ai corresponding to the bit line pairs , 17Ai] - [a port a formed by the data line pairs DBa] path, [transistor Tb of the memory cell to be accessed - [bit line pair corresponding to the transistor Tb (Bbi1, / Bbi1), (Bbi2 , / Bbi2)] - [column selection switch 16bi corresponding to the bit line pair, 17bi] - [to interleaving operation and a port B, which is formed by the data line pairs DBb] pathway in two cycles of the clock CLK.

<効果> <Effect>
以上のように、この発明の第2の実施形態によるDRAMでは、トランスファゲート50−53と制御回路40−43とを設けたため、ポートAおよびBのそれぞれに対してリードアンプおよびライトドライバを設ける必要がない。 As described above, in the DRAM according to the second embodiment of the present invention, due to the provision of the transfer gates 50-53 and a control circuit 40-43, necessary to provide a read amplifier and a write driver for each of the ports A and B there is no. すなわち、ポートAとポートBとに共通のリードアンプ25およびライトドライバ26を設ければよい。 That is, the ports A and B may be provided a common read amplifier 25 and a write driver 26. これにより、ポートAおよびポートBのそれぞれに対してリードアンプおよびライトドライバを設けた場合に比べると回路のレイアウト面積を小さくすることができる。 Thus, if for each of the ports A and B compared with the case in which a read amplifier and a write driver can be reduced in a layout area of ​​the circuit.

また、データ線対DBa,DBbにおけるデータ転送およびプリチャージをクロックCLKの2周期で行っている。 Also, doing the data line pairs DBa, data transfer and precharge of DBb in two cycles of the clock CLK. そして、データ線対DBbがプリチャージされているときにはデータ線対DBaとデータ線対RDB,WDBとの間でデータ転送を行い、データ線対DBaがプリチャージされているときにはデータ線対DBbとデータ線対RDB,WDBとの間でデータ転送を行う。 Then, the data line pairs DBa and the data line pair RDB when the data line pairs DBb is precharged, data is transferred between the WDB, data line pairs DBb and data when the data line pairs DBa is precharged line pair RDB, performs data transfer between the WDB. これにより、データ線対DBa,DBbのプリチャージを見かけ上かくすことができる。 Thus, the data line pairs DBa, can conceal the precharge DBb.

また、メモリセルアレイ上に配線される比較的負荷の重いデータ線対DBa,DBbにおけるデータ転送およびプリチャージをクロックCLKの2倍の周期で行い、周辺回路上に配線される比較的負荷の軽いデータ線対RDB,WDBにおけるデータ転送およびプリチャージをクロックCLKの1周期で行うため、図1に示したDRAMと比べると、データ転送にマージンを持たせた設計を実現することができる。 Also conducted relatively heavier load data line pairs of DBa to be wired to the memory cell array, data transfer and precharge of DBb at twice the period of the clock CLK, a relatively light load data wiring on the peripheral circuit to perform line pair RDB, data transfer and precharge of WDB in one cycle of the clock CLK, as compared with the DRAM shown in FIG. 1, it is possible to realize a design in which a margin in the data transfer.

(第3の実施形態) (Third Embodiment)
<全体構成> <Overall Configuration>
図6は、この発明の第3の実施形態によるDRAMの全体構成を示すブロック図である。 Figure 6 is a block diagram showing the overall structure of a DRAM according to a third embodiment of the present invention. 図6に示すDRAMは、メモリセルMC61−MC68と、ワード線WL1,WL2と、ビット線BL1−BL4,/BL1−/BL4と、センスアンプS61−S64と、NチャネルMOSトランジスタT61−T68,T71−T78と、ライトドライバ60と、列アドレスデコーダ61と、コマンドデコーダ62と、列選択回路63,64と、ビット線プリチャージ回路65と、センスアンプドライバ66と、データ線対(DL,/DL)と、データ線プリチャージ回路67とを備える。 DRAM shown in FIG. 6, the memory cell MC61-MC68, the word line WL1, WL2, the bit lines BL1-BL4, / BL1- / and BL4, a sense amplifier S61-S64, N-channel MOS transistors T61-T68, T71 and -T78, a write driver 60, a column address decoder 61, a command decoder 62, a column selection circuit 63, a bit line precharge circuit 65, a sense amplifier driver 66, the data line pair (DL, / DL ) and, and a data line precharge circuit 67.

メモリセルMC61−MC68は行および列に配置される。 It is arranged in the memory cell MC61-MC68 rows and columns. ワード線WL1,WL2は行に配置される。 It is arranged in the word line WL1, WL2 row. ワード線WL1はメモリセルMC61−MC64に対応して配置される。 Word line WL1 are arranged corresponding to memory cells MC61-MC64. ワード線WL2はメモリセルMC65−MC68に対応して配置される。 Word lines WL2 are arranged corresponding to memory cells MC65-MC68. ビット線BL1−BL4,/BL1−/BL4は列に配置される。 Bit lines BL1-BL4, / BL1- / BL4 are arranged in columns. ビット線BL1−BL4はメモリセルMC61−MC64に対応して配置される。 Bit lines BL1-BL4 are arranged corresponding to memory cells MC61-MC64. ビット線/BL1−/BL4はメモリセルMC65−MC68に対応して配置される。 Bit lines / BL1, / BL4 are arranged corresponding to memory cells MC65-MC68.

NチャネルMOSトランジスタT61−T64は、データ線DLとNチャネルMOSトランジスタT71−T74との間に接続され、データ線DLの電圧をゲートに受ける。 N-channel MOS transistors T61-T64 is connected between the data line DL and the N-channel MOS transistors T71-T74, receives the voltage of the data line DL to the gate. NチャネルMOSトランジスタT71−T74は、NチャネルMOSトランジスタT61−T64とビット線BL1−BL4との間に接続され、列選択回路64からの列選択信号WS1−WS4に応答してオン/オフする。 N-channel MOS transistors T71-T74 is connected between the N-channel MOS transistors T61-T64 and the bit lines BL1-BL4, and turned on / off in response to column selection signals WS1-WS4 from the column selection circuit 64.

NチャネルMOSトランジスタT65−T68は、データ線/DLとNチャネルMOSトランジスタT75−T78との間に接続され、データ線/DLの電圧をゲートに受ける。 N-channel MOS transistors T65-T68 is connected between the data line / DL and N-channel MOS transistors T75-T78, receives the voltage of the data line / DL to the gate. NチャネルMOSトランジスタT75−T78は、NチャネルMOSトランジスタT65−T68とビット線/BL1−/BL4との間に接続され、列選択回路63からの列選択信号WS5−WS8に応答してオン/オフする。 N-channel MOS transistors T75-T78 is, N is connected between the channel MOS transistors T65-T68 and the bit line / BL1, / BL4, column response to on / off the column selection signal WS5-WS8 from the selection circuit 63 to.

列アドレスデコーダ61は、列アドレスに応答して列アドレス信号C1,C2を出力する。 Column address decoder 61 outputs the column address signal C1, C2 in response to a column address. コマンドデコーダ62は、書き込みコマンド(WRITE)に応答して活性のイネーブル信号WEを出力する。 The command decoder 62 outputs the enable signal WE of the active in response to the write command (WRITE).

列選択回路63は、コマンドデコーダ62からの活性のイネーブル信号WEに応答して活性化し、列選択信号WS5−WS8のうち列アドレスデコーダ61からの列アドレス信号C2に対応する列選択信号を活性化する。 Column selection circuit 63 is activated in response to an enable signal WE of the active from the command decoder 62, activates the column selection signal corresponding to the column address signal C2 from column address decoder 61 of the column selection signal WS5-WS8 to.

列選択回路64は、コマンドデコーダ62からの活性のイネーブル信号WEに応答して活性化し、列選択信号WS1−WS4のうち列アドレスデコーダ61からの列アドレス信号C2に対応する列選択信号を活性化する。 Column selection circuit 64 is activated in response to an enable signal WE of the active from the command decoder 62, activates the column selection signal corresponding to the column address signal C2 from column address decoder 61 of the column selection signals WS1-WS4 to.

ライトドライバ60は、AND回路AD61,AD62と、トライステートバッファB61,B62とを含む。 Write driver 60 includes an AND circuit AD61, AD62, and a tri-state buffer B61, B62. AND回路AD61は、書き込みデータDINと列アドレスデコーダ61からの列アドレス信号C1との論理積を出力する。 AND circuit AD61 outputs a logical product of the column address signal C1 from the write data DIN and the column address decoder 61. AND回路62は、書き込みデータの反転データ/DINと列アドレスデコーダ61からの列アドレス信号C1との論理積を出力する。 AND circuit 62 outputs a logical product of the column address signal C1 from the inverting data / DIN column address decoder 61 of the write data. トライステートバッファB61,B62は、コマンドデコーダ62からのイネーブル信号WEに応答して活性化し、AND回路AD61,AD62の出力に応じてデータ線DL,/DLを駆動する。 Tri-state buffers B61, B62 is activated in response to an enable signal WE from the command decoder 62, and drives the data lines DL, / DL in accordance with the output of the AND circuit AD61, AD62.

データ線プリチャージ回路67は、プリチャージ信号PR1に応答してデータ線対(DL,/DL)を接地電圧レベルにプリチャージする。 Data line precharge circuit 67 is precharged to the ground voltage level data line pair in response (DL, / DL) to a precharge signal PR1. ビット線プリチャージ回路65は、プリチャージ信号PR2に応答してビット線BL1−BL4,/BL1−/BL4を1/2VDDレベル(VDDは電源電圧)にプリチャージする。 Bit line precharge circuit 65, the bit lines BL1-BL4 in response to a precharge signal PR2, / BL1, / BL4 a 1 / 2VDD level (VDD is the supply voltage) is precharged to. センスアンプドライバ66は、センスアンプ活性化信号(図示せず)に応答してセンスアンプS61−S64を活性化する。 The sense amplifier driver 66, activates the sense amplifier S61-S64 in response to a sense amplifier activating signal (not shown). センスアンプS61−S64は、ビット線対(BL1,/BL1)−(BL1,/BL4)の電位差を増幅する。 Sense amplifiers S61-S64, the bit line pairs (BL1, / BL1) - (BL1, / BL4) for amplifying the potential difference.

<書き込み動作> <Write Operation>
次に、以上のように構成されたDRAMの書き込み動作について説明する。 Next, an explanation will be made of the write operation of the DRAM is configured as described above. ここではメモリセルMC61にHレベルのデータを書き込む場合を例に説明する。 Here it will be described a case of writing data of the H level in the memory cell MC61 as an example.

最初、データ線対(DL,/DL)は接地電圧(VSS)レベルにプリチャージされている。 First, the data line pair (DL, / DL) are precharged to the ground voltage (VSS) level. また、ビット線対(BL1,/BL1)−(BL4,/BL4)は1/2VDDレベルにプリチャージされている。 The bit line pairs (BL1, / BL1) - (BL4, / BL4) are precharged to 1 / 2VDD level. そして、書き込みコマンド(WRITE)がコマンドデコーダ62に入力される。 Then, the write command (WRITE) is input to the command decoder 62. 書き込みコマンドに応答してコマンドデコーダ62は活性のイネーブル信号WEを出力する。 In response to a write command the command decoder 62 outputs an enable signal WE of the active. データを書き込むべきメモリセルMC61に対応するワード線WL1が活性化される。 Word lines WL1 corresponding to the memory cell MC61 to write the data is activated. また、データを書き込むべきメモリセルMC61に対応した列アドレス信号が列アドレスデコーダ61に与えられる。 The column address signal corresponding to the memory cell MC61 to write the data is applied to the column address decoder 61. この列アドレス信号に応答して列アドレスデコーダ61は活性の列アドレス信号C1をAND回路AD61,AD62に出力する。 Column address decoder 61 in response to the column address signal and outputs a column address signal C1 active to the AND circuit AD61, AD62. また列アドレスデコーダ61はアクセスすべきメモリセルに対応する列アドレス信号C2を列選択回路63,64に出力する。 The column address decoder 61 outputs the column address signal C2 corresponding to the memory cell to be accessed to the column selection circuit 63, 64.

そして書き込みデータDINがAND回路AD61,AD62に与えられる。 The write data DIN is supplied to the AND circuit AD61, AD62. 書き込みデータDINの値に応じてAND回路AD61,AD62のいずれか一方の出力が活性化される。 One of the output of the AND circuit AD61, AD62 are activated in accordance with the value of the write data DIN. ここではAND回路AD61の出力が活性化されるものとする。 Here, it is assumed that the output of the AND circuit AD61 is activated. 活性化されたほうの出力を受けるトライステートバッファB61によってデータ線DLが活性化される。 Data line DL is activated by tri-state buffers B61 for receiving an output of more activated. これにより、データ線DLが電源電圧(VDD)レベルまで昇圧される。 Thus, the boosted data line DL to the power supply voltage (VDD) level. 他方のデータ線/DLは接地電圧レベルのままである。 Other data line / DL is kept at the ground voltage level.

データ線DLが電源電圧(VDD)レベルに昇圧されることによってNチャネルMOSトランジスタT61−T64がオンになる。 N-channel MOS transistors T61-T64 is turned on by the data line DL is boosted to the power supply voltage (VDD) level. 列アドレスデコーダ61からの列アドレス信号C2に応答して列選択回路63,64はアクセスすべきメモリセルに対応するビット線対に対応する列選択信号WS1−WS4,WS5−WS8を活性化する。 Column selection circuits 63 and 64 in response to the column address signal C2 from column address decoder 61 activates the column select signal WS1-WS4, WS5-WS8 corresponding to the bit line pairs corresponding to the memory cell to be accessed. ここでは列選択信号WS1,WS5が活性化されるものとする。 Here, it is assumed that the column selection signal WS1, WS5 is activated. これにより、NチャネルMOSトランジスタT71,T75がオンになる。 Thus, N-channel MOS transistors T71, T75 are turned on. そして1/2VDDレベルにプリチャージされたビット線BL1が、電源電圧VDDレベルからNチャネルMOSトランジスタT61,T71のしきい値電圧Vtn分だけ降下したレベル(VDD−Vtn)となる。 The 1 / 2VDD level bit line BL1 pre-charged to consists of the power supply voltage VDD level and the N-channel MOS transistors T61, T71 of the threshold voltage Vtn amount corresponding drop levels (VDD-Vtn). 一方、NチャネルMOSトランジスタT65はオフしているためビット線/BL1の電位は1/2VDDのままである。 On the other hand, N-channel MOS transistor T65 is the potential of the bit line / BL1 because it off remains at 1 / 2VDD.

その後、センスアンプドライバ66によってセンスアンプS61が活性化され、ビット線対(BL1,/BL1)の電位差が増幅されメモリセルMC61にHレベルのデータが書き込まれる。 Thereafter, the sense amplifier S61 by a sense amplifier driver 66 is activated, the bit line pair (BL1, / BL1) the potential difference between the data of the H level in the memory cell MC61 is amplified is written.

<効果> <Effect>
以上のように、この発明の第3の実施形態によるDRAMでは、書き込みデータDINと当該データを書き込むべきメモリセルに対応した列アドレス信号C1とに基づいてライトドライバ60はデータ線DL,/DLのうち一方を活性化する。 As described above, in the DRAM according to a third embodiment of the present invention, the write driver 60 on the basis of the column address signal C1 corresponding to the memory cell to write the write data DIN and the data is the data lines DL, / DL of among activate one. そして、データ線DL,/DLからビット線BL1−BL4,/BL1−/BL4に当該データを書き込むためのNチャネルMOSトランジスタT61−T68のオン/オフをデータ線DL,/DLの電圧によって制御する。 Then, controlled by the voltage of the data lines DL, / DL from the bit lines BL1-BL4, / BL1, / BL4 to write the data to the N-channel MOS transistors T61-T68 of the on / off data lines DL, / DL . したがって、NチャネルMOSトランジスタT61−T68のオン/オフを制御するための信号線を列方向に配線する必要がない。 Therefore, there is no need to wire a signal line for controlling on / off N-channel MOS transistors T61-T68 in a column direction. これにより、配線層のレイアウト面積を大幅に削減することができる。 Thus, the layout area of ​​the wiring layer can be significantly reduced.

さらに、NチャネルMOSトランジスタT61−T68のオン/オフを制御するための信号線を配置する代わりに電源配線を配置することができる。 Furthermore, it is possible to arrange the power lines instead of placing a signal line for controlling on / off of the N-channel MOS transistors T61-T68. これにより電源を強化することができるばかりでなく、データ線DL,/DLのシールド効果を高めることもできる。 Not only can thereby enhance the power, it is possible to increase the shielding effect of the data lines DL, / DL.

<なお書き> <The write>
なお、NチャネルMOSトランジスタT61−T68に代えてPチャネルMOSトランジスタを用いても同様の効果が得られる。 Incidentally, the same effect can be obtained by using a P-channel MOS transistor in place of the N-channel MOS transistors T61-T68. ただしこの場合にはデータ線対(DL,/DL)を接地電圧レベルではなく電源電圧レベルにプリチャージする必要がある。 However, in this case, it is necessary to pre-charge the power supply voltage level rather than the data line pair (DL, / DL) to the ground voltage level.

また、NチャネルMOSトランジスタT61−T68に代えてCMOS型トランジスタを用いてもよい。 It is also possible to use a CMOS type transistors instead of N-channel MOS transistors T61-T68. これによれば高電圧側にも低電圧側にも書き込めるため、書き込みレベルをより強化することができる。 Because written both to the low voltage side to the high voltage side, according to this, it is possible to strengthen the write level.

また、データ線DLの電圧をNチャネルMOSトランジスタT65−T68のゲートに与え、データ線/DLの電圧をNチャネルMOSトランジスタT61−T64に与えてもよい。 Moreover, given the voltage of the data line DL to the gate of N-channel MOS transistors T65-T68, the voltage of the data line / DL may be applied to the N-channel MOS transistors T61-T64. これにより、ビット線への書き込みレベルがトランジスタのしきい値電圧分だけ電源電圧よりも降下するということがなくなる。 Thus, it is eliminated that the write level to the bit lines drops below the power supply voltage by the threshold voltage of the transistor. この効果は、NチャネルMOSトランジスタT61−T68に代えてPチャネルMOSトランジスタやCMOS型トランジスタを用いた場合にもあてはまる。 This effect also applies to the case of using the P-channel MOS transistors and CMOS transistors in place of the N-channel MOS transistors T61-T68.

また、図1および図4に示したDRAMに対してもこの実施形態による技術を適用することができる。 Further, it is also possible to apply the technique according to this embodiment with respect to the DRAM shown in FIGS. 1 and 4.

(第4の実施形態) (Fourth Embodiment)
<全体構成> <Overall Configuration>
図7は、この発明の第4の実施形態によるDRAMの全体構成を示すブロック図である。 Figure 7 is a block diagram showing the entire structure of a DRAM according to a fourth embodiment of the present invention. 図7に示すDRAMは図6に示したDRAMと以下の点が異なる。 DRAM shown in FIG. 7 the following differences a DRAM shown in FIG. すなわち、図6に示したデータ線プリチャージ回路67を設けていない。 That is, not provided with the data line precharge circuit 67 shown in FIG. ライトドライバ60は、図6に示したトライステートバッファB61,B62を含んでいない。 Write driver 60 does not include the tri-state buffers B61, B62 shown in FIG. NチャネルMOSトランジスタT61−T68は、接地電圧を受ける接地ノードとNチャネルMOSトランジスタT71−T78との間に接続される。 N-channel MOS transistors T61-T68 is connected between a ground node and N-channel MOS transistors T71-T78 for receiving a ground voltage. 制御回路68をさらに備える。 Further comprising a control circuit 68. 制御回路68は、コマンドデコーダ62からのイネーブル信号WEに応答して活性化し、列アドレスデコーダ61からの列アドレス信号C1に応じて活性の信号をAND回路AD61,AD62の入力に与える。 The control circuit 68 is activated in response to an enable signal WE from the command decoder 62 provides the activation signal to the input of the AND circuit AD61, AD62 according to the column address signal C1 from column address decoder 61. AND回路AD61は、書き込みデータDINと制御回路68からの信号との論理積を出力する。 AND circuit AD61 outputs a logical product of the signal from the control circuit 68 and the write data DIN. AND回路AD62は、書き込みデータDINの反転データと制御回路68からの信号との論理積を出力する。 AND circuit AD62 outputs a logical product of the signal from the inverted data and the control circuit 68 of the write data DIN. 上述の点のほかは図6に示したDRAMと同様である。 In addition to the above point is similar to the DRAM shown in FIG.

<書き込み動作> <Write Operation>
次に、以上のように構成されたDRAMの書き込み動作について説明する。 Next, an explanation will be made of the write operation of the DRAM is configured as described above. ここではメモリセルMC61にLレベルのデータを書き込む場合を例に説明する。 Here it will be described a case where data is written in the L level to the memory cell MC61 as an example.

書き込みコマンド(WRITE)がコマンドデコーダ62に入力される。 Write command (WRITE) is input to the command decoder 62. 書き込みコマンドに応答してコマンドデコーダ62は活性のイネーブル信号WEを出力する。 In response to a write command the command decoder 62 outputs an enable signal WE of the active. データを書き込むべきメモリセルMC61に対応するワード線WL1が活性化される。 Word lines WL1 corresponding to the memory cell MC61 to write the data is activated. また、データを書き込むべきメモリセルMC61に対応した列アドレス信号が列アドレスデコーダ61に与えられる。 The column address signal corresponding to the memory cell MC61 to write the data is applied to the column address decoder 61. この列アドレス信号に応答して列アドレスデコーダ61は活性の列アドレス信号C1を制御回路68に出力する。 Column address decoder 61 in response to the column address signal and outputs a column address signal C1 active control circuit 68. これに応答して制御回路68は活性の信号をAND回路AD61,AD62の入力に出力する。 The control circuit 68 in response thereto outputs an active signal to the input of the AND circuit AD61, AD62. また列アドレスデコーダ61はアクセスすべきメモリセルに対応する列アドレス信号C2を列選択回路63,64に出力する。 The column address decoder 61 outputs the column address signal C2 corresponding to the memory cell to be accessed to the column selection circuit 63, 64.

そして書き込みデータDINがAND回路AD61,AD62に与えられる。 The write data DIN is supplied to the AND circuit AD61, AD62. 書き込みデータDINの値に応じてAND回路AD61,AD62のいずれか一方の出力が活性化される。 One of the output of the AND circuit AD61, AD62 are activated in accordance with the value of the write data DIN. すなわちデータ線DL,/DLのうち一方が活性化される。 That data lines DL, / one of the DL is activated. ここではAND回路AD61の出力すなわちデータ線DLが活性化されるものとする。 Here, it is assumed that the output or the data line DL of the AND circuit AD61 is activated. 活性化されたほうのデータ線DLは電源電圧(VDD)レベルまで昇圧される。 Data line DL more activated is boosted to the power supply voltage (VDD) level.

データ線DLが電源電圧(VDD)レベルに昇圧されることによってNチャネルMOSトランジスタT61−T64がオンになる。 N-channel MOS transistors T61-T64 is turned on by the data line DL is boosted to the power supply voltage (VDD) level. 列アドレスデコーダ61からの列アドレス信号C2に応答して列選択回路63,64は、アクセスすべきメモリセルに対応するビット線対に対応する列選択信号WS1−WS4,WS5−WS8を活性化する。 Column selection circuit in response to a column address signal C2 from column address decoder 61 63, 64 activates the column select signal WS1-WS4, WS5-WS8 corresponding to the bit line pairs corresponding to the memory cell to be accessed . ここでは列選択信号WS1,WS5が活性化されるものとする。 Here, it is assumed that the column selection signal WS1, WS5 is activated. これによりNチャネルMOSトランジスタT71がオンになり、ビット線BL1が接地電圧レベルとなる。 Thus the N-channel MOS transistor T71 is turned on, the bit line BL1 becomes the ground voltage level. 一方、NチャネルMOSトランジスタT65はオフしているためビット線/BL1の電位は1/2VDDのままである。 On the other hand, N-channel MOS transistor T65 is the potential of the bit line / BL1 because it off remains at 1 / 2VDD.

その後、センスアンプドライバ66によってセンスアンプS61が活性化され、ビット線対(BL1,/BL1)の電位差が増幅されメモリセルMC61にLレベルのデータが書き込まれる。 Thereafter, the sense amplifier S61 is activated by a sense amplifier driver 66, the bit line pairs (BL1, / BL1) the potential difference between the data of L level to the memory cell MC61 is amplified is written.

<効果> <Effect>
以上のように、この発明の第4の実施形態によるDRAMでは、NチャネルMOSトランジスタT61−T68のオン/オフを制御する信号線としてのみデータ線DL,/DLを用いるため、図6に示したDRAMによって得られる効果に加えてさらに以下の効果が得られる。 As described above, in the DRAM according to the fourth embodiment of the present invention, since the use of data lines DL, / DL only as a signal line for controlling on / off N-channel MOS transistors T61-T68, as shown in FIG. 6 further the following effects in addition to the effect obtained by the DRAM is obtained.

すなわち、図6に示したDRAMと比べると回路のレイアウトが容易になり、小面積化を図ることができる また、データ線DL,/DLをプリチャージする回路を設ける必要がないため、回路のレイアウト面積および消費電力を小さくすることができる。 That, DRAM layout of the circuit is facilitated in comparison of FIG. 6, also can be made smaller area, since the data lines DL, a / DL is not necessary to provide a circuit for precharging, the layout of the circuit it is possible to reduce the area and power consumption.

<なお書き> <The write>
なお、NチャネルMOSトランジスタT61−T68に代えてPチャネルMOSトランジスタまたはCMOS型トランジスタを用いてもよい。 It is also possible to use a P-channel MOS transistor or CMOS type transistors instead of the N-channel MOS transistors T61-T68.

また、図1および図4に示したDRAMに対してもこの実施形態による技術を適用することができる。 Further, it is also possible to apply the technique according to this embodiment with respect to the DRAM shown in FIGS. 1 and 4.

(第5の実施形態) (Fifth Embodiment)
第3および第4の実施形態ではビット線対のうち一方をプルアップまたはプルダウンすることによって書き込みを行った。 It has been written by pull-up or pull down one of the bit line pair in the third and fourth embodiments. 第5の実施形態では、このような書き込み動作を行う場合にさらに有効な技術について説明する。 In the fifth embodiment, further effective technique will be described for performing such write operation. 以下、図7および図8を参照しつつ説明する。 It will be described below with reference to FIGS. ここでは、Lレベルのデータが書き込まれているメモリセルMC65にHレベルのデータを書き込む場合を例に説明する。 Here, a case of writing data of the H level to the memory cell MC65 in which L-level data is written in the example.

書き込みコマンド(WRITE)がコマンドデコーダ62に入力される。 Write command (WRITE) is input to the command decoder 62. 書き込みコマンドに応答してコマンドデコーダ62は活性のイネーブル信号WEを出力する。 In response to a write command the command decoder 62 outputs an enable signal WE of the active. また、データを書き込むべきメモリセルMC65に対応した列アドレス信号が列アドレスデコーダ61に与えられる。 The column address signal corresponding to the memory cell MC65 to write the data is applied to the column address decoder 61. この列アドレス信号に応答して列アドレスデコーダ61は活性の列アドレス信号C1を制御回路68に出力する。 Column address decoder 61 in response to the column address signal and outputs a column address signal C1 active control circuit 68. これに応答して制御回路68は活性の信号をAND回路AD61,AD62の入力に出力する。 The control circuit 68 in response thereto outputs an active signal to the input of the AND circuit AD61, AD62. また列アドレスデコーダ61は、メモリセルMC65に対応するビット線対(BL1,/BL1)に対応する列アドレス信号C2を列選択回路64に出力する。 The column address decoder 61 outputs the bit line pair (BL1, / BL1) corresponding to the memory cell MC65 column address signal C2 corresponding to the column selection circuit 64.

メモリセルMC65に対応するワード線WL2が活性化され、メモリセルMC65からビット線/BL1にLレベルのデータが読み出される。 Word line WL2 corresponding to the memory cell MC65 is activated, L-level data is read from the memory cell MC65 in the bit line / BL1. これにより、1/2VDDレベルにプリチャージされていたビット線/BL1の電位が低下する。 Thus, the potential of 1 / 2VDD level has been precharged in the bit line / BL1 is lowered.

Hレベルの書き込みデータDINがAND回路AD61,AD62に与えられる。 H level of the write data DIN is supplied to the AND circuit AD61, AD62. これに応答してAND回路AD61の出力が活性化され、データ線DLが電源電圧(VDD)レベルまで昇圧される。 The output of the AND circuit AD61 in response thereto is activated, is boosted data line DL to the power supply voltage (VDD) level. データ線DLが電源電圧(VDD)レベルに昇圧されることによってNチャネルMOSトランジスタT61−T64がオンになる。 N-channel MOS transistors T61-T64 is turned on by the data line DL is boosted to the power supply voltage (VDD) level. 列アドレスデコーダ61からの列アドレス信号C2に応答して列選択回路64,63は列選択信号WS1,WS5を活性化する。 Column selection circuits 64 and 63 in response to the column address signal C2 from column address decoder 61 activates the column selection signals WS1, WS5. これによりNチャネルMOSトランジスタT71,T75がオンになる。 Thus the N-channel MOS transistors T71, T75 are turned on. この結果、1/2VDDレベルにプリチャージされていたビット線BL1が接地電圧レベルにプルダウンされる。 As a result, 1 / 2VDD bit line BL1 has been precharged to the level is pulled down to the ground voltage level.

ビット線BL1が接地電圧レベルまでプルダウンされた後、プリチャージ信号PR2を所定期間 活性化する。 After the bit line BL1 is pulled down to the ground voltage level, for a predetermined period of time activates the precharge signal PR2. これにより、ビット線BL1,/BL1が昇圧される。 Thus, the bit lines BL1, / BL1 is boosted. ビット線/BL1は1/2VDDレベル付近まで昇圧され、ビット線BL1は接地電圧レベルからわずかに昇圧される。 Bit line / BL1 is boosted to around 1 / 2VDD level, the bit line BL1 is slightly boosted from the ground voltage level.

その後、プリチャージ信号PR2を不活性化する。 Thereafter, it inactivates the precharge signal PR2. これにより、ビット線BL1はふたたび接地電圧レベルまでプルダウンされ、ビット線/BL1は1/2VDDレベルに維持される。 Accordingly, the bit line BL1 is pulled down again to the ground voltage level, the bit line / BL1 is maintained at 1 / 2VDD level.

その後、センスアンプ活性化信号が活性化される。 Thereafter, the sense amplifier activation signal is activated. これに応答してセンスアンプS61が活性化され、ビット線対(BL1,/BL1)の電位差が増幅されメモリセルMC65にHレベルのデータが書き込まれる。 This sense amplifier S61 in response is activated, the bit line pairs (BL1, / BL1) the potential difference between the data of the H level to the amplified memory cell MC65 is written.

以上のように、ビット線対のうち一方をプルダウン(またはプルアップ)することによって書き込みを行う方式では、メモリセルから読み出されたデータによって書き込みマージンが小さくなってしまう。 As described above, in the method of writing by pulling down one of the bit line pairs (or pull-up), the write margin by data read from the memory cell is reduced. これは、電源電圧が低くなりビット線とメモリセルとの容量比が小さくなるにつれ無視できなくなる。 This is because the power supply voltage can not be neglected as the capacity ratio of the result bit line and the memory cell low decreases.

しかし第5の実施形態による書き込み方式では、メモリセルからデータが読み出されたビット線を一度プリチャージレベルまで昇圧するため、少なくとも読み出し動作時のビット線間の電位差を確保でき、十分なマージンを持って書き込み動作を行うことができる。 However, according to the programming method the fifth embodiment, for boosting the memory cell to once precharge level bit line data is read, can be secured potential difference between at least a read operation when the bit line, a sufficient margin it is possible to perform the write operation with.

(第6の実施形態) (Sixth Embodiment)
<DRAMの全体構成> <Overall configuration of a DRAM>
図9は、この発明の第6の実施形態によるDRAMの全体構成を示すブロック図である。 Figure 9 is a block diagram showing the overall structure of a DRAM according to a sixth embodiment of the present invention. 図9に示すDRAMは、メモリブロックBK0,BK1と、データ線対(DL0,/DL0),(DL1,/DL1)と、ワード線WLa,WLbと、列選択線CSL0,CSL1と、リードアンプRA0,RA1と、トランスファゲートTG1,TG2と、出力バッファ90−92と、データ出力端子DOUT0,DOUT1,PDOUTとを備える。 DRAM shown in FIG. 9, a memory block BK 0, BK1, the data line pair (DL0, / DL0), and (DL1, / DL1), the word lines WLa, and WLb, and column select lines CSL0, CSL1, read amplifier RA0 comprises a RA1, the transfer gates TG1, TG2, and the output buffer 90-92, the data output terminal DOUT0, DOUT1, and PDOUT.

メモリブロックBK0,BK1の各々は、行および列に配置された複数のメモリセル(図9では代表的にMCaおよびMCbを示す。)と、行に配置された複数のワード線(図9では代表的にWLaおよびWLbを示す。)と、列に配置された複数のビット線対(図9では代表的に(BLa,BLb)を示す。)と、ビット線対(BLa,BLb)の電位差を増幅するセンスアンプSAと、列選択ゲートCSGとを含む。 Each of the memory blocks BK 0, BK1 includes a plurality of memory cells arranged in rows and columns (. Showing a typically MCa and MCb 9), a plurality of word lines arranged in rows (representative 9 to a.) showing the WLa and WLb, a plurality of bit line pairs arranged in columns (typically in FIG. 9 (BLa, BLb) shows a.), the bit line pairs (BLa, a potential difference BLb) a sense amplifier SA for amplifying, and a column selection gate CSG. 列選択ゲートCSGは、ビット線対BLaおよびBLbに対応して設けられ、対応するビット線対(BLa,BLb)とデータ線対(DL0,/DL0),(DL1,/DL1)との間に接続される。 Column selection gate CSG are provided corresponding to the pair of bit lines BLa and BLb, corresponding bit line pairs (BLa, BLb) and the data line pair (DL0, / DL0), between (DL1, / DL1) It is connected.

ワード線WLa,WLbはメモリブロックBK0,BK1を縦断するように配置される。 Word lines WLa, WLb is arranged to cross the memory block BK 0, BK1. 列選択線CSL0,CSL1は、列アドレス信号に応答して対応する列選択ゲートCSGをオン/オフする。 Column selecting lines CSL0, CSL1 turns on / off the corresponding column selecting gate CSG in response to the column address signal.

リードアンプRA0は、メインアンプMA0とトライステートバッファTB0とを含む。 Read amplifier RA0 includes a main amplifier MA0 and the tri-state buffer TB0. メインアンプMA0は、活性のイネーブル信号RE0に応答して活性化し、データ線対(DL0,/DL0)上の信号を増幅する。 The main amplifier MA0 is activated in response to activation of the enable signal RE0, it amplifies the signal on the data line pair (DL0, / DL0). トライステートバッファTB0は、イネーブル信号RE0が活性のときメインアンプMA0の出力に応じて出力ノードN0を駆動し、イネーブル信号RE0が不活性のとき出力ノードN0をHi−Z(ハイインピーダンス)状態にする。 Tristate buffer TB0 drives the output node N0 in response to the output of the main amplifier MA0 when the enable signal RE0 is active, the enable signal RE0 to the output node N0 when inactive to Hi-Z (high impedance) state . 具体的にはトライステートバッファTB0は、イネーブル信号RE0が活性でありかつメインアンプMA0によって増幅されたデータ線対(DL0,/DL0)の信号レベルが(H,L)レベルであるとき出力ノードN0をHレベル(電源電圧VDDレベル)に駆動する。 The tristate buffer TB0 is specifically a enable signal RE0 is active and data line pairs amplified by the main amplifier MA0 (DL0, / DL0) of the signal level (H, L) when the level output node N0 the driven to H level (power supply voltage VDD level). 一方、トライステートバッファTB0は、イネーブル信号RE0が活性でありかつメインアンプMA0によって増幅されたデータ線(DL0,/DL0)の信号レベルが(L,H)レベルであるとき出力ノードN0をLレベル(接地電圧VSSレベル)に駆動する。 On the other hand, tristate buffers TB0 is amplified data lines by it and the main amplifier MA0 enable signal RE0 activity (DL0, / DL0) signal levels (L, H) to the output node N0 when the level L-level driven (ground voltage VSS level).

リードアンプRA1は、メインアンプMA1とトライステートバッファTB1とを含む。 Read amplifier RA1 includes a main amplifier MA1 and the tri-state buffer TB1. メインアンプMA1は、活性のイネーブル信号RE1に応答して活性化し、データ線対(DL1,/DL1)上の信号を増幅する。 The main amplifier MA1 is activated in response to an enable signal RE1 active, amplifying a signal on the data line pair (DL1, / DL1). トライステートバッファTB1は、イネーブル信号RE1が活性のときメインアンプMA1の出力に応じて出力ノードN1を駆動し、イネーブル信号RE1が不活性のとき出力ノードN1をHi−Z(ハイインピーダンス)状態にする。 Tri-state buffer TB1 drives the output node N1 according to the output of the main amplifier MA1 when the enable signal RE1 active, the enable signal RE1 is an output node N1 when inactive in Hi-Z (high impedance) state . 具体的にはトライステートバッファTB1は、イネーブル信号RE1が活性でありかつメインアンプMA1によって増幅されたデータ線対(DL1,/DL1)の信号レベルが(H,L)レベルであるとき出力ノードN1をHレベル(電源電圧VDDレベル)に駆動する。 Specifically tristate buffer TB1 is data line pair (DL1, / DL1) amplified by it and the main amplifier MA1 is the enable signal RE1 activity signal level of (H, L) output when the level node N1 the driven to H level (power supply voltage VDD level). 一方、トライステートバッファTB1は、イネーブル信号RE1が活性でありかつメインアンプMA1によって増幅されたデータ線(DL1,/DL1)の信号レベルが(L,H)レベルであるとき出力ノードN1をLレベル(接地電圧VSSレベル)に駆動する。 On the other hand, the tri-state buffers TB1 is amplified data line by the enable signal RE1 is active and the main amplifier MA1 (DL1, / DL1) signal levels (L, H) to the output node N1 when the level L-level driven (ground voltage VSS level).

トランスファゲートTG2は、トライステートバッファTB0の出力ノードN0とトライステートバッファTB1の出力ノードN1との間に接続され、ビット幅選択信号BWSに応答してオン/オフする。 Transfer gate TG2 is connected between the output node N1 of the output node N0 and tri-state buffer TB1 tristate buffers TB0, turned on / off in response to the bit width selection signal BWS. 読み出しデータのビット幅が1ビットのとき活性のビット幅選択信号BWSが与えられる。 The bit width of the read data is given a bit width selection signals BWS of activity when 1 bit. 活性のビット幅選択信号BWSに応答してトランスファゲートTG2はオンになる。 Transfer gate TG2 in response to a bit width selection signals BWS of active are turned on. 読み出しデータのビット幅が2ビットのとき不活性のビット幅選択信号BWSが与えられる。 When the bit width of the read data is 2-bit bit width selection signals BWS of inert is provided. 不活性のビット幅選択信号に応答してトランスファゲートTG2はオフになる。 Transfer gate TG2 in response to a bit width selection signal inactive is turned off.

出力バッファ90は、ラッチ回路L90とインバータIV90とを含む。 The output buffer 90 includes a latch circuit L90 and an inverter IV90. ラッチ回路L90は、トライステートバッファTB0の出力ノードN0の電圧レベルをラッチしインバータIV90へ出力する。 Latch circuit L90 latches the voltage level of the output node N0 of the tri-state buffer TB0 outputs to inverter IV90. インバータIV90は、ラッチ回路L90からの出力を反転してデータ出力端子DOUT0へ与える。 Inverter IV90 gives inverts the output from the latch circuit L90 to the data output terminal DOUT0.

出力バッファ91は、ラッチ回路L91とインバータIV91とを含む。 The output buffer 91 includes a latch circuit L91 and an inverter IV91. ラッチ回路L91は、トライステートバッファTB91の出力ノードN1の電圧レベルをラッチしインバータIV91へ出力する。 Latch circuit L91 latches the voltage level of the output node N1 of the tri-state buffers TB91 outputs to inverter IV91. インバータIV91は、ラッチ回路L91からの出力を反転してデータ出力端子DOUT1へ与える。 Inverter IV91 gives inverts the output from the latch circuit L91 to the data output terminal DOUT1.

トランスファゲートTG1は、トライステートバッファTB0の出力ノードN0とノードN2との間に接続され、テストモード信号TESTに応答してオン/オフする。 The transfer gate TG1 is connected between the output node N0 and node N2 of the tristate buffers TB0, turned on / off in response to the test mode signal TEST. DRAMがテストモードのとき活性のテストモード信号TESTが与えられる。 DRAM is given the test mode signal TEST of activity when the test mode. 活性のテストモード信号TESTに応答してトランスファゲートTG1がオンになる。 The transfer gate TG1 is turned on in response to the test mode signal TEST of the active. これによりノードN0とノードN2とが接続される。 Thus it is connected with nodes N0 and N2. DRAMが通常モードのとき不活性のテストモード信号TESTが与えられる。 DRAM test mode signal TEST of inert given the normal mode. 不活性のテストモード信号TESTに応答してトランスファゲートTG1がオフになる。 The transfer gate TG1 is turned off in response to the test mode signal TEST inactive. これによりノードN0とノードN2とが非接続状態になる。 Thus is the nodes N0 and N2 in the non-connected state.

出力バッファ92は、ラッチ回路L92とインバータIV92とを含む。 The output buffer 92 includes a latch circuit L92 and an inverter IV92. ラッチ回路L92は、ノードN2の電圧レベルをラッチしインバータIV92へ出力する。 Latch circuit L92 outputs a voltage level of the node N2 to the latch and an inverter IV92. インバータIV92は、ラッチ回路L92からの出力を反転してデータ出力端子PDOUTへ与える。 Inverter IV92 gives inverts the output from the latch circuit L92 to the data output terminal PDOUT.

<読み出し動作> <Read Operation>
次に、以上のように構成されたDRAMの読み出し動作について説明する。 Next, a description will be given DRAM read operation that is configured as described above. ここでは、通常モードのときとテストモードのときとに分けて説明する。 Here, a description will be divided into the case in the normal mode and test mode.

(1)通常モードのとき 不活性のテストモード信号TESTが与えられ、トランスファゲートTG1はオフになる。 (1) the test mode signal TEST of the inert is given in the normal mode, the transfer gate TG1 is turned off. ビット幅選択信号BWSによって読み出しデータのビット幅が選択される。 The bit width of the read data by the bit width selection signals BWS are selected. ここでは2ビットまたは1ビットが選択される。 Here 2 bits or 1 bit is selected. 以下、読み出しデータのビット幅が2ビットのときと1ビットのときとに分けて説明する。 Hereinafter, the bit width of the read data will be described separately in the case of a 1-bit time of 2 bits.

(a)読み出しデータのビット幅が2ビットのとき 不活性のビット幅選択信号BWSが与えられ、トランスファゲートTG2がオフになる。 (A) the bit width of the read data is given bit width selection signal BWS inactive when the 2 bits, the transfer gate TG2 is turned off. 行デコーダ(図示せず)によって、行アドレス信号に対応するワード線(ここではWLaとする。)が選択される。 By the row decoder (not shown), the word line corresponding to row address signal (in this case a WLa.) Is selected. 列デコーダ(図示せず)によって、列アドレス信号に対応する列選択線CSL0およびCSL1が選択される。 By the column decoder (not shown), column select lines CSL0 and CSL1 corresponding to the column address signal is selected. これにより、列選択線CSL0およびCSL1に対応する列選択ゲートCSGがオンになり、メモリブロックBK0およびBK1内のビット線対(BLa,BLb)とデータ線対(DL0,/DL0)および(DL1,/DL1)とが接続される。 Accordingly, the column selection gate CSG corresponding to the column select lines CSL0 and CSL1 are turned on, the bit line pair in the memory block BK0 and BK1 (BLa, BLb) and the data line pair (DL0, / DL0) and (DL1, / DL1) and is connected. そして、メモリブロックBK0およびBK1内のメモリセルMCaからビット線対(BLa,BLb)に読み出されたデータがデータ線対(DL0,/DL0)および(DL1,/DL1)に転送される。 Then, the bit line pair from the memory cell MCa in the memory block BK0 and BK1 (BLa, BLb) to read data the data line pair (DL0, / DL0) and (DL1, / DL1) is transferred to.

活性のイネーブル信号RE0およびRE1がリードアンプRA0およびRA1に与えられ、リードアンプRA0およびRA1が活性化される。 Enable signals RE0 and RE1 activity is given to the read amplifier RA0 and RA1, read amplifier RA0 and RA1 are activated. これにより、データ線対(DL0,/DL0)および(DL1,/DL1)に読み出されたデータがメインアンプMA0およびMA1によって増幅される。 Thus, the data line pair (DL0, / DL0) and (DL1, / DL1) data read out is amplified by main amplifier MA0 and MA1. メインアンプMA0およびMA1によって増幅されたデータに応じてトライステートバッファTB0およびTB1は出力ノードN0およびN1をHレベルまたはLレベルに駆動する。 The tristate buffers TB0 and TB1 in accordance with the amplified data to drive the output node N0 and N1 to the H level or L level by the main amplifier MA0 and MA1. トライステートバッファTB0およびTB1によって駆動されたノードN0およびN1の電圧がラッチ回路L90およびL91によってラッチされ、インバータIV90およびIV91によって反転されてデータ出力端子DOUT0およびDOUT1から2ビットデータとして外部に出力される。 The voltage of the node N0 and N1, which is driven by tri-state buffers TB0 and TB1 are latched by the latch circuits L90 and L91, are inverted is output from the data output terminal DOUT0 and DOUT1 to the outside as 2-bit data by the inverter IV90 and IV91 . このように、メインアンプMA0およびMA1が活性化されてからデータ出力端子DOUT0およびDOUT1にデータが出力されるまでの間 ラッチ回路L90およびL91においてタイミング調整がなされることなく高速にデータが出力される。 Thus, data is output at high speed without main amplifier MA0 and MA1 are timing adjustment is made between the latch circuits L90 and L91 from being activated until the data to the data output terminal DOUT0 and DOUT1 output . そしてイネーブル信号RE0およびRE1が不活性化され、トライステートバッファTB0およびTB1と出力ノードN0およびN1とが等価的に非接続状態(Hi−Z状態)になる。 The enable signals RE0 and RE1 is inactivated, the tristate buffers TB0 and TB1 and output nodes N0 and N1 is disconnected equivalently (Hi-Z state). これにより、ラッチ回路L90およびL91によって保持されているデータの破壊を防ぐことができる。 This can prevent the destruction of data held by the latch circuits L90 and L91. また、もし読み出し動作命令が入力された場合でもイネーブル信号RE0およびRE1が活性化されないかぎり、ラッチ回路L90およびL91によって保持されているデータが破壊されることはない。 Further, if as long as the enable signals RE0 and RE1 even if the read operation command is input is not activated, no data held by the latch circuits L90 and L91 are destroyed.

(b)読み出しデータのビット幅が1ビットのとき 活性のビット幅選択信号BWSが与えられ、トランスファゲートTG2がオンになる。 (B) the bit width of the read data is given bit width selection signals BWS of activity when the 1-bit, the transfer gate TG2 is turned on. 行デコーダ(図示せず)によって、行アドレス信号に対応するワード線(ここではWLaとする。)が選択される。 By the row decoder (not shown), the word line corresponding to row address signal (in this case a WLa.) Is selected. 列デコーダ(図示せず)によって、列アドレス信号に対応する列選択線CSL0またはCSL1(ここではCSL1とする。)が選択される。 By the column decoder (not shown), column select lines CSL0 or CSL1 corresponding to the column address signal (in this case a CSL1.) Is selected. これにより、列選択線CSL1に対応する列選択ゲートCSGがオンになり、メモリブロックBK1内のビット線対(BLa,BLb)とデータ線対(DL1,/DL1)とが接続される。 Accordingly, the column selection gate CSG corresponding to the column selection line CSL1 is turned on, the bit line pair in the memory block BK1 (BLa, BLb) and the data line pair (DL1, / DL1) and are connected. そして、メモリブロックBK1内のメモリセルMCaからビット線対(BLa,BLb)に読み出されたデータがデータ線対(DL1,/DL1)に転送される。 Then, the bit line pair from the memory cell MCa in the memory block BK1 (BLa, BLb) data read out is transferred to the data line pair (DL1, / DL1).

不活性のイネーブル信号RE0がリードアンプRA0に与えられ、活性のイネーブル信号RE1がリードアンプRA1に与えられる。 Enable signal RE0 inactive is supplied to the read amplifier RA0, enable signal RE1 activity is given to the read amplifier RA1. 不活性のイネーブル信号RE0に応答してメインアンプMA0およびトライステートバッファTB0が不活性化される。 Amplifier MA0 and tristate buffers TB0 in response to an enable signal RE0 inactive are inactivated. これにより、トライステートバッファTB0と出力ノードN0とが等価的に非接続状態(Hi−Z状態)となる。 Thereby, the tristate buffers TB0 and the output node N0 is disconnected equivalently (Hi-Z state). 一方、活性のイネーブル信号RE1に応答してメインアンプMA1およびトライステートバッファTB1が活性化される。 On the other hand, a main amplifier MA1, and tri-state buffers TB1 in response to an enable signal RE1 activity is activated. これにより、データ線対(DL1,/DL1)に読み出されたデータがメインアンプMA1によって増幅される。 Thus, the data line pair (DL1, / DL1) data read out is amplified by the main amplifier MA1. メインアンプMA1によって増幅されたデータに応じてトライステートバッファTB1は出力ノードN1をHレベルまたはLレベルに駆動する。 Tri-state buffer TB1 in accordance with the amplified data by the main amplifier MA1 drives the output node N1 to the H level or L level. トライステートバッファTB1によって駆動された出力ノードN1の電圧がトランスファゲートTG2を介して出力ノードN0に転送されラッチ回路L90によってラッチされる。 The voltage of the output node N1, which is driven by tri-state buffers TB1 is latched by the latch circuit L90 is transferred to the output node N0 via a transfer gate TG2. ラッチ回路L90によってラッチされたデータはインバータIV90によって反転されてデータ出力端子DOUT0から1ビットデータとして外部に出力される。 The data latched by the latch circuit L90 is output after being inverted by an inverter IV90 from the data output terminal DOUT0 outside as one-bit data. このように、メインアンプMA1が活性化されてからデータ出力端子DOUT0にデータが出力されるまでの間 ラッチ回路L90においてタイミング調整がなされることなく高速にデータが出力される。 Thus, high speed data is output without between latch circuits L90 to the main amplifier MA1 is output data from the activated to the data output terminal DOUT0 timing adjustment is made. そしてイネーブル信号RE1が不活性化され、トライステートバッファTB1と出力ノードN1とが等価的に非接続状態(Hi−Z状態)になる。 The enable signal RE1 is deactivated, the tri-state buffer TB1 and output node N1 becomes disconnected equivalently (Hi-Z state).

なお、読み出しデータのビット幅が1ビットのとき、使用されないラッチ回路L91はデータをラッチできないように制御されている。 Incidentally, when the bit width of the read data is 1 bit, latch circuit L91 which is not used is controlled so as not to be latched data. これにより、出力ノードN0と出力ノードN1とを接続状態にしたときに生じるラッチ回路同士のデータの衝突を防ぐことができる。 Thus, it is possible to prevent collisions of data latch circuits each other occurs when the output node N0 and an output node N1 in the connected state.

以上のように、リードアンプRA0およびRA1は、活性のイネーブル信号RE0およびRE1に応答して活性化され、データ線対(DL0,/DL0)および(DL1,/DL1)に読み出されたデータに応じて出力ノードN0およびN1を駆動し、不活性のイネーブル信号RE0およびRE1に応答して不活性化され、出力ノードN0およびN1をHi−Z状態にする。 As described above, the read amplifier RA0 and RA1 are activated in response to an enable signal RE0 and RE1 active, the data line pair (DL0, / DL0) and (DL1, / DL1) to read data in depending drives the output node N0 and N1, are inactivated in response to an enable signal RE0 and RE1 inert to the output node N0 and N1 to the Hi-Z state. これにより、後段のラッチ回路L90およびL91におけるデータラッチおよび出力のタイミングを制御する必要がなくなる。 This eliminates the need to control the timing of the data latch and the output at the subsequent stage of the latch circuits L90 and L91. したがって、メインアンプMA0およびMA1が活性化されてからタイミングレスで高速にデータ出力端子DOUT0およびDOUT1にデータが出力される。 Thus, data is output to the data output terminal DOUT0 and DOUT1 faster timing less from the main amplifier MA0 and MA1 is activated.

また、ラッチ回路L90およびL91のタイミングを制御する必要がなくイネーブル信号RE0およびRE1の活性/不活性を制御すればよいため、制御回路のレイアウト面積を小さくすることができる。 Moreover, since it is sufficient to control the activation / inactivation of the enable signals RE0 and RE1 is no need to control the timing of the latch circuits L90 and L91, it is possible to reduce the layout area of ​​the control circuit.

また、ラッチ回路L90の前段の出力ノードN0とラッチ回路L91の前段の出力ノードN1との間にトランスファゲートTG2を設けたため、読み出しデータのビット幅を変更して使用する場合においてもラッチ回路90および91のタイミングを調整する必要がない。 Moreover, due to the provision of the transfer gates TG2 between the preceding stage of the output node N1 of the previous output node N0 and the latch circuit L91 of the latch circuits L90, a latch circuit 90 and also in the case of using by changing the bit width of the read data there is no need to adjust the timing of 91.

(2)テストモードのとき 活性のテストモード信号TESTが与えられ、トランスファゲートTG1はオンになる。 (2) the test mode signal TEST of the active is given in the test mode, the transfer gate TG1 is turned on. またトランスファゲートTG2もオンになる。 The transfer gate TG2 is also turned on. メモリブロックBK0またはBK1内のメモリセルからテストデータが読み出され、通常モードのときと同様に、データ線対(DL0,/DL0)または(DL1,/DL1)に転送される。 Test data from a memory cell in the memory block BK0 or BK1 is read, similarly to the normal mode, the data line pair (DL0, / DL0) or (DL1, / DL1) is transferred to. データ線対(DL0,/DL0)または(DL1,/DL1)に転送されたテストデータは、通常モードのときと同様に、リードアンプRA0またはRA1によって増幅されて出力ノードN0またはN1に出力される。 Test data transferred data line pair (DL0, / DL0) or (DL1, / DL1), the output similarly to the normal mode, the output node N0, or N1 is amplified by the read amplifier RA0 or RA1 . 出力ノードN0またはN1に出力されたテストデータはトランスファゲートTG1(およびTG2)を介してノードN2に転送され、ラッチ回路L92によってラッチされる。 Test data output to the output node N0, or N1 is transferred to the node N2 through the transfer gate TG1 (and TG2), it is latched by the latch circuit L92. ラッチ回路L92によってラッチされたテストデータはインバータIV92によって反転され、テストデータ出力用のデータ出力端子PDOUTから出力される。 Test data latched by the latch circuit L92 is inverted by an inverter IV92, it is outputted from the data output terminal PDOUT for test data output.

図9に示したDRAMでは、ラッチ回路L92の前段のノードN2と出力ノードN0との間にトランスファゲートTG1を設けたため、複数のノーマル出力を出力端でスイッチなどを使って電気的に束ねて1つのテスト出力として検査する場合に比べて出力バッファの負荷が小さくなり、出力データを受けるシステムへの信号の伝達を通常モードのときと同等にすることができる。 In the DRAM shown in FIG. 9, due to the provision of the transfer gates TG1 between preceding node N2 of the latch circuit L92 and the output node N0, bundled electrically using a switch a plurality of normal output at the output end 1 One of the load of the output buffer is smaller than in the case of inspecting a test output, the transmission of signals to the system which receives the output data may be equivalent to the normal mode.

また、ラッチ回路L92の前段のノードN2と出力ノードN0との間にトランスファゲートTG1を設けたため、テストモードにおいて使用するラッチ回路92のタイミングを調整する必要がない。 Moreover, due to the provision of the transfer gate TG1 between preceding node N2 and the output node N0 of the latch circuits L92, there is no need to adjust the timing of the latch circuit 92 for use in a test mode. したがって、メインアンプMA0またはMA1が活性化されてからタイミングレスで高速にデータ出力端子PDOUTにテストデータが出力される。 Thus, test data is output to the data output terminal PDOUT at a high speed timing-less since the activated main amplifier MA0 or MA1.

なお、テストモードのときは出力バッファ90および91のラッチ回路L90およびL91をラッチできないように制御しておけば、ノードN2と出力ノードN0およびN1とを接続状態にしたときに生じるラッチ回路同士のデータの衝突を防ぐことができる。 Incidentally, when the test mode if the control is not able to latch the latch circuits L90 and L91 of the output buffers 90 and 91, the latch circuit each other occurs when the node N2 and the output node N0 and N1 to the connected state it is possible to prevent data collisions. これにより、テストモードにおけるラッチ回路L92のデータ保持特性を通常モードにおけるラッチ回路L90およびL91のデータ保持特性と同様にすることができ、また負荷の軽減によるラッチ能力特性の向上も図れる。 Thus, the data retention characteristics of the latch circuit L92 can be similar to the data retention characteristics of the latch circuits L90 and L91 and the normal mode in the test mode, also attained even improve the latching capability characteristics due reduce the load.

(第7の実施形態) (Seventh Embodiment)
<DRAMの全体構成> <Overall configuration of a DRAM>
図10は、この発明の第7の実施形態によるDRAMの全体構成を示すブロック図である。 Figure 10 is a block diagram showing the entire structure of a DRAM according to a seventh embodiment of the present invention. 図10に示すDRAMは、メモリブロックBK0,BK1と、データ線対(DL0,/DL0),(DL1,/DL1)と、ワード線WLa,WLbと、列選択線CSL0,CSL1と、リードアンプRA10,RA11と、出力バッファ100,110と、トランスファゲートTG10と、データ出力端子DOUT0,DOUT1とを備える。 DRAM shown in FIG. 10, the memory block BK 0, BK1, the data line pair (DL0, / DL0), and (DL1, / DL1), the word lines WLa, and WLb, and column select lines CSL0, CSL1, read amplifier RA10 comprises a RA11, an output buffer 100 and 110, a transfer gate TG10, and a data output terminal DOUT0, DOUT1.

リードアンプRA10,RA11は、活性のイネーブル信号RE10,RE11に応答して活性化し、データ線対(DL0,/DL0),(DL1,/DL1)上の信号を増幅する。 Read amplifier RA10, RA11 is activated in response to an enable signal RE 10, RE11 active, the data line pair (DL0, / DL0), for amplifying the signal on the (DL1, / DL1).

出力バッファ100,110は、活性のイネーブル信号RE10,RE11に応答して活性化し、ビット幅選択信号BWSに応じた駆動能力でリードアンプRA10,RA11からの出力信号をデータ出力端子DOUT0,DOUT1へ出力する。 The output buffer 100 and 110 is activated in response to an enable signal RE 10, RE11 active, the output signal from the read amplifier RA10, RA11 in driving ability in accordance with the bit width selection signal BWS to the data output terminal DOUT0, DOUT1 to.

トランスファゲートTG10は、ノードN10とノードN11との間に接続され、ビット幅選択信号BWSに応答してオン/オフする。 The transfer gate TG10 is coupled between the node N10 and the node N11, it is turned on / off in response to the bit width selection signal BWS. ノードN10,N11は、出力バッファ100,110の出力ノードとデータ出力端子DOUT0,DOUT1との間のノードである。 Node N10, N11 is the node between the output node and a data output terminal DOUT0, DOUT1 the output buffer 100, 110. 読み出しデータのビット幅が1ビットのとき活性のビット幅選択信号BWSが与えられる。 The bit width of the read data is given a bit width selection signals BWS of activity when 1 bit. 活性のビット幅選択信号BWSに応答してトランスファゲートTG10はオンになる。 Transfer gate TG10 in response to a bit width selection signals BWS of active are turned on. 読み出しデータのビット幅が2ビットのとき不活性のビット幅選択信号BWSが与えられる。 When the bit width of the read data is 2-bit bit width selection signals BWS of inert is provided. 不活性のビット幅選択信号に応答してトランスファゲートTG10はオフになる。 Transfer gate TG10 in response to a bit width selection signal inactive is turned off.

<出力バッファの内部構成> <Internal configuration of the output buffer>
図11は、図10に示した出力バッファ100の内部構成を示すブロック図である。 Figure 11 is a block diagram showing the internal configuration of the output buffer 100 shown in FIG. 10. 図11を参照して、出力バッファ100はトライステートバッファTB101,TB102を含む。 Referring to FIG. 11, the output buffer 100 includes a tri-state buffer TB101, TB102.

トライステートバッファTB101は、NAND回路ND101と、NOR回路NR101と、PチャネルMOSトランジスタPT101と、NチャネルMOSトランジスタNT101とを含む。 Tristate buffer TB101 includes a NAND circuit ND101, a NOR circuit NR101, a P-channel MOS transistors PT 101, an N-channel MOS transistor NT101. NAND回路ND101は、リードアンプRA10からの出力信号とイネーブル信号RE10とのNANDを出力する。 NAND circuit ND101 outputs the NAND of the output signal and the enable signal RE10 from read amplifier RA10. NOR回路NR101は、イネーブル信号RE10の反転信号とリードアンプRA10からの出力信号とのNORを出力する。 NOR circuit NR101 outputs the NOR between an output signal from the inverting signal and a read amplifier RA10 enable signal RE 10. PチャネルMOSトランジスタPT101は、電源ノードと出力ノードN101との間に接続され、NAND回路101の出力をゲートに受ける。 P-channel MOS transistor PT101 is connected between a power supply node and an output node N101, receiving the output of NAND circuit 101 to the gate. 電源ノードは電源電圧VDDを受ける。 Power supply node receives power supply voltage VDD. NチャネルMOSトランジスタNT101は、出力ノードN101と接地ノードとの間に接続され、NOR回路NR101の出力をゲートに受ける。 N-channel MOS transistor NT101 is connected between the output node N101 and a ground node, receiving the output of the NOR circuit NR101 in the gate. 接地ノードは接地電圧VSSを受ける。 Ground node receiving ground voltage VSS. 出力ノードN101は、図10に示したノードN10に接続される。 Output node N101 is connected to the node N10 illustrated in FIG. 10.

以上のように構成されたトライステートバッファTB101は、イネーブル信号RE10が活性のとき、リードアンプRA10からの出力信号に応じて出力ノードN101を駆動し、イネーブル信号RE10が不活性のとき出力ノードN101をHi−Z(ハイインピーダンス)状態にする。 Tristate buffer TB101 constructed as above, when the enable signal RE10 is active, drives the output node N101 in response to the output signal from the read amplifier RA10, the output node N101 when the enable signal RE10 is inactive Hi-Z to the (high impedance) state.

トライステートバッファTB102は、NAND回路ND102と、NOR回路NR102と、PチャネルMOSトランジスタPT102と、NチャネルMOSトランジスタNT102とを含む。 Tristate buffer TB102 includes a NAND circuit ND102, a NOR circuit NR102, a P-channel MOS transistor PT102, an N-channel MOS transistor NT102. NAND回路ND102は、リードアンプRA10からの出力信号とイネーブル信号RE10とビット幅選択信号BWSとのNANDを出力する。 NAND circuit ND102 outputs the NAND of the output signal and the enable signal RE10 and bit width selection signals BWS from read amplifier RA10. NOR回路NR102は、ビット幅選択信号BWSの反転信号とイネーブル信号RE10の反転信号とリードアンプRA10からの出力信号とのNORを出力する。 NOR circuit NR102 outputs the NOR of the inverted signal and the output signal from the read amplifier RA10 of the inverted signal and the enable signal RE10 bit width selection signal BWS. PチャネルMOSトランジスタPT102は、電源ノードと出力ノードN102との間に接続され、NAND回路ND102の出力をゲートに受ける。 P-channel MOS transistor PT102 is connected between a power supply node and an output node N102, receiving an output of the NAND circuit ND102 to the gate. NチャネルMOSトランジスタNT102は、出力ノードN102と接地ノードとの間に接続され、NOR回路NR102の出力をゲートに受ける。 N-channel MOS transistor NT102 is connected between the output node N102 and a ground node, receiving the output of the NOR circuit NR102 in the gate. 出力ノードN102は、図10に示したノードN10に接続される。 Output node N102 is connected to the node N10 illustrated in FIG. 10.

以上のように構成されたトライステートバッファTB102は、ビット幅選択信号BWSおよびイネーブル信号RE10がともに活性のとき、リードアンプRA10からの出力信号に応じて出力ノードN102を駆動し、ビット幅選択信号BWSおよびイネーブル信号RE10のうち少なくとも一方が不活性のとき出力ノードN102をHi−Z(ハイインピーダンス)状態にする。 Tristate buffer TB102 constructed as above, when the bit width selection signals BWS and the enable signal RE10 both active, drives the output node N102 in response to the output signal from the read amplifier RA10, bit width selection signal BWS and at least one of the enable signal RE10 is a Hi-Z (high impedance) state the output node N102 when inactive.

なお、図10に示した出力バッファ110の内部構成も、図11に示した出力バッファ100の内部構成と同様である。 The internal structure of the output buffer 110 shown in FIG. 10 is also the same as the internal configuration of the output buffer 100 shown in FIG. 11.

<読み出し動作> <Read Operation>
次に、以上のように構成されたDRAMの読み出し動作について図10および図11を参照しつつ説明する。 Next, will be described with reference to FIGS. 10 and 11 a description is given of DRAM read operation as described above. このDRAMでは読み出しデータのビット幅をビット幅選択信号BWSに応じて2ビットまたは1ビットに切り換えることができる。 Can be switched bit width of the read the DRAM data to 2-bit or 1-bit in accordance with the bit width selection signal BWS. 以下、読み出しデータのビット幅が2ビットのときと1ビットのときとに分けて説明する。 Hereinafter, the bit width of the read data will be described separately in the case of a 1-bit time of 2 bits.

(1)読み出しデータのビット幅が2ビットのとき 不活性のビット幅選択信号BWSが与えられ、トランスファゲートTG10がオフになる。 (1) when the bit width of the read data is 2 bits given bit width selection signal BWS inactive, the transfer gate TG10 is turned off. また、出力バッファ100,110内のトライステートバッファTB102が不活性化され、出力ノードN102がHi−Z(ハイインピーダンス)状態になる。 Also, tri-state buffer TB102 in the output buffer 100 and 110 is deactivated, the output node N102 becomes Hi-Z (high impedance) state.

行デコーダ(図示せず)によって、行アドレス信号に対応するワード線(ここではWLaとする。)が選択される。 By the row decoder (not shown), the word line corresponding to row address signal (in this case a WLa.) Is selected. 列デコーダ(図示せず)によって、列アドレス信号に対応する列選択線CSL0およびCSL1が選択される。 By the column decoder (not shown), column select lines CSL0 and CSL1 corresponding to the column address signal is selected. これにより、列選択線CSL0およびCSL1に対応する列選択ゲートCSGがオンになり、メモリブロックBK0およびBK1内のビット線対(BLa,BLb)とデータ線対(DL0,/DL0)および(DL1,/DL1)とが接続される。 Accordingly, the column selection gate CSG corresponding to the column select lines CSL0 and CSL1 are turned on, the bit line pair in the memory block BK0 and BK1 (BLa, BLb) and the data line pair (DL0, / DL0) and (DL1, / DL1) and is connected. そして、メモリブロックBK0およびBK1内のメモリセルMCaからビット線対(BLa,BLb)に読み出されたデータがデータ線対(DL0,/DL0)および(DL1,/DL1)に転送される。 Then, the bit line pair from the memory cell MCa in the memory block BK0 and BK1 (BLa, BLb) to read data the data line pair (DL0, / DL0) and (DL1, / DL1) is transferred to.

活性のイネーブル信号RE10およびRE11がリードアンプRA10およびRA11ならびに出力バッファ100および110に与えられる。 Activity of the enable signal RE10 and RE11 are given to the read amplifier RA10 and RA11 and output buffers 100 and 110. 活性のイネーブル信号RE10およびRE11に応答してリードアンプRA10およびRA11が活性化され、データ線対(DL0,/DL0)および(DL1,/DL1)に読み出されたデータがリードアンプRA10およびRA11によって増幅される。 Read amplifier RA10 and RA11 in response to an enable signal RE10 and RE11 activity is activated, the data line pair (DL0, / DL0) and (DL1, / DL1) data read in the by read amplifier RA10 and RA11 It is amplified.

活性のイネーブル信号RE10およびRE11に応答して出力バッファ100および110内のトライステートバッファTB101が活性化される。 Tristate buffer TB101 in response to the enable signal RE10 and RE11 output buffers 100 and 110 of the activity is activated. トライステートバッファTB102は不活性化されたままである。 Tristate buffer TB102 remains inactivated. 出力バッファ100および110内のトライステートバッファTB101は、リードアンプRA10およびRA11からの出力信号に応じて出力ノードN101を駆動する。 Tristate buffer TB101 output buffers 100 and 110 drive the output node N101 in response to the output signal from the read amplifier RA10 and RA11. 出力バッファ100および110内のトライステートバッファTB101によって駆動された出力ノードN101の電圧がデータ出力端子DOUT0およびDOUT1から2ビットデータとして外部に出力される。 The voltage of the output node N101 driven by tri-state buffers TB101 output buffers 100 and 110 are outputted from the data output terminal DOUT0 and DOUT1 to the outside as 2-bit data.

(2)読み出しデータのビット幅が1ビットのとき 活性のビット幅選択信号BWSが与えられ、トランスファゲートTG10がオンになる。 (2) the bit width of the read data is given bit width selection signals BWS of activity when the 1-bit, the transfer gate TG10 is turned on. 行デコーダ(図示せず)によって、行アドレス信号に対応するワード線(ここではWLaとする。)が選択される。 By the row decoder (not shown), the word line corresponding to row address signal (in this case a WLa.) Is selected. 列デコーダ(図示せず)によって、列アドレス信号に対応する列選択線CSL0またはCSL1(ここではCSL0とする。)が選択される。 By the column decoder (not shown), column select lines CSL0 or CSL1 corresponding to the column address signal (in this case a CSL0.) Is selected. これにより、列選択線CSL0に対応する列選択ゲートCSGがオンになり、メモリブロックBK0内のビット線対(BLa,BLb)とデータ線対(DL0,/DL0)とが接続される。 Accordingly, the column selection gate CSG corresponding to the column selection line CSL0 is turned on, the bit line pair in the memory block BK 0 (BLa, BLb) and the data line pair (DL0, / DL0) and are connected. そして、メモリブロックBK0内のメモリセルMCaからビット線対(BLa,BLb)に読み出されたデータがデータ線対(DL0,/DL0)に転送される。 Then, the bit line pair from the memory cell MCa in the memory block BK 0 (BLa, BLb) data read out is transferred to the data line pair (DL0, / DL0).

活性のイネーブル信号RE10がリードアンプRA10に与えられ、不活性のイネーブル信号RE11がリードアンプRA11に与えられる。 Enable signal RE10 activity is given to the read amplifier RA10, enable signal RE11 inactive is applied to the read amplifier RA11. 不活性のイネーブル信号RE11に応答してリードアンプRA11および出力バッファ110が不活性化される。 Read amplifier RA11 and an output buffer 110 in response to the enable signal RE11 inactive are inactivated. これにより、出力バッファ110内のトライステートバッファTB101およびTB102の出力ノードN101およびN102がHi−Z状態になる。 Thus, the output node N101 and N102 of the tri-state buffers TB101 and TB102 becomes Hi-Z state in the output buffer 110. 活性のイネーブル信号RE10に応答してリードアンプRA10が活性化され、データ線対(DL0,/DL0)に読み出されたデータがリードアンプRA10によって増幅される。 Read amplifier RA10 in response to activation of the enable signal RE10 is activated, the data line pair (DL0, / DL0) data read out is amplified by the read amplifier RA10. また、活性のイネーブル信号RE10に応答して出力バッファ100内のトライステートバッファTB101およびTB102が活性化される。 Moreover, tristate buffers TB101 and TB102 output buffer 100 in response to activation of the enable signal RE10 is activated. 出力バッファ100内のトライステートバッファTB101およびTB102は、リードアンプRA10からの出力信号に応じて出力ノードN101およびN102を駆動する。 Tristate buffers TB101 and TB102 in the output buffer 100 drives an output node N101 and N102 in response to an output signal from the read amplifier RA10. すなわち、トライステートバッファTB101およびTB102によってノードN10が駆動される。 That is, the node N10 is driven by tri-state buffers TB101 and TB102. 読み出しデータのビット幅が1ビットのときにはノードN10とノードN11との間の配線やトランスファゲートTG10などによってビット幅が2ビットのときよりも出力バッファ100,110の負荷が大きくなる。 The bit width of the read data is loaded in the output buffers 100, 110 than when the bit width is 2 bits, such as by wiring and transfer gates TG10 between the node N10 and the node N11 becomes large when the 1-bit. そこでこのDRAMでは、読み出しデータのビット幅が1ビットのときはトライステートバッファTB101およびTB102をともに動作させることによってビット幅が2ビットのときよりも出力バッファ100,110の駆動能力を大きくしている。 Therefore, in this DRAM, the bit width of the read data is large driving capability of the output buffer 100, 110 than when the bit width is 2 bits by both operate tristate buffers TB101 and TB102 when the 1-bit . 出力バッファ100内のトライステートバッファTB101およびTB102によって駆動されたノードN10の電圧は(トランスファゲートTG10)−(ノードN11)を介してデータ出力端子DOUT1から1ビットデータとして外部に出力される。 Tristate buffers TB101 and voltage of the driving node N10 by TB102 in the output buffer 100 (transfer gate TG10) - output (node ​​N11) to the outside as one-bit data from the data output terminal DOUT1 through.

なお、ここではデータ出力端子DOUT1を1ビットデータの出力端子としたけれどもデータ出力端子DOUT0を1ビットデータの出力端子としてもよい。 Here, may the data output terminal DOUT0 but was a data output terminal DOUT1 and the output terminal of the 1-bit data as an output terminal of the 1-bit data. このとき出力バッファ110は上述の出力バッファ100におけるのと同様にして駆動能力を大きくする。 At this time, the output buffer 110 to increase the to drivability in the same manner as in the output buffer 100 described above.

<効果> <Effect>
以上のように第7の実施形態によるDRAMでは、出力バッファ100,110内にトライステートバッファTB101,TB102を設けたため、読み出しデータのビット幅が2ビットのときの出力バッファ100,110の駆動能力よりもビット幅が1ビットのときの出力バッファ100,110の駆動能力を大きくすることができる。 In the DRAM according to the seventh embodiment as described above, for providing the tristate buffer TB 101, TB102 in the output buffer 100 and 110, the driving capability of the output buffer 100 and 110 when the bit width of the read data is 2 bits can also bit width to increase the driving capability of the output buffer 100, 110 when the 1-bit. これにより、読み出しデータのビット幅が2ビットのときと1ビットのときとでアクセス時間のばらつきを小さくすることができる。 This allows the bit width of the read data to reduce variations in access time between the time of the 1 bit time of 2 bits.

また、読み出しデータのビット幅が1ビットのとき出力バッファ100または110のうちデータの読み出しに関与しない出力バッファは不活性化されるため、データの読み出しに関与する出力バッファの駆動能力を大きくしてもDRAM全体の消費電力の増加を抑えることができる。 Further, the output buffer bit width of the read data is not involved in the reading of data out of the output buffer 100 or 110 when one bit is to be inactivated, by increasing the driving capability of the output buffer that are involved in reading data it can also suppress an increase in power consumption of the entire DRAM.

<なお書き> <The write>
なお、ここでは読み出しデータのビット幅が2ビット/1ビットの場合について説明したけれどもこれ以外のビット幅の場合にも上述の出力バッファを同様に適用することができる。 Here, it can be applied also in the same manner the output buffer of the above-described case of the other bit width but has been described when the bit width of the read data is 2-bit / 1 bit.

また、ここでは出力バッファ100,110内のトライステートバッファの数を2つとしたけれども3つ以上にしてもよい。 Also, here may be three or more but was two and the number of tri-state buffer in the output buffer 100 and 110.

また、出力バッファ内のトライステートバッファの制御は、ビット幅に対応して配置されたトライステートバッファをそれぞれ所定のビット幅のときに活性化したり、あるビット幅以下のときに初めて活性化したりする制御でもよい。 The control of the tri-state buffer in the output buffer, or activated when the respective predetermined bit width tristate buffers arranged corresponding to the bit width, or first activated when under a certain bit width it may be in control.

また、ビット幅を認識できる外部入力やビット幅に割り当てられたフューズを活用してビット幅選択信号BWSを制御してもよい。 It is also possible to control the bit width selection signals BWS by utilizing a fuse assigned to the external input and the bit width can recognize the bit width.

また、ここではビット幅に応じて駆動能力を変えることができるバッファの適用例の1つとして出力バッファ100,110を説明した。 It was also described an output buffer 100 and 110 as one application example of the buffer that can change the driving ability in accordance with the bit width here. この出力バッファ100,110と同様のバッファを、ビット幅に応じて負荷が変わる入力回路や出力回路などにも適用することができる。 The same buffer and the output buffer 100 and 110, can also be applied to a input circuit and output circuit load varies depending on the bit width.

また、ここでは読み出しデータのビット幅に応じて出力バッファ100,110の駆動能力を変えているけれども、実デバイスでアクセス時間など性能に問題が生じた場合にも出力バッファ100,110の駆動能力を変えることができるようにしておけばより最適な半導体記憶装置を提供できる。 Further, although here is changing the driving ability of the output buffer 100 and 110 in accordance with the bit width of the read data, the driving capability of the output buffer 100 and 110 even if a problem on the performance and access time occurs in the actual device it can provide more optimal semiconductor memory device Once you have to be varied.

(第8の実施形態) (Eighth Embodiment)
この発明の第8の実施形態によるDRAMは、図11に示した出力バッファ100,110に代えて図12に示す出力バッファ100,110を備え、さらに図12に示す周波数検知回路120を備える。 DRAM according to an eighth embodiment of the present invention comprises an output buffer 100 and 110 shown in FIG. 12 in place of the output buffer 100 and 110 shown in FIG. 11, further comprising a frequency detecting circuit 120 shown in FIG. 12. その他の構成は図10に示したDRAMと同様である。 Other configurations are the same as the DRAM shown in FIG. 10.

図12を参照して、周波数検知回路120は、DRAMの動作周波数が所定の周波数以上であるとき活性の判定信号FSを出力し、それ以外のときは不活性の判定信号FSを出力する。 Referring to FIG. 12, the frequency detection circuit 120, the operating frequency of the DRAM outputs a determination signal FS of the active time is greater than or equal to the predetermined frequency, at other times and outputs a determination signal FS inactive.

トライステートバッファTB102内のNAND回路ND102は、リードアンプRA10(RA11)からの出力信号とイネーブル信号RE10(RE11)と判定信号FSとのNANDを出力する。 NAND circuits in the tri-state buffer TB102 ND102 outputs the NAND of the output signal and the enable signal from the read amplifier RA10 (RA11) RE10 and (RE11) and the determination signal FS. NOR回路NR102は、判定信号FSの反転信号とイネーブル信号RE10(RE11)の反転信号とリードアンプRA10(RA11)からの出力信号とのNORを出力する。 NOR circuit NR102 outputs the NOR of the inverted signal and the output signal from the read amplifier RA10 (RA11) of the inverted signal and the enable signal of the determination signal FS RE10 (RE11). 図12に示すトライステートバッファTB102は、判定信号FSおよびイネーブル信号RE10(RE11)がともに活性のとき、リードアンプRA10(RA11)からの出力信号に応じて出力ノードN102を駆動し、判定信号FSおよびイネーブル信号RE10(RE11)のうち少なくとも一方が不活性のとき出力ノードN102をHi−Z(ハイインピーダンス)状態にする。 Tristate buffer TB102 shown in FIG. 12, when the determination signal FS and an enable signal RE 10 (RE11) is active both to drive the output node N102 in response to the output signal from the read amplifier RA10 (RA11), the determination signals FS and at least one of the enable signals RE 10 (RE11) to the output node N102 when inactive to Hi-Z (high impedance) state.

次に、以上のように構成された出力バッファ100(110)の動作について説明する。 Next, the operation of the constructed output buffer 100 (110) as described above will be described.

DRAMの動作周波数が所定の周波数よりも低いとき、周波数検知回路120は不活性の判定信号FSを出力する。 When the operating frequency of the DRAM is lower than a predetermined frequency, the frequency detecting circuit 120 outputs a determination signal FS inactive. 不活性の判定信号FSに応答してトライステートバッファTB102が不活性化され、出力ノードN102がHi−Z状態になる。 Tri-state buffer TB102 in response to the determination signal FS inactive is inactivated, the output node N102 becomes Hi-Z state. これにより、出力バッファ100(110)は、トライステートバッファTB101のみによってノードN10(N11)を駆動する。 Thus, the output buffer 100 (110) drives the node N10 (N11) only by tri-state buffer TB 101.

一方、DRAMの動作周波数が所定の周波数以上のとき、周波数検知回路120は活性の判定信号FSを出力する。 On the other hand, when the operating frequency of the DRAM is equal to or higher than a predetermined frequency, the frequency detecting circuit 120 outputs the activity of the determination signal FS. これにより、出力バッファ100(110)は、トライステートバッファTB100およびTB101によってノードN10(N11)を駆動する。 Thus, the output buffer 100 (110) drives the node N10 to (N11) by tri-state buffers TB100 and TB 101.

以上のように出力バッファ100および110は、DRAMの動作周波数が所定の周波数よりも低いときトライステートバッファTB102を不活性化するため、トライステートバッファTB102による消費電力の分だけ全体の消費電力を少なくすることができる。 Output buffer 100 and 110 as described above, since the operating frequency of the DRAM to inactivate tristate buffers TB102 is lower than the predetermined frequency, the less power consumption of the entire amount corresponding to the power consumption by the tri-state buffer TB102 can do.

また、動作周波数に応じて出力バッファの駆動能力を変えることにより、仕様上アクセス時間やサイクル時間を律速させないような場合においては最適な消費電力を自動で設定することができる。 Further, by changing the driving capability of the output buffer in accordance with the operating frequency, when the specifications on the access time and cycle time so as not to rate-determining can be automatically set an optimum power consumption.

(第9の実施形態) (Ninth Embodiment)
<DRAMの全体構成> <Overall configuration of a DRAM>
図13は、この発明の第9の実施形態によるDRAMの全体構成を示すブロック図である。 Figure 13 is a block diagram showing the entire structure of a DRAM according to a ninth embodiment of the present invention. 図13に示すDRAMは、書き込み回路130と、メインブロックMBK0,MBK1と、データ線対(DL0,/DL0)−(DL3,/DL3)とを備える。 DRAM 13 includes a write circuit 130, a main block MBK0, MBK1, the data line pair (DL0, / DL0) - and a (DL3, / DL3).

書き込み回路130は、インバータIV0−IV3と、NチャネルMOSトランジスタT0−T7と、AND回路AD130−AD137と、制御回路131とを含む。 The write circuit 130 includes inverters IV0-IV3, and N-channel MOS transistor T0-T7, an AND circuit AD130-AD137, and a control circuit 131. NチャネルMOSトランジスタT0,T2,T4,T6は、ノードN130−N133とノードN134−N137との間に接続され、アドレスビットA0に応答してオン/オフする。 N-channel MOS transistor T0, T2, T4, T6 is connected between the node N130-N133 and the node N134-N137, and turned on / off in response to the address bit A0. アドレスビットA0は、アクセスすべきメモリセルに対応するアドレス信号の一部である。 Address bits A0 is the part of the address signal corresponding to the memory cell to be accessed. ノードN130−N133は書き込みデータDI0−DI3を受ける。 Node N130-N133 is subject to write data DI0-DI3. インバータIV0−IV3は、ノードN130−N133とNチャネルMOSトランジスタT1,T3,T5,T7との間に接続され、書き込みデータDI0−DI3を反転する。 Inverter IV0-IV3 is connected between the node N130-N133 and N-channel MOS transistors T1, T3, T5, T7, inverting the write data DI0-DI3. NチャネルMOSトランジスタT1,T3,T5,T7は、インバータIV0−IV3の出力ノードとノードN134−N137との間に接続され、アドレスビットA1に応答してオン/オフする。 N-channel MOS transistors T1, T3, T5, T7 is connected between the inverter IV0-IV3 output node and the node N134-N137, and turned on / off in response to the address bit A1. アドレスビットA1は、アクセスすべきメモリセルに対応するアドレス信号の一部である。 Address bit A1 is part of the address signal corresponding to the memory cell to be accessed. 制御回路131は、列アドレス信号に応答して制御信号C10−C13を出力する。 The control circuit 131 outputs a control signal C10-C13 in response to a column address signal. AND回路AD130,AD132,AD134,AD136は、ノードN134−N137に与えられる書き込みデータと制御回路131からの制御信号C10−C13との論理積をデータ線DL0−DL3に出力する。 AND circuit AD130, AD132, AD134, AD136 outputs a logical product of the control signal C10-C13 from the write data and control circuit 131 is supplied to the node N134-N137 in the data lines DL0-DL3. AND回路AD131,AD133,AD135,AD137は、ノードN134−N137に与えられる書き込みデータの反転データと制御回路131からの制御信号C10−C13との論理積をデータ線/DL0−/DL3に出力する。 AND circuit AD131, AD133, AD135, AD137 outputs a logical product of the control signal C10-C13 from the inversion data and control circuit 131 of the write data supplied to the node N134-N137 in the data line / DL0- / DL3.

メインブロックMBK0は、サブブロックSBK00−SBK03と、列選択回路141,142と、列選択線WS141−WS148と、ビット線プリチャージ回路143と、センスアンプドライバ144と、配線NGA0,NGB0とを含む。 Main block MBK0 includes a sub-block SBK00-SBK03, a column selection circuit 141, a column selection line WS141-WS148, a bit line precharge circuit 143, a sense amplifier driver 144, and a wiring NGA0, NGB0. 配線NGA0,NGB0の一端は、電源電圧VDDを受ける電源ノードに接続され、他端はサブブロックSBK00−SBK03に共通に接続される。 One end of the wiring NGA0, NGB0 is connected to a power supply node receiving a supply voltage VDD, and the other end is commonly connected to the sub-block SBK00-SBK03. サブブロックSBK00−SBK03はデータ線対(DL0,/DL0)−(DL3,/DL3)に対応して設けられる。 Subblocks SBK00-SBK03 data line pair (DL0, / DL0) - (DL3, / DL3) are provided corresponding to the. 列選択回路141,142は、アドレスビットA0に応答して活性化し、列アドレス信号に対応する列選択線WS141−WS144,WS145−WS148を活性化する。 Column selection circuits 141 and 142 is activated in response to the address bits A0, it activates the column select lines WS141-WS144, WS145-WS148 corresponding to the column address signal. ビット線プリチャージ回路143は、プリチャージ信号PR10に応答してサブブロックSBK00−SBK03内のビット線(図示せず)を配線SEP,SENを介して1/2VDDレベルにプリチャージする。 Bit line precharge circuit 143, the wiring SEP bit lines in sub-block SBK00-SBK03 response (not shown) to a precharge signal PR10, precharged to 1 / 2VDD level through the SEN. センスアンプドライバ144は、サブブロックSBK00−SBK03内のセンスアンプ(図示せず)を活性化する。 The sense amplifier driver 144 activates a sense amplifier in the sub-block SBK00-SBK03 (not shown).

メインブロックMBK1は、サブブロックSBK10−SBK13と、列選択回路151,152と、列選択線WS151−WS158と、ビット線プリチャージ回路153と、センスアンプドライバ154と、配線NGA1,NGB1とを含む。 Main block MBK1 includes a sub-block SBK10-SBK13, a column selection circuit 151, a column selection line WS151-WS158, a bit line precharge circuit 153, a sense amplifier driver 154, and a wiring NGA1, NGB1. 配線NGA1,NGB1の一端は、接地電圧VSSを受ける接地ノードに接続され、他端はサブブロックSBK10−SBK13に共通に接続される。 One end of the wiring NGA1, NGB1 is connected to a ground node receiving ground voltage VSS, and the other end is commonly connected to the sub-block SBK10-SBK13. サブブロックSBK10−SBK13はデータ線対(DL0,/DL0)−(DL3,/DL3)に対応して設けられる。 Subblocks SBK10-SBK13 data line pair (DL0, / DL0) - (DL3, / DL3) are provided corresponding to the. 列選択回路151,152は、アドレスビットA1に応答して活性化され、列アドレス信号に対応する列選択線WS151−WS154,WS155−WS158を活性化する。 Column selection circuits 151 and 152 is activated in response to the address bits A1, it activates the column select lines WS151-WS154, WS155-WS158 corresponding to the column address signal. ビット線プリチャージ回路153は、プリチャージ信号PR11に応答してサブブロックSBK10−SBK13内のビット線(図示せず)を配線SEP,SENを介して1/2VDDレベルにプリチャージする。 Bit line precharge circuit 153, the wiring SEP bit lines in sub-block SBK10-SBK13 response (not shown) to a precharge signal PR11, precharged to 1 / 2VDD level through the SEN. センスアンプドライバ154は、サブブロックSBK10−SBK13内のセンスアンプ(図示せず)を活性化する。 The sense amplifier driver 154 activates a sense amplifier in the sub-block SBK10-SBK13 (not shown).

<サブブロックSBK00の内部構成> <Internal configuration of the sub-block SBK00>
図14は、図13に示したサブブロックSBK00の内部構成を示すブロック図である。 Figure 14 is a block diagram showing the internal configuration of the sub-blocks SBK00 shown in FIG. 13. 図14を参照して、サブブロックSBK00は、メモリセルMC141−MC148と、ワード線WL11,WL12と、ビット線対(BL11,/BL11)−(BL14,/BL14)と、センスアンプS141−S144と、NチャネルMOSトランジスタT141−T148,T151−T158とを含む。 Referring to FIG. 14, the sub-block SBK00 includes a memory cell MC141-MC148, a word line WL11, WL12, bit line pairs (BL11, / BL11) - (BL14, / BL14) and a sense amplifier S141-S144 , and an N-channel MOS transistors T141-T148, T151-T158.

メモリセルMC141−MC148は行および列に配置される。 It is arranged in the memory cell MC141-MC148 rows and columns. ワード線WL11,WL12は行に配置される。 It is arranged in the word line WL11, WL12 row. ワード線WL11はメモリセルMC141−MC144に対応して配置される。 Word line WL11 are arranged corresponding to the memory cell MC141-MC144. ワード線WL12はメモリセルMC145−MC148に対応して配置される。 Word line WL12 are arranged corresponding to the memory cell MC145-MC148. ビット線対(BL11,/BL11)−(BL14,/BL14)は列に配置される。 Bit line pairs (BL11, / BL11) - (BL14, / BL14) are arranged in columns. ビット線BL11−BL14はメモリセルMC141−MC144に対応して配置される。 Bit line BL11-BL 14 are arranged corresponding to the memory cell MC141-MC144. ビット線/BL11−/BL14はメモリセルMC145−MC148に対応して配置される。 Bit line / BL11- / BL14 are arranged corresponding to the memory cell MC145-MC148.

NチャネルMOSトランジスタT141−T144は、配線NGB0とNチャネルMOSトランジスタT151−T154との間に接続され、データ線DL0の電圧をゲートに受ける。 N-channel MOS transistors T141-T144 are connected between line NGB0 and N-channel MOS transistors T151-T154, receiving the voltage of the data line DL0 to the gate. NチャネルMOSトランジスタT151−T154は、NチャネルMOSトランジスタT141−T144とビット線BL11−BL14との間に接続され、列選択線WS141−WS144の電圧レベルに応答してオン/オフする。 N-channel MOS transistors T151-T154 are connected between the N-channel MOS transistors T141-T144 and the bit lines BL11-BL 14, turned on / off in response to the voltage level of the column selection lines WS141-WS144.

NチャネルMOSトランジスタT145−T148は、配線NGA0とNチャネルMOSトランジスタT155−T158との間に接続され、データ線/DL0の電圧をゲートに受ける。 N-channel MOS transistors T145-T148 are connected between line NGA0 and N-channel MOS transistors T155-T158, receiving the voltage of the data line / DL0 gate. NチャネルMOSトランジスタT155−T158は、NチャネルMOSトランジスタT145−T148とビット線/BL11−/BL14との間に接続され、列選択線WS145−WS148の電圧レベルに応答してオン/オフする。 N-channel MOS transistors T155-T158 are connected between the N-channel MOS transistors T145-T148 and the bit line / BL11- / BL 14, turned on / off in response to the voltage level of the column selection lines WS145-WS148.

センスアンプS141−S144は、ビット線対(BL11,/BL11)−(BL14,/BL14)の電位差を増幅する。 Sense amplifiers S141-S144, the bit line pairs (BL11, / BL11) - (BL14, / BL14) for amplifying the potential difference.

なお、サブブロックSBK01−SBK03,SBK10−SBK13の内部構成も図14に示したサブブロックSBK00の内部構成と同様である。 The internal structure of the sub-blocks SBK01-SBK03, SBK10-SBK13 is similar to the internal configuration of the sub-blocks SBK00 shown in FIG.

<書き込み動作> <Write Operation>
次に、以上のように構成されたDRAMの書き込み動作について説明する。 Next, an explanation will be made of the write operation of the DRAM is configured as described above. このDRAMでは、1/2VDDレベルにプリチャージされたビット線対の一方をプルアップまたはプルダウンすることによってデータを書き込む。 In the DRAM, writing data by pull-up or pull down one of the precharged bit line pair 1 / 2VDD level. 具体的には、メインブロックMBK0内のサブブロックSBK00−SBK13に対してはビット線対の一方をプルアップすることによってデータを書き込み、メインブロックMBK1内のサブブロックSBK10−SBK13に対してはビット線対の一方をプルダウンすることによってデータを書き込む。 Specifically, the write data by pulling up one of the bit line pair with respect to the sub block SBK00-SBK13 in the main block MBK0, the bit line with respect to the sub block SBK10-SBK13 in the main block MBK1 writing data by pulling down one of the pairs. また、アドレス信号のうちのアドレスビットA0によってメインブロックMBK0が選択され、アドレスビットA1によってメインブロックMBK1が選択される。 The main block MBK0 is selected by address bits A0 of the address signal, the main block MBK1 is selected by address bits A1. 以下では、メインブロックMBK0内のメモリセルにデータを書き込む場合とメインブロックMBK1内のメモリセルにデータを書き込む場合とに分けて説明する。 Hereinafter, description is divided into a case where data is written in the memory cell when the main block MBK1 writing data to memory cells in the main block MBK0.

(1)メインブロックMBK0内のメモリセルにデータを書き込む場合 サブブロックSBK00−SBK03内のメモリセルMC141にHレベルのデータDIN0−DIN3を書き込む場合を例に説明する。 (1) it will be described as an example a case of writing a H-level data DIN0-DIN3 the memory cell MC141 in the sub-block SBK00-SBK03 when writing data to memory cells in the main block MBK0.

最初、サブブロックSBK00−SBK03内のビット線対(BL11,/BL11)−(BL14,/BL14)はビット線プリチャージ回路143によって1/2VDDレベルにプリチャージされている。 First, the sub-block SBK00-SBK03 the bit line pairs (BL11, / BL11) - (BL14, / BL14) are precharged by the bit line precharge circuit 143 in 1 / 2VDD level.

アクセスすべきメモリセルに対応するアドレス信号が与えられる。 Address signal corresponding to the memory cell to be accessed is given. アドレス信号のうちアドレスビットA0は活性化され、アドレスビットA1は不活性化されている。 Address bits A0 of the address signal is activated, the address bits A1 is deactivated. 活性のアドレスビットA0に応答して書き込み回路130内のNチャネルMOSトランジスタT0,T2,T4,T6がオンになる。 In response to activation of the address bits A0 N-channel MOS transistors in the write circuit 130 T0, T2, T4, T6 is turned on. 一方、不活性のアドレスビットA1に応答してNチャネルMOSトランジスタT1,T3,T5,T7はオフになる。 On the other hand, N-channel MOS transistors T1, T3, T5, T7 in response to the address bits A1 inert is turned off. Hレベルの書き込みデータDIN0−DIN3がNチャネルMOSトランジスタT0,T2,T4,T6を介してAND回路AD130−AD137の入力に与えられる。 H level of the write data DIN0-DIN3 is applied to the input of the AND circuit AD130-AD137 through the N-channel MOS transistor T0, T2, T4, T6. また、アドレス信号に応答して制御回路131は活性の制御信号C10−C13をAND回路AD130−AD137に与える。 Further, the control circuit 131 in response to an address signal provides a control signal C10-C13 of the active to the AND circuit AD130-AD137. これにより、AND回路AD130,AD132,AD134,AD136の出力は活性化され、AND回路AD131,AD133,AD135,AD137の出力は不活性化される。 Thus, the output of the AND circuit AD130, AD132, AD134, AD136 is activated, the output of the AND circuit AD131, AD133, AD135, AD137 is inactivated. すなわち、データ線DL0−DL3はHレベル(VDDレベル)になり、データ線/DL0−/DL3はLレベル(VSSレベル)になる。 That is, the data lines DL0-DL3 becomes H level (VDD level), the data line / DL0- / DL3 becomes L level (VSS level). この結果、サブブロックSBK00−SBK03内のNチャネルMOSトランジスタT141−T144はオンになり、NチャネルMOSトランジスタT145−T148はオフになる。 As a result, N-channel MOS transistors T141-T144 in the sub-block SBK00-SBK03 is turned on, N-channel MOS transistors T145-T148 is turned off.

アドレス信号に応答してサブブロックSBK00−SBK03内のワード線WL11が活性化される。 Word line WL11 of the sub-block SBK00-SBK03 in response to the address signal is activated. これにより、サブブロックSBK00−SBK03内のメモリセルMC141からビット線BL11にデータが読み出される。 Thus, data is read from the memory cell MC141 in the sub-block SBK00-SBK03 the bit line BL11. また、活性のアドレスビットA0に応答して列選択回路141,142が活性化され、列選択回路141,142によって列選択線WS141,WS145が活性化される。 Further, the column selection circuits 141 and 142 in response to activation of the address bits A0 is activated, column selection lines WS141, WS145 by the column selection circuit 141 and 142 are activated. これにより、サブブロックSBK00−SBK03内のNチャネルMOSトランジスタT151,T155がオンになる。 Thus, N-channel MOS transistor in the sub-block SBK00-SBK03 T151, T155 are turned on. NチャネルMOSトランジスタT141はオンであるため、サブブロックSBK00−SBK03内のビット線BL11と配線NGB0とが接続される。 Since N-channel MOS transistor T141 is on, the bit line BL11 in a sub-block SBK00-SBK03 and wiring NGB0 are connected. 配線NGB0の他端は電源ノードに接続されている。 The other end of the wiring NGB0 is connected to the power supply node. したがってビット線BL11の電位はプリチャージレベルから上昇する。 Therefore the potential of the bit line BL11 is raised from precharge level. 一方、NチャネルMOSトランジスタT145はオフであるため、ビット線/BL11の電位は1/2VDDレベルのままである。 On the other hand, N-channel MOS transistor T145 is off, the potential of the bit line / BL11 remains at 1 / 2VDD level. そしてセンスアンプS141が活性化され、ビット線対(BL11,/BL11)の電位差が増幅される。 The sense amplifiers S141 is activated, the bit line pairs (BL11, / BL11) is the potential difference is amplified. これにより、ビット線BL11の電位はVDDレベル、ビット線/BLの電位はVSSレベルになる。 Thus, the potential of the bit line BL11 is VDD level, the potential of the bit line / BL to the VSS level. このようにしてサブブロックSBK00−SBK03内のメモリセルMC141にHレベルのデータDIN0−DIN3が書き込まれる。 Such data DIN0-DIN3 the H level is written to the memory cell MC141 in the sub-block SBK00-SBK03 to.

(2)メインブロックMBK1内のメモリセルにデータを書き込む場合 サブブロックSBK10−SBK13内のメモリセルMC141にHレベルのデータDIN0−DIN3を書き込む場合を例に説明する。 (2) it will be described an example in which writing H-level data DIN0-DIN3 the memory cell MC141 in the sub-block SBK10-SBK13 when writing data to memory cells in the main block MBK1.

最初、サブブロックSBK10−SBK13内のビット線対(BL11,/BL11)−(BL14,/BL14)はビット線プリチャージ回路153によって1/2VDDレベルにプリチャージされている。 First, the sub-block SBK10-SBK13 the bit line pairs (BL11, / BL11) - (BL14, / BL14) are precharged by the bit line precharge circuit 153 in 1 / 2VDD level.

アクセスすべきメモリセルに対応するアドレス信号が与えられる。 Address signal corresponding to the memory cell to be accessed is given. アドレス信号のうちアドレスビットA0は不活性化され、アドレスビットA1は活性化されている。 Address bits A0 of the address signal is inactivated, the address bit A1 is activated. 活性のアドレスビットA1に応答して書き込み回路130内のNチャネルMOSトランジスタT1,T3,T5,T7がオンになる。 In response to activation of the address bits A1 N-channel MOS transistors in the write circuit 130 T1, T3, T5, T7 is turned on. 一方、不活性のアドレスビットA0に応答してNチャネルMOSトランジスタT0,T2,T4,T6はオフになる。 On the other hand, N-channel MOS transistor T0 in response to the address bits A0 inert, T2, T4, T6 is turned off. Hレベルの書き込みデータDIN0−DIN3はインバータIV0−IV3によって反転され、NチャネルMOSトランジスタT1,T3,T5,T7を介してAND回路AD130−AD137の入力に与えられる。 Write data DIN0-DIN3 of H level is inverted by the inverter IV0-IV3, it applied to the input of the AND circuit AD130-AD137 through the N-channel MOS transistors T1, T3, T5, T7. また、アドレス信号に応答して制御回路131は活性の制御信号C10−C13をAND回路AD130−AD137に与える。 Further, the control circuit 131 in response to an address signal provides a control signal C10-C13 of the active to the AND circuit AD130-AD137. これにより、AND回路AD131,AD133,AD135,AD137の出力は活性化され、AND回路AD130,AD132,AD134,AD136の出力は不活性化される。 Thus, the output of the AND circuit AD131, AD133, AD135, AD137 is activated, the output of the AND circuit AD130, AD132, AD134, AD136 is inactivated. すなわち、データ線DL0−DL3はLレベル(VSSレベル)になり、データ線/DL0−/DL3はHレベル(VDDレベル)になる。 That is, the data lines DL0-DL3 becomes L level (VSS level), the data line / DL0- / DL3 becomes H level (VDD level). この結果、サブブロックSBK10−SBK13内のNチャネルMOSトランジスタT145−T148はオンになり、NチャネルMOSトランジスタT141−T144はオフになる。 As a result, N-channel MOS transistors T145-T148 in the sub-block SBK10-SBK13 is turned on, N-channel MOS transistors T141-T144 is turned off.

アドレス信号に応答してサブブロックSBK10−SBK13内のワード線WL11が活性化される。 Word line WL11 of the sub-block SBK10-SBK13 in response to the address signal is activated. これにより、サブブロックSBK10−SBK13内のメモリセルMC141からビット線BL11にデータが読み出される。 Thus, data is read from the memory cell MC141 in the sub-block SBK10-SBK13 the bit line BL11. また、活性のアドレスビットA1に応答して列選択回路151,152が活性化され、列選択回路151,152によって列選択線WS151,WS155が活性化される。 The column selection circuit 151, 152 in response to activation of the address bits A1 is activated, column selection lines WS151, WS155 by the column selection circuit 151 and 152 are activated. これにより、サブブロックSBK10−SBK13内のNチャネルMOSトランジスタT151,T155がオンになる。 Thus, N-channel MOS transistor in the sub-block SBK10-SBK13 T151, T155 are turned on. NチャネルMOSトランジスタT141はオフであるため、ビット線BL11の電位は1/2VDDレベルのままである。 N-channel MOS transistor T141 is because it is off, the potential of the bit line BL11 remains at 1 / 2VDD level. 一方、NチャネルMOSトランジスタT145はオンであるため、サブブロックSBK10−SBK13内のビット線/BL11と配線NGA1とが接続される。 On the other hand, N-channel MOS transistor T145 is on, the bit line / BL11 in a sub-block SBK10-SBK13 and wiring NGA1 are connected. 配線NGA1の他端は接地ノードに接続されている。 The other end of the wiring NGA1 is connected to the ground node. したがってビット線/BL11の電位はプリチャージレベルから下降する。 Therefore the potential of the bit line / BL11 is lowered from the precharge level. そしてセンスアンプS141が活性化され、ビット線対(BL11,/BL11)の電位差が増幅される。 The sense amplifiers S141 is activated, the bit line pairs (BL11, / BL11) is the potential difference is amplified. これにより、ビット線BL11の電位はVDDレベル、ビット線/BLの電位はVSSレベルになる。 Thus, the potential of the bit line BL11 is VDD level, the potential of the bit line / BL to the VSS level. このようにしてサブブロックSBK10−SBK13内のメモリセルMC141にHレベルのデータDIN0−DIN3が書き込まれる。 Such data DIN0-DIN3 the H level is written to the memory cell MC141 in the sub-block SBK10-SBK13 to.

<効果> <Effect>
メモリセルアレイや電源線の配置の影響によってビット線のプリチャージレベルが変動することがある。 Precharge level of the bit line due to the influence of the arrangement of the memory cell array and the power supply line may fluctuate. ビット線のプリチャージレベルが1/2VDDレベルよりも高くなる場合において、ビット線対の一方をプルアップすることによって書き込みを行うときには書き込みマージンが少なくなる。 In the case where the precharge level of the bit line is higher than 1 / 2VDD level, the write margin decreases when performing writing by pulling up one of the bit line pair. また、ビット線のプリチャージレベルが1/2VDDレベルよりも低くなる場合において、ビット線対の一方をプルダウンすることによって書き込みを行うときにはマージンが少なくなる。 Further, in the case where the precharge level of the bit line is lower than 1 / 2VDD level, the margin is reduced when performing writing by pulling down one of the bit line pair.

第9の実施形態によるDRAMでは、アドレスビットA0で認識できるメインブロックMBK0内のメモリセルへの書き込みはビット線対の一方をプルアップすることによって行い、アドレスビットA1で認識できるメインブロックMBK1内のメモリセルへの書き込みはビット線対の一方をプルダウンすることによって行う。 In the DRAM according to the ninth embodiment, writing to the memory cell in the main block MBK0 that can be recognized by the address bits A0 is done by pulling up one of the bit line pair, in the main block MBK1 that can be recognized by the address bits A1 writing to the memory cell performed by pulling down one of the bit line pair. したがって、ビット線のプリチャージレベルが1/2VDDレベルよりも上昇する箇所にメインブロックMBK1を配置したり、ビット線のプリチャージレベルが1/2VDDレベルよりも下降する箇所にメインブロックMBK0を配置したりすれば、よりマージンのある書き込みを行うことができる。 Therefore, the precharge level of the bit line is 1 / 2VDD or to place main block MBK1 at positions rises above the level, the main block MBK0 disposed at a position precharge level of the bit line is lowered than 1 / 2VDD level if or can be written a more margin.

(第10の実施形態) (Tenth Embodiment)
図15は、この発明の第10の実施形態によるDRAMの全体構成を示すブロック図である。 Figure 15 is a block diagram showing the entire structure of a DRAM according to the tenth embodiment of the present invention. 図15に示すDRAMは、図13に示したDRAMに加えてさらに、インバータIV151,IV152と、NチャネルMOSトランジスタT151−T154とを備える。 DRAM shown in FIG. 15, in addition to the DRAM shown in FIG. 13 includes an inverter IV151, IV152, and a N-channel MOS transistors T151-T154. インバータIV151は、接地電圧VSSを反転して出力する。 The inverter IV151 is, inverts the ground voltage VSS. NチャネルMOSトランジスタT151は、インバータIV151の出力ノードとノードN151との間に接続され、アドレスビットA0に応答してオン/オフする。 N-channel MOS transistor T151 is connected between the output node and the node N151 of the inverter IV151, and turned on / off in response to the address bit A0. NチャネルMOSトランジスタT153は、接地電圧VSSを受ける接地ノードとノードN151との間に接続され、アドレスビットA1に応答してオン/オフする。 N-channel MOS transistor T153 is connected between the ground node and the node N151 receiving a ground voltage VSS, and turned on / off in response to the address bit A1. インバータIV152は、接地電圧VSSを反転して出力する。 The inverter IV152 is, inverts the ground voltage VSS. NチャネルMOSトランジスタT152は、インバータIV152の出力ノードとノードN152との間に接続され、アドレスビットA0に応答してオン/オフする。 N-channel MOS transistor T152 is connected between the output node and the node N152 of the inverter IV152, and turned on / off in response to the address bit A0. NチャネルMOSトランジスタT154は、接地ノードとノードN152との間に接続され、アドレスビットA1に応答してオン/オフする。 N-channel MOS transistor T154 is connected between the ground node and a node N152, and turned on / off in response to the address bit A1.

また、配線NGA0およびNGA1の一端はノードN151に接続され、配線NGB0およびNGB1の一端はノードN152に接続される。 One end of the wiring NGA0 and NGA1 is connected to the node N151, the one end of the wiring NGB0 and NGB1 is connected to the node N152.

以上のように構成されたDRAMでは、アドレスビットA0が活性でありかつアドレスビットA1が不活性のとき、NチャネルMOSトランジスタT151,T152がオンになり、T153,T154がオフになる。 In the DRAM constructed as described above, when the address bit A0 is active at and and address bits A1 is inactive, N-channel MOS transistors T151, T152 are turned on, T153, T154 is turned off. これにより、ノードN151およびN152を介して配線NGA0,MGB0の一端に電源電圧VDDが与えられる。 Thus, the power supply voltage VDD is applied to one end of the wiring NGA0, MGB0 via the node N151 and N152. そして第9の実施形態において説明したのと同様にしてメインブロックMBK0内のサブブロックSBK00−SBK03に対してビット線対の一方をプルアップすることによってデータが書き込まれる。 The data is written by the ninth pull up one of the bit line pair to the sub-blocks SBK00-SBK03 in the main block MBK0 in the same manner as described in the embodiment of.

一方、アドレスビットA0が不活性でありかつアドレスビットA1が活性のとき、NチャネルMOSトランジスタT151,T152はオフになり、NチャネルMOSトランジスタT153,T154はオンになる。 On the other hand, when the address bit A0 is inert and address bits A1 is active, N-channel MOS transistors T151, T152 is turned off, N-channel MOS transistors T153, T154 are turned on. これにより、ノードN151およびN152を介して配線NGA1,NGB1の一端に接地電圧VSSが与えられる。 Accordingly, the ground voltage VSS is applied to one end of the node N151 and N152 through the wiring NGA1, NGB1. そして第9の実施形態において説明したのと同様にしてメインブロックMBK1内のサブブロックSBK10−SBK13に対してビット線対の一方をプルダウンすることによってデータが書き込まれる。 The data is written by pulling down one of the bit line pair to the sub-blocks SBK10-SBK13 in the main block MBK1 in a manner similar to that described in the ninth embodiment.

このように、配線NGA0,NGB0,NGA1,NGB1の電圧レベルをアドレスビットA0,A1に応じてVDDまたはVSSに制御することができる。 Thus, it is possible to control to VDD or VSS in accordance with the voltage level of the wiring NGA0, NGB0, NGA1, NGB1 the address bits A0, A1.

(第11の実施形態) (Eleventh Embodiment)
図16は、この発明の第11の実施形態によるDRAMの全体構成を示すブロック図である。 Figure 16 is a block diagram showing the entire structure of a DRAM according to the eleventh embodiment of the invention. 図16に示すDRAMは、図15に示したDRAMに加えてさらに周波数検知回路160とインバータIV161とを備える。 DRAM shown in FIG. 16 further includes a frequency detection circuit 160 and an inverter IV161, in addition to the DRAM shown in FIG. 15. 周波数検知回路160は、DRAMの動作周波数が所定の周波数以上であるとき活性の判定信号FSを出力し、それ以外のときは不活性の判定信号FSを出力する。 Frequency detection circuit 160, the operating frequency of the DRAM outputs the activity determination signal FS when not less than a predetermined frequency, at other times and outputs a determination signal FS inactive. インバータIV161は、周波数検知回路160からの判定信号FSを反転する。 Inverter IV161 inverts the determination signal FS from the frequency detecting circuit 160. NチャネルMOSトランジスタT1,T3,T5,T7,T153,T154は、周波数検知回路160からの判定信号FSに応答してオン/オフする。 N-channel MOS transistors T1, T3, T5, T7, T153, T154 are turned on / off in response to the determination signal FS from the frequency detecting circuit 160. NチャネルMOSトランジスタT0,T2,T4,T6,T151,T152は、インバータIV161の出力に応答してオン/オフする。 N-channel MOS transistor T0, T2, T4, T6, T151, T152 are turned on / off in response to an output of the inverter IV161.

次に、以上のように構成されたDRAMの書き込み動作について説明する。 Next, an explanation will be made of the write operation of the DRAM is configured as described above.

DRAMの動作周波数が所定の周波数よりも低いとき、周波数検知回路160は不活性の判定信号FSを出力する。 When the operating frequency of the DRAM is lower than a predetermined frequency, the frequency detecting circuit 160 outputs a determination signal FS inactive. 不活性の判定信号FSに応答してNチャネルMOSトランジスタT1,T3,T5,T7,T153,T154はオフになる。 N-channel MOS transistor T1 in response to the determination signal FS inert, T3, T5, T7, T153, T154 is turned off. 一方、インバータIV161からの活性の信号に応答してNチャネルMOSトランジスタT0,T2,T4,T6,T151,T152はオンになる。 On the other hand, N-channel MOS transistor T0 in response to activation of the signal from the inverter IV161, T2, T4, T6, T151, T152 are turned on. これにより、ノードN151およびN152を介して配線NGA0,NGA1,MGB0,NGB1に電源電圧VDDが与えられる。 Thus, the power supply voltage VDD is applied to the wiring NGA0, NGA1, MGB0, NGB1 via the node N151 and N152. そして第9の実施形態において説明したのと同様にしてメインブロックMBK0内のサブブロックSBK00−SBK03に対してビット線対の一方をプルアップすることによってデータが書き込まれる。 The data is written by the ninth pull up one of the bit line pair to the sub-blocks SBK00-SBK03 in the main block MBK0 in the same manner as described in the embodiment of. また、メインブロックMBK0内のサブブロックSBK00−SBK03に対するのと同様にしてメインブロックMBK1内のサブブロックSBK10−SBK13に対してもビット線対の一方をプルアップすることによってデータが書き込まれる。 Further, data is written by the well pull up the one of the bit line pair to the sub-blocks SBK10-SBK13 in the main block MBK1 in the same manner as for the sub-block SBK00-SBK03 in the main block MBK0.

DRAMの動作周波数が所定の周波数以上のとき、周波数検知回路160は活性の判定信号FSを出力する。 When the operating frequency of the DRAM is equal to or higher than a predetermined frequency, the frequency detecting circuit 160 outputs the activity of the determination signal FS. 活性の判定信号FSに応答してNチャネルMOSトランジスタT1,T3,T5,T7,T153,T154はオンになる。 N-channel MOS transistor in response to activation of the determination signal FS T1, T3, T5, T7, T153, T154 are turned on. 一方、インバータIV161からの不活性の信号に応答してNチャネルMOSトランジスタT0,T2,T4,T6,T151,T152はオフになる。 On the other hand, N-channel MOS transistor T0 in response to inactivation of the signal from the inverter IV161, T2, T4, T6, T151, T152 is turned off. これにより、ノードN151およびN152を介して配線NGA0,NGA1,MGB0,NGB1に接地電圧VSSが与えられる。 Accordingly, the ground voltage VSS is applied to node N151 and N152 through the wiring NGA0, NGA1, MGB0, NGB1. そして第9の実施形態において説明したのと同様にしてメインブロックMBK1内のサブブロックSBK10−SBK13に対してビット線対の一方をプルダウンすることによってデータが書き込まれる。 The data is written by pulling down one of the bit line pair to the sub-blocks SBK10-SBK13 in the main block MBK1 in a manner similar to that described in the ninth embodiment. また、メインブロックMBK1内のサブブロックSBK10−SBK13に対するのと同様にしてメインブロックMBK0内のサブブロックSBK00−SBK03に対してもビット線対の一方をプルダウンすることによってデータが書き込まれる。 Further, data is written by pulling down one of the bit line pair is also the sub block SBK00-SBK03 in the main block MBK0 in the same manner as for the sub-block SBK10-SBK13 in the main block MBK1.

DRAMの動作周波数が低いときにはビット線のプリチャージレベルを1/2VDDレベルに十分に維持できる。 Can be maintained sufficiently precharge level of the bit lines in 1 / 2VDD level when a low operating frequency of the DRAM. これに対してDRAMの動作周波数が高くなると、ビット線のプリチャージレベルを1/2VDDレベルに維持することが電源回路および電源線を強化するだけでは困難になる。 The operating frequency of the DRAM becomes higher contrast, it becomes difficult only it is to enhance the power supply circuit and the power supply line to maintain the precharge level of the bit lines in 1 / 2VDD level. その結果、ビット線のプリチャージレベルが1/2VDDレベルよりも上昇し、書き込みマージンが少なくなる。 As a result, the precharge level of the bit line is higher than 1 / 2VDD level, the write margin decreases. しかし第11の実施形態によるDRAMでは、動作周波数が所定の周波数以上のときはビット線対の一方をプルダウンすることによってデータを書き込む。 However, in DRAM according to the eleventh embodiment, the operating frequency is when the above predetermined frequency writing data by pulling down one of the bit line pair. したがって、動作周波数が高いときにも十分な書き込みマージンを確保できる。 Therefore, it is possible to ensure a sufficient write margin even at higher operating frequencies. なお、ここではDRAMの動作周波数が高くなるとビット線のプリチャージレベルが上昇し書き込みマージンが少なくなる場合について説明した。 Here, it has been described a case where the precharge level of the operating frequency of the DRAM becomes higher bit line is less elevated write margin. これとは逆にDRAMの動作周波数が高くなるとビット線のプリチャージレベルが下降し書き込みマージンが少なくなる場合も考えられる。 This precharge level of the operating frequency of the DRAM becomes higher bit lines are also considered when the write margin descends is reduced contrary to the. この場合には、動作周波数が所定の周波数以上のときはビット線対の一方をプルアップすることによってデータを書き込むようにすればよい。 In this case, when the operating frequency is higher than a predetermined frequency it may be to write data by pulling up one of the bit line pair. たとえば、周波数検知回路160からの判定信号FSの論理を反転させることによって実現できる。 For example, it can be realized by inverting the logic of the determination signal FS from the frequency detecting circuit 160.

(第12の実施形態) (Twelfth Embodiment)
図17は、この発明の第12の実施形態によるDRAMの全体構成を示すブロック図である。 Figure 17 is a block diagram showing the entire structure of a DRAM according to a twelfth embodiment of the present invention. 図17に示すDRAMは、図16に示した周波数検知回路160に代えてビット線レベル検知回路171および比較器172を備える。 DRAM shown in FIG. 17 includes a bit line level detecting circuit 171 and a comparator 172 in place of the frequency detection circuit 160 shown in FIG. 16. ビット線レベル検知回路171は、サブブロックSBK00−SBK03,SBK10−SBK13内のビット線のうちいずれかのビット線のプリチャージ状態での電圧レベルを検知し、これをビット線電圧Vbpとして比較器172に出力する。 Bit line level detecting circuit 171, the sub-block SBK00-SBK03, among bit lines in SBK10-SBK13 detects the voltage level of the precharge state of one of the bit lines, the comparator 172 so as bit line voltage Vbp and outputs it to. 比較器172は、ビット線レベル検知回路171からのビット線電圧Vbpと参照電圧Vbprefとを比較し、比較結果に応じた判定信号BSを出力する。 The comparator 172 compares the bit line voltage Vbp and the reference voltage Vbpref from the bit line level detecting circuit 171 outputs a determination signal BS in response to the comparison result. 参照電圧Vbprefは、あらかじめ設定されたプリチャージレベル(ここでは1/2VDD)である。 Reference voltage Vbpref is a preset precharge level (here 1 / 2VDD). 比較器172は、ビット線電圧Vbpが参照電圧Vbprefよりも高いとき活性の判定信号BSを出力し、ビット線電圧Vbpが参照電圧Vbprefよりも低いとき不活性の判定信号BSを出力する。 The comparator 172 outputs a determination signal BS active when the bit line voltage Vbp is higher than the reference voltage VBPREF, when the bit line voltage Vbp is lower than the reference voltage VBPREF outputs a determination signal BS inactive. インバータIV161は、ビット線レベル検知回路171からの判定信号BSを反転する。 Inverter IV161 inverts the determination signal BS from the bit line level detecting circuit 171. NチャネルMOSトランジスタT1,T3,T5,T7,T153,T154は、ビット線レベル検知回路171からの判定信号BSに応答してオン/オフする。 N-channel MOS transistors T1, T3, T5, T7, T153, T154 are turned on / off in response to the determination signal BS from the bit line level detecting circuit 171.

次に、以上のように構成されたDRAMの書き込み動作について説明する。 Next, an explanation will be made of the write operation of the DRAM is configured as described above.

ビット線電圧Vbpが参照電圧Vbpref(=1/2VDD)よりも高いとき、比較器172は活性の判定信号BSを出力する。 When the bit line voltage Vbp reference voltage Vbpref (= 1 / 2VDD) higher than, the comparator 172 outputs a determination signal BS active. 活性の判定信号BSに応答してNチャネルMOSトランジスタT1,T3,T5,T7,T153,T154はオンになる。 N-channel MOS transistor in response to activation of the determination signal BS T1, T3, T5, T7, T153, T154 are turned on. 一方、インバータIV161からの不活性の信号に応答してNチャネルMOSトランジスタT0,T2,T4,T6,T151,T152はオフになる。 On the other hand, N-channel MOS transistor T0 in response to inactivation of the signal from the inverter IV161, T2, T4, T6, T151, T152 is turned off. これにより、ノードN151およびN152を介して配線NGA0,NGA1,MGB0,NGB1に接地電圧VSSが与えられる。 Accordingly, the ground voltage VSS is applied to node N151 and N152 through the wiring NGA0, NGA1, MGB0, NGB1. そして第9の実施形態において説明したのと同様にしてメインブロックMBK1内のサブブロックSBK10−SBK13に対してビット線対の一方をプルダウンすることによってデータが書き込まれる。 The data is written by pulling down one of the bit line pair to the sub-blocks SBK10-SBK13 in the main block MBK1 in a manner similar to that described in the ninth embodiment. また、メインブロックMBK1内のサブブロックSBK10−SBK13に対するのと同様にしてメインブロックMBK0内のサブブロックSBK00−SBK03に対してもビット線対の一方をプルダウンすることによってデータが書き込まれる。 Further, data is written by pulling down one of the bit line pair is also the sub block SBK00-SBK03 in the main block MBK0 in the same manner as for the sub-block SBK10-SBK13 in the main block MBK1.

ビット線電圧Vbpが参照電圧Vbpref(=1/2VDD)よりも低いとき、比較器172は不活性の判定信号BSを出力する。 When the bit line voltage Vbp reference voltage Vbpref (= 1 / 2VDD) lower than, the comparator 172 outputs a determination signal BS inactive. 不活性の判定信号BSに応答してNチャネルMOSトランジスタT1,T3,T5,T7,T153,T154はオフになる。 N-channel MOS transistor T1 in response to the determination signal BS inert, T3, T5, T7, T153, T154 is turned off. 一方、インバータIV161からの活性の信号に応答してNチャネルMOSトランジスタT0,T2,T4,T6,T151,T152はオンになる。 On the other hand, N-channel MOS transistor T0 in response to activation of the signal from the inverter IV161, T2, T4, T6, T151, T152 are turned on. これにより、ノードN151およびN152を介して配線NGA0,NGA1,MGB0,NGB1に電源電圧VDDが与えられる。 Thus, the power supply voltage VDD is applied to the wiring NGA0, NGA1, MGB0, NGB1 via the node N151 and N152. そして第9の実施形態において説明したのと同様にしてメインブロックMBK0内のサブブロックSBK00−SBK03に対してビット線対の一方をプルアップすることによってデータが書き込まれる。 The data is written by the ninth pull up one of the bit line pair to the sub-blocks SBK00-SBK03 in the main block MBK0 in the same manner as described in the embodiment of. また、メインブロックMBK0内のサブブロックSBK00−SBK03に対するのと同様にしてメインブロックMBK1内のサブブロックSBK10−SBK13に対してもビット線対の一方をプルアップすることによってデータが書き込まれる。 Further, data is written by the well pull up the one of the bit line pair to the sub-blocks SBK10-SBK13 in the main block MBK1 in the same manner as for the sub-block SBK00-SBK03 in the main block MBK0.

通常、ビット線のプリチャージレベルは1/2VDDに設定されている。 Usually, the precharge level of the bit line is set to 1 / 2VDD. ところが、メモリセルの“1”レベル電荷保持特性を向上させるためにビット線のプリチャージレベルを1/2VDDレベルよりも低くする場合がある。 However, there is a case to be lower than 1 / 2VDD level precharge level of the bit line in order to improve the "1" level charge retention characteristics of the memory cell. この場合には、ビット線対の一方をプルダウンするよりもプルアップすることによって書き込みを行ったほうが書き込みマージンをより多く確保することができる。 In this case, it is possible to better has been written by the pull-up than the pull down one of the bit line pair is more secure the write margin. 第12の実施形態によるDRAMでは、ビット線電圧Vbpが参照電圧Vbpref(=1/2VDD)よりも低いときはビット線対の一方をプルアップすることによってデータを書き込む。 In the DRAM according to the twelfth embodiment, when the bit line voltage Vbp reference voltage Vbpref (= 1 / 2VDD) lower than the write data by pulling up one of the bit line pair. したがって、このような場合であっても十分な書き込みマージンを確保できる。 Therefore, it is possible to ensure a sufficient write margin even in this case. また、上述の場合の他にも何らかの原因によってプリチャージ状態のビット線の電圧レベルが1/2VDDよりも低くなる場合にも同様に十分な書き込みマージンを確保できる。 Moreover, it can be secured in addition to similarly sufficient write margin even when the voltage level of the bit line precharge state is lower than 1 / 2VDD by some cause in the case described above. さらに、第12の実施形態によるDRAMでは、ビット線電圧Vbpが参照電圧Vbpref(=1/2VDD)よりも高いときはビット線対の一方をプルダウンすることによってデータを書き込む。 Further, the DRAM according to the twelfth embodiment, when the bit line voltage Vbp reference voltage Vbpref (= 1 / 2VDD) is higher than the write data by pulling down one of the bit line pair. したがって、何らかの原因によってプリチャージ状態のビット線の電圧レベルが1/2VDDよりも高くなる場合であっても十分な書き込みマージンを確保できる。 Therefore, it is possible to ensure a sufficient write margin even when the voltage level of the bit line precharge state for some reason is higher than 1 / 2VDD.

(第13の実施形態) (Thirteenth Embodiment)
図18は、この発明の第13の実施形態によるDRAMの全体構成を示すブロック図である。 Figure 18 is a block diagram showing the overall structure of a DRAM according to a thirteenth embodiment of the present invention. 図18に示すDRAMは、図13に示したDRAMに加えてさらに、AND回路AD181,AD182と、インバータIV181−IV187と、OR回路OR181と、NチャネルMOSトランジスタT181−T188とを備える。 DRAM shown in FIG. 18 includes in addition to the DRAM shown in FIG. 13, an AND circuit AD181, AD182, an inverter IV181-IV187, an OR circuit OR181, and a N-channel MOS transistors T181-T188.

AND回路AD181は、アドレスビットA0と制御信号EXA0とのANDを出力する。 AND circuit AD181 outputs the AND between the address bit A0 and the control signals EXA0. AND回路AD182は、アドレスビットA1と制御信号EXA1とのANDを出力する。 AND circuit AD182 outputs the AND between the address bit A1 and the control signal ExA1. OR回路OR181は、AND回路AD181の出力とAND回路AD182の出力とのORを出力する。 OR circuit OR181 outputs the OR of the outputs of the AND circuit AD182 AND circuit AD181. インバータIV181は、OR回路OR181の出力を反転する。 Inverter IV181 inverts the output of the OR circuit OR181. NチャネルMOSトランジスタT1,T3,T5,T7は、OR回路OR181の出力に応答してオン/オフする。 N-channel MOS transistors T1, T3, T5, T7 are turned on / off in response to an output of the OR circuit OR181. NチャネルMOSトランジスタT0,T2,T4,T6は、インバータIV181の出力に応答してオン/オフする。 N-channel MOS transistor T0, T2, T4, T6 are turned on / off in response to an output of the inverter IV181.

インバータIV182は、制御信号EXA0を反転する。 Inverter IV182 inverts the control signal EXA0. インバータIV183は、接地電圧VSSを反転して出力する。 The inverter IV183 is, inverts the ground voltage VSS. NチャネルMOSトランジスタT181は、インバータIV183の出力ノードとノードN181との間に接続され、インバータIV182の出力に応答してオン/オフする。 N-channel MOS transistor T181 is connected between the output node and the node N181 of the inverter IV183, and turned on / off in response to the output of the inverter IV182. NチャネルMOSトランジスタT183は、接地電圧VSSを受ける接地ノードとノードN181との間に接続され、制御信号EXA0に応答してオン/オフする。 N-channel MOS transistor T183 is connected between the ground node and the node N181 receiving a ground voltage VSS, and turned on / off in response to the control signal EXA0. インバータIV184は、接地電圧VSSを反転して出力する。 The inverter IV184 is, inverts the ground voltage VSS. NチャネルMOSトランジスタT182は、インバータIV184の出力ノードとノードN182との間に接続され、インバータIV182の出力に応答してオン/オフする。 N-channel MOS transistor T182 is connected between the output node and the node N182 of the inverter IV184, and turned on / off in response to the output of the inverter IV182. NチャネルMOSトランジスタT184は、接地ノードとノードN182との間に接続され、制御信号EXA0に応答してオン/オフする。 N-channel MOS transistor T184 is connected between the ground node and a node N182, and turned on / off in response to a control signal EXA0.

インバータIV185は、制御信号EXA1を反転する。 Inverter IV185 inverts the control signal ExA1. インバータIV186は、接地電圧VSSを反転して出力する。 The inverter IV186 is, inverts the ground voltage VSS. NチャネルMOSトランジスタT185は、インバータIV186の出力ノードとノードN183との間に接続され、インバータIV185の出力に応答してオン/オフする。 N-channel MOS transistor T185 is connected between the output node and the node N183 of the inverter IV186, and turned on / off in response to the output of the inverter IV185. NチャネルMOSトランジスタT187は、接地電圧VSSを受ける接地ノードとノードN183との間に接続され、制御信号EXA1に応答してオン/オフする。 N-channel MOS transistor T187 is connected between the ground node and the node N183 receiving a ground voltage VSS, and turned on / off in response to the control signal ExA1. インバータIV187は、接地電圧VSSを反転して出力する。 The inverter IV187 is, inverts the ground voltage VSS. NチャネルMOSトランジスタT186は、インバータIV187の出力ノードとノードN184との間に接続され、インバータIV185の出力に応答してオン/オフする。 N-channel MOS transistor T186 is connected between the output node and the node N184 of the inverter IV187, and turned on / off in response to the output of the inverter IV185. NチャネルMOSトランジスタT188は、接地ノードとノードN184との間に接続され、制御信号EXA1に応答してオン/オフする。 N-channel MOS transistor T188 is connected between the ground node and a node N184, and turned on / off in response to a control signal ExA1.

また、配線NGA0,NGB0,NGA1,NGB1の一端はそれぞれノードN181−N184に接続される。 One end of the wiring NGA0, NGB0, NGA1, NGB1 are respectively connected to the nodes N181-N184.

次に、以上のように構成されたDRAMの書き込み動作について説明する。 Next, an explanation will be made of the write operation of the DRAM is configured as described above.

不活性の制御信号EXA0,EXA1が外部から与えられると、NチャネルMOSトランジスタT181,T182,T185,T186はオンになり、NチャネルMOSトランジスタT183,T184,T187,T188はオフになる。 When the control signal inactive EXA0, ExA1 is given from the outside, N-channel MOS transistors T181, T182, T185, T186 are turned on, N-channel MOS transistors T183, T184, T187, T188 is turned off. これにより、ノードN181−N184を介して配線NGA0,MGB0,NGA1,NGB1に電源電圧VDDが与えられる。 Thus, the power supply voltage VDD is applied to the wiring NGA0, MGB0, NGA1, NGB1 through the node N181-N184. アドレスビットA0が活性かつアドレスビットA1が不活性のとき、書き込み回路130内のNチャネルMOSトランジスタT0,T2,T4,T6はオンになりNチャネルMOSトランジスタT1,T3,T5,T7はオフになる。 When the address bits A0 is active and address bits A1 is inactive, the N-channel MOS transistor T0, T2, T4, T6 are N-channel MOS transistor T1 turns on, T3, T5, T7 are turned off in the write circuit 130 . そして第9の実施形態において説明したのと同様にしてメインブロックMBK0内のサブブロックSBK00−SBK03に対してビット線対の一方をプルアップすることによってデータが書き込まれる。 The data is written by the ninth pull up one of the bit line pair to the sub-blocks SBK00-SBK03 in the main block MBK0 in the same manner as described in the embodiment of. また、アドレスビットA0が不活性かつアドレスビットA1が活性のときもメインブロックMBK0内のサブブロックSBK00−SBK03に対する書き込みと同様に、メインブロックMBK1内のサブブロックSBK10−SBK13に対してビット線対の一方をプルアップすることによってデータが書き込まれる。 The address bit A0 is similar to the writing to the sub-blocks SBK00-SBK03 in main block MBK0 even when inert and address bits A1 is active, the bit line pair to the sub-blocks SBK10-SBK13 in the main block MBK1 data is written by pulling up the other.

活性の制御信号EXA0が外部から与えられると、NチャネルMOSトランジスタT181,T182はオフになり、NチャネルMOSトランジスタT183,T184はオンになる。 When the control signal EXA0 activity is given from the outside, N-channel MOS transistors T181, T182 is turned off, N-channel MOS transistors T183, T184 are turned on. これにより、ノードN181,N182を介して配線NGA0,MGB0に接地電圧VSSが与えられる。 Accordingly, the node N181, the wiring through the N182 NGA0, MGB0 the ground voltage VSS is applied. アドレスビットA0が活性かつアドレスビットA1が不活性のとき、書き込み回路130内のNチャネルMOSトランジスタT0,T2,T4,T6はオフになりNチャネルMOSトランジスタT1,T3,T5,T7はオンになる。 When the address bits A0 is active and address bits A1 is inactive, N-channel MOS transistors in the write circuit 130 T0, T2, T4, T6 are N-channel MOS transistors T1, T3, T5, T7 turned off is turned on . そして第9の実施形態において説明したメインブロックMBK1内のサブブロックSBK10−SBK13に対する書き込みと同様に、メインブロックMBK0内のサブブロックSBK00−SBK03に対してビット線対の一方をプルダウンすることによってデータが書き込まれる。 And like the writing to the sub-blocks SBK10-SBK13 in the main block MBK1 described in the ninth embodiment, the data by pulling down one of the bit line pair to the sub-blocks SBK00-SBK03 in the main block MBK0 It is written.

活性の制御信号EXA1が外部から与えられると、NチャネルMOSトランジスタT185,T186はオフになり、NチャネルMOSトランジスタT187,T188はオンになる。 When the control signal EXA1 activity is given from the outside, N-channel MOS transistors T185, T186 is turned off, N-channel MOS transistors T187, T188 are turned on. これにより、ノードN183,N184を介して配線NGA1,MGB1に接地電圧VSSが与えられる。 Accordingly, the node N183, the wiring through the N184 NGA1, MGB1 the ground voltage VSS is applied. アドレスビットA0が不活性かつアドレスビットA1が活性のとき、書き込み回路130内のNチャネルMOSトランジスタT0,T2,T4,T6はオフになりNチャネルMOSトランジスタT1,T3,T5,T7はオンになる。 When the address bits A0 is inert and address bits A1 is active, N-channel MOS transistors in the write circuit 130 T0, T2, T4, T6 are N-channel MOS transistors T1, T3, T5, T7 turned off is turned on . そして第9の実施形態において説明したのと同様に、メインブロックMBK1内のサブブロックSBK10−SBK13に対してビット線対の一方をプルダウンすることによってデータが書き込まれる。 And in the same manner as described in the ninth embodiment, data is written by pulling down one of the bit line pair to the sub-blocks SBK10-SBK13 in the main block MBK1.

以上のように第13の実施形態によるDRAMでは、メインブロックMBK0,MBK1内のメモリセルへの書き込みをビット線対の一方をプルアップすることによって行うかプルダウンすることによって行うかを外部から与えられる制御信号EXA0,EXA1に応じて変えることができる。 Given the DRAM according to the thirteenth embodiment of the above, whether performed by pulling down or carried out by pulling up the one of the bit line pair to write to the memory cell in the main block MBK0, MBK1 externally it can be varied in accordance with the control signal EXA0, ExA1. これにより、チップの検査評価時に、ビット線対の一方をプルアップすることによってデータを書き込むときとプルダウンすることによってデータを書き込むときとでどちらがより書き込みマージンを確保できるかをメインブロックMBK0,MBK1ごとに調べることができる。 Thus, the inspection at the time of evaluation of the chip, each main block MBK0, MBK1 either can be secured more write margin and when writing data by pulling down the time to write data by pulling up one of the bit line pairs it can be examined in. この結果、メインブロックMBK0,MBK1内のメモリセルへの書き込み方式をそれぞれマージンの多いほうの書き込み方式にすることができる。 As a result, it is possible to the writing method of a memory cell of the main block MBK0, in MBK1 to more often than write system margin respectively.

この発明の第1の実施形態によるDRAMの全体構成を示すブロック図である。 Is a block diagram showing the entire structure of a DRAM according to a first embodiment of the present invention. 図1に示した分周器の動作を説明するためのタイミングチャートである。 Is a timing chart for explaining the operation of the frequency divider shown in FIG. 図1に示したDRAMの読み出し動作を説明するためのタイミングチャートである。 Is a timing chart for explaining the read operation of the DRAM shown in FIG. この発明の第2の実施形態によるDRAMの全体構成を示すブロック図である。 Is a block diagram showing the entire structure of a DRAM according to a second embodiment of the present invention. 図4に示したDRAMの読み出し動作を説明するためのタイミングチャートである。 Is a timing chart for explaining the DRAM read operation shown in FIG. この発明の第3の実施形態によるDRAMの全体構成を示すブロック図である。 Is a block diagram showing the overall structure of a DRAM according to a third embodiment of the present invention. この発明の第4の実施形態によるDRAMの全体構成を示すブロック図である。 Is a block diagram showing the entire structure of a DRAM according to a fourth embodiment of the present invention. この発明の第5の実施形態による書き込み動作を説明するためのタイミングチャートである。 Is a timing chart for explaining a fifth write operation according to embodiments of the present invention. この発明の第6の実施形態によるDRAMの全体構成を示すブロック図である。 Is a block diagram showing the overall structure of a DRAM according to a sixth embodiment of the present invention. この発明の第7の実施形態によるDRAMの全体構成を示すブロック図である。 Is a block diagram showing the entire structure of a DRAM according to a seventh embodiment of the present invention. 図10に示した出力バッファの内部構成を示すブロック図である。 Is a block diagram showing the internal structure of the output buffer shown in FIG. 10. この発明の第8の実施形態による出力バッファの内部構成を示すブロック図である。 Is a block diagram showing the internal configuration of an output buffer according to an eighth embodiment of the present invention. この発明の第9の実施形態によるDRAMの全体構成を示すブロック図である。 Is a block diagram showing the entire structure of a DRAM according to a ninth embodiment of the present invention. 図13に示したメモリブロックの内部構成を示すブロック図である。 It is a block diagram showing the internal configuration of the memory block shown in FIG. 13. この発明の第10の実施形態によるDRAMの全体構成を示すブロック図である。 Is a block diagram showing the entire structure of a DRAM according to the tenth embodiment of the present invention. この発明の第11の実施形態によるDRAMの全体構成を示すブロック図である。 Is a block diagram showing the entire structure of a DRAM according to the eleventh embodiment of the invention. この発明の第12の実施形態によるDRAMの全体構成を示すブロック図である。 Is a block diagram showing the entire structure of a DRAM according to a twelfth embodiment of the present invention. この発明の第13の実施形態によるDRAMの全体構成を示すブロック図である。 Is a block diagram showing the overall structure of a DRAM according to a thirteenth embodiment of the present invention. 2つのトランジスタと1つのキャパシタとで構成されるメモリセルを有する従来のDRAMの全体構成を示すブロック図である。 Is a block diagram showing the overall structure of a conventional DRAM with two transistors and the memory cell consists of a single capacitor.

符号の説明 DESCRIPTION OF SYMBOLS

MCai1−MCai4,MCbi1−MCbi4,MC61−MC68,MC141−MC148 メモリセルWai1−Wai4,Wbi1−Wbi4,WL1,WL2,WL11,WL12 ワード線ワード線Bai1,Bai2,/Bai1,/Bai2,Bbi1,Bbi2,/Bbi1,/Bbi2 ビット線(BL1,/BL1)−(BL4,/BL4),(BL11,/BL11)−(BL14,/BL14) ビット線対RDB,WDB,DBa,DBb,(DL,/DL),(DL0,/DL0),(DL1,/DL1) データ線対14ai−17ai,14bi−17bi 列選択スイッチWDai,WDbi ワード線ドライバCRai,CWai,CRbi,CWbi,63,64 列選択回路25 リードアンプ26 ライ MCai1-MCai4, MCbi1-MCbi4, MC61-MC68, MC141-MC148 memory cell Wai1-Wai4, Wbi1-Wbi4, WL1, WL2, WL11, WL12 word line word line Bai1, Bai2, / Bai1, / Bai2, Bbi1, Bbi2, / Bbi1, / Bbi2 bit lines (BL1, / BL1) - (BL4, / BL4), (BL11, / BL11) - (BL14, / BL14) bit line pair RDB, WDB, DBa, DBb, (DL, / DL ), (DL0, / DL0), (DL1, / DL1) data line pairs 14ai-17ai, 14bi-17bi column selection switch WDai, WDbi word line driver CRai, CWai, CRbi, CWbi, 63,64 column selecting circuit 25 leads amplifier 26 Rye トドライバ27 入出力バッファ50−53,TG1,TG2,TG10 トランスファゲート60 ライトドライバ61 列アドレスデコーダT61−T68,T71−T78 NチャネルMOSトランジスタMA0,MA1 メインアンプTB0,TB1,TB101,TB102 トライステートバッファL90−L92 ラッチ回路RE0,RE1 イネーブル信号100,110 出力バッファ120 周波数検知回路130 書き込み回路 DOO driver 27 output buffer 50-53, TG1, TG2, TG10 transfer gate 60 write driver 61 column address decoders T61-T68, T71-T78 N-channel MOS transistors MA0, MA1 main amplifier TB0, TB1, TB101, TB102 tristate buffer L90-L92 latch circuit RE0, RE1 enable signal 100, 110 output buffers 120 frequency detection circuit 130 write circuit

Claims (3)

  1. 活性の第1のイネーブル信号に応答して活性化され、第1のメモリセルから読み出されたデータを増幅する第1のメインアンプと、 Is activated in response to the first enable signal active, the first main amplifier for amplifying data read from the first memory cell,
    前記第1のイネーブル信号が活性のとき、前記第1のメインアンプによって増幅されたデータに応じて自身の出力ノードを駆動し、前記第1のイネーブル信号が不活性のとき、前記出力ノードをハイインピーダンス状態にする第1のトライステートバッファと、 When the first enable signal is active, to drive its output node in response to data amplified by the first main amplifier, when said first enable signal is inactive, the high the output node and the first tri-state buffer to impedance state,
    前記第1のトライステートバッファの出力ノードのデータをラッチし外部へ出力する第1のラッチ回路と First latch circuit to output to the first latch data of the output node of the tri-state buffers outside,
    第2のラッチ回路と、 A second latch circuit,
    前記トライステートバッファの出力ノードと前記第2のラッチ回路との間に接続され、テストモードのとき前記トライステートバッファの出力ノードと前記第2のラッチ回路とを接続状態にし、通常モードのとき前記トライステートバッファの出力ノードと前記第2のラッチ回路とを非接続状態にするスイッチとを備えることを特徴とする半導体記憶装置。 Wherein connected between the output node of the tri-state buffer and said second latch circuit, and a second latch circuit and the output node of the tri-state buffer in the test mode to the connected state, the normal mode the semiconductor memory device characterized by comprising a switch for the output node of the tri-state buffers and the second latch circuit in a non-connected state.
  2. 活性の第1のイネーブル信号に応答して活性化され、第1のメモリセルから読み出されたデータを増幅する第1のメインアンプと、 Is activated in response to the first enable signal active, the first main amplifier for amplifying data read from the first memory cell,
    前記第1のイネーブル信号が活性のとき、前記第1のメインアンプによって増幅されたデータに応じて自身の出力ノードを駆動し、前記第1のイネーブル信号が不活性のとき、前記出力ノードをハイインピーダンス状態にする第1のトライステートバッファと、 When the first enable signal is active, to drive its output node in response to data amplified by the first main amplifier, when said first enable signal is inactive, the high the output node and the first tri-state buffer to impedance state,
    前記第1のトライステートバッファの出力ノードのデータをラッチし外部へ出力する第1のラッチ回路と First latch circuit to output to the first latch data of the output node of the tri-state buffers outside,
    活性の第2のイネーブル信号に応答して活性化され、第2のメモリセルから読み出されたデータを増幅する第2のメインアンプと、 Is activated in response to a second enable signal active, the second main amplifier for amplifying data read from the second memory cell,
    前記第2のイネーブル信号が活性のとき、前記第2のメインアンプによって増幅されたデータに応じて自身の出力ノードを駆動し、前記第2のイネーブル信号が不活性のとき、前記出力ノードをハイインピーダンス状態にする第2のトライステートバッファと、 When said second enable signal is active, the driving its output node in response to data amplified by the second main amplifier, when said second enable signal is inactive, the high the output node and the second tri-state buffer to impedance state,
    前記第2のトライステートバッファの出力ノードのデータをラッチし外部へ出力する第2のラッチ回路と、 A second latch circuit for outputting to the outside latches the data at the output node of the second tri-state buffers,
    前記第1のラッチ回路の出力ノードと前記第2のラッチ回路の出力ノードとの間に接続され、読み出しデータのビット幅に応じてオン/オフするスイッチとを備えることを特徴とする半導体記憶装置。 The semiconductor memory device characterized by comprising a switch for turning on / off according to the connected, the read data bit width between the output node of the output node and said second latch circuit of the first latch circuit .
  3. 請求項または請求項に記載の半導体記憶装置において、 The semiconductor memory device according to claim 1 or claim 2,
    前記第1および第2のラッチ回路のうち使用されないラッチ回路をラッチできないように制御することを特徴とする半導体記憶装置。 The semiconductor memory device and the controller controls so as not to be latch a latch circuit is not used among the first and second latch circuits.
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* Cited by examiner, † Cited by third party
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JP2009070474A (en) 2007-09-13 2009-04-02 Panasonic Corp Semiconductor integrated circuit
JP5424486B2 (en) 2010-02-18 2014-02-26 ルネサスエレクトロニクス株式会社 The semiconductor integrated circuit

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02116084A (en) * 1988-10-25 1990-04-27 Nec Corp Semiconductor memory
JPH05211432A (en) * 1992-01-30 1993-08-20 Hitachi Ltd Data output circuit and semiconductor integrated circuit
JP3029958B2 (en) * 1993-01-18 2000-04-10 シャープ株式会社 A semiconductor memory device
KR960001860B1 (en) * 1993-06-05 1996-02-06 김광호 Data input/output line sensing circuit of semiconductor integrate
JPH09223389A (en) * 1996-02-15 1997-08-26 Mitsubishi Electric Corp Synchronous semiconductor storage device
DE19718767A1 (en) * 1996-12-30 1998-07-02 Lg Semicon Co Ltd Output contact circuit using control signal for IC chip exchange
KR100254317B1 (en) * 1997-04-30 2000-09-01 윤종용 The operating cycle adaptive data output buffer
JP2000048570A (en) * 1998-07-28 2000-02-18 Mitsubishi Electric Corp Semiconductor memory
JP3292191B2 (en) * 1999-12-20 2002-06-17 日本電気株式会社 A semiconductor memory device

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