JP4773096B2

JP4773096B2 - 基板帯電ダメージを抑制するための方法

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Publication number: JP4773096B2
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Inventors: モロツ、ポール
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Priority date: 2002-11-29
Filing date: 2003-11-28
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Description

本発明は、基板をプラズマ処理するための方法及び装置に関し、特に、プラズマ処理中の基板に対する帯電ダメージを抑制するための方法及び装置に関する。

半導体デバイス製造産業における集積回路（ＩＣ）の作製では、基板から材料を除去するため並びに基板に対して材料を堆積するのに必要な表面での化学反応を創出すると共に支援するため、プラズマが一般的に使用される。通常、プラズマは真空状態のプラズマ処理システム内で形成され、これは、供給された処理ガスとのイオン化衝突を維持するのに十分なエネルギにまで電子を加熱することにより行われる。更に、加熱された電子は、解離衝突を維持するのに十分なエネルギを具備することができる。従って、処理システム内で行われる特定の処理（例えば、材料を基板から除去するエッチング処理、または材料を基板に付加する堆積処理）に適した荷電種及び化学反応種の密度が発生されるように、所定の条件（例えば、チャンバ圧力、ガス流量等）における特定のガスの組み合わせが選択される。

ＩＣ作製のためにプラズマを使用する場合、処理プラズマに晒される時のプラズマ帯電ダメージが、許容範囲のデバイスの収率に対する重大な脅威となる。上述のように、プラズマ処理に関して、高エネルギ粒子、例えば異なるイオン、電子、及び光子が基板の表面に衝突し、基板上に形成された材料構造の性質に依存して、基板表面とのこの活動的な相互作用が、不均一な電荷の蓄積及び他の形態の構造的なダメージをもたらす。これらのいずれも、その上に形成されるＩＣにとって、悲惨な結果となり得る。例えば、基板帯電ダメージは、活動的なイオンによって、結晶シリコンに物理的ダメージとして現れ、或いは、ＳｉＯ_２に電気的ダメージとして現れる可能性がある。

更に、上述のように、基板帯電ダメージは、例えば、電子濃淡による不均一な電荷の蓄積からもたらされる可能性がある。一般的に、電子濃淡は、誘電体材料内に高アスペクト比のコンタクト／ビアまたはトレンチをエッチングする時に発生する。最近では、電子濃淡ダメージは、形状寸法の継続的な減少及びそれによる形状アスペクト比の上昇によって更に悪化している。電子濃淡の形成中、電子は、主に方向性が等方であると共に、高アスペクト比の形状の底部に到達することが困難で、従って、高アスペクト比の形状の頂部に蓄積される傾向にある。逆に、イオンは、主に指向性を有すると共に、これらの形状の底部に到達し、従って、電荷の分離によって誘導された電界をもたらす傾向にある。

更に、不均一な電荷の蓄積は、基板表面に対して電気的に接触する不均一なプラズマが発達することによりもたらされる可能性がある。その結果、基板表面の横方向に亘って静電界が発生する可能性があると共に、それらが電気的ブレークダウンを引き起こすのに十分な強度となる可能性がある。

いずれの場合も、基板上の静電界の形成は、より極端な場合には電気的ブレークダウン（またはアーク放電）を引き起こすのに十分となり、それほど極端ではなくともＩＣ寿命を短くする可能性があり、これらによってＩＣ収率が低下する可能性がある。

本発明は、基板を処理するための方法を提供し、この処理方法は、上述の欠点を有効に解決する。

本発明のある視点によれば、プラズマ処理システムにおいて基板に対する帯電ダメージを抑制する方法が提供される。この方法は、前記基板をプラズマに晒す工程と、前記プラズマ処理システムに第１の電力を結合することにより前記基板を処理する工程と、前記プラズマ処理システムに第２の電力を結合する工程と、前記第２の電力は、前記プラズマ処理システム内の前記プラズマに晒される１つ以上の表面上の負の電荷の蓄積を減少させるように選択されることと、を具備する。

本発明の別の視点によれば、プラズマ処理システム内の露出面上の負の電荷を減少させる方法が提供される。この方法は、イオン化ガスを導入する工程と、前記イオン化ガスに中間電力を結合することによりプラズマを生成する工程と、前記中間電力は、前記露出面からの１よりも大きい二次電子収率を促進することと、を具備する。

本発明の別の視点によれば、プラズマ処理システムにおいて帯電ダメージを抑制する方法が提供される。この方法は、イオン化ガスを導入する工程と、前記イオン化ガスからプラズマを生成する工程と、前記基板を前記プラズマに晒す工程と、前記プラズマ処理システムに中間電力を結合することにより前記基板を処理する工程と、前記中間電力は、前記プラズマ処理システムにおいて前記プラズマに晒される１つ以上の表面上の負の電荷の蓄積を減少させることと、を具備する。

本発明の別の視点によれば、プラズマ処理システムにおいて基板に対する帯電ダメージを抑制する方法が提供される。この方法は、前記プラズマ処理システム内の１つ以上の露出面を特定する工程と、前記１つ以上の露出面の少なくとも１つの上に二次電子エミッタを提供する工程と、前記二次電子エミッタは、１よりも大きい二次電子収率を有する材料を具備することと、中間電力を選択する工程と、前記中間電力は、前記二次電子エミッタにおいて前記１よりも大きい二次電子収率に対応することと、前記プラズマ処理システムにイオン化ガスを導入する工程と、前記イオン化ガスからプラズマを生成する工程と、前記基板を前記プラズマに晒す工程と、前記プラズマ処理システムに前記中間電力を結合することにより前記基板を処理する工程と、を具備する。

本発明の別の視点によれば、基板に対する帯電ダメージを抑制するためのプラズマ処理システムが提供される。このシステムは、プラズマを収容するプラズマ処理チャンバと、前記プラズマ処理チャンバは前記プラズマに電気的に接触する１つ以上の露出面を具備することと、前記プラズマ処理チャンバに結合されると共に、前記プラズマの生成を促進するように構成された１つ以上の電極と、前記１つ以上の露出面の少なくとも１つに結合された少なくとも１つの二次電子エミッタと、前記二次電子エミッタは、１よりも大きい二次電子収率を有する材料を具備することと、を具備する。

本発明のこれら及びその他の利点は、添付図面を参照した以下の本発明の例示的な実施形態の詳細な説明から更に明白になり、容易に認識されるであろう。

本発明は、プラズマ処理中に基板に対する帯電ダメージを抑制するための方法及び装置を提供する。

本発明の１実施形態によれば、プラズマ処理システム１は、図１に示されるように、プラズマ処理チャンバ１０、基板２５を支持するための基板ホルダ２０、及びプラズマ処理チャンバ１０内に減圧雰囲気を提供するためのポンプシステム３０を具備する。プラズマ処理チャンバ１０は、基板２５付近の処理空間１５内における処理プラズマの形成を容易にする。プラズマ処理システム１は、種々の基板（例えば、２００ｍｍの基板、３００ｍｍの基板、または、それより大きい基板）を処理するように構成することができる。

基板２５は、例えば、ロボット型の基板搬送システムによって、スロット弁（図示せず）及びチャンバ供給通路（図示せず）を通してプラズマ処理チャンバ１０に対して搬送されることができる。基板２５は、基板ホルダ２０内に配設された基板リフトピン（図示せず）により受け取られ、そこに内蔵された装置によって機械的に移動される。基板２５は、基板搬送システムから受け取られると、基板ホルダ２０の上面まで下降される。

基板２５は、例えば、静電クランプシステムを介して基板ホルダ２０に固定されることができる。更に、基板ホルダ２０は、例えば、再循環冷媒流を含む冷却システムを具備することができる。冷媒流は、基板ホルダ２０から熱を受取り、その熱を熱交換システム（図示せず）へ搬送するか、或いは、加熱のため、熱交換システムから熱を搬送する。更に、例えば、基板２５と基板ホルダ２０との間のガスギャップ熱伝導を改善するため、バックサイドガスシステムを介して基板２５の裏面に対してガスを供給することができる。このようなシステムは、上昇または下降された温度において基板の温度制御が必要とされるときに利用可能となる。別の実施形態において、抵抗加熱素子のような加熱素子や熱電ヒータ／クーラを含むことができる。

プラズマ処理システム１は、例えば、ベローズ（図示せず）により包囲された垂直移動装置（図示せず）を更に具備する。ベローズ５２は、基板ホルダ２０とプラズマ処理チャンバ１０とに結合されると共に、プラズマ処理チャンバ１０内の減圧雰囲気から垂直移動装置をシールする。更に、ベローズシールド（図示せず）が、例えば、基板ホルダ２０に結合され、ベローズを処理プラズマから保護するように構成することができる。基板ホルダ２０は、例えば、更にフォーカスリング（図示せず）、シールドリング（図示せず）及びバッフル板（図示せず）の少なくとも１つを具備することができる。

図１に示される実施形態において、基板ホルダ２０は、電極を有することができ、その電極を通ってＲＦ電力が処理空間１５内の処理プラズマに結合される。例えば、基板ホルダ２０は、ＲＦ発生器４０からインピーダンス整合ネットワーク５０を介して基板ホルダ２０へ伝送されるＲＦ電力により、ＲＦ電圧で電気的にバイアスされることができる。ＲＦバイアスは、プラズマを形成し且つ維持するために電子を加熱するように動作することができる。この構成では、システムは、反応性イオンエッチング（ＲＩＥ）の反応室として動作することができ、チャンバと上部ガス注入電極とは、接地面として動作する。ＲＦバイアスの典型的な周波数は、１ＭＨｚ乃至１００ＭＨｚの範囲であり、望ましくは１３．５６ＭＨｚである。プラズマ処理用のＲＦシステムは、当業者によく知られている。

代わりに、処理空間１５内で形成される処理プラズマは、平行平板、容量結合プラズマ（ＣＣＰ）ソース、誘導結合プラズマ（ＩＣＰ）ソース、それらの任意の組み合わせを使用し、ＤＣ磁石システムが有る状態または無い状態で形成されることができる。例えば、図２は、図１に例示される典型的なプラズマ処理システムが更に磁石システム６０を含む構成を提示する。磁石システムは、固定または可動（即ち、回転）式とすることができる。代わりに、処理空間１５内の処理プラズマは、電子サイクロトロン共鳴（ＥＣＲ）を使用して形成されることができる。更に別の実施形態において、処理空間１５内の処理プラズマは、ヘリコン波の発射によって形成される。更に別の実施形態において、処理空間１５内の処理プラズマは、伝播する表面波から形成される。

再び、図１に示される本発明の例示された実施形態を参照すると、プラズマ処理チャンバ１０は、処理空間１５内の処理プラズマに晒される或いは電気的に接触する幾つかの表面を具備し、これらは、例えば、頂面１００、側壁面１０２、底面１０４、及び基板２５の上面２６を含む。通常、これらの露出面の１つ以上は、誘電体材料、電気的にフローティングな表面、或いは、グランドや他の電位に対してある静電容量または大きな抵抗を有する表面を具備する。その結果、これらの表面は、典型的には、処理プラズマ中の大きな電子移動度によって負に帯電する。更に、これらの表面は、二次電子放出における変動、及びこれらの表面及び処理プラズマ間の電気的相互作用に関連する、不均一な帯電の影響を受けやすい可能性がある。

表面の空間的に不均一な帯電は、特に、不均一な帯電を維持しているのが基板自体である時に、直接的に基板帯電ダメージをもたらす可能性がある。また、表面の空間的に不均一な帯電は、プラズマ状態に悪影響を及ぼし得る露出面と処理プラズマとの相互作用、並びに着火中の処理プラズマのブレークダウン特性の影響により、間接的に基板帯電ダメージをもたらす可能性がある。例えば、図３を参照すると、図１及び２に示されるプラズマ処理システムを操作する従来の方法が示される。基板処理中、所定の処理レシピに従って、イオン化ガスがプラズマ処理チャンバ１０に導入されると共に、処理圧力が設定される。ＲＦジェネレータ４０を用いて基板ホルダ２０にＲＦ電力を印加するのに続いて、処理空間１５内に処理プラズマが形成される。

図３に示されるように、ＲＦ電力は、時間ｔ１からｔ２に亘って、時間の関数としてとして提供される。ここに例示されるように、電力は「方形」の波形１５０として印加される。即ち、基板ホルダ２０に印加されるＲＦ電力は、プラズマ処理を完了するのに十分な期間の間一定で、そして、ＲＦ電力の印加が終了する。当業者であれば、本発明において「方形」波形が必須でないこと、及び電力が線形または非線形態様で時間ｔ１及びｔ２において夫々印加または除去可能であることが理解できるであろう。プラズマ処理は、例えば、エッチング処理を具備し、ここで、保護マスク、例えばホトレジストに形成されたパターンを下地層に転写することにより、下地層にコンタクト、ビア、またはトレンチが形成される。

プラズマ処理中、基板２５の上面２６を含むプラズマ処理チャンバ１０の露出面は、電荷を蓄積するが、ここで、不均一に電荷を蓄積する可能性がある。幾つかの例では、基板表面の不均一な帯電が、基板にダメージを与えるのに十分なものとなる。別の例では、ダメージはまだ発生しないが、しかし、次の工程でダメージが発生する可能性が高まる。例えば、図３に第１の方形波１５０で示されるプラズマ処理工程の後に、図３に第２の方形波１６０で示される比較的低い電力の処理工程が来る可能性がある。当業者であれば、「方形」波の表現は、例示の目的によるもので、本発明において必須ではないこと、及び電力が線形または非線形態様でｔ３及びｔ４において夫々印加または除去可能であることが理解できるであろう。比較的低い電力の処理工程は、更に、所定のレシピに従って、代替混合処理ガス及び代替処理圧力を更に具備することができる。例えば、比較的低い電力の処理工程は、保護マスクの除去及び他のエッチング処理残渣の除去を行うためのアッシング処理を具備することができる。

しかしながら、本発明者らによれば、比較的低い電力の処理工程において、ＲＦ電力の印加によって処理プラズマを着火することが幾分困難となること、及びこの困難さがより高い電圧（時々変化可能である）を基板ホルダ２０上にもたらすことが観察されている。基板ホルダ２０上により高い可変電圧が存在する結果、基板帯電ダメージが発生すると考えられる。

露出面上の表面帯電の程度、及び露出面上の不均一な帯電の程度は、処理プラズマに晒される材料の性質及びそれらの各二次電子放出特性によって強く影響される可能性がある。例えば、図４は、典型的な二次電子放出関数を例示する図であり、ここで、二次電子収率が露出面を打撃する入射電子のエネルギに依存するように示される。二次電子収率は、入射一次電子毎に材料表面から放出される二次電子の数である。通常、図４に示されるように、この収率は一次電子エネルギの関数である。しかし、これは、露出面の表面条件（即ち、清浄または非清浄）、表面粗さ、表面凝縮度などに更に依存する可能性がある。図４に例示される他の興味深い特徴は、二次電子収率が１よりも大きくなる（即ち、入射一次電子毎により多くの二次電子が放出される）一次電子エネルギの範囲が存在することである。図４において、このエネルギ範囲は、Ｅ_ｍｉｎ（図４に符号２００で示される）からＥ_ｍａｘ（図４に符号２１０で示される）に延在し、ここで、二次電子収率のピーク（図４に符号２２０で示される）に関連するエネルギレベルが存在するように示される。例えば、表面材料がシリコンの場合、最大二次電子収率δ＝１．１がＥ_ｐｅａｋ＝２５０ｅＶのエネルギで発生すると共に、δ＞１となる範囲の最小及び最大エネルギはＥ_ｍｉｎ＝１２５ｅＶ及びＥ_ｍａｘ＝５００ｅＶである。他の例において、表面材料がアルミナの場合、ピーク二次電子収率はδ＝２．９である。

上述のように、材料特性に依存して二次電子収率が１を超える電子エネルギの範囲が存在する可能性があり、従って、この観察は、プラズマ処理中に露出面及び基板表面の負の帯電を減少させるのに利用できる。例えば、二次電子収率及びＲＦ電力間の関係を例示するため、本発明者らは、図１及び図２に示されるプラズマ処理システムに関してこのような関係を経験的に決定している。基板ホルダ２０上で測定されたピーク間電圧Ｖ_ｐｐと基板ホルダ２０に印加されたＲＦ電力Ｐとの間の関係は、経験的に次のように決定される。

電圧振幅はピーク間電圧の半分なので、電界Ｅ_ａの振幅、例えば、図２中の基板ホルダ２０及びプラズマ処理チャンバ１０の頂面１００間のそれは、次のように表すことができる。

ここで、ｄは基板ホルダ２０及びプラズマ処理チャンバ１０の頂面１００間の距離である。上述の電界の存在下で電子が達成できる最大エネルギ（ｅＶの単位で）は、基板ホルダ２０及びプラズマ処理チャンバ１０の頂面１００間の電位差と等しい。この場合、次の式が成り立つ。

ここで、ｍは１つの電子の質量、ｅは基本電荷、ｖは電子速度、Φは電位差である。換言すると、最大エネルギεは、電子の位置エネルギを、処理空間を横切って加速される際の運動エネルギに変換することにより導き出される（衝突がない保存系において）。ある時、ФがＥ・ｄであるとすると、最大エネルギεは式（２）及び（３）を組み合わせることによりＲＦ電力と関係することができ、従って次の式が得られる。

例えば、約２０００Ｗの典型的なＲＦ電力を使用すると、露出面に入射する一次電子エネルギは、６１８．５ｅＶを超える可能性がある。表面材料がシリコンの場合、図４に示すように、高エネルギ電子における二次電子収率は１よりも小さく、従って、露出面は負の電荷を蓄積すると考えられる。

逆に、中間電力、例えば６００Ｗを使用すると、露出面に入射する一次電子エネルギは、３３８．８ｅＶを超える可能性がある。再び、表面材料がシリコンの場合、二次電子収率は１よりも大きくなると考えられ（ピークエネルギに近いエネルギ）、従って、露出面は負の電荷が軽減されると考えられる。代わりに、非常に低い電力または特徴的に高い電力は、表面の負の帯電を増加させるために利用される可能性がある。

本発明の一実施形態において、プラズマ処理システム１の露出面上の電荷の蓄積は、プラズマ処理システム、例えば図１及び図２に示される基板ホルダ２０に、プラズマ処理チャンバ１０内のプラズマを消すことがないように、高電力印加の直後に中間電力レベルのＲＦ電力を印加することにより、減少させることができる。図５は、上述の条件を達成するための典型的な電力印加シーケンスを例示する。ここで、高電力印加１５０ａが、典型的には１０００Ｗより高い高電力レベルの印加として規定され、この時、活動的な電子の主部分がＥ_ｍａｘより高いエネルギεで生成され、従って、実効的な二次電子収率係数はδ＞１である。また、中間電力レベルが上記高電力レベルより低い電力として規定され、この時、典型的には、Ｅ_ｍｉｎ＜ε＜Ｅ_ｍａｘ、及びδ＜１である。

本発明の他の実施形態において、プラズマ処理システム１の露出面上の電荷の蓄積は、プラズマ処理システム、例えば図１及び図２に示される基板ホルダ２０に、高電力印加１５０ｂの後で中間電力レベルのＲＦ電力を印加することにより、減少させることができる。ここで、プラズマを消すのに十分な期間が、高電力印加１５０ｂ及び中間電力印加１６０ｂの間で経過する。図６は、上述の条件を達成するための典型的な電力印加シーケンスを例示する。

本発明の他の実施形態において、プラズマ処理システム１の露出面上の電荷の蓄積は、プラズマ処理システム、例えば図１及び図２に示される基板ホルダ２０に、高電力印加の後で中間電力レベルのＲＦ電力を印加することにより、減少させることができる。ここで、プラズマを消すのに十分な期間が、高電力印加１５０ｃ及び中間電力印加１６０ｃの間で経過すると共に、中間電力印加１６０ｃの直後に低電力印加１７０ｃが続く。図７は、上述の条件を達成するための典型的な電力印加シーケンスを例示する。ここで、低電力印加が、典型的には２〜３百ワットより低い低電力レベルの印加として規定され、この時、二次電子収率係数δは１未満である。また、中間電力レベルがδ＞１に対応するものとして規定され、上記低電力レベルより高い電力となる。

本発明の他の実施形態において、プラズマ処理システム１の露出面上の電荷の蓄積は、プラズマ処理システム、例えば図１及び図２に示される基板ホルダ２０に、プラズマ処理チャンバ１０内のプラズマを消すことがないように、中間電力レベル印加１６０ｄ及び高電力印加１５０ｄの両方でＲＦ電力を印加することにより、減少させることができる。図８は、上述の条件を達成するための典型的な電力印加シーケンスを例示する。ここで、高電力印加１５０ｄ内に１つ以上の中間電力ステップが配置される。ここで、高電力印加が、実効δ＜１の時の高電力レベルの印加として規定され、これは、典型的には１０００Ｗ以上の電力に対応する。また、中間電力レベルが実効δ＞１に対応するものとして規定され、上記高電力レベルより低い電力となる。

図９は、プラズマ処理システムにおいて、基板に対する帯電ダメージを抑制する本発明の１実施形態に係る方法を提示する図である。この方法はフローチャート３００に例示され、これは、基板のプラズマ処理を促進するように、基板をプラズマに晒す工程３１０で開始される。基板をプラズマに晒す工程は、プラズマ処理の当業者によく知られている多数の工程を含む可能性がある。それらは、例えば、プラズマ処理システムに基板をロードして基板ホルダに載置する工程、イオン化ガスを導入する工程、処理圧力を達成する工程、イオン化ガスからプラズマを形成する工程を含む。

工程３２０において、基板のプラズマ処理を促進するように、第１の電力がプラズマ処理システムに結合される。第１の電力は、例えば、プラズマ処理システム内の電極に印加することができ、ここで、電力の印加はＲＦ発生器を起源とすることができる。ＲＦジェネレータから電極を介してプラズマに電力を最大限に伝送するため、インピーダンス整合ネットワークを利用することができる。電極は、例えば、基板を載置する基板ホルダとすることがきる。代わりに、電極は、基板ホルダに対向するように、例えば基板上方に配置することができる。

工程３３０において、プラズマ処理システム内の１つ以上の露出面上の負の電荷の蓄積を減少させるため、プラズマ処理システムに第２の電力が結合される。１つ以上の露出面は、プラズマに電気的に接触するどのような表面も含むことができる。例えば、露出面は、基板の上面、プラズマ処理システムの頂面、プラズマ処理システムの側壁面、及びプラズマ処理システムの底面を含むことができる。第２の電力１６０ａが、プラズマを消すことがないように、プラズマ処理システムに対する第１の電力１５０ａの結合の直後にプラズマ処理システムに結合される可能性がある（図５参照）。代わりに、第２の電力１６０ｂが、プラズマ処理システムに対する第１の電力１５０ｂの結合の後でプラズマ処理システムに結合される可能性があり、ここで、プラズマが消されると共に、上記第２の電力をプラズマ処理システムに結合することにより第２のプラズマが生成される（図６参照）。代わりに、第３の電力１７０ａが、プラズマ処理システムに対する第２の電力の結合の後でプラズマ処理システムに結合される可能性がある。例えば、第３の電力１７０ｃが、第２のプラズマを消すことがないように、プラズマ処理システムに対する第２の電力１６０ｃの結合の直後にプラズマ処理システムに結合される可能性がある（図７参照）。代わりに、第３の電力１７０ｂが、プラズマ処理システムに対する第２の電力１６０ｂの結合の後でプラズマ処理システムに結合される可能性があり、ここで、第２プラズマが消されると共に、上記第３の電力１７０ｂをプラズマ処理システムに結合することにより第３のプラズマが生成される（図６参照）。代わりに、基板の処理中、プラズマ処理システムに対する第１の電力１６０ｄの結合とプラズマ処理システムに対する第２の電力１６０ｂの結合とを交互に行うことができる（図８参照）。

第２の電力は、露出面の少なくとも１つからの１よりも大きい二次電子収率に対応する中間電力レベルを具備する。例えば、プラズマ処理がシリコン処理を含む場合、中間電力レベルは、５０Ｗから１５００Ｗの範囲、例えば、約６００Ｗとすることができる。代わりに、中間電力レベルは、最小値から最大値の一次電子エネルギの範囲に対応する電力の範囲から選択することができる。ここで、最小値から最大値に延在する範囲は、露出面の少なくとも１つの材料における１よりも大きい二次電子収率に関連する。例えば、二次電子収率が１よりも大きい、シリコン表面に入射する一次電子における最小及び最大電子エネルギは夫々約１２５ｅＶ及び５００ｅＶであり、これらは約８０Ｗ及び１３１０Ｗの中間電力レベルに対応する（式（４）を使用）。他の典型的な電力範囲は、約８０Ｗより大きく且つ約１３１０Ｗより小さい範囲、約１１５Ｗより大きく且つ約１０６０Ｗより小さい範囲、約２０５Ｗより大きく且つ約８４０Ｗより小さい範囲、約２６０Ｗより大きく且つ約６４０Ｗより小さい範囲、及び約４００Ｗより大きく且つ約６４０Ｗより小さい範囲を含む。

更に、中間電力レベルは、ピーク二次電子収率に関連する値に基本的に近い一次電子エネルギに対応することができる。例えば、シリコンにおけるピーク二次電子収率は２５０ｅＶのエネルギで発生し、これは、中間電力レベル約３２６Ｗ（式（４）を使用）に対応する。代わりに、１よりも大きい二次電子収率はε_ｍｉｎからε_ｍａｘの電子エネルギの範囲に対応すると共に、上記第２の電力（ε／Ｃ）^２に対応し、ここでεは上記範囲の電子エネルギを具備すると共に、Ｃは定数を具備する。実施形態において、定数Ｃは１０から２０の間の値に設定される可能性があり、望ましいＣの値は約１４である。代わりに、電子エネルギ範囲は１２５ｅＶから５００ｅＶを含む。同様に、電子エネルギ範囲は、［ピーク電子エネルギ−１０％］から［ピーク電子エネルギ＋５０％］の範囲、及び［ピーク電子エネルギ−２０％］から［ピーク電子エネルギ＋６０％］の範囲も可能である。

考慮すべき点として、式（４）は最大電子エネルギの概算値を提供し、従って、本発明を実施するのに必要な電力レベルは、式（４）からの概算値よりも幾分高い。また、式（４）によって与えられる特別な対応関係は、本発明者らによる特別なチャンバ及び特別な実験に有効な単なる例として提供される。異なるチャンバまたは異なる材料または条件において異なる関係が使用されるが、それらの場合も、基板の帯電を抑制する本発明の論理、方法、及び装置は依然適用可能である。通常、中間電力レベルは、材料のピーク二次電子収率に関連して決定された電力よりも幾分大きい電力に対応することができ、これにより、ピーク二次電子収率に関連するエネルギの一次電子を観察する確率を最大化することができる（即ち、適切な電子エネルギ分布関数を選択する）。

図１０は、プラズマ処理システムにおいて、露出面上の負の電荷の蓄積を抑制する本発明の他の実施形態に係る方法を提示する図である。この方法はフローチャート４００に例示され、これは、イオン化ガスを導入する工程４１０で開始される。工程４２０において、中間電力がプラズマ処理システムに結合される。

中間電力は、露出面の少なくとも１つからの１よりも大きい二次電子収率に対応する。例えば、露出面がシリコンを含む場合、中間電力レベルは、５０Ｗから１５００Ｗの範囲、例えば、約６００Ｗとすることができる。代わりに、中間電力レベルは、最小値から最大値の一次電子エネルギの範囲に対応する電力の範囲から選択することができる。ここで、最小値から最大値に延在する範囲は、露出面の少なくとも１つの材料における１よりも大きい二次電子収率に関連する。例えば、二次電子収率が１よりも大きい、シリコン表面に入射する一次電子における最小及び最大電子エネルギは夫々約１２５ｅＶ及び５００ｅＶであり、これらは約８０Ｗ及び１３１０Ｗの中間電力レベルに対応する（式（４）を使用）。更に、中間電力レベルは、ピーク二次電子収率に関連する値に基本的に近い一次電子エネルギに対応することができる。例えば、シリコンにおけるピーク二次電子収率は２５０ｅＶのエネルギで発生し、これは、中間電力レベル約３２６Ｗ（式（４）を使用）に対応する。通常、中間電力レベルは、材料のピーク二次電子収率に関連して決定された電力よりも幾分大きい電力に対応することができ、これにより、ピーク二次電子収率に関連するエネルギの一次電子を観察する確率を最大化することができる（即ち、適切な電子エネルギ分布関数を選択する）。

図１１は、プラズマ処理システムにおいて、基板に対する帯電ダメージを抑制する本発明の他の実施形態に係る方法を提示する図である。この方法はフローチャート５００に例示され、これは、プラズマ処理システム内の１つ以上の露出面を同定する工程５１０で開始される。１つ以上の露出面は、プラズマに電気的に接触するどのような表面も含むことができる。例えば、露出面は、基板の上面、プラズマ処理システムの頂面、プラズマ処理システムの側壁面、及びプラズマ処理システムの底面を含むことができる。

工程５２０において、プラズマ処理システム内の１つ以上の露出面の少なくとも１つの上に、二次電子エミッタを配設することができる。二次電子エミッタは、一次電子エネルギがその上に入射した時に、１よりも大きい二次電子収率を提供する範囲を示す材料を具備することができる。例えば、二次電子エミッタはシリコン、アルミナなどを具備することができる。

工程５３０において、プラズマ処理システムにイオン化ガス導入される。工程５４０において、イオン化ガスからプラズマが生成される。工程５５０において、基板がプラズマに晒される。

工程５６０において、中間電力がプラズマ処理システムに結合される。ここで、中間電力は、二次電子エミッタにおいて１よりも大きい二次電子収率に対応する。

本発明は、表面電荷を抑制するための効果的な方法を提供し、更に、表面電荷を制御することができるという追加の利点もある。制御されずに蓄積された表面電荷は、ＲＦガスブレークダウン及び放電維持のための条件を変化させる可能性がある。一例として、低ＲＦ電力放電は、表面上に大きな電荷の蓄積がある条件下で電力が使用されると、ガスを着火することができない可能性がある。たとえプラズマが着火しても、同様な効果が、プラズマパラメータを不均一にする、または表面を打撃する電子及びイオンのエネルギを不均一にする可能性がある。これらの全ては処理を不均一にする可能性がある。本発明は、蓄積された表面電荷を減少させることに指向されているが、同時に、経時的に或いはウエハ間で、プラズマパラメータをより均一且つ安定にすると共に、制御不能に変化することがないようにする。従って、これにより、材料エッチングや堆積のような処理の全体を安定且つ改良することができる。

上述の典型的な実施形態は、負の電荷の蓄積に対処しているが、当業者であれば、正の電荷の蓄積も、正の電荷を減少させるような電圧（即ち、正の電荷の蓄積中よりも高いまたは低い電圧）を使用して同様に対処できることが理解できるであろう。

本発明のある例示的な実施形態だけについて詳細に前述したが、当業者によれば、本発明の新規な教示及び利点から実質的に逸脱せずに、例示的な実施形態に対して多数の変更が可能であることが認識できるであろう。従って、このような変更の全ては、本発明の技術的範囲内に含まれることを意図している。

本発明の１実施形態に係るプラズマ処理システムの簡単化されたブロック図。本発明の他の実施形態に係るプラズマ処理システムの簡単化されたブロック図。図１のプラズマ処理システムを操作する従来の方法を示す図。電子エネルギに対する二次電子収率の典型的な依存性を例示する図。図１のプラズマ処理システムを操作する本発明の１実施形態に係る方法を例示する図。図１のプラズマ処理システムを操作する本発明の他の実施形態に係る方法を例示する図。図１のプラズマ処理システムを操作する本発明の他の実施形態に係る方法を例示する図。図１のプラズマ処理システムを操作する本発明の他の実施形態に係る方法を例示する図。プラズマ処理システムにおいて、基板に対する帯電ダメージを抑制する本発明の１実施形態に係る方法を提示する図。プラズマ処理システムにおいて、基板に対する帯電ダメージを抑制する本発明の他の実施形態に係る方法を提示する図。プラズマ処理システムにおいて、基板に対する帯電ダメージを抑制する本発明の他の実施形態に係る方法を提示する図。

Claims

プラズマ処理システムにおいて基板に対する帯電ダメージを抑制する方法であって、
前記プラズマ処理システムに第１の電力を結合して第１のプラズマを使用して前記基板にエッチング処理を実施する工程と、
前記エッチング処理の後に、前記プラズマ処理システムに第２の電力を結合する工程と、前記第２の電力は、前記第１の電力より低くさせて、前記プラズマ処理システムの少なくとも１つの露出面からの１よりも大きい二次電子収率に対応するように、および前記第１の電力の印加によって生じる前記プラズマ処理システムの前記少なくとも１つの露出面上の負の電荷の蓄積を減少させるように選択されることと、
前記第２の電力を結合する工程の後に、前記第２の電力より低い第３の電力を前記プラズマ処理システムに結合して前記基板にアッシング処理を実施する工程と、
を具備する方法。
請求項１に記載の方法において、前記第２の電力は繰り返されない。
請求項１に記載の方法において、前記第２の電力を結合する工程は、前記プラズマを消すことがないように、前記第１の電力を結合する工程に続く。
請求項１に記載の方法において、
前記第１の電力を結合する工程に対応する前記第１のプラズマを消す工程と、
第２のプラズマを生成する工程と、前記第２のプラズマは前記第２の電力を結合する工程によって生成することと、
を更に具備する。
請求項１に記載の方法において、前記第３の電力を結合する工程は、前記第１のプラズマを消すことがないように、前記第２の電力を結合する工程に続く。
請求項５に記載の方法において、
前記第２の電力を結合する工程に対応する前記第２のプラズマを消す工程と、
前記プラズマ処理システムに前記第３の電力を結合する工程と、前記第３の電力を結合する工程は第３のプラズマを生成することと、
を更に具備する。
請求項１に記載の方法において、前記第１の電力は約１０００Ｗより大きい。
請求項１に記載の方法において、前記第３の電力は約５００Ｗより小さい。
請求項１に記載の方法において、前記第２の電力は、前記基板上の負の電荷の蓄積を減少させるように選択される。
請求項１に記載の方法において、前記第２の電力は、電極上の負の電荷の蓄積を減少させるように選択される。
請求項１に記載の方法において、前記第２の電力は、基板ホルダ上の負の電荷の蓄積を減少させるように選択される。
請求項１に記載の方法において、前記少なくとも１つの露出面はシリコンを具備する。
請求項１に記載の方法において、前記露出面の少なくとも１つはアルミナを具備する。
請求項１に記載の方法において、前記第２の電力は、約８０Ｗより大きく且つ約１３１０Ｗより小さい。
請求項１に記載の方法において、前記第２の電力は、約１１５Ｗより大きく且つ約１０６０Ｗより小さい。
請求項１に記載の方法において、前記第２の電力は、約２０５Ｗより大きく且つ約８４０Ｗより小さい。
請求項１に記載の方法において、前記第２の電力は、約２６０Ｗより大きく且つ約６４０Ｗより小さい。
請求項１に記載の方法において、前記第２の電力は、約４００Ｗより大きく且つ約６４０Ｗより小さい。
請求項１に記載の方法において、前記１よりも大きい二次電子収率はε_ｍｉｎからε_ｍａｘの電子エネルギの範囲に対応し、前記第２の電力は（ε／Ｃ）^２に対応し、ここで、εは前記範囲内の電子エネルギを具備し、Ｃは定数を具備する。
請求項１９に記載の方法において、前記定数は約１０から２０範囲の値である。
請求項２０に記載の方法において、前記定数は約１４である。
請求項１９に記載の方法において、前記最小電子エネルギは約１２５ｅＶであり、前記最大電子エネルギは約５００ｅＶである。
請求項１９に記載の方法において、前記電子エネルギの範囲は、ピーク電子エネルギε_ｐｅａｋを更に具備し、前記ピーク電子エネルギは二次電子収率のピークに対応する。
請求項２３に記載の方法において、前記ピーク電子エネルギは約２５０ｅＶである。
請求項２３に記載の方法において、前記第２の電力は、約［ピーク電子エネルギ−１０％］から［ピーク電子エネルギ＋５０％］の範囲の電子エネルギに対応する。
請求項２３に記載の方法において、前記第２の電力は、約［ピーク電子エネルギ−２０％］から［ピーク電子エネルギ＋６０％］の範囲の電子エネルギに対応する。
プラズマ処理チャンバ内の露出面上の負の電荷を減少させる方法であって、
前記プラズマ処理チャンバ内にイオン化ガスを導入する工程と、
前記イオン化ガスに第１の電力を結合して前記プラズマ処理チャンバ内でエッチング処理を実施する工程と、
前記イオン化ガスに中間電力を結合することによりプラズマを生成する工程と、前記中間電力は、前記第１の電力より低くさせて、前記露出面の少なくとも１つからの二次電子収率が１よりも大きくなるようにすることと、
前記中間電力を結合する工程の後に、前記中間電力より低い後処理の電力を前記イオン化ガスに結合して前記プラズマ処理チャンバ内でアッシング処理を実施する工程と、
を具備する方法。
請求項２７に記載の方法において、前記露出面は少なくとも１つの基板ホルダ表面を具備する。
請求項２７に記載の方法において、前記露出面は少なくとも１つの電極表面を具備する。
請求項２７に記載の方法において、前記露出面は少なくとも１つのシリコン表面を具備する。
請求項２７に記載の方法において、前記露出面の少なくとも１つはシリコンを具備する。
請求項２７に記載の方法において、前記露出面の少なくとも１つはアルミナを具備する。
請求項２７に記載の方法において、前記中間電力は、約８０Ｗより大きく且つ約１３１０Ｗより小さい。
請求項２７に記載の方法において、前記中間電力は、約２６０Ｗより大きく且つ約６４０Ｗより小さい。
プラズマ処理システムにおいて基板に対する帯電ダメージを抑制する方法であって、
イオン化ガスを導入する工程と、
前記プラズマ処理システムに第１の電力を結合して前記イオン化ガスからプラズマを生成する工程と、
前記基板を前記プラズマに晒してエッチングする工程と、
前記プラズマを消す工程と、
前記プラズマを消す工程の後に、前記プラズマ処理システムに中間電力を結合することにより前記基板を処理する工程と、前記中間電力は、前記第１の電力より低くさせて、前記基板表面からの１よりも大きい二次電子収率に対応させ、および前記プラズマ処理システムにおいて前記プラズマに晒される基板表面上の負の電荷の蓄積を減少させることと、
前記中間電力を結合する工程の後に、前記中間電力より低い後処理の電力を前記イオン化ガスに結合して前記プラズマ処理チャンバ内でアッシング処理を実施する工程と、
を具備する方法。
請求項３５に記載の方法において、前記中間電力は、約８０Ｗより大きく且つ約１３１０Ｗより小さい。
請求項３５に記載の方法において、前記中間電力は、約１１５Ｗより大きく且つ約１０６０Ｗより小さい。
請求項３５に記載の方法において、前記中間電力は、約２０５Ｗより大きく且つ約８４０Ｗより小さい。
請求項３５に記載の方法において、前記中間電力は、約２６０Ｗより大きく且つ約６４０Ｗより小さい。
請求項３５に記載の方法において、前記中間電力は、約４００Ｗより大きく且つ約６４０Ｗより小さい。
請求項３５に記載の方法において、前記１よりも大きい二次電子収率はε_ｍｉｎからε_ｍａｘの電子エネルギの範囲に対応し、前記第２の電力は（ε／Ｃ）^２に対応し、ここで、εは前記範囲内の電子エネルギを具備し、Ｃは定数を具備する。
請求項４１に記載の方法において、前記定数は約１０から２０範囲の値である。
請求項４２に記載の方法において、前記定数は約１４である。
請求項４１に記載の方法において、前記最小電子エネルギは約１２５ｅＶであり、前記最大電子エネルギは約５００ｅＶである。
請求項４１に記載の方法において、前記電子エネルギの範囲は、ピーク電子エネルギε_ｐｅａｋを更に具備し、前記ピーク電子エネルギは二次電子収率のピークに対応する。
請求項４５に記載の方法において、前記ピーク電子エネルギは約２５０ｅＶである。
請求項４５に記載の方法において、前記中間電力は、約［ピーク電子エネルギ−１０％］から［ピーク電子エネルギ＋５０％］の範囲の電子エネルギに対応する。
請求項４５に記載の方法において、前記中間電力は、約［ピーク電子エネルギ−２０％］から［ピーク電子エネルギ＋６０％］の範囲の電子エネルギに対応する。
プラズマ処理システムにおいて基板に対する帯電ダメージを抑制する方法であって、
前記プラズマ処理システム内の少なくとも１つの露出面を特定する工程と、
前記少なくとも１つの露出面の少なくとも１つの上に二次電子エミッタ表面を提供する工程と、前記二次電子エミッタ表面は、所定のエネルギレベル範囲で１よりも大きい二次電子収率を有することが可能な材料を具備することと、
前記プラズマ処理システムにイオン化ガスを導入する工程と、
前記プラズマ処理システムに第１の電力を結合して前記イオン化ガスからプラズマを生成する工程と、
エッチング処理として前記基板を前記プラズマに晒す工程と、
前記プラズマ処理システムに第１の電力より低い中間電力を結合することにより前記基板を処理する工程と、前記中間電力は、前記所定のエネルギレベル範囲内のエネルギレベルに対応することと、
前記中間電力を結合する工程の後に、前記中間電力より低い後処理の電力を前記イオン化ガスに結合して前記プラズマ処理チャンバ内でアッシング処理を実施する工程と、
を具備する方法。
プラズマ処理システムにおいて基板に対する帯電ダメージを抑制する方法であって、
前記基板をプラズマに晒す工程と、
前記プラズマ処理システムに第１の電力を結合することにより前記基板をエッチング処理する工程と、
前記プラズマ処理システムに第２の電力を結合する工程と、前記第２の電力を結合する工程が第２のプラズマを生成し、前記第２の電力は、前記第１の電力より低くさせて、前記プラズマに晒される１つ以上の表面の少なくとも１つからの１よりも大きい二次電子収率に対応するように、および前記プラズマ処理システム内の前記プラズマに前記晒される１つ以上の表面上の電荷の蓄積を減少させるように選択されることと、
前記第２の電力を結合する工程の後に、前記第２の電力より低い第３の電力を前記プラズマ処理システムに結合して前記基板に後処理であるアッシング処理を実施する工程と、前記後処理であるアッシング処理は、前記基板のエッチング処理とは異なることと、
を具備する方法。
請求項５０に記載の方法において、前記第２の電力を結合する工程は、前記プラズマを消すことがないように、前記第１の電力を結合する工程に続く。
請求項５０に記載の方法において、前記第１の電力を結合する工程が終了し且つ前記プラズマが消され、そして、前記第２の電力を結合する工程が第２のプラズマを生成する。
請求項５０に記載の方法において、前記第３の電力を結合する工程は、前記プラズマを消すことがないように、前記第２の電力を結合する工程に続く。
請求項５０に記載の方法において、前記第３の電力を結合する工程は、前記第２のプラズマを消すことがないように、前記第２の電力を結合する工程に続く。
請求項５０に記載の方法において、前記第２の電力を結合する工程が終了し且つ前記第２のプラズマが消され、そして、前記第３の電力を結合する工程が第３のプラズマを生成する。
請求項５０に記載の方法において、前記基板の処理中、前記プラズマ処理システムに前記第１の電力を結合する工程と、前記プラズマ処理システムに前記第２の電力を結合する工程とを交互に行う。
請求項５０に記載の方法において、前記第１の電力は約１０００Ｗより大きい。
請求項５０に記載の方法において、前記第３の電力は約５００Ｗより小さい。
請求項５０に記載の方法において、前記第２の電力は５０Ｗより大きく且つ１５００Ｗより小さい。
請求項５０に記載の方法において、前記第２の電力は約６００Ｗである。
請求項５０に記載の方法において、前記第２の電力は、前記プラズマ処理システム内の前記プラズマに晒される１つ以上の表面上の負の電荷の蓄積を減少させるように選択される。
請求項５０に記載の方法において、前記第２の電力は、前記プラズマ処理システム内の前記プラズマに晒される１つ以上の表面上の正の電荷の蓄積を減少させるように選択される。